JP5526162B2

JP5526162B2 - Nonvolatile semiconductor device and method of manufacturing nonvolatile semiconductor device

Info

Publication number: JP5526162B2
Application number: JP2012005997A
Authority: JP
Inventors: 泰明米持; 尚和音居; 彰男西田; 茂白竹
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-01-16
Filing date: 2012-01-16
Publication date: 2014-06-18
Anticipated expiration: 2025-04-15
Also published as: JP2012074744A

Description

本発明は、フローティングゲート間の容量結合の軽減が図られた不揮発性半導体装置およびその製造方法に関する。 The present invention relates to a nonvolatile semiconductor device in which capacitive coupling between floating gates is reduced and a method for manufacturing the same.

一般に、電気的に書込み、消去可能な不揮発性半導体装置としては、半導体基板の主表面上に形成された複数のフローティングゲート電極と、このフローティングゲート電極上に形成されたコントロールゲート電極とを備えたものが知られている。近年、半導体集積回路の高集積化に伴い、フローティングゲート間の寸法が狭くなり、隣接するフローティングゲート同士間に、大きな容量が生じ易くなっていた。このため、周囲のフローティングゲートの電位によって、フローティングゲートの読出し時のしきい値電圧が変動するという、いわゆる容量連結による問題が生じていた。 In general, an electrically writable / erasable nonvolatile semiconductor device includes a plurality of floating gate electrodes formed on a main surface of a semiconductor substrate and a control gate electrode formed on the floating gate electrode. Things are known. In recent years, with the high integration of semiconductor integrated circuits, the size between floating gates has become narrower, and a large capacitance has been easily generated between adjacent floating gates. For this reason, a problem has arisen due to so-called capacitive coupling, in which the threshold voltage at the time of reading of the floating gate varies depending on the potential of the surrounding floating gate.

そこで、従来から、隣接するフローティングゲート同士の容量結合が抑制された不揮発性半導体装置が提案されている。例えば、特開２０００−１００９７６号公報には、隣接するフローティングゲート間および隣接するコントロールゲート間に空洞が形成された不揮発性半導体装置や、隣接するフローティングゲート間および隣接するコントロールゲート間に酸化シリコンより比誘電率が低い絶縁膜が形成された不揮発性半導体装置が記載されている。 Therefore, conventionally, a nonvolatile semiconductor device in which capacitive coupling between adjacent floating gates is suppressed has been proposed. For example, Japanese Unexamined Patent Application Publication No. 2000-100766 discloses a nonvolatile semiconductor device in which a cavity is formed between adjacent floating gates and between adjacent control gates, or silicon oxide between adjacent floating gates and between adjacent control gates. A nonvolatile semiconductor device in which an insulating film having a low relative dielectric constant is formed is described.

このフローティングゲート電極間およびコントロールゲート電極間に空洞が形成された不揮発性半導体装置の製造工程は、半導体基板の上面上に、複数のコントロールゲート電極を形成する工程と、常圧の気相成長法により絶縁膜を堆積する工程とを備えている。 The manufacturing process of the non-volatile semiconductor device in which cavities are formed between the floating gate electrodes and between the control gate electrodes includes a step of forming a plurality of control gate electrodes on the upper surface of the semiconductor substrate, and a normal pressure vapor phase growth method. And a step of depositing an insulating film.

そして、絶縁膜を堆積する工程においては、堆積される絶縁膜がコントロールゲート電極間およびコントロールゲート間に埋まりきらず、空洞が形成される。 In the step of depositing the insulating film, the deposited insulating film is not completely filled between the control gate electrodes and between the control gates, and a cavity is formed.

また、フローティングゲート電極およびコントロールゲート電極間に、酸化シリコン膜より誘電率が低い絶縁膜が形成された不揮発性半導体装置の製造工程は、半導体基板に複数のコントロールゲート電極を形成する工程と、フローティングゲート電極を形成する工程と、形成されたコントロールゲート電極およびフローティングゲート電極間にフッ素添加ポリイミド（比誘電率２．７）を形成する工程とを備えている。 In addition, a manufacturing process of a nonvolatile semiconductor device in which an insulating film having a dielectric constant lower than that of a silicon oxide film is formed between a floating gate electrode and a control gate electrode includes a process of forming a plurality of control gate electrodes on a semiconductor substrate, A step of forming a gate electrode, and a step of forming a fluorine-added polyimide (relative permittivity: 2.7) between the formed control gate electrode and floating gate electrode.

また、特開２００２−７６２９９号公報には、表面を有する半導体基板と、半導体基板の主表面に形成された溝と、溝に埋込まれた第１絶縁膜と、第１絶縁膜上に間隔を隔てて形成された２つの導電層と、２つの導電層によって挟まれた領域の直下に位置する半導体基板の表面を露出する、第１絶縁膜に形成された開口部と、開口部を埋込むとともに、２つの導電層を覆うように形成された第２絶縁膜と、第２絶縁膜によって埋込まれた開口部内に形成された空隙とを備えた半導体装置が記載されている。 Japanese Patent Laid-Open No. 2002-76299 discloses a semiconductor substrate having a surface, a groove formed on the main surface of the semiconductor substrate, a first insulating film embedded in the groove, and a gap on the first insulating film. An opening formed in the first insulating film that exposes the surface of the semiconductor substrate located immediately below the region sandwiched between the two conductive layers, and the opening embedded in the opening. In addition, a semiconductor device including a second insulating film formed so as to cover two conductive layers and a void formed in an opening embedded by the second insulating film is described.

この不揮発性半導体装置においても、２つの導電層の間に位置する空隙により２つの導電層間の容量が低減されている。 Also in this non-volatile semiconductor device, the capacitance between the two conductive layers is reduced by the gap located between the two conductive layers.

特開２０００−１００９７６号公報JP 2000-100766 A 特開２００２−７６２９９号公報JP 2002-76299 A

しかし、コントロールゲート間およびフローティングゲート間に空洞が形成された不揮発性半導体装置においては、フローティングゲート間およびコントロールゲート間に空洞を形成する工程において、フローティングゲート間やコントロールゲート間に絶縁膜が入り込む場合が生じやすいという問題があった。また、コントロールゲートの側面やフローティングゲートの側面に形成された膜厚が厚くなり易いという問題があった。これに伴い、隣接するフローティングゲート間の容量結合を抑制することが困難なものとなり、選択されたフローティングゲートのしきい値電圧が変動するという問題があった。さらに、フローティングゲート間およびコントロールゲート間に、酸化シリコン膜より誘電率が小さい低誘電率膜が形成された不揮発性半導体装置においては、水素や水分がゲート絶縁膜に染み出すおそれがあるという問題があり、不揮発性半導体装置の機能が阻害されるという問題があった。 However, in a nonvolatile semiconductor device in which cavities are formed between control gates and floating gates, an insulating film enters between floating gates or between control gates in the process of forming cavities between floating gates and between control gates. There was a problem that was likely to occur. Further, there is a problem that the film thickness formed on the side surface of the control gate or the side surface of the floating gate tends to be thick. Accordingly, it is difficult to suppress capacitive coupling between adjacent floating gates, and there is a problem that the threshold voltage of the selected floating gate varies. Furthermore, in a non-volatile semiconductor device in which a low dielectric constant film having a dielectric constant smaller than that of a silicon oxide film is formed between floating gates and between control gates, there is a problem that hydrogen or moisture may leak into the gate insulating film. There is a problem that the function of the nonvolatile semiconductor device is hindered.

本発明に不揮発性半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に間隔をあけて形成された第１と第２、及び第３フローティングゲートと、第１と第２、及び第３フローティングゲート上にそれぞれ形成された第１と第２及び第３コントロールゲートとを備える。不揮発性半導体装置は、第１コントロールゲート上に形成され、第１コントロールゲート上端部から上方に向かうに従って側方に膨出させるように形成された第１絶縁膜と、第２コントロールゲート上に形成され、第２コントロールゲート上端部から上方に向かうに従って側方に膨出させるように形成された第２絶縁膜とを備える。不揮発性半導体装置は、上記３コントロールゲート上に形成され、第３コントロールゲート上端部から上方に向かうに従って側方に膨出させるように形成された第３絶縁膜と、第１絶縁膜、第２絶縁膜及び第３絶縁膜の表面上を覆うように形成された第４絶縁膜とを備える。不揮発性半導体装置は、上記第４絶縁膜の埋め込み性よりも埋め込み性の低い第１絶縁膜、第２絶縁膜、及び第３絶縁膜によって形成され、少なくとも第１フローティングゲートと第２フローティングゲート間、第２フローティングゲートと第３ゲート間に形成された空隙部を備える。上記第４絶縁膜は、第１、第２及び第３絶縁膜と異なる材質である。本発明に係る不揮発性半導体装置の製造方法は、半導体基板の主表面上に第１、第２及び第３フローティングゲートを形成する工程と、第１、第２及び第３フローティングゲート上にそれぞれ第１、第２及び第３コントロールゲートを形成する工程とを備える。この製造方法は、第１、第２及び第３コントロールゲート上に、第１、第２及び第３コントロールゲートのそれぞれの上端部から上方に向かうに従って側方に膨出させるように第１、第２及び第３絶縁膜を形成する工程と、第１絶縁膜、第２絶縁膜及び第３絶縁膜の表面上を覆うように第４絶縁膜を形成する工程とを備える。上記第４絶縁膜の埋め込み性よりも埋め込み性の低い第１絶縁膜、第２絶縁膜及び第３絶縁膜とによって形成され、少なくとも第１フローティングゲートと第２フローティングゲート間および第２フローティングゲートと第３フローティングゲート間に空隙部を形成する。上記第４絶縁膜は、第１絶縁膜、第２絶縁膜および第３絶縁膜と異なる材質であることを特徴とする。 A non-volatile semiconductor device according to the present invention includes a semiconductor substrate having a main surface, first, second, and third floating gates formed on the main surface of the semiconductor substrate at an interval, first, second, And first, second and third control gates formed on the third floating gate, respectively . The nonvolatile semiconductor device is formed on the first control gate and formed on the second control gate and the first insulating film formed so as to bulge to the side from the upper end of the first control gate. And a second insulating film formed so as to bulge laterally upward from the upper end of the second control gate . The non-volatile semiconductor device includes a third insulating film formed on the three control gates and formed to bulge laterally upward from the upper end of the third control gate, a first insulating film, and a second insulating film. And a fourth insulating film formed to cover the surfaces of the insulating film and the third insulating film. The non-volatile semiconductor device is formed of a first insulating film, a second insulating film, and a third insulating film that are less embedded than the fourth insulating film, and at least between the first floating gate and the second floating gate. And an air gap formed between the second floating gate and the third gate. The fourth insulating film is made of a material different from that of the first, second, and third insulating films. A method for manufacturing a nonvolatile semiconductor device according to the present invention includes a step of forming first, second, and third floating gates on a main surface of a semiconductor substrate, and a first step on each of the first, second, and third floating gates. Forming first, second and third control gates. In this manufacturing method, the first, second, and third control gates are swelled laterally upward from the respective upper ends of the first, second, and third control gates. Forming a second insulating film and a third insulating film; and forming a fourth insulating film so as to cover the surfaces of the first insulating film, the second insulating film, and the third insulating film. Formed by a first insulating film, a second insulating film, and a third insulating film having a lower embeddability than the embeddability of the fourth insulating film, and at least between the first floating gate and the second floating gate and the second floating gate; An air gap is formed between the third floating gates. The fourth insulating film is made of a material different from that of the first insulating film, the second insulating film, and the third insulating film.

本発明に係る不揮発性半導体装置は、主表面を有する半導体基板と、半導体基板の主表面上に間隔をあけて形成された第１と第２フローティングゲートと、第１と第２フローティングゲート上の第１と第２コントロールゲートと、第１コントロールゲート上に形成された第１絶縁膜と、第２コントロールゲート上に形成され、第１絶縁膜に接触するように形成された第２絶縁膜と、第１絶縁膜と、第２絶縁膜とを接触させることで、少なくとも第１フローティングゲートと第２フローティングゲート間に形成された空隙部とを備える。 A non-volatile semiconductor device according to the present invention includes a semiconductor substrate having a main surface, first and second floating gates formed on the main surface of the semiconductor substrate at intervals, and on the first and second floating gates. A first insulating film formed on the first control gate; a second insulating film formed on the second control gate and in contact with the first insulating film; The first insulating film and the second insulating film are brought into contact with each other to provide at least a gap formed between the first floating gate and the second floating gate.

本発明に係る不揮発性半導体装置およびその製造方法によれば、不揮発性半導体装置の機能を確保しつつ、フローティングゲートのしきい値電圧の変動を抑制することができる。 According to the nonvolatile semiconductor device and the manufacturing method thereof according to the present invention, it is possible to suppress the fluctuation of the threshold voltage of the floating gate while ensuring the function of the nonvolatile semiconductor device.

本実施の形態１に係る不揮発性半導体装置の平面図である。1 is a plan view of a nonvolatile semiconductor device according to a first embodiment. 図１のＩＩ−ＩＩ線における断面図である。It is sectional drawing in the II-II line of FIG. 図１のＩＩＩ−ＩＩＩ線における断面図である。It is sectional drawing in the III-III line of FIG. 不揮発性半導体装置の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of a non-volatile semiconductor device. 不揮発性半導体装置の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of a non-volatile semiconductor device. 不揮発性半導体装置の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of a non-volatile semiconductor device. 不揮発性半導体装置の第４工程を示す断面図である。It is sectional drawing which shows the 4th process of a non-volatile semiconductor device. 不揮発性半導体装置の第５工程を示す断面図である。It is sectional drawing which shows the 5th process of a non-volatile semiconductor device. フローティングゲートのポテンシャルの変動量（相対比）ΔＶｔｈと絶縁膜の厚さとの関係を示したグラフである。It is the graph which showed the relationship between the variation | change_quantity (relative ratio) (DELTA) Vth of the potential of a floating gate, and the thickness of an insulating film. 本実施の形態２に係る不揮発性半導体装置の断面図である。FIG. 6 is a cross-sectional view of a nonvolatile semiconductor device according to a second embodiment. 不揮発性半導体装置の製造工程の第１工程を示す断面図である。It is sectional drawing which shows the 1st process of the manufacturing process of a non-volatile semiconductor device. 不揮発性半導体装置の製造工程の第２工程を示す断面図である。It is sectional drawing which shows the 2nd process of the manufacturing process of a non-volatile semiconductor device. 不揮発性半導体装置の製造工程の第３工程を示す断面図である。It is sectional drawing which shows the 3rd process of the manufacturing process of a non-volatile semiconductor device. 一般的なＡＮＤ型フラッシュ・アレイ構造を示す回路図である。It is a circuit diagram showing a general AND type flash array structure. メモリセルトランジスタの断面図である。It is sectional drawing of a memory cell transistor. 一般的なＮＡＮＤ型フラッシュ・アレイ構造を示す回路図である。1 is a circuit diagram showing a general NAND flash array structure. FIG. メモリセルトランジスタの詳細断面図である。3 is a detailed cross-sectional view of a memory cell transistor. FIG.

図１から図１７を用いて、本発明に係る不揮発性半導体装置の実施の形態について説明する。 An embodiment of a nonvolatile semiconductor device according to the present invention will be described with reference to FIGS.

（実施の形態１）
図１は、本実施の形態１に係る不揮発性半導体装置１０の平面図である。この図１に示されるように、主表面を有する半導体基板１１と、半導体基板１１の主表面上に形成され一方向に向けて延在し、間隔を隔てて形成されたアシストゲート１３ａ、１３ｂと、半導体基板１１の主表面上に形成されたフローティングゲート（第１フローティングゲート）１４ａ〜１６ａ、１４ｃ〜１６ｃと、フローティングゲート１４ａ〜１６ａ、１４ｃ〜１６ｃと間隔をあけて形成されたフローティングゲート（第２フローティングゲート）１４ｂ〜１６ｂとを備えている。 (Embodiment 1)
FIG. 1 is a plan view of the nonvolatile semiconductor device 10 according to the first embodiment. As shown in FIG. 1, a semiconductor substrate 11 having a main surface, and assist gates 13a and 13b formed on the main surface of the semiconductor substrate 11 and extending in one direction and spaced apart from each other, Floating gates (first floating gates) 14a to 16a and 14c to 16c formed on the main surface of the semiconductor substrate 11 and floating gates (first floating gates) formed at intervals from the floating gates 14a to 16a and 14c to 16c. 2 floating gates) 14b to 16b.

また、不揮発性半導体装置１０は、フローティングゲート１４ａ〜１６ａ、１４ｃ〜１６ｃ上に形成されたコントロールゲート（第１コントロールゲート）１２ａ、１２ｃと、フローティングゲート１４ｂ〜１６ｂ上に形成されたコントロールゲート（第２コントロールゲート）１２ｂとを備えている。 The nonvolatile semiconductor device 10 includes control gates (first control gates) 12a and 12c formed on the floating gates 14a to 16a and 14c to 16c, and control gates (first gates) formed on the floating gates 14b to 16b. 2 control gate) 12b.

フローティングゲート１５ａ〜１５ｃは、アシストゲート１３ａ、１３ｂ間に形成されており、アシストゲート１３ａ、１３ｂが延在する方向に沿って、間隔を隔てて、複数形成されている。そして、アシストゲート１３ａ、１３ｂが延在する方向に隣接するフローティングゲート１４ａ〜１６ａ、１４ｂ〜１６ｂ、１４ｃ〜１６ｃ間には、空隙部２５ａ〜２７ａ、２５ｂ〜２７ｂが形成されている。 The floating gates 15a to 15c are formed between the assist gates 13a and 13b, and a plurality of the floating gates 15a to 15c are formed at intervals along the direction in which the assist gates 13a and 13b extend. Gaps 25a to 27a and 25b to 27b are formed between the floating gates 14a to 16a, 14b to 16b, and 14c to 16c adjacent to each other in the direction in which the assist gates 13a and 13b extend.

図２は、図１のＩＩ−ＩＩ線における断面図である。この図２に示されるように、半導体基板１１の主表面上には、絶縁膜２０が形成されており、この絶縁膜２０を介して、半導体基板１１の主表面上に、アシストゲート１３ａ、１３ｂと、フローティングゲート１４ｂ〜１６ｂとが形成されている。アシストゲート１３ａ、１３ｂの上面上には、キャップ絶縁膜２１ａ、２１ｂが形成されている。そして、フローティングゲート１４ｂ〜１６ｂの上端部側には、ＯＮＯ膜２２が形成されており、このＯＮＯ膜２２を介してコントロールゲート１２ｂが形成されている。なお、ＯＮＯ膜２２は、例えば酸化シリコン、窒化シリコンおよび酸化シリコンを下層から順に積層して形成されている。そして、フローティングゲート１４ｂ〜１６ｂ間には、アシストゲート１３ａ、１３ｂが配置されておりアシストゲート１３ａ、１３ｂとフローティングゲート１４ｂ〜１６ｂとの間には、絶縁膜２３が形成されている。 2 is a cross-sectional view taken along line II-II in FIG. As shown in FIG. 2, an insulating film 20 is formed on the main surface of the semiconductor substrate 11, and assist gates 13 a and 13 b are formed on the main surface of the semiconductor substrate 11 via the insulating film 20. Floating gates 14b to 16b are formed. Cap insulating films 21a and 21b are formed on the upper surfaces of the assist gates 13a and 13b. An ONO film 22 is formed on the upper ends of the floating gates 14b to 16b, and a control gate 12b is formed through the ONO film 22. The ONO film 22 is formed by stacking, for example, silicon oxide, silicon nitride, and silicon oxide in order from the lower layer. Assist gates 13a and 13b are arranged between the floating gates 14b to 16b, and an insulating film 23 is formed between the assist gates 13a and 13b and the floating gates 14b to 16b.

図３は、図１のＩＩＩ−ＩＩＩ線における断面図である。この図３に示されるように、コントロールゲート１２ａ〜１２ｃは、低抵抗な多結晶シリコンからなる導体膜１２ａ２〜１２ｃ２と、この導体膜１２ａ２〜１２ｃ２の上面上に形成されたタングステンシリサイド（ＷＳｉ_x）等のような高融点金属シリサイド膜１２ａ１〜１２ｃ１とから構成され
ている。このコントロールゲート１２ａ〜１２ｃの上端面には、ＴＥＯＳ（Tetraethoxysilane）膜が形成されている。そして、このＴＥＯＳ膜のキャップ絶縁膜３０ａ〜３０ｃ
の表面上と、コントロールゲート１２ａ〜１２ｃの側面と、ＯＮＯ膜２２の側面と、フローティングゲート１５ａ〜１５ｃの側面とを覆う絶縁膜３１ａ〜３１ｃが形成されている。 3 is a cross-sectional view taken along line III-III in FIG. As shown in FIG. 3, the control gates 12a to 12c are composed of conductor films 12a2 to 12c2 made of low-resistance polycrystalline silicon, and tungsten silicide (WSi _x ) formed on the upper surfaces of the conductor films 12a2 to 12c2. Refractory metal silicide films 12a1 to 12c1. A TEOS (Tetraethoxysilane) film is formed on the upper end surfaces of the control gates 12a to 12c. And the cap insulating films 30a-30c of this TEOS film
Insulating films 31a to 31c are formed so as to cover the surface, the side surfaces of the control gates 12a to 12c, the side surfaces of the ONO film 22, and the side surfaces of the floating gates 15a to 15c.

そして、キャップ絶縁膜３０ａ、３０ｃおよび絶縁膜３１ａ、３１ｃを介して、コント
ロールゲート１２ａ、１２ｃ上に絶縁膜（第１絶縁膜）３２ａ、３２ｃが形成されている。そして、キャップ絶縁膜３０ｂおよび絶縁膜３１ｂを介して、コントロールゲート１２ｂ上に絶縁膜（第２絶縁膜）３２ｂが形成されている。 Insulating films (first insulating films) 32a and 32c are formed on the control gates 12a and 12c via the cap insulating films 30a and 30c and the insulating films 31a and 31c. An insulating film (second insulating film) 32b is formed on the control gate 12b via the cap insulating film 30b and the insulating film 31b.

そして、絶縁膜３２ａ、３２ｃは、上方に向かうに従って、側方に膨出するように形成されており、絶縁膜３２ｂは、絶縁膜３２ａ、３２ｃに接触するように形成されている。絶縁膜３２ａ、３２ｃと、絶縁膜３２ｂとが接触することで、コントロールゲート１２ａ〜１２ｃ間およびフローティングゲート１５ａ〜１５ｃ間は、コントロールゲート１２ａ〜１２ｃより上方で閉塞されている。このため、少なくとも、フローティングゲート１５ａ、１５ｃと、フローティングゲート１５ｂとの間に空隙部２６ａ、２６ｂが形成されている。ここで、絶縁膜３２ａ〜３２ｃは、コントロールゲート１２ａ〜１２ｃの上端部から下方に向かうに従って、漸次厚さが薄くなるように形成されている。そして、フローティングゲート１５ａ〜１５ｃの下端部側では、絶縁膜３２ａ〜３２ｃが殆んど形成されておらず、また、フローティングゲート１５ａ〜１５ｃ間に位置する半導体基板１１の主表面上には、絶縁膜３２ａ〜３２ｃが殆んど形成されていない。 The insulating films 32a and 32c are formed so as to bulge to the side as they move upward, and the insulating film 32b is formed so as to be in contact with the insulating films 32a and 32c. Since the insulating films 32a and 32c and the insulating film 32b are in contact with each other, the control gates 12a to 12c and the floating gates 15a to 15c are blocked above the control gates 12a to 12c. For this reason, air gaps 26a and 26b are formed at least between the floating gates 15a and 15c and the floating gate 15b. Here, the insulating films 32a to 32c are formed so that the thickness gradually decreases from the upper ends of the control gates 12a to 12c downward. Further, almost no insulating films 32a to 32c are formed on the lower end side of the floating gates 15a to 15c, and the main surface of the semiconductor substrate 11 located between the floating gates 15a to 15c is not insulated. The films 32a to 32c are hardly formed.

このため、形成された空隙部２６ａ、２６ｂは、コントロールゲート１２ａ〜１２ｃの上端部側から下方に向かうに従って、幅が漸次広くなるように形成されている。特に、コントロールゲート１２ａ〜１２ｃ間およびフローティングゲート１５ａ〜１５ｃ間では、空隙部２６ａ、２６ｂの幅は広く形成されている。 Therefore, the formed gaps 26a and 26b are formed so that the width gradually increases from the upper end side of the control gates 12a to 12c downward. In particular, the gaps 26a and 26b are formed wide between the control gates 12a to 12c and between the floating gates 15a to 15c.

そして、絶縁膜３２ａ〜３２ｃ同士の接触部Ｓは、コントロールゲート１２ａ〜１２ｃより上方に位置している。このため、空隙部２６ａ、２６ｂは、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方に亘って形成されている。なお、絶縁膜３２ａ〜３２ｃは、酸化シリコン膜より誘電率の低い多孔質の絶縁膜から形成してもよい。例えば、シリセスキオンサン、ポーラスシリカ、エアロゲル薄膜、ＨＳＧ−２５５等のポーラス膜が好適である。 The contact portion S between the insulating films 32a to 32c is located above the control gates 12a to 12c. For this reason, the air gaps 26a and 26b are formed from between the floating gates 15a to 15c to above the upper ends of the control gates 12a to 12c. The insulating films 32a to 32c may be formed of a porous insulating film having a dielectric constant lower than that of the silicon oxide film. For example, porous films such as silsesquion sun, porous silica, airgel thin film, and HSG-255 are suitable.

そして、このような絶縁膜３２ａ〜３２ｃの表面上に形成され、絶縁膜３２ａ〜３２ｃ同士の接触部Ｓを覆う絶縁膜３３が形成されている。この絶縁膜３３は、耐湿性がよく、絶縁膜３２ａ〜３２ｃと材質が異なる絶縁膜により形成されている。 And the insulating film 33 which is formed on the surface of such insulating films 32a-32c and covers the contact part S of the insulating films 32a-32c is formed. The insulating film 33 has good moisture resistance and is formed of an insulating film made of a different material from the insulating films 32a to 32c.

図４から図８は、上記のように構成された不揮発性半導体装置１０の製造工程を示す図である。図４は、不揮発性半導体装置１０の第１工程を示す断面図である。この図４に示されるように、半導体基板１１の主表面上に絶縁膜１３４を形成する。この絶縁膜１３４は、形成されるフローティングゲートのトンネル絶縁膜として機能する絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）等からなる。 4 to 8 are diagrams showing manufacturing steps of the nonvolatile semiconductor device 10 configured as described above. FIG. 4 is a cross-sectional view showing a first step of the nonvolatile semiconductor device 10. As shown in FIG. 4, an insulating film 134 is formed on the main surface of the semiconductor substrate 11. The insulating film 134 is an insulating film that functions as a tunnel insulating film of the floating gate to be formed, and is made of, for example, silicon oxynitride (SiON).

そして、この絶縁膜１３４の上面上に、例えば低抵抗な多結晶シリコンからなる導体膜１１５をＣＶＤ法等により堆積する。そして、この導体膜１１５の表面上に、酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法等により下層から順に堆積することにより、ＯＮＯ膜１２２を形成する。続いて、低抵抗な多結晶シリコンからなる導体膜１１２Ａと、導体膜１１２Ａよりも低抵抗な導体膜１１２Ｂとして、例えばタングステンシリサイド等のような高融点金属シリサイド膜とを下層から順にＣＶＤ（Chemical Vapor Deposition）法等により堆積する。 Then, a conductor film 115 made of, for example, low resistance polycrystalline silicon is deposited on the upper surface of the insulating film 134 by a CVD method or the like. Then, an ONO film 122 is formed on the surface of the conductor film 115 by sequentially depositing an insulating film made of silicon oxide, an insulating film made of silicon nitride, and an insulating film made of silicon oxide from the lower layer by the CVD method or the like. . Subsequently, as a conductor film 112A made of low-resistance polycrystalline silicon and a conductor film 112B having a resistance lower than that of the conductor film 112A, a refractory metal silicide film such as tungsten silicide is sequentially formed from the lower layer by CVD (Chemical Vapor). Deposition method.

例えば酸化シリコンからなる絶縁膜１３０をＴＥＯＳガスを用いたＣＶＤ法等により堆積した後、その上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜１２６をＣＶＤ法等により堆積し、さらにその上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜１２７をＣＶＤ法等により堆積する。 For example, after an insulating film 130 made of silicon oxide is deposited by a CVD method using TEOS gas or the like, a hard mask film 126 made of, for example, low-resistance polycrystalline silicon is deposited thereon by a CVD method or the like, and further thereon. Further, an antireflection film 127 made of, for example, silicon oxynitride (SiON) is deposited by a CVD method or the like.

次いで、反射防止膜１２７上にコントロールゲート形成用のレジストパターンを形成し、これをエッチングマスクとして反射防止膜１２７およびハードマスク膜１２６をパターニングした後、ワード線形成用のレジストパターンを除去する。続いて、残されたハードマスク膜１２６と反射防止膜１２７との積層膜をエッチングマスクとして、そこから露出される絶縁膜１３０、高融点金属シリサイド膜１１２Ａおよび導体膜１１２Ｂをエッチングする。 Next, a resist pattern for forming a control gate is formed on the antireflection film 127, and the antireflection film 127 and the hard mask film 126 are patterned using the resist pattern as an etching mask, and then the resist pattern for forming the word line is removed. Subsequently, the insulating film 130, the refractory metal silicide film 112A, and the conductor film 112B exposed from the stacked film of the remaining hard mask film 126 and the antireflection film 127 are etched.

図５は、不揮発性半導体装置１０の第２工程を示す断面図である。この図５に示されるように、形成されたコントロールゲート１２ａ〜１２ｃをマスクとして、図４に示されたＯＮＯ膜１２２と、導体膜１１５と、絶縁膜１３４とにエッチングを施す。そして、図５に示すように、フローティングゲート１５ａ、１５ｃが形成される。図６は、不揮発性半導体装置１０の第３工程を示す断面図である。この図６に示されるように、フローティングゲート１５ａ〜１５ｃの両側面と、コントロールゲート１２ａ〜１２ｃの両側面と、キャップ絶縁膜３０ａ〜３０ｃの表面上に、ＣＶＤ（Chemical Vapor Deposition）法等に
より絶縁膜３１ａ〜３１ｃを形成する。なお、絶縁膜３１ａ〜３１ｃは、シリコン酸化膜またはシリコン窒化膜から構成されている。この際、フローティングゲート１５ａ〜１５ｃ間から外方に露出する半導体基板１１の主表面上に絶縁膜が形成され、図５に示す絶縁膜３４ａ〜３４ｃと連結して、半導体基板１１の主表面上の全面に、絶縁膜２０が形成される。 FIG. 5 is a cross-sectional view showing a second step of the nonvolatile semiconductor device 10. As shown in FIG. 5, the ONO film 122, the conductor film 115, and the insulating film 134 shown in FIG. 4 are etched using the formed control gates 12a to 12c as a mask. Then, as shown in FIG. 5, floating gates 15a and 15c are formed. FIG. 6 is a cross-sectional view showing a third step of the nonvolatile semiconductor device 10. As shown in FIG. 6, insulation is provided on both side surfaces of the floating gates 15a to 15c, both side surfaces of the control gates 12a to 12c, and the surfaces of the cap insulating films 30a to 30c by a CVD (Chemical Vapor Deposition) method or the like. Films 31a to 31c are formed. The insulating films 31a to 31c are made of a silicon oxide film or a silicon nitride film. At this time, an insulating film is formed on the main surface of the semiconductor substrate 11 exposed outward from between the floating gates 15a to 15c, and is connected to the insulating films 34a to 34c shown in FIG. An insulating film 20 is formed on the entire surface.

図７は、不揮発性半導体装置１０の第４工程を示す断面図である。この図７に示されるように、第４工程においては、キャップ絶縁膜３０ａ〜３０ｃおよび絶縁膜３１ａ〜３１ｃを介して、絶縁膜３２ａ〜３２ｃを形成する。この絶縁膜３２ａ〜３２ｃを形成するには、図示されないプラズマＣＶＤ装置の成膜ガスの流量を増加させる。ガスの供給量を過剰にすることにより、デポートが上がり、埋め込み性が低下する。例えば、Ｎ２Ｏガスの供給量を５００ｓｃｃｍ以上６００ｓｃｃｍ以下に設定し、ＳｉＨ４のガス供給量を３ｓｃｃｍ以上５ｓｃｃｍ以下程度に設定するのが好ましい。 FIG. 7 is a cross-sectional view showing a fourth step of the nonvolatile semiconductor device 10. As shown in FIG. 7, in the fourth step, insulating films 32a to 32c are formed through cap insulating films 30a to 30c and insulating films 31a to 31c. In order to form the insulating films 32a to 32c, the flow rate of a film forming gas in a plasma CVD apparatus (not shown) is increased. By making the gas supply amount excessive, deportation increases and the embeddability decreases. For example, it is preferable that the supply amount of N 2 O gas is set to 500 sccm or more and 600 sccm or less, and the gas supply amount of SiH 4 is set to about 3 sccm or more and 5 sccm or less.

特に、絶縁膜３２ａ〜３２ｃの成膜の際に、Ｎ２Ｏ／ＳｉＨ４比を上げるのが好ましい。Ｎ２Ｏ／ＳｉＨ４比を上げることにより、カバレッジ（Coverage）を悪化させることができ、埋め込み性を低下させることができる。例えば、Ｎ２Ｏ／ＳｉＨ４比は、１〜２の範囲が好ましい。 In particular, it is preferable to increase the N2O / SiH4 ratio when forming the insulating films 32a to 32c. By increasing the N 2 O / SiH 4 ratio, coverage can be deteriorated, and embeddability can be reduced. For example, the N2O / SiH4 ratio is preferably in the range of 1-2.

さらに、絶縁膜３２ａ〜３２ｃの成膜の際に、成膜温度を通常より低く設定する。成膜温度を低く設定すると、表面反応が停滞し、カバレッジを低下させることができ、埋め込み性を低下させることができる。例えば、成膜温度は、２００℃以上２５０℃以下の範囲が好ましい。 Further, when forming the insulating films 32a to 32c, the film forming temperature is set lower than usual. When the film formation temperature is set low, the surface reaction is stagnated, coverage can be reduced, and embeddability can be reduced. For example, the film formation temperature is preferably in the range of 200 ° C. to 250 ° C.

また、絶縁膜３２ａ〜３２ｃの成膜の際に、プラズマ発生源のパワーを低く設定する。パワーを低く設定することにより、プラズマ密度が下がり、ラジカル（radical)が減少し、カバレッジが低くなり、埋め込み性が低下する。例えば、プラズマ発生源のパワーは、１２５Ｗ〜９２５Ｗ程度の範囲が好ましい。 Further, when the insulating films 32a to 32c are formed, the power of the plasma generation source is set low. By setting the power low, the plasma density decreases, radicals decrease, coverage decreases, and embeddability decreases. For example, the power of the plasma generation source is preferably in the range of about 125W to 925W.

そして、絶縁膜３２ａ〜３２ｃの成膜の際に、成膜圧力を通常時より低下させる。成膜圧力が低下すると、成膜の指向性が向上して、コントロールゲート１２ａ〜１２ｃの側面やフローティングゲート１５ａ〜１５ｃの側面に絶縁膜が形成されることが抑制される。例えば、成膜圧力としては、１０^−２Ｔｏｒｒ以上９ｔｏｒｒ以下の範囲が好ましい。 Then, when forming the insulating films 32a to 32c, the film forming pressure is lowered from the normal time. When the film formation pressure is reduced, the directivity of film formation is improved, and the formation of insulating films on the side surfaces of the control gates 12a to 12c and the side surfaces of the floating gates 15a to 15c is suppressed. For example, the film forming pressure is preferably in the range of 10 ⁻² Torr to 9 torr.

このように、成膜ガスの流量と、Ｎ２Ｏ／ＳｉＨ４比と、成膜温度と、成膜時のパワー
と、成膜圧力とを調整することにより、絶縁膜３２ａ、３２ｃの埋め込み性を低下させる。また、コントロールゲート１２ａ〜１２ｃ間およびフローティングゲート１５ａ〜１５ｃ間のアスペクト比は、３．５〜５．０程度と高アスペクト比とされているため、絶縁膜３２ａ〜３２ｂがコントロールゲート１２ａ〜１２ｃ間およびフローティングゲート１５ａ〜１５ｃ間に入り込み難い形状となっている。このため、絶縁膜３２ａ〜３２ｃがコントロールゲート１２ａ〜１２ｃの上端部側に形成される。 As described above, by adjusting the flow rate of the deposition gas, the N 2 O / SiH 4 ratio, the deposition temperature, the power during deposition, and the deposition pressure, the embeddability of the insulating films 32 a and 32 c is lowered. . Further, since the aspect ratio between the control gates 12a to 12c and the floating gates 15a to 15c is set to a high aspect ratio of about 3.5 to 5.0, the insulating films 32a to 32b are provided between the control gates 12a to 12c. In addition, it is difficult to enter between the floating gates 15a to 15c. Therefore, the insulating films 32a to 32c are formed on the upper end side of the control gates 12a to 12c.

絶縁膜３２ａ〜３２ｃは、コントロールゲート１２ａ〜１２ｃの上端部に順次積層されると共に、側方に向けて膨出する。さらに、絶縁膜３２ａ〜３２ｃは、成長することにより、隣接するコントロールゲート１２ａ〜１２ｃの上端部に形成された絶縁膜３２ａ〜３２ｃと接触して、コントロールゲート１２ａ〜１２ｃ間の開口部を閉鎖する。この際、絶縁膜３２ａ〜３２ｃは、コントロールゲート１２ａ〜１２ｃの上端部に順次積層された後に、コントロールゲート１２ａ〜１２ｃの開口部を閉鎖するため、絶縁膜３２ａ〜３２ｃの接触部Ｓは、コントロールゲート１２ａ〜１２ｃの上端部より上方に位置する。また、コントロールゲート１２ａ〜１２ｃの上端部には、キャップ絶縁膜膜３０ａ〜３０ｃが形成されているため、絶縁膜３２ａ〜３２ｃ同士の接触部Ｓは、確実にコントロールゲート１２ａ〜１２ｃの上端部より上方に位置する。 The insulating films 32a to 32c are sequentially stacked on the upper end portions of the control gates 12a to 12c and bulge toward the side. Furthermore, the insulating films 32a to 32c grow to come into contact with the insulating films 32a to 32c formed at the upper ends of the adjacent control gates 12a to 12c, thereby closing the openings between the control gates 12a to 12c. . At this time, the insulating films 32a to 32c are sequentially stacked on the upper ends of the control gates 12a to 12c, and then the openings of the control gates 12a to 12c are closed. It is located above the upper ends of the gates 12a to 12c. Moreover, since cap insulating film 30a-30c is formed in the upper end part of control gate 12a-12c, the contact part S of insulating film 32a-32c is reliably from the upper end part of control gate 12a-12c. Located above.

このため、絶縁膜３２ａ〜３２ｃの接触部Ｓより下方に形成される空隙部２６ａ、２６ｂは、半導体基板１１の主表面上からコントロールゲート１２ａ〜１２ｃの上端部より上方に亘って形成される。また、絶縁膜３２ａ〜３２ｃの埋め込み性が低く設定されているため、コントロールゲート１２ａ〜１２ｃの側面およびフローティングゲート１５ａ〜１５ｃの側面に絶縁膜３２ａ〜３２ｃが形成され難く、空隙部２６ａ、２６ｂの幅は、上端部から下端部に亘って確保されている。特に、フローティングゲート１５ａ〜１５ｃは、コントロールゲート１２ａ〜１２ｃの下面側に形成されているため、フローティングゲート１５ａ〜１５ｃの側面には、絶縁膜３２ａ〜３２ｃが形成され難くなっている。 For this reason, the gaps 26 a and 26 b formed below the contact portion S of the insulating films 32 a to 32 c are formed from the main surface of the semiconductor substrate 11 to above the upper ends of the control gates 12 a to 12 c. Further, since the embeddability of the insulating films 32a to 32c is set low, the insulating films 32a to 32c are hardly formed on the side surfaces of the control gates 12a to 12c and the side surfaces of the floating gates 15a to 15c. The width is secured from the upper end to the lower end. In particular, since the floating gates 15a to 15c are formed on the lower surfaces of the control gates 12a to 12c, the insulating films 32a to 32c are hardly formed on the side surfaces of the floating gates 15a to 15c.

なお、絶縁膜３２ａ、３２ｃを形成する際には、コントロールゲート１２ａ〜１２ｃおよびフローティングゲート１５ａ〜１５ｃの表面上に絶縁膜が形成されているため、コントロールゲート１２ａ〜１２ｃおよびフローティングゲート１５ａ〜１５ｃへのプラズマダメージ等が軽減されている。また、本実施の形態１においては、絶縁膜３２ａ〜３２ｃを形成する際には、コントロールゲート１２ａ〜１２ｃの上端部には、キャップ絶縁膜３０ａ〜３０ｃが残留しているが、除去してもよい。キャップ絶縁膜３０ａ〜３０ｃを除去した場合には、形成する絶縁膜３２ａ〜３２ｃの形状を制御しやすくなる。このため、絶縁膜３２ａ〜３２ｃを、コントロールゲート１２ａ〜１２ｃの上端部から上方に向かうに従って、確実に側方に膨出させることができる。 When the insulating films 32a and 32c are formed, since the insulating films are formed on the surfaces of the control gates 12a to 12c and the floating gates 15a to 15c, the control gates 12a to 12c and the floating gates 15a to 15c are formed. Plasma damage, etc. are reduced. In the first embodiment, when the insulating films 32a to 32c are formed, the cap insulating films 30a to 30c remain at the upper ends of the control gates 12a to 12c. Good. When the cap insulating films 30a to 30c are removed, it becomes easy to control the shapes of the insulating films 32a to 32c to be formed. For this reason, the insulating films 32a to 32c can be surely bulged to the side as they go upward from the upper ends of the control gates 12a to 12c.

図８は、不揮発性半導体装置１０の第５工程を示す断面図である。この図８に示されるように、絶縁膜３２ａ〜３２ｃの表面上に形成され、絶縁膜３２ａ〜３２ｃ同士の接触部Ｓを覆うように酸化シリコン等からなる絶縁膜３３を形成する。このように、絶縁膜３３が絶縁膜３２ａ〜３２ｃ同士の接触部Ｓを覆うため、後のＣＭＰ（Chemical Mechanical Polishing）工程の際に、空隙部２６ａ、２６ｂ内へ水分が入り込むことが抑制されてい
る。 FIG. 8 is a cross-sectional view showing a fifth step of the nonvolatile semiconductor device 10. As shown in FIG. 8, an insulating film 33 made of silicon oxide or the like is formed on the surfaces of the insulating films 32a to 32c so as to cover the contact portion S between the insulating films 32a to 32c. As described above, since the insulating film 33 covers the contact portion S between the insulating films 32a to 32c, moisture is suppressed from entering the gap portions 26a and 26b in the subsequent CMP (Chemical Mechanical Polishing) process. Yes.

図９は、フローティングゲートのポテンシャルの変動量（相対比）ΔＶｔｈと絶縁膜の厚さとの関係を示したグラフである。この図９において、ボトム膜厚ａ０、ａ１、ａ２とは、図８において、フローティングゲート１５ａ〜１５ｃ間から外方に露出する半導体基板１１の主表面上に形成された絶縁膜の膜厚を意味する。そして、ａ０＝０ｎｍ＜ａ１＜ａ２＜＜エアギャップなしとする。また、側壁膜厚ｂ０、ｂ１、ｂ２とは、フローティングゲート１５ａ〜１５ｃの側面部分に形成された絶縁膜の厚さを意味する。そして、ｂ０
＝０ｎｍ＜ｂ１＜ｂ２＜＜エアギャップなしとする。なお、エアギャップとは、図１において、空隙部２５ａ〜２７ａ、２５ｂ〜２７ｂ、２５ｃ〜２７ｃのことを意味し、エアギャップなしとは、フローティングゲート間およびコントロールゲート間が絶縁膜により充填されていることを意味する。 FIG. 9 is a graph showing the relationship between the fluctuation amount (relative ratio) ΔVth of the potential of the floating gate and the thickness of the insulating film. In FIG. 9, the bottom film thicknesses a0, a1, and a2 mean the film thickness of the insulating film formed on the main surface of the semiconductor substrate 11 exposed to the outside from between the floating gates 15a to 15c in FIG. To do. Then, a0 = 0 nm << a1 <a2 << no air gap. The side wall thicknesses b0, b1, and b2 mean the thickness of the insulating film formed on the side surface portions of the floating gates 15a to 15c. And b0
= 0 nm <b1 <b2 << No air gap. In FIG. 1, the air gap means the gaps 25a to 27a, 25b to 27b, and 25c to 27c. The no air gap means that the floating gates and the control gates are filled with an insulating film. Means that

図１において、フローティングゲート１５ｂと、これに隣接するフローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃのうち、いずれかフローティングゲートαの電位がＶＨからＶＬへ変動したとする。このときのフローティングゲート１５ｂのポテンシャルの変動量（相対比）ΔＶｔｈは、下記式により示される。 In FIG. 1, it is assumed that the potential of the floating gate α of the floating gate 15b and the adjacent floating gates 14a to 14c, 15a to 15c, and 16a to 16c fluctuates from VH to VL. The fluctuation amount (relative ratio) ΔVth of the potential of the floating gate 15b at this time is expressed by the following equation.

（但し、（Ｃｆｇ１５ｂ−ｆｇα）は、フローティングゲート１５ｂとこれと隣接するフローティングゲートαとの間の容量、ｍは、電位変動したフローティイングゲートの数、Ｃｆｇｔｏｔａｌは、フローティングゲート１５ｂとこれに隣接するフローティングゲートとの間に形成される全容量を意味する。）
図９に示されるように、ボトム膜厚が厚くなるほど、ΔＶｔｈが大きくなり、側壁膜厚が大きくなる程、ΔＶｔｈが大きくなる。そして、図８に示された空隙部２６ａ、２６ｂが形成されない場合においては、ΔＶｔｈが大きくなっていることがわかる。すなわち、図１において、空隙部２５ａ〜２７ａ、２５ｂ〜２７ｂ、２５ｃ〜２７ｃの底面および側面に形成された絶縁膜の厚さが薄いほどフローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃ間の容量結合を低減することができることが分かる。 (Where (Cfg15b-fgα) is the capacitance between the floating gate 15b and the adjacent floating gate α, m is the number of floating gates with potential fluctuations, and Cfgtotal is adjacent to the floating gate 15b. (It means the total capacity formed between the floating gate.)
As shown in FIG. 9, ΔVth increases as the bottom film thickness increases, and ΔVth increases as the sidewall film thickness increases. Then, it can be seen that ΔVth is large when the gaps 26a and 26b shown in FIG. 8 are not formed. That is, in FIG. 1, as the insulating films formed on the bottom and side surfaces of the gaps 25a to 27a, 25b to 27b, and 25c to 27c are thinner, the gap between the floating gates 14a to 14c, 15a to 15c, and 16a to 16c is reduced. It can be seen that capacitive coupling can be reduced.

ここで、本実施の形態１に係る不揮発性半導体装置１０の製造工程においては、絶縁膜３２ａ〜３２ｃを形成する際に、成膜圧力を低減して、成膜の指向性を向上させているため、空隙部２５ａ〜２７ａ、２５ｂ〜２７ｂ、２５ｃ〜２７ｃの側面に絶縁膜が形成され難くなっている。さらに、絶縁膜３２ａ〜３２ｃの成膜工程においては、成膜ガスの流量と、Ｎ２Ｏ／ＳｉＨ４比と、成膜温度と、成膜時のパワーとを上記の範囲に設定することにより、埋め込み性を低く設定しているので、絶縁膜が半導体基板１１の主表面にまで到らず、空隙部２５ａ〜２７ａ、２５ｂ〜２７ｂ、２５ｃ〜２７ｃの底面に絶縁膜が形成され難くなっている。このため、本実施の形態１に係る不揮発性半導体装置１０においては、フローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃのポテンシャルの変動量（相対比）ΔＶｔｈが低減されることが分かる。 Here, in the manufacturing process of the nonvolatile semiconductor device 10 according to the first embodiment, when the insulating films 32a to 32c are formed, the deposition pressure is reduced and the deposition directivity is improved. For this reason, it is difficult to form an insulating film on the side surfaces of the void portions 25a to 27a, 25b to 27b, and 25c to 27c. Further, in the film forming process of the insulating films 32a to 32c, the embedding property is set by setting the flow rate of the film forming gas, the N 2 O / SiH 4 ratio, the film forming temperature, and the power at the time of film forming to the above ranges. Therefore, the insulating film does not reach the main surface of the semiconductor substrate 11, and it is difficult to form the insulating film on the bottom surfaces of the gap portions 25a to 27a, 25b to 27b, and 25c to 27c. For this reason, in the nonvolatile semiconductor device 10 according to the first embodiment, it is understood that the fluctuation amount (relative ratio) ΔVth of the potentials of the floating gates 14a to 14c, 15a to 15c, and 16a to 16c is reduced.

ここで、本実施の形態１に係る不揮発性半導体装置１０においては、図３に示されるように、空隙部２６ａ、２６ｂは、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方に亘って形成されているため、隣接するコントロールゲート１２ａ〜１２ｃ間に形成される容量が低減されている。また、空隙部２６ａ、２６ｂにより、例えば、フローティングゲート１５ｂと、このフローティングゲート１５ｂに隣接するフローティングゲート１５ａ、１５ｃの上面上のコントロールゲート１２ａ、１２ｃとの間に形成される容量が低減されている。特に、空隙部２６ａ、２６ｂの上端部は、コントロールゲート１２ａ、１２ｃの上端部より上方に位置させることにより、コントロールゲート１２ａ、１２ｃの側面に形成された絶縁膜の膜厚が薄くすることができる。このため、コントロールゲート間１２ａ、１２ｃ間の容量および、フローティングゲート１５ｂと、このフローティングゲート１５ｂに隣接するフローティングゲート１５ａ、１５ｃの上面上のコントロールゲート１２ａ、１２ｃとの間に形成される容量を確実に軽減される。 Here, in the nonvolatile semiconductor device 10 according to the first embodiment, as shown in FIG. 3, the gaps 26a, 26b are located between the floating gates 15a-15c and above the upper ends of the control gates 12a-12c. Therefore, the capacitance formed between the adjacent control gates 12a to 12c is reduced. Further, the gaps 26a and 26b reduce the capacitance formed between the floating gate 15b and the control gates 12a and 12c on the upper surfaces of the floating gates 15a and 15c adjacent to the floating gate 15b, for example. . In particular, the upper end portions of the gap portions 26a and 26b are positioned higher than the upper end portions of the control gates 12a and 12c, so that the thickness of the insulating film formed on the side surfaces of the control gates 12a and 12c can be reduced. . Therefore, the capacitance between the control gates 12a and 12c and the capacitance formed between the floating gate 15b and the control gates 12a and 12c on the upper surfaces of the floating gates 15a and 15c adjacent to the floating gate 15b are ensured. To be reduced.

このように本実施の形態１に係る不揮発性半導体装置１０によれば、図１において、フローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃ間に形成される容量連結を抑制することができるため、隣接するフローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃの電位が変化しても、フローティングゲート１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃのしきい値電圧の変動を小さく抑えることができ、正確に読出しを行なうことができる。さらに、フローティングゲート１４ａ〜１６ｃと、このフローティングゲート１４ａ〜１６ｃに隣接するフローティングゲート１４ａ〜１６ｃ上に形成されたコントロールゲート１２ａ〜１２ｃとの間の容量を軽減することができるので、さらに、正確に読出しを行なうことができる。特に、絶縁膜３２ａ〜３２ｃのうち、フローティングゲート１５ａ〜１５ｃの側面の部分の厚さは、薄いため、フローティングゲート１５ａ〜１５ｃ間の容量を確実に小さく抑えることができる。 Thus, according to the nonvolatile semiconductor device 10 according to the first embodiment, the capacitive coupling formed between the floating gates 14a to 14c, 15a to 15c, and 16a to 16c in FIG. 1 can be suppressed. Even if the potentials of the adjacent floating gates 14a to 14c, 15a to 15c, and 16a to 16c change, fluctuations in the threshold voltages of the floating gates 14a to 14c, 15a to 15c, and 16a to 16c can be reduced. Reading can be performed accurately. Furthermore, since the capacitance between the floating gates 14a to 16c and the control gates 12a to 12c formed on the floating gates 14a to 16c adjacent to the floating gates 14a to 16c can be reduced, more accurately, Reading can be performed. In particular, among the insulating films 32a to 32c, the thickness of the side portions of the floating gates 15a to 15c is thin, so that the capacitance between the floating gates 15a to 15c can be reliably reduced.

すなわち、空隙部２６ａ、２６ｂの上端部をコントロールゲート１２ａ〜１２ｃの上端部より上方に位置させることにより、コントロールゲート１２ａ〜１２ｃの側面およびフローティングゲート１５ａ〜１５ｃの側面に形成される絶縁膜３２ａ〜３２ｃの膜厚を薄くすることができ、フローティングゲート１５ａ〜１５ｃおよびコントロールゲート１２ａ〜１２ｃに形成される容量を小さく低減することができる。 That is, by positioning the upper ends of the gaps 26a and 26b above the upper ends of the control gates 12a to 12c, the insulating films 32a to 32a formed on the side surfaces of the control gates 12a to 12c and the side surfaces of the floating gates 15a to 15c. The film thickness of 32c can be reduced, and the capacitance formed in the floating gates 15a to 15c and the control gates 12a to 12c can be reduced.

また、隣接するコントロールゲート１２ａ〜１２ｃ間の容量も低減することができ、動作速度の高速化を確保することができる。特に、絶縁膜３２ａ〜３２ｃのうち、コントロールゲート１２ａ〜１２ｃの側面の部分の膜厚は、薄く、空隙部２６ａ、２６ｂがコントロールゲート１２ａ〜１２ｃの上端部より上方にまで形成されているので、コントロールゲート１２ａ〜１２ｃ間に生じる容量を小さく抑えることができる。 In addition, the capacity between the adjacent control gates 12a to 12c can be reduced, and the operation speed can be increased. Particularly, among the insulating films 32a to 32c, the film thickness of the side portions of the control gates 12a to 12c is thin, and the gaps 26a and 26b are formed to be higher than the upper end portions of the control gates 12a to 12c. Capacitance generated between the control gates 12a to 12c can be kept small.

さらに、上記不揮発性半導体装置１０の製造方法によれば、絶縁膜３２ａ〜３２ｃの成膜工程において、Ｎ２Ｏ／ＳｉＨ４比を、１〜２とし、成膜温度を、２００℃以上２５０℃以下の範囲とし、プラズマ発生源のパワーを、１２５Ｗ〜９２５Ｗ程度の範囲とし、成膜圧力を、１０^−２Ｔｏｒｒ以上９ｔｏｒｒ以下の範囲とすることにより、絶縁膜３２ａ〜３２ｃをコントロールゲート１２ａ〜１２ｃの上端部に確実に形成することができる。すなわち、成膜条件を上記の範囲に設定することにより、絶縁膜３２ａ〜３２ｃの埋め込み性を低減させることができ、絶縁膜３２ａ〜３２ｃをコントロールゲート１２ａ〜１２ｃの上端部側にのみ形成することができる。 Furthermore, according to the method for manufacturing the nonvolatile semiconductor device 10, the N 2 O / SiH 4 ratio is 1 to 2 and the film formation temperature is in the range of 200 ° C. or more and 250 ° C. or less in the film formation process of the insulating films 32 a to 32 c. The power of the plasma generation source is in the range of about 125 W to 925 W, and the film formation pressure is in the range of 10 ⁻² Torr to 9 torr, so that the insulating films 32 a to 32 c are connected to the upper ends of the control gates 12 a to 12 c. Can be reliably formed. That is, by setting the film forming conditions within the above range, the embeddability of the insulating films 32a to 32c can be reduced, and the insulating films 32a to 32c are formed only on the upper end portions of the control gates 12a to 12c. Can do.

また、絶縁膜３２ａ〜３２ｃの成膜工程前に、コントロールゲート１２ａ〜１２ｃの表面上に絶縁膜が形成されているため、絶縁膜３２ａ〜３２ｃを形成する際に、コントロールゲート１２ａ〜１２ｃおよびフローティングゲート１５ａ〜１５ｃへのプラズマダメージ等を軽減することができる。さらに、絶縁膜３２ａ〜３２ｃの成膜工程後に、絶縁膜３３を形成するため、後のＣＭＰ工程等の際に、空隙部２６ａ、２６ｂ間へ水分が入り込むことを抑制することができる。 In addition, since the insulating film is formed on the surfaces of the control gates 12a to 12c before the film forming process of the insulating films 32a to 32c, the control gates 12a to 12c and the floating gates are formed when the insulating films 32a to 32c are formed. Plasma damage to the gates 15a to 15c can be reduced. Furthermore, since the insulating film 33 is formed after the film forming process of the insulating films 32a to 32c, it is possible to prevent moisture from entering between the gaps 26a and 26b during the subsequent CMP process or the like.

（実施の形態２）
図１０から図１７を用いて、実施の形態２に係る不揮発性半導体装置５０について、説明する。図１０は、本実施の形態２に係る不揮発性半導体装置５０の断面図である。この図１０に示されるように、不揮発性半導体装置５０は、半導体基板１１の主表面上に形成された絶縁膜２０と、絶縁膜２０を介して主表面上に形成されたフローティングゲート１５ａ〜１５ｃと、このフローティングゲート１５ａ〜１５ｃの上面上に形成されたＯＮＯ膜２２と、このＯＮＯ膜２２を介してフローティングゲート１５ａ〜１５ｃ上に形成されたコントロールゲート１２ａ〜１２ｃとを備えている。 (Embodiment 2)
A nonvolatile semiconductor device 50 according to the second embodiment will be described with reference to FIGS. 10 to 17. FIG. 10 is a cross-sectional view of the nonvolatile semiconductor device 50 according to the second embodiment. As shown in FIG. 10, the nonvolatile semiconductor device 50 includes an insulating film 20 formed on the main surface of the semiconductor substrate 11 and floating gates 15 a to 15 c formed on the main surface via the insulating film 20. And an ONO film 22 formed on the upper surfaces of the floating gates 15a to 15c, and control gates 12a to 12c formed on the floating gates 15a to 15c via the ONO film 22.

そして、不揮発性半導体装置５０は、コントロールゲート１２ａ〜１２ｃ間およびフローティングゲート１５ａ〜１５ｃ間に、形成された絶縁膜４０を備えている。この絶縁膜４０は、酸化シリコン膜より誘電率が低く、多孔質の絶縁膜である。この絶縁膜４０としては、誘電率が２．６程度のポーラス膜が用いられ、具体的には、シルセスキオンサン、ポーラスシリカ、エアロゲル薄膜、ＨＳＧ−２５５（高強度低誘電率有機SOG材料）等が
挙げられる。このようなポーラス膜等から構成された絶縁膜４０は、複数の孔が内部に形成されている。このため、絶縁膜４０の表面積は大きく、絶縁膜４０は、吸湿性や水素を吸収する性質を有している。 The nonvolatile semiconductor device 50 includes an insulating film 40 formed between the control gates 12a to 12c and between the floating gates 15a to 15c. This insulating film 40 has a lower dielectric constant than the silicon oxide film and is a porous insulating film. As the insulating film 40, a porous film having a dielectric constant of about 2.6 is used. Specifically, silsesquion sun, porous silica, airgel thin film, HSG-255 (high strength low dielectric constant organic SOG material) Etc. The insulating film 40 made of such a porous film has a plurality of holes formed therein. For this reason, the surface area of the insulating film 40 is large, and the insulating film 40 has a hygroscopic property and a property of absorbing hydrogen.

絶縁膜４０の表面上には、絶縁膜４１が形成されている。絶縁膜４１は、絶縁膜４０と異なり、耐湿性を有する絶縁材料により形成されている。 An insulating film 41 is formed on the surface of the insulating film 40. Unlike the insulating film 40, the insulating film 41 is made of an insulating material having moisture resistance.

図１１から図１３を用いて上記不揮発性半導体装置５０の製造方法を説明する。図１１は、不揮発性半導体装置５０の製造工程の第１工程を示す断面図である。この図１１に示されるように、半導体基板１１の主表面上に間隔を隔てて形成された絶縁膜３４ａ〜３４ｃと、この絶縁膜３４ａ〜３４ｃの上面上に形成されたフローティングゲート１５ａ〜１５ｃと、フローティングゲート１５ａ〜１５ｃの上面上に形成されたＯＮＯ膜２２と、このＯＮＯ膜２２の上面上に形成されたコントロールゲート１２ａ〜１２ｃと、このコントロールゲート１２ａ〜１２ｃとを形成する。なお、コントロールゲート１２ａ〜１２ｃの上面上には、コントロールゲート１２ａ〜１２ｃのマスクとして機能したキャップ絶縁膜３０ａ、３０ｃが残留している。 A method for manufacturing the nonvolatile semiconductor device 50 will be described with reference to FIGS. FIG. 11 is a cross-sectional view showing a first step in the manufacturing process of the nonvolatile semiconductor device 50. As shown in FIG. 11, insulating films 34a to 34c formed on the main surface of semiconductor substrate 11 at intervals, and floating gates 15a to 15c formed on the upper surfaces of the insulating films 34a to 34c, The ONO film 22 formed on the upper surfaces of the floating gates 15a to 15c, the control gates 12a to 12c formed on the upper surface of the ONO film 22, and the control gates 12a to 12c are formed. Note that cap insulating films 30a and 30c functioning as masks for the control gates 12a to 12c remain on the upper surfaces of the control gates 12a to 12c.

図１２は、不揮発性半導体装置５０の製造工程の第２工程を示す断面図である。図１２に示されるように、フローティングゲート１５ａ〜１５ｃの側面と、コントロールゲート１２ａ〜１２ｃの側面と、キャップ絶縁膜３０ａ〜３０ｃの表面上を覆う絶縁膜３１ａ〜３１ｃを形成する。そして、フローティングゲート１５ａ〜１５ｃ間およびコントロールゲート１２ａ〜１２ｃ間に絶縁膜４０を充填する。 FIG. 12 is a cross-sectional view showing a second step of the manufacturing process of the nonvolatile semiconductor device 50. As shown in FIG. 12, insulating films 31a to 31c are formed to cover the side surfaces of floating gates 15a to 15c, the side surfaces of control gates 12a to 12c, and the surfaces of cap insulating films 30a to 30c. Then, the insulating film 40 is filled between the floating gates 15a to 15c and between the control gates 12a to 12c.

図１３は、不揮発性半導体装置５０の製造工程の第３工程を示す断面図である。この図１３に示されるように、絶縁膜４０の上面上に絶縁膜４１を形成する。 FIG. 13 is a cross-sectional view showing a third step in the manufacturing process of the nonvolatile semiconductor device 50. As shown in FIG. 13, an insulating film 41 is formed on the upper surface of the insulating film 40.

上記のようにして形成された不揮発性半導体装置５０は、図１０において、フローティングゲート１５ａ〜１５ｃ間に低誘電率膜の絶縁膜４０が充填されているため、フローティングゲート１５ａ〜１５間に形成される容量を低減することができる。これにより、各フローティングゲート１５ａ〜１５ｃのしきい値電圧の変動を抑制することができる。 The nonvolatile semiconductor device 50 formed as described above is formed between the floating gates 15a to 15 because the insulating film 40 of a low dielectric constant film is filled between the floating gates 15a to 15c in FIG. Capacity can be reduced. Thereby, the fluctuation | variation of the threshold voltage of each floating gate 15a-15c can be suppressed.

また、絶縁膜４０がコントロールゲート１２ａ〜１２ｃ間にも充填されているため、コントロールゲート１２ａ〜１２ｃ間に形成される容量を低減することができる。これにより、動作速度の高速化を図ることができる。また、絶縁膜４０は、コントロールゲート１２ａ〜１２ｃの上端部より上方にまで充填されているため、フローティングゲート１５ａ〜１５ｃと、コントロールゲート１２ａ〜１２ｃ間に形成される容量も確実に低減することができる。 Further, since the insulating film 40 is filled between the control gates 12a to 12c, the capacitance formed between the control gates 12a to 12c can be reduced. As a result, the operation speed can be increased. In addition, since the insulating film 40 is filled above the upper ends of the control gates 12a to 12c, the capacitance formed between the floating gates 15a to 15c and the control gates 12a to 12c can be reliably reduced. it can.

また、絶縁膜４０は、水分や水素を吸着するため、絶縁膜２０に水分や水素が染み出すことを防止することができる。このため、書込み動作や読出し動作および消去動作を正確に行なうことができる。さらに、この絶縁膜４０の上面上には、耐湿性を有する絶縁膜４１が形成されているため、後のＣＭＰ（Chemical Mechanical Polishing）工程の際に、
絶縁膜４０に水分が入り込むことを防止することができる。このため、絶縁膜４０の吸湿性や水素を吸着する機能を確保することができる。なお、上記実施の形態１および実施の形態２においては、ＡＧ（アシストゲート）−ＡＮＤ型のフラッシュメモリに適用した場
合について説明したが、これに限られない。 In addition, since the insulating film 40 adsorbs moisture and hydrogen, the insulating film 20 can be prevented from oozing out moisture and hydrogen. Therefore, the write operation, the read operation, and the erase operation can be performed accurately. Furthermore, since an insulating film 41 having moisture resistance is formed on the upper surface of the insulating film 40, during a later CMP (Chemical Mechanical Polishing) process,
It is possible to prevent moisture from entering the insulating film 40. For this reason, the hygroscopicity of the insulating film 40 and the function of adsorbing hydrogen can be ensured. In the first and second embodiments, the case where the present invention is applied to an AG (assist gate) -AND type flash memory has been described. However, the present invention is not limited to this.

図１４は、一般的なＡＮＤ型フラッシュ・アレイ構造６０を示す回路図である。この図１４に示されるように、一般的なＡＮＤ型フラッシュ・アレイ構造６０は、ワード線６４により接続された複数のメモリセルトランジスタ６２と、主ビット線６６に接続された選択トランジスタ６１と、ソース線に接続された選択トランジスタ６３とを備えている。 FIG. 14 is a circuit diagram showing a general AND type flash array structure 60. As shown in FIG. 14, a general AND type flash array structure 60 includes a plurality of memory cell transistors 62 connected by a word line 64, a selection transistor 61 connected to a main bit line 66, and a source. And a selection transistor 63 connected to the line.

図１５は、メモリセルトランジスタ６２の断面図であり、この図１５に示すように、メモリセルトランジスタ６２は、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方にまで亘って形成された空隙部２６ａ、２６ｂを備えている。また、上記実施の形態２と同様に、酸化シリコン膜より誘電率が低く、多孔質性の絶縁膜を、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方に亘って、充填してもよい。このように形成された一般的なＡＮＤ型フラッシュ・アレイ構造６０によれば、フローティングゲート１５ａ、１５ｃ同士間等に形成される容量を低減することができ、しきい値電圧の変動を抑制することができる。 FIG. 15 is a cross-sectional view of the memory cell transistor 62. As shown in FIG. 15, the memory cell transistor 62 is formed from between the floating gates 15a to 15c to above the upper ends of the control gates 12a to 12c. The gap portions 26a and 26b are provided. As in the second embodiment, a porous insulating film having a dielectric constant lower than that of the silicon oxide film is filled between the floating gates 15a to 15c and above the upper ends of the control gates 12a to 12c. May be. According to the general AND type flash array structure 60 formed in this way, the capacitance formed between the floating gates 15a and 15c can be reduced and the fluctuation of the threshold voltage can be suppressed. Can do.

図１６は、一般的なＮＡＮＤ型フラッシュ・アレイ構造７０を示す回路図である。この図１６に示されるように、ＮＡＮＤ型フラッシュ・アレイ構造７０は、ビット線７５にそれぞれ接続された複数の選択トランジスタ７１と、ソース線に接続された選択トランジスタ７３と、各選択トランジスタ７１と各選択トランジスタ７３との間に配置された複数のメモリセルトランジスタ７２とを備えている。図１７は、メモリセルトランジスタ７２の詳細断面図であり、この図１７に示されるよに、メモリセルトランジスタ７２は、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方にまで形成された空隙部２６ａ〜２６ｂを備えている。また、上記実施の形態２と同様に、酸化シリコン膜より誘電率が低く、多孔質性の絶縁膜を、フローティングゲート１５ａ〜１５ｃ間からコントロールゲート１２ａ〜１２ｃの上端部より上方に亘って、充填してもよい。このように、構成されたＮＡＮＤ型フラッシュ・アレイ構造７０によれば、フローティングゲート１５ａ、１５ｃ間に形成される容量を低減することができる。また、上記実施の形態１、実施の形態２に係る不揮発性半導体装置と同様の効果を得ることができる。 FIG. 16 is a circuit diagram showing a general NAND flash array structure 70. As shown in FIG. 16, a NAND flash array structure 70 includes a plurality of selection transistors 71 connected to a bit line 75, a selection transistor 73 connected to a source line, each selection transistor 71, A plurality of memory cell transistors 72 disposed between the select transistor 73 and the select transistor 73. FIG. 17 is a detailed sectional view of the memory cell transistor 72. As shown in FIG. 17, the memory cell transistor 72 is formed from between the floating gates 15a to 15c to above the upper ends of the control gates 12a to 12c. The gap portions 26a to 26b are provided. As in the second embodiment, a porous insulating film having a dielectric constant lower than that of the silicon oxide film is filled between the floating gates 15a to 15c and above the upper ends of the control gates 12a to 12c. May be. Thus, according to the thus configured NAND flash array structure 70, the capacitance formed between the floating gates 15a and 15c can be reduced. Further, the same effects as those of the nonvolatile semiconductor device according to the first embodiment and the second embodiment can be obtained.

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Although the embodiment of the present invention has been described above, it should be considered that the embodiment disclosed this time is illustrative and not restrictive in all respects. The scope of the present invention is defined by the terms of the claims, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、不揮発性半導体装置および不揮発性半導体装置の製造方法に良好に適用することができる。 The present invention can be favorably applied to a nonvolatile semiconductor device and a method for manufacturing the nonvolatile semiconductor device.

１０不揮発性半導体装置、１１半導体基板、１２ａ，１２ｂコントロールゲート、１４ａ〜１４ｃ、１５ａ〜１５ｃ、１６ａ〜１６ｃフローティングゲート、５０不揮発性半導体装置。 DESCRIPTION OF SYMBOLS 10 Nonvolatile semiconductor device, 11 Semiconductor substrate, 12a, 12b Control gate, 14a-14c, 15a-15c, 16a-16c Floating gate, 50 Nonvolatile semiconductor device.

Claims

A semiconductor substrate having a main surface;
First, second and third floating gates formed on the main surface of the semiconductor substrate at intervals,
First, second and third control gates formed on the first, second and third floating gates, respectively;
A first insulating film formed on the first control gate and formed to bulge laterally upward from the upper end of the first control gate;
A second insulating film formed on the second control gate and formed to bulge laterally upward from the upper end of the second control gate;
A third insulating film formed on the third control gate and formed to bulge laterally upward from the upper end of the third control gate;
A fourth insulating film formed to cover and cover the surfaces of the first insulating film, the second insulating film, and the third insulating film;
Before Symbol first insulating film is formed by the second insulating film and the third insulating film, it is formed at least between said first floating gate and the second floating gate, between the said second floating gate third floating gate With a gap portion,
The fourth insulating film, said first, Ri material different der and the second and third insulating film,
A non-volatile semiconductor device , wherein a bottom surface of the gap is not covered with any of the first, second, and third insulating films .

The air gap is formed between the first and second floating gates and above the upper ends of the first and second control gates, and between the second and third floating gates. The nonvolatile semiconductor device according to claim 1, wherein the nonvolatile semiconductor device is formed over an upper end portion of the third control gate.

2. The nonvolatile semiconductor device according to claim 1, wherein the first insulating film, the second insulating film, and the third insulating film are formed of a porous insulating film having a dielectric constant lower than that of a silicon oxide film.

4. The nonvolatile memory according to claim 1, further comprising a fifth insulating film that covers at least a side surface of the first and second floating gates and a side surface of the first and second control gates. 5. Semiconductor device.

Forming first, second and third floating gates on a main surface of a semiconductor substrate;
Forming first, second and third control gates on the first, second and third floating gates, respectively;
On the first, second and third control gates, the first, second and third control gates bulge laterally upward from the respective upper ends of the first, second and third control gates. 3 forming an insulating film;
Forming a fourth insulating film so as to cover and cover the surfaces of the first insulating film, the second insulating film, and the third insulating film,
Before Symbol first insulating film, the second is formed by the insulating film and the third insulating film, between at least said first floating gate and the second floating gate and the second floating gate third floating gate Forming voids,
The fourth insulating film, Ri said first insulating film, said second insulating film and the third insulating film and different materials der,
A method for manufacturing a nonvolatile semiconductor device , wherein a bottom surface of the gap is not covered with any of the first, second, and third insulating films .

The method for manufacturing a nonvolatile semiconductor device according to claim 5, further comprising a step of forming another insulating film on the surfaces of the first insulating film and the second insulating film.