JP5504826B2

JP5504826B2 - データ処理装置及びデータ生成方法

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Publication number: JP5504826B2
Application number: JP2009248886A
Authority: JP
Inventors: 智昭保高
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-10-29
Filing date: 2009-10-29
Publication date: 2014-05-28
Anticipated expiration: 2029-10-29
Also published as: JP2011097333A

Description

本発明はデータ処理装置及びデータ生成方法に関し、特にＱＡＭ変調を伴うデータ処理装置及びデータ生成方法に関する。

昨今、音声及び動画をデジタルデータとして送信する地上デジタルテレビ放送が世界各地に普及している。地上デジタルテレビにおける送信規格は多数存在しており、ヨーロッパ等では主にＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格が採用されている。ＤＶＢ−Ｔ規格においては、デジタル化された音声及び動画のデータは、ＯＦＤＭ（Orthogonal Frequency-Division Multiplexing）技術を用いて送信されている。また、次世代（第２世代）の地上デジタルテレビ放送に向けて、ＤＶＢ−Ｔをさらに発展させたＤＶＢ−Ｔ２の検討が開始されている。以下に、図４を用いて、ＤＶＢ−Ｔ２規格に基づいたデジタルテレビ変調器における構成例について説明する。

はじめに、デジタルテレビ変調器は、ＢＣＨＥｎｃｏｄｅｒ１０１及びＬＤＰＣＥｎｃｏｄｅｒ１０２において、送信するＴＳ（Transport Stream）データに対してＢＣＨ（Bose Chaudhuri Hocquenghem）符号化及びＬＤＰＣ（Low Density Parity Check codes）符号化を実行し、送信フレームを生成する。次に、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１０３は、生成された送信フレームを、ＱＡＭ変調を行うサイズに分割し、分割データを生成する。ＱＡＭ変調は、１６ＱＡＭ、６４ＱＡＭ、２５６ＱＡＭ等を用いることができる。たとえば、１６ＱＡＭによるＱＡＭ変調を行う場合、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１０３は、４ビットの分割データを生成する。

次に、ＱＡＭＭａｐｐｅｒ１０４は、分割データを、同相成分及び直交成分により構成される複素平面上の各シンボルにマッピングする。たとえば、６４ＱＡＭ変調を実施する場合は、複素平面上に示される６４シンボルのいずれかに分割データをマッピングする。

次に、ＱＡＭＲｏｔａｔｉｏｎ１０５は、送信シンボルがマッピングされた各シンボルを、あらかじめ定められた角度に基づいて、複素平面上の原点を中心に回転させる。回転させた状態を、図５を用いて説明する。図５は、６４ＱＡＭ変調を実施してマッピングされた送信シンボルデータを、複素平面の原点を中心に、８．６度右まわりに回転させた様子を示している。横軸は同相成分を示し、縦軸は直交成分を示す。回転後に複素平面上に位置する送信シンボルデータは、回転角度等により異なるが、６ビットより大きいビットサイズを用いて示される。回転後に複素平面上に位置する送信シンボルデータは、６４ＱＡＭ変調において示されるシンボルとは異なる位置に配置されることとなるため、６ビットではその位置を示すことができないためである。

次に、ＱＡＭＲｏｔａｔｉｏｎ１０５により得られた送信シンボルデータを、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ１０６及びＴｉｍe Ｉｎｔｅｒｌｅａｖｅｒ１０７を用いてインターリーブ処理を実施する。

また、特許文献１には、再送時において、複素平面上にマッピングするデータを、初回データ送信時と異なる位置に配置する技術が開示されている。

特開２００５−１０９９７２号公報

しかし、上述したデジタルテレビ変調器は、送信データを、ＱＡＭＭａｐｐｅｒ１０４及びＱＡＭＲｏｔａｔｉｏｎ１０５における処理を実行し、送信シンボルを生成した後、当該送信シンボルを用いてインターリーブ処理を実行する。このため、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１０３において生成した分割データより大きいビットサイズを有するデータを用いてインターリーブ処理等の信号処理を実行する必要がある。例えば、ＱＡＭマッピングの設定が６４ＱＡＭである場合、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１０３からは、６ｂｉｔの分割データが出力される。Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１０３から出力された６ｂｉｔの分割データを、ＱＡＭＲｏｔａｔｉｏｎ１０５の処理後に、１６ｂｉｔの送信シンボルデータとして出力する場合、インターリーバは、１６ｂｉｔのデータ幅を有するメモリを必要とする。また、ＱＡＭＲｏｔａｔｉｏｎ１０５の処理後の送信シンボルデータがさらに大きなビットサイズを有する場合、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ１０６及びＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ１０７は、さらにメモリサイズを拡大したメモリを必要とする。このように、ビットサイズの大きなデータについてインターリーブ等の信号処理を行う必要が生じるため、処理負担が増大するという問題が生じていた。

本願発明は、このような問題点を解決するためになされたものであり、インターリーブ処理を含む信号処理実行時の処理負担を低減させることができるデータ処理装置及びデータ生成方法を提供することを目的とする。

本発明の第１の態様にかかるデータ処理装置は、送信データを、同相成分及び直交成分を有する複素平面上の各シンボルにマッピングして送信シンボルデータを生成するデータ処理装置であって、前記送信データを、前記複素平面上の各シンボルを示すために用いられるビット数のデータに分割する分割部と、前記分割部により分割された送信データを用いて、インターリーブ処理を含む信号処理を行う信号処理部と、前記信号処理されたデータを前記複素平面上の各シンボルにマッピングし、当該マッピングされたデータを複素平面上の原点を中心に回転させることにより、当該回転後の位置において定められる送信シンボルデータを生成するデータ生成部と、を備えるものである。

本発明の第２の態様にかかるデータ生成方法は、送信データを、同相成分及び直交成分を有する複素平面上の各シンボルにマッピングして送信シンボルデータを生成するデータ生成方法であって、前記送信データを、前記複素平面上の各シンボルを示すために用いられるビット数のデータに分割するステップと、前記分割された送信データを用いて、インターリーブ処理を含む信号処理を行うステップと、前記信号処理されたデータを前記複素平面上の各シンボルにマッピングするステップと、前記各シンボルにマッピングされたデータを複素平面上の原点を中心に回転させることにより、当該回転後の位置において定められる送信シンボルデータを生成するステップと、を備えるものである。

本発明により、インターリーブ処理を含む信号処理実行時の処理負担を低減させることができるデータ処理装置及びデータ生成方法を提供することができる。

実施の形態１にかかるデータ処理装置の構成図である。実施の形態１にかかるデータ処理装置の構成図である。実施の形態１にかかるデータ生成にかかるフローチャートである。デジタルテレビ変調器の構成図である。ＱＡＭＲｏｔａｔｉｏｎ実施後の状態を示す図である。

（実施の形態１）
以下、図面を参照して本発明の実施の形態について説明する。図１を用いて本発明の実施の形態１にかかるデータ処理装置の構成例について説明する。データ処理装置は、分割部１０と、信号処理部２０と、データ生成部３０と、を備えている。

データ処理装置は、送信データを、同相成分及び直交成分を有する複素平面上の各シンボルにマッピングして送信シンボルデータを生成する装置である。送信データとは、例えば、音声データ、動画データ等をトランスポートストリーム（ＴＳ）により多重されたデータである。

分割部１０は、複素平面上の各シンボルを示すために用いられるビット数のデータに送信データを分割する。例えば、６４ＱＡＭ変調を用いて複素平面上にシンボルデータをマッピングする場合、各シンボルは６ビットデータとして示される。そのため、分割部１０は、取得した送信データを、６ビットデータに分割して、分割データを生成する。分割部１０は、生成した分割データを、信号処理部２０へ出力する。

信号処理部２０は、分割部１０から出力された分割データを用いて、インターリーバ２０＿１を用いてインターリーブ処理を実行する。また、信号処理部２０は、分割データを用いてフレーム生成処理等を実行してもよい。また、インターリーブ処理を実行するインターリーバ２０＿１は、分割部１０から出力されるデータのビット幅を有するメモリを備えている。信号処理部２０は、インターリーブ処理、フレーム生成処理等の信号処理が実行された分割データを、データ生成部３０へ出力する。

データ生成部３０は、信号処理部２０から出力された分割データを、複素平面上のいずれかのシンボルにマッピングする。例えば、６４ＱＡＭ変調を実施する場合、複素平面上には６ビットデータとして示される６４個のシンボルが存在する。信号処理部２０から出力された分割データは、この６４個のシンボルのいずれかにマッピングされる。

さらに、上述したシンボルにマッピングされた分割データは、複素平面上の原点を中心に回転され、回転後の複素平面上の位置により決定される送信シンボルデータが生成される。たとえば、回転後の複素平面上の位置が１６ビットデータとして示される場合、送信シンボルデータは１６ビットデータとなる。

以上説明したように、図１におけるデータ処理装置を用いることにより、分割部１０により分割されたデータを用いて、信号処理を実行することができる。分割データは、データ生成部３０により生成された送信シンボルデータよりもビットサイズが小さいため、送信シンボルデータを用いて信号処理を実行する場合よりも、信号処理部２０の処理負担が軽減される。また、信号処理部２０が有するインターリーバ等の回路は、分割データが示されるビット幅のメモリを保持すればよい。そのため、データ生成部３０により生成された送信シンボルデータを用いて信号処理を実行する場合よりも、メモリリソースを低減することができる。

続いて、図２を用いて本発明の実施の形態１にかかるデータ処理装置の詳細な構成例について説明する。

データ処理装置の分割部１０は、ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ１１と、ＢＣＨＥｎｃｏｄｅｒ１２と、ＬＤＰＣＥｎｃｏｄｅｒ１３と、ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４と、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５と、を備えている。また、データ処理装置の信号処理部２０は、ＡｘｉｓＤｅｌａｙ２１と、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２と、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２と、ＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿１及び２４＿２と、ＦｒａｍｅＭａｐｐｅｒ２５＿１及び２５＿２と、ＦｒｅｑｕｅｎｃｙＩｎｔｅｒｌｅａｖｅｒ２６＿１及び２６＿２と、ＣｅｌｌＭｕｌｔｉｐｌｅｘｅｒ２７＿１及び２７＿２と、を備えている。また、データ処理装置のデータ生成部３０は、ＱＡＭＭａｐｐｅｒ３１＿１及び３１＿２と、ＱＡＭＲｏｔａｔｉｏｎ３２＿１及び３２＿２と、を備えている。さらに、データ処理装置は、Ｓｅｌｅｃｔｏｒ４１と、ＩＦＦＴ部４２と、ＰＡＰＲＲｅｄｕｃｔｉｏｎ４３と、ＧＩＩｎｓｅｒｔｉｏｎ４４と、ＰＩＩｎｓｅｒｔｉｏｎ４５と、を備えている。上記各構成要素は、１つのマイクロプロセッサ又はデジタルシグナルプロセッサ等のプロセッサに搭載されてもよく、もしくは、複数のマイクロプロセッサ又はデジタルシグナルプロセッサ等のプロセッサに搭載されてもよい。

ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ１１は、送信するデータを用いてベースバンドフレームを生成する。ベースバンドフレームは、ヘッダ部とデータ部とから構成される。ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ１１は、送信するデータをデータ部に格納する。また、ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ１１は、ヘッダ部に、データ部が開始されるビット位置を示す情報及びＣＲＣエラー検出を行うエラー検出ビット等を格納する。ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ１１は、生成したベースバンドフレームをＢＣＨＥｎｃｏｄｅｒ１２へ出力する。

ＢＣＨＥｎｃｏｄｅｒ１２は、ベースバンドフレームに対して誤り訂正に用いられるＢＣＨ符号を付加する。具体的には、ＢＣＨＥｎｃｏｄｅｒ１２は、ＢＣＨ符号化に用いるパリティビットをベースバンドフレームに付加する。ＢＣＨＥｎｃｏｄｅｒ１２は、ＢＣＨ符号を付加したベースバンドフレームを、ＬＤＰＣＥｎｃｏｄｅｒ１３へ出力する。

ＬＤＰＣＥｎｃｏｄｅｒ１３は、ＢＣＨ符号が付加されたベースバンドフレームに対して、さらに、誤り訂正に用いられるＬＤＰＣ符号を付加する。具体的には、ＬＤＰＣＥｎｃｏｄｅｒ１３は、ＬＤＰＣ符号化に用いるパリティビットをベースバンドフレームに付加する。ＬＤＰＣＥｎｃｏｄｅｒ１３は、パリティビットが付加されたベースバンドフレームをＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４へ出力する。以下、ＢＣＨ符号及びＬＤＰＣ符号が付加されたベースバンドフレームを、ＦＥＣ（Forward Error Collection）フレームとする。

ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４は、ＬＤＰＣＥｎｃｏｄｅｒ１３から取得したＦＥＣフレームを、ビット毎にデータを並び替えて、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５へ出力する。データの並び替え方法について、例えば、ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４が、カラム方向とロウ方向とにデータを記憶するメモリを有している場合について説明する。ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４は、ロウ方向にＦＥＣフレームのデータを書き込み、カラム方向に従って、書込まれたデータを読み出す。ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４は、このようにしてビット毎にデータの並び替えを実行する。ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４は、ビット毎にデータの並び替えを実行したフレームを、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５へ出力する。上述したデータの並び替え方法（インターリーブ）は、一例であり、ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４が実行するデータの並び替え方法は、これに限定されるものではない。

Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５は、ＢｉｔＩｎｔｅｒｌｅａｖｅｒ１４から取得したＦＥＣフレームを、複数のデータに分割し、分割データを生成する。例えば、データ生成部３０において２５６ＱＡＭにより変調データを生成する場合、ＦＥＣフレームを分割して８ビットの分割データを生成する。Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５は、分割データを、ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２へ出力する。

ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２は、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５から出力されたデータを、１符号化ブロック分保持する。１符号化ブロックは、例えば１ＦＥＣフレームのデータの集合でもよく、複数のＦＥＣフレームのデータの集合でもよく、１ＦＥＣフレームよりも少ないデータの集合でもよい。１符号化ブロック内には、Ｎ個の分割データを有している。例えば、データ生成部３０において２５６ＱＡＭにより変調データを生成する場合、１符号化ブロックは、８ビットの分割データを１ＦＥＣフレーム分含んでいる。もしくは、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５から出力されたデータのうち同相成分を示す４ビットをＡｘｉｓＤｅｌａｙ２１が取得し、直行成分を示す４ビットを１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２が取得してもよい。

ＡｘｉｓＤｅｌａｙ２１は、１符号化ブロック内の分割データを、１つづらしてＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１へ出力し、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２は、保持した１符号化ブロックをそのままＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿２へ出力する。つまり、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５から出力された分割データに、取得した順番に識別番号１〜Ｎを付した場合、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２は、１〜Ｎの順番により分割データをＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿２へ出力する。これに対して、ＡｘｉｓＤｅｌａｙ２１は、２〜Ｎの順番により分割データをＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１へ出力し、最後に識別番号１が付された分割データをＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１へ出力する。ここで、ＡｘｉｓＤｅｌａｙ２１に入力された信号ｆｑと、出力する信号ｇｑは、式（１）により示すことができる。

ｇ_ｑ＝ｆ_ｑ−１（ｇ_０＝ｆ_Ｎ−１、ｑ＝１、２、３・・・Ｎ−１）・・・（１）

ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２は、ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２から、１符号化ブロック分の分割データを取得する。例えば、２５６ＱＡＭ変調が行われる場合、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２は、ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２からそれぞれ、８ビットの分割データをＮ個取得する。また、この場合、インターリーバは、８ビット幅分のメモリリソースを有するメモリに分割データを保持する。ここで、本図においては、ＡｘｉｓＤｅｌａｙ２１から取得する分割データと、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２から取得する分割データとを異なるＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２において取得しているが、ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２から同一のＣｅｌｌＩｎｔｅｒｌｅａｖｅｒを用いて分割データを取得してもよい。同一のＣｅｌｌＩｎｔｅｒｌｅａｖｅｒを設ける場合は、本図におけるＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３のメモリサイズの２倍のメモリサイズを有するＣｅｌｌＩｎｔｅｒｌｅａｖｅｒを設ける。

ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２は、上述したように、例えば２５６ＱＡＭ変調が行われる場合は、１符号化ブロック分のデータである８ビットの分割データＮ個を、メモリに保持する。ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２は、メモリに保持された１符号化ブロックの分割データの順番を入れ替えることによりインターリーブを実行する。ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２は、インターリーブを実行した分割データをＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿１及び２４＿２へ出力する。

ＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿１及び２４＿２は、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２と同様のサイズのメモリを有する。ＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿１及び２４＿２は、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２から出力された分割データであって、到着順に並んでいる分割データの順番を入れ替えて、同一のＴＩ−ｂｌｏｃｋｓ（Time Interleaving blocks）へ格納する。もしくは、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１及び２３＿２から出力された分割データを、異なるＴＩ−ｂｌｏｃｋｓへ格納してもよい。ＴＩ−ｂｌｏｃｋｓに格納された分割データは、ＦｒａｍｅＭａｐｐｅｒ２５＿１及び２５＿２へ出力される。

ＦｒａｍｅＭａｐｐｅｒ２５＿１及び２５＿２は、ＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿１及び２４＿２から取得した分割データを、物理フレームに格納する。物理フレームへの格納は、ＴＩ−ｂｌｏｃｋｓ毎に割り当てられる物理フレームへ格納してもよく、ＴＩ−ｂｌｏｃｋｓに格納されている複数の分割データを、複数の物理フレームへ分割して格納してもよい。ＦｒａｍｅＭａｐｐｅｒ２５＿１及び２５＿２は、生成した物理フレームを、ＦｒｅｑｕｅｎｃｙＩｎｔｅｒｌｅａｖｅｒ２６＿１及び２６＿２へ出力する。

ＦｒｅｑｕｅｎｃｙＩｎｔｅｒｌｅａｖｅｒ２６＿１及び２６＿２は、取得した物理フレームに基づいて、ＯＦＤＭセルを生成する際に実行される処理であり、周波数軸上で重なり合う搬送波に対して、ＦｒａｍｅＭａｐｐｅｒ２５＿１及び２５＿２から取得した物理フレームを、それぞれ割り当てる。ＣｅｌｌＭｕｌｔｉｐｌｅｘｅｒ２７＿１及び２７＿２は、生成されたＯＦＤＭセルに対して、セルの参照情報を示すパイロットセルを挿入する。

ＱＡＭＭａｐｐｅｒ３１＿１及び３１＿２は、ＣｅｌｌＭｕｌｔｉｐｌｅｘｅｒ２７＿１及び２７＿２から取得したＯＦＤＭセルのデータを、あらかじめ定められた変調方式に基づいて、同相成分及び直交成分から構成される複素平面上にマッピングする。たとえば、ＱＡＭＭａｐｐｅｒ３１＿１及び３１＿２は、６４ＱＡＭ変調を行う場合には、複素平面上にそれぞれ６ビットで示されるシンボルにマッピングを行う。２５６ＱＡＭ変調を行う場合には、複素平面上にそれぞれ８ビットで示されるシンボルにマッピングを行う。

ＱＡＭＲｏｔａｔｉｏｎ３２＿１及び３２＿２は、各シンボルにマッピングされたデータを、変調方式に応じて決定される回転角度分回転させる。たとえば、６４ＱＡＭ変調を行った場合は、８．６度回転させ、１６ＱＡＭ変調を行った場合は、１６．８度回転させるとしてもよい。各シンボルにマッピングされたデータを回転した後、当該データは、６４ＱＡＭ変調もしくは２５６ＱＡＭ変調において、あらかじめ定められているシンボル位置とは異なる位置に配置される。そのため、当該位置は、６ビットもしくは８ビットより大きいビット数を用いて示される。

Ｓｅｌｅｃｔｏｒ４１は、ＡｘｉｓＤｅｌａｙ２１から出力されたデータ及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２から出力されたデータそれぞれに対して、ＱＡＭＲｏｔａｔｉｏｎ３２＿１及び３２＿２までの処理が完了したデータを取得して、ＩＦＦＴ部４２へ出力する。この時、Ｓｅｌｅｃｔｏｒ４１は、ＡｘｉｓＤｅｌａｙ２１から出力されたデータから同相成分データを抽出し、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２から出力されたデータから直交成分データを抽出し、抽出した同相成分データ及び直交成分データに基づいて、送信シンボルデータを生成してＩＦＦＴ部４２へ出力してもよい。もしくは、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５から同相成分をＡｘｉｓＤｅｌａｙ２１へ出力し、直交成分を１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２へ出力している場合、Ｓｅｌｅｃｔｏｒ４１は、ＱＡＭＲｏｔａｔｉｏｎ３２＿１及び３２＿２から出力されるデータを組み合わせて、送信シンボルデータを生成してもよい。もしくは、ＱＡＭＲｏｔａｔｉｏｎ３２＿１又は３２＿２いずれかから取得するデータを、送信シンボルデータとしてＩＦＦＴ部４２へ出力してもよい。

ＩＦＦＴ部４２は、Ｓｅｌｅｃｔｏｒ４１から取得した送信シンボルデータに対して、逆フーリエ変換を実行する。ＰＡＰＲＲｅｄｕｃｔｉｏｎ４３は、ＩＦＦＴ部４２から取得したデータに対して、ＡｃｔｉｖｅＣｏｎｓｔｅｌｌａｔｉｏｎＥｘｔｅｎｓｉｏｎ等のＰＡＰＲ（Peak to Average Power Ratio）抑圧法を用いて、ＰＡＰＲの抑圧処理を行う。ＧＩＩｎｓｅｒｔｉｏｎ４４は、ＰＡＰＲＲｅｄｕｃｔｉｏｎ４３の処理後に、ＯＦＤＭフレームにガードインターバルを挿入し、さらにＰＩＩｎｓｅｒｔｉｏｎ４５において、フレームの先頭位置を示すＰｒｅａｍｂｌｅＳｙｍｂｏｌを挿入する。

続いて、図３を用いて本発明の実施の形態１にかかる送信シンボル生成に係る処理の流れについて説明する。

はじめに、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５は、送信データに基づいて生成されたＦＥＣフレームについてデータ分割を行う（Ｓ１０）。Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５により分割された後のデータサイズは、変調方式に基づいて定められる。たとえば、分割データについて、６４ＱＡＭ変調を実施する場合、各シンボルは６ビットにより示されるため、分割データも６ビットのデータサイズを有する。

次に、分割データは、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２へ出力され、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２においては、分割データを取得した順に信号処理を実施する（Ｓ１１）。ステップＳ１１における信号処理とは、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿２及びＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ２４＿２によるインターリーブ処理、ＦｒａｍｅＭａｐｐｅｒ２５＿２によるフレーム生成処理等を含む。次に、ＱＡＭＭａｐｐｅｒ３１＿１は、信号処理が実行された分割データを、複素平面上の各シンボルのいずれかにマッピングする（Ｓ１２）。複素平面上のシンボルの数は、適用する変調方法に応じて定まる。例えば、６４ＱＡＭ変調を実施する場合、シンボル数は６ビットで示され、６４個存在する。次に、ＱＡＭＲｏｔａｔｉｏｎ３２＿２は、複素平面上のシンボルにマッピングされた分割データを複素平面における原点を中心に回転し、回転後の位置に基づいて送信シンボルデータを生成する（Ｓ１３）。

また、ステップＳ１０において分割された送信データは、１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２へ出力されるとともに、ＡｘｉｓＤｅｌａｙ２１へも出力される。ＡｘｉｓＤｅｌａｙ２１へ出力された分割データは、取得した順番から１つづらしてＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１へ出力される（Ｓ２１）。ステップＳ２２〜Ｓ２４の処理は、ステップＳ１１〜Ｓ１３の処理と同様であるため、説明を省略する。

次に、Ｓｅｌｅｃｔｏｒ４１は、ＱＡＭＲｏｔａｔｉｏｎ３２＿１及び３２＿２から出力された送信シンボルデータを用いて、新たに送信シンボルデータを生成する（Ｓ２５）。例えば、ＱＡＭＲｏｔａｔｉｏｎ３２＿１から出力された送信シンボルデータに基づいて同相成分を抽出し、ＱＡＭＲｏｔａｔｉｏｎ３２＿２から出力された送信シンボルデータに基づいて直交成分を抽出し、それらを結合して新たな送信シンボルデータを生成する。

以上説明したように、本発明の実施の形態１にかかるデータ処理装置を用いることにより、送信シンボルデータを用いて信号処理を行う場合と比較して、処理負担の軽減及びインターリーバ等のメモリを多く必要とする信号処理部のリソース低減を実現することができる。さらに、送信シンボルデータを用いて信号処理を行う場合の送信シンボルのビット数と、本発明により得られる送信シンボルのビット数を同じ値にすることができるため、信号処理における処理負担を軽減させるとともに、得られる送信シンボルの精度を維持することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態においては、Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ１５から出力される分割データを、ＡｘｉｓＤｅｌａｙ２１及び１ＦＥＣＢｌｏｃｋＤｅｌａｙ２２へ出力し、冗長性を考慮した構成例について説明しているが、ＡｘｉｓＤｅｌａｙ２１における処理を行わないことも可能である。この場合は、ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ２３＿１〜ＱＡＭＲｏｔａｔｉｏｎ３２＿１までの処理が不要となるため、さらなるリソースの低減を実現することができる。

１０分割部
１１ＩｎｐｕｔＰｒｏｃｅｓｓｉｎｇ
１２ＢＣＨＥｎｃｏｄｅｒ
１３ＬＤＰＣＥｎｃｏｄｅｒ
１４ＢｉｔＩｎｔｅｒｌｅａｖｅｒ
１５Ｂｉｔ−ｔｏ−ＣｅｌｌＤｅｍｕｘ
２０信号処理部
２０＿１インターリーバ
２１ＡｘｉｓＤｅｌａｙ
２２１ＦＥＣＢｌｏｃｋＤｅｌａｙ
２３＿１、２３＿２ＣｅｌｌＩｎｔｅｒｌｅａｖｅｒ
２４＿１、２４＿２ＴｉｍｅＩｎｔｅｒｌｅａｖｅｒ
２５＿１、２５＿２ＦｒａｍｅＭａｐｐｅｒ
２６＿１、２６＿２ＦｒｅｑｕｅｎｃｙＩｎｔｅｒｌｅａｖｅｒ
２７＿１、２７＿２ＣｅｌｌＭｕｌｔｉｐｌｅｘｅｒ
３０データ生成部
３１＿１、３１＿２ＱＡＭＭａｐｐｅｒ
３２＿１、３２＿２ＱＡＭＲｏｔａｔｉｏｎ
４１Ｓｅｌｅｃｔｏｒ
４２ＩＦＦＴ部
４３ＰＡＰＲＲｅｄｕｃｔｉｏｎ
４４ＧＩＩｎｓｅｒｔｉｏｎ
４５ＰＩＩｎｓｅｒｔｉｏｎ

Claims

送信データを、同相成分及び直交成分を有する複素平面上の各シンボルにマッピングして送信シンボルデータを生成するデータ処理装置であって、
前記送信データを、前記複素平面上の各シンボルを示すために用いられるビット数のデータに分割する分割部と、
前記分割部により分割された送信データをメモリに保持し、当該メモリに保持された送信データに対して、インターリーブ処理を含む信号処理を行う信号処理部と、
前記信号処理されたデータを前記複素平面上の各シンボルにマッピングし、当該マッピングされたデータを複素平面上の原点を中心に回転させることにより、当該回転後の位置において定められる送信シンボルデータを生成するデータ生成部と、を備え、
前記信号処理部は、
前記分割部により分割された複数のデータを、前記分割部から出力された順番に保持する第１のデータ保持部と、
前記第１のデータ保持部とは異なる順番により前記分割部から出力された複数のデータを保持する第２のデータ保持部とを有し、
前記信号処理部は、前記第１及び第２のデータ保持部が有するデータに対して、それぞれ信号処理を行う、
データ処理装置。
前記データ生成部は、
前記第１のデータ保持部が有するデータに対して信号処理されたデータに基づいて生成された第１の送信シンボルデータと、前記第２のデータ保持部が有するデータに対して信号処理されたデータに基づいて生成された第２の送信シンボルデータとに基づいて、第３の送信シンボルデータを生成する、請求項１記載のデータ処理装置。
送信データを、同相成分及び直交成分を有する複素平面上の各シンボルにマッピングして送信シンボルデータを生成するデータ生成方法であって、
前記送信データを、前記複素平面上の各シンボルを示すために用いられるビット数のデータに分割するステップと、
前記分割された送信データをメモリに保持し、当該メモリに保持された送信データに対して、インターリーブ処理を含む信号処理を行うステップと、
前記信号処理されたデータを前記複素平面上の各シンボルにマッピングするステップと、
前記各シンボルにマッピングされたデータを複素平面上の原点を中心に回転させることにより、当該回転後の位置において定められる送信シンボルデータを生成するステップと、を備え、
前記信号処理を行うステップは、
前記分割されたデータが出力された順番に当該分割されたデータを第１のデータ保持部に保持するとともに、前記分割されたデータが出力された順番とは異なる順番に当該分割されたデータを第２のデータ保持部に保持するステップと、
前記第１及び第２のデータ保持部に保持されたデータそれぞれに対して、信号処理を行うステップと、を備える、
データ生成方法。
前記送信シンボルデータを生成するステップは、
前記第１のデータ保持部に保持されたデータに対して信号処理されたデータに基づいて生成された第１の送信シンボルデータと、前記第２のデータ保持部に保持されたデータに対して信号処理されたデータに基づいて生成された第２の送信シンボルデータとに基づいて、第３の送信シンボルデータを生成するステップを有する請求項３記載のデータ生成方法。