JP5491258B2 - Method for forming oxide semiconductor - Google Patents

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Description

本発明は、酸化物半導体の成膜方法に関する。   The present invention relates to a method for forming an oxide semiconductor.

電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
また、近年における表示装置のめざましい発展に伴い、液晶表示装置(LCD)のみならず、エレクトロルミネッセンス表示装置(EL)や、フィールドエミッションディスプレイ(FED)等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、薄膜トランジスタ(TFT)が多用されている。
Field effect transistors are widely used as unit electronic elements, high frequency signal amplifying elements, liquid crystal driving elements and the like of semiconductor memory integrated circuits, and are the most widely used electronic devices at present.
With the remarkable development of display devices in recent years, not only a liquid crystal display device (LCD) but also various display devices such as an electroluminescence display device (EL) and a field emission display (FED) have a driving voltage applied to the display element. Thin film transistors (TFTs) are frequently used as switching elements for applying a voltage to drive a display device.

シリコン系半導体薄膜よりも安定性が優れるとして、金属酸化物からなる透明半導体薄膜、特に、酸化亜鉛結晶からなる透明半導体薄膜が注目されている。
例えば、特許文献1及び特許文献2は、酸化亜鉛を高温で結晶化し、薄膜トランジスタを構成する方法を開示する。また、特許文献3では、キャリア密度を積極的に低濃度に制御するために正2価元素をドーパントとして利用する試みがなされ、これによって得られた半導体膜を薄膜トランジスタに応用した例が報告されている(特許文献4)。さらに、薄膜トランジスタを得る工程で、非晶質酸化物膜をパターニングした後に、結晶化を行い、高移動度を実現した例が報告されている(特許文献5)。
A transparent semiconductor thin film made of a metal oxide, in particular, a transparent semiconductor thin film made of a zinc oxide crystal has attracted attention as being more stable than a silicon-based semiconductor thin film.
For example, Patent Document 1 and Patent Document 2 disclose a method of forming a thin film transistor by crystallizing zinc oxide at a high temperature. In Patent Document 3, an attempt is made to use a positive divalent element as a dopant in order to positively control the carrier density to a low concentration, and an example in which the obtained semiconductor film is applied to a thin film transistor is reported. (Patent Document 4). Furthermore, an example has been reported in which, in the step of obtaining a thin film transistor, crystallization is performed after patterning an amorphous oxide film to realize high mobility (Patent Document 5).

系内の水分圧を10−3Pa以下とすることで、高移動度酸化物半導体を得る技術(特許文献6)が開示されている。 A technique (Patent Document 6) for obtaining a high mobility oxide semiconductor by setting the water pressure in the system to 10 −3 Pa or less is disclosed.

しかしながら、特許文献1及び2で用いられる酸化亜鉛半導体は、化学的安定性に乏しいという難点がある。
また、特許文献3及び4の酸化物半導体は、酸化インジウムを主成分とした酸化物半導体であり、化学的安定性に優れるが、キャリア濃度のバラツキが大きく、信頼性の高いトランジスタを得ることが困難であった。
However, the zinc oxide semiconductor used in Patent Documents 1 and 2 has a drawback of poor chemical stability.
In addition, the oxide semiconductors in Patent Documents 3 and 4 are oxide semiconductors containing indium oxide as a main component, and are excellent in chemical stability. However, the variation in carrier concentration is large, and a highly reliable transistor can be obtained. It was difficult.

特許文献5では、非晶質の状態でパターニングを行い、結晶化を行うことで、信頼性の高いトランジスタを得ている。そして、非晶質の酸化物膜を得るために、水や水素を導入する報告がなされている。しかしながら、特許文献5では、スパッタ圧力が決められていないため、水や水素の分圧が一意に定まらず、安定した非晶質構造の酸化物膜を得ることが困難であった。
特許文献6では、高移動度の結晶性酸化物トランジスタを得るために、水分圧について言及しているが、これはRFスパッタの場合であり、DCスパッタ、あるいは周波数10MHz以下のACスパッタの場合には、必ずしも好適な条件ではなかった。
In Patent Document 5, a highly reliable transistor is obtained by performing patterning in an amorphous state and performing crystallization. And in order to obtain an amorphous oxide film, there have been reports of introducing water and hydrogen. However, in Patent Document 5, since the sputtering pressure is not determined, the partial pressure of water or hydrogen is not uniquely determined, and it is difficult to obtain an oxide film having a stable amorphous structure.
Patent Document 6 refers to moisture pressure in order to obtain a high mobility crystalline oxide transistor, but this is the case of RF sputtering, in the case of DC sputtering, or AC sputtering with a frequency of 10 MHz or less. Were not necessarily suitable conditions.

特開2003−86808号公報JP 2003-86808 A 特開2004−273614号公報JP 2004-273614 A 特開平7−235219号公報JP 7-235219 A WO2007/058248WO2007 / 058248 WO2008/096768WO2008 / 096768 特開2008−311342号公報JP 2008-311342 A

本発明の目的は、トランジスタ特性が大幅に改善した酸化物半導体の製造方法を提供することである。   An object of the present invention is to provide a method for manufacturing an oxide semiconductor with significantly improved transistor characteristics.

発明者らは鋭意研究した結果、DCスパッタリング時の水分の制御を適切に行うことで、結晶化して用いる酸化物半導体のトランジスタ特性が大幅に改善できることを見出した。   As a result of intensive studies, the inventors have found that transistor characteristics of an oxide semiconductor used by crystallization can be significantly improved by appropriately controlling moisture during DC sputtering.

本発明によれば、以下の酸化物半導体の製造方法が提供される。
1.系内の水分圧3×10−4〜5×10−2Paで、スパッタリングターゲットをDCスパッタリングして成膜体を成膜し、前記成膜体を結晶化する酸化物半導体の成膜方法。
2.系内の水分圧3×10−4〜5×10−2Paで、スパッタリングターゲットを周波数10MHz以下の高周波スパッタリングで成膜体を成膜し、前記成膜体を結晶化する酸化物半導体の成膜方法。
3.前記結晶化をアニーリングにより行なう1又は2に記載の酸化物半導体の成膜方法。
4.前記酸化物半導体が、Inからなる、又はIn及びインジウム元素以外の正3価以下の原子価を有する添加元素1種以上の酸化物からなり、インジウム元素及び前記添加元素の原子比(全添加元素)/(In+全添加元素)が0.0001以上0.2以下である1〜3のいずれかに記載の酸化物半導体の成膜方法。
5.前記正3価以下の原子価を有する添加元素が、Mg,Al,Ca,Fe,Co,Ni,Cu,Zn,Ga,Sr,Ba及び希土類元素から選ばれる1種以上である4に記載の酸化物半導体の成膜方法。
According to the present invention, the following oxide semiconductor manufacturing method is provided.
1. An oxide semiconductor film forming method in which a film formation body is formed by DC sputtering of a sputtering target at a water pressure of 3 × 10 −4 to 5 × 10 −2 Pa in the system, and the film formation body is crystallized.
2. Formation of a film-forming body by high-frequency sputtering with a water pressure of 3 × 10 −4 to 5 × 10 −2 Pa in the system and a frequency of 10 MHz or less of the sputtering target, and formation of an oxide semiconductor that crystallizes the film-forming body. Membrane method.
3. 3. The oxide semiconductor film forming method according to 1 or 2, wherein the crystallization is performed by annealing.
4). The oxide semiconductor is made of In 2 O 3 or an oxide of one or more additional elements having a positive trivalent or lower valence other than In 2 O 3 and indium, 4. The oxide semiconductor film forming method according to any one of 1 to 3, wherein the atomic ratio (total added elements) / (In + total added elements) is 0.0001 or more and 0.2 or less.
5. 5. The additive element having a valence of 3 or less is one or more selected from Mg, Al, Ca, Fe, Co, Ni, Cu, Zn, Ga, Sr, Ba and rare earth elements. A method for forming an oxide semiconductor.

本発明によれば、トランジスタ特性が大幅に改善した酸化物半導体の製造方法が提供できる。   According to the present invention, a method for manufacturing an oxide semiconductor with greatly improved transistor characteristics can be provided.

本発明の酸化物半導体を備えてなる薄膜トランジスタの一実施形態に係る概略断面図である。It is a schematic sectional drawing which concerns on one Embodiment of the thin-film transistor provided with the oxide semiconductor of this invention. 本発明の酸化物半導体を備えてなる薄膜トランジスタの他の実施形態に係る概略断面図である。It is a schematic sectional drawing which concerns on other embodiment of the thin-film transistor provided with the oxide semiconductor of this invention. 薄膜トランジスタのゲート電圧とドレイン電流の関係を示す図である。It is a figure which shows the relationship between the gate voltage and drain current of a thin-film transistor. スパッタリング時の水分圧と薄膜トランジスタのS値の関係を示す図である。It is a figure which shows the relationship between the water pressure at the time of sputtering, and the S value of a thin-film transistor.

本発明の酸化物半導体の成膜方法では、系内の水分圧3×10−4〜5×10−2Paで、スパッタリングターゲットをDCスパッタリングして成膜体を成膜し、当該成膜体を結晶化して酸化物半導体を形成する。
また、本発明の酸化物半導体の成膜方法では、系内の水分圧3×10−4〜5×10−2Paで、スパッタリングターゲットを周波数10MHz以下の高周波スパッタリングで成膜体を成膜し、当該成膜体を結晶化する。
In the oxide semiconductor film formation method of the present invention, a film formation body is formed by DC sputtering of a sputtering target at a moisture pressure in the system of 3 × 10 −4 to 5 × 10 −2 Pa. Is crystallized to form an oxide semiconductor.
Further, in the oxide semiconductor film forming method of the present invention, the film formation body is formed by high-frequency sputtering with a water pressure of 3 × 10 −4 to 5 × 10 −2 Pa in the system and a sputtering target having a frequency of 10 MHz or less. Then, the film-forming body is crystallized.

本発明の成膜方法では、スパッタリング時の系内の水分圧を3×10−4〜5×10−2Paとし、好ましくは1×10−3〜1×10−2Paとする。系内の水分圧を当該範囲にすることで、結晶化処理において、キャリア濃度を効果的に減少させることができる。
系内の水分圧が3×10−4Pa未満の場合、薄膜内に取り込まれる水の量が少ないため、成膜直後に構造を有することでその後の結晶化過程が阻害され、効率的にキャリア濃度が減らせないおそれがある。一方、5×10−2Pa超の場合、緻密性や密着性に劣るため、移動度が小さくなるおそれがある。
In the film forming method of the present invention, the water pressure in the system during sputtering is set to 3 × 10 −4 to 5 × 10 −2 Pa, preferably 1 × 10 −3 to 1 × 10 −2 Pa. By setting the water pressure in the system within this range, the carrier concentration can be effectively reduced in the crystallization treatment.
When the water pressure in the system is less than 3 × 10 −4 Pa, since the amount of water taken into the thin film is small, the subsequent crystallization process is hindered by having a structure immediately after film formation, and the carrier is efficiently Concentration may not be reduced. On the other hand, in the case of more than 5 × 10 −2 Pa, the mobility is likely to be small because the denseness and adhesion are poor.

スパッタリングは、プラズマ活性の低いDCスパッタリング又は周波数10MHz以下の高周波スパッタリングにより行なう。スパッタリングは、パルススパッタリングでもよい。
DCスパッタリング、周波数1MHz以下の交流スパッタリング及びパルススパッタリングは、系内のプラズマが広がりにくいため、成膜体の損傷を抑制することができる。加えて、DCスパッタリングは、大面積に成膜でき且つ成膜速度の速いので工業化の面からも好ましい。
尚、DCスパッタリングの場合、結晶化工程前に結晶化が進行しやすくなるが、本発明では積極的に水を導入することで、完全な非晶質成膜体を得ることが可能とする。
Sputtering is performed by DC sputtering with low plasma activity or high-frequency sputtering with a frequency of 10 MHz or less. Sputtering may be pulse sputtering.
DC sputtering, AC sputtering with a frequency of 1 MHz or less, and pulse sputtering can suppress damage to the film formation body because the plasma in the system is difficult to spread. In addition, DC sputtering is preferable from the viewpoint of industrialization because it can form a film over a large area and has a high film formation speed.
In the case of DC sputtering, crystallization is likely to proceed before the crystallization step, but in the present invention, it is possible to obtain a complete amorphous film by positively introducing water.

本発明の成膜方法では、RFスパッタリングの適用も可能だが、RFは本来活性の高い成膜方法であるため、系内に水を導入する必要はない、又は導入することでキャリア源の電子が極めて少なくなるため、得られるトランジスタがFET駆動しないおそれがある。また、特に周波数が1MHzを超える交流スパッタやRFスパッタの場合、系内のプラズマが広がりやすいため、薄膜が損傷しやすくなり、高移動度の酸化物半導体が得られにくくなるおそれがある。また、周波数の増加につれて成膜速度が遅くなるため、水を導入して、10MHz以下の周波数で成膜することは、生産上好ましい。   In the film forming method of the present invention, RF sputtering can be applied. However, since RF is a film forming method with high activity by nature, it is not necessary to introduce water into the system, or by introducing electrons, Since it becomes extremely small, there is a possibility that the obtained transistor does not drive the FET. In particular, in the case of AC sputtering or RF sputtering with a frequency exceeding 1 MHz, the plasma in the system tends to spread, so that the thin film is likely to be damaged, and an oxide semiconductor with high mobility may not be obtained. In addition, since the film formation rate decreases as the frequency increases, it is preferable in production to introduce water and form a film at a frequency of 10 MHz or less.

スパッタリング時の到達圧力は、通常3×10−4Pa以下とし、好ましくは1×10−4Pa以下である。
到達圧力が3×10−4Pa超の場合、雰囲気ガス中のHO以外の炭素を含む不純物元素の影響で、被成膜用基体と酸化物薄膜の密着性が低下するおそれがある。
The ultimate pressure at the time of sputtering is usually 3 × 10 −4 Pa or less, preferably 1 × 10 −4 Pa or less.
When the ultimate pressure is more than 3 × 10 −4 Pa, the adhesion between the substrate for film formation and the oxide thin film may be deteriorated due to the influence of an impurity element containing carbon other than H 2 O in the atmospheric gas.

スパッタリング時のスパッタ圧力は、プラズマが安定して放電できる範囲であれば特に限定されないが、好ましくは0.1〜5.0Paである。
尚、上記到達圧力とは、アルゴン、酸素、水等を導入する前の真空度をいい、スパッタ圧力とは、アルゴン、酸素、水等を導入後のスパッタ開始時の圧力をいう。
The sputtering pressure at the time of sputtering is not particularly limited as long as the plasma can be stably discharged, but is preferably 0.1 to 5.0 Pa.
The ultimate pressure refers to the degree of vacuum before introducing argon, oxygen, water, or the like, and the sputtering pressure refers to the pressure at the start of sputtering after introducing argon, oxygen, water, or the like.

スパッタリングの雰囲気ガス中の酸素分圧は、通常40×10−3Pa以下とし、好ましくは15×10−3Pa以下、より好ましくは7×10−3Pa以下、特に好ましくは1×10−3Pa以下である。
雰囲気ガス中の酸素分圧が40×10−3Pa超の場合、得られる半導体の移動度が低下したり、キャリア濃度が不安定となったりするおそれがある。これは成膜時の雰囲気ガス中の酸素が多すぎると、結晶格子間に取り込まれる酸素が多くなり、散乱の原因となったり、容易に膜中から酸素が離脱し不安定化したりするためと推定される。
The oxygen partial pressure in the atmosphere gas of sputtering is usually 40 × 10 −3 Pa or less, preferably 15 × 10 −3 Pa or less, more preferably 7 × 10 −3 Pa or less, and particularly preferably 1 × 10 −3 Pa. Pa or less.
When the oxygen partial pressure in the atmospheric gas is more than 40 × 10 −3 Pa, the mobility of the obtained semiconductor may be lowered or the carrier concentration may become unstable. This is because too much oxygen in the atmosphere gas during film formation causes more oxygen to be taken in between the crystal lattices, which can cause scattering or easily desorb and destabilize oxygen from the film. Presumed.

成膜体を形成する基板としては、アルカリガラス、無アルカリガラス、石英ガラス等の無機材料;ポリカーボネート、ポリアリレート、ポリエーテルスルホン、ポリエーテルニトリル等のプラスチックシート及びフイルム等を使用することができる。
また、ボトムゲート構造のトランジスタの基板であれば、SiO,SiNx,SiNxOy,Al,Ta,HfO等の無機物;ポリエチレンテレフタレート、ポリビニルフェノール、PMA、フッ素系ポリマー等の有機物を用いることができる。
As the substrate on which the film-formed body is formed, inorganic materials such as alkali glass, non-alkali glass, and quartz glass; plastic sheets such as polycarbonate, polyarylate, polyethersulfone, and polyethernitrile, and films can be used.
Moreover, if it is a substrate of a bottom gate transistor, inorganic substances such as SiO 2 , SiNx, SiNxOy, Al 2 O 3 , Ta 2 O 3 , and HfO 2 ; organic substances such as polyethylene terephthalate, polyvinyl phenol, PMA, and fluorine-based polymer Can be used.

スパッタリング時の基板及びターゲット間の距離(S−T距離)は、通常150mm以下、好ましくは110mm、特に好ましくは80mm以下である。S−T距離が150mm超の場合、成膜速度が遅くなり工業化に適さなくなるおそれがある。
S−T距離を短くすることで成膜速度を速めることができ、工業化に適しているが、近すぎる場合、成膜体がプラズマによるダメージを受けるおそれがある。
The distance between the substrate and the target during sputtering (ST distance) is usually 150 mm or less, preferably 110 mm, and particularly preferably 80 mm or less. If the ST distance is greater than 150 mm, the film formation rate may be slow, making it unsuitable for industrialization.
The film formation speed can be increased by shortening the ST distance, which is suitable for industrialization. However, if it is too close, the film formation body may be damaged by plasma.

本発明では、成膜体を成膜した後に、後処理で結晶化させるので、成膜する基板の温度は通常、室温〜200℃であり、好ましくは室温〜100℃である。
基板温度が200℃超の場合、成膜直後(as−depo)の時点で微結晶層が生じ、後処理の結晶化を阻害するおそれがある。
尚、大面積を成膜する場合、膜質の均一性を持たせるため、基板を固定したフォルダーは回転させる、マグネットを動かしエロージョン範囲を広げる等の方法をとることが好ましい。
In the present invention, since the film-forming body is formed and then crystallized by post-treatment, the temperature of the substrate on which the film is formed is usually room temperature to 200 ° C., preferably room temperature to 100 ° C.
When the substrate temperature is higher than 200 ° C., a microcrystalline layer is formed immediately after film formation (as-depo), which may hinder crystallization in post-processing.
In the case of forming a large area, it is preferable to take a method such as rotating the folder to which the substrate is fixed or moving the magnet to widen the erosion range in order to have a uniform film quality.

用いるターゲットは、インジウム、正3価以下の原子価を有する元素から選ばれる1以上の元素、及び酸素を含有する焼結ターゲット、又は酸化インジウムからなる焼結ターゲットが好ましい。また、酸化インジウムを含有する焼結ターゲット、及び正3価以下の原子価を有する元素から選ばれる1以上の元素と酸素を含有する焼結ターゲットとを用いて共スパッタしてもよい。   The target to be used is preferably a sintered target containing indium, one or more elements selected from elements having a valence of less than positive trivalence, and oxygen, or a sintered target made of indium oxide. Alternatively, co-sputtering may be performed using a sintering target containing indium oxide and one or more elements selected from elements having a positive valence of 3 or less and a sintering target containing oxygen.

焼結ターゲットは、好ましくは還元雰囲気で焼結したターゲットが好ましい。
焼結ターゲットのバルク抵抗は、0.001〜1000mΩcmであることが好ましく、0.01〜100mΩcmであることがより好ましい。また、焼結ターゲットが正3価以下の元素を含む場合、当該ドープしている正3価以下の元素は、焼結ターゲットを製造する時に酸化物或いは金属粉末の状態で加えることができる。
焼結ターゲットの焼結密度は、通常70%以上、好ましくは85%以上、より好ましくは95%以上、特に好ましくは99%以上である。
The sintered target is preferably a target sintered in a reducing atmosphere.
The bulk resistance of the sintered target is preferably 0.001 to 1000 mΩcm, and more preferably 0.01 to 100 mΩcm. When the sintered target contains an element having a positive trivalent or less, the doped element having a positive trivalent or lower can be added in the form of an oxide or a metal powder when the sintered target is manufactured.
The sintered density of the sintered target is usually 70% or more, preferably 85% or more, more preferably 95% or more, and particularly preferably 99% or more.

上述したスパッタリングにより得られる成膜体を結晶化することで酸化物半導体を製造する。結晶化処理をすることで得られる酸化物半導体のキャリア濃度を制御することができる。
結晶化の方法としては、ランプアニール装置(LA;Lamp Annealer)、急速熱アニール装置(RTA;Rapid Thermal Annealer)、ゴールドイメージ炉等による熱処理が挙げられる。酸化物半導体が吸収可能な波長を用いたエキシマレーザーやYAGレーザーによっても結晶化が可能であるが、好ましくはアニーリングである。
An oxide semiconductor is manufactured by crystallizing the film-formed body obtained by the above-described sputtering. The carrier concentration of the oxide semiconductor obtained by crystallization treatment can be controlled.
Examples of the crystallization method include heat treatment using a lamp annealing apparatus (LA), a rapid thermal annealing apparatus (RTA), a gold image furnace, or the like. Crystallization is possible with an excimer laser or a YAG laser using a wavelength that can be absorbed by the oxide semiconductor, but annealing is preferred.

結晶化をアニーリングで行なう場合、アニール温度は基板が変形及び損傷しない範囲内で適宜選ぶことが可能であるが、150℃以上500℃以下が好ましく、200℃以上400℃以下がより好ましい。
アニール温度が150℃未満の場合、結晶化しないおそれがある。アニール温度が500℃を超えると使用可能な基板に著しい制限を受けるおそれがある。
熱処理時間はアニール温度に依存するが、2時間以内が好ましい。2時間を越えると生産性が低下するおそれがある。
When crystallization is performed by annealing, the annealing temperature can be appropriately selected within a range in which the substrate is not deformed or damaged, but is preferably 150 ° C. or higher and 500 ° C. or lower, more preferably 200 ° C. or higher and 400 ° C. or lower.
If the annealing temperature is less than 150 ° C., crystallization may not occur. If the annealing temperature exceeds 500 ° C., the usable substrate may be significantly restricted.
The heat treatment time depends on the annealing temperature, but is preferably within 2 hours. If it exceeds 2 hours, the productivity may decrease.

結晶化は、これら熱及び電磁波の他、紫外線、プラズマやその他のエネルギーを加えることによって行なってもよい。   Crystallization may be performed by applying ultraviolet rays, plasma or other energy in addition to these heat and electromagnetic waves.

結晶化は、例えば酸素存在下又は酸素非存在下で、熱処理温度150〜500℃、熱処理時間0.5〜12000分での熱処理により行うことができる。
熱処理の温度が150℃未満の場合、処理効果が発現しなかったり、処理時間がかかりすぎたりするおそれがあり、500℃超の場合、基板が変形するおそれがある。
また、熱処理時間が0.5分未満の場合、内部まで伝熱する時間が不足し、処理が不十分となるおそれがあり、12000分超の場合、処理装置が大きくなり工業的に使用できなかったり、処理中に基板が破損・変形したりするおそれがある。
Crystallization can be performed, for example, by a heat treatment at a heat treatment temperature of 150 to 500 ° C. and a heat treatment time of 0.5 to 12000 minutes in the presence or absence of oxygen.
If the temperature of the heat treatment is less than 150 ° C., the treatment effect may not be exhibited or the treatment time may be excessive, and if it exceeds 500 ° C., the substrate may be deformed.
Also, if the heat treatment time is less than 0.5 minutes, the time for transferring heat to the inside may be insufficient, and the treatment may be insufficient. If it exceeds 12000 minutes, the treatment apparatus becomes large and cannot be used industrially. Or the substrate may be damaged or deformed during processing.

上記方法は、酸化亜鉛、酸化錫、酸化チタン等の結晶化させて高い移動度が期待できる酸化物からなるターゲットであれば、適用可能であるが、酸化インジウム系ターゲットが最も適している。   The above method can be applied to any target made of an oxide that can be expected to have high mobility by crystallization, such as zinc oxide, tin oxide, and titanium oxide, but an indium oxide-based target is most suitable.

得られる酸化物半導体は、好ましくは酸化インジウムのビックスバイト型結晶を含む。酸化インジウムがビックスバイト構造をとることで移動度を高くすることができる。これは、インジウムの5S軌道が陵共有構造をとることによるものと推定される。ビックスバイト型結晶を含むことはX線回折により確認できる。   The obtained oxide semiconductor preferably contains a bixbyite crystal of indium oxide. When indium oxide has a bixbyite structure, mobility can be increased. This is presumed to be due to the fact that the 5S orbital of indium has a ridge-sharing structure. The inclusion of bixbite type crystals can be confirmed by X-ray diffraction.

本発明の成膜方法により得られる酸化物半導体(以下、単に本発明の酸化物半導体という場合がある)は、好ましくはInから実質的になる、又はIn及びインジウム元素以外の正3価以下の原子価を有する添加元素1種以上の酸化物からなり、インジウム元素及び添加元素の原子比(全添加元素)/(In+全添加元素)が0.0001以上0.2以下である。
尚、正3価以下の原子価を有する元素とは、イオン状態での価数として、正3価以下を取りうる元素をいう。
Oxide semiconductor obtained by the film forming method of the present invention (hereinafter, simply referred to the oxide semiconductor of the present invention), preferably consists essentially of In 2 O 3, or In 2 O 3 and other indium element And an atomic ratio of the indium element to the additive element (total additive element) / (In + total additive element) of 0.0001 or more and 0.2 or less. It is.
Note that an element having a valence of 3 or less is an element that can have a valence of 3 or less in the ionic state.

酸化インジウム及び添加元素の酸化物を含む酸化物半導体は、酸化インジウムを主成分(80at%以上)として含有することで高い移動度を発現でき、正3価元素であるインジウムに対して正3価以下の添加元素を含有することで、キャリア濃度を減少させるとともに、キャリア濃度を制御することができる。   An oxide semiconductor containing indium oxide and an oxide of an additive element can exhibit high mobility by containing indium oxide as a main component (80 at% or more), and is positive trivalent with respect to indium which is a positive trivalent element. By containing the following additive elements, the carrier concentration can be reduced and the carrier concentration can be controlled.

酸化物半導体がIn及びインジウム元素以外の正3価以下の原子価を有する添加元素1種以上の酸化物からなり、酸化物半導体中のインジウム元素及び添加元素の原子比(全添加元素)/(In+全添加元素)が0.0001以上0.2以下である場合において、(全添加元素)/(In+全添加元素)は好ましくは0.08〜0.1である。
(全添加元素)/(In+全添加元素)が0.0001未満の場合、キャリア数が制御できないおそれがある。一方、(全添加元素)/(In+全添加元素)が0.2超の場合、結晶化温度が高くなって結晶化が困難になり、キャリア濃度が高くなったり、ホール移動度が低下したりするおそれがある。また、当該酸化物半導体を備えるトランジスタを駆動させた際に閾値電圧が変動したり、駆動が不安定となったりするおそれがある。
The oxide semiconductor is made of one or more kinds of additive elements having a positive trivalent or lower valence other than In 2 O 3 and indium elements, and the atomic ratio of the indium elements and the additive elements in the oxide semiconductor (total added elements) ) / (In + total additive element) is 0.0001 or more and 0.2 or less, (total additive element) / (In + total additive element) is preferably 0.08 to 0.1.
When (total additive element) / (In + total additive element) is less than 0.0001, the number of carriers may not be controlled. On the other hand, if (total additive element) / (In + total additive element) exceeds 0.2, the crystallization temperature becomes high and crystallization becomes difficult, the carrier concentration increases, or the hole mobility decreases. There is a risk. Further, when a transistor including the oxide semiconductor is driven, the threshold voltage may fluctuate or the driving may become unstable.

インジウム元素以外の正3価以下の原子価を有する添加元素は、好ましくはMg,Al,Ca,Fe,Co,Ni,Cu,Zn,Ga,Sr,Ba又は希土類元素であり、より好ましくはMg,Al,Ga,Ni,Cu,Zn,Sr又はYである。
本発明の酸化物半導体は、これら添加元素を1種又は2種以上含むことができる
The additive element having a positive trivalent or less valence other than the indium element is preferably Mg, Al, Ca, Fe, Co, Ni, Cu, Zn, Ga, Sr, Ba or a rare earth element, more preferably Mg. , Al, Ga, Ni, Cu, Zn, Sr or Y.
The oxide semiconductor of the present invention can contain one or more of these additive elements.

酸化物半導体は、スパッタリングターゲットの電気抵抗値を下げるために、SnやCe等の正4価を取りうる元素を3重量%以下の割合で含有してもよい。特にSnは焼結密度を向上させ、ターゲットの電気抵抗を下げる効果が大きい。正4価を取りうる元素の含有量は2重量%以下であることがより好ましく、1質量%以下であることが特に好ましい。正4価元素の含有量が3重量%を超えると、キャリア密度を低濃度に制御できないおそれがある。   The oxide semiconductor may contain a positive tetravalent element such as Sn or Ce at a ratio of 3% by weight or less in order to reduce the electrical resistance value of the sputtering target. In particular, Sn has a great effect of improving the sintered density and reducing the electric resistance of the target. The content of the element capable of taking positive tetravalence is more preferably 2% by weight or less, and particularly preferably 1% by weight or less. If the content of the positive tetravalent element exceeds 3% by weight, the carrier density may not be controlled to a low concentration.

本発明の酸化物半導体は、薄膜トランジスタの半導体薄膜として好適に用いることができる。本発明の酸化物半導体を含む電界効果型トランジスタは、電界効果移動度及びon−off比が高く、ノーマリーオフを示すとともに、ピンチオフが明瞭なトランジスタである。また、本発明の酸化物半導体を含む電界効果型トランジスタは、酸化物半導体を低温で成膜できるので、無アルカリガラス等の耐熱温度に限界のある基板上に構成することが可能である。   The oxide semiconductor of the present invention can be suitably used as a semiconductor thin film of a thin film transistor. The field-effect transistor including an oxide semiconductor of the present invention is a transistor with high field-effect mobility and on-off ratio, normally-off, and clear pinch-off. In addition, since the field-effect transistor including an oxide semiconductor of the present invention can form an oxide semiconductor at a low temperature, the field-effect transistor can be formed over a substrate having a limit of heat resistance such as alkali-free glass.

本発明の酸化物半導体は、種々の電界効果型トランジスタに適用することができる。
例えば、本発明の酸化物半導体は、通常、n型領域で用いられるが、P型Si系半導体、P型酸化物半導体、P型有機半導体等の種々のP型半導体と組合せてPN接合型トランジスタ等の各種の半導体デバイスに利用することができる。また、TFTを論理回路、メモリ回路、差動増幅回路等各種の集積回路にも適用できる。さらに、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、抵抗素子に適応できる。
The oxide semiconductor of the present invention can be applied to various field effect transistors.
For example, although the oxide semiconductor of the present invention is usually used in an n-type region, it is a PN junction transistor in combination with various P-type semiconductors such as a P-type Si-based semiconductor, a P-type oxide semiconductor, and a P-type organic semiconductor. It can utilize for various semiconductor devices. The TFT can also be applied to various integrated circuits such as logic circuits, memory circuits, and differential amplifier circuits. In addition to field effect transistors, it can be applied to electrostatic induction transistors, Schottky barrier transistors, Schottky diodes, and resistance elements.

トランジスタの構成は、ボトムゲート、トップゲート、ボトムコンタクト、トップコンタクト等、公知の構成を制限なく利用することができる。特にボトムゲート構成が、アモルファスシリコンやZnOのTFTに比べ高い性能が得られるので有利である。ボトムゲート構成は、製造時のマスク枚数を削減しやすく、大型ディスプレイ等の用途の製造コストを低減しやすいため好ましい。
ここで、ボトムゲート構成のTFTとは、通常、ゲート電極を設置(成膜)した後に半導体層を設置(成膜)する構成のことである。
As the structure of the transistor, known structures such as a bottom gate, a top gate, a bottom contact, and a top contact can be used without limitation. In particular, the bottom gate configuration is advantageous because high performance can be obtained as compared with amorphous silicon or ZnO TFTs. The bottom gate configuration is preferable because it is easy to reduce the number of masks at the time of manufacturing, and it is easy to reduce the manufacturing cost for uses such as a large display.
Here, a TFT having a bottom gate structure is usually a structure in which a semiconductor layer is provided (film formation) after a gate electrode is provided (film formation).

図1は、本発明の酸化物半導体を備えてなる薄膜トランジスタの一実施形態に係る概略断面図である。
電界効果型トランジスタである薄膜トランジスタ1はボトムゲート型であり、ガラス基板
60上に、ゲート電極30が形成され、その上にゲート絶縁膜50が形成されている。ゲート絶縁膜50上には、酸化物半導体膜40が形成され、さらにその上にドレイン電極10とソース電極20とが離間して形成されている。
FIG. 1 is a schematic cross-sectional view according to an embodiment of a thin film transistor including the oxide semiconductor of the present invention.
The thin film transistor 1 which is a field effect transistor is a bottom gate type, and a gate electrode 30 is formed on a glass substrate 60 and a gate insulating film 50 is formed thereon. An oxide semiconductor film 40 is formed on the gate insulating film 50, and the drain electrode 10 and the source electrode 20 are further formed on the oxide semiconductor film 40.

ドレイン電極10、ソ−ス電極20及びゲート電極30の各電極を形成する材料に特に制限はなく、一般に用いられているものを任意に選択することができる。
例えば、ITO,IZO,ZnO,SnO等の透明電極や、Al,Ag,Cu,Cr,Ni,Mo,Au,Ti,Ta等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
There are no particular limitations on the material for forming the drain electrode 10, the source electrode 20, and the gate electrode 30, and any commonly used material can be selected.
For example, a transparent electrode such as ITO, IZO, ZnO, or SnO 2 , a metal electrode such as Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, or Ta, or a metal electrode made of an alloy containing these may be used. it can.

ドレイン電極10、ソ−ス電極20及びゲート電極30の各電極は、異なる2層以上の導電層を積層した多層構造とすることもでき、例えば図2では、各電極10,20及び30は、それぞれ第1導電層31,21,11及び第2導電層32,22,12とから構成されている。特にソース・ドレイン電極は低抵抗配線への要求が強いため、AlやCu等の良導体をTiやMo等の密着性に優れた金属でサンドイッチして使う場合がある。   Each of the drain electrode 10, the source electrode 20, and the gate electrode 30 may have a multilayer structure in which two or more different conductive layers are stacked. For example, in FIG. The first conductive layers 31, 21, 11 and the second conductive layers 32, 22, 12 are respectively configured. In particular, since the source / drain electrode has a strong demand for low-resistance wiring, a good conductor such as Al or Cu may be sandwiched with a metal having excellent adhesion such as Ti or Mo.

ゲート絶縁膜50を形成する材料も特に制限はなく、一般に用いられているものを任意に選択できる。
ゲート絶縁膜50の材料としては、例えばSiO,SiNx,AlO3,Ta,TiO,MgO,ZrO,CeO,KO,LiO,NaO,RbO,Sc,Y,HfO,CaHfO,PbTi,BaTa,SrTiO,AlN等の化合物を用いることができる。これらのなかでも、好ましくはSiO,SiNx,Al,YO3,HfO,CaHfOであり、より好ましくはSiO,SiNx,Y,HfO,CaHfOである。
尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiOでもSiOxでもよい)。
The material for forming the gate insulating film 50 is not particularly limited, and any commonly used material can be selected.
As a material of the gate insulating film 50, for example SiO 2, SiNx, Al 2 O3 , Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O , Sc 2 O 3 , Y 2 O 3 , HfO 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3 , AlN, and the like can be used. Among these, it is preferably SiO 2, SiNx, Al 2 O 3, Y 2 O3, HfO 3, CaHfO 3, more preferably SiO 2, SiNx, Y 2 O 3, HfO 3, CaHfO 3.
Note that the number of oxygen in the oxide does not necessarily match the stoichiometric ratio (for example, it may be SiO 2 or SiO x).

このようなゲート絶縁膜50は、異なる2層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜50は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。   Such a gate insulating film 50 may have a structure in which two or more different insulating films are stacked. The gate insulating film 50 may be crystalline, polycrystalline, or amorphous, but is preferably polycrystalline or amorphous that is easy to manufacture industrially.

酸化物半導体40は、本発明の成膜方法により得られる酸化物半導体であり、好ましくは酸化インジウムと正3価以下の元素の酸化物とを含有する薄膜である。
酸化物半導体40は、好ましくはホール測定で求めたキャリア密度が1×10+19cm−3未満であり、より好ましくは5×10+17cm−3未満、さらに好ましくは5×10+16cm−3未満である。キャリア密度が1×10+19cm−3以上の場合、漏れ電流が大きくなるおそれがある。
尚、キャリア密度の下限としては、酸化物半導体40を備える素子の用途にもよるが、例えば10+15/cm−3以上とするのが好ましい。
The oxide semiconductor 40 is an oxide semiconductor obtained by the film forming method of the present invention, and is preferably a thin film containing indium oxide and an oxide of a positive trivalent element or less.
The oxide semiconductor 40 preferably has a carrier density obtained by Hall measurement of less than 1 × 10 +19 cm −3 , more preferably less than 5 × 10 +17 cm −3 , and even more preferably less than 5 × 10 +16 cm −3. It is. When the carrier density is 1 × 10 +19 cm −3 or more, the leakage current may increase.
Note that the lower limit of the carrier density is preferably 10 +15 / cm −3 or more, for example, although it depends on the use of the element including the oxide semiconductor 40.

酸化物半導体40の比抵抗は、四端子法で求めた値が、通常10−1〜10Ωcmであり、好ましくは10〜10Ωcmであり、より好ましくは10〜10Ωcmである。
比抵抗が10−1Ωcm未満の場合、電気が容易に流れ半導体薄膜として機能しないおそれがある。一方、比抵抗が10Ωcm超の場合、強い電界をかけないと半導体として機能しないおそれがある。
As for the specific resistance of the oxide semiconductor 40, the value obtained by the four probe method is usually 10 −1 to 10 8 Ωcm, preferably 10 1 to 10 7 Ωcm, and more preferably 10 2 to 10 6 Ωcm. is there.
When the specific resistance is less than 10 −1 Ωcm, electricity may flow easily and may not function as a semiconductor thin film. On the other hand, when the specific resistance exceeds 10 8 Ωcm, there is a possibility that the semiconductor does not function unless a strong electric field is applied.

酸化物半導体40の膜厚は、酸化物半導体40自身の比抵抗に応じて適宜最適な値が選定されるが、通常0.5〜500nmであり、好ましくは1〜150nmであり、より好ましくは3〜80nmであり、特に好ましくは10〜60nmである。膜厚が3〜80nmの範囲内にあると、移動度やオンオフ比等TFT特性が特に良好である。
膜厚が0.5nm未満の場合、工業的に均一に成膜することが難しいおそれがある。一方、膜厚が500nm超の場合、成膜時間が長くなり工業的に採用できないおそれがある。
The film thickness of the oxide semiconductor 40 is appropriately selected in accordance with the specific resistance of the oxide semiconductor 40 itself, but is usually 0.5 to 500 nm, preferably 1 to 150 nm, more preferably It is 3-80 nm, Most preferably, it is 10-60 nm. When the film thickness is in the range of 3 to 80 nm, TFT characteristics such as mobility and on / off ratio are particularly good.
When the film thickness is less than 0.5 nm, it may be difficult to form an industrially uniform film. On the other hand, when the film thickness exceeds 500 nm, the film formation time becomes long and there is a possibility that it cannot be adopted industrially.

薄膜トランジスタ1の電界効果移動度は、通常1cm/Vs以上であり、好ましくは5cm/Vs以上、より好ましくは18cm/Vs以上、さらに好ましくは30cm/Vs以上、特に好ましくは50cm/Vs以上である。
電界効果移動度が1cm/Vs未満の場合、スイッチング速度が遅くなるおそれがある。
The field effect mobility of the thin film transistor 1 is usually 1 cm 2 / Vs or more, preferably 5 cm 2 / Vs or more, more preferably 18 cm 2 / Vs or more, further preferably 30 cm 2 / Vs or more, particularly preferably 50 cm 2 / V. Vs or higher.
When the field effect mobility is less than 1 cm 2 / Vs, the switching speed may be slow.

薄膜トランジスタ1のon−off比は、通常10以上であり、好ましくは10以上、よりより好ましく10以上、さらに好ましくは10以上であり、特に好ましくは10以上である。 The on-off ratio of the thin film transistor 1 is usually 10 3 or more, preferably 10 4 or more, more preferably 10 5 or more, still more preferably 10 6 or more, and particularly preferably 10 7 or more.

また、薄膜トランジスタ1は、低消費電力の観点からは閾値電圧(Vth)がプラスでノーマリーオフとなることが好ましい。閾値電圧(Vth)がマイナスでノーマリーオンとなると、消費電力が大きくなるおそれがある。
閾値電圧は、通常は0.01〜5V、好ましくは0.05〜3V、より好ましくは0.1〜2V、さらに好ましくは0.2〜1Vである。5Vより大きいと消費電力が大きくなるおそれがあり、0.01Vより小さいと変動によりノーマリーオンとなるおそれがある。
The thin film transistor 1 is preferably normally off with a positive threshold voltage (Vth) from the viewpoint of low power consumption. If the threshold voltage (Vth) is negative and normally on, power consumption may increase.
The threshold voltage is usually 0.01 to 5 V, preferably 0.05 to 3 V, more preferably 0.1 to 2 V, and still more preferably 0.2 to 1 V. If it is greater than 5V, the power consumption may increase, and if it is less than 0.01V, there is a risk of being normally on due to fluctuations.

参考例1
[薄膜トランジスタ及びホール効果測定用素子の作製]
マグネトロンスパッタリング装置に、2インチのInターゲットを装着し、基板A1として厚み100nmの熱酸化膜付シリコンウェハー及び基板B1としてスライドガラス(コーニング社製♯1737)をそれぞれ装着した。DCマグネトロンスパッタリング法により、3mm□のメタルマスクを使用して、下記の条件で基板A1及び基板B1上にそれぞれ膜厚20nmの非晶質膜を成膜した。非晶質膜を形成した基板を大気中で300℃で1時間アニーリングし、非晶質膜をそれぞれ結晶化して酸化物半導体膜を形成した。
Reference example 1
[Fabrication of thin film transistor and Hall effect measurement element]
A magnetron sputtering apparatus was equipped with a 2 inch In 2 O 3 target, a silicon wafer with a thermal oxide film having a thickness of 100 nm as the substrate A1, and a slide glass (# 1737 manufactured by Corning) as the substrate B1. An amorphous film having a thickness of 20 nm was formed on each of the substrate A1 and the substrate B1 by the DC magnetron sputtering method on the substrate A1 and the substrate B1 under the following conditions using a 3 mm square metal mask. The substrate on which the amorphous film was formed was annealed in the atmosphere at 300 ° C. for 1 hour, and the amorphous film was crystallized to form an oxide semiconductor film.

スパッタ条件は以下の通りである。
基板温度:25℃
到達圧力:1×10−4Pa
雰囲気ガス:Ar98%、HO2%
スパッタ圧力(全圧):6×10−1Pa
水分圧:6.0×10−4Pa
投入電力:DC100W
S−T距離:170mm
The sputtering conditions are as follows.
Substrate temperature: 25 ° C
Ultimate pressure: 1 × 10 −4 Pa
Atmospheric gas: Ar 98%, H 2 O 2%
Sputtering pressure (total pressure): 6 × 10 −1 Pa
Moisture pressure: 6.0 × 10 −4 Pa
Input power: DC100W
ST distance: 170mm

2インチカソードのマグネトロンスパッタリング装置に、酸化物半導体膜が形成されてなる基板A1及び基板B1を再度装着するとともに、カソードにAuターゲットを装着し、それぞれ専用のメタルマスクを用いて、下記の条件でAu電極を成膜した。
基板A1からはW/L=1000/200μmの酸化物半導体素子A1が得られ、基板B1からは10mm□のホール効果測定用素子B1が得られた。
In the 2-inch cathode magnetron sputtering apparatus, the substrate A1 and the substrate B1 on which the oxide semiconductor film is formed are mounted again, and an Au target is mounted on the cathode. An Au electrode was formed.
An oxide semiconductor element A1 having W / L = 1000/200 μm was obtained from the substrate A1, and a Hall effect measuring element B1 having 10 mm □ was obtained from the substrate B1.

スパッタ条件は以下の通りである。
基板温度:25℃
到達圧力:1×10−4Pa
雰囲気ガス:Ar100%
スパッタ圧力(全圧):6×10−1Pa
投入電力:100W
成膜時間:4分間
S−T距離:170mm
The sputtering conditions are as follows.
Substrate temperature: 25 ° C
Ultimate pressure: 1 × 10 −4 Pa
Atmospheric gas: Ar100%
Sputtering pressure (total pressure): 6 × 10 −1 Pa
Input power: 100W
Deposition time: 4 minutes ST distance: 170 mm

[素子の評価]
酸化物半導体素子A1をケースレーの4200SCSにセットし、Vds=10V及びVgs=−20〜20Vの条件で伝達特性を評価した。結果を表1に示す。
ホール効果測定用素子B1を東陽テクニカのRSITEST8300にセットし、室温でホール効果を評価した。結果を表1に示す。
[Evaluation of device]
The oxide semiconductor element A1 was set to Keithley 4200SCS, and the transfer characteristics were evaluated under the conditions of Vds = 10V and Vgs = -20 to 20V. The results are shown in Table 1.
The Hall effect measuring element B1 was set in Toyo Technica's RSITEST 8300, and the Hall effect was evaluated at room temperature. The results are shown in Table 1.

参考例2,3,7,13,15,19,20、実施例4〜6,8〜12,14,16〜18,21及び比較例1〜6
酸化物半導体膜の成膜に用いるターゲット、並びにそのスパッタ条件及びアニーリング条件を、表1〜表6に記載の組成を有するターゲット及び条件に変更したほかは参考例1と同様にして薄膜トランジスタ及びホール効果測定用素子を作製し、評価した。結果を表1〜6に示す。
尚、実施例16のパルスDCでは、duty比20%(On状態80%)の矩形波を800kHzに設定した。また、実施例21ではターゲットとしてΦ4インチ、厚さ5mmのIn:Nd=93:7を2枚使用し、ACスパッタ装置に装着して、周波数10MHzでスパッタリングを行なった。
Reference Examples 2, 3, 7, 13, 15, 19, 20, Examples 4-6, 8-12, 14, 16-18, 21 and Comparative Examples 1-6
Thin film transistor and Hall effect in the same manner as in Reference Example 1 except that the target used for forming the oxide semiconductor film, and the sputtering conditions and annealing conditions thereof were changed to the targets and conditions having the compositions shown in Tables 1 to 6. Measurement elements were fabricated and evaluated. The results are shown in Tables 1-6.
In the pulse DC of Example 16, a rectangular wave having a duty ratio of 20% (On state 80%) was set to 800 kHz. In Example 21, two pieces of In 2 O 3 : Nd 2 O 3 = 93: 7 having a diameter of 4 inches and a thickness of 5 mm were used as targets, mounted on an AC sputtering apparatus, and sputtered at a frequency of 10 MHz.

Figure 0005491258
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参考例1〜3並びに比較例1及び2で製造した酸化物半導体素子について、特定のゲート電圧を印加し、その際のドレイン電流を測定した。
図3は、縦軸にドレイン電流を、横軸にゲート電圧を取った図面であり、この図面から素子のトランジスタの特性が分かる。
この図から分かるように、比較例1では水分量が少ないため、結晶化後のキャリア濃度が多く、Off電流が高くなってしまっている。比較例2では、水分量が多すぎるため、緻密性に劣る半導体膜となり、On電流が小さくなっており、移動度が小さくなった。一方、参考例1〜3は適切な水導入量であり、良好なOn−Off特性を示していることが分かる。
About the oxide semiconductor element manufactured by the reference examples 1-3 and the comparative examples 1 and 2, a specific gate voltage was applied and the drain current in that case was measured.
FIG. 3 is a drawing in which the vertical axis represents the drain current and the horizontal axis represents the gate voltage, and the characteristics of the transistor of the element can be understood from this drawing.
As can be seen from this figure, in Comparative Example 1, since the amount of water is small, the carrier concentration after crystallization is large, and the Off current is high. In Comparative Example 2, since the amount of moisture was too large, the semiconductor film was inferior in denseness, the On current was small, and the mobility was small. On the other hand, it can be seen that Reference Examples 1 to 3 are appropriate water introduction amounts and exhibit good On-Off characteristics.

図4は、横軸にスパッタリング時の水分圧、縦軸に縦軸にOffからOnへの立ち上がりの急峻さを示すパラメータであるS値をとった図面である。
この図から、水分圧が3e−4Paから5e−2Paの間ではS値が小さく、水分圧をこの範囲に設定して製造したトランジスタは、立ち上がりの急峻なトランジスタであることが分かる。
FIG. 4 is a drawing in which the horizontal axis represents the water pressure during sputtering, and the vertical axis represents the S value that is a parameter indicating the steepness of the rise from Off to On.
From this figure, it can be seen that the S value is small when the moisture pressure is between 3e-4 Pa and 5e-2 Pa, and the transistor manufactured by setting the moisture pressure within this range is a transistor with a steep rise.

参考例22
[チャネルを微細加工した薄膜トランジスタの製造]
マグネトロンスパッタリング装置に、2インチのIn及びZnOからなるターゲット(原子比In:ZnO=95:5)を装着し、厚み100nmの熱酸化膜付シリコンウェハーを装着した。DCマグネトロンスパッタリング法により、3mm□のメタルマスクを使用して、下記の条件で膜厚50nmの非晶質膜を成膜した。
Reference Example 22
[Manufacture of thin film transistors with microfabricated channels]
A magnetron sputtering apparatus was equipped with a target (atomic ratio In 2 O 3 : ZnO = 95: 5) made of 2 inches of In 2 O 3 and ZnO, and a silicon wafer with a thermal oxide film having a thickness of 100 nm was attached. An amorphous film having a film thickness of 50 nm was formed by DC magnetron sputtering using a 3 mm □ metal mask under the following conditions.

スパッタ条件は以下の通りである。
基板温度:25℃
到達圧力:1×10−4Pa
雰囲気ガス:Ar98%、HO2%
スパッタ圧力(全圧):6×10−1Pa
水分圧:6.0×10−4Pa
投入電力:DC100W
S−T距離:170mm
The sputtering conditions are as follows.
Substrate temperature: 25 ° C
Ultimate pressure: 1 × 10 −4 Pa
Atmospheric gas: Ar 98%, H 2 O 2%
Sputtering pressure (total pressure): 6 × 10 −1 Pa
Moisture pressure: 6.0 × 10 −4 Pa
Input power: DC100W
ST distance: 170mm

東京応化製ポジレジストOFPR−800を上記で製造したIZO付きウェハー(加熱処理なし)上に3000rpm,60sの条件でスピンコートした後、空気中、80℃、3分でプリベークした。次にキャノン製露光機PLA−501にセットし、マスク上から露光した。この基板を現像液(東京応化製NMD−3)に浸漬して現像・リンスの後、空気中、120℃、30分でポストベークした。ベーク終了後関東化学製アルミ用エッチング液(燐酸、酢酸、硝酸の混酸)に浸漬してIZOの不要部分を溶解し、最後にレジスト剥離液(東京応化製106)に浸漬してレジストを剥離した。その後、空気中300℃、1時間の条件で加熱処理を行った。   A positive resist OFPR-800 manufactured by Tokyo Ohka was spin-coated on the wafer with IZO (without heat treatment) produced above under the conditions of 3000 rpm and 60 s, and then pre-baked in air at 80 ° C. for 3 minutes. Next, it was set in Canon exposure machine PLA-501 and exposed from above the mask. This substrate was immersed in a developer (Tokyo Ohka NMD-3), developed and rinsed, and then post-baked in air at 120 ° C. for 30 minutes. After completion of baking, it was immersed in an etching solution for aluminum (mixed acid of phosphoric acid, acetic acid and nitric acid) manufactured by Kanto Chemical to dissolve unnecessary parts of IZO, and finally was immersed in a resist stripping solution (106 manufactured by Tokyo Ohka Kogyo Co., Ltd.) to strip the resist . Thereafter, heat treatment was performed in air at 300 ° C. for 1 hour.

Moターゲットをスパッタ装置に装着し、半導体基板上にMo薄膜を成膜した後、上記と同様にしてソース・ドレイン電極のパターニングを行い、W/L=20/10μの薄膜トランジスタを得た。
得られた薄膜トランジスタについて、参考例1と同様にして評価した。結果を表7に示す。
The Mo target was mounted on a sputtering apparatus, and a Mo thin film was formed on the semiconductor substrate. Then, the source / drain electrodes were patterned in the same manner as described above to obtain a thin film transistor with W / L = 20 / 10μ.
The obtained thin film transistor was evaluated in the same manner as in Reference Example 1. The results are shown in Table 7.

Figure 0005491258
Figure 0005491258

本発明の酸化物半導体の製造方法により得られる酸化物半導体は、薄膜トランジスタ等の電界効果型トランジスタの半導体薄膜として広く利用することができる。   The oxide semiconductor obtained by the oxide semiconductor manufacturing method of the present invention can be widely used as a semiconductor thin film of a field effect transistor such as a thin film transistor.

1,2 薄膜トランジスタ
10 ドレイン電極
11 第1導電層
12 第2導電層
20 ソース電極
21 第1導電層
22 第2導電層
30 ゲート電極
31 第1導電層
32 第2導電層
40 酸化物半導体
50 絶縁膜
60 ガラス基板
DESCRIPTION OF SYMBOLS 1,2 Thin-film transistor 10 Drain electrode 11 1st conductive layer 12 2nd conductive layer 20 Source electrode 21 1st conductive layer 22 2nd conductive layer 30 Gate electrode 31 1st conductive layer 32 2nd conductive layer 40 Oxide semiconductor 50 Insulating film 60 glass substrate

Claims (4)

系内の水分圧1×10 −3 〜5×10−2Paで、スパッタリングターゲットをDCスパッタリングして成膜体を成膜し、
前記成膜体を結晶化する、酸化物半導体の成膜方法であって、
前記酸化物半導体が、In 及びインジウム元素以外の正3価以下の原子価を有する添加元素1種以上の酸化物からなり、インジウム元素及び前記添加元素の原子比(全添加元素)/(In+全添加元素)が0.08以上0.2以下であり、
前記正3価以下の原子価を有する添加元素が、Al,Fe,Ga,Ba及び希土類元素から選ばれる1種以上である、酸化物半導体の成膜方法。
The sputtering target was DC-sputtered at a moisture pressure of 1 × 10 −3 to 5 × 10 −2 Pa in the system to form a film formation body,
An oxide semiconductor film forming method for crystallizing the film formed body ,
The oxide semiconductor is made of one or more oxides of additive elements having positive or lower valence other than In 2 O 3 and indium element, and the atomic ratio of the indium element and the additive element (total additive elements) / (In + all added elements) is 0.08 or more and 0.2 or less,
The oxide semiconductor film-forming method, wherein the additive element having a valence of 3 or less is at least one selected from Al, Fe, Ga, Ba, and rare earth elements.
系内の水分圧1×10 −3 〜5×10−2Paで、スパッタリングターゲットを周波数10MHz以下の高周波スパッタリングで成膜体を成膜し、
前記成膜体を結晶化する、酸化物半導体の成膜方法であって、
前記酸化物半導体が、In 及びインジウム元素以外の正3価以下の原子価を有する添加元素1種以上の酸化物からなり、インジウム元素及び前記添加元素の原子比(全添加元素)/(In+全添加元素)が0.08以上0.2以下であり、
前記正3価以下の原子価を有する添加元素が、Al,Fe,Ga,Ba及び希土類元素から選ばれる1種以上である、酸化物半導体の成膜方法。
A film-forming body was formed by high-frequency sputtering with a frequency of 10 MHz or less at a water pressure of 1 × 10 −3 to 5 × 10 −2 Pa in the system,
An oxide semiconductor film forming method for crystallizing the film formed body ,
The oxide semiconductor is made of one or more oxides of additive elements having positive or lower valence other than In 2 O 3 and indium element, and the atomic ratio of the indium element and the additive element (total additive elements) / (In + all added elements) is 0.08 or more and 0.2 or less,
The oxide semiconductor film-forming method, wherein the additive element having a valence of 3 or less is at least one selected from Al, Fe, Ga, Ba, and rare earth elements.
前記結晶化をアニーリングにより行なう請求項1又は2に記載の酸化物半導体の成膜方法。   3. The oxide semiconductor film forming method according to claim 1, wherein the crystallization is performed by annealing. 前記希土類元素が、Y,Sm及びNdから選ばれる1種以上である請求項1〜3のいずれかに記載の酸化物半導体の成膜方法。  The oxide semiconductor film forming method according to claim 1, wherein the rare earth element is at least one selected from Y, Sm, and Nd.
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