JP2010040552A - Thin film transistor and manufacturing method thereof - Google Patents

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Japanese (ja)
Inventor
Kazuyoshi Inoue
Masashi Kasami
Hirokazu Kawashima
Shigekazu Tomai
Kiminori Yano
一吉 井上
浩和 川嶋
公規 矢野
重和 笘井
雅司 笠見
Original Assignee
Idemitsu Kosan Co Ltd
出光興産株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor exhibiting excellent transistor characteristics, preventing the influence of surrounding atmosphere such as oxygen partial pressure and exhibiting stable semiconductor characteristics. <P>SOLUTION: The thin film transistor has a source electrode and a drain electrode; an oxide semiconductor film contacting the source electrode and the drain electrode, having different specific resistivity in a layer thickness direction and containing a crystal oxide; a gate electrode; and a gate insulation film between the gate electrode and the oxide semiconductor film. The oxide semiconductor film has a specific resistivity of the gate insulation film side lower than the specific resistivity of the source and drain electrode side. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、薄膜トランジスタに関する。 The present invention relates to a thin film transistor. さらに詳しくは、厚層方向に比抵抗の異なる酸化物半導体膜を半導体活性層として有する薄膜トランジスタ、及びその製造方法に関する。 More specifically, a thin film transistor having a different oxide semiconductor film resistivity in the thick layer direction as the semiconductor active layer, and a method of manufacturing the same.

近年、液晶やエレクトロルミネッセンス(Electro Luminescence:EL)技術等の進歩により、平面薄型画像表示装置(Flat Panel Display:FPD)が実用化されている。 Recently, liquid crystal or electroluminescent (Electro Luminescence: EL) Advances in technology such as flat thin image display apparatus (Flat Panel Display: FPD) have been put into practical use. これらFPDは、ガラス基板上に設けられた非晶質シリコン薄膜又は多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ(Thin Film Transistor:TFT)のアクティブマトリクス回路により駆動されている。 These FPD are field-effect thin film transistor including an amorphous silicon thin film or polycrystalline silicon thin film provided on a glass substrate to the active layer: being driven by an active matrix circuit (Thin Film Transistor TFT). これらFPDのさらなる薄型化、軽量化及び耐破損性の向上のため、ガラス基板に代えて、軽量で可撓性を有する樹脂基板を用いる試みが行われている。 Slimmer these FPD, to reduce weight and resistance to breakage improve, instead of the glass substrate, an attempt to use a resin substrate having flexibility lightweight have been made.
しかしながら、上述のシリコン薄膜を用いるTFTの製造は、比較的高温での熱工程を必要とし、耐熱性の低い樹脂基板上に直接形成することは困難であった。 However, the production of TFT using the silicon thin films described above requires a thermal process at a relatively high temperature, it is difficult to directly form the low resin substrate having heat resistance.

これに対し、シリコンよりも低温で成膜可能なZnOを材料とした酸化物半導体薄膜を用いたTFTが開示されている。 In contrast, TFT using an oxide semiconductor thin film was deposited capable ZnO as the material at low temperatures is disclosed than silicon. しかしながら、酸化物半導体薄膜を用いたTFTは、シリコン薄膜を用いたTFTと比べると特性が劣っていた。 However, a TFT using an oxide semiconductor thin film properties were inferior as compared with the TFT using the silicon thin film.
また、Zn−Sn酸化物(ZTO)、In−Ga−Zn酸化物(IGZO)等の複合酸化物を材料とした非晶質酸化物半導体薄膜を用いたTFTが開示されている(特許文献1及び2)。 Also, Zn-Sn oxide (ZTO), In-Ga-Zn oxide (IGZO) amorphous oxide TFT including a semiconductor thin film of the composite oxide was a material such as has been disclosed (Patent Document 1 and 2). しかしながら、非晶質酸化物半導体薄膜は周囲の雰囲気の影響により特性が変化しやすく、特に真空下で大きく特性が変化する。 However, the amorphous oxide semiconductor thin film is easy to change the characteristics due to the influence of the surrounding atmosphere changes greatly CHARACTERISTICS under vacuum. 従って、非晶質酸化物半導体薄膜を用いたTFTは、特性のばらつきが発生しやすく、厳しい製造管理を必要とした。 Therefore, TFT using an amorphous oxide semiconductor thin film, characteristic variations are likely to occur, and requires strict manufacturing control. 加えて、非晶質酸化物半導体薄膜を用いたTFTは、経時変化を起こしやすく、また、熱伝導率が悪いため、蓄熱による劣化が起きやすい等の問題があった。 In addition, TFT using an amorphous oxide semiconductor thin film is prone to change with time, also, the thermal conductivity is poor, there is a problem such as deterioration due to heat accumulation tends to occur.

また、非晶質酸化物半導体薄膜は非晶質であるため、PANに代表されるエッチング液等に対する耐薬品性が低いため半導体膜上の金属配線がウェットエッチングできない、及び屈折率が大きく多層膜の透過率が低下しやすい欠点があった。 Further, since the amorphous oxide semiconductor thin film is amorphous, metal wiring on chemical resistance is low because the semiconductor film against the etchant or the like typified by PAN can not be wet etching, and the refractive index is larger multilayer film transmittance of there has been a drawback that tends to decrease. また、雰囲気ガス中の酸素や水等を吸着して、電気特性が変化し、次工程の雰囲気ガスを厳密に管理しないと特性のバラツキが発生したり、歩留まりが低下するおそれもあった。 Furthermore, by adsorbing oxygen or water in the atmospheric gas, electric characteristics change, the variation of the not strictly controlled atmospheric gas for the next process characteristics occurs or yield was also likely to deteriorate.

他の方法として、透明導電膜を積層して導電性を改良する方法(特許文献3)やZnOの一部を結晶化させて半導体特性を改良する方法(特許文献4)が開示されている。 Alternatively, a method of improving the semiconductor characteristics by crystallizing a portion of the method for improving the conductivity by laminating a transparent conductive film (Patent Document 3) and ZnO (Patent Document 4) are disclosed. しかしながら、トランジスタのオンオフ比が低くなるおそれがあり、また、活性層に用いる酸化物の安定性が低くなるため、長期間の駆動により閾値がシフトするおそれがあった。 However, there is a possibility that on-off ratio of the transistor is low, and the stability of the oxide used in the active layer is lowered, the threshold value there is a risk of shifting the long term driving. さらに、半導体の構造上、移動度の高い物質を半導体活性層のゲート絶縁膜側の活性層として使用するには制限があった。 Furthermore, the structure of the semiconductor, the use of high mobility materials as the active layer of the gate insulating film side of the semiconductor active layer has been limited.

ところで、In は移動度が高く、半導体材料としてトランジスタ等の電荷効果素子へ応用が期待される。 Incidentally, an In 2 O 3 has a high mobility, application to the charge effect element such as a transistor can be expected as a semiconductor material. しかしながら、通常TFTで使用される50nm程度の膜厚ではキャリア密度が高いため、ノーマリーオン動作を示すことが問題となる。 However, the film thickness of about 50nm typically used in TFT because the carrier density is high, to exhibit normally-on operation becomes a problem. これについて、膜厚を5nm程度まで制御することによりIn においても良好なトランジスタ特性が得られている(非特許文献1)。 For this, the good transistor characteristics in In 2 O 3 is obtained by controlling the film thickness to approximately 5 nm (non-patent document 1). しかしながら、面積が大きくなると、5nm程度で膜厚を制御し、均一な薄膜を得ることは困難であった。 However, when the area is large, by controlling the film thickness of about 5 nm, it is difficult to obtain a uniform thin film.
国際公開WO2005/015643号パンフレット International Publication WO2005 / 015643 pamphlet 国際公開2005/088726号パンフレット International Publication No. WO 2005/088726 特開平8−43841号公報 JP 8-43841 discloses 特開2007−123861号公報 JP 2007-123861 JP

本発明の第1の目的は、低い閾値電圧を示す薄膜トランジスタを提供することにある。 A first object of the present invention is to provide a thin film transistor exhibiting a low threshold voltage.
本発明の第2の目的は、高いon/off比を示す薄膜トランジスタを提供することにある。 A second object of the present invention is to provide a thin film transistor showing a high on / off ratio.
本発明の第3の目的は、高移動度を示す薄膜トランジスタを提供することにある。 A third object of the present invention is to provide a thin film transistor exhibiting high mobility.
本発明の第4の目的は、S値が低い半導体特性を示す薄膜トランジスタを提供することにある。 A fourth object of the present invention is to provide a thin film transistor S value indicates a lower semiconductor characteristics.
本発明の第5の目的は、酸素分圧等の周囲の雰囲気の影響を防止でき、安定した半導体特性を示す薄膜トランジスタを提供することにある。 A fifth object of the present invention can prevent the influence of the ambient oxygen partial pressure atmosphere is to provide a thin film transistor showing a stable semiconductor properties.

本発明者らは、半導体活性層として、層厚方向に異なる比抵抗の領域を有する酸化物半導体膜を使用し、酸化物半導体膜のゲート絶縁膜側の比抵抗をソース電極及びドレイン電極側の比抵抗よりも低くすることにより、低い閾値電圧、高いon/off比、高移動度、低いS値、かつ酸素分圧等の周囲の雰囲気の影響を防止でき、安定した半導体特性を示す薄膜トランジスタを得られることを見出した。 The present inventors, as a semiconductor active layer, using an oxide semiconductor film having regions with different resistivity in the layer thickness direction, the oxide semiconductor film resistivity of the gate insulating film side of the source electrode and the drain electrode side of the by lower than the specific resistance, a low threshold voltage, high on / off ratio, high mobility, low S values, and can prevent the influence of the ambient atmosphere of oxygen partial pressure, the thin film transistor shown stable semiconductor properties It was found to be obtained.

本発明によれば、以下の薄膜トランジスタを提供できる。 The present invention can provide the following thin film transistor.
1. 1. ソース電極及びドレイン電極と、前記ソース電極及びドレイン電極に接しており、層厚方向で比抵抗が異なり、結晶酸化物を含む酸化物半導体膜と、ゲート電極と、前記ゲート電極と前記酸化物半導体膜の間にゲート絶縁膜を有し、前記酸化物半導体膜のゲート絶縁膜側の比抵抗が、ソース電極及びドレイン電極側の比抵抗に比べて低い薄膜トランジスタ。 A source electrode and a drain electrode, in contact with the source electrode and the drain electrode, different specific resistance layer thickness direction, and the oxide semiconductor film containing a crystalline oxide, a gate electrode, the oxide semiconductor and the gate electrode a gate insulating film between the film, the oxide specific resistance of the gate insulating film side of the semiconductor film is lower thin film transistors as compared with the specific resistance of the source electrode and the drain electrode side.
2. 2. 前記酸化物半導体膜が単一組成の化合物からなり、厚層方向に結晶性が異なっている1に記載の薄膜トランジスタ。 The oxide semiconductor film is made of compounds having a single composition, thin film transistor according to one of crystallinity thick layer direction are different.
3. 3. 前記酸化物半導体膜が2層以上の結晶性が異なる半導体層を積層した構造を有する1に記載の薄膜トランジスタ。 The thin film transistor according to 1, wherein the oxide semiconductor film has a structure in which two or more layers of crystallinity is laminated different semiconductor layers.
4. 4. 前記酸化物半導体膜の組成が厚層方向で異なっている1に記載の薄膜トランジスタ。 The thin film transistor according to 1 the composition of the oxide semiconductor film is different in thickness layer direction.
5. 5. 前記酸化物半導体膜が、インジウム、スズ、亜鉛、イットリビウム及びガリウムから選択される少なくとも1つの元素を含む1〜4のいずれかに記載の薄膜トランジスタ。 The oxide semiconductor film is a thin film transistor according to any one of 1 to 4, including indium, tin, zinc, at least one element selected from yttrium and gallium.
6. 6. 前記酸化物半導体膜がインジウム元素を含み、酸素元素を除く全元素に占める前記インジウム元素の含有率が90原子%以上100原子%以下である1〜5のいずれかに記載の薄膜トランジスタ。 The oxide semiconductor film comprises indium element, the thin film transistor of the content of the indium element in the total elements excluding oxygen element according to any one of 1 to 5 or less 100 atomic% 90 atomic% or more.
7. 7. 前記酸化物半導体膜が、インジウム元素、正二価の金属元素及び酸素元素を含有する薄膜からなり、前記酸化物半導体膜の前記ソース電極及びドレイン電極側の面の正二価元素濃度が、前記ゲート絶縁膜側の面の正二価の金属元素濃度よりも、0原子%〜10原子%高い1〜4のいずれかに記載の薄膜トランジスタ。 The oxide semiconductor film is indium element, made of a thin film containing a positive divalent metal element and oxygen element, the positive divalent element concentration of the surface of the source electrode and the drain electrode side of the oxide semiconductor film, the gate insulating than positive divalent metal element concentration of the surface of the film side, a thin film transistor according to any one of 0 atomic% to 10 atomic% higher 1-4.
8. 8. 前記酸化物半導体膜の前記ゲート絶縁膜側の面の四端子法で求めた比抵抗が10 〜10 Ωcmであり、前記ソース電極及びドレイン電極側の面の比抵抗が10 −3 〜10 −1 Ωcmである1〜7のいずれかに記載の薄膜トランジスタ。 The oxide specific resistance obtained by the four-terminal method of the gate insulating film side of the surface of the semiconductor film is 10 1 to 10 3 [Omega] cm, the resistivity of the surface of the source electrode and the drain electrode side 10 -3 to 10 the thin film transistor according to any one of 1 to 7 is -1 [Omega] cm.
9. 9. 前記酸化物半導体膜を、スパッタリング法で形成する工程を含む1〜8のいずれかに記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to any one of 1 to 8, including the step of the oxide semiconductor film is formed by sputtering.
10. 10. 前記酸化物半導体膜を、レーザーアニール装置、ランプアニール装置、急速熱アニール装置、又は電気加熱装置により結晶化させる工程を含む9に記載の薄膜トランジスタの製造方法。 The oxide semiconductor film, a laser annealing apparatus, a lamp annealing apparatus, a rapid thermal annealer, or thin film transistor manufacturing method according to 9 including the step of crystallizing the electric heating device.

本発明によれば、トランジスタ特性に優れ、酸素分圧等の周囲の雰囲気の影響を防止でき、安定した動作を示す薄膜トランジスタを提供することができる。 According to the present invention, excellent transistor characteristics, can prevent the influence of the ambient oxygen partial pressure atmosphere, it is possible to provide a thin film transistor showing a stable operation. また、キャリア密度、移動度が高い半導体材料を利用した高性能な薄膜トランジスタを提供することができる。 Further, it is possible to provide a high-performance thin film transistor using a carrier density, high mobility semiconductor material.

本発明の薄膜トランジスタは、ソース電極及びドレイン電極と、ソース電極及びドレイン電極に接しており、層厚方向で比抵抗が異なり、結晶酸化物を含む酸化物半導体膜と、ゲート絶縁膜を介して酸化物半導体膜に対向するように設けられたゲート電極を有する。 The thin film transistor of the present invention includes a source electrode and a drain electrode is in contact with the source electrode and the drain electrode, different specific resistance layer thickness direction, through an oxide semiconductor film including a crystalline oxide, the gate insulating film oxide having a gate electrode provided so as to face the object a semiconductor film. そして、酸化物半導体膜のゲート絶縁膜側の比抵抗が、ソース電極及びドレイン電極側の比抵抗に比べて低いことを特徴とする。 The specific resistance of the gate insulating film side of the oxide semiconductor film, and wherein the lower than the specific resistance of the source electrode and the drain electrode side. これにより、閾値電圧が低く、on−off比、移動度が高く、またノーマリーオフを示すとともに低いS値を示す薄膜トランジスタとなる。 Thus, low threshold voltage, on-off ratio, high mobility, also a thin film transistor exhibiting a low S values ​​together showing a normally-off.

ここで、「層厚方向で比抵抗が異なる」とは、酸化物半導体膜のゲート絶縁膜側の比抵抗と、ソース電極及びドレイン電極側の比抵抗が異なっていればよいことを意味し、このような酸化物半導体膜として、下記のものが例示できる。 Here, the "specific resistance layer thickness direction are different" means the specific resistance of the gate insulating film side of the oxide semiconductor film, that it is sufficient that different specific resistance of the source electrode and the drain electrode side, as such an oxide semiconductor film, the following may be exemplified.
(1)単一組成の化合物からなるが、厚層方向に結晶性を異ならせることで、膜の比抵抗を変化させたもの(2)2層以上の結晶性が異なる半導体層を積層したもの(3)組成が厚層方向で異なるもの (1) those consists compound having a single composition, by varying the crystallinity thick layer direction, in which one of changing the relative resistance of the membrane (2) two or more layers of crystallinity is laminated different semiconductor layers (3) the composition is different thicknesses layer direction things

また、酸化物半導体膜が結晶酸化物を含むことは、電子顕微鏡もしくは透過型電子顕微鏡で結晶を含むことが確認できる。 Further, the oxide semiconductor film comprises a crystalline oxide can be confirmed to contain crystals with an electron microscope or a transmission electron microscope.
結晶酸化物を含む半導体膜は、単結晶膜、エピタキシャル膜及び多結晶膜のいずれであってもよく、工業生産が容易かつ大面積化が可能であることから、好ましくはエピタキシャル膜及び多結晶膜であり、特に好ましくは多結晶膜である。 Semiconductor film containing a crystalline oxide is a single crystal film may be any of an epitaxial layer and the polycrystalline layer, since the industrial production is possible easy and a large area, preferably an epitaxial film and the polycrystalline film , still more preferably from polycrystalline film. また、半導体膜は単一組成でもよく、ゲート電極側とソース・ドレイン電極側で結晶性が異なる場合も含まれる。 The semiconductor film may be a single composition, crystallinity is included may differ in gate electrode side and the source-drain electrode side. 尚、結晶性が異なるとは、各層におけるX線回折から得られた回折ピーク線幅の違いを意味する。 Note that the crystallinity is different, it means the difference of the diffraction peak line width obtained from X-ray diffraction in each layer.

多結晶膜の場合、ナノクリスタルであることが好ましい。 For a polycrystalline film, it is preferable that the nanocrystal. X線回折からScherrer's equationを用いて求めた平均結晶粒径は通常500nm以下、好ましくは300nm以下、より好ましくは150nm以下、さらに好ましくは80nm以下である。 The average grain diameter determined by using the Scherrer's equation from X-ray diffraction is generally 500nm or less, preferably 300nm or less, more preferably 150nm or less, more preferably 80nm or less. 500nmより大きいと、トランジスタを微細化した際のばらつきが大きくなる恐れがある。 And 500nm greater, it may fluctuate when the miniaturized transistor increases.
以下、本発明の薄膜トランジスタの実施形態について、図面を参照しながら説明する。 Hereinafter, an embodiment of the thin film transistor of the present invention will be described with reference to the drawings.

図1は、本発明の薄膜トランジスタの第1の実施形態を示す概略断面図である。 Figure 1 is a schematic sectional view showing a first embodiment of the thin film transistor of the present invention.
薄膜トランジスタ1は、基板10及びゲート絶縁膜30の間にゲート電極20を挟持しており、ゲート絶縁膜30上には第1の結晶質層42及び第2の結晶質層44が積層してなる酸化物半導体膜40が活性層として積層されている。 Thin film transistor 1 is held between the gate electrode 20 between the substrate 10 and the gate insulating film 30, formed by the first crystalline layer 42 and the second crystalline layer 44 is laminated on the gate insulating film 30 the oxide semiconductor film 40 is laminated as an active layer. さらに、酸化物半導体膜40上にソース電極50及びドレイン電極52がそれぞれ設けられており、酸化物半導体膜40、ソース電極50及びドレイン電極52で囲まれた部分にチャンネル部60を形成している。 Further, the oxide semiconductor film 40 on which the source electrode 50 and drain electrode 52 is provided on each of the oxide semiconductor film 40 to form a channel portion 60 to the portion surrounded by the source electrode 50 and drain electrode 52 .
尚、この薄膜トランジスタ1はいわゆるチャンネルエッチ型薄膜トランジスタである。 Incidentally, the thin film transistor 1 is a so-called channel etched thin film transistor.

本発明の薄膜トランジスタ1において、活性層である酸化物半導体膜40は、第1の結晶質層42及び第2の結晶質層44が積層した構造を有する。 In the thin film transistor 1 of the present invention, the oxide semiconductor film 40 is an active layer has a structure in which first crystalline layer 42 and the second crystalline layer 44 are laminated. ゲート絶縁膜30側の第1の結晶質層42は、ソース電極50及びドレイン電極52側の第2の結晶質層44に比べ比抵抗が小さい。 First crystalline layer of the gate insulating film 30 side 42 is smaller than resistivity in a second crystalline layer 44 of the source electrode 50 and drain electrode 52 side. これにより、閾値電圧が低く、on−off比、移動度が高く、またノーマリーオフを示すとともに低いS値を示す薄膜トランジスタとなる。 Thus, low threshold voltage, on-off ratio, high mobility, also a thin film transistor exhibiting a low S values ​​together showing a normally-off.
また、酸素分圧等の周囲の雰囲気の影響を防止でき、薄膜トランジスタの安定性を向上させることができる。 Further, it is possible to prevent the influence of the ambient oxygen partial pressure atmosphere, it is possible to improve the stability of the thin film transistor. 安定性向上の結果、大気下及び真空下のいずれの雰囲気下であっても、電界効果移動度及びon−off比が高く、また、ノーマリーオフを示すとともに、ピンチオフが明瞭である薄膜トランジスタとすることができる。 Result of stability improvement, even under any atmosphere under atmospheric and under vacuum, high field-effect mobility and on-off ratio, also with showing a normally-off, the thin film transistor pinch-off is clearly be able to.
さらに、薄膜トランジスタは高い安定性を有するため、エッチストッパー層を積層する必要がなく、大面積化が可能である。 Further, the thin film transistor has a high stability, it is not necessary to laminate the etch stopper layer, it can have a large area.

酸化物半導体膜40の膜厚は、通常3〜500nmであり、好ましくは5〜200nm、より好ましくは10〜80nm、特に好ましくは15〜60nmである。 The thickness of the oxide semiconductor film 40 is usually 3 to 500 nm, preferably 5 to 200 nm, more preferably 10 to 80 nm, particularly preferably 15 to 60 nm. 酸化物半導体膜40の膜厚が3〜500nmであれば、膜質が均一な酸化物半導体膜の成膜ができ、成膜時間が短くなることで、生産効率が向上するため好ましい。 If the thickness of the oxide semiconductor film 40 is 3 to 500 nm, the film quality can be formed film having a uniform oxide semiconductor film, since the film forming time becomes shorter, preferably to improve the production efficiency. また、薄膜トランジスタがノーマリーオフとなり、消費電力が小さくなる点においても好ましい。 Further, the thin film transistor to be normally-off, the power consumption is preferred even at small point.

第1の結晶質層42の膜厚は、通常1〜200nmであり、好ましくは2〜100nm、より好ましくは3〜70nmである。 The thickness of the first crystalline layer 42 is generally 1 to 200 nm, preferably 2 to 100 nm, more preferably 3~70Nm. 第1の結晶質層42の膜厚が1〜200nmであれば、膜質を均一に成膜でき、加工精度が向上し、かつ、移動度が向上するため、好ましい。 If the thickness of the first crystalline layer 42 is 1 to 200 nm, the film quality can uniformly deposited, improves processing accuracy, and, since the mobility is improved, which is preferable.

第2の結晶質層44の膜厚は、好ましくは2nm以上、より好ましくは5nm以上、さらに好ましくは10nm以上、特に好ましくは20nm以上である。 Thickness of the second crystalline layer 44 is preferably 2nm or more, more preferably 5nm or more, more preferably 10nm or more, and particularly preferably 20nm or more. 第2の結晶質層44の膜厚が2nm以上であれば、閾値電圧が低すぎず、ノーマリーオンとなるため好ましい。 If the thickness of the second crystalline layer 44 is 2nm or more, the threshold voltage is not too low, which is preferable normally-on. 尚、結晶質層44の膜厚は、200nm以下であれば移動度の低下や加工精度の低下を回避できるため好ましい。 The thickness of the crystalline layer 44 is preferable because it can avoid a decrease in mobility and a decrease in machining accuracy if 200nm or less.

第1の結晶質層42の厚みが第2の結晶質層44の厚みより厚い方が好ましく、第1の結晶質層42と第2の結晶質層44との膜厚比(第1の結晶質層42/第2の結晶質層44)は1以上が好ましくは、さらに好ましくは2.3以上、特に好ましくは4以上、最も好ましくは9以上である。 Preferably the thickness of the first crystalline layer 42 is thicker than the thickness of the second crystalline layer 44, the thickness ratio of the first crystalline layer 42 and the second crystalline layer 44 (first crystal the quality layer 42 / second crystalline layer 44) is preferably 1 or more, more preferably 2.3 or more, particularly preferably 4 or more, and most preferably 9 or more. 特に、第1の結晶質層42と第2の結晶質層44の膜厚比が9以上であれば、ノーマリーオフ動作を示し、かつ十分低いオフ電流値、高移動度が期待できるため好ましい。 In particular, if the first crystalline layer 42 thickness ratio of the second crystalline layer 44 is 9 or more, it shows the normally-off operation, and sufficiently low off current value is preferable because the high mobility can be expected .

本発明の酸化物半導体膜がインジウム元素および正二価の金属元素を含む場合、第1層の比抵抗/第2層の比抵抗が10〜10 であれば移動度を高くし、オフ電流値、閾値電圧、さらにS値を効果的に低減できるため好ましい。 When the oxide semiconductor film of the present invention comprises indium element and a positive divalent metal element, the resistivity / resistivity of the second layer of the first layer is high mobility if 10 to 10 5, the off current value , the threshold voltage, preferably to further effectively reduce the S value.

本実施形態では、第1の結晶質層42が結晶質層であるので、PANに代表されるエッチング液等に対する耐薬品性が向上し、半導体膜上の金属配線がウェットエッチングできる、また、屈折率が小さく多層膜とした際の光透過率が向上しやすいため好ましい。 In the present embodiment, since the first crystalline layer 42 is crystalline layer, the chemical resistance is improved with respect to the etching solution or the like typified by PAN, metal wiring on the semiconductor film can be wet etching, also, refraction It preferred for easily improving the light transmittance when the rate was as small multilayer film. さらに、雰囲気ガス中の酸素や水等を吸着して、電気特性が変化することによる、特性のバラツキが発生するおそれもなく、歩留まりの低下も回避できる点においても好ましい。 Furthermore, by adsorbing oxygen or water in the atmospheric gas, due to the fact that the electrical characteristics are changed, without risk of variation in characteristics occurs, also preferred in that it can also avoid reduction in yield.

尚、酸化物半導体膜40は、第1の結晶質層42及び第2の結晶質層44に限定されない。 Note that the oxide semiconductor film 40 is not limited to the first crystalline layer 42 and the second crystalline layer 44. 例えば、酸化物半導体膜40は3層以上の結晶質層からなる多層構造を有してもよい。 For example, the oxide semiconductor film 40 may have a multilayer structure of three layers or more crystalline layer.
また、ソース電極50及びドレイン電極52等も、他の形態であってもよい。 Also, like the source electrode 50 and drain electrode 52 also may be in other forms.
図2は薄膜トランジスタ1の変形例を示す概略断面図である。 Figure 2 is a schematic sectional view showing a modified example of the thin film transistor 1. 尚、図1と同じ部材には同じ参照番号を付してその説明を省略する。 Incidentally, the same members as in FIG. 1 and will not be described with the same reference numerals.
ソース電極50及びドレイン電極52の各電極は通常第2の結晶質層44のみに接触する構造をとるが、本変形例においては、図2に示すように酸化物半導体層40の端部を覆うような構造であってもよい。 Each electrode of the source electrode 50 and drain electrode 52 takes a regular structure in contact only with the second crystalline layer 44, but in this modification, covers the end portion of the oxide semiconductor layer 40 as shown in FIG. 2 it may have a structure such as.

本発明の薄膜トランジスタは、上述した第1の実施形態に限定されない。 The thin film transistor of the present invention is not limited to the first embodiment described above. 以下に例示する構造であってもよい。 It may have a structure illustrated below.
図3は、本発明の薄膜トランジスタの第2の実施形態を示す断面図である。 Figure 3 is a sectional view showing a second embodiment of the thin film transistor of the present invention.
薄膜トランジスタ2は、積層構造を有する酸化物半導体膜40に代えて、単層構造である酸化物半導体膜41を形成した他は、第1の実施形態の薄膜トランジスタ1と同じ構造を有する。 TFT 2, instead of the oxide semiconductor film 40 having a laminated structure, except that the formation of the oxide semiconductor film 41 is a single-layer structure has the same structure as the thin film transistor 1 of the first embodiment.
酸化物半導体膜41は、結晶性の異なる明確な層を複数有するのではなく、単一層の中で、徐々に結晶性が変化する傾斜材料のような構造を有する。 The oxide semiconductor film 41, rather than having a plurality of crystallinity of different distinct layers, within a single layer, having a structure such as a gradual gradient material the crystallinity changes. 結晶性が変化することによって、酸化物半導体膜41のゲート絶縁膜30側の面部分は、ソース電極50及びドレイン電極52側の面部分に比べ比抵抗が小さくなっている。 By crystallinity is changed, the surface portion of the gate insulating film 30 side of the oxide semiconductor film 41, ratio than the surface portion of the source electrode 50 and drain electrode 52 side resistor is smaller.
このように、本発明において酸化物半導体膜は、厚層方向に比抵抗が変化すれば、層同士の境界は必ずしも明瞭でなくともよい。 Thus, the oxide semiconductor film in the present invention, if the change is resistivity in the thick layer direction, the boundary between layers may not necessarily clear. 例えば、段階的に結晶性、組成等が変化していてもよい。 For example, stepwise crystalline, may composition and the like are not changed.
尚、酸化物半導体膜41の膜厚は、上述した第1の実施形態と同様である。 The thickness of the oxide semiconductor film 41 is the same as the first embodiment described above.

図4は、本発明の薄膜トランジスタの第3の実施形態を示す断面図である。 Figure 4 is a sectional view showing a third embodiment of the thin film transistor of the present invention.
薄膜トランジスタ3は、ゲート絶縁膜30上に、酸化物半導体膜40、ソース電極50、ドレイン電極52を覆うようにして保護膜70を設けたほかは、第1の実施形態の薄膜トランジスタ1と同じ構造を有する。 TFT 3, on the gate insulating film 30, the oxide semiconductor film 40, the source electrode 50, except that a protective film 70 so as to cover the drain electrode 52, the same structure as the thin film transistor 1 of the first embodiment a.

保護膜70としては、SiN 、SiO 等の絶縁膜と同じ材料からなる膜、又はポリイミド、パリレン等の有機絶縁膜を用いることができる。 As the protective film 70, SiN x, made of the same material as the insulating film such as SiO 2 film, or polyimide, it may be an organic insulating film such as parylene. また、無機絶縁膜及び有機絶縁膜を積層及び/又は混合した保護膜でもよい。 Also, an inorganic insulating film and an organic insulating film or a laminated and / or mixed protective film.

図5は、本発明の薄膜トランジスタの第4の実施形態を示す断面図である。 Figure 5 is a sectional view showing a fourth embodiment of a thin film transistor of the present invention.
薄膜トランジスタ4は、酸化物半導体膜40上にエッチストッパー80を設けたほかは第1の実施形態の薄膜トランジスタ1と同じ構造を有する。 TFT 4, in addition to providing the etch stopper 80 over the oxide semiconductor film 40 has the same structure as the thin film transistor 1 of the first embodiment.
尚、薄膜トランジスタ4は、いわゆるエッチストッパー型薄膜トランジスタである。 Incidentally, the thin film transistor 4 is a so-called etching stopper type TFT.
エッチストッパー80は例えばSiN 等からなる層であり、これを酸化物半導体膜上に設けることにより、薄膜トランジスタ4の安定性を向上させることができる。 Etch stopper 80 is a layer made of, for example, SiN x or the like, which by providing the oxide semiconductor film, it is possible to improve the stability of the thin film transistor 4.

図6は、本発明の薄膜トランジスタの第5の実施形態を示す断面図である。 Figure 6 is a sectional view showing a fifth embodiment of the thin film transistor of the present invention.
薄膜トランジスタ5は、酸化物半導体膜40を覆うように設けられた層間絶縁膜90を有し、この層間絶縁膜90は2つのビアホール100を有する。 TFT 5 has an interlayer insulating film 90 provided so as to cover the oxide semiconductor film 40, the interlayer insulating film 90 has two holes 100. 酸化物半導体膜40はビアホール100を介して、ソース電極50及びドレイン電極52と電気的に接続しており、2つのビアホール100によってソース電極50及びドレイン電極52が確実に隔てられた構造となっている。 The oxide semiconductor film 40 through the via hole 100, is electrically connected to the source electrode 50 and drain electrode 52, becomes the source electrode 50 and drain electrode 52 by two via holes 100 are spaced securely structure there. このような構造を有する薄膜トランジスタをビアホール型薄膜トランジスタと言い、ソース電極50及びドレイン電極52が確実かつ容易に製造でき、歩留まりが改善されるとともに、製造原価のコストダウンを図ることができる。 A thin film transistor having such a structure called a via hole type thin film transistor, the source electrode 50 and drain electrode 52 can be reliably and easily produced, with a yield is improved, it is possible to reduce production cost.

層間絶縁膜90としては、例えばSiNx、SiO2等の無機物、又はポリイミド、パリレン等の有機絶縁物を用いることができる。 The interlayer insulating film 90, for example SiNx, SiO2 or the like inorganic, or polyimide, may be an organic insulating material such as parylene. また、無機物及び有機物を積層及び/又は混合してからなる膜が挙げられる。 Also include film made from inorganic and organic laminated and / or mixed. また、その厚みは例えば50〜500nmである。 Further, a thickness of 50~500nm example.

図7は、本発明の薄膜トランジスタの第6の実施形態を示す断面図である。 Figure 7 is a sectional view showing a sixth embodiment of the thin film transistor of the present invention.
薄膜トランジスタ6は、基板上にソース電極50及びドレイン電極52を有し、それらの上及び両電極の間隙に、第1の結晶質層42及び第2の結晶質層44からなる酸化物半導体膜40が積層している。 TFT 6, a source electrode 50 and drain electrode 52 on the substrate, the gap on them and the electrodes, the oxide semiconductor film comprising a first crystalline layer 42 and the second crystalline layer 44 40 There has been laminated. この酸化物半導体膜40を覆うようにして、ゲート絶縁膜30が積層しており、ゲート絶縁膜30上にゲート電極20が積層している。 So as to cover the oxide semiconductor film 40, a gate insulating film 30 is laminated, the gate electrode 20 are stacked on the gate insulating film 30.
このような構造を有する薄膜トランジスタをトップゲート型薄膜トランジスタといい、少ない製造工程で製造することができることから、製造原価のコストダウンを図ることができる。 A thin film transistor having such a structure is called a top-gate thin film transistor, since it can be manufactured with fewer manufacturing steps, it is possible to reduce production cost.
以下、本発明の薄膜トランジスタの特徴部分である酸化物半導体膜について詳細に説明し、その後、他の構成部材について説明する。 Hereinafter, described in detail oxide semiconductor film which is a characteristic part of the thin film transistor of the present invention, then, will be described other components. 尚、基板等については、本技術分野で公知のものが使用できる。 Incidentally, the substrate or the like, known ones can be used in the art.

1. 1. 酸化物半導体膜 上述したとおり、本発明で使用する酸化物半導体膜は、厚方向に異なる比抵抗の領域を有する結晶酸化物を含む半導体膜である。 As the oxide semiconductor film described above, the oxide semiconductor film used in the present invention is a semiconductor film containing a crystalline oxide having regions with different resistivity in the thickness direction.
酸化物半導体膜は、好ましくは亜鉛元素、スズ元素、ガリウム元素、インジウム元素、さらに好ましく亜鉛元素、スズ元素、インジウム元素、特に好ましくはインジウム元素を含む。 Oxide semiconductor film preferably comprises zinc element, tin element, gallium element, indium element, more preferably zinc element, tin element, indium element, particularly preferably indium element. この場合、酸素を除く全元素に占めるインジウム元素の含有率は、好ましくは90原子%以上100原子%以下であり、より好ましくは91原子%以上99原子%以下である。 In this case, the content of indium element in the total elements except oxygen is preferably 100 atomic% to 90 atomic%, more preferably at most 99 atomic% 91 atomic% or more. インジウム元素の含有率が90原子%未満の場合、結晶質層の結晶化温度が高くなり、結晶質層の積層が困難となるおそれがあるうえ、得られる薄膜トランジスタの移動度が低下するおそれがある。 If the content of indium element is less than 90 atomic%, the crystallization temperature of the crystalline layer becomes high, after the lamination of the crystalline layer may become difficult, there is a possibility that the mobility of the obtained thin film transistor is reduced .

酸化物半導体膜は、特に限定されるものではないが、1種以上の正二価の金属元素の添加、結晶性を調整等により、効果的に層厚方向に異なる比抵抗を得ることができる。 The oxide semiconductor film is not particularly limited, it is possible to obtain addition of one or more positive divalent metal element, the adjustment of the crystallinity, effectively the different resistivity in the layer thickness direction.
正二価の金属元素とは、イオン状態での価数として正二価を取り得る元素であり、半導体膜が正三価の金属元素であるインジウムを含む場合に、さらに正二価の金属元素を含むと、酸素欠損により生じる電子を制御することができ、キャリア密度を低く保つことができ、正二価の金属元素の添加量により、比抵抗を調整することができる。 The positive divalent metal element, an element which can take a positive divalent as the valence in the ionic state, when the semiconductor film comprises indium is positive trivalent metal elements, further comprising a positive divalent metal element, it is possible to control the electrons generated by oxygen deficiency, the carrier density can be kept low, the amount of positive divalent metal element, it is possible to adjust the resistivity.

上記正二価の金属元素としては、Zn,Be,Mg,Ca,Sr,Ba,Ti,V,Cr,Mn,Fe,Co,Ni,Pd,Pt,Cu,Ag,Cd,Hg,Sm,Eu,Yb等が挙げられる。 Examples of the positive divalent metal elements, Zn, Be, Mg, Ca, Sr, Ba, Ti, V, Cr, Mn, Fe, Co, Ni, Pd, Pt, Cu, Ag, Cd, Hg, Sm, Eu , Yb, and the like. 効率的にキャリア濃度を制御できる観点から、好ましくはZn,Mg,Mn,Co,Ni,Cu及びCaである。 From the viewpoint of efficiently controlling the carrier concentration, preferably Zn, Mg, Mn, Co, Ni, Cu and Ca.
上記好ましい正二価の金属元素のうち、添加によるキャリア制御効果の観点からでは、より好ましくはCu及びNiであり、透過率及びバンドギャップの広さの観点からでは、より好ましくはZn及びMgである。 Among the preferred positive divalent metal element, than from the point of view of the carrier control effect by the addition, and more preferably Cu and Ni, than from the viewpoint of transmittance and band gap size, more preferably in Zn and Mg .
これらの正二価の金属元素は、酸素欠損により生じる電子の制御効果を損なわない範囲内で複数組合せて使用してもよい。 These positive divalent metal element, may be used in multiple combinations within a range that does not impair the effect of controlling electrons generated by oxygen deficiency.

酸化物半導体膜がインジウム元素及び正二価の金属元素を含む場合、インジウム[In]と正二価の金属元素[X]の原子比[X/(X+In)]は、好ましくは0.0001〜0.13である。 When the oxide semiconductor film comprises an indium element and a positive divalent metal element, the atomic ratio of indium [In] and positive divalent metal element [X] [X / (X + In)] is preferably from 0.0001 to 0. it is 13.
原子比[X/(X+In)]が0.0001未満の場合、正二価の金属元素の含有率が少なく、キャリア数が制御できないおそれがある。 If the atomic ratio [X / (X + In)] is less than 0.0001, less the content of the positive divalent metal element, the number of carriers which may not be controlled. 一方、原子比[X/(X+In)]が0.13を超える場合、酸化物半導体膜の界面又は表面が変質しやすくなって不安定となる、酸化物半導体膜の結晶化温度が高なって結晶化が困難になる、キャリア濃度が高くなる、ホール移動度が低下する、トランジスタを駆動させた際に閾値電圧が変動する、及び駆動が不安定となるおそれがある。 On the other hand, if the atomic ratio [X / (X + In)] is more than 0.13, oxide interface or surface of the semiconductor film becomes unstable is easily deteriorated, and the crystallization temperature of the oxide semiconductor film becomes high crystallization becomes difficult, the carrier concentration increases, the hole mobility is lowered, the threshold voltage varies when the to drive the transistor, and the drive may become unstable.

また、酸化物半導体膜が酸化インジウム及び正二価の金属元素の酸化物を含む場合、通常は酸化インジウム及び正二価の金属元素の酸化物の合計質量を酸化物半導体膜の質量に対して50質量%以上とするとよく、好ましくは65質量%以上、より好ましくは80質量%以上、さらに好ましくは90質量%以上、特に好ましくは95質量%以上である。 The oxide when the semiconductor film comprises an oxide of indium oxide and a positive divalent metal element, 50 mass usually the total mass of the oxides of indium oxide and a positive divalent metal element relative to the weight of the oxide semiconductor film % good When more, preferably 65 mass% or more, more preferably 80 wt% or more, more preferably 90 mass% or more, particularly preferably 95 mass% or more. 酸化インジウム及び正二価の金属元素の酸化物の合計質量が50質量%未満の場合、酸化物半導体膜の移動度が低下する等、本発明の効果が十分に現れないおそれがある。 If the total mass of the oxides of indium oxide and a positive divalent metal element is less than 50 wt%, etc. of the mobility of the oxide semiconductor film is lowered, the effect of the present invention may not appear sufficiently.

酸化物半導体膜は、さらに正三価の金属元素を含んでもよい。 The oxide semiconductor film may further comprise a positive trivalent metal element. 正三価の金属元素とは、イオン状態での価数として正三価を取りうる元素である。 The positive trivalent metal element, an element which can take a positive trivalent as the valence in the ionic state.
上記正三価の金属元素としては、Ga、Al、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Y等が挙げられる。 The metal element of the positive trivalent, Ga, Al, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Y, and the like. 正三価の金属元素は、2種以上含まれていてもよい。 Positive trivalent metal element may be contained two or more.
三価の金属元素を含むと、酸素欠損により生じる電子を制御することができ、キャリア密度を低く保つことができ、正三価の金属元素の添加量により、比抵抗を調整することができる。 To include trivalent metallic element, it is possible to control the electrons generated by oxygen deficiency, the carrier density can be kept low, the addition amount of the trivalent metal element, it is possible to adjust the resistivity.

酸化物半導体膜が、さらにSn等の正四価の金属元素を微量に含むと、Zn等の正二価の金属元素が、正三価の金属元素であるインジウムに対して、価数のバランスがとれ、酸化物半導体膜を安定化でき好ましい。 Oxide semiconductor film, further comprising a positive tetravalent metal element such as Sn in trace amounts, the positive divalent metal element such as Zn is, with respect to indium is positive trivalent metal elements, balanced valence, preferred can be stabilized oxide semiconductor film. 但し、酸化物半導体膜が正四価の金属元素を多量に含むと、キャリア密度が多くなりすぎ、薄膜トランジスタとした場合に、オフ電流が高くなるおそれがある。 However, the oxide semiconductor film is in a large amount includes a positive tetravalent metal element, the carrier density is too large, when a thin film transistor, there is a possibility that the off current is high. 正四価の金属元素の含有量は、好ましくは酸化物半導体膜に含まれる正三価の金属元素の0.01原子%〜10原子%である。 The content of the positive tetravalent metal element is preferably 0.01 to 10 atomic% of positive trivalent metal element included in the oxide semiconductor film.

正四価の金属元素の含有量を質量で定義する場合、正四価の金属元素の含有量は酸化物半導体膜全体の質量に対して、好ましくは3質量%以下であり、より好ましくは2質量%以下であり、特に好ましくは1質量%以下である。 When defining the content of the positive tetravalent metal elements by mass, with respect to the positive tetravalent content of the entire oxide semiconductor film mass of the metal elements, preferably 3 wt% or less, more preferably 2 wt% or less, particularly preferably at most 1 mass%. 正四価の金属元素の含有量の含有量が3質量%を超える場合、キャリア密度を低濃度に制御できないおそれがある。 When the content of the content of the positive tetravalent metal elements exceeds 3 mass%, it may not be controlled carrier density at a low concentration.

例えば、酸化物半導体膜がインジウム、亜鉛(正二価の金属元素)、ガリウム(正三価の金属元素)、イットリビウム(正三価の金属元素)及びスズ(正四価の金属元素)からなる群から選択される少なくとも1種以上を含むことにより、高い移動度を実現することができる。 For example, indium oxide semiconductor film, a zinc (positive divalent metal element), gallium (positive trivalent metal element) selected from the group consisting of ytterbium (positive trivalent metal element) and tin (positive tetravalent metal element) by containing at least one that can realize a high mobility. 尚、酸化物半導体膜の移動度は、成膜時における雰囲気ガス中の酸素分圧、及び雰囲気ガス中のH O及びH 含有量を調整することにより制御できる。 Incidentally, the mobility of the oxide semiconductor film can be controlled by adjusting the oxygen partial pressure, and H 2 O and H 2 content in the atmospheric gas in the atmospheric gas at the time of film formation.

また、酸化物半導体膜はインジウム元素、正二価の金属元素及び酸素元素を含有する薄膜からなり、酸化物半導体膜のソース電極及びドレイン電極側の面の正二価の金属元素の濃度が、ゲート絶縁膜側の面の正二価の金属元素濃度よりも、0原子%〜10原子%高いことが好ましい。 The oxide semiconductor film is indium element consists thin film containing positive divalent metal element and oxygen element, the concentration of the positive divalent metal element surface of the source electrode and the drain electrode side of the oxide semiconductor film, a gate insulating than positive divalent metal element concentration of the surface of the film side, it is preferable 0 atom% to 10 atom% higher.
これにより、酸化物半導体膜の比抵抗が高くなり、オフ電流が低減し、高移動度を維持しつつ、高いon/off比を得ること期待できる。 Thus, the higher the resistivity of the oxide semiconductor film, the off current is reduced, while maintaining a high mobility can be expected to obtain a high on / off ratio.

尚、酸化物半導体膜の組成は、例えば、スパッタリングターゲットの組成を調整することで制御できる。 The composition of the oxide semiconductor film, for example, can be controlled by adjusting the composition of the sputtering target.
また、酸化物半導体膜の組成は、ICP(Inductively Coupled Plasma)測定により、各元素の存在量を測定することで求めることができる。 The composition of the oxide semiconductor film, by ICP (Inductively Coupled Plasma) measurements can be determined by measuring the abundance of each element.

酸化物半導体膜は、好ましくはインジウムのビックスバイト型結晶構造を示す。 The oxide semiconductor film is preferably a bixbite type crystal structure of indium. 酸化物半導体膜がビックスバイト構造をとることでホール移動度を高くすることができる。 The oxide semiconductor film can be increased hole mobility by taking the bixbyite structure. ビックスバイト型結晶構造はX線回折により確認することができる。 Bixbyite crystal structure can be confirmed by X-ray diffraction.

本発明において、好ましくは酸化物半導体膜のゲート絶縁膜側の導電率が、ソース電極及びドレイン電極側の導電率よりも高い。 In the present invention, preferably the gate insulating film side of the conductivity of the oxide semiconductor film is higher than the conductivity of the source electrode and the drain electrode side. ゲート絶縁膜側の導電率をソース電極及びドレイン電極側の導電率よりも高くすることにより、ゲート電極に閾値電圧以上を印可した際にソース・ドレイン間のオン電流を大きくすることができる。 By the conductivity of the gate insulating film side is made higher than the conductivity of the source electrode and the drain electrode side, it is possible to increase the on-current between the source and drain upon applying a higher threshold voltage to the gate electrode.

本発明において、酸化物半導体膜のソース電極及びドレイン電極側のキャリア密度がゲート絶縁膜側のキャリア密度よりも低い。 In the present invention, the carrier density of the source electrode and the drain electrode side of the oxide semiconductor film is lower than the carrier density of the gate insulating film side.

酸化物半導体膜のキャリア密度は、好ましくは10 18 cm −3未満であり、より好ましくは2×10 17 cm −3未満であり、さらに好ましくは10 17 cm −3未満であり、特に好ましくは2×10 16 cm −3未満である。 The carrier density of the oxide semiconductor film is preferably less than 10 18 cm -3, more preferably less than 2 × 10 17 cm -3, more preferably less than 10 17 cm -3, particularly preferably 2 × less than 10 16 cm -3. 酸化物半導体膜のキャリア密度が10 18 cm −3以上の場合、薄膜トランジスタが駆動しなかったり、駆動してもノーマリーオンになってしまい消費電力が大きくなるおそれがある。 If the carrier density of the oxide semiconductor film is not less than 10 18 cm -3, or not driving thin film transistor, even if the drive there is a risk that the power consumption becomes the normally-on increases.
酸化物半導体膜のキャリア密度の下限としては、例えば10 14 cm −3が挙げられる。 The lower limit of the carrier density of the oxide semiconductor film, for example, include 10 14 cm -3.

閾値電圧以上の電圧印加によりチャンネルが形成されたときの酸化物半導体膜のチャンネル部分の比抵抗は、好ましくは1Ωcm −1以下であり、より好ましくは1×10 −1 Ωcm −1以下であり、さらに好ましくは1×10 −2 Ωcm −1以下であり、特に好ましくは1×10 −3 Ωcm −1以下である。 The specific resistance of the channel portion of the oxide semiconductor film when a channel is formed by a threshold voltage above the voltage application is preferably not 1 .OMEGA.cm -1 or less, more preferably 1 × 10 -1 Ωcm -1 or less, further preferably 1 × 10 -2 Ωcm -1 or less, particularly preferably 1 × 10 -3 Ωcm -1 or less.
尚、上記比抵抗はSSRM測定より得ることができる。 The above specific resistance can be obtained from SSRM measurement.

閾値電圧以上の電圧印加によりチャンネルが形成されたときの酸化物半導体膜のチャンネル部分のキャリア密度は、好ましくは10 −16 cm −3以上であり、より好ましくは10 −17 cm −3以上であり、さらに好ましくは10 −18 cm −3以上であり、特に好ましくは10 −19 cm −3以上である。 The carrier density of the channel portion of the oxide semiconductor film when a channel is formed by a threshold voltage above the voltage application is preferably 10 -16 cm -3 or higher, more preferably at 10 -17 cm -3 or more , still more preferably 10 -18 cm -3 or more, particularly preferably 10 -19 cm -3 or more.

酸化物半導体膜の比抵抗は、好ましくは10 −1 〜10 Ωcmであり、より好ましくは10 −1 〜10 Ωcmであり、特に好ましくは10 〜10 Ωcmである。 Resistivity of the resultant oxide semiconductor film is preferably 10 -1 to 10 8 [Omega] cm, more preferably from 10 -1 to 10 7 [Omega] cm, more preferably from 10 1 ~10 6 Ωcm. 酸化物半導体膜の比抵抗は、四端子法により測定することができる。 Resistivity of the resultant oxide semiconductor film can be measured by the four probe method.
酸化物半導体膜の比抵抗が10 −1 Ωcm未満の場合、酸化物半導体膜に電気が容易に流れ、酸化物半導体膜が半導体薄膜として機能しないおそれがある。 If the resistivity of the oxide semiconductor film is less than 10 -1 [Omega] cm, electricity readily flows in the oxide semiconductor film, there is a possibility that the oxide semiconductor film does not function as a semiconductor thin film. 一方、酸化物半導体膜の比抵抗が10 Ωcmを超える場合、酸化物半導体膜が強い電界をかけないと半導体として機能しないおそれがある。 On the other hand, if the resistivity of the oxide semiconductor film exceeds 10 8 [Omega] cm, which may not function as a semiconductor when the oxide semiconductor film is not subjected to a strong electric field.

本発明では、酸化物半導体膜のゲート絶縁膜側の面の四端子法で求めた比抵抗が10 〜10 Ωcmであり、ソース電極及びドレイン電極側の面の比抵抗が10 −3 〜10 −1 Ωcmであることがこのましい。 In the present invention, the oxide specific resistance obtained by the four-terminal method of surface of the gate insulating film side of the semiconductor film is 10 1 to 10 3 [Omega] cm, the resistivity of the surface of the source electrode and the drain electrode side 10 -3 to It preferred to be 10 -1 [Omega] cm.
酸化物半導体膜の比抵抗の調節は、例えば、アニール処理により結晶性を化学量論比に近づけることで実施できる。 Adjustment of the resistivity of the oxide semiconductor film can be performed, for example, by close to stoichiometric ratio crystallinity by annealing. これにより、酸素欠損が低減し、キャリアー数が減少し、比抵抗を高くすることができる。 This reduces oxygen vacancies, the number of carriers is reduced, thereby increasing the resistivity.

酸化物半導体膜の導電帯及び価電子帯とのエネルギーバンドギャップは、好ましくは2.8eV以上であり、より好ましくは3.0eV以上、さらに好ましくは3.1eV以上、特に好ましくは3.5eV以上である。 Energy band gap of the conduction band and the valence band of the oxide semiconductor film is preferably not less than 2.8 eV, more preferably 3.0eV or more, more preferably 3.1eV or more, and particularly preferably at least 3.5eV it is. 上記エネルギーバンドギャップが2.8eV未満の場合、可視光が照射された際に、酸化物半導体膜の価電子帯の電子が励起されて導電性を示し、漏れ電流が生じやすくなるおそれがある。 If the energy band gap is less than 2.8 eV, when the visible light is irradiated, the excited electrons in the valence band of the oxide semiconductor film shows conductivity, there is a possibility that the leakage current is apt to occur.
尚、上記エネルギーバンドギャップの上限としては、例えば4.5eVが挙げられる。 As the upper limit of the energy band gap, for example, 4.5eV, and the like.

酸化物半導体膜は、例えば、第1のターゲットを用いて基板上に第1の非晶質層を成膜し、成膜と同時に非晶質層を基板温度により加熱処理をして結晶質層とし、第2のターゲットを用いて結晶質層上に第2の非晶質層を成膜し、成膜と同時に非晶質層を基板温度により加熱処理をして結晶質層とすることにより製造できる。 The oxide semiconductor film, for example, the crystalline layer a first amorphous layer is formed on a substrate using a first target, an amorphous layer at the same time as the deposited heat treatment by the substrate temperature by the by, with the second target to deposit a second amorphous layer on the crystalline layer, an amorphous layer at the same time as the deposition by the heat treatment by the substrate temperature and the crystalline layer It can be produced. これにより、結晶質層(半導体層)を積層してなる酸化物半導体膜が得られる。 Thus, the oxide semiconductor film obtained by laminating the crystalline layer (semiconductor layer) is obtained.

具体的に、例えば、インジウム元素及び正二価の金属元素を含む、所定のターゲットを用いて、高温の基板上に非晶質酸化物半導体膜の成膜し、成膜と同時に基板の温度により加熱処理をして第1の結晶質層とし、当該結晶質層上に、別のターゲットを用いて非晶質酸化物半導体膜を成膜し、成膜と同時に基板の温度により加熱処理をして第2の結晶質層とすることにより製造できる。 Specifically heated, for example, including indium element and a positive divalent metal element, with a predetermined target, the deposition of the amorphous oxide semiconductor film on a hot substrate, the temperature of the substrate simultaneously with deposition and processing the first crystalline layer, in the crystalline layer, and forming an amorphous oxide semiconductor film by using a different target, and a heat treatment at a temperature in the substrate simultaneously with deposition It can be produced by a second crystalline layer.

尚、結晶質層を積層してなる酸化物半導体膜は、第1のターゲットを用いて基板上に第1の非晶質層を成膜し、第2のターゲットを用いて第1の非晶質層上に第2の非晶質層を成膜し、第1の非晶質層及び第2の非晶質層からなる積層体を加熱処理することによっても製造できる。 Note that the oxide semiconductor film obtained by laminating the crystalline layer, the first amorphous layer is formed on a substrate using a first target, the first amorphous using a second target the second amorphous layer is deposited on the quality layers can also be produced by heat-treating the laminate of the first amorphous layer and the second amorphous layer.

具体的に、所定の成分を含むターゲットを用いて基板上に非晶質酸化物半導体膜を成膜し、当該非晶質酸化物半導体膜上に、別のターゲットを用いてさらに非晶質酸化物半導体膜を成膜して、含有成分の異なる2層の非晶質酸化物半導体膜とし、最後に加熱処理をして結晶化させることにより、厚層方向に組成の異なる結晶質層を積層してなる酸化物半導体膜を製造するができる。 Specifically, by forming a amorphous oxide semiconductor film on a substrate using a target containing predetermined components, on the amorphous oxide semiconductor film, further amorphous oxidized using different target by forming a sEMICONDUCTOR film, the amorphous oxide semiconductor film of two different layers having containing component, by crystallization by the last heat treatment, laminating a crystalline layers of different composition thick layer direction the oxide semiconductor film formed can will be produced.
尚、上述のこれら酸化物半導体膜の製造方法において、同じターゲットを連続して用いてもよい。 In the production method of the oxide semiconductor film described above, it may use the same target continuously.

基板温度により非晶質酸化物半導体膜を、成膜と同時に結晶化し、結晶質層を積層する方法は、製造プロセスを簡略化できるという利点がある。 An amorphous oxide semiconductor film by the substrate temperature, simultaneously crystallized film formation, a method of laminating the crystalline layer has the advantage of simplifying the manufacturing process. 一方、非晶質酸化物半導体膜を成膜後、加熱処理することより結晶質層とする方法は、得られる結晶質層の移動度及び結晶性が高く、酸化物半導体膜の膜応力が低く、かつ大面積に均一に結晶化できるうえ、キャリア制御が容易である。 On the other hand, after forming the amorphous oxide semiconductor film, a method of a crystalline layer than to heat treatment, high mobility and crystallinity of the resulting crystalline layer, the film stress of the oxide semiconductor film is low and after that can be crystallized uniformly in a large area, it is easy to carrier control.
本発明では、良質な酸化物半導体膜が得られることから、好ましくは非晶質酸化物半導体膜を成膜後、加熱処理することより結晶質層とする方法を用いて酸化物半導体膜を製造する。 In the present invention, since the high quality oxide semiconductor film is obtained, preferably producing an oxide semiconductor film using the method after forming the amorphous oxide semiconductor film, a crystalline layer than to heat treatment, to.

成膜方法としては、スプレー法、ディップ法、CVD法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。 As the film forming method, a spray method, a dipping method, a chemical deposition method such as CVD method or a sputtering method, a vacuum deposition method, ion plating method, using a physical film forming method such as a pulse laser deposition method can. キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。 Easily controlled carrier density, and since the film quality is easy, preferably by a physical deposition method, more preferably by sputtering due to its high productivity.

本発明で用いるスパッタ法としては、例えばDCスパッタ法、RFスパッタ法、ACスパッタ法、ECRスパッタ法、対向ターゲットスパッタ法等が挙げられ、好ましくはDCスパッタ法、ACスパッタ法、ECRスパッタ法、対向ターゲットスパッタ法である。 The sputtering method used in the present invention, for example, DC sputtering, RF sputtering, AC sputtering, ECR sputtering, facing target sputtering and the like, preferably DC sputtering, AC sputtering, ECR sputtering, facing it is the target sputtering.
尚、スパッタリング法に関しては、共スパッタ、コスパッタ及び反応性スパッタを利用してもよい。 With respect to the sputtering method, a co-sputtering may be utilized co-sputtering and reactive sputtering.

DCスパッタ法及びACスパッタ法は、生産性が高く、及びキャリア濃度を下げることが容易である。 DC sputtering method and AC sputtering method has high productivity, and it is easy to reduce the carrier concentration. ECRスパッタ法及び対向ターゲットスパッタ法は、膜質の制御が容易であり、成膜による界面劣化の抑制、漏れ電流の抑制、及びon−off比等の酸化物半導体膜の特性向上が可能である。 ECR sputtering and facing target sputtering method, it is easy to control the film quality, suppression of the interface deterioration of film formation, the suppression of the leakage current, and it is possible to improve characteristics of an oxide semiconductor film such as an on-off ratio.

以下、成膜方法としてスパッタ法を用いる場合の、具体的な成膜条件を記載する。 Hereinafter, the description of the case of using a sputtering method as a deposition method, a specific film formation conditions.
スパッタリング時のターゲットと基板の距離(S−T距離)は、通常150mm以下、好ましくは110mm以下、特に好ましくは80mm以下である。 Distance between the target and the substrate during sputtering (S-T distance) is generally 150mm or less, preferably 110mm or less, particularly preferably 80mm or less.
S−T距離が上記の距離であると、スパッタリング時に基板がプラズマに曝されることにより、ターゲットに正二価の金属元素が含まれる場合、正二価の金属元素の活性化が期待できる。 When S-T distance is a distance above, by the substrate during the sputtering is exposed to the plasma, if it contains a positive divalent metal element to the target can be expected activation of positive divalent metal element. 一方、S−T距離が150mmを超える場合、成膜速度が低下し、工業化に適さないおそれがある。 On the other hand, if the S-T distance is more than 150 mm, the deposition rate is lowered, and is not suitable for industrialization.

到達圧力は、通常、5×10 −2 Pa以下であり、好ましくは5×10 −3 Pa以下、より好ましくは5×10 −4 Pa以下、さらに好ましくは1×10 −4 Pa以下、特に好ましくは5×10 −5 Pa以下である。 Ultimate pressure is usually not more than 5 × 10 -2 Pa, preferably 5 × 10 -3 Pa or less, more preferably 5 × 10 -4 Pa or less, more preferably 1 × 10 -4 Pa or less, particularly preferably is less than 5 × 10 -5 Pa.
到達圧力が5×10 −2 Paを超える場合、雰囲気ガス中のH O等から多量の水素原子が供給され、酸化物半導体膜の移動度が低下するおそれがある。 If the ultimate pressure exceeds 5 × 10 -2 Pa, a large amount of hydrogen atoms is supplied from the H 2 O or the like in the atmospheric gas, the mobility of the oxide semiconductor film may be lowered. これは、供給された水素原子により酸化物半導体膜中の結晶構造に変化が生じるためと推測される。 This is presumed to be because the change in the crystal structure of the oxide semiconductor film by the supplied hydrogen atom occurs.

スパッタリング時の雰囲気ガス中の酸素分圧は、通常、40×10 −3 Pa以下であり、好ましくは15×10 −3 Pa以下、より好ましくは7×10 −3 Pa以下、特に好ましくは1×10 −3 Pa以下である。 Oxygen partial pressure in the atmospheric gas during sputtering is usually a 40 × 10 -3 Pa or less, preferably 15 × 10 -3 Pa or less, more preferably 7 × 10 -3 Pa or less, particularly preferably 1 × 10 is -3 Pa or less.
雰囲気ガス中の酸素分圧が40×10 −3 Paを超える場合、酸化物半導体膜の移動度が低下したり、キャリア濃度が不安定となるおそれがある。 If the oxygen partial pressure in the atmospheric gas exceeds 40 × 10 -3 Pa, lowered the mobility of the oxide semiconductor film, the carrier concentration may become unstable. これは成膜時に雰囲気ガス中の酸素分圧が高すぎる(酸素濃度が高すぎる)と、酸化物半導体膜中の結晶格子間に取り込まれる酸素が多くなって散乱する、又は酸素が容易に膜中から離脱し酸化物半導体膜を不安定化するためと推測される。 This oxygen partial pressure in the atmospheric gas during film formation is too high (the oxygen concentration is too high), the oxygen is scattered increasingly incorporated between the crystal lattice of the oxide semiconductor film, or oxygen readily film It is presumed to destabilize the departed oxide semiconductor film from being.

スパッタリング時の雰囲気ガス中のH O及びH の濃度は、通常、1.2vol%以下とし、好ましくは1.0vol%以下、より好ましくは0.1vol%以下、特に好ましくは0.01vol%以下とする。 The concentration of H 2 O and of H 2 atmosphere gas during sputtering is usually not more than 1.2 vol%, preferably not more than 1.0 vol%, more preferably 0.1 vol% or less, particularly preferably 0.01 vol% below that.
雰囲気ガス中のH O及びH の濃度が1.2vol%を超える場合、酸化物半導体膜のホール移動度が低下するおそれがある。 When the concentration of H 2 O and of H 2 atmospheric gas exceeds 1.2 vol%, the Hall mobility of the oxide semiconductor film may be lowered.

スパッタリング時に、半導体膜を均一に成膜するため、基板を固定したフォルダーを回転させる、マグネットを動かしエロージョン範囲を広げる等の方法をとることができる。 During sputtering, for uniformly depositing a semiconductor film, thereby rotating the folder in which the substrate is fixed, it is possible to adopt a method such as expanding the erosion range move the magnet.

非晶質酸化物半導体膜を成膜と同時に基板温度で結晶化し、結晶質層とする場合、基板温度は、通常250〜550℃であり、好ましくは300〜500℃、より好ましくは320〜400℃である。 If the amorphous oxide semiconductor film is crystallized by the deposition at the same time the substrate temperature, the crystalline layer, the substrate temperature is usually 250 to 550 ° C., preferably 300 to 500 ° C., more preferably 320 to 400 ℃ it is. 基板温度が250℃未満の場合、結晶質層の結晶性が低く、かつキャリア密度が高くなるおそれがある。 If the substrate temperature is less than 250 ° C., low crystallinity of the crystalline layer, and there is a risk that the carrier density is increased. 一方、基板温度が550℃を超える場合、製造コストが高くなり、また、基板が変形するおそれがある。 On the other hand, when the substrate temperature exceeds 550 ° C., the production cost is high, and there is a fear that the substrate is deformed.

非晶質酸化物半導体膜を成膜後、加熱処理することにより結晶質層とする場合の基板温度は、通常250℃未満であり、好ましくは200℃以下、より好ましくは150℃以下、さらに好ましくは100℃以下、特に好ましくは50℃以下である。 After forming an amorphous oxide semiconductor film, the substrate temperature at which a crystalline layer by heating is usually lower than 250 ° C., preferably 200 ° C. or less, more preferably 0.99 ° C. or less, more preferably is 100 ° C. or less, particularly preferably 50 ° C. or less. 基板温度が250℃以上の場合、成膜後の加熱処理の効果が十分に発揮されないため、酸化物半導体膜のキャリア濃度及び移動度を制御することが困難となるおそれがある。 If the substrate temperature is above 250 ° C., the effect of heat treatment after film formation can not be sufficiently exhibited, it may become difficult to control the carrier concentration and mobility of the oxide semiconductor film.

非晶質酸化物半導体膜を成膜後、加熱処理することより結晶質層とする方法において、非晶質酸化物半導体膜の成膜後の加熱温度は、通常、80〜650℃であり、好ましくは180〜450℃、より好ましくは230〜400℃である。 After forming an amorphous oxide semiconductor film, a method for a crystalline layer than to heat treatment, the heating temperature after the deposition of the amorphous oxide semiconductor film is usually 80-650 ° C., preferably one hundred eighty to four hundred and fifty ° C., more preferably 230-400 ° C.. 加熱温度が80℃未満の場合、結晶化が不十分となったり、結晶化に時間がかかりすぎるおそれがある。 If the heating temperature is less than 80 ° C., or become crystallization insufficient, there is a possibility that time the crystallization takes too long. 一方、加熱温度が650℃を超える場合、基板が変形するおそれがある。 On the other hand, when the heating temperature exceeds 650 ° C., there is a possibility that the substrate is deformed.

また、加熱処理時間は、通常0.5〜12000分であり、好ましくは1〜1200分、より好ましくは2〜600分である。 The heat treatment time is usually 0.5 to 12,000 minutes, preferably 1 to 1200 minutes, more preferably 2 to 600 minutes. 加熱処理時間が0.5分未満の場合、結晶化が不十分となるおそれがある。 If the heat treatment time is less than 0.5 minutes, there is a possibility that crystallization may become insufficient. 一方、加熱処理時間が12000分を超える場合、大規模な処理装置を必要とし、生産効率を損ねるおそれがある。 On the other hand, if the heat treatment time exceeds 12000 minutes, require extensive processing apparatus, which may impair the production efficiency.

上記加熱処理の際に、オゾン処理をしてもよく、高周波素、電磁波、紫外線、プラズマ等のその他のエネルギーを加えてもよい。 During the heat treatment may be an ozone treatment, a high frequency element, electromagnetic waves, ultraviolet rays, may be added to other energy such as plasma.

結晶化に用いる加熱処理装置は特に限定されないが、ランプアニール装置(LA;Lamp Annealer)、急速熱アニール装置(RTA;Rapid Thermal Annealer)、又はレーザーアニール装置を用いることができる。 It is not particularly limited heat treatment apparatus used for crystallization, a lamp annealing apparatus (LA; Lamp Annealer), rapid thermal annealer (RTA; Rapid Thermal Annealer), or can be used a laser annealing apparatus.

本発明の薄膜トランジスタは保護膜を有することが好ましい。 The thin film transistor of the present invention preferably has a protective film. なお、加熱処理は保護膜70を成膜後に行うことが好ましく、さらに好ましくは酸化物半導体膜成膜後、保護膜成膜後それぞれの工程において加熱処理を行うことが好ましく、特に好ましくは第1層、第2層の酸化物半導体膜、保護膜の成膜後それぞれの工程において加熱処理を行うことが好ましい。 The heat treatment is preferably carried out a protective film 70 after the film formation, more preferably after formation of the oxide semiconductor film, it is preferable to perform the heat treatment in the protective film deposition after each step, particularly preferably first layer, an oxide semiconductor film of the second layer, it is preferable to perform heat treatment in each step after forming the protective film.
保護膜成膜後に加熱処理することで、保護膜成膜時のプラズマ等により酸化物半導体膜がダメージを無くすとともに、酸化物半導体膜と保護膜間の酸素の移動を低減し、オフ電流、S値が低く移動度が高いトランジスタ特性を示す。 By heating treatment after the protective film forming, together with the oxide semiconductor film is eliminated damaged by plasma or the like during the protective film deposition, to reduce the transfer of oxygen between the oxide semiconductor film and the protective film, the off current, S value indicates a higher transistor characteristics mobility low.

また酸化物半導体膜第1層、第2層、保護膜それぞれで加熱処理をすることにより酸化物半導体膜第1層、第2層、保護膜成膜時のプラズマ等によるダメージを無くすとともに、酸化物半導体膜第1層、第2層、保護膜間の酸素の移動を低減しオフ電流、S値が低く移動度が高いトランジスタ特性を示す。 The oxide semiconductor film first layer, second layer, the oxide semiconductor film first layer by the heat treatment at each protective film, the second layer, with eliminating plasma damage or the like during the protective film deposition, oxide sEMICONDUCTOR film first layer, second layer, off-current reduces the transfer of oxygen between the protective film shows a high transistor characteristic mobility low S values.

2. 2. 電極 ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を損なわない範囲で公知の材料を用いることができる。 Electrode the gate electrode, source - There are no particular restrictions on the material for forming the respective electrodes of the source electrode and the drain electrode can be a known material without impairing the effect of the present invention. 例えば、ITO,IZO,ZnO,SnO 等の透明電極、Al,Ag,Cr,Ni,Mo,Au,Ti,Ta等の金属電極、又はこれらを含む合金の金属電極を用いることができる。 For example, it is possible to use ITO, IZO, ZnO, transparent electrodes of SnO 2 such as, Al, Ag, Cr, Ni , Mo, Au, Ti, a metal electrode such as Ta, or the metal electrodes of alloys containing these.
ゲート電極、ソ−ス電極、ドレイン電極の各電極は、異なる2層以上の導電層を積層した多層構造とすることもできる。 Gate electrode, source - scan electrodes, each electrode of the drain electrode may have a multilayer structure obtained by laminating two or more different conductive layers.

ソース電極及びドレイン電極は、好ましくは金属薄膜からなる電極、導電性金属酸化物薄膜からなる電極、又は金属薄膜及び導電性酸化物薄膜の積層体からなる電極である。 Source and drain electrodes are preferably made of a metal thin film made of the electrode made of a conductive metal oxide thin film electrode, or a metal thin film and the conductive oxide laminate thin film electrode.

上記金属薄膜は、好ましくはAl、Cu、Mo、W、Ni、Cr、Ag及びAuからなる群から選ばれる1以上の金属からなる合金又は積層体である。 The metal thin film is preferably Al, Cu, Mo, W, Ni, Cr, an alloy or a laminate consisting of one or more metals selected from the group consisting of Ag and Au.
また上記導電性金属酸化物薄膜は、好ましくは酸化インジウム、酸化スズ及び酸化亜鉛からなる群から選ばれる1以上の金属酸化物からなる。 The conductive metal oxide film also preferably comprises one or more metal oxide selected from the group consisting of indium oxide, tin oxide and zinc oxide.

薄膜トランジスタの駆動時のゲート電極、ソース電極及びドレイン電極の電圧は、通常100V以下、好ましくは50V以下、より好ましくは20V以下、さらに好ましくは5V以下である。 The gate electrode during driving of a thin film transistor, the voltage of the source electrode and the drain electrode is normally less than 100 V, preferably 50V or less, more preferably 20V or less, and more preferably not more than 5V. これら電極の電圧が100V超の場合、薄膜トランジスタ1の消費電力が大きくなり、実用性が低下するおそれがある。 When the voltage of the electrodes is 100V greater than the power consumption of the thin film transistor 1 increases, practicality may be reduced.

3. 3. ゲート絶縁膜 ゲート絶縁膜を形成する材料に特に制限はない。 There is no particular limitation on the material for forming the gate insulating film a gate insulating film. 本発明の効果を損なわない範囲で公知の材料を用いることができる。 It may be a known material without impairing the effect of the present invention. 例えば、SiO ,SiN ,Al ,Ta ,TiO ,MgO,ZrO ,CeO ,K O,Li O,Na O,Rb O,Sc ,Y ,Hf ,CaHfO ,PbTi ,BaTa ,SrTiO ,AlN等の酸化物を用いることができる(尚、xは例えば4/3±0.1である)。 For example, SiO 2, SiN x, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3, Y 2 O 3, Hf 2 O 3, CaHfO 3, PbTi 3, BaTa 2 O 6, it is possible to use SrTiO 3, oxides such as AlN (Note, x is for example a 4/3 ± 0.1) . これらのなかでも、好ましくはSiO ,SiN ,Al ,Y ,Hf ,CaHfO であり、より好ましくはSiO ,SiN ,Y ,Hf ,CaHfO であり、特に好ましくはSiN である。 Among these, preferably SiO 2, SiN x, Al 2 O 3, Y 2 O 3, Hf 2 O 3, a CaHfO 3, more preferably SiO 2, SiN x, Y 2 O 3, Hf 2 O 3, CaHfO is 3, particularly preferably SiN x. 尚、SiN は好ましくは水素ドープされている。 Incidentally, SiN x preferably being hydrogen doping.
上記酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい(例えば、SiO でもSiO でもよい)。 Oxygen number of the oxide, may not necessarily be consistent with the stoichiometric ratio (e.g., may be SiO x, even SiO 2).

ゲート絶縁膜は、異なる2層以上のゲート絶縁膜を積層した構造でもよい。 The gate insulating film may have a laminated structure containing different two or more layers of the gate insulating film. また、ゲート絶縁膜は、結晶質、多結晶質及び非晶質のいずれであってもよいが、製造しやすさの観点から、好ましくは多結晶質又は非晶質である。 Further, the gate insulating film, crystalline, may be any of polycrystalline and amorphous but, in view of ease of manufacture, preferably polycrystalline or amorphous.

ゲート絶縁膜は、poly(4−vinylphenol)(PVP)、パリレン等の有機絶縁膜を用いてもよい。 Gate insulating film, poly (4-vinylphenol) (PVP), it may be used an organic insulating film such as parylene. また、ゲート絶縁膜30は無機絶縁膜及び有機絶縁膜の2層以上積層構造を有してもよい。 Further, the gate insulating film 30 may have two or more layers stacked structure of an inorganic insulating film and an organic insulating film.

本発明の薄膜トランジスタでは、チャンネル幅W及びチャンネル長Lの比W/Lは、通常0.1〜100、好ましくは1〜20、特に好ましくは2〜8である。 The thin film transistor of the present invention, the ratio W / L of channel width W and channel length L is usually 0.1 to 100, preferably 1 to 20, particularly preferably 2 to 8. W/Lが100を越える場合、漏れ電流が増えたり、on−off比が低下したりするおそれがある。 If W / L exceeds 100, or increasing leakage current, on-off ratio may be lowered. 一方、W/Lが0.1未満の場合、電界効果移動度が低下したり、ピンチオフが不明瞭になるおそれがある。 On the other hand, if the W / L is less than 0.1, or decreased field effect mobility, there is a possibility that pinch-off becomes unclear.

チャンネル長Lは通常0.1〜1000μm、好ましくは1〜100μm、さらに好ましくは2〜10μmである。 Channel length L is usually 0.1 to 1000 [mu] m, preferably 1 to 100 [mu] m, more preferably 2 to 10 [mu] m. チャンネル長Lが0.1μm未満の場合、工業的に製造が難しく、またショートチャンネル効果が現れたり、漏れ電流が大きくなるおそれがある。 If the channel length L is less than 0.1 [mu] m, industrial production is difficult and or short channel effect appears, there is a possibility that leakage current increases. 一方、チャンネル長Lが1000μmを超える場合、素子が大きくなり過ぎ、駆動電圧が大きくなる等のおそれがある。 On the other hand, if the channel length L is more than 1000 .mu.m, elements becomes too large, there is a risk such as the driving voltage increases.

薄膜トランジスタの電界効果移動度は、通常1cm /Vs以上であり、好ましくは5cm /Vs以上、より好ましくは18cm /Vs以上、さらに好ましくは30cm /Vs以上である。 Field effect mobility of the thin film transistor is usually 1 cm 2 / Vs or more, preferably 5 cm 2 / Vs or more, more preferably 18cm 2 / Vs or more, still more preferably 30 cm 2 / Vs or more. 薄膜トランジスタの電界効果移動度が1cm /Vs未満の場合、スイッチング速度が遅くなるおそれがある。 If the field-effect mobility of the thin film transistor is less than 1 cm 2 / Vs, there is a possibility that the switching speed becomes slow.

薄膜トランジスタのon−off比は、通常10 以上であり、好ましくは10 以上、より好ましくは10 以上、さらに好ましくは10 以上、特に好ましくは10 以上である。 On-off ratio of the thin film transistor is usually 10 3 or more, preferably 10 4 or more, more preferably 10 5 or more, more preferably 10 6 or more, and particularly preferably 10 7 or more.

薄膜トランジスタの閾値電圧(Vth)は通常0.01〜5Vであり、好ましくは0.05〜3V、より好ましくは0.1〜2V、さらに好ましくは0.2V〜1.0Vである。 Threshold voltage of the thin film transistor (Vth) is usually 0.01~5V, preferably 0.05~3V, more preferably 0.1~2V, more preferably 0.2V~1.0V. 閾値電圧が0.01V未満の場合、0.01Vより小さい変動によりノーマリーオンとなるおそれがある。 If the threshold voltage is less than 0.01V, there is a risk that the normally-on by 0.01V variation of less than. 一方、閾値電圧が5Vを超える場合、薄膜トランジスタの消費電力が大きくなるおそれがある。 On the other hand, when the threshold voltage exceeds 5V, there is a possibility that the power consumption of the TFT increases.

本発明の薄膜トランジスタの閾値電圧の差ΔVth(Vth(大気)−Vth(真空))は、好ましくは5V以下、より好ましくは3V以下、さらに好ましくは2V以下、特に好ましくは1V以下である。 The difference between the threshold voltage of the thin film transistor of the present invention [Delta] Vth (Vth (atmosphere) -Vth (vacuum)) is preferably 5V or less, more preferably 3V or less, more preferably 2V or less, and particularly preferably less than 1V. 閾値電圧の差が5Vを超える場合、閾値のばらつきが大きくなり、薄膜トランジスタをディスプレイに用いる場合に複雑な補償回路が必要なるおそれがある。 If the difference between the threshold voltage exceeds 5V, the variation in the threshold is increased, there is a risk Naru require complex compensation circuitry in the case of using a thin film transistor display.

実施例1 Example 1
(1)薄膜トランジスタの製造 無アルカリガラス基板上にモリブデンを150nmの厚さで成膜し、フォトリソグラフィー法を用いパターニングしてゲート電極とした。 (1) forming a molybdenum manufacturing alkali-free glass substrate of the thin film transistor with a thickness of 150 nm, and a gate electrode is patterned by photolithography. 次に、プラズマ化学気相成長法(PECVD)を用いてSiN (X=4/3)を200nmの厚さで成膜し、ゲート絶縁膜とした。 Next, a plasma chemical vapor deposition (PECVD) SiN x (X = 4/3) using the formed to a thickness of 200 nm, and the gate insulating film.
ゲート絶縁膜上に、積層構造の酸化物半導体膜を形成した。 On the gate insulating film to form an oxide semiconductor film of a laminated structure. 具体的に、酸化インジウムからなるスパッタリングターゲットを使用して、第1の層を形成した(膜厚40nm)。 Specifically, using a sputtering target composed of indium oxide, to form a first layer (thickness 40 nm). 続けて、原子比In/(In+Zn)=0.95、原子比Zn/(In+Zn)=0.05であるスパッタリングターゲット(IZO)を使用して、第2の層を形成した(膜厚10nm)。 Subsequently, atomic ratio In / (In + Zn) = 0.95, using the atomic ratio Zn / (In + Zn) sputtering target is a = 0.05 (IZO), to form the second layer (film thickness 10 nm) . 尚、スパッタリング条件は以下の通りである。 The sputtering conditions are as follows.
使用装置:RFマグネトロンスパッタリング装置 基板温度:30℃ Use device: RF magnetron sputtering system substrate temperature: 30 ° C.
到達圧力:1×10 −5 Pa Ultimate pressure: 1 × 10 -5 Pa
雰囲気ガス:Ar=100% Atmosphere gas: Ar = 100%
スパッタ圧力(全圧):5×10 −1 Pa Sputtering pressure (total pressure): 5 × 10 -1 Pa
投入電力:100W Input power: 100W

積層構造の酸化物半導体膜を形成した後、基板を大気中にて300℃で1時間加熱した。 After forming the oxide semiconductor film of a laminated structure, the substrate was heated at 300 ° C. in air.
酸化物半導体膜上に、リフトオフにてPt(100nm)/Ti(10nm)からなるソース電極及びドレイン電極を形成した。 Over the oxide semiconductor film to form a source electrode and a drain electrode made of Pt (100nm) / Ti (10nm) at lift-off. このようにしてW=50μm、L=5μmである図1の構成を有する薄膜トランジスタを作製した。 In this way, the W = 50 [mu] m, to prepare a thin film transistor having the structure of FIG. 1 is a L = 5 [mu] m.

(2)酸化物半導体膜の評価 ガラス基板上に、上記(1)と同じ条件で酸化物半導体膜を形成し、加熱処理したものを評価試料とした。 (2) on the evaluation glass substrate of the oxide semiconductor film, the (1) the oxide semiconductor film under the same conditions as to form, it was evaluated sample which was heat-treated.
透過型電子顕微鏡(TEM)を用いて、酸化物半導体膜の断面を観察したところ、第1層及び第2層の両方に回折像が観察され、結晶質であることが確認できた。 Using a transmission electron microscope (TEM), observation of the cross section of the oxide semiconductor film, a diffraction image is observed in both the first and second layers, it was confirmed that crystalline. 従って、結晶質層からなる酸化物半導体膜であることが確認された。 Therefore, it was confirmed that the oxide semiconductor film made of crystalline layer.
また、得られた結晶質層は、X線結晶構造解析によりビックスバイト型結晶構造を示す酸化物であることが確認された。 The obtained crystalline layer, it was confirmed by X-ray crystal structure analysis is an oxide showing a bixbite type crystal structure.

また、酸化物半導体膜のキャリア濃度をホール測定装置(Resi Test8310、株式会社東陽テクニカ製)を用いて測定した。 In addition, the carrier concentration in the oxide semiconductor film was measured using a Hall measurement apparatus (Resi Test 8310, KK Toyo). その結果、酸化物半導体膜のキャリア濃度は第1層(In )のキャリア濃度が1.55×10 18 cm −3であり、第2層のキャリア濃度が4.65×10 15 cm −3であった。 As a result, the oxide carrier concentration of the semiconductor film is a carrier concentration of 1.55 × 10 18 cm -3 in the first layer (In 2 O 3), the carrier concentration of the second layer 4.65 × 10 15 cm It was -3. また、四端子法による酸化物半導体膜の比抵抗は、第1の層(In )の比抵抗が1.39×10 −1 Ωcmであり、第2の層(IZO)の比抵抗が1.52×10 Ωcmであった。 The specific resistance of the oxide semiconductor film by the four probe method, the resistivity of the first layer (an In 2 O 3) is 1.39 × 10 -1 Ωcm, the resistivity of the second layer (IZO) there was 1.52 × 10 2 Ωcm.

尚、キャリア濃度の測定条件は以下の通りである。 The measurement conditions of the carrier concentration is as follows.
測定温度:室温(25℃) Measurement temperature: room temperature (25 ° C.)
測定磁場:0.5T Measurement magnetic field: 0.5T
測定電流:10 −12 〜10 −4 Measurement current: 10 -12 ~10 -4 A
測定モード:AC磁場ホール測定 Measurement mode: AC magnetic field Hall measurement

酸化物半導体膜の透明性を、分光光度計を用いて測定したところ、波長400nmの光線の光線透過率が85%であり、優れた透明性を有することが確認された。 The transparency of the oxide semiconductor film, was measured using a spectrophotometer, a 85% light transmittance of the wavelength of 400nm was confirmed to have excellent transparency.
また、酸化物半導体膜のエネルギーバンドギャップは3.6eVであり、十分に大きいことが確認された。 Moreover, the energy band gap of the oxide semiconductor film is 3.6 eV, it was confirmed sufficiently large.

(3)薄膜トランジスタの評価 上記(1)で得た薄膜トランジスタについて、閾値電圧の差ΔVth(=Vth(大気)−Vth(真空))を測定した。 (3) a thin film transistor obtained in the thin film transistor of evaluation (1), the difference in threshold voltage [Delta] Vth (= Vth (atmosphere) -Vth (vacuum)) was measured.
大気下及び真空下(10 −3 Pa)における薄膜トランジスタの伝達曲線を図8に示す。 The transfer curve of the thin film transistor under air and under vacuum (10 -3 Pa) shown in FIG. 8. 薄膜トランジスタの閾値電圧の差ΔVthは、0.2Vであった。 Difference ΔVth in the threshold voltage of the thin film transistor was 0.2V. 図8より、本発明の薄膜トランジスタは測定環境によって半導体特性がほとんど変化しないことが確認された。 From FIG. 8, the thin film transistor of the present invention was confirmed to semiconductor characteristics are hardly changed by the measurement environment. 尚、伝達曲線は、半導体パラメーターアナライザーを用い測定した。 Incidentally, the transfer curves were measured using a semiconductor parameter analyzer.
表1に酸化物半導体膜の構成、及び薄膜トランジスタの特性を示す。 Structure of the oxide semiconductor film in Table 1, and shows the characteristics of the thin film transistor. 尚、測定方法は下記のとおりである。 The measurement methods are as follows.
(1)電界効果移動度(μ)、オンオフ比、S値、閾値電圧(Vth) (1) field-effect mobility (mu), on-off ratio, S value, the threshold voltage (Vth)
半導体パラメーターアナライザー(ケースレー4200)を用い、室温、真空中(10 −3 Pa)、かつ遮光環境下で測定した。 A semiconductor parameter analyzer (Keithley 4200), at room temperature, in a vacuum (10 -3 Pa), and was measured in the dark environment.
尚、大気下におけるVthの評価も、同様に半導体パラメーターアナライザーを使用した。 The evaluation of the Vth under atmospheric was also used similarly semiconductor parameter analyzer.

実施例2 Example 2
酸化物半導体膜の構成(膜厚)を表1に示すように変更した他は、実施例1と同様にして薄膜トランジスタを作製し評価した。 Another configuration of the oxide semiconductor film (film thickness) were changed as shown in Table 1 was evaluated by a thin film transistor in the same manner as in Example 1. 結果を表1に示す。 The results are shown in Table 1.

比較例1 Comparative Example 1
表1に示すように、酸化物半導体膜を構成する第1の層と第2の層の積層順を逆とした他は、実施例1と同様にして、薄膜トランジスタを作製し評価した。 As shown in Table 1, except that the the stacking order of the first layer and the second layer constituting the oxide semiconductor film and the reverse, in the same manner as in Example 1 was prepared a thin film transistor evaluation. 結果を表1に示す。 The results are shown in Table 1.

比較例2 Comparative Example 2
酸化物半導体膜を構成する第2の層を形成しなかった他は、実施例1と同様にして、薄膜トランジスタを作製し評価した。 Except that no formation of the second layer constituting the oxide semiconductor film, in the same manner as in Example 1 was prepared a thin film transistor evaluation. 結果を表1に示す。 The results are shown in Table 1.

大気下及び真空下(10 −3 Pa)における比較例1の薄膜トランジスタの伝達曲線を図9に示す。 The transfer curve of the thin film transistor of Comparative Example 1 under air and under vacuum (10 -3 Pa) shown in FIG. 図9より、比較例1の薄膜トランジスタは測定環境によって半導体特性が大きく変化することが確認された。 From FIG. 9, the thin film transistor of Comparative Example 1, it was confirmed that the semiconductor characteristics vary greatly depending on the measurement environment.

本発明の薄膜トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。 The thin film transistor of the present invention is applicable logic circuit, a memory circuit, the integrated circuit such as a differential amplifier circuit. さらに、本発明の薄膜トランジスタは、静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、抵抗素子に適応できる。 Further, the thin film transistor of the present invention is adaptable electrostatic induction type transistor, Schottky barrier transistor, a Schottky diode, a resistive element.

本発明の薄膜トランジスタの一実施形態を示す概略断面図である。 It is a schematic sectional view showing an embodiment of a thin film transistor of the present invention. 薄膜トランジスタ1の他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor 1. 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。 It is a schematic sectional view showing another embodiment of a thin film transistor of the present invention. 大気下及び真空下(10 −3 Pa)における実施例1の薄膜トランジスタの伝達曲線を示す図である。 It illustrates a transfer curve of the thin film transistor in Example 1 under air and under vacuum (10 -3 Pa). 大気下及び真空下(10 −3 Pa)における比較例1の薄膜トランジスタの伝達曲線を示す図である。 It illustrates a transfer curve of the thin film transistor of Comparative Example 1 under air and under vacuum (10 -3 Pa).

符号の説明 DESCRIPTION OF SYMBOLS

1,2,3,4,5,6 薄膜トランジスタ 10 基板 20 ゲート電極 30 絶縁膜 40,41 酸化物半導体膜 42 第1の結晶質層 44 第2の結晶質層 50 ソース電極 52 ドレイン電極 60 チャンネル部 70 保護膜 80 エッチストッパー 90 層間絶縁膜 100 ビアホール 1,2,3,4,5,6 TFT 10 substrate 20 a gate electrode 30 insulating film 40 and 41 the oxide semiconductor film 42 first crystalline layer 44 second crystalline layer 50 source electrode 52 drain electrode 60 channel portion 70 protective layer 80 etch stopper 90 interlayer insulating film 100 hole

Claims (10)

  1. ソース電極及びドレイン電極と、 A source electrode and a drain electrode,
    前記ソース電極及びドレイン電極に接しており、層厚方向で比抵抗が異なり、結晶酸化物を含む酸化物半導体膜と、 In contact with the source electrode and the drain electrode, different specific resistance layer thickness direction, and the oxide semiconductor film containing a crystalline oxide,
    ゲート電極と、 And the gate electrode,
    前記ゲート電極と前記酸化物半導体膜の間にゲート絶縁膜を有し、 A gate insulating film between the oxide semiconductor film and the gate electrode,
    前記酸化物半導体膜のゲート絶縁膜側の比抵抗が、ソース電極及びドレイン電極側の比抵抗に比べて低い薄膜トランジスタ。 The oxide specific resistance of the gate insulating film side of the semiconductor film is lower thin film transistors as compared with the specific resistance of the source electrode and the drain electrode side.
  2. 前記酸化物半導体膜が単一組成の化合物からなり、厚層方向に結晶性が異なっている請求項1に記載の薄膜トランジスタ。 The oxide semiconductor film is made of compounds having a single composition, thin film transistor according to claim 1 which crystallinity is different in the thick layer direction.
  3. 前記酸化物半導体膜が2層以上の結晶性が異なる半導体層を積層した構造を有する請求項1に記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the oxide semiconductor film has a structure in which two or more layers of crystallinity is laminated different semiconductor layers.
  4. 前記酸化物半導体膜の組成が厚層方向で異なっている請求項1に記載の薄膜トランジスタ。 The thin film transistor according to claim 1, the composition of the oxide semiconductor film is different in thickness layer direction.
  5. 前記酸化物半導体膜が、インジウム、スズ、亜鉛、イットリビウム及びガリウムから選択される少なくとも1つの元素を含む請求項1〜4のいずれかに記載の薄膜トランジスタ。 The oxide semiconductor film is a thin film transistor according to claim 1 comprising indium, tin, zinc, at least one element selected from yttrium and gallium.
  6. 前記酸化物半導体膜がインジウム元素を含み、酸素元素を除く全元素に占める前記インジウム元素の含有率が90原子%以上100原子%以下である請求項1〜5のいずれかに記載の薄膜トランジスタ。 The oxide semiconductor film comprises indium element, thin film transistor according to any one of claims 1 to 5 content of the indium element in the total elements excluding oxygen element is 100 atomic% 90 atomic% or more.
  7. 前記酸化物半導体膜が、インジウム元素、正二価の金属元素及び酸素元素を含有する薄膜からなり、 The oxide semiconductor film is made of indium element, the thin film containing the positive divalent metal element and oxygen element,
    前記酸化物半導体膜の前記ソース電極及びドレイン電極側の面の正二価元素濃度が、前記ゲート絶縁膜側の面の正二価の金属元素濃度よりも、0原子%〜10原子%高い請求項1〜4のいずれかに記載の薄膜トランジスタ。 Said oxide the positive divalent element concentration of the surface of the source electrode and the drain electrode side of the semiconductor film, than positive divalent metal element concentration of the surface of the gate insulating film side, 0 atom% to 10 atom% higher Claim 1 thin film transistor according to any one of to 4.
  8. 前記酸化物半導体膜の前記ゲート絶縁膜側の面の四端子法で求めた比抵抗が10 〜10 Ωcmであり、 The specific resistance was determined by the four-terminal method of the gate insulating film side of the surface of the oxide semiconductor film is 10 1 ~10 3 Ωcm,
    前記ソース電極及びドレイン電極側の面の比抵抗が10 −3 〜10 −1 Ωcmである請求項1〜7のいずれかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein the specific resistance of the surface of the source electrode and the drain electrode side is 10 -3 ~10 -1 Ωcm.
  9. 前記酸化物半導体膜を、スパッタリング法で形成する工程を含む請求項1〜8のいずれかに記載の薄膜トランジスタの製造方法。 The method for producing a thin film transistor according to claim 1 comprising the step of the oxide semiconductor film is formed by sputtering.
  10. 前記酸化物半導体膜を、レーザーアニール装置、ランプアニール装置、急速熱アニール装置、又は電気加熱装置により結晶化させる工程を含む請求項9に記載の薄膜トランジスタの製造方法。 The oxide semiconductor film, a laser annealing apparatus, a lamp annealing apparatus, a rapid thermal annealer, or method of manufacturing a thin film transistor according to claim 9 including the step of crystallizing the electric heating device.
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