JP5470377B2 - ウェーハレベルアーク検出のための装置と方法 - Google Patents

ウェーハレベルアーク検出のための装置と方法 Download PDF

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Description

物理蒸着（ＰＶＤ）のようなスパッタリング蒸着は、例えば集積回路（ＩＣｓ）を形成するのに使われるウェーハのような基板上に金属層を蒸着するような、多くの物体上に様々な材料の薄くて極めて均一な層を蒸着するためのプロセスである。直流（ＤＣ）スパッタリングプロセスでは、蒸着されるべき材料（ターゲット）と蒸着された材料を受け取る基板（ウェーハ）は、特別な真空チェンバー中に置かれる。真空チェンバーは排気され、その後低い圧力でアルゴンのような不活性ガスで満たされる。
ウェーハは、高電圧パワーサプライの陽極に（またはその近傍に）電気的に接続され、陽極は全体的にアース電位にあるかまたはその付近にある。スパッタリングチェンバーの壁もまたこの電位に置かれる。典型的には金属で形成されたターゲットは、真空チェンバー中に置かれ、高電圧パワーサプライの陰極に電気的に接続される。代替的に、ターゲットは絶縁性材料で形成される。パワーサプライによってターゲット（陰極）と陽極の間に電場が生成される。陽極と陰極の間の電位が２００−４００ボルトに達した時に、周知のパッシェン（Paschen）曲線の超伝導領域において不活性ガス中にグロー放電が確立される。
グロー放電がパッシェン曲線の超伝導領域において働く時には、原子価電子がガスから引き離されて陽極（グラウンド）に向けて流れる一方で、結果として得られる正に帯電したイオン化ガス原子（即ち、プラズマ）が電場の電位に跨って加速され、ターゲット材料の分子がターゲットから物理的に分離されること、つまり「スパッタリングされること」を引き起こすのに十分なエネルギーをもって陰極（ターゲット）に衝突する。放出された原子は、低圧ガスとプラズマを通して事実上邪魔されること無く移動し、そのいくつかは基板上に着地して基板上にターゲット材料の被覆を形成する。理想的な条件下での結果は、チェンバー中のターゲット分子の均一な雲であり、チェンバーとその内容物（例えば、ウェーハ）上に結果として得られた均一な厚さの蒸着を後に残す。この被覆は全体的に等方的であり、チェンバー中の物体の形状に適合している。このアクションの自然な帰結は、より多くの材料がスパッタリングされるにつれてターゲット材料が擦り減るかまたはより薄くなるということである。
集積回路の処理は、グロー放電プロセスから結果として得られる被覆の均一性に依存している。放電およびターゲット材料を含んだ真空チェンバーは、均一な電場を維持することを試みるように注意深く設計されており、グロー放電は原理的には、再びパッシェン曲線に従って、電場強度の範囲に渡って維持可能である。しかしながら、電場の均一性は完全には維持することができず、グロー放電と従ってターゲット上の擦り減りは、チェンバー中に生成された熱電流およびターゲットの不揃いのような機械的異常を含んだ数々のファクターによって影響される。これらの異常を補償するため、商業的ＰＶＤスパッタリングマシンはしばしば、ターゲットの上で一定の速度で大きな磁石を回転させるメカニズムを組み込む。この回転は、チェンバー中の電磁場を擾乱して、プラズマがターゲット上に突き当たる領域をより小さな移動するエリアにフォーカスする役目を果たす。磁石を一定のレートで回転させながらチェンバー中に一定のパワーを維持することは、ターゲットの擦り減りの均一性を向上して、ターゲットの寿命を増加し、全体的にチェンバー中の分子ターゲット材料のより均一な分布を維持する。磁石がターゲットの上を回転するにつれて、ローカルな幾何学的、熱的およびその他の変動は、チェンバーの一塊となった電気インピーダンスが変化することを引き起こす。グロー放電に一定のパワーを配送するように構成されたパワーサプライがあると、一定のパワーを維持するのに要求されるチェンバー電圧と電流の間の関係は、インピーダンスの変動に従って変化する。もしチェンバー電圧と電流を監視すれば、磁石の回転周期に等しい周期でもって、チェンバー電圧と電流にはっきりとした周期的な変動を観察することができる。
グロー放電を安定化させることを試みるように回転する磁石メカニズムが設けられていたとしても、或る状態は、グロー放電がパッシェン曲線の超伝導領域からアーキング領域に経過することを引き起こす電場のローカルな集中に結果としてなることができる。ＰＶＤ中のアーキングは、プラズマ中の電子またはイオンを通して陽極からターゲットへの意図しない低インピーダンスパスに結果としてなり、意図しないパスは一般にグラウンドを含み、アーキングが、ターゲット材料の汚染（即ち、混在物）、ターゲットの構造（例えば、表面）内の混在物、不適切なターゲットの揃え（例えば、陰極と陽極の不揃い）、真空漏洩および／または真空グリースのようなその他のソースからの汚染のようなファクターによって引き起こされている。ターゲット汚染物は、ＳｉＯ２またはＡｌ２Ｏ３を含む。
ＰＶＤ中のアーキングは、半導体ウェーハ上に集積回路を形成する際の歩留まりを低下させる欠陥の一つの原因である。通常の金属蒸着は典型的には１ミクロン厚より少ないが、アーキングはローカルにより分厚い金属の蒸着をウェーハ上に引き起こす。アークが起きると、チェンバーの電磁場のエネルギーはターゲットの意図されたよりも小さな領域（例えば、ターゲット欠陥の近辺）にフォーカスされ、それはターゲットの固体ピースを押しのけることができる。ターゲット材料の押しのけられた個体ピースは、ウェーハ上に期待された均一な被覆の厚さに対して大きいかもしれず、もし大きなピースがウェーハ上に落ちれば、その位置で形成されている集積回路中に欠陥を引き起こし得る。後続のフォトリトグラフィー処理は、蒸着された金属層の様々なエリアをエッチングして、望ましい回路パターンに従った金属導電体パスを後に残す。アーキングは周辺の金属よりも大きな厚みを有する局所的な欠陥（エリア）に結果としてなるので、欠陥エリアは後続の処理で完全にエッチングされないかもしれず、チップ上の意図されない回路パス（即ち、短絡）に結果としてなる。半導体チップは、絶縁体層によって分離された多数の金属層を有し、金属層の各々は上述したように金属層の蒸着、パターニングおよびエッチングによって形成される。１つの層におけるローカルな欠陥はまた、後続のフォトリトグラフィーステップにおいてウェーハ上に結像される上乗せパターンを歪めることができ、よって上乗せ層中の欠陥に結果としてなる。
近代的な集積回路のウェーハを製造することは、千を超える個々の処理ステップを含むことができ、ウェーハの値と従って各個別の集積回路金型は各処理ステップと共に増加する。ウェーハを集積回路に処理するのに使われるＰＶＤスパッタリング装置中のアーキングは、ウェーハの部分をその意図された目的のためには使い物にならなくすることができ、それにより製造コストを増加する。アークを引き起こす混在物の無いターゲット材料を使うことは、集積回路製造欠陥を最小化する１つのやり方であるが、ターゲット材料はその製造中またはその後に汚染されるようになり得る。アーキング欠陥を防止すべくスパッタリング動作の前にターゲット汚染を発見することは、時間的にも費用的にも高くつく。タイムリーなやり方でアーキング欠陥を発見しないことは同様に、例えばアーキングを引き起こすターゲット混在物がスパッタリングされてしまうまで蒸着チェンバーを動作させる製造業者による、ランダム歩留まりロスという点で高くつく。更には、ターゲットの固体ピースがアーク中に押しのけられた時、ターゲットの表面は更に損傷され得て、その近辺における将来のアーキングの潜在性が増加する。
リアルタイムのアーク検出が無ければ、補正的アクションはパラメトリックデータの利用可能性に依存する。例えば、短絡を明らかにするように設計された電気的テストを介してまたは金属蒸着後にレーザーでウェーハの表面をスキャンすることによって、アーキングにより引き起こされた欠陥層の数を測定することは高くつく。これらのテストは、実行するのに時間がかかり、その間製造が遅らされるかまたは引き延ばされた時間に渡って未検出の歩留まりロスが起きる。あらゆるレベルにおける短絡のような欠陥は集積回路の機能性に影響を与えることができるので、スパッタリング蒸着中のアーキングから結果として生じる損傷を避けることが望ましい。
従って、リアルタイムのアーク検出は、歩留まりロスの原因のより素早い同定と、処理ツールまたはターゲット自体内の初期不備の検出を許容し、それら両方はより効率的な集積回路製造応用に結果としてなる。
上述したように、アークはチェンバー中に固体材料を投げ入れることができ、集積回路のウェーハ上に着地するあらゆるそのような固体材料のピースは、少なくとも１つの集積回路を損傷することの高い可能性を有すると仮定することができる。集積回路のウェーハへの潜在的損傷の１つの統計的指標は従って、プロセスステップ中に起こるアークの数である。激しいアークは、相対的に「穏やかな」アークよりも広いエリアに渡ってより多くの固体材料を撒き散らす可能性が高いので、個別のアークによって引き起こされた集積回路ウェーハへの期待された損傷は、アークに配送されたエネルギーの単調増加関数であると仮定することも理に適っている。ＰＶＤスパッタリングプロセスステップ中に起こるアークの数とアークの激しさの両方をリアルタイムで推定することができるシステムは従って、特定のＰＶＤスパッタリングステップにおいて引き起こされる潜在的損傷を推定するのに貴重なツールである。
グロー放電プロセスにおいてアークが起こると、チェンバーの一塊になったインピーダンスの大きさが急速に減少することは良く知られている。これが起きると、パワーサプライと相互接続手段からなるパワー配送システムの駆動ポイントインピーダンス中の直列のインダクタンスの存在は、チェンバーの陽極と陰極の間の観察された電圧の大きさに急速な低下を引き起こす。チェンバー電圧を観察してそれを固定された閾値に対して比較することは、アークの存在を検出するための一般的な手段であり、チェンバーに取り付けられたオシロスコーププローブのグラウンドをもった一般的なオシロスコープを陰極に取り付けることによって、これを容易に達成することができる。自由に稼動されているオシロスコープを使って電圧を観察することによって視覚的に取得することができる平均チェンバー処理電圧の推定値を持っていると、オシロスコープのトリガーポイントを期待された電圧よりも大きな電圧に設定することができる（そのようなやり方で観察された電圧は、オシロスコープ基準値に対して負である）。オシロスコープがトリガーされると、アークによる結果として生じる電圧波形を観察することができ、適切な電流プローブによって電流を同時に観察することもできる。アークを検出するこの方法をエミュレートし、処理ステップの経過に渡ってそのようにして得られた発生回数をカウントするシステムが開発されている。このアプローチの既知の欠点は、チェンバー電圧が、上述したように磁石回転と共に周期的に変動し、かつ熱的およびその他の考慮によりＰＶＤ処理ステップの経過に渡って変動するので、固定されたトリガーレベルは保守的に設定されなければならないことである。このように、そのようなシステムは小さな大きさのアークを見逃すかもしれず、それはそれでも損傷を引き起こす。実際の瞬間的な期待されたチェンバー電圧をより緊密に追従することができるシステムは、それらのアークがより容易に検出されることを許容して、損傷のより正確な推定を提供するであろう。
集積回路を作成するのに使われるＰＶＤプロセスにおいては、１マイクロ秒より短く続くアーキング状態が一般的に観察される。これらの短い持続時間のアークは、一般的にマイクロアークと呼ばれる。電子的に制御されたアナログまたはスイッチングパワーサプライは、マイクロアーク中のチェンバーインピーダンスのこの急速な変化に反応できない。直列のインダクタンスの自然な帰結として、パワーサプライはマイクロアーク中にチェンバーにほぼ一定の電流を配送する。アーキング状態中にはパワーサプライによって配送された全てのエネルギーはアーク上にフォーカスされていると仮定すると、個々のアークに配送されたエネルギーは、パワーサプライ電圧掛ける（一定と仮定された）電流の積のアークの間隔に渡る積分によって推定されることができる。再度、アーキング状態中のチェンバー電圧と電流の波形の両方の捕捉を許容するデジタルオシロスコープが存在する。デジタル的に格納された波形がコンピューターにアップロードされることを許容することができるTektronix “Wavestar”ソフトウェアのようなコンピューターソフトウェアが存在し、そこではアークによって配送された全体的エネルギーを決定するように瞬間的パワーとアークの持続時間に渡って積分されたそのパワー波形を計算するために、捕捉された電圧と電流の波形はその後ポイント毎に乗算されることができる。
ＰＶＤ応用におけるアーキング現象の理解を得るためには有用であるが、オシロスコープと後処理コンピューターを使ったアークとアークエネルギーを計算するこの方法は、製造応用には殆ど価値がない。近代的な手持ち式オシロスコープでさえも比較的嵩張る計器であり、集積回路クリーンルーム中の不動産は非常に貴重である。スタンドアローン型の後処理コンピューターもまた貴重な床スペースを取るので、クリーンルームの外に位置されて、ネットワークによってオシロスコープに接続される必要がある可能性が高く、オシロスコープとコンピューターの間のデータの転送に待ち時間を追加する。更には、個々のアークの持続時間またはそれらが起こり得る頻度を前もって言い当てる手段が無く、オシロスコープのコントロールを正確にはどのように設定するのかという問題を後に残す。オシロスコープはまた限定された波形格納能力しか有しておらず、従ってプロセス中に多くのアーキング活動があると、それが最も必要とされる時に情報を失うことになる傾向がある。そのように構成されたシステムは、リアルタイムの制御と判断決定を実際的ではないものとするであろう。
説明された問題点に加えて、アークを単に電圧閾値違反としてカウントする時には、もしパワーサプライが配送されたパワーを削減することによってアークに応答すれば、いくつかの情報は失われるかまたは不明瞭になり得る。パワーを削減することの結果は、電圧と電流の両方における沈下である。
物理蒸着チェンバーにおける陰極−陽極またはターゲットのアーキングの激しさを決定することが進行中の関心事である一方で、ウェーハレベルのアークの発生は、より問題のある性質のものである。ウェーハレベルのアークが起こると、陰極アーキングに対して監視されたアークエネルギーは典型的にはゼロのままである。そのようなウェーハレベルのアークは、電気的に孤立したチェンバーコンポーネント、つまり蒸着リングまたはカバーリングの帯電と、ウェーハの極近傍におけるウェーハまたはチェンバーコンポーネントへの電荷の突然の散逸から結果として生じると信じられている。これは、そのようなウェーハレベルのアークの発生、または発生の潜在性をどのように示すかという問題を提起する。
発明の一側面によると、上述した挑戦に対処し、膜蒸着プロセスを制御するためのフィードバック方法を提供する、プラズマ生成中にアークを検出するための装置と方法が提供される。
プラズマ生成装置の一例は、パワーサプライ回路に通信的に結合されたアーク検出配置を含む。パワーサプライ回路は、チェンバー中に囲い込まれ、パワー関連のパラメータを生成するように適応された陰極を有する。アーク検出配置は、パワー関連のパラメータを少なくとも１つの閾値と比較することによってチェンバー中のアーキングの激しさを評価するように適応されている。
本発明の更なる側面によると、アーク検出配置は、アーク強度、アーク持続時間および／またはアークエネルギーを推定するように適応されている。アーク検出配置は、例えばプログラム可能ロジックコントローラ（ＰＬＣ）を使って実装されても良い。ＰＬＣは、ＰＶＤチェンバーのインピーダンスの通常の変動に応答する適応的アーク閾値を計算するようにアーク検出配置と協調して動作しても良く、リアルタイムな適応的アーク閾値はＰＬＣによってほぼリアルタイムでアーク検出装置に通信されている。ＰＶＤチェンバーのインピーダンスの通常の変動に応答する適応的アーク閾値は、アーキング活動およびほぼリアルタイムでＰＬＣに通信された適応的アーク閾値関数の両方に関する統計的データでもって、アーク検出配置自体によって計算されても良い。
実際のマイクロアーク（例えば、オシロスコープ上に捕捉された通りの）は、電圧の大きさの急速な減少（それは通常値への回復によって続かれる）と、同時に電流の大きさの急速な増加（それは通常値への回復によって続かれる）を示す。従って、スパイクについて電流レベルを見て、同時の減少について電圧レベルを見ることは、「本当の」アーク検出の自信レベルまたは成功レートを大きく増加する。よって、そのようなアークイベントを検出し、その他のアークイベントを検出して分類するための方法と装置が提供される。
本発明の別の側面によると、電流トランスデューサーの出力は、アーク検出ユニットのプログラム可能閾値比較器に供給される。例えば、アークイベントは、何回電流が閾値より上の逸脱をするかと、その間電流が閾値より上である経過時間によって、アーク検出ユニットによって測定されても良い。アークの激しさに関する追加の情報が、通常の動作ポイントより上に１つ以上の閾値（各々が異なるレベルにある）を置き、異なる閾値についてアークイベントカウントと経過時間を比較することによって、得られても良い。
発明の別の側面によると、装置は、パワーサプライインターフェースの電圧および電流チャネルの両方からの組み合わせデータに基づいてアークイベントを分類するロジックを含む。加えて、装置は、アークイベントの特定のクラスにおいて起こるイベントについてのスキャンエネルギーとアークエネルギーを計算しても良い。
発明の更なる側面は、物理蒸着プロセスにおけるアークを検出して分類する方法を提供する。方法は、例えば、プラズマ生成装置のパワーサプライ電圧および電流を監視することからなっても良い。監視することに基づいて、方法は、電圧が予め決められた第一の電圧閾値より下に低下する各場合を検出することと、電圧が予め決められた第一の電圧閾値より下に低下する各場合の持続時間を計時することと、電流が予め決められた第一の電流閾値より上にスパイクする各場合を検出することと、電流が予め決められた第一の電流閾値より上にスパイクする各場合の持続時間を計時すること、を含んでも良い。電圧低下の持続時間と電流スパイクの持続時間は、クロックサイクルで測定されることができる。方法は更に、電圧が予め決められた第一の閾値より下に低下する各場合と電流が予め決められた第一の電流閾値より上にスパイクする各場合をアークイベントとして分類することからなっていても良い。従って、アークイベントは、検出された電圧低下および／または電流スパイクのどちらかから起こることができる。
方法は更に、パワーサプライ電圧が、安定モード、上昇遷移モードまたは下降遷移モードの１つであるかどうかを決定することを含んでも良い。アークイベントは、これらのカテゴリーの各々について別々にカウントされるかそうでなければ分析されても良い。例えば、方法は、電圧が安定モードにある時に起こるアークイベントのカウントと対応する持続時間を維持することと、電圧が上昇遷移モードにある時に起こるアークイベントのカウントと対応する持続時間を維持することと、電圧が下降遷移モードにある時に起こるアークイベントのカウントと対応する持続時間を維持することと、を含むことができる。
アークイベントは、プラズマ生成装置のパワーサプライ電圧および電流を監視することから取得されたデータに基づいて異なる分類に入れられることができる。一つの例によると、ＰＬＣまたはその他の計算デバイスのスキャンサイクルのような予め決められた期間の間、方法は、電圧低下と電流スパイクが一致しているアークイベントの場合に第一の分類を割り当てることを含む。加えて、方法は更に、予め決められた時間よりも小さい累積持続時間を有する対応する一致した電流スパイクの無い１つ以上の電圧低下のアークイベントの場合に第二の分類を割り当てることと、予め決められた時間よりも大きい累積持続時間を有する対応する一致した電流スパイクの無い１つ以上の電圧低下のアークイベントの場合に第三の分類を割り当てることと、を含んでも良い。感知された電流アークイベントに対しては、方法は同様に、予め決められた時間よりも小さい累積持続時間を有する対応する一致した電圧低下の無い１つ以上の電流スパイクのアークイベントの場合に第四の分類を割り当てることと、予め決められた時間よりも大きい累積持続時間を有する対応する一致した電圧低下の無い１つ以上の電流スパイクのアークイベントの場合に第五の分類を割り当てることと、を含んでも良い。様々な分類の各々について、方法は、指定されたアークイベントについてのスキャンエネルギーを計算することを含むことができる。
アークイベントを検出することはしばしば、パワーサプライの低下（即ち、下降遷移モードに入ること）に結果としてなる。この下降遷移モードにある間に結果として生じる一時的なものを安定モードにあるものとして含めるかまたはカウントすることを避けるために、方法は更に、予め決められた第一の閾値より下への電圧低下の各検出の後の遷移保持期間について予め決められた第一の閾値より下への電圧低下を検出することを不能にすることと、予め決められた第一の閾値より上への電流スパイクの各検出の後の遷移保持期間について予め決められた第一の閾値より上への電流スパイクを検出することを不能にすることと、を含む。もし遷移モードについて更なる分析がなされるならば、情報は依然として保持されることができる。
方法はまた、安定モードにおいてスパッタリング蒸着プロセス中に起こる供給電圧へのゆっくりした変化（即ち、アークイベントに対して）に適応しても良い。この点では、方法は更に、供給電圧中のゆっくりした変化を追跡するようにスキャニングサイクル中に予め決められた第一の電圧閾値を調節することを含んでも良い。
１つの例によると、方法は、アーキングの激しさに関する追加の方法を提供するように設定されることができる。この点では、方法は、電圧が予め決められた第二の電圧閾値より下に低下する各アークイベントの場合を検出することと、電流が予め決められた第二の電流閾値より上にスパイクする各アークイベントの場合を検出することと、を含むことができる。追加の閾値は同様に、更にもっと正確な情報を提供するのに利用されることができる。
別の例によると、パワーサプライ電流を監視することと、監視された電流を示す電流信号を得ることと、電流信号がアークイベントを示す予め決められた電流閾値を越えているかどうかを決定することからなる、プラズマ生成装置におけるアークイベントを決定する方法が提供されても良い。同様に、方法は更に、パワーサプライの電圧を監視することと、監視された電圧を示す電圧信号を得ることと、電圧信号が予め決められたアークイベントを示す予め決められた電圧閾値を越えているかどうかを決定することからなることができる。加えて、方法は、電流が予め決められた電流閾値を越えている時と電圧が予め決められた電圧閾値を越えている時に起こる各アークイベントの持続時間を計時することを含むことができる。再度、各アークイベントは分類されることができ、スキャンエネルギーとアークエネルギーは計算されることができる。
更に別の例によると、プラズマ生成装置におけるアークを検出するための方法は、ターゲットとウェーハの間にイオン化ガスを作り出すようにプラズマ生成装置にパワーの供給を提供することと、供給電圧および供給電流を検出するためのインターフェースを提供することと、設定周波数において電圧を電圧閾値と比較することと、設定周波数において電流を電流閾値と比較することと、からなっていても良い。加えて、方法は、電圧を電圧閾値と比較することからと電流を電流閾値と比較することから、アークイベントが起こったかどうかを決定することからなっていても良い。
方法は更に、アークイベントの各検出の後の遷移遅延期間について電圧を電圧閾値と、電流を電流閾値と比較することを遅延させることを含んでも良い。これは、安定モードについてより正確なアークイベントカウントを提供し得る。
加えて、方法は、あらゆるアーキングの更なる情報を提供するようにその他のパラメータ（電圧または電流閾値の跨ぎ以外の）を見ることを含むことができる。これは、アークイベントの激しさに関する更なる情報を含むことができる。１つの例によると、方法は更に、パワー関連のパラメータを生成するステップと、プラズマ生成装置におけるアーキングの激しさを決定するようにパワー関連のパラメータを少なくとも１つの閾値と比較するステップと、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答したアーク持続時間を測定するステップと、を含むことができる。
発明の更に別の側面によると、プラズマ生成チェンバー中のアークイベントを検出するための装置が提供される。装置は、プラズマ生成チェンバーに印加されたパワーサプライ電圧および電流を検出するように構成されたパワーサプライインターフェースモジュールと、パワーサプライインターフェースモジュールに通信的に結合されたアーク検出ユニットからなっていても良く、アーク検出ユニットは、アークイベントが起こったかどうかを決定するための第一の電圧閾値と電圧を比較し、アークイベントが起こったかどうかを決定するための第一の電流閾値と電流を比較するように配置された閾値比較器回路を含む。アーク検出ユニットは、アナログ−デジタル変換器をもったデジタル信号プロセッサ（ＤＳＰ）を含んでいても良い。
加えて、装置のアーク検出ユニットは、閾値比較器回路の出力に基づいてアークイベントの決定を行うように配置されたロジック回路を含むかまたはそれに結合されていても良い。ロジック回路は、プログラム可能なロジックコントローラ（ＰＬＣ）またはその他の同様のコンピューティングデバイスであることができる。しかも、いくつかの場合には、ＤＳＰはここに開示された機能のいくつかまたは全てを行うロジックを含むことができる。
閾値比較器回路は、ユーザが初期電圧閾値と初期電流閾値を設定することを可能とするようにプログラム可能であっても良い。加えて、電圧と電流のために別々のコンポーネンツが使われることができる。閾値比較器回路は、アナログおよび／またはデジタル回路であっても良い。閾値レベルは、ＤＳＰで生成されても良く、アーク信号はＤＳＰ中のアナログ−デジタル変換器によってデジタルに変換される。ＤＳＰは、そのパラメータがＰＬＣまたはその他のロジック回路または配置によって制御されたソフトウェアであるファームウェアを含んでいても良い。
装置のロジック回路は、数々の機能のために利用されても良い。例えば、ロジック回路は、電圧が安定モード、上昇遷移モードおよび下降遷移モードの１つであるかどうかを決定するように配置されていても良い。加えて、ロジック回路は、電圧が安定モードである時に起こるアークイベントのカウントを維持し、電圧が上昇遷移モードである時のアークイベントのカウントを維持し、電圧が下降遷移モードである時のアークイベントのカウントを維持するように配置されていても良い。ロジック回路はまた、第一の電圧閾値より下への電圧低下に基づいてアークイベントの持続時間と、第一の電流閾値より上への電流スパイクに基づいてアークイベントの持続時間を決定するように配置されていても良い。持続時間は、クロックサイクルで測定されてもよく、それは周波数に基づいて時間単位に変換されることができる。
ロジック回路は更に、閾値比較器回路の出力と各アークイベントの持続時間に基づいてアークイベントを分類するように配置されていても良い。分類は、ＰＬＣスキャンサイクルのような予め決められた時間サイクルについてであっても良い。ロジック回路は、例えば、電圧低下と電流スパイクが一致しているアークイベントの場合に第一の分類を割り当て、第一の予め決められた期間よりも小さい累積持続時間を有する対応する一致した電流スパイクの無い１つ以上の電圧低下のアークイベントの場合に第二の分類を割り当て、第一の予め決められた期間よりも大きい持続時間を有する対応する一致した電流スパイクの無い１つ以上の電圧低下のアークイベントの場合に第三の分類を割り当て、第二の予め決められた期間よりも小さい累積持続時間を有する対応する一致した電圧低下の無い１つ以上の電流スパイクのアークイベントの場合に第四の分類を割り当て、第二の予め決められた期間よりも大きい持続時間を有する対応する一致した電圧低下の無い１つ以上の電流スパイクのアークイベントの場合に第五の分類を割り当てる、ように構成されることができる。
ロジック回路はまた、アーキングの様々なパラメータを計算することができる。これは、スキャンエネルギーとアークエネルギーを含むことができる。
発明の更なる側面によると、プラズマ発生装置中のアークを検出するための装置は、パワーサプライの電流に通信的に結合されたアーク検出ユニットからなる。アーク検出ユニットは、電流を第一の電流閾値を比較するように構成された閾値比較器回路と、閾値比較器回路における電流と電流閾値の比較に基づいてアークイベントを検出するように配置されたロジック回路、を含んでいても良い。
アーク検出ユニットはまた、パワーサプライの電圧に通信的に結合されることができる。この場合には、閾値比較器回路は更に、電圧を第一の電圧閾値と比較するように構成されていても良く、ロジック回路は更に、閾値比較器回路における電圧と電圧閾値の比較に基づいてアークイベントを検出するように配置されていても良い。
アーク検出ユニットは更に、電流と電流閾値の比較に基づいて検出されたアークイベントの持続時間を計算するように配置されたタイミング回路からなっていても良い。タイミング回路はまた、電圧と電圧閾値の比較に基づいて検出されたアークイベントの持続時間を計算するように配置されていても良い。
閾値比較器回路は、電流を第一の電流閾値とは異なる第二の電流閾値（または複数の追加の閾値レベル）と比較するように構成されることができる。閾値比較器回路は同様に、電圧を１つ以上の追加の閾値と比較するように構成されることができる。電流または電圧が特定の閾値を超えている持続時間は、閾値の各々について計算されることができる。
発明のもっと更に別の側面によると、プラズマ生成装置中のアークイベントを検出するための装置は、プラズマ生成装置のためのパワーサプライの電圧および電流に通信的に結合されたパワーサプライインターフェースモジュールと、電圧を示す信号を受け取るための第一のチャネルと電流を示す信号を受け取るための第二のチャネルを有するアーク検出ユニットと、電圧信号を電圧閾値と比較し電流信号を電流閾値と比較するように配置されたアーク検出ユニット中の閾値比較器回路からなる。
装置は更に、閾値比較器回路の出力に基づいてアークイベントが起こったかどうかを決定するロジック回路からなることができる。ロジック回路はまた、プラズマ生成装置に供給されたパワーに関連するパラメータを計算するように配置されることができる。ロジック回路はまた、プラズマ生成装置中のアーキングの激しさを決定するようにパワー関連のパラメータを少なくとも１つの閾値と比較することができる。
本発明の様々な側面は、補正的アクションが取られ得るように、いつアーキングが起こっているかをリアルタイムで決定する能力を強化し得る。これは、ウェーハ歩留まりを向上し、欠陥を削減することができる。
いくつかの例では、主に電圧と電流を見ている装置は、アークと結果として生じる電圧沈下（即ち、アークへの低減されたパワーサプライ応答から結果といて生じる）の両方をカウントしてしまい、それは不正確なカウントを作り出すであろう。本発明の更なる側面はよって、より正確にアークをカウントして分類するための方法と装置を提供し得る。つまり、アークを電流閾値違反としてカウントすることにより、パワー低減イベントが存在する場合においても、アークはより正確にアークカウントおよび時間統計に表わされ得る。
更なる側面に従って、ウェーハ上に金属またはその他の材料を蒸着するために利用される物理蒸着チェンバー中のウェーハレベルアーキングの発生を検出するための方法が記載される。方法は、例えば、物理蒸着チェンバーに印加されたパワーサプライ電圧とパワーサプライ電流および／またはその他の信号を監視することと、ウェーハレベルアーキングの発生を示す波形異常について各感知された波形を独立に分析することと、そのような異常の発生回数および／または異常の累積持続時間を示す変数を含む新たな分類に波形異常を分類することと、を含んでいても良い。
波形異常を検出してそれをそのように分類した後で、方法は、ウェーハレベルアーキングが起こったか起こらなかったかの指標を提供することを含むことができる。これは、例えば、適切なデータをコンピューター読み取り可能な媒体に書き込むことによっておよび／または、メッセージを表示するおよび／または適切な明かり（例えば、ＬＥＤ）が点ることを引き起こすことによってのような、ユーザ認識可能な出力を提供することによって、実装されることができる。
もっと更なる側面によると、陰極アーク検出ユニットを物理蒸着チェンバーに結合することと、チェンバー中で処理された複数のウェーハの各々についてウェーハレベルアーキング分類データを生成することと、生成されたウェーハレベル分類データに基づいてチェンバー中のウェーハレベルアーキングの激しさを決定することを含む方法が提供されても良い。
方法は更に、決定するステップに基づいてウェーハレベルアーキングの発生とウェーハレベルアーキング無しの１つの指標を提供することを含むことができる。加えて、方法は更に、ウェーハレベルアーキング異常について変換された波形を分析することと、データを分類することと、分類されたデータがノンゼロであるときにウェーハレベルアーキングの発生を示すことを含むことができる。
もっと更なる側面によると、ウェーハを処理するための物理蒸着チェンバー中のウェーハレベルアーキングを検出するためのシステムが提供される。システムは、物理蒸着チェンバーの供給電圧を監視するように通信的に結合された陰極アーキング検出ユニットと、チェンバー中で処理された各ウェーハについてウェーハレベルアーキング分類データを生成するように構成された、ユニットの一部としてかまたはユニットと通信しているかのどちらかで陰極アーキング検出ユニットに結合されたプロセッサと、からなる。陰極アーキング検出ユニットは更に、物理蒸着チェンバーの供給電流、チェンバー電圧およびチェンバー電流を監視するように通信的に結合されていても良い。
システムは更に、供給電圧を監視するための第一のセンサーと、チェンバー電圧を監視するための第二のセンサーと、供給電流を監視するための第三のセンサーと、チェンバー電流を監視するための第四のセンサーと、静電チャック電圧を監視するための第五のセンサーからなることができる。プロセッサは、それぞれのセンサー各々から受け取った信号からウェーハレベルアーク分類データを、各センサーについて生成するように構成されている。
プロセッサはまた、各ウェーハについてのウェーハレベルアーキング分類データから指標パラメータを計算するように構成されていることができる。システムはまた、指標パラメータを介してプロセッサによって制御された視認可能なインジケーターを含むことができる。この点では、プロセッサはウェーハレベルアーキングの発生の指標を視認可能なインジケーターに提供する。
開示のこれらおよびその他の側面は、以下の詳細な記載の考察によって明らかとなるであろう。
本開示のより完全な理解とここに記載された様々な側面の潜在的利点は、同様の参照番号が同様の特徴を示す添付の図面を考慮して以下の記載を参照することによって取得され得る。
図１は、本発明による、アーク検出配置の一例示的実施形態を描いたブロック図である。 図２は、本発明のよる、アーク検出配置のパワーサプライインターフェースモジュール（ＰＳＩＭ）部分の一例示的実装を描いたブロック図である。 図３は、本発明による、アーク検出配置のＰＳＩＭ電圧感知回路部分の一例示的実装を描いた回路図である。 図４は、本発明による、アーク検出配置のＰＳＩＭ電流感知回路部分の一例示的実装を描いた回路図である。 図５は、本発明による、アーク検出配置のＰＳＩＭパワーサプライ回路部分の一例示的実装を描いた回路図である。 図６は、本発明による、アーク検出配置のアーク検出器ユニット（ＡＤＵ）部分の一例示的実装を描いたブロック図である。 図７は、本発明による、アーク検出配置のＡＤＵ電圧フィルター部分の一例示的実装を描いた回路図である。 図８は、本発明による、アーク検出配置のＡＤＵプログラム可能閾値比較器部分の一例示的実装を描いた回路図である。 図９は、本発明による、アーク検出配置のＡＤＵアーク検出ロジックユニット（ＡＤＬＵ）部分の一例示的実装を描いたブロック図である。 図１０は、本発明による、アーク検出配置のＡＤＬＵカウンターユニット部分の一例示的実装を描いたブロック図である。 図１１は、本発明による、クロックロジックユニット（ＣＬＵ）クロック生成の一例示的実装を描いたタイミング図である。 図１２は、本発明による、アーク検出配置のＡＤＬＵデジタル信号処理インターフェースロジック配列部分の一例示的実装を描いた論理図である。 図１３は、ＰＶＤチェンバー構成の断面のグラフィック描写である。 図１４は、アーキングイベント対時間での典型的なＰＶＤ電圧信号のプロットである。 図１５は、本発明のアーク検出ユニットにおけるＰＶＤ電圧信号のプロットである。 図１６は、アーキング状態に出入りするときのアーク検出ユニットのためのロジックレベル状態遷移図である。 図１７は、アークチャネル信号伝播のブロック図である。 図１８は、ＰＬＣプログラムメインコントロールのブロック図である。 図１９は、安定帯域監視変数対時間のプロットである。 図２０は、パワーおよびイグニションロジックのブロック図である。 図２１は、イグニション時間のプロットである。 図２２は、アーク分類のブロック図である。 図２３は、アーク分類の表である。 図２４は、ウェーハプロセスアーク変数タイミング図である。 図２５は、ウェーハプロセス閾値タイミング図である。 図２６は、ロジックの実行のアーク検出順序のブロック図である。 図２７は、本発明による、アーク検出配置のアーク検出器ユニット部分の別の例示的実装を描いたブロック図である。 図２８は、典型的な陰極またはターゲットアーク欠陥パターンを示す。 図２９は、ウェーハの表面上の彗星状欠陥のクローズアップ図を示す。 図３０は、典型的なウェーハレベルアーク欠陥パターンを示す。 図３１は、非陰極アークから結果として得られるウェーハフィルム損傷のクローズアップまたは拡大図を示す。 図３２は、ウェーハの中央における非陰極アークから離れたウェーハ汚染を示す。 図３３は、アーク付近のウェーハ汚染を示す。 図３４は、単一ウェーハの処理のための静電チャックパワーサプライからの描写的波形のプロットである。 図３５は、ウェーハレベルアーキングが発生した静電チャックパワーサプライの描写的波形のプロットである。 図３６は、図３０のプロットの一部の追加の詳細を示したプロットである。 図３７は、ウェーハレベルアーキングが発生した単一ウェーハのための陰極（ＤＣ）パワーサプライからの描写的波形を示したプロットである。 図３８は、ウェーハレベルアーキングを検出、分類および測定する際に行われても良い描写的ステップを示したフローチャートである。 図３９は、ＰＬＣの安定／非安定モードと動的な安定帯域との関係で描写的波形を示したプロットである。 図４０は、ＡＤＵ無しで、ウェーハレベルアーキングを検出、分類および測定する際に行われても良い別の実施形態の描写的ステップを示したフローチャートである。 図４１は、ウェーハレベルアーキングを検出、分類および測定する描写的装置の機能的ブロック図である。
この発明は、多くの異なる形の実施形態を許すが、本開示は発明の原理の例示として考えられるべきものであり発明の幅広い側面を描写された実施形態に限定することが意図されていないという理解のもとに、発明の側面の描写的実施形態が図面に示されここに記載される。
本発明は、様々な異なるタイプのプラズマ生成応用に適用可能であると信じられ、膜蒸着応用のために特に有用であることが見つけられており、後者はプラズマ環境の生成中に検出されたアークに応答するための技術から恩恵を得る。ここに記載される例示的実施形態はＰＶＤスパッタリング技術を含んでいるが、本発明は、プラズマエッチングまたはプラズマ化学蒸着システム（ＰＥＣＶＤ）のようなプラズマ生成技術を使ったものを含んだ様々なシステムとの関係で実装されることができる。
アーキングイベントは完全には避けられないかも知れないが、スパッタリングプロセス中に起こるアークの激しさに関する或る詳細なデータを得ることは、そこから補償的プロセス決定をすることができる有用な情報を提供する。例えば、小さな大きさの単一のアークのリアルタイム検出を通して、影響された集積回路金型上のアーキングによる最小の欠陥の存在が疑われるかも知れない。逆に、大量のアークまたは高い激しさのアークのリアルタイム検出から、多数の欠陥の存在が疑われるかも知れず、多分処理ステップ全体が欠陥的であるとの結論にさえ至るかも知れない。本発明の側面によるリアルタイムアーク検出は、製造上の決定がリアルタイムかほぼそれに近い形で起こることを許容し得る。例えば、処理ステップが顕著な量または激しさのアーキングの検出によって欠陥的であるものとして疑われる場合、ＰＶＤプロセスステップは、更なる損傷が起こり得る前に終了されても良い。ＰＶＤ処理ステップの終わりにおいて、普通に完了されたか上述のように終了されたかのどちらでも、更なる処理ステップが始動される前にウェーハを修理または廃棄する決定がなされることができる。もし初期処理ステップが顕著なアーキングのリアルタイム検出を通して欠陥的であるとされ、且つウェーハの製造の現ステージまでの処理コストが低ければ、ウェーハを廃棄することがコスト的に有効であるかも知れない。もし影響されたステップまでウェーハを処理することのコストが高いような後者の処理ステップ中にアーキングが起これば、ウェーハを化学的にエッチングするかまたは物理的に磨いて欠陥的蒸着層を除去しウェーハを再処理することがコスト的に有効であるかも知れない。加えて、以前のアーキング活動が無いかまたは最小であることが観察されている個々のＰＶＤシステムのウェーハからウェーハベース上でのアーキング活動の検出は、スケジュールされた設備非活動中の適切な設備メンテナンスをスケジュールすることによって補正されることができるような初期の設備不備状態の発展を示すものかも知れない。鍵は、アーキングによる欠陥の増加した可能性のタイムリーな認識である。
特定のＰＶＤシステムについては、プロセスを駆動するパワーサプライは、チェンバーに配送されたパワーを規制しようと試みる。陽極、陰極および陽極と陰極の間のチェンバー環境を含んだチェンバーエレメントのインピーダンスは、プラズマを生成するパワーサプライ回路のインピーダンスと直列である。プラズマ中に一定のパワーを維持するための電圧と電流の間の関係は、スパッタリングプロセスの結果として変化の対象である特定のターゲット材料自体の導電性を含んだチェンバーエレメントのインピーダンスに依存している。
スパッタリングチェンバー中にアークが発展すると、チェンバーのインピーダンスの大きさは急速に低下し、それによりプラズマを発生するパワーサプライ回路のインピーダンスを変化させる。パワーサプライおよび分散回路は、顕著な直列インダクタンスを含み、回路中で電流が変化することができるレートを制限する。チェンバーインピーダンスの急速な低下は従って、この誘導的成分によるチェンバー電圧の大きさの急速な減少を引き起こす。このチェンバー電圧の大きさの崩壊はしばしば、アーキング状態を消滅させてチェンバー、パワーサプライまたはターゲットへの深刻な損傷が結果として生じ得る前にグロー放電を再確立するのに十分である。典型的には、アーキングイベントは、パワーサプライを規制しているエレクトロニクスが反応することができるよりも素早く起こる（そして消える）ので、仮にエレクトロニクスによって補正的アクションが始動されたとしても、ウェーハへのいくらかの損傷が可能である。前述したように、被覆されたアイテムが、ウェーハ上の非均一な被覆のような何らかの形の欠陥に苦しめられる可能性は、各アーキングイベントの結果として増加する。アーキングイベントが起こった時にはチェンバー電圧が急速に低下するので、予め規定されたかまたは適応的な電圧閾値レベルより下への予想外の電圧低下は、アーキング状態の発生を規定するのに使われることができる。
ア−キングイベントの存在を描写している電圧閾値は、一例示的実装によると名目上印加された（即ち、非アーキングな）恐らく時間変化しているチェンバー電圧に依存している。グロー放電を作り出すように印加された非アーキングなチェンバー電圧は、（回路インピーダンスに影響を与える）ターゲットの状態および組成を含んだ多くのファクターに依存している。全てのその他の回路インピーダンスが一定のままであると、比較的低い導電性のターゲット材料を使ったグロー放電を作り出すにはより高いチェンバー電圧が要求されるかも知れないか、逆に比較的高い導電性のターゲット材料を使ったグロー放電を作り出すにはより低いチェンバー電圧が要求されるかも知れない。例えば、１つのスパッタリングチェンバー実装では、アルミニウムを均一に蒸着するのに要求されるチェンバー電圧は、銅を蒸着するのに要求されるチェンバー電圧のほぼ２倍である。アルミニウムを均一に蒸着するのに要求されるチェンバー電圧はまた、パワーサプライとその他のチェンバーエレメントを含んだ回路インピーダンスのバランスに依存しているので、チェンバー毎に変動することができる。更には、ターゲットが古くなりより多くの材料がスパッタリングされるにつれて、均一な蒸着レートを維持するのに要求されるパワーは変更され（例えば、増加され）なければならない。要求される印加電圧が変化するにつれて、そこにおいてアーキング状態が決定されるところの関連する閾値電圧もまた変化させられるべきであることが分かる。
全体的に描写的な実施形態によると、プラズマ生成装置は、パワーサプライ回路に通信的に結合されたアーク検出配置を含む。パワーサプライ回路は、チェンバー中に取り囲まれた陰極を有し、パワーサプライ回路は、パワー関連のパラメータ（例えば、電圧信号）を生成するように適応されている。アーク検出配置は、パワー関連のパラメータを少なくとも１つの閾値と比較することによってチェンバー中のアーキングの激しさを評価するように適応されている。アーキングの激しさを決定するパラメータは、プロセスに依存しており、アーク量、アークレート、アーク強度、アーク持続時間および／またはアークエネルギーを含むがそれらに限定はされない。
１つの実装によると、スパッタリングプロセスのためのアーク検出配置は、スパッタリングチェンバー電圧を監視し、チェンバー電圧の大きさが予め設定されたアーク電圧閾値より下に低下するといつでもアーキング状態を検出する。
パワー関連のパラメータ（例えば、電圧）閾値は、パワー関連のパラメータ値の範囲に渡って可変であっても良い。あらゆる閾値は、プログラム可能であっても良く、例えば遠隔のロジック配列によって電子的に制御されているように、ロジック配列によって制御されても良い。一例示的実装では、アーク発生をはっきりと区別する電圧閾値は、名目的チェンバー電圧の大きさの推定値に応答して計算され、名目的チェンバー電圧の大きさは非アーキング状態中にグロー放電を作り出す（即ち、プラズマを生成する）のに必要とされるチェンバー電圧である。一例示的実装では、あらゆる閾値はヒステリシス的であるかまたは「サーパス」値とは異なる「リセット」値を有するヒステリシスとなるようにプログラムされていても良い。
アーク検出配置は更に、少なくとも１つの閾値に応答してアーキング状態（イベント）をカウントするように適応されていても良い。検出されたアーキング状態発生のレートは、そこから決定されても良い。
アーク検出配置は更に、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答してアーキング持続時間を測定するように適応されていても良い。例えば、アーク検出配置は、１つの実装ではクロックとデジタル計数配列を含む。クロックは、固定された周期を有するクロック信号を提供し、デジタル計数配列は、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答してクロック信号周期をカウントするように適応されている。アーキング状態の持続時間は、パワー関連のパラメータを少なくとも１つの閾値と比較することによって評価されても良い。一例示的実装によると、アーキング状態の持続時間は、固定された期間に渡って蓄積される。別の例示的実装によると、アーキング状態の持続時間は、持続時間閾値に到達するまでかまたは蓄積された持続時間がリセットされるまで、蓄積される。
アーク検出配置は更に、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答してアーキング強度を測定するように適応されていても良い。一例示的実装では、アーク検出配置は、パワー関連のパラメータを異なる値に配置された複数の閾値と比較するように適応されており、それによりアーキングイベント中のパワー関連のパラメータへの変化（名目からの）の度合いまたは範囲を確定する。一例示的実装では、最大の観察された電圧の大きさの低下に対応する閾値は、エネルギー推定値に下限を提供する一方、（システムが超えないように観察されるところの）次に大きな電圧低下閾値は、エネルギー推定値に上限を提供する。
アーク検出配置は、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答してアーキング持続時間および強度を測定するように適応されていても良い。１つの実装では、アーク検出配置は更に、パワー関連のパラメータを少なくとも１つの閾値と比較することに応答してアーキングエネルギーを測定するように適応されていても良く、アーキングエネルギーはアーキング持続時間とアーキング強度の積に比例し、アーキングの激しさの評価はアーキングエネルギー（即ち、アーキング強度とアーキング持続時間の積）の関数である。１つの特定の実装によると、アーキングによる電圧の下落中のパワー関連のパラメータ（例えば、チェンバー電圧）対時間のプロットによって境界付けられたエリアを推定する（即ち、近似するまたは積分する）ために、複数の閾値が複数の持続時間を決定するのに使われる。各アーキングイベントについての境界付けられたエリアに比例するアーキングエネルギーは、アーキングの激しさを評価するのに使われる。更なる実装によると、アーク検出配置は更に、例えばアーキングの激しさを評価するようにアーキング強度とアーキング持続時間の積を合計することによって、複数のアーキングイベントに渡ってアーキングエネルギーを蓄積するように適応されている。
アーク検出配置は、パワー関連のパラメータをデジタル化するのに先立つエイリアシングを防止する手段としてパワー関連のパラメータの帯域を制限するフィルターを含んでいても良い。パワー関連のパラメータの或る周波数応答特性を低減するかまたは強調するように、一般的に理解されているデジタル信号処理技術がこのパワー関連のパラメータに適用される。このデジタル信号処理されたパラメータはそれから、少なくとも１つの閾値の同様にデジタル化されたバージョンに対して直接比較されても良い。
上述のようにデジタル信号処理されたパラメータは、ＰＶＤプロセスの経過に渡って１つ以上のパワー関連のパラメータの或る観察された特性に応答して、少なくとも１つの時間変化している閾値を計算するのに使われても良い。
複数のパワー関連のパラメータは、上述したようにアーキングの激しさを評価する際に複数の閾値と比較されても良い。例えば、チェンバー電圧に加えて、パワーサプライ電流が監視されて、アーキングイベントを検出するのに使われ、アーキングイベントは電流の大きさが予め設定された電流閾値を超えるといつでも決定される。
ロジック配列は、アーク検出配置に通信的に結合されていて、アーク検出配置によって収集されたアーキングデータを処理するように適応されていても良い。１つの実装では、ロジック配列は、アーク検出配置とインターフェースするように適応されており、ロジック配列は、データネットワークとプロセスコントローラ、モニターおよびロジック配列のような追加の外部デバイスを有している。１つの特定の応用では、ロジック配列はプログラム可能なロジックコントローラ（ＰＬＣ）である。
プラズマ生成チェンバー中のアークの激しさは、パワー関連のパラメータを少なくとも１つのアーク強度閾値と比較し蓄積されたアーキング持続時間にアーク持続時間を加算することによって導出される、アーク持続時間を計時することによって評価されても良い。方法の更なる例示的実装は、非アーキングプラズマ生成中のパワー関連のパラメータを測定してパワー関連のパラメータを測定することに応答してアーク強度閾値を自動的に調節すること、アークの発生をカウントすること、および／またはアークの激しさをアーク強度、アーク持続時間および／またはそれらの積の関数として評価すること、を含む。
プラズマ生成チェンバー中のアーキングの激しさは、パワー関連のパラメータを少なくとも１つのアーク強度閾値と比較し、パワー関連のパラメータを少なくとも１つのアーク強度閾値と比較することに応答してアーク持続時間を計時し、アークエネルギーをアーク強度とアーク持続時間の関数として計算し、それからアークエネルギーを蓄積されたアークエネルギーに加算することによって導出され得る、アーク強度を決定することによって追加的にまたは代替的に評価されても良い。方法の更なる例示的実装は、非アーキングプラズマ生成中のパワー関連のパラメータを測定してパワー関連のパラメータを測定することに応答して少なくとも１つのアーク強度閾値を自動的に調節すること、パワー関連のパラメータを少なくとも１つのアーク強度閾値と比較することに応答してアークの発生をカウントすること、および／またはヒステリシス的なアーク強度閾値を採用すること、および／または共有されたデータパスを介したコマンド上でアーキングを表わした情報をロジック配列に送信すること、を含み、情報はアーク発生の量と蓄積されたアーキング持続時間を含んだグループから選択された一つである。パワー関連のパラメータは、１つの特定の実装ではプラズマ生成チェンバー電圧の関数であり、パワー関連のパラメータは、別の実装ではプラズマ生成チェンバーの動作特性のデジタル的な表現として形成されている。
以下の特定の例示的実施形態を記載するにあたって、同様の番号が同様の特徴を指し示している図面への参照がここでなされる。
図１は、本発明のアーク検出配置１００の例示的実施形態を描いている。アーク検出配置１００は、例えば、均一な材料蒸着が望まれる集積回路製造およびその他のプロセスにおける物理蒸着（ＰＶＤ）プロセスステップにおいて使われる。ＰＶＤスパッタリングシステムは、低圧力のアルゴンのようなガス１５を含んだ蒸着（真空）チェンバー１０を含む。金属で作られたターゲット２０が真空チェンバー１０中に置かれ、独立したパワーサプライインターフェ−スモジュール（ＰＳＩＭ）４０を介してパワーサプライ３０に陰極として電気的に結合される。一例示的実装によると、パワーサプライ３０とチェンバー１０は、同軸相互接続ケーブル３５を使って結合される。基板（ウェーハ）２５は、グラウンド接続を通してパワーサプライ３０に陽極として結合される。真空チェンバーはまた典型的にはグラウンド電位に結合される。別の例示的実装によると、陽極はパワーサプライ３０に直接結合される。回転する磁石２７が、均一なターゲット擦り減りを維持するようにプラズマを操縦するために含まれている。ＰＳＩＭ４０は、チェンバー電圧を感知するように適応され，チェンバー電圧に応答して電圧信号パス４２を介してアーク検出ユニット（ＡＤＵ）５０にアナログ信号を提供するブッファーされた電圧減衰器４４を含む。ＰＳＩＭはまた、チェンバーに流れる電流を感知するように適応され、チェンバー電流に応答してＡＤＵに電流信号パス４８を介してアナログ信号を提供するホール効果に基づく電流センサー４６を含む。
別の例示的実装では、ＡＤＵ５０は、ローカルデータインターフェース７０を介して、例えばプログラム可能なロジックコントローラ（ＰＬＣ）または通信トップハットであるロジック配列６０に通信的に結合される。ロジック配列６０は、例えばEG Modbus-Plus TCP-IP on Ethernet（登録商標）のような高レベルプロセス制御ネットワークであるデータネットワーク８０に結合されても良い。ロジック配列６０は、全体的にプロセッサと呼ばれても良い。ここで使われる「プロセッサ」という用語は、中央処理ユニットおよび／またはＰＬＣのようなものであるがそれらに限定はされない、情報を処理するように構成されたあらゆるタイプの回路を指す。「プロセッサ」という用語はまた、コンピューターまたはその他のコンピューティングデバイス全体のようなより大きなデバイスも含む。プロセッサは、望ましい機能性を実行するようにハードウェアに組み込まれていても良くおよび／またはコンピューター読み取り可能な媒体上に格納されたコンピューター実行可能な命令（例えば、ソフトウェア）を実行することが可能であっても良い。ここで使われる「コンピューター読み取り可能な媒体」という用語は、コンピューティングデバイスまたはその他のプロセッサによって読み取り可能である情報を格納することが可能なあらゆる１つ以上の媒体を指す。コンピューター読み取り可能な媒体の例には、１つ以上のメモリー、ハードドライブ、磁気ディスク、光学ディスクおよび／または磁気テープ、が含まれるがそれらに限定はされず、オプションでそのようなそれぞれの媒体から読み出しそれに書き込むためのハードウェアデバイスを含んでいる。
電場がパワーサプライによってターゲット（陰極）と陽極の間に生成され、真空チェンバー中のガスがイオン化することを引き起こす。イオン化されたガス原子（即ち、プラズマ）は、電場の電位に跨って加速され、高速でターゲットに衝突して、ターゲット材料の分子がターゲットから物理的に分離されること、つまり「スパッタリングされること」を引き起こす。放出された分子は、低圧ガスとプラズマを通して事実上邪魔されること無く移動して、基板に突き当たり、基板上にターゲット材料の被覆を形成する。アルミニウムをスパッタリングするための典型的なターゲット電圧は、約４５０ボルトｄｃ（ＶＤＣ）の定常状態の大きさである。
図２は、ＰＳＩＭ４０の一例示的実施形態を描いている。ＰＳＩＭ４０は、チェンバー電圧および電流を表わす信号を導出する。同軸ケーブル３５が、パワーサプライをチェンバーに電気的に結合する。ケーブル３５は、名目上グラウンド（アース）電位にある外側導電体２１０と、外側導電体に対して負にバイアスされた中央導電体２１５を有する。ケーブル３５中の電流は、ホール効果トランスデューサー２２０またはその他の電流トランスデューシングデバイスを使って測定される。トランスデューサー２２０は、チェンバーに流れる総電流を示している、中央導電体２１５中を流れる電流を選択的に測定するように配置されている。ケーブル３５の中央導電体２１５は、ホール効果トランスデューサー２２０中の開口２２５を通過する。中央導電体２１５を露出させるために、外側導電体２１０はトランスデューサー２２０の近くで中断され、外側導電体電流は、外側導電体２１０に結合された電流分流を介して開口２２５の周りに向けられる。ホール効果トランスデューサー２２０の配置は、ＰＳＩＭのパッケージングを簡略化する一方で同時にケーブル３５とトランスデューサー２２０の出力信号の間に高レベルのガルバニック分離を提供する。本発明は、ホール効果トランスデューサーを使うことに限定はされない。チェンバー１０からパワーサプライ３０に流れる電流に応答して信号を導出するためのその他の手段が想定されており、それには適切な電圧分離をもった電流分流を含んだ配置、および或るピエゾ抵抗性電流トランスデューサーに基づいた手段が含まれるがそれらに限定はされない。
トランスデューサー２２０は、電流信号Ｉ−を運ぶ第一の出力端子２２２と、電流信号Ｉ＋を運ぶ第二の出力端子２２４を有する。第一および第二のトランスデューサー出力端子は、Ｉｓｅｎｓｅ回路配置２４０に電気的に結合され、第一のトランスデューサー出力端子２２２はＩｓｅｎｓｅ回路第一入力端子２４２に結合されており、第二のトランスデューサー出力端子２２４はＩｓｅｎｓｅ回路第二入力端子２４４に結合されている。Ｉｓｅｎｓｅ回路配置２４０はまた、信号ＩＰＳＩＭ−を運ぶ第一の出力端子２４６と、信号ＩＰＳＩＭ＋を運ぶ第二の出力端子２４８を有する。Ｉｓｅｎｓｅ回路は、電流信号Ｉ＋とＩ−を受け取り、チェンバーからパワーサプライに流れる電流に応答して信号ＩＰＳＩＭ＋とＩＰＳＩＭ−の間の差分電圧を生成する。
Ｖｓｅｎｓｅ回路２５０は、中央導電体２１５と外側導電体２１０の間の電位差を測定し、電位差に応答した差分を生成する。Ｖｓｅｎｓｅ回路は、内側導電体２１５に結合され電圧信号Ｖ−を運ぶ第一の入力端子２５２を含む。Ｖｓｅｎｓｅ回路はまた、外側導電体２１０に結合され電圧信号Ｖ＋を運ぶ第二の入力端子２５４を含む。Ｖｓｅｎｓｅ回路は、出力電圧信号ＶＰＳＩＭ−を運ぶ第一の出力端子２５６と、出力電圧信号ＶＰＳＩＭ＋を運ぶ第二の出力端子２５８を有する。
パワーサプライ３０を真空チェンバー１０に接続している同軸ケーブル３５は、一例示的実装では、標準的な商用ＵＨＦ型コネクターに終端される。本発明の一側面によると、ＰＳＩＭ４０の機械的パッケージングは、ケーブル３５が一端において脱終端され、ＰＳＩＭ４０の開口２２５を通して挿入され、パワーサプライ３０とチェンバー１０の間の回路を完成するように再終端されることができるように、配置され構成されている。代替的な実装では、ＰＳＩＭ４０はＵＨＦ型コネクターを含み、ＰＳＩＭ４０がパワーサプライ３０とチェンバー１０の間のケーブル３５の回路中に挿入されることができるようにする。
図３は、ＰＶＤシステムの陰極と陽極の間の瞬間的電圧差に応答した差分出力電圧信号を提供するためのＶｓｅｎｓｅ回路２５０の一例示的実装を描いている。図３に描かれた例示的Ｖｓｅｎｓｅ回路は、その入力端子において存在する電圧信号とその出力端子において提供された電圧信号の間に非常に高いインピーダンスを提供する。正の入力電圧信号２５４（Ｖ＋）は外側導電体２１０から導出され、負の電圧信号２５２（Ｖ−）はパワーサプライケーブル３５の内側導電体２１５から導出される。
描かれた例示的実装によると、抵抗器ネットワークＲ３とＲ４は、基準平面ＧＮＤＡＮＡＬＯＧに対してそれぞれの各入力電圧信号に５００：１の減衰ファクターを提供する。抵抗器ネットワークＲ３とＲ４の各々は、ネットワークセンス端子（ｐｉｎ１）と基準平面（ｐｉｎ３）の間に約２０メガオームの名目抵抗値を有する。抵抗性ネットワークＲ３とＲ４は、例えば、Ohmcraft P/N CN-470のような厚膜高電圧ディバイダーネットワークを使って実装されることができる。２５２（Ｖ＋）と２５４（Ｖ−）の間の１０００ボルトの印加電圧は、２５マイクロアンペアの電流がＲ４のｐｉｎ１にＲ３のｐｉｎ１から流れることを引き起こす。これらの電圧減衰器（即ち、抵抗性ネットワーク）の各々のｐｉｎ３は、基準平面ＧＮＤＡＮＡＬＯＧに結合されている。電圧減衰器の各々は５００：１の減衰を提供するので、各抵抗性ネットワークのｐｉｎ２の間（即ち、Ｒ４のｐｉｎ２における減衰信号ＶＰＳＡ＋とＲ３のｐｉｎ２における減衰信号ＶＰＳＡ−の間）で測定された差分電圧は、５００：１で減衰され、この測定はＶ＋とＧＮＤＡＮＡＬＯＧの間かまたはＶ−とＧＮＤＡＮＡＬＯＧの間のどちらかの電圧差とは独立である。
ＰＶＤスパッタリングチェンバー１０は、一例示的実装では、プラズマを安定化するように無線周波数（ＲＦ）エネルギーが印加されている。Ｖｓｅｎｓｅ回路２５０のコンデンサＣ２、Ｃ３およびＣ５は、この高周波数「ノイズ」を顕著に減衰する（即ち、フィルターする）。一例示的実装によると、Ｃ２とＲ３の組み合わせは、約２２ｋＨｚに実効的なポールを有する。
上述したように、ＶＰＳＡ−とＶＰＳＡ＋の間に現れる差分電圧は、Ｖ−とＶ＋の間に現れる信号の帯域制限された表現であり、５００：１の名目ＤＣ減衰ファクターをもつ。ＶＰＳＡ−とＶＰＳＡ＋の間の等価ＤＣテブナンソースインピーダンスは高く（８０キロオームのオーダーで）、従って大きな距離に渡るかまたは低インピーダンス負荷中への送信のためには好適ではない。従って、例えばLT1920計装用演算増幅器のような差分計装用演算増幅器Ｕ２が、Ｖｓｅｎｓｅ回路に組み込まれて、低インピーダンス電圧追従器としての役目を果たす。演算増幅器Ｕ２は、高インピーダンス入力（ｐｉｎ２とｐｉｎ３）を提供し、それは減衰器Ｒ３とＲ４の出力に有意に負荷をかけない。抵抗性ネットワークＲ３のｐｉｎ２は、Ｕ２の反転入力（ｐｉｎ２）に結合される。抵抗器ＲＧ２は、Ｕ２の電圧ゲインを設定し、例示的実施形態では、１Ｖ／Ｖのゲインを生み出すように選択される。Ｕ２（ｐｉｎ６）の結果として得られる出力は、ＶＰＳＡ−とＶＰＳＡ＋の間に展開される電圧に緊密に追従するＧＮＤＡＮＡＬＯＧに対するシングルエンド形低インピーダンス電圧源である。
Ｕ２（ｐｉｎ６）の出力は、ＢＮＣ型コネクターＪ２の中央端子に結合され、信号ＶＰＳＩＭ＋２５８を運ぶ。ＢＮＣ型コネクターＪ２の外側コネクターは、信号ＶＰＳＩＭ−２５６を運び、基準平面ＧＮＤＡＭＡＬＯＧに結合される。信号ＶＰＳＩＭ＋とＶＰＳＩＭ−の間の結果として得られる差分電圧は、差分入力信号Ｖ＋とＶ−に対して帯域制限されており、２ｍＶ／Ｖの名目ＤＣ応答を有する。
一実施形態では、信号２４４（Ｉ＋）と２４２（Ｉ−）の間に置かれた適切な負荷インピーダンスに結合された時にホール効果型ＤＣ電流トランスデューサー２２０は、内側パワーサプライ導電体２１５に流れる電流に応答した電流を生成する。一つの特定の実施形態では、LEMによって製造されたモデルLA25-Pホール効果型ＤＣ電流トランスデューサーを使って、ＤＣ電流トランスデューサー２２０によって展開された電流信号は、１０００：１の比で総電流通過開口２２０に近似的に比例している。よって、１アンペア信号通過開口２２０は、ＤＣ電流トランスデューサー設計の制限内で、２４４（Ｉ＋）と２４２（Ｉ−）の間に置かれたインピーダンスを通して流れる１ｍＡの一定の電流を生成する。図４は、電流感知配置の一例示的実装である、例示的LA25-Pホール効果型ＤＣ電流トランスデューサーによって展開された電流に応答した電圧を生成するＩｓｅｎｓｅ回路２４０を描いている。この例では、信号Ｉ−は、ＰＳＩＭ４０の基準平面ＧＮＤＡＮＡＬＯＧに結合される。抵抗器Ｒ７とコンデンサＣ１０からなるローパスフィルターと並列な１００オーム抵抗器Ｒ６からなるインピーダンスは、Ｉ＋とＩ−の間に結合される。ローパスフィルターの相対的に高いインピーダンスを無視すると、電流Ｉ＋は抵抗器Ｒ６を通して流れ、Ｉ−を通して電流トランスデューサー２２０に戻る。電流トランスデューサー２２０と抵抗器Ｒ６からなる回路の正味の結果は、開口２２２を通して流れる電流に比例したＲ６に跨る電圧であり、比例定数は１００ｍＶ／アンペアである。抵抗器Ｒ７とＣ１０からなるローパスフィルターは、２３ｋＨｚの名目３ｄＢカットオフ周波数を有し、それはグロー放電を安定化させるために時々含められる前述したＲＦ成分を含んだ、電流信号からのあらゆる漂遊ノイズを除去する役目を果たす。ローパスフィルターの出力、図４ではＶＩＬは、電流トランスデューサー２２０によってＲ６に跨って展開された電圧の帯域制限された表現である。LT1920のような計装用増幅器Ｕ３は、ＶＩＬをＵ３の非反転入力（ｐｉｎ３）に結合することによって信号ＶＩＬに応答した低インピーダンス電圧追従器としての役目を果たし、Ｕ３（ｐｉｎ２）の反転入力は抵抗器Ｒ５を通してＧＮＤＡＮＡＬＯＧに結合されている。抵抗器ＲＧ１は、本例では、計装用増幅器Ｕ３のゲインを１Ｖ／Ｖに設定する役目を果たす。Ｕ３の出力端子（ｐｉｎ６）は、信号ＩＰＳＩＭ＋を運び、ＢＮＣ型コネクターＪ３の中央導電体に結合される。ＢＮＣ型コネクターＪ３の外側導電体は、ＧＮＤＡＮＡＬＯＧと指定された信号ＩＰＳＩＭ−に結合される。ＩＰＳＩＭ＋とＩＰＳＩＭ−の間に展開された電圧は、従って開口２２０に流れる電流に応答した信号であり、約２３ｋＨｚのカットオフ周波数に帯域制限されており、約１００ｍＶ／アンペアの比例定数をもつ。
図５は、ＰＳＩＭパワーサプライ回路（図２には示されていない）の一例示的実装を描いており、それは計装用演算増幅器Ｕ２とＵ３をバイアスするのに要求される。例えばASTRODYNE model FDC10-24D15のようなデュアルパワーサプライモジュールＵ１は、ＰＳＩＭ増幅器Ｕ２、Ｕ３と電流センサーＣＳ１をバイアスするのに使われる名目＋１５ＶＤＣと−１５ＶＤＣを生成する。モジュールＵ１は、そのバイアスパワーをコネクターＪ１のｐｉｎ１とｐｉｎ３を通して外部名目２４ＶＤＣ電源から導出し、ｐｉｎ１はｐｉｎ３よりももっと正にバイアスされている。コネクターＪ１のｐｉｎ３は、パワーサプライモジュールＵ１の−Ｖｉｎ端子に結合される。コネクターＪ１のｐｉｎ３は、コネクターＪ１に供給されたパワーの極性が誤って逆転されでもしたときの損傷からモジュールＵ１を保護するためのショトキーバリアダイオードＤ２を通してパワーサプライモジュールＵ１の＋Ｖｉｎ端子に結合される。
パワーサプライモジュールＵ１は、＋Ｖｏ、−ＶｏおよびＣｏｍという３つの出力端子を有する。＋１５ＶＤＣ信号が、端子＋Ｖｏにおいて提供され、−１５ＶＤＣ信号が、端子−Ｖｏにおいて提供される。端子Ｃｏｍは基準平面ＧＮＤＡＮＡＬＯＧに結合される。コネクターＪ１のｐｉｎ２もまた、要求に従ってアプリケーション中の共通電位としてＧＮＤＡＮＡＬＯＧに結合される。抵抗器Ｒ１とＲ２と発光ダイオードＤ１は、＋１５ＶＤＣバイアス電圧と−１５ＶＤＣバイアス電圧の間に直列に結合されて、ＰＳＩＭパワーサプライ回路５００が動作的であることの指標を提供する。
アーキングは、閾値電圧を跨ぐチェンバー電圧の大きさの崩壊によって表されても良い。アークの発生に際して、チェンバー（ターゲット）電圧の大きさは急速に減少し（即ち、グラウンド電位の近くになり）、定常（即ち、非アーキング）状態から、直列のインダクタンスのためにチェンバー電流がよりゆっくりと増加する。プログラムされた閾値電圧は、そこにおいてかまたはそれより下でアーキング状態が決定されるところの予め決められたチェンバー電圧であり、一定値であるかまたは名目上の期待された時間変化する可能性のあるチェンバー電圧の時間変化する関数であっても良い。チェンバー電圧が閾値電圧よりも上である時には、非アーキング状態が起こることが決定される。代替的な例示的実装によると、閾値電圧は、非アーキング状態を含んだ期間から決定され、チェンバー電圧が閾値電圧より下である時にはいつでも、アーキング状態が起こることが規定される。アークの大きさ（即ち、電圧沈下または「激しさ」）を決定するのに多数の閾値電圧が使われることができる。例えば、−２００Ｖの閾値を跨ぐが−１００Ｖの閾値は跨がないアークは、両方の閾値を跨ぐアークよりも激しくないと考えられても良い。
ＡＤＵ５０は、チェンバー電圧および電流信号のそれぞれのデジタル的にフィルターされた表現（例えば、デジタル信号）をロジック配列に提供するように、ＰＳＩＭから受け取った信号を処理するためのデジタル信号プロセッサを含む。一例示的実装によると、ＡＤＵは、アナログ−デジタル変換器（Ａ／Ｄ）を含む。
ＡＤＵは更に、少なくとも１つのプログラム可能なアーク閾値電圧を設定するように適応されている。更なる実装では、ＡＤＵはまた、少なくとも１つのヒステリシス閾値電圧を設定するように適応されている。一側面によると、それぞれの閾値は、連続したスペクトラムに沿ったあらゆる点において設定されることができ、それは比較器回路配置を制御している電位差設定を介して影響されることができる。別の例示的実装によると、それぞれの閾値は、デジタル−アナログ変換器を介してかまたは、例えば抵抗性ネットワークの構成を選択することによって、特定の回路コンポーネンツを比較器回路配列に切り替えることによって達成される複数の離散的な閾値レベルを介して、デジタル的に設定される。ヒステリシス閾値を同定するために、ＡＤＵは、ゆっくりと現出してくるアークを検出するためのプログラム可能なヒステリシス機能を提供する。アーク（電圧）閾値とヒステリシス機能の両方は、ＡＤＵ中に直接設定またはプログラムされることができ、あるいはオプションで閾値は、例えばEthernet（登録商標）、Modbus Plus、Devicenetまたはその他のデータネットワークを介した標準的なMomentum通信トップハットを通して、ＡＤＵに通信的に結合された遠隔デバイスによって制御されても良い。一例示的実装では、ＡＤＵは、高速所有者シリアルインターフェースを介したMomentum M1-Eのようなプログラム可能なロジックコントローラ（ＰＬＣ）にしっかりと結合され、ＰＬＣは、リアルタイム適応的アルゴリズムに従ってリアルタイムでアーク電圧閾値とヒステリシス関数を連続的に適応するようにプログラムされることができる。
図６は、テキサス州ダラスのTexas Instruments, Inc.から入手可能なモデルTMS320F2407のようなデジタル信号プロセッサ（ＤＳＰ）集積回路を含む、デジタル信号プロセッサおよびコントローラ（ＤＳＰＣ）６３０に基づいたアーク検出器ユニット（ＡＤＵ）の一例示的実施形態と、制御する信号を展開し外部デバイスと通信するのに使われる追加の商業的に入手可能な集積回路デバイスを描いている。そのようなデバイスの例は、ＤＳＰのアドレス空間を分割して、ＤＳＰへの／からのデータ転送のための複数の外部集積回路デバイスの１つを選択するのに一般的に使われるアドレスデコーダーである。集積回路を使ったこれらの信号の展開は、外部デバイスにアクセスする時にデジタル信号プロセッサのタイミング要求に従っており、マイクロプロセッサおよびマイクロコントローラに基づいたシステムを設計し実装することの当業者によってよく理解されている。
描かれたＤＳＰは、一体型１０ビットアナログ−デジタル変換器６３５によってサンプリングされてデジタル化されることができる１６個のアナログ入力チャネルを含む。後述される信号ＩＣＨ６１６とＶＣＨ６１４のような、これらのアナログ入力チャネルに提示された信号は、ユーザがプログラム可能なレートでＤＳＰによってサンプリングされてデジタル化されることができる。一例示的実装では、このレートはチャネル毎に１０ｋＨｚまでプログラム可能である。別の例示的実装では、ＤＳＰ内で実行されたソフトウェアプログラムが、複数のデジタル有限インパルス応答フィルターの１つの選択とサンプリングされたデータ信号への適用を提供する。ＤＳＰＣ６３０はまた、プログラム可能閾値比較器の閾値とヒステリシス値を設定するようにプログラム可能閾値比較器機能６２０に制御信号を提供する。加えて、ＤＳＰＣ６３０は、アーク数と合計アーク時間のようなアーク統計を蓄積するようにプログラム可能閾値比較器６２０と共に働く高速アーク検出器ロジックユニット（ＡＤＬＵ）６４０への／からの制御およびデータパスを提供する。ＤＳＰＣ６３０は、例えば所有者ＡＴＩＩインターフェースのようなローカルデータインターフェース７０を介してネットワーク化された通信トップハットまたはプログラム可能ロジックコントローラ（ＰＬＣ）のような外部ロジック配列６０と通信する。ＡＤＵから外部ロジック配列６０に供給されることができる情報の例は、アーク検出器ロジックユニット６４０によって決定された通りの、フィルターされたチェンバー電圧および電流、個別のアーキングイベントの数、およびアークの激しさを示すその他の値である。外部ロジック配列からＡＤＵによって受け付けることができるデータの例は、瞬間的アーク閾値電圧およびヒステリシスと、アーク検出器ロジックユニットを制御する論理的制御信号である。
アーク検出器ユニット５０の基本的な感知されたプロセス入力は、ＰＳＩＭ４０のＶｓｅｎｓｅ回路（ＶＰＳＩＭ＋とＶＰＳＩＭ−）とＩｓｅｎｓｅ回路（ＩＰＳＩＭ＋とＩＰＳＩＭ−）からの差分出力信号である。図６を再度参照すると、これらの信号はアナログ信号調整器６１０を駆動する。アナログ信号調整器６１０は、それぞれの差分アナログ信号をＡＤＵの残りによって使用可能なシングルエンド形信号に変換する。信号調整器６１０はまた、ＤＳＰＣ６３０が一般的に「エイリアシング」と呼ばれる現象無しにデジタル信号サンプリングおよび処理アルゴリズムを適用できるように、それぞれの入力アナログ信号についての帯域制限フィルターを提供する。アナログ信号調整器６１０は、３つの出力端子を含み、出力端子６１２は信号ＶＣＨ’を提供し、出力端子６１４は信号ＶＣＨを提供し、出力端子６１６は信号ＩＣＨを提供している。信号ＶＣＨ’は、ＰＳＩＭから発されて、信号ＶＰＳＩＭ＋とＶＰＳＩＭ−から導出された、信号のシングルエンド形バージョンであり、プログラム可能閾値比較器６２０に供給される。信号ＶＣＨは、ＰＳＩＭ４０のＶｓｅｎｓｅ回路２５０によって展開された差分信号ＶＰＳＩＭ＋とＶＰＳＩＭ−の帯域制限された、シングルエンド形バージョンである。信号ＩＣＨは、ＰＳＩＭ４０のＩｓｅｎｓｅ回路２４０によって展開された差分信号ＩＰＳＩＭ＋とＩＰＳＩＭ−の帯域制限された、シングルエンド形バージョンである。信号ＩＣＨとＶＣＨは、ＤＳＰＣ６３０のアナログ−デジタル変換器６３５への入力である。デジタル信号プロセッサおよびコントローラ６３０によってこれらのアナログ信号上で行われる処理は、より詳細に後述される。
図７は、Ｕ２７：Ａ−ＤについてAnalog Devices model AD824のような商業的に入手可能なquad演算増幅器集積回路を使った信号調整器６１０の電圧フィルター部分７００の一例示的実装を描いている。増幅器Ｕ２７Ａと抵抗器Ｒ１０８、Ｒ１０７、Ｒ１１５およびＲ１１６は、ＶＰＳＩＭ１＋とＶＰＳＩＭ１−の間の差分電圧を、増幅器Ｕ２７Ａの出力（ｐｉｎ１）において基準平面ＧＮＤＡＮＡＬＯＧに対するシングルエンド形電圧に変換する、差分増幅器を形成する。増幅器Ｕ２７Ａの出力は、図６の信号６１２であり、ＶＣＨ’とラベル付けされている。ＶＣＨ’は、増幅器Ｕ２７Ｂ、Ｕ２７ＣおよびＵ２７Ｄと残りの受動的抵抗器からなり、約２５００Ｈｚにおいて３ｄＢクロスオーバーをもった６ポールのバターワース（Butterworth）フィルターを形成する、内部ネットワークに結合する。図６で６１４（ＶＣＨ）とラベル付けされているこのフィルターの出力は、ＤＳＰＣ６３０のアナログ−デジタル変換器６３５に提供された信号である。アナログ−デジタル変換器６３５の１０ｋＨｚのサンプルレートを仮定すると、図７に示された６ポールのバターワースフィルターは−８０ｄＢよりも良く５ｋＨｚのナイキストレートより上の信号を減衰し、よってサンプリングされた電圧信号上のエイリアス信号の効果を最小化する。
ＰＳＩＭ信号ＩＰＳＩＭ＋とＩＰＳＩＭ−から信号ＩＣＨを生成する信号調整器６１０の電流フィルター部分は、電圧フィルターのそれと同一のトポロジーであるが、ＶＣＨ’と等価の電流信号は例示的実施形態では使われていない。電流フィルターの出力ＩＣＨは、約２５００Ｈｚにおいて３ｄＢクロスオーバーをもった同一のバターワースフィルターによって同様に帯域制限されている。
図６を再度参照すると、機能的にはプログラム可能閾値比較器６２０は、ＰＳＩＭからのチェンバー電圧信号の間の差の大きさに応答した信号ＶＣＨ’を、ＤＳＰＣ６３０によって設定され制御されたプログラム可能電圧値に対して比較する。プログラム可能閾値比較器６２０の出力６２２は、信号＼ＡＲＣである。プログラム可能閾値比較器６２２は、感知された差分チェンバー電圧の大きさがプログラムされた閾値を超えるといつでも＼ＡＲＣをロジック“１”として断定し、感知された差分チェンバー電圧の大きさがプログラムされた閾値よりも少ないといつでも＼ＡＲＣをロジック“０”として断定する。プログラム可能ヒステリシスが、後述されるやり方でプログラムされた閾値に適用されて、プログラム可能閾値比較器６２０に印加されたノイズのあるＶＣＨ’信号の効果を最小化する。これ以降、信号＼ＡＲＣ（即ち、「非ＡＲＣ」）がロジック“０”状態である（チェンバー電圧が予め規定された閾値より下）状態はＡＲＣＩＮＧ状態と呼ばれ、＼ＡＲＣ信号がロジック“１”状態である（チェンバー電圧が予め規定された閾値より上）状態はＮＯＮ＿ＡＲＣＩＮＧ状態と呼ばれる。
図８は、プログラム可能閾値比較器６２０の一例示的実装を描いている。プログラム可能閾値比較器６２０は、LM319Mのような商業的に入手可能なアナログ比較器集積回路Ｕ１２：Ａを含む。ＧＮＤＡＮＡＬＯＧがアナログ基準平面であり、ＤＧＮＤがＤＳＰＣ６３０およびその他のデバイスのロジック信号によって使われるデジタル基準平面であり、集積回路バイアス電圧は＋５Ｖにある。機能的に、アナログ比較器Ｕ１２：Ａは、出力端子（ｐｉｎ１２）と、反転入力端子１ＩＮ−（ｐｉｎ５）と、非反転入力端子１ＩＮ＋（ｐｉｎ４）を有する。Ｕ１２：Ａの出力端子（ｐｉｎ１２）は、図６の信号６２２を生成し、＼ＡＲＣとラベル付けされる。名目的には、出力端子において存在するロジック信号は、非反転入力における信号が反転入力端子における信号よりも高い電圧であるといつでも、ロジック“１”と表記される。逆に、出力端子において存在するロジック信号は、非反転入力における信号が反転入力端子における信号よりも低い電圧であるといつでも、ロジック“０”である。出力端子において存在する信号は、入力端子における２つのそれぞれの信号が同一であるといつでも、未規定である。本願の実施形態では、デバイスＵ１２：Ａは、開いたコレクター出力を有するように配置されている。抵抗器Ｒ２７は、ＤＳＰ，ＡＤＬＵおよびその他の回路にパワーを与えるのに使われる＋３．３Ｖバイアスサプライに結合されたプルアップ抵抗器である。抵抗器Ｒ２５は、名目上は２００キロオームであり、Ｕ１２：Ａがゆっくりと変動している入力信号に遭遇した時に振動なしでスムーズなロジック状態遷移を実効化するようにアナログ比較器Ｕ１２：Ａにヒステリシスの最小レベルを提供する。抵抗器Ｒ２８、Ｒ２９およびＲ２６と、Ｒ２６に接続された精密な３．００ボルト基準電圧源は、
ＶＣＳ＝０．６ＶＣＨ＋１．０ （式１）
の形の縮尺された瞬間的チェンバー電圧信号ＶＣＨ’のアフィン変換を提供し、ここでＶＣＳは図８のアナログ比較器Ｕ１２：Ａの非反転入力ｐｉｎ４上に現れる信号である。よって、式１によると、ＶＣＨにおける０Ｖの信号は、アナログ比較器Ｕ１２：Ａのｐｉｎ４において１Ｖの信号として現れ、ＶＣＨ’における２．５Ｖの信号は、アナログ比較器Ｕ１２：Ａのｐｉｎ４において２．５Ｖの信号として現れる。このアフィン変換は、０と−１２５０ボルトの間のチェンバー動作電圧の範囲に渡る線形的な動作を保障するために、アナログ比較器製造者によって要求される範囲内にアナログ比較器Ｕ１２：Ａの入力を維持するように適用される。一つの特定の実施形態では、内部のアナログ−デジタル変換器についての３．００ボルト基準は、National Semiconductorによって製造されたModel REF 193のような商業的に入手可能なバンドギャップレギュレーターによって提供される。
プログラム可能閾値電圧信号ＶＴＨは、そこにおいてＡＤＵがＮＯＮ＿ＡＲＣＩＮＧとＡＲＣＩＮＧ状態の間で遷移するチェンバー電圧を設定するように、アナログ比較器Ｕ１２：Ａ（ｐｉｎ５）の反転入力に提供される。後述されるやり方で生成されるプログラム可能ヒステリシス値は、ＶＴＨの値がモーダルとなることを許容する。ユーザが指定した値は、そこにおいてシステムがＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態に遷移するチェンバー電圧の大きさＶＴＨＮＡと、そこにおいてシステムがＡＲＣＩＮＧからＮＯＮ＿ＡＲＣＩＮＧ状態に遷移する電圧を設定するための第二の電圧の大きさの値ＶＴＨＡＮを設定するようにプログラムされることができる。デバイスＵ１３は、例えばAnalog Devices, Inc.によって製造されたモデルAD5322のようなデュアル１４ビットデジタル−アナログ変換器（ＤＡＣ）であり、それはＶＴＨの２つの値を設定するのに使われる。それは、ＶＯＡとＶＯＢとラベル付けされた２つの出力端子を有し、その電圧値は、ＤＳＰと一体である標準シリアル周辺インターフェース（ＳＰＩ）特徴を使ったＤＳＰによって設定される。ＳＰＩＳＩＭＯ、ＳＰＩＣＬＫ、＼ＤＡＣ１＿ＳＥＬＥＣＴおよび＼ＬＤＡＣとラベル付けされた信号は、２つのＤＡＣチャネルの各々について０から４０９５までの範囲のデジタル値をプログラムするのにＤＳＰＣ６３０によって使われる信号である。上述した精密な３．００ボルト基準がＵ１３に適用され、その結果は、各ＤＡＣ出力が、プログラムされたデジタル値と最大値４０９５の比に比例して、０−３．００ボルトの範囲の独立したアナログ出力を生成することとなる。Ｕ１３のＤＡＣＢの値から生成された出力端子ＶＯＢ（ｐｉｎ６）は、演算増幅器Ｕ１４：Ａの非反転入力に結合されて、ＶＯＢとラベル付けされる。後に示されるように、信号ＶＯＢは、そこにおいて比較器Ｕ１２：ＡがＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態に遷移する電圧閾値ＶＴＨＮＡを決定する。Ｕ１３のＤＡＣＡの出力によって生成された信号ＶＯＡは、アナログスイッチＵ１５：Ｄの入力端子に結合され、後に示されるように、信号ＶＯＢと共に、そこにおいて比較器Ｕ１２：ＡがＡＲＣＩＮＧからＮＯＮ＿ＡＲＣＩＮＧ状態に遷移する電圧閾値ＶＴＨＡＮを設定するのに使われる。一例示的実装によると、Ｕ１５：Ｄは、例えばIntersilおよびその他によって製造されたDG201HSのようなquadアナログスイッチの一部である。このアナログスイッチの出力は、Ｕ１５：Ｄのｐｉｎ１５において現れ、図８でＶＳＷとラベル付けされている。
状態遷移閾値電圧ＶＴＨは、演算増幅器Ｕ１４：Ａの出力ｐｉｎ１において生成される。理想的な演算増幅器Ｕ１４：Ａを仮定すると、出力信号ＶＴＨは、信号ＶＯＢと信号ＶＳＷに
ＶＴＨ＝２ＶＯＢ−ＶＳＷ （式２）
によって関係していることが容易に示される。信号ＶＳＷの瞬間的な値は、Ｕ１５：Ｄのスイッチ制御入力（ｐｉｎ１６）のロジック状態に依存している。アナログスイッチＵ１５：Ｄのスイッチ制御入力（ｐｉｎ１６）における信号がロジック“０”状態である時、ＶＳＷはＤＡＣＵ１３によって生成された信号ＶＯＡに追従し、Ｕ１５：Ｄの入力端子ｐｉｎ１４に接続される。アナログスイッチＵ１５：Ｄのスイッチ制御入力（ｐｉｎ１６）における制御信号がロジック“１”状態である時、アナログスイッチＵ１５：Ｄの回路駆動出力端子ｐｉｎ１５が非常に高いインピーダンス状態に置かれ、抵抗器Ｒ３０の低い抵抗値と演算増幅器Ｕ１４の非常に小さい入力バイアス電流のおかげで、ＶＳＷはＶＯＢに緊密に追従する。
Ｕ１５：Ｄのスイッチ制御入力に通信された信号は、ロジックＯＲゲートＵ１６：Ａによって提供される。ＯＲゲートＵ１６：Ａへの入力信号は、ＤＳＰＣ６３０からのヒステリシスを可能とする制御出力（＼ＨＹＳＥＮ）とアナログ比較器Ｕ１２：Ａ（ｐｉｎ１２）からの信号である。信号＼ＨＹＳＥＮのロジック状態は、ＤＳＰソフトウェア制御下で生成され、通常動作下ではロジック“０”状態のままに維持される。信号＼ＨＹＳＥＮは、ヒステリシス生成信号ＶＯＡをＶＳＷから分離するための或る製造システム校正およびテスト手順の間のみ、ロジック“１”状態に設定される。
先に記載した通り、ＶＳＷの値とよってＶＴＨは、アナログ比較器Ｕ１２：Ａ（ｐｉｎ１２）の出力端子におけるデジタル信号＼ＡＲＣの状態に依存しているアナログスイッチＵ１５：Ｄの状態のおかげでモーダルである。両方ともＤＡＣＵ１３によって展開された信号ＶＯＡとＶＯＢと、比較器閾値ＶＴＨＮＡとＶＴＨＡＮの間の関係がここで導出される。まずアナログ比較器Ｕ１２：Ａの出力信号は最初はロジックハイ状態であると仮定する。これは、Ｕ１２：Ａのｐｉｎ４上のレベルシフトされたチェンバー電圧信号ＶＣＳが、Ｕ１２：Ａのｐｉｎ５上の現在の閾値電圧ＶＴＨ、定義によりＮＯＮ＿ＡＲＣＩＮＧ状態、よりも高いレベルにあることを要求する。前記シナリオにおいて、アナログスイッチＵ１５：Ｄの出力端子は高いインピーダンスを提供し、先に記載した通りＶＳＷは、低い抵抗値Ｒ３０と演算増幅器Ｕ１４：Ａの低い入力バイアス電流のおかげで値ＶＯＢを取ることを強制される。この条件の下で、演算増幅器Ｕ１４：Ａの出力端子における信号はＶＯＢに追従し、式２から、ＶＴＨもまた値ＶＯＢを取る。よって、電圧信号ＶＯＢは、そこにおいて比較器Ｕ１２：ＡがＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態に遷移する縮尺されレベルシフトされた電圧ＶＴＨＮＡを、
ＶＴＨＮＡ＝ＶＯＢ （式３）
に従って直接設定する。
一旦縮尺されシフトされたチェンバー電圧の大きさＶＣＳが、式３に従って生成された閾値ＶＴＨのプログラムされたＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧへの状態遷移値ＶＴＨＮＡより下に落ちれば、比較器Ｕ１２：Ａの出力における信号は、ロジック“１”状態（ＮＯＮ＿ＡＲＣＩＮＧ）からロジック“０”（ＡＲＣＩＮＧ）状態に遷移する。＼ＨＹＳＥＮ制御信号がロジック“０”状態（プログラム可能なヒステリシス機能を可能とする）であると仮定すると、アナログスイッチＵ１５：Ｄは閉じて、アナログスイッチＵ１５：Ｄの出力ＶＳＷは、上述したようにＵ１３のＤＡＣＡによって断定されたアナログスイッチＵ１５：Ｄの入力ＶＯＡに追従する。ＶＯＢがＶＴＨＮＡに設定されている式２から、結果として得られる閾値ＶＴＨは、
ＶＴＨ＝２ＶＴＨＮＡ−ＶＯＡ （式４）
となる。もしヒステリシスのプログラムされた値（ＰＳＩＭとレベルシフトするネットワークのゲインを反映して縮尺される）がＶＨＹＳＳであれば、ＶＯＡを
ＶＯＡ＝ＶＴＨＮＡ−ＶＨＹＳＳ （式５）
に従って設定し、式４に代入することで、
ＶＴＨＡＮ＝ＶＴＨＮＡ＋ＶＨＹＳＳ （式６）
が与えられる。ＶＯＡを式５に従って設定することは、ＡＲＣＩＮＧからＮＯＮ＿ＡＲＣＩＮＧへの遷移電圧値ＶＴＨＡＮを作り出すようにＡＤＵがＡＲＣＩＮＧ状態である時に、ＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態への遷移電圧ＶＴＨＮＡに固定されたヒステリシス電圧値ＶＨＹＳＳを追加することを許容する。まとめると、この実施形態では、そこにおいてプログラム可能な比較器が式１に従ってＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態に遷移するチェンバー電圧を直接設定するのにＤＡＣＢ出力信号ＶＯＢが使われる一方で、式５は、ＡＲＣＩＮＧからＮＯＮ＿ＡＲＣＩＮＧ状態への関連するが可能性としてより高い遷移電圧ＶＴＨＡＮを生成するようにＶＴＨＮＡにヒステリシス値を追加するためにＤＡＣＡについての値を決定するアルゴリズムを示す。
一実装によると、そこにおいてプログラム可能な比較器６２０がＮＯＮ＿ＡＲＣＩＮＧからＡＲＣＩＮＧ状態に遷移する望ましいチェンバー閾値電圧値と、そこにおいてプログラム可能な比較器がＡＲＣＩＮＧからＮＯＮ＿ＡＲＣＩＮＧ状態に遷移するチェンバー電圧値を規定するためのこのチェンバー電圧閾値に加えられるべき望ましい電圧は、ローカルデータインターフェース７０を介してロジック配列６０からＤＳＰＣ６３０に通信されることができ、ＤＳＰＣ６３０は、ＤＳＰメモリーと一体的に格納された適切な縮尺とオフセット定数を使ったアフィン変換のおかげで適切な信号ＶＯＡとＶＯＢを生成するためにＤＡＣＵ１３に送るように正しいデジタル値を計算することができる。一例示的実施形態では、非常に正確な閾値を提供するために、前記縮尺とオフセット定数値は、校正ルーティンのおかげで電子コンポーネンツ（例えば、抵抗器許容値）中で遭遇された名目値からの正規偏差を考慮に入れるように個別のモジュールについて計算される。これらの校正定数値は、ＤＳＰＣ６３０と一体的なシリアルＥＥＰＲＯＭ中に格納される。
一例示的実装によると、ＤＳＰ６３０のアナログ−デジタル変換器のサンプルレートは、チャネル毎に１０ｋＨｚのオーダーであるかまたは、１００μｓ毎にフィルターされたチェンバー電圧および電流信号ＶＣＨおよびＩＣＨの１つの完全なサンプルである。このレートでは、ランダムに起こっている持続時間が１μｓ以下のマイクロアークは、ＤＳＰによって検出されている確率が１％未満であり、上述したように、１μｓのオーダーのマイクロアークは一般であると共に集積回路製造に損傷を引き起こすことができる。持続時間が１μｓ以下のオーダーのマイクロアークを信頼性を持って検出するために、ＡＤＵ５０は、プログラム可能な閾値比較器６２０と共に機能し、ＰＶＤプロセス中のアーキングに関する統計データを生成するようにＤＳＰＣ６３０によって制御され監視されることができる、高速アーク検出器ロジックユニット（ＡＤＬＵ）６４０を含む。図６を参照すると、ＤＳＰＣ６３０は、ＡＤＬＵ６４０に制御信号とシステムクロック信号ＳＹＳＣＬＫ６５０を提供し、後述されるやり方でＡＤＬＵ６４０へ／からデータを読み出し、書き込む。ＡＤＬＵ６４０は、プログラム可能な閾値比較器６２０のプログラムされた電圧閾値とチェンバー１０の陽極と陰極の間の電圧によって決定された通りの＼ＡＲＣ信号がＮＯＮ＿ＡＲＣＩＮＧロジック状態からＡＲＣＩＮＧロジック状態に遷移する回数をカウントするように適応された第一の高速カウンターを含む。前述したように、アークの持続時間は、電圧抑圧と電流増加の大きさと共に、その激しさの１つの指標である。従って、ＡＤＬＵ６４０はまた、後述されるやり方で最後のタイマーリセットが設定されてからその間プログラム可能閾値比較器がＡＲＣＩＮＧ状態中で過ごした持続時間を測定するように適応されたタイマーを含む。一例示的実装によると、タイマーは、クロック信号サイクルを表にしたカウンターである。１つの特定の例示的実装によると、固定されたクロックは３０ＭＨｚで動作する。カウンターは、作製サイクル中にチェンバーがアーキング状態中にいた合計時間（最後のリセットからの）に比例した（カウント）値を蓄積する。ＡＲＣＩＮＧ状態中に起こったシステムクロックサイクルの数の連続したカウントを維持することは、スパッタリングプロセスがアーキング状態中で過ごした合計時間についての１つの測定値を提供する。
１つの特定の例によると、ＡＤＬＵは、アドレスおよびデータパスの形でＤＳＰＣ６３０へのインターフェース手段を含み、ＤＳＰＣ６３０がデバイスからデータを読み出したり書き込んだりし得るようにＤＳＰＣ６３０から制御信号を受け付ける。ＡＤＬＵは、ＤＳＰＣ６３０がカウンターのリセット化、可能化および不能化のような或るＡＤＬＵ機能を制御することを許容するレジスターを含み、またＤＳＰＣ６３０がＡＤＬＵからステータス情報を読み出すことを許容する追加のレジスターと制御ロジックを含む。
図９は、周知のＦＰＬＡ設計ツールを利用してプログラムされた汎用フィールドプログラマブルロジックアレイ（ＦＰＬＡ）を使った、本発明のＡＤＬＵ６４０の一例示的実装を描いている。図９でＡＤＬＵ６４０の外部に示された信号は、ＦＰＬＡの物理的ｐｉｎｓ上に存在する信号を表し、信号は、ＦＰＬＡの製作中にＦＰＬＡの特定のｐｉｎｓに予め割り当てられているか、製作において予め規定された一体型ＦＰＬＡプログラムインターフェース９１０を使って電力投入時にＤＳＰによってＦＰＬＡにダウンロードされたＦＰＬＡ「プログラム」によって規定されているか、のどちらかである。ＡＤＬＵ６４０は、ＤＳＰインターフェースロジック配列９６０に内部データバス構造９５０によって結合された、カウンターユニット（ＣＵ）９２０と、カウンター制御レジスター（ＣＣＲ）９３０と、カウンターステータスバッファー（ＣＳＢ）９４０からなる。信号＼ＡＲＣ６２２は、前述したようにプログラム可能閾値比較器６２０によって生成されたＡＤＬＵへの論理的入力である。システムクロック信号ＳＹＳＣＬＫ６５０は、ＤＳＰＣ６３０によって提供された３０ＭＨｚの論理方形波信号であり、ＡＤＬＵのためのタイムベースを提供する。
図１０は、本発明のＣＵ９２０の一例示的実装を描いている。ＣＵ９２０は、１６ビット非同期２値カウンター（ＡＣＣ）１０１０と、３２ビット非同期２値カウンター（ＡＴＣ）１０２０と、３つの１６ビットラッチ（ＡＣＣラッチ１０３０、ＡＴＣハイラッチ１０４０、ＡＴＣローラッチ１０５０）と、３つの１６ビット３状態バッファー（ＡＣＣ３状態バッファー１０６０、ＡＴＣハイ３状態バッファー１０７０、ＡＴＣロー３状態バッファー１０８０）からなる。３つのデジタル信号、カウンターリセット（ＣＲＳＴ）とイネーブル（ＥＮＢ）とスナップショット（ＳＮＰ）が、ＡＣＣおよびＡＴＣカウンターそれぞれの動作を制御するようにカウンター制御レジスター９３０から提供される。ＣＣＲ９３０によって断定されると、ＣＲＳＴ信号はＡＣＣおよびＡＴＣカウンターの両方がゼロにリセットすることを引き起こし、断定されている間カウンターをリセット状態に保持する。ＣＣＲ９３０がＣＲＳＴ信号を解除すると、カウンターはそれぞれ可能化され、それらそれぞれのクロック（ＣＬＫ）信号入力の各ハイ−ロー遷移においてインクリメントされる。各カウンターは、特定のカウンターがその最大数値容量を越えてカウントして０に戻ることによって「ロールオーバー」するようなことがあれば断定される（そしてラッチされる）それぞれのオーバーフロービット（ＯＶＦ）を有する。ＯＶＦ信号は、ＣＲＳＴ信号の断定によってクリアされるまでハイのまま残る。ＡＣＣカウンター１０１０は、信号ＡＣＣＬＫによって駆動され、ＡＣＣＬＫは、Ｄフリップフロップ１０９０の出力端子１０９２から導出されている。ＡＴＣカウンター１０２０は、信号ＡＴＣＬＫによって駆動され、それは一方でＮＡＮＤゲート１０９４の出力端子から来ている。
図１１は、ＡＤＬＵ６４０の様々な信号間の関係を描いているタイミング図である。図１０と１１を参照すると、ＤＳＰＣシステムクロック信号ＳＹＳＣＬＫ６５０は、インバーター１０９６によって否定されて、＼ＳＹＳＣＬＫ１１２０になる。信号＼ＳＹＳＣＬＫは、Ｄフリップフロップ１０９０のクロック入力端子１０９１を駆動する。ＤＳＰからのＳＹＳＣＬＫ信号の各ハイ−ロー遷移では、Ｄ入力端子１０９３において現れる値がＤフリップフロップ中にラッチされて、短い伝播遅延の後にフリップフロップ１０９０のＱ出力端子１０９２において現れる。
ＤフリップフロップのＤ入力端子１０９３において提示された信号は、ＡＮＤゲート１０９８によって駆動される。ＡＮＤ１０９８への入力信号は、カウンター制御レジスター９３０から提供された信号ＥＮＢ１１３０と、インバーター１０９７からの信号＼ＡＲＣ６２２の否定（＼＼ＡＲＣ１１５０）であり、信号＼ＡＲＣ６２２はプログラム可能比較器６２０によって提供されている。信号ＥＮＢ１１３０が論理ロー（ＦＡＬＳＥ）状態にあるか、または＼ＡＲＣ信号がハイ状態（ＮＯＮ＿ＡＲＣＩＮＧチェンバー状態の検出を示している）にあるかのどちらかの時、Ｄ入力端子１０９３における信号は論理ロー状態である。逆に、ＥＮＢ信号が論理ハイ状態（それにより計数を可能化している）にあり、かつ＼ＡＲＣ信号が論理ロー状態（ＡＲＣＩＮＧチェンバー状態の検出を示している）にある時、Ｄ入力端子１０９３における信号は論理ハイ状態である。従って、計数が可能化されている（信号ＥＮＢ１１３０が論理ハイ状態にある）と仮定すると、ＡＣＣＬＫ信号１１６０は、チェンバーがＮＯＮ＿ＡＲＣＩＮＧ状態で検出された時にＳＹＳＣＬＫの後続のハイ−ロー遷移では論理ロー状態にある。例えば図１１に１１８０において示される（かつ計数がまだ可能化されていると仮定する）ように、ＡＲＣＩＮＧ状態が検出された時、＼ＡＲＣ信号がローに断定される。ＳＹＳＣＬＫ信号の次のハイ−ロー遷移（図１１に１１８２において示されるように）では、ＡＣＣＬＫ信号はローからハイ論理状態に遷移し、ＡＲＣＩＮＧ状態がもはや検出されなくなる（かつ図１１に１１８４において示されるように＼ＡＲＣ信号が論理ハイ状態に戻る）まで、ＳＹＳＣＬＫ信号の後続のサイクルを通してハイ論理状態のまま残る。
ＡＣＣカウンター１０１０は、ＣＲＳＴ信号がローに断定された時はいつでもそのＣＬＫ入力端子における信号の各ロー−ハイ遷移においてインクリメントする。それにより、ＡＣＣカウンター１０１０は実効的に、ＥＮＢ信号がハイに断定されている（計数を可能化している）間、ＮＯＮ＿ＡＲＣＩＮＧ状態からＡＲＣＩＮＧ状態へのチェンバー遷移の量をカウントする。例示的実施形態では、ＡＣＣカウンター１０１０は、３０ＭＨｚのオーダーの周波数を有するＳＹＳＣＬＫ信号を使って３３ｎｓまで短いプログラム可能比較器６２０（＼ＡＲＣ信号を生成している）によって検出されたマイクロアークを見分けることができる。より高い分解能は、クロックレートを増加することによって達成されることができる。
ＡＴＣカウンター１０２０は、プログラム可能比較器６２０によって決定されたチェンバーがＡＲＣＩＮＧ状態にある合計時間を推定するのに使われる。ＡＴＣカウンター１０２０は、ＣＲＳＴ信号がローに断定された時はいつでもそのＣＬＫ入力端子における信号の各ロー−ハイ遷移においてインクリメントする。ＡＴＣカウンター１０２０のＣＬＫ入力端子は、ＡＣＣＬＫとＳＹＳＣＬＫ信号入力を有するＡＮＤゲート１０９４によって提供された信号ＡＴＣＬＫ１１７０によって駆動される。信号ＡＴＣＬＫ１１７０は、例えば図１１の１１８６におけるように、計数が可能化され（ＥＮＢ信号１１３０がハイであり）かつチェンバーＡＲＣＩＮＧ状態が検出された（＼ＡＲＣ信号１１４０がローである）時はいつでもＳＹＳＣＬＫ信号１１１０の追跡を始める。従って、ＡＴＣカウンター１０２０は、プログラム可能閾値比較器がＡＲＣＩＮＧ状態にあって、ＰＶＤチェンバー中のアークを示している間持続するＡＴＣＬＫ信号１１７０のクロックサイクルをカウントする。３０ＭＨｚシステムクロックを使って、各ＡＲＣＩＮＧ状態の持続時間は、３．３ｎｓのインクリメント内まで見分けられることができる。
ＡＣＣ１０３０、ＡＴＣハイ１０４０およびＡＴＣロー１０５０ラッチングスナップショットレジスターは、ＡＣＣカウンター１０１０の値、ＡＴＣカウンター１０２０高次ワードおよびＡＴＣカウンター１０２０低次ワードの値がそれぞれ、時間上の瞬間におけるコマンドで捕捉されることを許容する。これは、ＡＣＣおよびＡＴＣカウンターが上述したようにそれらのそれぞれのロジックに従って動作し続けることを許容しながら、ＤＳＰＣ６３０が指定された瞬間におけるカウンターの状態を読み出して、ＤＳＰＣ６３０による後続の取り出しのためにこれらの値を保持することを許容する。それら３つの１６ビットレジスターの各々は、後述されるようにＤＳＰＣ６３０の制御下でカウンター制御レジスター９３０によって提供されたＳＮＰ信号のロー−ハイ遷移での瞬間的対応カウンター値を捕捉するように配置され構成されている。スナップショットレジスターの各々の出力信号は、ＡＣＣ１０６０、ＡＴＣハイ１０７０およびＡＴＣロー１０８０の３状態バッファーによってそれぞれ、内部データバス９５０に３状態バッファーされる。ＤＳＰインターフェースロジック９６０は、ＡＣＣラッチングスナップショットレジスター１０３０の捕捉値を内部バス９５０上に提供するためにＲＡＣＣ１０８６上のイネーブル信号をＡＣＣ３状態バッファー１０６０に断定し、ＡＴＣハイラッチングスナップショットレジスター１０４０の捕捉値を内部バス９５０上に提供するためにＲＡＴＨ１０８７上のイネーブル信号をＡＴＣハイ３状態バッファー１０７０に断定し、ＡＴＣローラッチングスナップショットレジスター１０５０の捕捉値を内部バス９５０上に提供するためにＲＡＴＬ１０８８上のイネーブル信号をＡＴＣロー３状態バッファー１０８０に断定する。
図９を再度参照すると、ＣＣＲラッチングレジスター９３０は、ＳＮＰ、ＣＲＳＴおよびＥＮＢ信号を生成する。ＤＳＰインターフェースロジック９６０は、適切なアドレスデコーディングおよびタイミング信号を提供して、内部データバス９５０上にＳＮＰ、ＣＲＳＴおよびＥＮＢ信号のコマンドされた値を断定し、ＤＳＰＣ６３０によってそうするようにコマンドされた時にそれらの値をＣＣＲ中にラッチするように信号ＷＣＣＲを生成する。カウンターステータスバッファー（ＣＳＢ）９４０は、信号ＲＣＳＢの断定を通してＤＳＰインターフェースロジック９６０によってコマンドされた時に内部データバス９５０上にＣＲＳＴ、ＥＮＢ、ＡＣＣＬＫ、ＣＯＶＦおよびＴＯＶＦ信号の現在値を断定するように配置され構成された、３状態バッファーである。ＤＳＰインターフェースロジック９６０はその後、ＤＳＰＣ６３０による使用のためにそれらの信号をＤＳＰＣデータバス上に断定する。
図９を再度参照すると、データバスラインＤＢ０−ＤＢ１５の形の外部から供給された信号は、ＡＤＬＵ６４０のような外部デバイスとの通信を容易にするようにＤＳＰ６３０によって断定された、信号＼ＳＴＲＢとＷ／ＲのアクションとアドレスラインＡＤ０−ＡＤ１５に従って、ＤＳＰＣ６３０への／からのデータの双方向通信を提供する。それらのデータラインは実効的に、ＡＤＬＵ６４０の内部データバス９５０に直接内部的に結ばれている。ＤＳＰ６３０は、ＡＤＬＵ６４０のようなあらゆる外部周辺デバイスと通信することを試みている時、＼ＳＴＲＢ信号をローに断定する。ＤＳＰＣ６３０はまた信号Ｗ／Ｒを、デバイスから読み出すことを試みている時にはローに、デバイスに書き込むことを試みている時にはハイに、断定する。それらは、あらゆるデバイスと通信するためにＤＳＰＣ６３０によって断定された汎用の信号である。信号＼ＡＤＬＵ＿ＣＳは、ＡＤＬＵ６４０から／へデータを読み出しまたは書き込みするために特定にＤＳＰＣ６３０によってローに断定される。制御信号＼ＳＴＲＢとＷ／Ｒの動作とアドレス信号ＡＤ０とＡＤ１のデコーディングに従って、ＤＳＰＣ６３０によるコマンドで、タイミングおよび制御信号ＷＣＣＲ、ＲＣＳＢ、ＲＡＣＣ、ＲＡＴＬおよびＲＡＴＨを生成するために、ＤＳＰインターフェースロジック９６０がＡＤＬＵ６４０に含まれている。信号ＷＣＣＲは、内部データバス９５０上にＤＳＰＣ６３０によって断定されたＥＮＢ、ＣＲＳＴおよびＳＮＰの値を、ＣＣＲ９３０中にラッチするのに使われる。信号ＲＣＳＢは、ＣＳＢ９４０中の値が、ＤＳＰＣ６３０によって後に読み出される内部データバス上に断定されることを引き起こす。信号ＲＡＣＣ、ＲＡＴＬおよびＲＡＴＨは、ラッチＡＣＣラッチ１０３０、ＡＴＣローラッチ１０５０およびＡＴＣハイラッチ１０４０中の値を、ＤＳＰＣ６３０によって後に読み出される内部データバス９５０上に断定するために、上述したようにＡＣＣ３状態バッファー１０６０、ＡＴＣハイ３状態バッファー１０８０およびＡＴＣロー３状態バッファー１０７０をそれぞれ可能化する。
図１２は、図９に示された信号ＷＣＣＲ、ＲＣＳＢ、ＲＡＣＣ、ＲＡＴＬおよびＲＡＴＨを生成するための、本発明のＡＤＬＵ６４０のＤＳＰインターフェースロジック９６０の一例示的実装を描いている。ＤＳＰインターフェースロジック９６０の内部では、制御ロジックユニット（ＣＬＵ）１２１０が、内部信号＼＼ＳＴＲＢを形成するようにインバーター１２２０を介して、ＤＳＰ６３０によって断定された＼ＳＴＲＢ信号を反転する。信号＼＼ＳＴＲＢは、ＤＳＰＣ６３０があらゆる外部デバイスと通信することを試みている時に論理ハイである。ＷＲ信号は、入力信号＼＼ＳＴＲＢと、外部デバイスに書き込むことを試みている時にＤＳＰＣ６３０によってハイに断定される信号Ｗ／Ｒから、ＡＮＤゲート１２３０の出力において提供される。Ｗ／Ｒ信号は、信号＼Ｗ／Ｒを形成するためにインバーター１２４０を介して反転され、信号＼Ｗ／ＲはＤＳＰインターフェースロジック９６０があらゆる外部デバイスから読み出すことを試みている時に論理ハイに断定される。入力信号＼＼ＳＴＲＢと＼Ｗ／ＲからＡＮＤゲート１２５０の出力において提供されたＲＤ信号は従って、ＤＳＰＣ６３０が外部デバイスから読み出している時はいつでもハイに断定される。
ＡＤＬＵ６４０のために制御信号を生成するためのアドレスデコーティングは、例えば図１２に示された２ツー４の２値アドレスデコーダー１２６０のようなアドレスデコーダーによって機能的に提供される。上述したように、ＤＳＰＣ６３０は、ＡＤＬＵ６４０から読み出しているかまたはＡＤＬＵ６４０に書き込んでいる時にＡＤＬＵ６４０の＼ＡＤＬＵ＿ＣＳ端子上に論理０を断定する。＼ＡＤＬＵ＿ＣＳ信号が論理ハイ状態に設定された時、デコーダー１２６０Ｑ０、．．．、Ｑ３の出力端子における４つの信号全ては、論理ロー状態に設定される。＼ＡＤＬＵ＿ＣＳ信号がＤＳＰＣ６３０によって論理状態に断定された時、デコーダー１２６０は、出力端子における信号の１つだけを論理ハイ状態に設定し、論理ハイに設定される特定の出力は、ＤＳＰＣ６３０によって断定されたＡ０およびＡ１ビットの現在値から、表１に従って決定される。ここで、表１の“０”は論理ローであり、“１”は論理ハイであり、“Ｘ”は関係のない状態である。
Figure 0005470377
上述したようなデコーダーロジックで、表２は、図１２の機能選択出力の各々における信号を生成するロジックと、ＡＤＬＵ上でＤＳＰＣ６３０によって行われる動作を規定する。
Figure 0005470377
アナログ信号調整器６１０によって生成された信号ＩＣＨおよびＶＣＨの処理がここでより詳細に記載される。図６を再度参照すると、アナログ信号調整器６１０によって生成された信号ＩＣＨおよびＶＣＨは、チェンバー電圧および電流に応答しているが、約１０ｋＨｚより大きなサンプリング周波数におけるエイリアシングを最小化するようにアナログ信号調整器６１０によって調整されている。ＤＳＰＣ６３０に組み込まれたTMS320F2407ＤＳＰと一体であるのは、基準電圧に比例して、その入力チャネルにおける電圧を０と１０２３の間の範囲の数字に変換する、１６チャネルでデュアル１０ビットのアナログ−デジタル変換器モジュールと、固定レートで１６入力電圧までをサンプリングできるソフトウェア制御下の内部タイミングメカニズムである。１つの特定の実施形態では、内部アナログ−デジタル変換器のための基準電圧は、National Semiconductorによって製造されたModel REF193という商業的に入手可能なバンドギャップレギュレーターによって提供される。このレギュレーターは、安定した正確な３．００ボルト源をアナログ−デジタル変換器に提供する。よって、ＤＳＰＣ６３０のデジタル信号プロセッサ中に提供された一体的アナログ−デジタル変換器は、時間変化する信号ＩＣＨ（ｔ）およびＶＣＨ（ｔ）を、０と１０２３の間の範囲の数列｛ＮＩＣＨ｝および｛ＮＶＣＨ｝に、
ＮＩＣＨ（ｎ）＝ＦＩＸ（（ＩＣＨ（ｎＴ）／ＶＲＥＦ）＊１０２４） （式８）
および
ＮＶＣＨ（ｎ）＝ＦＩＸ（（ＶＣＨ（ｎＴ）／ＶＲＥＦ）＊１０２４） （式９）
に従って変換する。ここで、関数ＦＩＸ（ａｒｇ）は、その変数“ａｒｇ”を最も近い整数に切り上げし、ｎは基準時間からＤＳＰＣ６３０によって取られたｎ番目のサンプルを表わし、Ｔはサンプル周期である。１つの特定の実施形態では、ＤＳＰはアナログ信号ＶＣＨおよびＩＣＨを１０ｋＨｚのレートで変換するようにプログラムされ、チェンバー電圧および電流に応答した数｛ＮＶＣＨ｝および｛ＮＩＣＨ｝のサンプリングされたデータシーケンスに結果としてなる。１つの特定の実施形態では、ＤＳＰには内部のソフトウェアが、シーケンスのユーザ選択可能なデジタル有限インパルス応答（ＦＩＲ）フィルターの適用を提供し、フィルターされたシーケンス｛ＦＶＣＨ｝および｛ＦＩＣＨ｝にそれぞれ結果としてなるが、一般性を失うことなくその他の信号処理技術がシーケンスに適用されることもできる。１つの特定の実施形態では、アフィン変換がシーケンス｛ＦＶＣＨ｝および｛ＦＩＣＨ｝に適用され、チェンバー電圧および電流の縮尺された整数推定値シーケンスである数｛ＳＦＶＣＨ｝および｛ＳＦＩＣＨ｝のシーケンスに結果としてなる。１つの例では、アフィン変換は、１０００ボルトの連続的に印加されたチェンバー電圧が、各々値１０００をもった整数のシーケンスの生成に結果としてなり、その他の電圧値は比例して縮尺されるようになっている。同様に、この例では、ＩＣＨ信号をサンプリングして変換することによって導出されたシーケンスに適用されたアフィン変換は、ＰＳＩＭおよびアナログ信号調整回路の様々なゲインとオフセットを考慮に入れて、１０．００アンペアの電流が整数１０００として現れ、その他の値が比例するような変換に結果としてなる。
一例示的実装では、シーケンスの現在値は、高速通信インターフェース７０を介してロジック配列６０に通信され、そこではロジック配列６０は、プログラム可能閾値比較器６２０によって使われるべき適応的アーク閾値電圧値を計算するための現在および過去の値を使う。この適応的アーク閾値電流値と望ましいヒステリシスレベルはその後ロジック配列６０から高速通信インターフェース７０を介してＤＳＰＣ６３０に通信し戻される。ＤＳＰＣ６３０はそれから、プログラム可能閾値比較器６２０の動作に従って望ましい閾値を適切なＤＡＣ値に変換する。このアプローチは、ほぼリアルタイムな適応的閾値に結果としてなる。別の例示的実装では、適応的閾値を生成するアルゴリズムは、ＤＳＰＣ６３０自体中に在駐し、最小の遅延をもった適応的電圧閾値に結果としてなる。
適応的アーク電圧閾値を生成する１つの例示的アルゴリズムは、計算された閾値をＤＳＰＣ６３０によって計算される電圧シーケンスの移動平均に基づかせ、移動平均の長さはアークの期待された持続時間と比較して長いが、操縦する磁石の回転の周期に対しては短くなるように選ばれている。１０ｋＨｚのサンプルレートでは、移動平均は、均一に重み付けされた６４ポイントＦＩＲフィルターを使って計算されることができ、フィルター出力におけるシーケンスは、電圧測定の前の６．４ｍｓの平均を表す。１つの実装では、適応的アーク閾値は、移動平均から固定された電圧を差し引くことによって計算される。別の例示的実装では、適応的閾値は、移動平均の固定されたパーセントとして計算される。
これらのフィルターされ変換されたシーケンスはまた、プロセスの全体的健全さを示す更なる情報を提供するのに使われることができる。１つの例では、電流シーケンスの瞬間的値に電圧シーケンスの瞬間的値を掛けることは、真空チェンバーに配送された実際のパワーがパワーサプライによって配送されたものであることを検証するのに使われることができる瞬間的パワーシーケンスを提供する。そのようなシーケンスは、例えば、ケーブルの故障が起こっており真空チェンバーの周りの電流を分流していること、を決定するのに使われることができる。それらのシーケンスの使用の別の例は、操縦する磁石の回転速度を推定する独立した手段としてそれらが使われることができることである。上述したように、チャンバーインピーダンスが幾何学的およびその他の考慮のために変動するにつれて、チェンバー電圧および電流は、操縦する磁石の周期と共に周期的に変動することが観察されている。１つの例では、縮尺された電圧または電流シーケンスは、ＤＣ成分を除去するためにデジタルハイパスフィルターを通過する。結果として得られたＡＣシーケンスはそれから、デジタル位相ロックループによって追跡され、そこから操縦する磁石の回転周波数が推定される。別の例示的実装では、離散フーリエ変換が電圧または電流シーケンスに適用され、磁石回転周波数が結果として得られるスペクトラムから決定される。もし推定された回転速度が期待された回転速度と顕著に異なれば、機械的または電気的問題が原因であり得る。この情報は、機械的または電気的システム中の初期不備を検出するのに使われることができる。
本発明の別の例示的実施形態によると、上述したコンポーネンツと動作は、多数のチェンバーを監視するために、または単一のチェンバーの電圧および電流信号に適用された追加の閾値に基づいたＡＲＣＩＮＧの検出のために、複製される。特定の例示的実施形態では、単一のＤＳＰＣ６３０によって制御された４つの独立して動作するＡＤＵ機能が提供される。ＡＤＵの４チェンバーバージョンは、４つのＰＳＩＭｓを介して４つの独立したチェンバーを同時に監視するように構成されていることができるか、または単一のＰＳＩＭが、多数のチェンバーのための対応するＶＰＳＩＭ＋、ＶＰＳＩＭ−、ＩＰＳＩＭ＋およびＩＰＳＩＭ−のＡＤＵ入力信号を並列にワイヤリングすることによって多数のＡＤＵチェンバー入力を駆動することができる。例示的実施形態では、４つのＡＤＵ機能全てが単一のチェンバーを単一のＰＳＩＭを介して監視していて、このやり方でワイヤリングされている時、単一のチェンバーについて４つの異なる閾値がプログラムされることができる。各プログラムされた閾値におけるアーク数およびアーク持続時間のカウントは、対応するプログラム可能比較器６２０とＡＤＬＵ６４０の組み合わせによって維持される。実施形態では、ＤＳＰＣ６３０は４つのＡＤＬＵ機能全てにアクセスを有し、アーキング状態は、４つの独立してプログラムされた閾値に対応する４つのレベルの１つに見分けられることができる。
例えば、上記のように単一のＰＳＩＭに取り付けられた４つの独立したモニターを採用しているシステムで、電圧閾値の大きさが１００、２００、３００および４００ボルトにプログラムされていると、２５０ボルトの最小電圧の大きさを有する単一アークは、３００および４００ボルトにプログラムされた閾値をもったモニター上に現れるが、１００および２００ボルトにプログラムされたもの上には現れない。更には、もしシステムがこのやり方で単一のアークを捕捉しているならば、その間にチェンバー電圧が３００ボルトレベルより下に崩壊する期間は、３００および４００ボルトレベルに対応するＡＤＬＵアーク時間カウンター中に同時に現れる一方、その間のチェンバー電圧崩壊が３００と４００ボルトの間である期間は、４００ボルトレベルに対応するＡＤＬＵアーク時間カウンター上のみに現れる。アークイベントはそれから、３００ボルト閾値に対応するＡＤＬＵのアーク時間カウンターから直接読み出された、２００と３００ボルトの間で過ごされたアーク時間プラス、４００ボルトと３００ボルトにそれぞれ対応するＡＤＬＵアーク時間カウンターの間の差を取ることで計算された、３００と４００ボルトの間で過ごされたアーク時間という、２つのアーク時間に見分けられることができる。このアルゴリズムは、異なる強度のその他のアークについて要求に従って繰り返されることができる。
一つの特定の例示的実装では、ＤＳＰＣ６３０は、１０ｋＨｚレートで４つのＡＤＬＵレジスターセットをサンプリングし、４つのチャネル全てについてのアークカウントおよびアーク時間カウントを高速通信インターフェース７０を介してロジック配列６０に通信する。ＤＳＰＣ６３０はまた、名目上のフィルターされたチェンバー電流ＩＣＨおよびフィルターされたチェンバー電圧ＶＣＨをサンプリングして、上記のようにアークを見分けてアークエネルギーの推定を計算するのに要求される数学的演算を行うロジック配列６０に転送する。４つのアーク電圧閾値全ては、上述したものの拡張によって適応的に計算されることができる。別の例示的実施形態では、ＤＳＰＣ６３０は、内部的に計算を行い、結果として得られる各閾値におけるアーク時間のようなアーク関連のパラメータの推定と推定されたアークエネルギーを、ロジック配列６０に送信する。
一例示的実装によると、ロジック配列６０は、例えばプログラム可能ロジックコントローラ（ＰＬＣ）、トップハット、または同様のコンピューティングデバイスのような、外部ロジック配列である。より特定の実施形態によると、ロジック配列６０は、Schneider Automation M1-E PLCである。本発明の一側面によると、ＡＤＵは、Momentumフォームファクター中に組み込まれ、Momentumトップハットおよびプログラム可能ロジックコントローラ（ＰＬＣｓ）と通信するように適応されている。
１つの実装では、ロジック配列６０によって収集されたデータは記録される。ロジック配列６０上で実行されるソフトウェアがデータのログをつけ、データをグラフ化し、データに応答したネットワークベースの警報を提供することができる。システムコントローラは、プラズマ生成アプリケーションのリアルタイム制御を提供する。アークカウントおよび／またはアーキング持続時間が蒸着毎に選択された量を超えている時、ロジック配列６０は、材料蒸着中にアーキングが基板を損傷していることを予め規定されたアルゴリズムに従って決定し、蒸着を終了するようにシステムコントローラと通信する。ロジック配列６０はまた、処理されている基板がアーキングにより低減された歩留まりを有するであろうことを指し示すことができる。
各蒸着についてアークとアーキングの累積持続時間をカウントするのに加えて、ロジック配列６０は、その他の実装ではアーク情報のその他のリアルタイム分析を行うのに使われる。例えば、ターゲットについてのアークの総数（および持続時間）を記録すること、アーク強度（グラウンド電位への近さを参照して、直接短絡を示す）を記録すること、および修理のために完全なツールシャットダウンを要求するターゲット中の潜在的欠陥を示す連続したアーキングの検出のような分析である。別の実装では、システムコントローラは、アーキングレート、アーキング持続時間、アークレート／持続時間の変化率、またはアーク「品質」に基づいた信号を提供し、アーク品質は、持続時間、量およびアーク強度（即ち、大きさ）または激しさ（例えば、アーク持続時間と大きさの積によって測定された）に比例している。
本発明の別の例示的実施形態によると、方法は、アーク検出器を、スパッタリングソースに問題があることと新たに処理されたウェーハは低減された歩留まりを有し得ることをリアルタイムでユーザに通知するために必要なハードウェアと一体化する。従って、本発明の様々な実施形態は、なかんずく筐体硬化鋼鉄のためのようなその他のプラズマ生成制御アプリケーションにおけるアーク検出を提供するように実現されることができる。一般的に、本発明の回路配置と方法は、プラズマ生成チェンバーまたはその等価物が実装され得るところにはどこでも適用可能である。
発明の別の実施形態によると、アーク検出器ユニット５０’（図２７に示されるような）はまた、プラズマ生成装置１３００に供給された電流中のスパイクを観察することによってもアークイベントを検出するように構成されている。この情報と電圧低下の検出からのアークイベント情報に基づいて、アーク検出器ユニット５０’は、アークイベントを様々な分類に分類する。装置はまた、アークイベントの特定の分類についてスキャンエネルギーとアークエネルギーを計算することもできる。図２７のＡＤＵ５０’の代入をもった、図１に示されたコンポーネンツの基本的な配置が、この実施形態を実装するのに使われる。
図１３は、様々な材料の薄くて非常に均一な層を基板上に蒸着するＰＶＤプロセスのためのプラズマ生成装置１３００の典型的な基本的チェンバー構成を描いている。典型的にはアルゴンである低圧ガスは、プラズマ１３０２を形成するようにイオン化され、陽極表面１３０４（チェンバー壁および基板）からソース材料の陰極バイアスされたターゲット１３０６（陰極は１３０８として示されている）中に加速される。結果として得られるターゲット材料の原子レベルスプレーは、ウェーハ１３１０の製造基板を含んだ近接表面全てを被覆する。典型的な陽極−陰極電圧は３００Ｖ−６００Ｖの範囲（１５００Ｖまでのスパイクをもつ）中に入る一方、電流は２Ａから１００Ａまでの範囲である。結果として得られるチェンバーに配送されたパワーは、数ｋＷまで低くても、８０ｋＷまで高くても良い。
このプロセスの１つの主要な応用は、集積回路（ＩＣｓ）の製造におけるシリコンウェーハ基板上への金属層の蒸着である。上述したように、このプロセスは、「アーキング」を起こしやすい。アーキングはターゲットからマクロ粒子汚染物を放出する。この汚染物材料のいくつかは、ウェーハ上に着地することができ、製造業者の収入に悪い影響を与える被覆中の製品欠陥および非均一性を引き起こす。アーキングは、（ｉ）ターゲット不純物または混在物、（ｉｉ）ターゲットまたはキットの老朽化および物理的耐性変化、または（ｉｉｉ）ウェーハの揃い、によって引き起こされても良い。
ＰＶＤプロセス中のアーキングは、陽極からターゲットへの意図されていない低インピーダンスパスから結果として起こる。アークが起こる時、チェンバーインピーダンスの大きさは急速に減少し、通常パワーサプライが応答するには速すぎる。チャンバーの陽極と陰極の間の電圧の大きさの急速な低下が観察されることができる。結果として、チェンバー電圧を閾値と比較することは、アークの早期検出を提供することができる。そのような早期検出を通して、製造業者は、アークで生成された欠陥による過剰な損失を招くことなしに、アーク生成の根本原因に対処することができる。
図１４に描かれているように、１マイクロ秒のオーダーで続く有害なアーキング状態１４０２がしばしば観察される。それらの短い持続時間のアーク１４０２は一般的にはマイクロアークと呼ばれる。非常に短い持続時間のために、マイクロアークを検出することは、高速エレクトロニクスを要求する。マイクロアークに加えて、ミリ秒または１０ミリ秒のオーダーの持続時間をもったマクロスケールパワーサプライイベントも、ＰＶＤシステム中で起こる。
図１４は、時間に対してプロットされた典型的なＰＶＤチェンバー電圧１４０４を示す。陰極電圧はグラウンドに対して負であるので、電圧１４０４の大きさが示されている。アーク１４０２があるところでは、電圧はグラウンドに向けて突然かつ素早く減少する。一旦短絡イベントが終ると、電圧は再び名目上のチェンバー電圧に戻る。図示されていないのは、回復中の可能性のあるオーバーシュートおよびアンダーシュートである。電流はアーキングイベント中は同様に応答するが、それは急速に増加し、それから減少し、一旦イベントが終って状態が通常に戻るとアンダーシュートし得る。
ＰＳＩＭ４０は、ＡＤＵ５０’への入力のために、パワーサプライ３０からの高電圧および高電流の読み取り値を０−１０Ｖの範囲に変換するのに使われる。０−１０Ｖの信号は、チェンバー電圧および電流に線形に比例している。これが、パワーサプライ３０電圧を示す電圧信号と、パワーサプライ３０電流を示す電流信号を提供する。
図２７を参照すると、ＡＤＵ５０’は、上へか下へのどちらかの高速な過渡現象についての０−１０Ｖの信号を監視するように設計されている。ＡＤＵ５０’内では、高速アナログ比較器６２０、６２１が、電圧信号はラインを跨いだかどうかを決定する。内部ロジックユニット６４０は、アナログ比較器出力６２２、６２３を、ラインが跨がれたかどうかを示すロジックレベル値に変換する。更にそれは、その間にラインが跨がれたロジックユニットクロックサイクルの数（即ち、持続時間）をカウントし、それはアークの激しさの指標である。
プログラム可能なロジックコントローラ（ＰＬＣ）またはその他のロジック配列または回路６０は、その多くの機能の内で、ＡＤＵからデータを読み出し、ＤＳＰクロックサイクルをマイクロ秒に変換し、アークカウンターをリセットし、データをイーサネット（登録商標）上で利用可能とする。ＰＬＣはまた、いつアークイベントを探すか、閾値は何か、逸脱は閾値の上へであるべきか下へであるべきか等の、コマンドパラメータをＡＤＵに送る。
図１５は、典型的なチェンバー電圧の大きさ１５００対時間を、閾値レベル１５０２に対して描く。電圧の場合には、アーキング状態１４０２は、瞬間的電圧読み取り値が閾値１５０２より下に沈下した時に起こる。なお閾値１５０２は、それがチェンバー電圧１５００中のゆっくりとした変化を追跡するということで適応的である。ＡＤＵ５０’は、閾値１５０２が通られた回数と、その間電圧が閾値より下であったその３０ＭＨｚクロックサイクルによる持続時間をカウントする。ノイズまたはバウンスの効果に対抗するために、アークイベントは、閾値１５０２より上への瞬間的電圧上昇プラスヒステリシス値まで終らない。
図１６は、いつＡＤＵ５０’がアーキング状態に入り、いつそれが同状態から抜け出すかについての状態遷移図を示す。パスＡに従うと、電圧は名目値ＶＮＯＭから始まる。一旦それが閾値電圧ＶＴＨより下に落ちると、ＡＤＵロジックレベルはパスＢに従って真に遷移する。名目状態に戻る回復中に電圧が再び上昇する時は、パスＣに従う。一旦電圧が閾値プラスヒステリシスバリアＶＴＨ＋ＶＨＹＳを跨ぐと、ＡＤＵロジックレベルはパスＤに従って偽に遷移する。時間が進行するにつれて、チェンバーは名目電圧にあり、ＡＤＵは遷移Ｂに導く次のパスＡを待つ。ヒステリシスは、ソフトウェアを通して調節することができない小さな固定されたハードウェアによって決定された値であっても良い。記載された実施形態については、ヒステリシスの値は、１００００ｍＶのスケール上で約６ｍＶである。しかしながら、いくつかの実施形態については、ヒステリシス値は０に設定されることができる。
ＡＤＵ５０’は、４つの過渡現象監視（アーク）チャネルと、４つの補助的チャネルを有する。（補助的チャネルは、関連するデータを記録するのに使われても良いが、アークをカウントすることは可能ではない。補助的チャネルはアップグレードされたシステムにおけるデータ収集のために利用可能である。）図２７を参照すると、第一のアークチャネルは、２７００と２７０２の間の相対的電圧差によって形成され、第二のアークチャネルは、２７０４と２７０６の間に形成される（残りの２つのチャネルは、別の電圧および電流を監視するのに使われることができる）。ＡＤＵ５０’は、ＰＳＩＭ信号を閾値と比較し、上述したように、上へか下へのどちらか（ＰＬＣロジック中の制御ビットによって設定されたように）の逸脱を報告する。
アークチャネル２７００／２７０２と２７０４／２７０６については、信号伝播およびフィルタリングは、図１７に示される通りである。図１７では、パワーサプライ３０によってチェンバーに配送されＰＳＩＭのトランスデューサーによって測定された通りの電圧Ｖおよび電流Ｉが、システム１７００に入っていく図の左側に示されている。電圧および電流トランスデューサーの両方は、関連付けられたアナログ帯域幅を有するが、両方ともＤＣパワーサプライからのスイッチングノイズの効果を軽減するように設計によってそこにある、ＰＳＩＭ４０の出力における４０ｋＨｚフィルター１７０２を何桁か超過している。４０ｋＨｚカットオフは任意であり、出力スケーリングレジスターを変化させることによって工場において調節されても良い。この信号は、アナログプログラム可能閾値比較器１７０４に直接供給され、それはＡＤＵロジックレベルの形で閾値違反があるかないかを決定する。アーク計数ロジックを行っているＡＤＵのセクションは、ＡＤＵロジックレベルをアナログ比較器から３３ｎｓ毎にまたは３０ＭＨｚのレートで読み出す。ＰＳＩＭのＶおよびＩ信号もアナログ６次バターワースフィルター１７０６を通して伝播し、その目的は信号がＡＤＵのデジタルセクションに供給されるにつれてそれらがエイリアスされることを防止することである。このフィルターのカットオフ周波数は２．５ｋＨｚである。ＡＤＵはそれから、ＶおよびＩ信号を選択可能なＦＩＲフィルター１７０８のセットを通して流す。８個のフィルターの各々が変動する長さを持った移動平均であるように、デフォルト係数が設定される。ＰＬＣは、ＶおよびＩを帯域制限されフィルターされた信号として読み出し、それらから閾値が約３０Ｈｚのレートで計算される。それらの計算のベースは、指数的に重み付けされた移動平均（ＥＷＭＡ）フィルター１７１０である。それらは、工場設定が２．５ｋＨｚである構成可能なレートで動作しているＡＤＵ比較器コントローラ１７１２を通して下方にフィードバックされる（この同じコントローラがＦＩＲフィルタリングを行う）。
この実施形態で使われた工場標準のＰＬＣ６０は、例えばMOMENTUM MIE 96030プロセッサであっても良い。ＡＤＵ５０’への信号接続（ＰＳＩＭのＢＮＣコネクターからの）は、標準的な１８ｐｉｎのMOMENTUMコネクターを介してRG-178同軸ケーブルで作られる。ＰＬＣ６０は、標準的なMOMENTUM ATIIハードウェアインターフェースを介してＡＤＵ５０’にインターフェースする。ATIIインターフェースは、各方向に３２個のレジスターをサポートする。３２個のレジスターは、各チャネルに１つずつの、８個のレジスターの４つの同一のグループに区分けされる。
ＰＬＣ６０は、スキャンサイクルの原理で動作する。１つのスキャンサイクルの間、ＰＬＣ６０はその命令の各々を一回実行し、そのＩ／Ｏレジスター（それはそれらを通してＡＤＵ５０’と通信する）を一回リフレッシュする。従って、ＰＬＣ６０は、まず３２ステータスレジスターを読み出して３２コマンドレジスターに書き込み、それからステータスレジスターから新たに読み出されたデータに基づいてそれ自体の制御プログラムを実行することによって、ＡＤＵ５０’を制御する。ＰＬＣプログラムは、ＡＤＵチャネル（マスター電圧、マスター電流、スレーブ電圧およびスレーブ電流）毎に一回ずつ、４回繰り返すロジックを含む。プログラムはまた、それがパワーサプライ毎に両チャネル（電流および電圧）からのデータを組み込むので、チャネルのペア（マスターおよびスレーブ）の各々上で行われるロジックを含む。
ＰＬＣ６０がＡＤＵ５０’からステータスレジスター（ＡＤＵチャネル毎に８個のレジスター）を読み出す時に、ＰＬＣプログラムは、ＡＤＵチャネル毎に４つの主要なデータに依存する。４つの変数は、ステータスレジスター（特に、ビット９、ＡＤＵがその瞬間にアークを測定しているかどうか）と、ＰＳＩＭ信号と、アークカウントと、アーク時間である。なおＰＳＩＭ信号１７１４（図１７に示されるような）は、実際のチェンバー電圧または電流の６４ポイント移動平均（それは２．５ｋＨｚにおいては２５．６ｍｓのウィンドウを構成する）であり、それもまた２つのローパスアナログフィルターによって帯域制限されており、一つ目は４０ｋＨｚにおいてカットオフ周波数をもち、二つ目は２．５ｋＨｚにおいてカットオフ周波数をもつ。
図１８のブロック図を参照すると、安定帯域モニター１８０２は、最新のＰＳＩＭ信号１８０４を安定上位帯域（ＳＵＢ）および安定下位帯域（ＳＬＢ）値１８０６と比較する。もしＰＳＩＭ信号１８０４がＳＵＢより上に入れば、システムはそれを、ステップ増加および上昇遷移モードのロジックプロセスの指標として見る。もしＰＳＩＭ信号１８０４がＳＬＢより少なければ、パワーサプライがパワーをシャットオフしているかまたは減少させており、プログラムが下降遷移モードで動作している、という仮定になる。もしＰＳＩＭ信号１８０４がＳＵＢとＳＬＢによって規定された範囲内に入れば、動作モードは安定である（遷移保持遅延が期限切れになるのを待っているのでなければ）。システムが２つの遷移モードの１つに入っていく時には、それはそれを超えるとＰＳＩＭ信号１８０４が再度ＳＵＢおよびＳＬＢ限界内に入る遷移保持遅延期間の間遷移モードのままである。ＰＳＩＭ信号１８０４がＳＵＢおよびＳＬＢによって境界付けられた範囲外に入ると直ちに、システムが上昇遷移モードに入るか下降遷移モードに入るかに拘わらず、安定フラグが論理真（値１）から論理偽（値０）に入る。安定フラグは、ＰＳＩＭ信号１８０４がＳＵＢ−ＳＬＢ範囲内に入るまで論理偽に留まり、遷移保持遅延全体の間そこに留まる。以下により詳細に記載されるように、ＳＵＢとＳＬＢは、ＰＬＣによって見られる通りのＰＳＩＭ信号のＥＷＭＡフィルターされたバージョンに基づいて計算される（更に別のフィルターを電圧または電流読み取り値に加える）。フィルターは、安定モードではゆっくりと、２つの遷移モードのどちらかではより素早く、ＰＳＩＭ信号の変化を追跡する。安定フラグ、ＳＵＢおよびＳＬＢの時間発展が、遷移保持遅延１９０２の表記と共に、二つ目が一つ目よりも大きい２つの一連のパワーステップに対して、図１９に示されている。なお安定帯域モニター１８０２は、本当のアークカウントおよび時間から、避けようのないステップ終わりのアークカウントおよび時間（閾値が下の電圧チャネル上の）を分離するメカニズムである。
アークカウントおよび時間分類ロジックセクション１８０８は、ＡＤＵ５０’から最新のアークカウントおよびアーク時間読み取り値１８１０を取り出し、もし新たなアークカウントおよびアーク時間が現れていれば、それらを３つのＰＬＣアークカウントおよび時間カテゴリーの１つに加える（もしＡＤＵ５０’がアークの始まりと終わりの間ではなかったことを示す、ステータスレジスターのステータスビット９が論理偽を読み出さなければならないような場合のみ）。３つのカテゴリーは、安定と、遷移上昇と、遷移下降である。もし安定フラグが論理真であれば、新たなアークカウントが安定アークカウント合計に加えられ、新たなアーク時間が安定アーク時間合計に加えられる。もし安定フラグが論理偽であれば、ＰＬＣ６０は遷移が上昇であるか下降であるかを追跡する。どちらの遷移が起こっているかによって、アークカウントおよびアーク時間は、上昇か下降のどちらかの適切なアークカウント遷移およびアーク時間遷移の合計に加えられる。
安定および遷移モードがある理由は、いつパワーサプライステップ変化またはシャットダウンが起こるかを本システムは事前には知らないからであるということに注意することが重要である。ＡＤＵ５０’は、電圧が閾値より下に低下するポイントとして電圧チャネル上でアークを探しているので、それが閾値を低減するかＡＤＵ５０’がアークをカウントすることを不能にすることができる次のＰＬＣスキャンサイクルまで、それは常にアークカウントと或るアーク時間を生成する。パワーダウンイベントからのアーク時間は典型的には、本当のマイクロ秒アークイベント中のアーク時間よりもかなり大きい。従って、演繹的なレシピまたはステップ持続時間情報無しに、ＰＬＣ６０は遷移モードに入っていき、安定処理中に見つけられたアーク時間から遷移中に見つけられたアーク時間を分離する。遷移保持遅延１９０２は、その間にプラズマイグニション過渡現象が落ち着き得る空白期間を提供することが意図されている。遷移保持遅延１９０２パラメータと遷移モードは、データ中の偽のポジティブを削減する方法である。
単位変換セクション１８１２は、単純にＰＳＩＭ信号に対応する校正定数と校正パーセント値を掛けて、０−１００００ｍＶのＰＳＩＭ信号をボルトまたはアンペア（例えば、上述したように０−１０Ｖ）という実世界のエンジニアリング単位に変換する。校正定数パラメータは、ＰＳＩＭハードウェアの関数であり、もしＰＳＩＭ電圧分割器抵抗器が変化するかまたはもし電流トランスデューサーとそのゲインが変化する場合のみ変化させられるべきである。校正パーセントパラメータは、もし電圧および電流（またはパワー）読み取り値を、異なるソースからの同様の読み取り値とマッチさせることが望ましければ、ＰＶＤ設備自体またはその他のコンポーネンツから調節されることが意図されている。
ＥＷＭＡフィルター１７１０は、ＰＳＩＭ信号を追跡する方法を提供する。ＥＷＭＡフィルターの出力１８１４は、閾値とＳＵＢとＳＬＢを調節するのに使われる。安定モードでは、追跡はゆっくりなので、４つの調節されたパラメータはＰＳＩＭ信号設定ポイント中のドリフトまたはゆっくりした変化にゆっくりと適応する。遷移モードでは、設定ポイントが変化していてＰＳＩＭ信号は新たな設定ポイントレベルを達成するために素早く上下に暴れ回っているので、追跡はより速い。ＥＷＭＡフィルターを支配している式は、
y(k)=λ/100*PSIM信号(k)+(1-λ/100)*y(k-1) (1)
によって与えられる。ここでｙはフィルターの出力における値、ｋはＰＬＣスキャンサイクルインデックス（ＰＬＣが新たなスキャンを始める度に、ｋは１だけインクリメントする）、λはフィルター係数である。もし安定フラグが論理真であれば、λは安定フィルター係数である。もし安定フラグが論理偽であれば、λは遷移フィルター係数に等しい。なおλは、パーセントレベルを表わす０と１００の間の値を取り得る。λが１００により近ければ、最新の読み取り値ＰＳＩＭ信号（ｋ）がより多くフィルター出力ｙ（ｋ）に影響を与え、フィルターは急速に変化している電圧または電流レベルをより素早く追跡する。λが０により近ければ、ＰＳＩＭ信号（ｋ）の最新のサンプルがより少なくｙ（ｋ）に影響を与え、ＰＳＩＭ信号の以前のサンプルの指数関数的に衰退している平均がより多くｙ（ｋ）を決定し、フィルターはＰＳＩＭ信号中のステップ変化に非常にゆっくりと追従する。なお、ＰＳＩＭ信号は、電圧および電流の両方が正の量となるように解釈される（即ち、チェンバー電圧は、陰極から陽極に測定される間は、負の値ではなく絶対値の量である）。
ＹＴＨおよびＹＨＹＳ計算セクション１８１６は、フィルター１７１０の出力ｙを取り出し、ＰＬＣスキャンサイクルの次の読み出し／書き込みフェーズにおいてＡＤＵ５０’に書き込むための閾値を計算する。閾値は、安定フラグによって決定された適切なパーセント、安定閾値パーセントか遷移閾値パーセントのどちらか、をｙに掛けたものに等しい。
安定帯域計算１８１８では、ＥＷＭＡフィルター１７１０の出力ｙに安定帯域パーセントが掛けられ、それからｙに足されてＳＵＢに結果としてなり、ｙから引かれてＳＬＢを作り出す。もしｙと安定帯域パーセントの積が安定帯域最小値（ＳＢＭ）より少なければ、ＳＢＭがｙに足され、ｙから引かれて、それぞれＳＵＢとＳＬＢを生成する。
ＥＮＢ／ＣＲＳＴブロック１８２０は、３つの機能を行う：（１）アークを探すか探さないかをＡＤＵ５０’に告げる、（２）ウェーハ１３１０の終わりにおいてＡＤＵ５０’をリセットする、（３）全体のプロセス時間を追跡し続ける。第一の機能を行うため、ＥＮＢ／ＣＲＳＴブロック１８２０は、ＰＳＩＭ信号がイネーブルレベルよりも大きい時にＡＤＵ制御レジスターイネーブルビットＥＮＢ（Ｂｉｔ１）をハイに設定する。ＥＮＢビットは、ＰＳＩＭ信号がイネーブルレベルよりも小さいと直ちにローに設定される。第二の機能はＡＤＵ５０’をリセットすることで、これはＡＤＵ５０’がリセット遅延に到達する時間の間可能化されていない時になされる。殆どのＰＶＤプロセスでは、ウェーハ１３１０の間の時間は、パワーサプライがオフにされるウェーハ処理中のレシピステップの時間を超える。従って、ウェーハ１３１０の間でＡＤＵ５０’を適切にリセットするには、リセット遅延はレシピ内パワーオフ時間よりも大きく、ウェーハ間パワーオフ時間よりも小さい値（秒で）に設定されるべきである。第三の機能は、最初のパワーオンから最後のパワーオフまで合計プロセス時間を追跡するものである。ロジックの前述したセクション（およびその他のロジックセクションも、ただしそれらはＡＤＵ５０’に書き込まれた変数のいずれにも影響を与えないが）が完了した後、スキャンサイクルの次の読み出し／書き込みフェーズにおいて閾値および制御レジスターがＡＤＵ５０’に書き込まれる。
ＰＬＣ６０によって行われた追加のロジックが図２０と図２２に示されている。システムは、個別のチャネルについての単位変換ロジックから結果として得られる電圧および電流読み取り値からパワーサプライ（マスターまたはスレーブ）のためのパワーを計算することが示されている。加えて、電圧イネーブルとパワー設定ポイントの９０％までパワーが上昇した時の間の時間差を測定することによって、イグニション時間が計算される。図２１では、イグニション時間は、電圧とそのイネーブルレベル、電流、パワーおよびその９０％パワー設定ポイントレベルとの関係で、対時間で描画的に表わされている。
図２２は、ロジックの最終セクションを描く。このセクションは、図２３の表に記載されているように、単一のパワーサプライ（マスターまたはスレーブ）についてのアーク統計を見て、アークを５つのクラスの１つに分類する。
電圧チャネル２２０２と電流チャネル２２０４からのアークカウントおよび時間は、アーク分類ロジックセクション２２０６中に供給される。もし電圧および電流チャネル２２０２、２２０４の両方上のアークカウントが、それらの対応するアーク時間（およびアークビット、ステータスレジスター、ビット９がハイでない）に拘わらず、最後のＰＬＣスキャンから増加を示せば、ＰＬＣ６０は、アーククラス１カウンターをインクリメントし、
Scan Energy(k)=[yV(k)-YVTH(k)]*[YITH(k)-yI(k)]*[tarcV(k)+tarcI(k)/2 (2)
によって与えられるスキャンエネルギーを計算する。ここで、ｋはＰＬＣスキャンサイクルインデックス、ｙＶは電圧チャネルについてのＥＷＭＡフィルター出力、ＹＶＴＨは電圧チャネルについての閾値、ｙＩは電流チャネルについてのＥＷＭＡフィルター出力、ＹＩＴＨは電流チャネルについての閾値、ｔａｒｃＶは電圧チャネルについてのアーク時間（累積的ではなく最新のＰＬＣスキャンについての）、ｔａｒｃＩは電流チャネルについてのアーク時間（これも最新のＰＬＣスキャンについての）である。スキャンエネルギーは、本質的には、それらがそれらの名目的な（またはＥＷＭＡフィルターされた）値からそれるところの電圧曲線下の面積と電流曲線下の面積の積である。スキャンエネルギー計算における時間ファクターは、２つのチャネル上で見られた時間の平均である。アークエネルギーは、スキャンエネルギーの累積的合計である。もしアークカウントだけが最後のスキャンから変化していれば、アーク時間が５００μｓにおける境界に対してチェックされる。（この境界は、ＰＬＣ中にハードコード化されている）。もしアーク時間が境界値未満であれば、アーククラス２カウンターがインクリメントされる。もしアーク時間が境界値以上であれば、アーククラス３カウンターがインクリメントされる。もし最後のＰＬＣスキャンからの電流アークカウントレジスターのみであれば、アーク時間がチェックされ、アーク時間が境界値未満であるか境界値以上であるによってそれぞれ、アーククラス４かまたはアーククラス５カウンターがインクリメントされる。５つのクラスの各々の物理的解釈は図２３に与えられている。アークエネルギーと５つのアーククラスの全ては、ウェーハの終わりにおいてリセットされる。
どのようにＰＬＣプログラムが機能するかをまとめるために、タイミング図が図２４に与えられている。１つの完全なウェーハ（ウェーハ１）と次のウェーハ（ウェーハ２）の始まりについて、４ステッププロセス（パワーサプライ電圧に対して）が示されている。第一のステップは、中位のレベルにおける電圧を有し、第二のステップは高電圧ステップであり、第三のステップはパワーがオフにされており、第四のステップは３つのパワーオンステップの最低の電圧を有する。センサーによってカウントされた全体的プロセス時間は、第一のステップの始まりから第四のステップの終わりまでである。なおウェーハ１はステップ１が始まる前にチェンバーに入り、ステップ４が終った後の短い時間でチェンバーから出る。１つのレベルから次に電圧が遷移した時、ＰＬＣ６０は大きなステップ変化（安定帯域を超過した）を見てシステムを遷移モードに置いて、安定フラグを論理真から偽に落とす。電圧が新たな安定帯域に安定化した後で時間が遷移保持遅延に等しくなるまで、安定フラグは偽のまま留まり、システムは遷移モードに留まる。この遅延の目的は、（１）イグニション過渡現象を安定アークとしてカウントすることを避けることと、（２）一旦安定性が達成されると閾値電圧が望ましいレベルにあるように、プロセス電圧レベルの追跡を加速すること（それは閾値レベルがどれほど速くプロセスに追従するかに影響を与える）、である。図３、４，６には示されていないが、システムは上昇遷移と下降遷移の間を区別する。電圧がイネーブルレベルを超える時にはずっとハイであるＡＤＵイネーブルビットによって示されるように、ＡＤＵ５０’が可能化される。データの限定されたセットが、図の下部における電圧アークカウント、アークエネルギー、アーククラス１およびアーククラス２の軌跡によって示されている。ステップ１の最中には、電圧および電流（図示せず）チャネルの両方上のアークカウントが同時に起こり（同じＰＬＣスキャン内で）、従って電圧アークカウントは、アーククラス１と共に、増加するように示されている。これに対応して、（２）の計算毎にアークエネルギーが増加する。ステップ２の最中には、別のアークイベントが起こり、これは電圧チャネル上だけのものである。アーク時間（図示せず）が５００μｓ未満であると、イベントはアーククラス２イベントとして登録される。アークカウントがウェーハの始まりからのアークカウントの累積合計であることに注意されたい。リセット遅延持続時間の間パワーサプライがオフである時、ＡＤＵリセットがハイになり、アークイベント関連の変数が全てリセットされる。図２４に示されているリセットされた変数は、アークカウントと、アークエネルギーと、アーククラス１とアーククラス２である。ウェーハ２は始まる時（最初の増加する電圧遷移としてセンサーによって見られるように）、ＡＤＵリセットは論理偽に戻り、ＡＤＵイネーブルは論理真になる。
最後に、プロセス電圧に対する閾値の適応化が図２５に示されている。図の始まりにおいて、電圧はオフであり（０に非常に近い読み取り値）、安定閾値パーセント＊ＥＷＭＡフィルター出力である閾値もまた０に非常に近い（ＡＤＵが可能化されていないと、ＡＤＵ５０’はアークをカウントしていないのでどこに閾値があるかは問題ではない）。ＳＵＢとＳＬＢは電圧の上と下であり、恐らく安定帯域パーセントによってではなく安定帯域最小値によって支配されている。電圧が初めて増加する時、システムは上昇遷移モードに入り、遷移フィルター係数と遷移閾値パーセントを適用する。遷移フィルター係数がより大きな値であると、ＥＷＭＡフィルターはより多くの重みをＰＳＩＭ信号の最新のサンプル上に掛け、従って閾値は電圧中のステップ変化に応答して素早く上昇する。一旦電圧が安定化すると、遷移閾値パーセントによって指示されたレベルにおいて閾値も安定化する。プロセス電圧が遷移保持遅延に等しい期間の間ＳＵＢとＳＬＢ内に入ると、システムは、安定閾値パーセントと安定フィルター係数が適用される安定モードに復帰する。遷移モードから安定モードへの切り替えは、閾値パーセントが安定から遷移に切り替わる閾値中のジャンプに伴われる。電圧の第二の上昇遷移においても同様の進行が見られる。電圧がオフ状態に落ちる時の下降遷移において進行は再度繰り返され、唯一の違いはこの期間中に生成されたあらゆる遷移アークカウントおよび時間が下降遷移アークイベント統計の一部としてログに記録されることである。
いつプロセス遷移が起こるかについての情報をシステムが持たないスタンドアローンモードでは、電圧チャネル上で下降遷移アークカウントおよび時間を見ることが通常である。電流チャネル上で上昇遷移アークカウントおよび時間を見ることも通常である。両方の場合において、信号は、ＡＤＵ５０’が突然の過渡現象を探している方向に突然動く。ＰＬＣ６０（３０Ｈｚの）がＡＤＵ５０’（３０ＭＨｚ）に追いついて閾値を変えるコマンドを与えることができるまで、ＡＤＵ５０’はステップ変化をアークとしてカウントする。よってデータを安定と遷移の成分に分離する必要がある。
システムパラメータは、アークカウント、アーク時間、アークエネルギー、アーククラス、プロセス遷移、イグニション時間およびプロセス時間のデータ（および出力データの残り、但し前述のセットがクリティカルデータポイントを構成する）が全てシステムによって最適に報告されているようになるよう、調節されるべきである。最終目的は、ウェーハ品質に影響を与える「本当のアーク」についてのデータを捕捉することである。
システムに含まれる様々な変数およびパラメータが、図２６にグラフィックに描かれている。２つの最も重要な変数は閾値と安定フラグである。アークカウント、アーク時間、アークエネルギーおよびアーククラスの変数は全て閾値に依存する。もし閾値が動作電圧または電流に近すぎると、システムは偽の警報のアークイベントを報告してしまう。もし閾値が動作電圧または電流から遠く離れすぎていると、システムはより短いマイクロアーキングイベントのいくつかを報告し損ねるかも知れない。安定フラグは、閾値パーセントの選択（安定かまたは遷移）を通してと、その出力が直接閾値計算に供給されるＥＷＭＡフィルターの帯域幅を調節することによってという、２通りで閾値に影響を与える。
図２６は、ロジックのいくつかのパス、パワーおよびイグニション時間パス、ＡＤＵイネーブルパス、閾値パス、プロセス時間パスおよび安定フラグ／アークカウント／アークエネルギー／アーククラスパスを開示している。パスの各々の開始点は、ＡＤＵ（読み出し）レジスターから読み出された１つ以上の値である。各パスの終了点は、ＡＤＵ（書き込み）レジスターに書き込まれた１つ以上の値かまたは１つ以上のアークイベントを統計的に記述するシステム変数である。なお図２６では、電流チャネルロジックは電圧チャネルロジックのそれと同じ構造と流れに従うので、それはグラフィック的には省略されて示されている。同様のセクションが、長方形の破線によって囲まれている。
パワーおよびイグニション時間パスでは、マスターパワーサプライＰＳＩＭ（またはスレーブ）についての電圧および電流は、組み合わされて計算されたパワーを作り出し、それはその一方でイグニション時間を計算するのに使われる。各変数の計算に使われるパラメータが図２６にイタリック字体で示されている。電流と電圧の両方は、ＰＳＩＭ信号に校正定数と校正パーセントを掛けることから結果的に得られる。イグニション時間は、ＡＤＵイネーブルがハイになる時から計算されたパワーがパワー設定ポイントの９０％より上に上昇するまでの時間差の結果である。校正定数と校正パーセントは、電流と電圧を調節するのに使われる。校正定数はＰＳＩＭハードウェアを反映し、従ってＰＳＩＭハードウェアが変えられない限り変えられるべきではない。校正パーセントは、電流または電圧がツールコントローラからのような作製における別のソースからのデータとマッチするために微調整を必要とする場合にだけ調節されるものである。パワー設定ポイントは、レシピ中の第一のステップのパワーレベル（ワットでの）にそれが等しいように、調節されるべきである。（イグニション時間は、レシピ中の各ステップについて計算されても良いが、ＰＬＣプログラムはこの文書に記載されたバージョンから変更される必要があるであろう）。
ＡＤＵイネーブルパスは、いつＡＤＵが積極的にアークを探しているかを決定する。それは、イネーブルレベルとイネーブル遅延パラメータによって制御される。ＰＳＩＭ信号がイネーブルレベルより上に上昇する時、ＰＬＣは制御レジスター中のイネーブルビットを設定することによってアークを探し始めることをＡＤＵ５０’にコマンドする。イネーブルレベルは、オフ状態読み取り値よりも上でＰＶＤツールによって実行されるレシピ中に見られる最低電圧または電流レベルより下（等価なＰＳＩＭ信号単位での）であるべきである。イネーブル遅延は、もしＰＳＩＭ信号がイネーブルレベルより上に上昇した後の期間の間ＡＤＵ５０’を非活動的にしておくことが望まれれば、増加されても良い。実用的に言うと、イネーブルレベル条件（安定対遷移モードと組み合わされた）はそれ自体だけで十分であり、従ってイネーブル遅延が調節される必要はＰＶＤの応用では多分一度もないであろう。
閾値パスでは、ＰＳＩＭ信号は、安定フラグの状態によって決定された安定フィルター係数または遷移フィルター係数によって支配されたＥＷＭＡフィルター中に供給される。フィルター係数パラメータは、０から１００まで変動し得る。高い値はフィルターの帯域幅を増加し、それはステップ変化の素早い応答追跡（だが悪いノイズ拒絶）を許容する。定常状態にある時または安定モード中は、システムは、ＤＣパワーサプライ信号中のノイズと結合された閾値中のノイズが偽のアークカウントを導かないような閾値（閾値＝閾値パーセント＊フィルター出力であることを思い出されたい）を有するように設定されるべきである。
フィルターの出力はそれから、安定上位帯域／安定下位帯域（ＳＵＢ／ＳＬＢ）計算に供給され、そこではフィルター出力に安定帯域パーセントが掛けられる。もしこの積が安定帯域最小値パラメータより少なければ、安定帯域最小値がフィルター出力に足されて／から引かれて、それぞれＳＵＢとＳＬＢを作り出す。そうでなければ、積がフィルター出力に足されて／から引かれて、ＳＵＢおよびＳＬＢを与える。ＳＵＢとＳＬＢはそれから、安定フラグが真であるか偽であるかを決定するのに次のＰＬＣスキャンの始まりにおいて使われる。安定帯域パーセントは、レシピステップの間の最も小さいステップ変化がシステムが遷移モードに入ることを引き起こすことを確かなものとするのに十分に低いべきであるが、それでもそれはシステムが単一のレシピステップであるべきである最中に遷移モードに入ることを存在し得るあらゆるパワー損失イベントが引き起こさないように十分高いべきである。安定帯域パーセントは最初は既知のレシピ電圧および電流プロファイルから設定されても良いが、各プロセスについての複数のウェーハ実行からのデータを検査することによって経験的に検証されなければならない。安定帯域最小値は、システムがパワーオフ状態にある時、安定フラグが真と偽の間であっちこっちに変化しないように設定されるべきである。それは単純にオフ状態ノイズを観察して観察された変動を３倍にすることによって設定されても良い。
フィルター出力はまた、閾値計算にも供給される。安定フラグは、安定または遷移のどちらのモードが適用されるかを決定する。すると閾値は、フィルター出力掛ける安定閾値パーセントまたは遷移閾値パーセントとなる。閾値はデータ中の２つの最も重要な変数の１つである。
閾値は、安定閾値パーセントを通して、さざ波が時間と共におよびチェンバー毎に変動することを心に留めて、パワーサプライのさざ波を同定するために様々なプロセスレシピおよびパワー設定ポイントの定常状態動作中に上下に調節されるべきである。安定閾値パーセントは、閾値がパワーサプライのさざ波のずっと下であるが、それでも短い持続時間のアークを捕捉するのに十分高いものであるように設定されなければならない。ＰＳＩＭはその回路中に、時間定数が２．６μｓである６０ｋＨｚフィルターを含む（パワーサプライ切り替えノイズの効果を軽減するために設計によって）ことを思い出されたい。本当のアークについての電圧過渡現象は、１μｓよりもはるかに少ない時間で電圧をプロセス設定ポイントから０に持っていき、アークは方形波関数（反対方向の２ステップ変化と同じ大きさ）によって表わされ得ることを仮定すると、時間定数と安定閾値パーセントはシステムによって検出可能な最も短いアークを決定する。例えば、図５、４では、３μｓのアークが、閾値に対するパワーサプライ電圧と帯域制限されたＰＳＩＭ信号として示されている。ＡＤＵが受け取る信号は帯域制限されているにも拘わらず、アークはそれでも閾値を超える逸脱としてカウントされる。比較すると、１μｓまで低減されているアークは、６０％の安定閾値パーセントをもったＡＤＵによってはカウントされない。しかしながら、もし安定閾値パーセントが８０％に設定されていれば、それはアークイベントとしてカウントされるであろう。
従って、安定閾値パーセントは、ＡＤＵがノイズをアークイベントとしてカウントするレベルよりずっと下だが、それでもＰＳＩＭ信号が閾値を跨ぐことを本当のアークイベントの大きなパーセントが引き起こさない程低くはないように、設定されるべきである。遷移閾値パーセントは、イグニション期間が生来的にノイズが多く、従ってその値は安定閾値パーセントのそれよりも少ない可能性が高いことを心に留めて、同様に設定されるべきである。その間遷移閾値パーセントが適用される期間を長くしたり短くしたりするために、閾値保持遅延が使われても良い。
プロセス時間パスでは、唯一の計算はプロセス時間自体のそれである。プロセス時間は、ＰＳＩＭ信号がイネーブルレベルを超える時からＰＳＩＭ信号がイネーブルレベルより下に入るポイントまでの時間であり、少なくともリセット遅延に等しい時間については下のままである（なお、それが超えられてプロセス時間がウェーハについての最初のＡＤＵイネーブルが真の状態と最後のＡＤＵイネーブルが真の状態の間の差を反映する時、リセット遅延はプロセス時間から引かれる）。システムのリセットロジックは、ウェーハプロセスが終了したこととデータがリセットされても良いことを示し、それによりリセット遅延を不要なものとする信号の別のデバイスによってＰＬＣプログラム中で置き換えられても良い。
最後に、安定フラグ／アークカウント／アークエネルギー／アーククラスパスは、最後の２つのパラメータ、遷移保持遅延とアーククラス境界を含む。再度安定フラグは２つの最も重要なシステム変数の１つである。もしＰＳＩＭ信号が前のＰＬＣスキャンからＳＵＢとＳＬＢによって規定された範囲内に入れば、それは真である。そうでなければ、それは偽であり、ＰＳＩＭ信号が遷移保持遅延期間の間にＳＵＢ−ＳＬＢ範囲内に再度入るまでは偽のままである。安定フラグは、ＥＷＭＡフィルターと、閾値と、アークカウントを安定した上昇遷移および下降遷移カテゴリーに入れることに影響を与える。遷移保持遅延を調節するには、その値を調節し、安定フラグが偽の間およびその直後のアークカウントデータの３つのカテゴリー全てを比較する。もしプロセスまたはステップの始まりにおいて安定フラグが真になった直後に安定アークカウントが定期的に起こっていれば、遷移保持遅延は増加されるべきである。
ウェーハレベルアーク検出
ここまでは、長さが数マイクロ秒のオーダーのもののような、比較的短い信号の過渡現象を検出するやり方が説明された。しかしながら、ウェーハレベルアーキングははるかに長い過渡現象に結果としてなることができることが発見されている。例えば、ウェーハレベルアーキングは長さがおよそ３ミリ秒からおよそ３００ミリ秒のオーダーの過渡現象を作り出すことができることが見つけられている。上述した実施形態では、過渡現象の方向がＰＬＣスキャンタイムと同じ桁数であり得るので、そのような長い過渡現象は検出されないかも知れない。よって、ＰＬＣは過渡現象をパワーサプライ遷移と混同し得るので、ＰＬＣは関係のあるデータを失い得る。
従って、ウェーハレベルアーキングによって引き起こされたこの種のより長い過渡現象を特定に検出すると同時により長い過渡現象を長期的安定遷移と混同することのないようにするために、新たなプロセスが必要であり得る。更に説明されるように、そのような差別化は、遅らされた決定プロセスを通して達成され得る。
そのような遅らされた決定プロセスの例を記載するのに先立って、ウェーハレベルアークとは何かを理解しておくことが役に立つ。描写的ＰＶＤチェンバーの主要コンポーネンツを示す図１３に戻ると、基板またはウェーハ１３１０は、しばしば静電力を通してウェーハ１３１０をその場に保持するチャックまたは台座１３１２上で、チェンバーの下部に座る。ウェーハ１３１０の上には、ウェーハ１３１０上に蒸着されるべき金属またはその他の物質から作られたターゲット１３０６がある。ＤＣ電源が、ウェーハ１３１０の近傍において陰極１３０８（またはターゲット１３０６）と陽極１３０４の間に接続される。ＤＣ電源が通電されたとき、陰極１３０８と陽極１３０４の間のガスがイオン化されて、プラズマ１３０２を形成する。正に帯電したガスイオンは、ターゲット１３０６に向けて電場中を押し流され、そこでは金属原子または分子がターゲット１３０６から解放されることを衝突が動力学的に引き起こす。解放された金属はそれから、ウェーハ１３１０を含んだチェンバー中のあらゆる物を被覆する。
一般的にキットとも呼ばれる犠牲的シールド１３１４が、蒸着を吸収するためにチェンバー中に置かれ、定期的に取り替えられる。図示されていないのは、蒸着からチャックを保護することを目的としたウェーハを取り巻くいくつかのチェンバーコンポーネンツである。それらのコンポーネンツは、蒸着リングとカバーリングを含んでいても良い。チャックまたは台座は、その上のプロセス位置にウェーハを保持するために静電的に帯電している。この例のチャックは２つの電極またはポールを有する。処理中に、ポールはシャーシグラウンドに対して反対の電位に持っていかれる。チャックはまた、プラズマ誘導バイアスを測定するのに使われ得る電極を有していても良い。更には、ＤＣおよびＲＦ信号（例えば、２ＭＨｚ）の両方を搬送するＰＶＤチェンバーを取り囲んだコイル１３１５があっても良く、それはプラズマを整形し安定化するのを補助し得る。
陰極またはターゲット上では、アーク（それはウェーハレベルアークではない）は、ウェーハの表面に渡るランダムなパターンで、ウェーハ１３１０上の唾または彗星状の欠陥（材料組成はターゲットのそれと同じである）の存在に結果としてなる。陰極アークは、ＤＣパワーサプライ中のマイクロ秒の電圧および電流過渡現象によって特徴付けられ、上でより完全に説明されたようにアークエネルギーによって定量化されても良い。図２８は、典型的な陰極またはターゲットアーク欠陥パターン２８００を示し、図２９はウェーハ１３１０の表面上の彗星状の欠陥２９００のクローズアップ図を示す。
他方で、ウェーハレベルアークは、ウェーハ１３１０付近のコンポーネンツから発生する。それらのコンポーネンツは、シールド１３１４、蒸着リングおよび／またはカバーリングを含み得る。それらのアークは、アークのエリア中でウェーハを激しく損傷または汚染するかまたは、放電してアーク自体から離れたウェーハ１３１０上をランダムに汚染で覆う。汚染材料組成は、アークが起こった周囲のチェンバーコンポーネンツのそれおよび／または周囲のチェンバーコンポーネンツを以前被覆していたターゲット材料のそれである。図３０は、典型的なウェーハレベルアーク欠陥パターン３０００を示す。図３１は、非陰極アークから結果として得られるウェーハフィルム損傷のクローズアップまたは拡大図を示し、図３２はウェーハ１３１０の中央における非陰極アークから離れたウェーハ汚染３２００を示す。図３３は、アーク付近のウェーハ汚染３３００を示す。
ウェーハレベルアーキングの発生を検出するため、ＤＣおよび／または静電チャックパワー波形が、過渡現象について監視されても良い。そのような監視は、例えばＡＤＵ５０または５０’によって行われても良い。波形データは、各ＤＣパワーサプライ信号（例えば、マスターおよび／またはスレーブパワーサプライ信号）について、静電チャック１３１２の１つ以上の電位について、ＰＶＤチェンバーに印加されたＲＦバイアスについて、コイル１３１５を通して移動しているＤＣおよび／またはＲＦ信号について、および／またはＰＶＤチェンバーと関連付けられたあらゆるその他のＤＣまたはＡＣ電圧および／または電流波形について、ＡＤＵ５０に提供されても良い。ここで使われる「波形」という用語は、電圧、電流、パワーまたはエネルギーを表わす波形のような、あらゆるタイプの信号を表わしても良い。
双極静電チャックの電位の波形の例が図３４に示されている。この図に示されるように、ポール１およびポール２電位はお互いに反対である（即ち、それらは逆の極性のものである）。図３４では、ウェーハレベルアーキングは無い。
ウェーハを処理する工程中、ウェーハレベルアーキングが起こらない時には、ＤＣおよび静電チャックパワーサプライ波形は典型的には、台地タイプの振る舞いを顕示し（図３４に示されるように）、そこでは信号が与えられたレベルまでオンにされて、与えられた期間の間一定に保持されても良く、その後信号はオフ状態に復帰する。この場合の拡張として、パワー波形もまた一定レベルまでオンにされてある期間の間一定に保持され、それから変動する期間の間異なるレベルに変更されても良い。それらの期間は一般的には、プロセスレシピ中の様々なステップに相関しており、双方向スパイク（即ち、波形が上昇しそれから素早く下降するところ、またはその逆）とは対照的に一方向遷移（例えば、上昇するまたは下降する遷移）を含む。１つ以上のレシピステップが、傾斜、放物線状増加または減少、および正弦曲線のような、時間変動する振る舞いを顕示することが可能である。よって、ここに記載されるようないくつかの実施形態は、一定の波形レベルに適用可能である。更なる実施形態はまた、時間変動がウェーハレベルアークと同じ周波数と大きさの両方のものではないような、時間変動する波形にも適用可能である。
図３５は、ウェーハレベルアーキングが存在する双極静電チャック電位の例を示す。見られるように、スパイクまたは双方向波形異常が存在し、それらの各々はおよそ３マイクロ秒からおよそ３００マイクロ秒の範囲中の持続時間のものである。これらの双方向波形異常は、図３５では“Ｘ”でラベル付けされている。これは、前述したアルゴリズムがそれらのスパイクを、アークによって引き起こされた異常としてではなくパワーサプライ遷移として捕捉して、それによりデータを誤分類してしまい得るのに十分に長い可能性が高いであろう。それらのタイプの異常は、それらがそこに異常に先立って波形があったところの元の波形値（または元の波形値に近い値）に戻ることから、ここでは双方向的と呼ばれる。言い換えると、それらの異常は上昇してそれから下降するかまたは、下降してそれから上昇するかのどちらかであり、よって双方向的な性質を有している。対照的に、図３５で“Ｙ”でラベル付けされた遷移のような一方向波形遷移は、上昇または下降のどちらかをしてそれから安定化する、勿論、そのような一方向波形遷移には僅かにオーバーシュートするかまたは揺らめく性質があっても良いが、全体的にそれらは１つの安定した値から始まり、異なる安定した値で終る。対照的に、双方向波形異常は、実質的に同じ波形値で始まって終る。例えば、双方向波形異常の前と後の波形値は、同じＳＵＢおよびＳＬＢ値を有する同じ安定帯域内であるだろう。「スパイク」という用語と「双方向波形異常」はここでは入れ替わり可能に使われる。
図３５のスパイクのより詳細な図が図３６に示されている。この例では、それらの特定のスパイクの各々は、およそ２０マイクロ秒からおよそ２００マイクロ秒の範囲中の幅を有することを見ることができる。
図３７は、ウェーハレベルアーキングの存在を示しているスパイクまたは双方向波形異常を有する波形の別の例を示す。この例では、波形は、ウェーハのための陰極（またはＤＣ）パワーサプライからのものである。多くのシステムにおいて典型的にそうであるように、この例のＤＣパワーサプライは、マスターサプライとスレーブサプライを有する。スパイクは、図３５と３６の静電チャックパワーサプライ波形上に見られたものと同様である。
ウェーハレベルアーク検出器４１００の描写的実施形態が、機能的ブロック図の形で図４１に示されている。示されるように、ウェーハレベルアーク検出器４１００は、ＰＬＣ６０のより一般的なバージョンと考えられても良い。言い換えると、ＰＬＣ６０は、ウェーハレベルアーク検出器４１００の単なる１つの可能な実施形態である。この例では、ウェーハレベルアーク検出器４１００は、プロセッサ４１０１（例えば、中央処理ユニット、ロジック回路、ラップトップコンピューター等）と、入力インターフェース４１０２と、メモリー４１０３またはあらゆるその他のタイプのコンピューター読み取り可能な媒体と、出力インターフェース４１０４を含む。様々なサブユニット４１０１−４１０４が特定のやり方で相互接続されているように示されているが、それらは、バスアーキテクチャーを介してのような、あらゆる望ましいやり方で直接または間接的に相互接続されても良い。
プロセッサ４１０１は、様々なデータ分析を行うようにだけでなく、ウェーハレベルアーク検出器４１００中の他のサブユニットのいずれかを制御もするように構成されていても良い。例えば、それは、どのように入力インターフェース４１０２が受け取った波形データのサンプルを取り出すか、どのように出力インターフェース４１０１がデータを出力するか、およびどのようにメモリー４１０３がデータを格納し、そこに格納されたデータを出力するか、を記述する。プロセッサ４１０１は、それらのそれぞれの機能を適切な時間に行うようにそれらのサブユニットにコマンド信号を送ることによってのように、それらのその他のサブユニット４１０２、４１０３、４１０４の機能性のいくつかまたは全てを制御しても良い。
ウェーハレベルアーク検出器４１００は、ＡＤＵ５０を介してセンサーＡ４１０５とセンサーＢ４１０６のような１つ以上のセンサーに接続されて（または含んでさえ）いても良い。２つのセンサーが示されているが、これは例としてだけのものである。望みに応じて、唯一のセンサーまたは３つ以上のセンサーがあっても良い。各センサー４１０５、４１０６は、例えば信号の電流および／または電圧のような、プラズマ生成装置（装置１３００のような）に印加された信号の側面を感知しても良い。
センサー４１０５、４１０６からの情報は、ＡＤＵ５０によって高レートでサンプリングされても良い。ウェーハレベルアーク検出器４１００は、一方では、より低いレートでのように、ＡＤＵ５０の出力をサンプリングしても良い。サンプリングは入力インターフェース４１０２によって行われても良く、それは一方では、プロセッサ４１０１および／またはメモリー４１０３に情報（または情報の処理されたバージョン）を転送しても良い。プロセッサ４１０１は、以下に記載されるように、図３８のステップ３８０２−３８１５を行っても良い。また、プロセッサ４１０１および／またはメモリー４１０３からのあらゆる出力は、出力インターフェース４１０４を介してウェーハレベルアーク検出器４１００の外に提供されても良い。この出力は、データおよび／または、テキストおよび／またはグラフィックディスプレイおよび／または光またはスピーカーを介した可聴なサウンドのような人間が読み取り可能な出力の形で提供されても良い。
代替的実施形態では、ウェーハレベルアーク検出器４１００自体がＡＤＵ５０を含んでいても良い。もっと更なる代替的実施形態では、ＡＤＵ５０は全く使われなくても良く、ウェーハレベルアーク検出器４１００自体がセンサー４１０５、４１０６から直接的に取り出されたサンプルを処理するように構成されていても良い。
長期的レシピステップ遷移とウェーハレベルアークによって引き起こされた比較的長いスパイクの間を区別するために、図３８に描写的に示されるように、以下のプロセスに従っても良い。この特定の例では、ステップ３８０１はＡＤＵ５０によって行われ、残りのステップ３８０２−３８１５はＰＬＣ６０またはウェーハレベル検出器４１００のようなコンピューティングデバイスによって行われる。図３８のプロセスは、ウェーハレベル検出器４１００がステップ３８０２−３８１５を行うことを仮定して記載される。しかしながら、これらのステップは、代替的にＰＬＣ６０によって、またはあらゆるその他のタイプの適切に構成されたコンピューティングデバイスによって、行われても良い。
ステップ３８０１では、ＡＤＵ５０が、関心のある１つ以上の波形（例えば、静電チャック電位）を比較的高いサンプリングレートで定期的にサンプリングする。例えば、ＡＤＵ５０は、波形を３３ナノ秒毎にサンプリングしても良い。ＡＤＵ５０よりも低いサンプリングレートで、入力インターフェース４１０２が、波形データとＡＤＵ５０からの１つ以上のフラグまたはレジスターをサンプリングしても良い（ステップ３８０２）。入力インターフェース４１０２に提供された波形データは、ＡＤＵ５０によって受け取られた生の波形データであっても良く、あるいはそれはフィルターされているかそうでなければ処理されていても良い。入力インターフェース４１０２によってサンプリングされたフラグまたはレジスターは、ＡＤＵ５０のステータスビット９および／またはアークカウントとアーク時間レジスターを含んでいても良い。
プロセッサ４１０１は、ＰＬＣ６０について前述された安定モードを追跡するように構成されていても良い。安定モードのステータスを表すフラグとここに説明されるようなあらゆるその他の値とその他の情報は、例えば、メモリー４１０３中に格納されても良い。また、メモリー４１０３は、プロセッサ４１０１によって読み出されて実行されるコンピューター実行可能な命令を格納していても良い。コンピューター実行可能な命令は、ここでプロセッサ４１０１に帰属される機能のいずれかを行うためのあらゆる命令を含んでいても良い。安定モードは、測定された波形が安定帯域内であるかどうかに対応する。前述したように、安定帯域は、図３９に示されるような、安定上位帯域（ＳＵＢ）と安定下位帯域（ＳＬＢ）の間の領域である。ＳＵＢとＳＬＢは、静的（即ち、変化していない）かまたは動的であっても良い。ＳＵＢとＳＬＢが動的であるところでは、それらは、波形の現行および／または過去の値に応答して変化し得る。例えば、ＳＵＢとＳＬＢは、時間に渡る波形値のスライディングウィンドウ平均によってあらゆる与えられた瞬間に決定されても良く、それは境界があまりにも素早く動くことを防ぐべくローパスフィルターとして働いても良い。ＳＵＢとＳＬＢの動きは望みに応じて更に弱められても良い。
もし波形が、十分な期間Ｔｓ（それはゼロであってもノンゼロであっても良い）の間安定帯域内にあったならば、ウェーハレベルアーク検出器４１００は安定モードに設定される。そうでなければ、ウェーハレベルアーク検出器４１００は安定モードにはない。図３８に戻ると、もしウェーハレベルアーク検出器４１００が安定モードにあれば、ステップ３８０３において波形が安定帯域から退出したかどうか（即ち、波形がもはやＳＵＢとＳＬＢの間ではないかどうか）が決定される。もし波形が安定帯域を退出していなければ、ステップ３８０４においてＡＤＵ５０からのあらゆる新たに蓄積されたアークカウントとアーク時間値が、それぞれメモリー４１０３中に格納された安定アークカウントレジスターと安定アーク時間レジスターに転送される。入力インターフェース４１０２はそれから、ステップ３８０２においてＡＤＵ５０の出力の別のサンプルを取り出す。
もしウェーハレベルアーク検出器４１００が安定モードにあり、ステップ３８０３において波形が安定帯域から退出していることが決定されれば、ステップ３８０５においてウェーハレベルアーク検出器４１００は安定モード外に切り替わる。安定帯域から退出する波形の例は、図３９の時間Ａ、Ｃ、ＥおよびＧにおいて起こる。加えて、ＳｔａｂＯｕｔタイマー（それはメモリー４１０３に格納されていても良い）がプロセッサ４１０１によって始動させられ、それはウェーハレベルアーク検出器４１００が安定モード外である期間を計時する（しかしながら、ＳｔａｂＯｕｔタイマーは、ウェーハレベルアーク検出器４１００が安定モードに再度入った後の小さな遅延を更に計時しても良い）。またＳｔａｂＯｕｔカウンターがインクリメントされ（それは波形が安定モードから退出する回数をカウントする）、Ｔｓタイマー（上述したタイミング遅延Ｔｓのための）が、もしそれが既にゼロになければ、ゼロにリセットされる。そして、入力インターフェース４１０２はステップ３８０２においてＡＤＵ５０から別のサンプルを取り出すことを続ける。
ここでウェーハレベルアーク検出器４１００はもはや安定モードにはないので、サンプリングの後それはステップ３８０６に進み、そこでプロセッサ４１０１は、波形が安定帯域に戻っているかどうか（即ち、波形が再びＳＵＢとＳＬＢの間であるかどうか）を決定する。波形の値と、前の安定帯域と、現行の安定帯域は、例えばメモリー４１０３中に格納されても良い。もし波形が安定帯域に戻っていなければ、ウェーハレベルアーク検出器４１００はステップ３８０２に進み、入力インターフェース４１０２を介してＡＤＵ５０から別のサンプルを取り出す。しかしもし波形が安定帯域に戻っていれば、ステップ３８０７において、それはＳｔａｂＯｕｔタイマーを停止し、Ｔｓタイマーを開始する。安定帯域に戻る波形の例は、図３９の時間Ｂ、Ｄ、ＦおよびＨにおいて起こる。
次に、ステップ３８０８において、プロセッサ４１０１は、波形がまだ安定帯域内であるかどうかを決定する。もしそうであれば、それは次にステップ３８０９においてＴｓタイマーに従って遅延Ｔｓが経過したかどうかを決定する。もしそうでなければ、プロセスはステップ３８０８にサイクルして戻る。もし遅延Ｔｓが経過していれば、プロセスはステップ３８１０に移る。
ステップ３８１０では、プロセッサ４１０１は、波形の現行のサンプリングされた値を、安定モードからの変化においてかまたはその直前に存在していた前の安定帯域（前述したように、安定帯域は時間に渡って変化しても良い）と比較する。特に、ステップ３８１０において、波形の現行のサンプリングされた値が前の安定帯域内か、それより上か、それより下かが決定される。もし波形の現行値が前の安定帯域内であれば、プロセッサ４１０１はこれをウェーハレベルアークによって引き起こされたスパイクとして解釈し、メモリー４１０３においてスパイクを登録してスパイクに関連付けられたエネルギーを測定することに進む。これの例は、時間Ｆにおけるかまたはその僅かに後（時間Ｆ＋Ｔｓのような）の波形レベルが依然として、時間Ｅにおけるかまたはその直前に存在していた元の安定帯域内であるので、図３９の時間Ｆにおいて起こる。
イベントをスパイクとして登録するため、プロセッサ４１０１は、ＳｔａｂＯｕｔタイマーによって測定された時間の長さか、スパイク中にＡＤＵ５０から受け取ったアーク時間の値のどちらかを使っても良い。前者は後者よりも低い分解能のものである（ウェーハレベルアーク検出器４１００はＡＤＵ５０よりも低いレートでサンプリングしても良いから）。しかしながら、もしスパイクが非ウェーハレベルアーク検出について前述したようにスパイク感知閾値を跨いでいなければ（スパイクが小さ過ぎたかまたはその閾値の反対方向にあったかどちらかのために）、ＡＤＵ５０はいかなるアーク時間（およびアークカウント）も登録していなくても良い。よって、この例では、プロセッサ４１０１はもし利用可能であれば最高の分解能の測定を取り、そうでなければＳｔａｂＯｕｔタイマーを使う。これはステップ３８１１−３８１３によって達成される。
ステップ３８１１では、プロセッサ４１０１は、ウェーハレベルアーク検出器４１００が安定モード外にあった間（ＡＤＵ５０からのステータスビットによって示された）に何らかの値がＡＤＵ５０のアークカウントおよびアーク時間レジスター中に蓄積されたかどうかを決定する。もしそうであれば、ステップ３８１２において、それらの蓄積されたアークカウントおよびアーク時間値が、ウェーハレベルアークによって引き起こされたスパイクの一部として分類され、そのエネルギーを測定するのに使われる。しかしもし蓄積された値がないとステップ３８１１において決定されたならば、ステップ３８１３において、ＳｔａｂＯｕｔタイマーの値がスパイクの持続時間を測定するのに使われる。ステップ３８１２と３８１３において、スパイクの存在の指標はまた、別に記録されても良い（メモリー４１０３中にのように）。加えて、スパイクが波形の適切な部分と相関され得るように、スパイクのタイムスタンプも記録されても良い（メモリー４１０３中にのように）。
もし波形の現行レベルが前の安定帯域より上であれば（図３９の時間ＢとＤにおいて起こるように）、ステップ３８１４において、あらゆる蓄積されたアークカウントおよびアーク時間値が遷移上昇カテゴリーの下に分類される。同様に、もし波形の現行レベルが前の安定帯域より下であれば（図３９の時間Ｈにおいて起こるように）、ステップ３８１５において、あらゆる蓄積されたアークカウントおよびアーク時間値が遷移下降カテゴリーの下に分類される。これら二つの場合のいずれにおいても、プロセッサ４１０１は、イベントがウェーハレベルアークによって引き起こされたスパイクと関連付けられているとは考えず、むしろ単に波形中の通常の長期的遷移を表すと考える。ステップ３８１４と３８１５では、上昇するかまたは下降する遷移の存在の指標はそれぞれ、別に記録されても良い（メモリーのようなコンピューター読み取り可能な媒体上に記録されたデータのように）。加えて、遷移が波形の適切な部分と相関され得るように、上昇するかまたは下降する遷移のタイムスタンプも記録されても良い。ステップ３８１２−３８１５のいずれかにおいてイベントが分類された後、ウェーハレベルアーク検出器４１００はステップ３８０２に戻って、入力インターフェース４１０２を介してＡＤＵ５０から別のサンプルを取り出す。
それで、図３８の描写的な方法に基づくと、ウェーハレベルアーク検出器４１００は時間Ａ（例えば）におけるイベントを、時間ＥとＦにおけるイベントとは異なるように取り扱うことを見ることができる。時間Ａに続く次のウェーハレベルアーク検出器４１００サンプルにおいて、プロセスは、ステップ３８０２に、それからステップ３８０３に、それからステップ３８０５に、それからステップ３８０２に、それからステップ３８０６に、そしてそれからステップ３８０２に戻るように、移る。ステップ３８０２と３８０６の間のこのサイクルは、波形が安定帯域に再度入るまで繰り返されても良い。その時点で、プロセスは、ステップ３８０７に、それからステップ３８０８に、それからステップ３８０９に、それから最終的にステップ３８１０に、それからステップ３８１４に、移る。よって、時間Ａにおけるイベントは、上昇遷移として分類される。
時間Ｅにおけるイベントについては、時間Ｅに続く次のウェーハレベルアーク検出器４１００において、プロセスは、ステップ３８０２に、それからステップ３８０３に、それからステップ３８０５に、それからステップ３８０２に、それからステップ３８０６に、そしてそれからステップ３８０２に戻るように、移る。時間Ａにおける遷移に応答してと全く同じように、ステップ３８０２と３８０６の間のこのサイクルは、波形が安定帯域に再度入るまで繰り返されても良い。しかしながら、安定帯域に再度入った後は、プロセスは今度は、ステップ３８０７に、それからステップ３８０８に、それからステップ３８０９に、それから最終的にステップ３８１０に、それからステップ３８１１に、それからステップ３８１２かステップ３８１３のどちらか（遷移がＡＤＵ５０アーク検出閾値を跨ぐかどうかに依って）に、移る。よって、この場合には、時間Ｅにおけるイベントは、スパイクとして適切に分類される。
よって、遷移イベントの分類は波形が安定化されるまで遅らせることができることを見ることができる。波形が安定化して元の値に戻るか十分に異なる値になるかに依って、プロセッサ４１０１は、イベントをウェーハレベルアーク（即ち、異常）としてかまたは通常の長期的波形遷移（即ち、異常ではない）としてかのどちらかに分類する。この遅らされた決定をすることは、プロセッサ４１０１が異常と通常遷移の間を区別することを許容する。
図３８に示された方法は、数々のやり方で変形されても良い。例えば、ステップ３８１１と３８１２は取り除かれてもよく、その代わりにステップ３８１０の「内である」出力がステップ３８１３に直接供給されても良い。
前述したように、更なる描写的実施形態では、ＡＤＵ５０は完全に不要とされても良く、その代わりにセンサーＡとＢの出力が入力インターフェース４１０２を介してウェーハレベルアーク検出器４１００に直接結合されて、波形信号をウェーハレベルアーク検出器４１００に提供しても良い。入力インターフェース４１０２はそれから、波形（または波形のフィルターされたバージョン）を直接サンプリングして、安定モードのステータスを決定し、波形サンプルからＳｔａｂＯｕｔタイマーを開始／停止しても良い。そのような実施形態では、プロセスは図４０に示されたものにより似ているように見えても良い。この例に見ることができるように、ステップ３８０４、３８１１および３８１２は完全に取り除かれ、ステップ３８１４と３８１５はそれぞれ、ステップ４００１と４００２によって置き換えられる。ステップ４００１では、安定モードへの戻りに際して波形は前の安定帯域より上のレベルにあるということの決定は、上昇遷移の指標を記録すること（例えば、メモリー中にのようにコンピューター読み取り可能な媒体上のデータとして）に結果としてなる。同様に、ステップ４００２において、安定モードへの戻りに際して波形は前の安定帯域より下のレベルにあるということの決定は、下降遷移の指標を記録することに結果としてなる。それらの指標の両方はまた、それらが後に波形の適切な部分に跡を辿って戻ることができるように、タイムスタンプされても良い。
上述したいずれかのデータをコンピューター読み取り可能な媒体に記録することに加えて、このデータは更に、出力がヒューマンインターフェースデバイス上に生成されることを引き起こしても良い。例えば、ステップ３８１２において検出されているウェーハレベルアークに応答して、システムは、発光ダイオードがコンピューターディスプレイ上に適切なメッセージを点灯するおよび／または表示することを引き起こしても良い。また、コンピューター読み取り可能な媒体に書き込まれたデータのいずれかは、人間が読み取り可能な形での最終的な提示のためにコンピューターによって後に読み出されても良い。
上では物理蒸着（ＰＶＤ）チェンバーについて例が説明されたが、それらの技術はまた、プラズマ化学蒸着（ＰＥＣＶＤ）チェンバー、プラズマ蒸着チェンバー、および反応性イオンエッチング（ＲＩＥ）チェンバーのようなその他のタイプのプラズマプロセスチェンバーにも適用されることができる。
よって、プラズマプロセスチェンバーに印加された１つ以上の信号に基づいてプラズマプロセスチェンバー中のウェーハレベルアークを検出するだけでなく、それらのウェーハレベルアークをウェーハ処理レシピ中に起こる通常の長期的信号遷移から信頼性をもって区別することも可能であるようなシステムと方法の例が記載された。

Claims (20)

  1. プラズマプロセスチェンバーにおいてウェーハレベルアークを検出するための方法であって、
    プラズマプロセスチェンバーに供給された信号の波形を監視することと、
    波形中の特徴を検出することと、
    特徴を検出したことに応答して、波形を、上位境界と下位境界を規定している安定帯域と比較し、波形が安定帯域の上位境界と下位境界の間の範囲内に入る時に波形が安定化したと見做すことにより、波形が特徴の後で安定化したかどうかを決定することと、
    波形が安定化したことに応答して、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定し、特徴が双方向波形異常の一部である時に特徴をウェーハレベルアークと見做すことと、
    特徴が双方向波形異常の一部であることの指標かまたは特徴が一方向波形遷移であることの指標のどちらかを、コンピューター読み取り可能な媒体に記録することと、
    を含む方法。
  2. 波形に基づいて安定帯域を時間に渡って調整することを更に含む、請求項１の方法。
  3. 特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定することは、波形が安定化した後の波形を、特徴の前に存在していた安定帯域と比較することを含む、請求項１の方法。
  4. 特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定することは、波形が安定化した後の波形が特徴の前に存在していた安定帯域内であることに応答して、特徴が双方向波形異常の一部であることを決定することを含む、請求項３の方法。
  5. 特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定することは、波形が安定化した後の波形が特徴の前に存在していた安定帯域外であることに応答して、特徴が一方向波形遷移であることを決定することを含む、請求項３の方法。
  6. 第一の時間が特徴の発生の時間に依存し、第二の時間が波形が安定化した時間に依存するときに、第一の時間と第二の時間の間の時間差を測定することを更に含む、請求項１の方法。
  7. 少なくとも１つの検出されたアークのアークカウントと、少なくとも１つの検出されたアークの長さを表わすアーク時間を表わすデータを受け取ることとを更に含み、
    指標は、アークカウントとアーク時間が双方向波形異常の一部であることかまたはアークカウントとアーク時間が一方向波形遷移と関連することのどちらかを表わす、
    請求項１の方法。
  8. 特徴の発生のタイムスタンプを、コンピューター読み取り可能な媒体上に記録することを更に含む、請求項１の方法。
  9. プラズマプロセスチェンバーにおいてウェーハレベルアークを検出するための装置であって、
    プラズマプロセスチェンバーに供給された信号の波形を表わすデータを受け取るように構成された入力インターフェースと、
    波形中の特徴を検出し、
    特徴を検出したことに応答して、波形を、上位境界と下位境界を規定している安定帯域と比較し、波形が安定帯域の上位境界と下位境界の間の範囲内に入る時に波形が安定化したと見做すことにより、波形が特徴の後で安定化したかどうかを決定し、
    波形が安定化したことに応答して、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定し、特徴が双方向波形異常の一部である時に特徴をウェーハレベルアークと見做し、
    特徴が双方向波形異常の一部であることの指標かまたは特徴が一方向波形遷移であることの指標のどちらか生成する、
    ように構成されたプロセッサと、
    を含む装置。
  10. プロセッサは更に、波形に基づいて安定帯域を時間に渡って調整するように構成されている、請求項９の装置。
  11. プロセッサは更に、波形が安定化した後の波形を、特徴の前に存在していた安定帯域と比較することによって、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定するように構成されている、請求項９の装置。
  12. プロセッサは更に、波形が安定化した後の波形が特徴の前に存在していた安定帯域内であることに応答して、特徴が双方向波形異常の一部であることを決定することによって、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定するように構成されている、請求項１１の装置。
  13. プロセッサは更に、波形が安定化した後の波形が特徴の前に存在していた安定帯域外であることに応答して、特徴が一方向波形遷移であることを決定することによって、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定するように構成されている、請求項１１の装置。
  14. プロセッサは更に、第一の時間が特徴の発生の時間に依存し、第二の時間が波形が安定化した時間に依存するときに、第一の時間と第二の時間の間の時間差を測定するように構成されている、請求項９の装置。
  15. 入力インターフェースは更に、少なくとも１つの検出されたアークのアークカウントと、少なくとも１つの検出されたアークの長さを表わすアーク時間を表わすデータを受け取るように構成されており、
    指標は、アークカウントとアーク時間が双方向波形異常の一部であることかまたはアークカウントとアーク時間が一方向波形遷移と関連することのどちらかを表わす、
    請求項９の装置。
  16. プロセッサは更に、特徴の発生のタイムスタンプを、コンピューター読み取り可能な媒体上に記録するように構成されている、請求項９の装置。
  17. プラズマプロセスチェンバーにおいてウェーハレベルアークを検出するための装置であって、
    プラズマプロセスチェンバーに供給された信号の波形を監視する手段と、
    波形中の特徴を検出する手段と、
    特徴を検出したことに応答して、波形を、上位境界と下位境界を規定している安定帯域と比較し、波形が安定帯域の上位境界と下位境界の間の範囲内に入る時に波形が安定化したと見做すことにより、波形が特徴の後で安定化したかどうかを決定する手段と、
    波形が安定化したことに応答して、特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定し、特徴が双方向波形異常の一部である時に特徴をウェーハレベルアークと見做す手段と、
    を含む装置。
  18. プラズマプロセスチェンバーにおいてウェーハレベルアークを検出するための装置であって、
    プラズマプロセスチェンバーに印加された電圧または電流を感知するように構成されたセンサーであって、センサーは感知された電圧または電流に基づいて波形を生成するものと、
    特徴が双方向波形異常の一部であるかまたは一方向波形遷移であるかを決定し、特徴が双方向波形異常の一部である時に特徴をウェーハレベルアークと見做すことにより、波形に基づいて、プラズマプロセスチェンバーにおいてウェーハレベルアークが発生したかどうかを決定し、ウェーハレベルアークの発生の指標を生成するように構成されたプロセッサと、
    を含む装置。
  19. センサーは、プラズマプロセスチェンバーの静電チャックの電位を感知するように構成されている、請求項１８の装置。
  20. プロセッサは、波形中の遷移を検出し、波形が安定化するのを待ち、波形が安定化した後の波形の値に基づいてウェーハレベルアークが発生したかどうかを決定することによって、ウェーハレベルアークが発生したかどうかを決定するように構成されている、請求項１８の装置。
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