JP5465636B2 - 乱数生成回路 - Google Patents
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Description
11 前段D−FF
12 M入力XOR(排他的論理和回路)
13 後段D−FF
14 2入力XOR(排他的論理和回路)
15 セレクタ
20 段数可変型のリングオシレータ
21 遅延生成部A
22 遅延生成部B
23 セレクタ
100,200,300,400 制御部
101,201,301,302,401,402 カウンタ
Claims (4)
- 奇数段のインバータからなる段数固定型のリングオシレータと、
前記リングオシレータの中間ノードの出力を周波数S1 のサンプリングクロックでラッチする第1の前段D−FFと、
周波数S1 のサンプリングクロックで入力信号をラッチする第2の前段D−FFと、
前記第2の前段D−FFのラッチ出力と、前記第1の前段D−FFの出力との排他的論理和をとる2入力XORと、
セレクタ制御信号により、前記サンプリングクロックのM回(Mは2以上の整数)に1回の頻度で前記第1の前段D−FFの出力を選択し、前記サンプリングクロックの(M−1)回は前記2入力XORの出力を選択し、前記第2の前段D−FFに入力するセレクタと、
前記周波数S1 のサンプリングクロックをM分周した周波数S2 (=S1 /M)の出力用クロックで前段第2のD−FFの出力をラッチし、乱数値として出力する後段D−FFと、
前記周波数S1 のサンプリングクロック、前記セレクタ制御信号、前記出力用クロックを生成する制御部と
を備えたことを特徴とする乱数生成回路。 - 動作モード切替制御信号により奇数段のインバータの段数を切り替え、発振周期の切り替えが可能な段数可変型のリングオシレータと、
前記リングオシレータの中間ノードの出力を周波数S1 のサンプリングクロックでラッチする第1の前段D−FFと、
周波数S1 のサンプリングクロックで入力信号をラッチする第2の前段D−FFと、
前記第2の前段D−FFのラッチ出力と、前記第1の前段D−FFの出力との排他的論理和をとる2入力XORと、
セレクタ制御信号により、前記サンプリングクロックのM回(Mは2以上の整数)に1回の頻度で前記第1の前段D−FFの出力を選択し、前記サンプリングクロックの(M−1)回は前記2入力XORの出力を選択し、前記第2の前段D−FFに入力するセレクタと、
前記周波数S1 のサンプリングクロックをM分周した周波数S2 (=S1 /M)の出力用クロックで前段第2のD−FFの出力をラッチし、乱数値として出力する後段D−FFと、
前記周波数S1 のサンプリングクロック、前記セレクタ制御信号、前記出力用クロックを生成し、前記サンプリングクロックの1周期内で前記段数可変型のリングオシレータの短周期と長周期の発振周期を切り替え、かつ前記サンプリングクロックのタイミングで前記段数可変型のリングオシレータを長周期に設定する前記動作モード切替制御信号を生成する制御部と
を備えたことを特徴とする乱数生成回路。 - 請求項1または請求項2に記載の乱数生成回路において、
前記制御部は、前記出力用クロックを所定回数カウントしたタイミングで前記後段D−FFから出力される乱数値を有効とする乱数有効表示信号を出力する構成である
ことを特徴とする乱数生成回路。 - 請求項2に記載の乱数生成回路において、
前記動作モード切替制御信号は、偶数段のインバータゲートを介して前記リングオシレータに入力する構成である
ことを特徴とする乱数生成回路。
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JP2010192079A JP5465636B2 (ja) | 2010-08-30 | 2010-08-30 | 乱数生成回路 |
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JP2010192079A JP5465636B2 (ja) | 2010-08-30 | 2010-08-30 | 乱数生成回路 |
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JP2012048614A JP2012048614A (ja) | 2012-03-08 |
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