JP5461599B2 - Power semiconductor device - Google Patents
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Description
本発明は、電力用半導体装置に関し、特にMOSゲート構造を有する電力用半導体装置に関するものである。 The present invention relates to a power semiconductor device, and more particularly to a power semiconductor device having a MOS gate structure.
近年、インバータなどの電力の変換や制御に用いられる電力用半導体装置として、高速化、高耐圧化が可能なIGBT(Insulated Gate Bipolar Transistor)が利用されている。そしてこのIGBTの中でも、近年では、プレーナ型のIGBTに代わり電子の供給能力の高いトレンチゲート型のIGBTが多く利用されている。 In recent years, IGBTs (Insulated Gate Bipolar Transistors) capable of increasing the speed and withstanding voltage have been used as power semiconductor devices used for power conversion and control of inverters and the like. Among these IGBTs, in recent years, a trench gate type IGBT having a high electron supply capability is widely used instead of a planar type IGBT.
このようなトレンチゲート型のIGBTとしては、例えば、非特許文献1にトレンチゲート型IGBT(TIGBT:Trench-gate Insulated Gate Bipolar Transistor)の代表的な構造が示されている。
As such a trench gate type IGBT, for example, Non-Patent
このトレンチゲート型IGBTの概略断面図を図73に示す。図73に示すように、トレンチゲート型IGBTは、p+基板101の第1の主面(図中における上側の面)上にn+バッファ層102が設けられ、n+バッファ層102上にn−層103が設けられ、n−層103上にpベース層104が設けられ、pベース層104の表面内にはn+エミッタ領域105が設けられている。
A schematic cross-sectional view of this trench gate type IGBT is shown in FIG. As shown in FIG. 73, in the trench gate type IGBT, the n + buffer layer 102 is provided on the first main surface (upper surface in the drawing) of the p + substrate 101, and the n + buffer layer 102 has n The − layer 103 is provided, the
そして、n+エミッタ層105に隣接するとともに、pベース層104を貫通して、n−層103内に達する位置まで、トレンチ106aと、トレンチ106aの内面に設けられたゲート絶縁膜106bと、ゲート絶縁膜106bの内部を埋めるように設けられたゲート電極106cからなるトレンチゲート106が設けられている。
Then, the adjacent n + emitter layer 105, through the
さらに、n+エミッタ層105の大部分とトレンチゲート106を覆うように層間絶縁膜107が設けられ、またn+エミッタ層105の層間絶縁膜107に覆われていない部分、層間絶縁膜107およびpベース層104を覆うようエミッタ電極108が設けられている。またp+基板101の第2の主面(図中における下側の面)上にはコレクタ電極109が設けられている。
Further, an interlayer
上述したように、電力用半導体装置であるIGBTは、プレーナ型IGBTからトレンチゲート型IGBTへの移行により、その主要な特性であるオン電圧および損失を低減させて、その性能を向上させているのであるが、昨今の自動車、電車および産業装置などの性能向上に伴い、これらに利用されるIGBTに対しては、オン電圧および損失の更なる改善(低オン電圧化、低損失化)が要求されている。 As described above, the IGBT, which is a power semiconductor device, has improved its performance by reducing its on-voltage and loss, which are its main characteristics, by shifting from a planar IGBT to a trench gate IGBT. However, with recent improvements in performance of automobiles, trains, and industrial equipment, further improvements in on-voltage and loss (lower on-voltage and lower loss) are required for IGBTs used in these. ing.
この発明は、上記のような課題を解消するためになされたもので、電力用半導体装置であるIGBTの主要な特性であるオン電圧および損失の低減を可能にするために、電子の供給能力を、従来に比して高めることを可能にしたIGBT構造の電力用半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems. In order to enable reduction of the on-voltage and loss, which are the main characteristics of an IGBT which is a power semiconductor device, the present invention provides an electron supply capability. An object of the present invention is to provide a power semiconductor device having an IGBT structure which can be increased as compared with the prior art.
この発明の一態様に係る電力用半導体装置は、第1の主面と第2の主面とを有する第1導電型の第1の半導体層と、前記第1導電型の第1の半導体層の前記第1の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、前記エミッタトレンチに隣接して前記第1導電型の第1の半導体層の表面内に選択的に設けられた第2導電型の第1の半導体領域と、前記エミッタトレンチに隣接して前記第2導電型の第1の半導体領域の表面内に選択的に設けられた第1導電型の第2の半導体領域と、前記第1導電型の第1の半導体層、前記第2導電型の第1の半導体領域および一部の前記第1導電型の第2の半導体領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第1の主面上に設けられ、かつ前記第1導電型の第2の半導体領域および前記トレンチ電極と電気的に接続された第1の主電極と、前記第2の主面上に設けられた第2導電型の第2の半導体層と、前記第2導電型の第2の半導体層上に形成された第2の主電極とを備え、前記エミッタトレンチは、前記第1導電型の第2の半導体領域の表面から前記第1の主面に対して垂直方向に前記第1導電型の第1の半導体層内まで形成され、その下部に前記第1の主面に対して平行方向で、片側のみに所定の長さ延出した底部を備えたL字形のエミッタトレンチであり、所定の隣合う前記L字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、前記第2導電型の第1の半導体領域と前記第1導電型の第2の半導体領域は、前記L字形のエミッタトレンチの前記底部が延出している側のみに設けられている。
A power semiconductor device according to an aspect of the present invention includes a first conductive type first semiconductor layer having a first main surface and a second main surface, and the first conductive type first semiconductor layer. A trench provided in such a manner that the bottom thereof reaches from the first main surface to the inside thereof, and a predetermined gap between the bottoms is narrower than a gap other than the bottom, and the trench A trench insulating film provided on the inner surface of the semiconductor substrate, an emitter trench having a trench electrode provided so as to fill the trench insulating film, and a first semiconductor layer of the first conductivity type adjacent to the emitter trench. And a second conductive type first semiconductor region selectively provided in the surface of the first conductive region and a second conductive type first semiconductor region adjacent to the emitter trench and selectively provided in the surface of the second conductive type first semiconductor region. A second semiconductor region of the first conductivity type; A first semiconductor layer of the first conductivity type, a first semiconductor region of the second conductivity type, and a gate insulating film provided on a part of the second semiconductor region of the first conductivity type; A gate electrode provided on the gate insulating film; and a first main electrode provided on the first main surface and electrically connected to the second semiconductor region of the first conductivity type and the trench electrode. An electrode; a second conductive type second semiconductor layer provided on the second main surface; and a second main electrode formed on the second conductive type second semiconductor layer. The emitter trench is formed from the surface of the first conductive type second semiconductor region to the inside of the first conductive type first semiconductor layer in a direction perpendicular to the first main surface. in parallel direction with respect to the first main surface, one side only of the L-shaped having a bottom which issued predetermined length extending A first adjacent semiconductor region of the second conductivity type and the first conductivity type of the L-type emitter trench. The second semiconductor region is provided only on the side where the bottom of the L-shaped emitter trench extends.
この発明によれば、所定の隣合うエミッタトレンチの第1導電型の第1の半導体層内に位置する底部の間隔が、底部以外の部分の間隔より狭くなるようにして電力用半導体装置を構成したので、隣合うエミッタトレンチの底部の間およびその近傍に正孔が蓄積され、この蓄積された正孔により電子の供給量が増加して、インピーダンスが低下することにより、電力用半導体装置のオン電圧と損失が低減される効果を奏する。 According to the present invention, the power semiconductor device is configured such that the interval between the bottom portions of the predetermined adjacent emitter trenches located in the first semiconductor layer of the first conductivity type is narrower than the interval between the portions other than the bottom portions. As a result, holes are accumulated between and in the vicinity of the bottom of adjacent emitter trenches, and the amount of electrons supplied by the accumulated holes increases and impedance decreases, thereby turning on the power semiconductor device. This has the effect of reducing voltage and loss.
上述したような電力用半導体装置であるIGBTの主要な特性であるオン電圧および損失を低減させるために実施した、この発明に係るIGBT構造において共通する特徴は、隣合うトレンチゲートの間隔を、トレンチゲートの底部において狭くした点にある。以下、この詳細について説明する。 The common feature of the IGBT structure according to the present invention implemented to reduce the on-voltage and loss, which are the main characteristics of the IGBT, which is a power semiconductor device as described above, is that the interval between adjacent trench gates is defined as a trench. It is in a narrow point at the bottom of the gate. The details will be described below.
実施の形態1
この発明の実施の形態1について、図面に基づいて説明する。図1は、この発明の実施の形態1に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図1において、第1導電型の第1の半導体層であるn−層1の第1の主面(図中における上側の面)上には、第2導電型の第2の半導体層であるpベース層2が設けられている。
そしてpベース層2の表面からn−層1にかけて、トレンチ3aと、このトレンチ3aの内面に設けられた酸化膜からなるゲート絶縁膜3bと、さらにこのゲート絶縁膜3bの内部を埋めるように設けられたゲート電極3cとからなるL字形のトレンチゲート3が設けられている。このL字形のトレンチゲート3は、pベース層2の表面からn−層1の第1の主面に対して垂直方向で、n−層1内に達する位置まで設けられ、その下部にn−層1の第1の主面に対して水平方向で、片側に所定の長さ延出した底部3dを有している。またL字形のトレンチゲート3の底部3dは、この底部3dの延出側にある隣のL字形のトレンチゲート3の底部3dと、その延出方向が対向するように設けられている。これにより所定の隣合うL字形のトレンチゲート3の底部3dの間隔(図中Aで示す。)は、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔(図中Bで示す。)より狭くなる。
Then, from the surface of the
また、pベース層2の表面内には、L字形のトレンチゲート3の底部3dが延出している側に、L字形のトレンチゲート3に隣接して、第1導電型の第1の半導体領域であるn+エミッタ領域4が選択的に設けられている。さらに、n+エミッタ領域4の大部分とL字形のトレンチゲート3を覆うように層間絶縁膜5が設けられ、またn+エミッタ領域4の層間絶縁膜5に覆われていない部分、層間絶縁膜5およびpベース層2を覆うように、第1の主電極であるエミッタ電極6が設けられている。
Further, in the surface of the
一方、n−層1の第2の主面(図中における下側の面)上には、第2導電型の第3の半導体層であるp+コレクタ層7が設けられ、さらにp+コレクタ層7上には、第2の主電極であるコレクタ電極8が設けられている。
On the other hand, n - on the second major surface of the layer 1 (the lower surface in the figure) is, the p + collector layer 7 is provided a third semiconductor layer of a second conductivity type, further p + collector On the
次に、図1に示したトレンチゲート型IGBTの製造方法を、図2〜図17を参照して説明する。 Next, a method for manufacturing the trench gate type IGBT shown in FIG. 1 will be described with reference to FIGS.
まず、図2に示すように、第1導電型の第1の半導体層となるシリコン基板からなる第1のn−層1aの一方の面(図中における上方の面)に、素子分離のためのガードリング形成を施したのち、図3に示すように、深さが1000nm程度の第1のトレンチ11を選択的に形成する。この第1のトレンチ11は、ドライエッチングにより形成される。そしてこの第1のトレンチ11は、L字形のトレンチゲート3の底部3dを形成するもので、トレンチ3aの一部である。
First, as shown in FIG. 2, on one surface (upper surface in the drawing) of the first n − layer 1a made of a silicon substrate serving as the first semiconductor layer of the first conductivity type, element isolation is performed. After forming the guard ring, the
次に、図4に示すように、第1のトレンチ11の内面および第1のn−層1aの一方の面上に、厚さが100nm程度の酸化膜からなる第1の絶縁膜12を形成する。この第1の絶縁膜12は、熱酸化あるいはCVD(Chemical Vapor Deposition)により形成される。
Next, as shown in FIG. 4, a first insulating
次に、図5に示すように、第1のn−層1aの一方の面上に形成された第1の絶縁膜12を除去する。第1の絶縁膜12の除去は、ドライエッチングまたは平坦化CMP(Chemical Mechanical Polishing)を用いて行われる。
Next, as shown in FIG. 5, the first insulating
次に、図6に示すように、第1の絶縁膜12の内部および第1のn−層1aの一方の面上に、ポリシリコンなどの導電体からなる第1の導電体13を形成する。この第1の導電体13は、CVDにより形成される。
Next, as shown in FIG. 6, a
次に、図7に示すように、第1のn−層1aの一方の面上に形成された第1の導電体13を除去する。第1の導電体13の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 7, the
次に、図8に示すように、第1のn−層1aの一方の面上と、この一方の面側にある第1の絶縁膜12上および第1の導電体13上に、厚さが100nm程度の酸化膜からなる第2の絶縁膜14を形成する。この第2の絶縁膜14は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 8, a thickness is formed on one surface of the first n − layer 1a and on the first insulating
次に、図9に示すように、第1のn−層1aの一方の面上にある第2の絶縁膜14を除去する。第2の絶縁膜14の除去は、ドライエッチングを用いて行われる。なお第1のトレンチ11、第1の導電体13、第1の絶縁膜12および第2の絶縁膜14により、L字形のトレンチゲート3の底部3dを構成する。
Next, as shown in FIG. 9, the second insulating
次に、図10に示すように、第1のn−層1aの一方の面上と第2の絶縁膜14上に、厚さが5000nm程度の第1導電型の第1の半導体層となる第2のn−層1bを形成する。この第2のn−層1bは、CVDにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第1のn−層1aと第2のn−層1bにより第1導電型の第1の半導体層であるn−層1を構成する。以下では、n−層1として説明する。 Next, as shown in FIG. 10, the first conductivity type first semiconductor layer having a thickness of about 5000 nm is formed on one surface of the first n − layer 1a and the second insulating film. A second n − layer 1b is formed. The second n − layer 1b is an amorphous silicon layer formed by CVD or an epitaxial layer formed by epitaxial growth. In the case of an amorphous silicon layer, single crystallization is performed by heat treatment. The first n − layer 1a and the second n − layer 1b having the same impurity concentration constitute the n − layer 1 that is the first semiconductor layer of the first conductivity type. In the following description, the n - layer 1 is described.
次に、図11に示すように、n−層1の表面から、n−層1の一方の面に対して垂直方向に、第2の絶縁膜14に達する位置まで第2のトレンチ15を形成する。この第2のトレンチ15は、所定の隣合う一対の第1のトレンチ11の外側面と、これに対応する一対の第2のトレンチ15の外側面が、略一致するようにして形成される。この第2のトレンチ15は、ドライエッチングにより形成される。
Next, as shown in FIG. 11, n - formed in a direction perpendicular to one surface of the
次に、図12に示すように、第2のトレンチ15の内面およびn−層1の上に、厚さが100nm程度の酸化膜からなる第3の絶縁膜16を形成する。この第3の絶縁膜16は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 12, a third insulating
次に、図13に示すように、第2のトレンチ15の底面に位置する第2の絶縁膜14,第3の絶縁膜16とn−層1上の第3の絶縁膜16を除去する。この第2の絶縁膜14,第3の絶縁膜16の除去は、ドライエッチングを用いて行われる。
Next, as shown in FIG. 13, the second insulating
次に、図14に示すように、第2の絶縁膜14,第3の絶縁膜16の内部およびn−層1の上に、ポリシリコンなどの導電体からなる第2の導電体17を形成する。この第2の導電体17は、CVDにより形成される。
Next, as shown in FIG. 14, a
次に、図15に示すように、n−層1の一方の面上に形成された第2の導電体17を除去する。この第2の導電体17の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 15, the
ここで図1に示すL字形のトレンチゲート3から判るように、トレンチ3aは、第1のトレンチ11および第2のトレンチ15から、ゲート絶縁膜3bは、第1の絶縁膜12,第2の絶縁膜14および第3の絶縁膜16から、ゲート電極3cは、第1の導電体13および第2の導電体17から構成されている。以下では、図1に示すL字形のトレンチゲート3、トレンチ3a、ゲート絶縁膜3bおよびゲート電極3cとして説明する。
Here, as can be seen from the L-shaped
次に、図16に示すように、n−層1の一方の面の表面内に、第2導電型の第2の半導体層となるpベース層2が形成される。このpベース層2は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 16,
次に、図17に示すように、L字形のトレンチゲート3の底部3dが延設されている側のpベース層2の表面内に、L字形のトレンチゲート3に隣接して、第1導電型の第1の半導体領域となるn+エミッタ領域4が選択的に形成される。このn+エミッタ領域4は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 17, in the surface of the
そして、n+エミッタ領域4、L字形のトレンチゲート3およびpベース層2の上に、被覆性と平坦性の良好なシリケートガラス(BPSG)からなる層間絶縁膜5をCVDにより形成した後、n+エミッタ領域4の一部とpベース層2が露出するように、層間絶縁膜5がドライエッチングを用いて除去される。
Then, an
さらに、pベース層2およびn+エミッタ領域4の層間絶縁膜5に覆われてない部分、ならびに層間絶縁膜5を覆うように、例えばアルミニウムなどの導電体からなる第1の主電極としてのエミッタ電極6が形成される。これによりn+エミッタ領域4とエミッタ電極6は電気的に接続される。なおエミッタ電極6は、スパッタリングにより形成される。
Further, a portion of the
一方、図1に示すように、n−層1の他方の面(図中における下側の面)の表面内には、第2導電型の第3の半導体層となるp+コレクタ層7が形成される。このp+コレクタ層7は、イオン注入およびアニ−ルなどの熱処理により形成される。 On the other hand, as shown in FIG. 1, in the surface of the other surface (the lower surface in the drawing) of the n − layer 1, a p + collector layer 7 serving as a second semiconductor layer of the second conductivity type It is formed. The p + collector layer 7 is formed by heat treatment such as ion implantation and annealing.
そして、p+コレクタ層7上には、例えばアルミニウムなどの導電体からなる第2の主電極としてのコレクタ電極8が形成される。このコレクタ電極8は、スパッタリングにより形成される。
A
以上により、図1に示す実施の形態1におけるトレンチゲート型IGBTが完成する。なお、図示はしていないが、この実施の形態1に係るトレンチゲート型IGBTの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。 Thus, the trench gate type IGBT according to the first embodiment shown in FIG. 1 is completed. Although not shown, in the manufacturing method of the trench gate type IGBT according to the first embodiment, when etching or ion implantation is performed, photolithography is performed before that.
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図1に示すトレンチゲート型IGBTが完成すればよいのであって、例えば、pベース層2はn−層1の表面にイオン注入などにより形成する工程を示したが、第2のn−層1bの形成中に第2導電型の不純物を含むように切替えてpベース層2を形成してもよい。またpベース層2およびn+エミッタ領域4はL字形のトレンチゲート3を形成した後に形成する工程を示したが、pベース層2およびn+エミッタ領域4を形成した後にL字形のトレンチゲート3を形成してもよい。またn型の基板である第1のn−層1aを基礎にしたが、p+コレクタ層7をp型の基板とし、このp型の基板を基礎にしてもよい。この場合p型の基板からなるp+コレクタ層7上にn−層1が形成される。
In addition, the manufacturing process shown here is an example, and the manufacturing process is not particularly fixed, and other manufacturing processes are possible. The trench gate IGBT shown in FIG. 1 may be finally completed. For example, the
次に、この実施の形態1に係るトレンチゲート型IGBTの動作について説明する。 Next, the operation of the trench gate type IGBT according to the first embodiment will be described.
エミッタ電極6とコレクタ電極8の間に所定のコレクタ電圧を設定し、エミッタ電極6とゲート電極3cの間にオン状態となる所定のゲート電圧を印加すると、pベース層2におけるチャネル領域がn型に反転しチャネルが形成される。
When a predetermined collector voltage is set between the
このチャネルを通じてエミッタ電極6から電子がn−層1に注入される。そして、この注入された電子により、p+コレクタ層7とn−層1との間が順バイアスされ、p+コレクタ層7から正孔が注入される。その結果、n−層1のインピーダンスが低下し、IGBTの電流容量が向上し、オン状態となる。
Electrons are injected into the n − layer 1 from the
さらに、この実施の形態1においては、n−層1の第1の主面に対して水平方向で、片側に所定の長さ延出した底部3dを有したL字形のトレンチゲート3を用い、加えて所定の隣合うL字形のトレンチゲート3の底部3dの延出方向が対向するようにして、それぞれの底部3dの間隔が、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、p+コレクタ層7から注入された正孔の移動が制限され、この所定の隣合うL字形のトレンチゲート3の底部3dの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極6からn−層1に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部3dが従来のトレンチゲートの底部に比して平坦になるため、底部3dにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
Furthermore, in the first embodiment, an L-shaped
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極6とゲート電極3cの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、n型に反転したチャネル領域がp型に戻り、エミッタ電極6からの電子の注入が止まる。この電子の注入の停止により、p+コレクタ層7からの正孔の注入も停止する。その後、n−層1に溜まっていた電子と正孔は、それぞれコレクタ電極8およびエミッタ電極6に抜けていくか、あるいは、互いに再結合して消滅する。
Next, the operation from the on state to the off state is as follows. When the gate voltage applied in the ON state between the
なお、この実施の形態1によれば、n−層1の第2の主面上にp+コレクタ層7を形成したものを示したが、図18に示すように、n−層1とp+コレクタ層7の間に、p+コレクタ層7からn−層1への正孔の注入量を制御するための第1導電型の第4の半導体層であるn+バッファ層18を形成してもよい。このn+バッファ層18は、イオン注入およびアニ−ルにより形成される。
Note that according to the first embodiment, n - showed that the formation of the p + collector layer 7 on the second major surface of the
また、この実施の形態1によれば、第1導電型の第1の半導体層を、第1のn−層1aと第2のn−層1bにより形成したものを示したが、第2のn−層1bの不純物濃度を変えてn層として、第1導電型の第1の半導体層を形成してもよい。 Further, according to the first embodiment, the first conductive type first semiconductor layer is formed by the first n − layer 1a and the second n − layer 1b. The first conductivity type first semiconductor layer may be formed as the n layer by changing the impurity concentration of the n − layer 1b.
また、この実施の形態1によれば、L字形のトレンチゲート3の底部3dが延出している側のpベース層2の表面内に、L字形のトレンチゲート3に隣接してn+エミッタ領域4を形成したものを示したが、L字形のトレンチゲート3に隣接して両側に設けてもよい。
Further, according to the first embodiment, the n + emitter region is adjacent to the L-shaped
また、この実施の形態1によれば、n+エミッタ領域4の大部分とL字形のトレンチゲート3を覆うように層間絶縁膜5を設けたものを示したが、例えば図19の断面斜視図に示すように、n+エミッタ領域4およびL字形のトレンチゲート3を覆うように層間絶縁膜5を設けて、所定の隣合うn+エミッタ領域4の間を、pベース層2の表面内に選択的に設けられた第1導電型の第2の半導体領域であるn+エミッタ接続領域19により接続して、n+エミッタ接続領域19がエミッタ電極6と電気的に接続されるようにしてもよい。
Further, according to the first embodiment, the
実施の形態2
この発明の実施の形態2について、図面に基づいて説明する。図20は、この発明の実施の形態2に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図20において、実施の形態1で示した図1と相違する点は、L字形のトレンチゲートの構成が異なる点である。実施の形態1では、底部3dも含めて、L字形のトレンチゲート3を、トレンチ3aと、このトレンチ3aの内面に設けられたゲート絶縁膜3bと、さらにこのゲート絶縁膜3bの内部を埋めるように設けられたゲート電極3cにより構成していた。これに対し、実施の形態2に係るL字形のトレンチゲート21は、底部を酸化物などの絶縁体からなる底部21dとし、n−層1の第1の主面に対して垂直方向に形成される部分は、実施の形態1と同様に、トレンチ21aと、このトレンチ21aの内面に設けられた酸化膜からなるゲート絶縁膜21bと、さらにこのゲート絶縁膜21bの内部を埋めるように設けられたゲート電極21cにより構成されている。また実施の形態1と同様に、L字形のトレンチゲート21の底部21dは、この底部21dの延出側にある隣のL字形のトレンチゲート21の底部21dと、その延出方向が対向するように設けられている。これにより所定の隣合うL字形のトレンチゲート21の底部21dの間隔(図中Aで示す。)は、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔(図中Bで示す。)より狭くなる。なお、図20において、実施の形態1の図1に示したものと同一または相当するものについては、同じ符号を付して、説明は省略する。
A second embodiment of the present invention will be described with reference to the drawings. FIG. 20 is a schematic cross-sectional view of a trench gate type IGBT which is a power semiconductor device according to the second embodiment of the present invention. 20 is different from FIG. 1 shown in the first embodiment in that the configuration of the L-shaped trench gate is different. In the first embodiment, the L-shaped
次に、図20に示したトレンチゲート型IGBTの製造方法を、図21〜図33を参照して説明する。なお図21〜図33において、実施の形態1に係る図2〜図17に示したものと同一または相当するものについては、同じ符号を付して説明する。 Next, a method for manufacturing the trench gate type IGBT shown in FIG. 20 will be described with reference to FIGS. 21 to 33, the same or corresponding parts as those shown in FIGS. 2 to 17 according to the first embodiment will be described with the same reference numerals.
まず、図21に示すように、第1導電型の第1の半導体層となるシリコン基板からなる第1のn−層1aの一方の面(図中における上方の面)に、素子分離のためのガードリング形成を施したのち、図22に示すように、深さが1000nm程度の第1のトレンチ11を選択的に形成する。この第1のトレンチ11は、ドライエッチングにより形成される。
First, as shown in FIG. 21, one surface (upper surface in the drawing) of the first n − layer 1a made of the silicon substrate that is the first semiconductor layer of the first conductivity type is separated for element isolation. After forming the guard ring, the
次に、図23に示すように、第1のトレンチ11の内部および第1のn−層1aの一方の面上に、酸化膜からなる第1の絶縁膜22を形成する。この第1の絶縁膜22は、CVDにより形成される。
Next, as shown in FIG. 23, a first insulating
次に、図24に示すように、第1のn−層1aの一方の面上に形成された第1の絶縁膜22を除去する。これによりL字形のトレンチゲート21の底部21dが形成される。なお第1の絶縁膜22の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 24, the first insulating
次に、図25に示すように、第1のn−層1aの一方の面上と底部21d上に、厚さが5000nm程度の第1導電型の第1の半導体層となる第2のn−層1bを形成する。この第2のn−層1bは、CVDにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第1のn−層1aと第2のn−層1bにより、第1導電型の第1の半導体層であるn−層1を構成する。以下では、n−層1として説明する。
Next, as shown in FIG. 25, on the one surface and the bottom 21d of the first n − layer 1a, a second n serving as a first conductivity type first semiconductor layer having a thickness of about 5000 nm. - forming a
次に、図26に示すように、n−層1の表面から、n−層1の一方の面に対して垂直方向に、第1の絶縁膜22に達する位置まで第2のトレンチ23を形成する。この第2のトレンチ23は、所定の隣合う一対の第1のトレンチ11の外側面と、これに対応する一対の第2のトレンチ23の外側面が、略一致するようにして形成される。この第2のトレンチ23は、ドライエッチングにより形成される。
Next, as shown in FIG. 26, n - formed in a direction perpendicular to one surface of the
次に、図27に示すように、第2のトレンチ23の内面およびn−層1の上に、厚さが100nm程度の酸化膜からなる第2の絶縁膜24を形成する。この第2の絶縁膜24は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 27, a second insulating
次に、図28に示すように、第2の絶縁膜24の表面上に、ポリシリコンなどの導電体である第1の導電体25を形成する。この第1の導電体25は、CVDにより形成される。
Next, as shown in FIG. 28, a
次に、図29に示すように、n−層1上の第2の絶縁膜24が露出するまで第1の導電体25を除去する。この第1の導電体25の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 29, the
さらに図30に示すように、n−層1が露出するまで、第2の絶縁膜24および第1の導電体25を除去する。この第2の絶縁膜24および第1の導電体25の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。なお、図20に示すL字形のトレンチゲート21から判るように、トレンチ21aは第2のトレンチ23から、ゲート絶縁膜21bは第2の絶縁膜24から、ゲート電極21cは第1の導電体25から、さらに底部21dは第1の絶縁膜22から、L字形のトレンチゲート21は構成されている。以下では、L字形のトレンチゲート21、トレンチ21a、ゲート絶縁膜21b、ゲート電極21cおよび底部21dとして説明する。
Further, as shown in FIG. 30, the second insulating
次に、図31に示すように、n−層1の一方の面の表面内に、第2導電型の第2の半導体層となるpベース層2が形成される。このpベース層3は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 31,
次に、図32に示すように、L字形のトレンチゲート21の底部21dが延出している側のpベース層2の表面内に、L字形のトレンチゲート21に隣接して、第1導電型の第1の半導体領域となるn+エミッタ領域4が形成される。このn+エミッタ領域4は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 32, in the surface of the
次に、図33に示すように、n+エミッタ領域4、L字形のトレンチゲート21およびpベース層3の表面上に、被覆性と平坦性の良好なシリケートガラス(BPSG)からなる層間絶縁膜5をCVDにより形成した後、n+エミッタ領域4の一部とpベース層2が露出するように、層間絶縁膜5がドライエッチングを用いて除去される。
Next, as shown in FIG. 33, on the surfaces of the n + emitter region 4, the L-shaped
また、pベース層2、n+エミッタ領域4の層間絶縁膜に覆われてない部分および層間絶縁膜5を覆うように、例えばアルミニウムなどの導電体からなる第1の主電極としてのエミッタ電極6が形成される。これによりn+エミッタ領域4とエミッタ電極6は電気的に接続される。なおエミッタ電極6は、スパッタリングにより形成される。
Further, an
一方、n−層1の他方の面(図中における下側の面)に表面内には、第2導電型の第3の半導体層となるp+コレクタ層7が形成される。このp+コレクタ層7は、イオン注入およびアニ−ルなどの熱処理により形成される。 On the other hand, on the other surface (the lower surface in the drawing) of the n − layer 1, a p + collector layer 7 serving as a second conductivity type third semiconductor layer is formed. The p + collector layer 7 is formed by heat treatment such as ion implantation and annealing.
そして、p+コレクタ層7上には、例えばアルミニウムなどの導電体からなる第2の主電極としてのコレクタ電極8が形成される。このコレクタ電極8は、スパッタリングにより形成される。
A
以上により、図20に示す実施の形態2におけるトレンチゲート型IGBTが完成する。なお、図示はしていないが、実施の形態2に係るトレンチゲート型IGBTの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。 Thus, the trench gate type IGBT in the second embodiment shown in FIG. 20 is completed. Although not shown, in the manufacturing method of the trench gate type IGBT according to the second embodiment, when etching or ion implantation is performed, photolithography is performed before that.
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図20に示すトレンチゲート型IGBTが完成すればよいのであって、例えば、pベース層2はn−層1の表面にイオン注入などにより形成する工程を示したが、第2のn−層1bの形成中に第2導電型の不純物を含むように切替えてpベース層2を形成してもよい。またpベース層2およびn+エミッタ領域4はL字形のトレンチゲート21を形成した後に形成する工程を示したが、pベース層2およびn+エミッタ領域4を形成した後にL字形のトレンチゲート21を形成してもよい。またn型の基板である第1のn−層1aを基礎にしたが、p+コレクタ層7をp型の基板とし、このp型の基板を基礎にしてもよい。この場合、p型の基板からなるp+コレクタ層7上にn−層1が形成される。
In addition, the manufacturing process shown here is an example, and the manufacturing process is not particularly fixed, and other manufacturing processes are possible. The trench gate type IGBT shown in FIG. 20 may be finally completed. For example, the
次に、実施の形態2に係るトレンチゲート型IGBTの動作について説明する。 Next, the operation of the trench gate type IGBT according to the second embodiment will be described.
エミッタ電極6とコレクタ電極8の間に所定のコレクタ電圧を設定し、エミッタ電極6とゲート電極21cの間にオン状態となる所定のゲート電圧を印加すると、pベース層2におけるチャネル領域がn型に反転しチャネルが形成される。
When a predetermined collector voltage is set between the
このチャネルを通じてエミッタ電極6から電子がn−層1に注入される。そして、この注入された電子により、p+コレクタ層7とn−層1との間が順バイアスされ、p+コレクタ層7から正孔が注入される。その結果、n−層1のインピーダンスが大きく下がり、IGBTの電流容量が向上し、オン状態となる。
Electrons are injected into the n − layer 1 from the
さらに、この実施の形態2においては、n−層1の第1の主面に対して水平方向で片側に延出した底部21dを有したL字形のトレンチゲート21を用い、加えて所定の隣合うL字形のトレンチゲート21の底部21dの延出方向が対向するようにして、それぞれの底部21dの間隔が、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、p+コレクタ層7から注入された正孔の移動が制限され、この所定の隣合うL字形のトレンチゲート21の底部21dの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極6からn−層1に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えてL字形のトレンチゲート21の底部21dを酸化膜である第1の絶縁膜22のみで構成したので、実施の形態1に比して、製造工程が簡略化される効果も有する。
Further, in the second embodiment, an L-shaped
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極6とゲート電極21cの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、n型に反転したチャネル領域がp型に戻り、エミッタ電極6からの電子の注入が止まる。この電子の注入の停止により、p+コレクタ層7からの正孔の注入も停止する。その後、n−層1に溜まっていた電子と正孔は、それぞれコレクタ電極8およびエミッタ電極6に抜けていくか、あるいは、互いに再結合して消滅する。
Next, the operation from the on state to the off state is as follows. When the gate voltage applied in the ON state between the
なお、この実施の形態2においても、実施の形態1と同様に、n−層1とp+コレクタ層7の間に、第1導電型の第4の半導体層であるn+バッファ層18を形成してもよい。また、第1導電型の第1の半導体層を構成する第2のn−層1bの不純物濃度を変えてn層として、第1導電型の第1の半導体層を構成してもよい。さらにn+エミッタ領域4をL字形のトレンチゲート4に隣接して両側に設けてもよく、この実施の形態2と同様にオン電圧と損失の低減が得られる。
In the second embodiment, similarly to the first embodiment, an n + buffer layer 18 that is a fourth semiconductor layer of the first conductivity type is provided between the n − layer 1 and the p + collector layer 7. It may be formed. In addition, the first conductivity type first semiconductor layer may be formed as an n layer by changing the impurity concentration of the second n − layer 1b constituting the first conductivity type first semiconductor layer. Further, the n + emitter region 4 may be provided on both sides adjacent to the L-shaped
また、この実施の形態2においても実施の形態1の図19に示したのと同様に、n+エミッタ領域4およびL字形のトレンチゲート21を覆うように層間絶縁膜5を設けて、所定の隣合うn+エミッタ領域4の間を、pベース層2の表面内に選択的に設けたn+エミッタ接続領域19により接続し、このn+エミッタ接続領域19がエミッタ電極6と電気的に接続するようにしてもよい。
Also in the second embodiment, an
実施の形態3
この発明の実施の形態3について、図面に基づいて説明する。図34は、この発明の実施の形態3に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図34において、実施の形態1と相違する点は、トレンチ31aと、このトレンチ31aの内面に設けられた酸化膜からなるゲート絶縁膜31bと、さらにこのゲート絶縁膜31bの内部を埋めるように設けられたゲート電極31cとからなるT字形のトレンチゲート31を設けた点である。このT字形のトレンチゲート31は、pベース層2の表面からn−層1の第1の主面に対して垂直方向で、n−層1内に達する位置まで設けられ、その下部にn−層1の第1の主面に対して水平方向で、両側に所定の長さ延出した底部31dを有している。またT字型のトレンチゲート31の底部31dは、この底部31dの延出側にあるT字型のトレンチゲート31の底部31dと、その延出方向が対向するように設けられている。これにより、所定の隣合うT字形のトレンチゲート31の底部31dの間隔(図中Aで示す。)は、n−層1の第1の主面に対して垂直方向に形成さている部分の間隔(図中Bで示す。)より狭くなる。また、この実施の形態3において、n+エミッタ領域4は、pベース層2の表面内に、T字形のトレンチゲート31の両側に隣接して設けられている。なお図34において、実施の形態1の図1に示したものと同一のものには、同じ符号を付し、説明は省略する。
次に、図34に示したトレンチゲート型IGBTの製造方法を、図35〜図51を参照して説明する。なお図35〜図51において、実施の形態1に係る図2〜図17に示したものと同一または相当するもについては、同一の符号を付して説明する。 Next, a method of manufacturing the trench gate type IGBT shown in FIG. 34 will be described with reference to FIGS. 35 to 51, the same or corresponding parts as those shown in FIGS. 2 to 17 according to the first embodiment will be described with the same reference numerals.
まず、図35に示すように、第1導電型の第1の半導体層となるシリコン基板からなる第1のn−層1aの一方の面(図中における上方の面)に、素子分離のためのガードリング形成を施したのち、図36に示すように、深さが1000nm程度の第1のトレンチ11を選択的に形成する。この第1のトレンチ11は、ドライエッチングにより行われる。この第1のトレンチ11は、T字形のトレンチゲート31の底部31dを形成するもので、トレンチ31aの一部である。
First, as shown in FIG. 35, on one surface (upper surface in the drawing) of the first n − layer 1a made of the silicon substrate that becomes the first semiconductor layer of the first conductivity type, element isolation is performed. As shown in FIG. 36, the
次に、図37に示すように、第1のトレンチ11の内面および第1のn−層1aの一方の面上に、厚さが100nm程度の酸化膜からなる第1の絶縁膜12を形成する。この第1の絶縁膜12は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 37, the first insulating
次に、図38に示すように、第1のn−層1aの一方の面上に形成された第1の絶縁膜12を除去する。この第1の絶縁膜12の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 38, the first insulating
次に、図39に示すように、第1の絶縁膜12の内部および第1のn−層1の一方の面上に、ポリシリコンなどの導電体からなる第1の導電体13を形成する。この第1の導電体13は、CVDにより形成される。
Next, as shown in FIG. 39, a
次に、図40に示すように、第1のn−層1aの一方の面上に形成された第1の導電体13を除去する。この第1の導電体13の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 40, the
次に、図41に示すように、第1のn−層1aの一方の面上と、この一方の面側にある第1の絶縁膜12上および第1の導電体12上に、厚さが100nm程度の酸化膜からなる第2の絶縁膜14を形成する。この第2の絶縁膜14は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 41, a thickness is formed on one surface of the first n − layer 1a and on the first insulating
次に、図42に示すように、第1のn−層1aの一方の面上にある第2の絶縁膜14を除去する。この第2の絶縁膜14の除去は、ドライエッチングを用いて行われる。なお第1のトレンチ11、第1の導電体13、第1の絶縁膜12および第2の絶縁膜14により、T字形のトレンチゲート31の底部31dを構成する。
Next, as shown in FIG. 42, the second insulating
次に、図43に示すように、第1のn−層1の一方の面上と第2の絶縁膜14上に、厚さが5000nm程度の第1導電型の第1の半導体層となる第2のn−層1bを形成する。この第2のn−層1bは、CVDにより形成されるアモルファスシリコン層またはエピタキシャル成長により形成されるエピタキシャル層である。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そして同じ不純物濃度を有する第1のn−層1aと第2のn−層1bにより第1導電型の第1の半導体層であるn−層1を構成する。以下では、n−層1として説明する。
Next, as shown in FIG. 43, a first semiconductor layer of the first conductivity type having a thickness of about 5000 nm is formed on one surface of the first n − layer 1 and on the second insulating
次に、図44に示すように、n−層1の表面から、n−層1の一方の面に対して垂直方向で、第2の絶縁膜14の間の位置、通常は略中央の位置に、第2の絶縁膜14に達する位置まで第2のトレンチ15を形成する。この第2のトレンチ15は、ドライエッチングにより形成される。
Next, as shown in FIG. 44, n - from the surface of the
次に、図45に示すように、第2のトレンチ15の内面およびn−層1の上に、厚さが100nm程度の酸化膜からなる第3の絶縁膜16を形成する。この第3の絶縁膜16は、熱酸化あるいはCVDにより形成される。
Next, as shown in FIG. 45, a third insulating
次に、図46に示すように、第2のトレンチ15の底面に位置する第2の絶縁膜14および第3の絶縁膜16とn−層1上の第3の絶縁膜16を除去する。この第2の絶縁膜14および第3の絶縁膜16の除去は、ドライエッチングを用いて行われる。
Next, as shown in FIG. 46, the second insulating
次に、図47に示すように、第2の絶縁膜14、第3の絶縁膜16の内部およびn−層1上に、ポリシリコンなどの導電体である第2の導電体17を形成する。この第2の導電体17は、CVDにより形成される。
Next, as shown in FIG. 47, a
次に、図48に示すように、n−層1が露出するまで第2の導電体17を除去する。この第2の導電体17の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 48, the
ここで図34に示すT字形のトレンチゲート31から判るように、トレンチ31aは、第1のトレンチ11および第2のトレンチ15から、ゲート絶縁膜31bは、第1の絶縁膜12,第2の絶縁膜14および第3の絶縁膜16から、ゲート電極31cは、第1の導電体13および第2の導電体17から構成されている。以下では、図33に示すT字形のトレンチゲート31、トレンチ31a、ゲート絶縁膜31bおよびゲート電極31cとして説明する。
Here, as can be seen from the T-shaped
次に、図49に示すように、n−層1の一方の面の表面内に、第2導電型の第2の半導体層となるpベース層2が形成される。このpベース層2は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 49,
次に、図50に示すように、pベース層2の表面内に、T字形のトレンチゲート31の両側に隣接して、第1導電型の第1の半導体領域となるn+エミッタ領域4が形成される。このn+エミッタ領域4は、イオン注入およびアニ−ルなどの熱処理により形成される。
Next, as shown in FIG. 50, n + emitter regions 4 serving as first semiconductor regions of the first conductivity type are formed adjacent to both sides of the T-shaped
次に、図51に示すように、n+エミッタ領域4、T字形のトレンチゲート31およびpベース層2の上に、被覆性と平坦性の良好なシリケートガラス(BPSG)からなる層間絶縁膜5をCVDにより形成した後、n+エミッタ領域4の一部とpベース層3が露出するように、層間絶縁膜5がドライエッチングを用いて除去される。
Next, as shown in FIG. 51, an
そして、pベース層2およびn+エミッタ領域4の層間絶縁膜5に覆われてない部分、ならびに層間絶縁膜5を覆うように、例えばアルミニウムなどの導電体からなる第1の主電極としてのエミッタ電極6が形成される。これによりn+エミッタ領域4とエミッタ電極6は電気的に接続される。なおエミッタ電極6は、スパッタリングにより形成される。
Then, an emitter as a first main electrode made of a conductor such as aluminum so as to cover a portion of
一方、図34に示すように、n−層1の他方の面(図中における下側の面)の表面内には、第2導電型の第3の半導体層となるp+コレクタ層7が形成される。このp+コレクタ層7は、イオン注入およびアニ−ルなどの熱処理により形成される。 On the other hand, as shown in FIG. 34, in the surface of the other surface (the lower surface in the drawing) of n − layer 1, p + collector layer 7 serving as the second semiconductor layer of the second conductivity type is formed. It is formed. The p + collector layer 7 is formed by heat treatment such as ion implantation and annealing.
そして、p+コレクタ層7上には、例えばアルミニウムなどの導電体からなる第2の主電極としてのコレクタ電極8が形成される。このコレクタ電極8は、スパッタリングにより形成される。
A
以上により、図34に示す実施の形態3におけるトレンチゲート型IGBTが完成する。なお、図示はしていないが、この実施の形態3に係るトレンチゲート型IGBTの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。 Thus, the trench gate type IGBT according to the third embodiment shown in FIG. 34 is completed. Although not shown, in the manufacturing method of the trench gate type IGBT according to the third embodiment, when etching or ion implantation is performed, photolithography is performed before that.
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図34に示すトレンチゲート型IGBTが完成すればよいのであって、例えば、pベース層2はn−層1の表面にイオン注入などにより形成する工程を示したが、第2のn−層1bの形成中に第2導電型の不純物を含むように切替えてpベース層2を形成してもよい。またpベース層2およびn+エミッタ領域4はT字形のトレンチゲート31を形成した後に形成する工程を示したが、pベース層2およびn+エミッタ領域4を形成した後にT字形のトレンチゲート31を形成してもよい。またn型の基板である第1のn−層1aを基礎にしたが、p+コレクタ層7をp型の基板とし、このp型の基板を基礎にしてもよい。この場合p型の基板からなるp+コレクタ層7上にn−層1が形成される。
In addition, the manufacturing process shown here is an example, and the manufacturing process is not particularly fixed, and other manufacturing processes are possible. The trench gate IGBT shown in FIG. 34 may be finally completed. For example, the
次に、この実施の形態3に係るトレンチゲート型IGBTの動作について説明する。 Next, the operation of the trench gate type IGBT according to the third embodiment will be described.
エミッタ電極6とコレクタ電極8の間に所定のコレクタ電圧を設定し、エミッタ電極6とゲート電極31cの間にオン状態となる所定のゲート電圧を印加すると、pベース層2におけるチャネル領域がn型に反転しチャネルが形成される。
When a predetermined collector voltage is set between the
このチャネルを通じてエミッタ電極6から電子がn−層1に注入される。そして、この注入された電子により、p+コレクタ層7とn−層1との間が順バイアスされ、p+コレクタ層7から正孔が注入される。その結果、n−層1のインピーダンスが低下し、IGBTの電流容量が向上し、オン状態となる。
Electrons are injected into the n − layer 1 from the
さらに、この実施の形態3においては、n−層1の第1の主面に対して水平方向で、両側に所定の長さ延出した底部31dを有したT字形のトレンチゲート31を用い、加えて所定の隣合うT字形のトレンチゲート31の底部31dの延出方向が対向するようにして、それぞれの底部31dの間隔が、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、p+コレクタ層7から注入された正孔の移動が制限され、この所定の隣合うT字形のトレンチゲート31の底部31dの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極6からn−層1に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。加えて底部31dが従来のトレンチゲートの底部に比して平坦になるため、底部31dにおける電界強度が緩和される。そのためコレクタ−エミッタ間耐電圧性能が向上する効果も有する。
Further, in the third embodiment, a T-shaped
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極6とゲート電極31cの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、n型に反転したチャネル領域がp型に戻り、エミッタ電極6からの電子の注入が止まる。この電子の注入の停止により、p+コレクタ層7からの正孔の注入も停止する。その後、n−層1に溜まっていた電子と正孔は、それぞれコレクタ電極8およびエミッタ電極6に抜けていくか、あるいは、互いに再結合して消滅する。
Next, the operation from the on state to the off state is as follows. When the gate voltage applied in the on state between the
なお、この実施の形態3によれば、n−層1の第2の主面内にp+コレクタ層7を形成したものを示したが、実施の形態1の図18に示したのと同様に、n−層1とp+コレクタ層7の間に第1導電型の第4の半導体層であるn+バッファ層18を形成してもよい。 In addition, according to the third embodiment, the p + collector layer 7 is formed in the second main surface of the n − layer 1, but is the same as that shown in FIG. 18 of the first embodiment. In addition, an n + buffer layer 18 that is a fourth semiconductor layer of the first conductivity type may be formed between the n − layer 1 and the p + collector layer 7.
また、この実施の形態3によれば、第1導電型の第1の半導体層を、第1のn−層1aと第2のn−層1bにより形成したものを示したが、実施の形態1で示したのと同様に、第2のn−層1bの不純物濃度を変えてn層として、第1導電型の第1の半導体層を形成してもよい。 Further, according to the third embodiment, the first conductive type first semiconductor layer is formed by the first n − layer 1a and the second n − layer 1b. In the same manner as shown in FIG. 1, the first conductivity type first semiconductor layer may be formed as the n layer by changing the impurity concentration of the second n − layer 1 b.
また、この実施の形態3においても実施の形態1の図19に示したのと同様に、n+エミッタ領域4およびT字形のトレンチゲート31を覆うように層間絶縁膜5を設けて、所定の隣合うn+エミッタ領域4の間を、pベース層2の表面内に選択的に設けたn+エミッタ接続領域19により接続し、このn+エミッタ接続領域19がエミッタ電極6と電気的に接続するようにしてもよい。
Also in the third embodiment, an
実施の形態4
実施の形態3においては、底部31dも含めて、T字形のトレンチゲート31を、トレンチ31aと、このトレンチ31aの内面に設けられたゲート絶縁膜31bと、さらにこのゲート絶縁膜31bの内部を埋めるように設けられたゲート電極31cにより構成していたが、この底部31dを、図52に示すように実施の形態2における酸化物などの絶縁体からなる底部41dとし、n−層1の第1の主面に対して垂直方向に形成される部分を、実施の形態3と同様に、トレンチ41aと、このトレンチ41aの内面に設けられた酸化膜からなるゲート絶縁膜41bと、さらにこのゲート絶縁膜41bの内部を埋めるように設けられたゲート電極41cとして構成してもよい。
In the third embodiment, the T-shaped
この実施の形態4に係るトレンチゲート型IGBTの動作については、実施の形態3で示した動作と同等であり、従来に比してオン電圧と損失の低減が可能になるとともに、T字形のトレンチゲート41の底部41dを絶縁体のみで形成しているので、実施の形態3に比して、製造工程が簡略化される効果も有する。なお、この実施の形態4に係るトレンチゲート型IGBTの製造方法については、実施の形態2に示した製造方法を利用することができる。
The operation of the trench gate type IGBT according to the fourth embodiment is the same as the operation shown in the third embodiment, and the on-voltage and loss can be reduced as compared with the conventional one, and the T-shaped trench. Since the bottom 41d of the
また、この実施の形態4においても実施の形態1の図19に示したのと同様に、n+エミッタ領域4およびT字形のトレンチゲート41を覆うように層間絶縁膜5を設けて、所定の隣合うn+エミッタ領域4の間を、pベース層2の表面内に選択的に設けたn+エミッタ接続領域19により接続し、このn+エミッタ接続領域19がエミッタ電極6と電気的に接続するようにしてもよい。
Also in the fourth embodiment, as shown in FIG. 19 of the first embodiment, an
実施の形態5
この発明の実施の形態5について、図面に基づいて説明する。図53は、この発明の実施の形態5に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図53において、第1導電型の第1の半導体層であるn−層1の第1の主面(図中における上側の面)上には、第2導電型の第2の半導体層であるpベース層2が設けられている。
そしてpベース層2の表面からn−層1にかけて、トレンチ51aと、このトレンチ51aの内面に設けられた酸化膜からなるゲート絶縁膜51bと、さらにこのゲート絶縁膜51bの内部を埋めるように設けられたゲート電極51cとからなるトレンチゲート51が、n−層1の第1の主面に対して所定の傾斜(図中に、傾斜角度θ1,θ2で示す。通常θ1=θ2であり、θ1,θ2<90°)を有して設けられている。またトレンチゲート51が傾斜している側にある隣のトレンチゲート51と、その傾斜方向が対向するように設けられている。これにより、所定の隣合うトレンチゲート51のn−層1に位置する底部の間隔(図中Aで示す。)は、底部以外の部分の間隔(図中に一例としてBで示す。)より狭くなる。
Then, from the surface of the
また、pベース層2の表面内には、トレンチゲート51の傾斜側に、トレンチゲート51に隣接して、第1導電型の第1の半導体領域であるn+エミッタ領域4が選択的に設けられている。さらに、n+エミッタ領域4の大部分とトレンチゲート51を覆うように層間絶縁膜5が設けられ、またn+エミッタ領域4の層間絶縁膜5に覆われていない部分、層間絶縁膜5およびpベース層2を覆うように、第1の主電極であるエミッタ電極6が設けられている。
In the surface of the
一方、n−層1の第2の主面(図中における下側の面)上には、第2導電型の第3の半導体層であるp+コレクタ層7が設けられ、さらにp+コレクタ層7上には、第2の主電極であるコレクタ電極8が設けられている。なお図53において、実施の形態1の図1に示したものと同一または相当するものについては、同一の符号を付している。
On the other hand, n - on the second major surface of the layer 1 (the lower surface in the figure) is, the p + collector layer 7 is provided a third semiconductor layer of a second conductivity type, further p + collector On the
次に、図53に示したトレンチゲート型IGBTの製造方法を、図54〜図63を参照して説明する。なお、図54〜図63において、実施の形態1に係る図2〜図17に示したものと同一または相当するものについては、同じ符号を付して説明する。 Next, a method for manufacturing the trench gate type IGBT shown in FIG. 53 will be described with reference to FIGS. 54 to 63, the same or corresponding parts as those shown in FIGS. 2 to 17 according to the first embodiment will be described with the same reference numerals.
まず、図54に示すように、第1導電型の半導体層となるシリコン基板からなるn−層1の一方の面(図中における上方の面)に、素子分離のためのガードリング形成を施したのち、図55に示すように、一方の面の表面内に、第2導電型の第2の半導体層となるpベース層2を形成する。このpベース層2は、イオン注入およびアニ−ルにより形成される。
First, as shown in FIG. 54, a guard ring for element isolation is formed on one surface (upper surface in the drawing) of the n − layer 1 made of the silicon substrate that is the semiconductor layer of the first conductivity type. After that, as shown in FIG. 55, the
次に、図56に示すように、pベース層2の表面内に、第1導電型の第1の半導体領域となるn+エミッタ領域4が選択的に形成される。このn+エミッタ領域4は、イオン注入およびアニ−ルにより形成される。
Next, as shown in FIG. 56, an n + emitter region 4 to be a first conductivity type first semiconductor region is selectively formed in the surface of the
次に、図57および図58に示すように、pベース層2の表面から、n−層1の一方の面対して所定の傾斜を有し、かつn+エミッタ層4が、その傾斜する側に隣接するようにして、n−層1内に達する位置までトレンチ51aが形成される。また所定の隣合うトレンチ51aの傾斜方向が対向するように形成される。なおトレンチ51aは、ドライエッチングにより形成される。この際、ドライエッチングは、n−層1の一方の面に対して所定の傾斜角度を有して行われる。ここでは、シリコン基板であるn−層1は、所定の傾斜角度を有した状態で保持される。
Next, as shown in FIGS. 57 and 58, the surface of the
次に、図59に示すように、トレンチ51aの内面、n+エミッタ領域4上およびpベース層2上に、厚さが100nm程度の酸化膜からなる第1の絶縁膜52を形成する。この第1の絶縁膜52は、熱酸化またはCVDにより形成される。
Next, as shown in FIG. 59, a first insulating
次に、図60に示すように、n+エミッタ領域4上およびpベース層2上の第1の絶縁膜52を除去する。これによりトレンチ51aの内面のみに第1の絶縁膜52が形成されることになり、これはゲート酸化膜51bに相当する。以下では、ゲート酸化膜51bとして説明する。なお、第1の絶縁膜52の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 60, first insulating
次に、図61に示すように、ゲート絶縁膜51bの内部、n+エミッタ領域4上およびpベース層2上に、ポリシリコンなどの導電体である第1の導電体53を形成する。この第1の導電体53は、CVDにより形成される。
Next, as shown in FIG. 61, a
次に、図62に示すように、n+エミッタ層4上およびpベース層2上の第1の導電体53を除去する。これにより、ゲート絶縁膜51bの内部のみに第1の導電体53が形成されることになる。これはゲート電極51cに相当する。以下では、ゲート電極51cとして説明する。そしてトレンチ51a、ゲート絶縁膜51bおよびゲート電極51cによりトレンチゲート51を構成する。なお第1の導電体53の除去は、ドライエッチングまたは平坦化CMPを用いて行われる。
Next, as shown in FIG. 62, the
そして、図63に示すように、n+エミッタ領域4、トレンチゲート51およびpベース層2の上に、被覆性と平坦性の良好なシリケートガラス(BPSG)からなる層間絶縁膜5をCVDにより形成した後、n+エミッタ領域4の一部とpベース層2が露出するように、層間絶縁膜5がドライエッチングを用いて除去される。
Then, as shown in FIG. 63, an
さらに、pベース層2、n+エミッタ領域4の層間絶縁膜5に覆われてない部分および層間絶縁膜5を覆うように、例えばアルミニウムなどの導電体からなる第1の主電極としてのエミッタ電極6が形成される。これによりn+エミッタ領域4とエミッタ電極6は電気的に接続される。なおエミッタ電極6は、スパッタリングにより形成される。
Further, the emitter electrode as the first main electrode made of a conductor such as aluminum so as to cover the
一方、図53に示すように、n−層1の他方の面(図中における下側の面)の表面内には、第2導電型の第3の半導体層となるp+コレクタ層7が形成される。このp+コレクタ層7は、イオン注入およびアニ−ルにより形成される。 On the other hand, as shown in FIG. 53, in the surface of the other surface (the lower surface in the drawing) of n − layer 1, p + collector layer 7 serving as the second semiconductor layer of the second conductivity type is formed. It is formed. The p + collector layer 7 is formed by ion implantation and annealing.
そして、p+コレクタ層7上には、例えばアルミニウムなどの導電体からなる第2の主電極としてのコレクタ電極8が形成される。このコレクタ電極8は、スパッタリングにより形成される。
A
以上により、図53に示す実施の形態5におけるトレンチゲート型IGBTが完成する。なお、図示はしていないが、この実施の形態5に係るトレンチゲート型IGBTの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。 Thus, the trench gate type IGBT according to the fifth embodiment shown in FIG. 53 is completed. Although not shown, in the manufacturing method of the trench gate type IGBT according to the fifth embodiment, photoetching is performed before etching or ion implantation.
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図53に示すトレンチゲート型IGBTが完成すればよいのであって、例えば、pベース層2はn−層1の表面にイオン注入などにより形成する工程を示したが、n−層1上にpベース層2を形成してもよい。またpベース層2およびn+エミッタ領域4はトレンチゲート51を形成する前に形成する工程を示したが、トレンチゲート51を形成した後にpベース層2およびn+エミッタ領域4を形成してもよい。またn型の基板であるn−層1を基礎にしたが、p+コレクタ層7をp型の基板とし、このp型の基板を基礎にしてもよい。この場合p型の基板からなるp+コレクタ層7上にn−層1が形成される。
In addition, the manufacturing process shown here is an example, and the manufacturing process is not particularly fixed, and other manufacturing processes are possible. Finally there is a trench gate type IGBT shown in FIG. 53 that may be completed, for example,
次に、本実施の形態5に係るトレンチゲート型IGBTの動作について説明する。 Next, the operation of the trench gate type IGBT according to the fifth embodiment will be described.
エミッタ電極6とコレクタ電極8の間に所定のコレクタ電圧を設定し、エミッタ電極6とゲート電極51cの間にオン状態となる所定のゲート電圧を印加すると、pベース層2におけるチャネル領域がn型に反転しチャネルが形成される。
When a predetermined collector voltage is set between the
このチャネルを通じてエミッタ電極6から電子がn−層1に注入される。そして、この注入された電子により、p+コレクタ層7とn−層1との間が順バイアスされ、p+コレクタ層7から正孔が注入される。その結果、n−層1のインピーダンスが低下し、IGBTの電流容量が向上し、オン状態となる。
Electrons are injected into the n − layer 1 from the
さらに、この実施の形態5においては、n−層1の第1の主面対して所定の傾斜を有したトレンチゲート51を用い、加えて所定の隣合うトレンチゲート51の傾斜方向が対向するようにして、n−層1に位置するそれぞれのトレンチゲート51の底部の間隔が、底部以外の部分の間隔より狭くなるようにしているので、p+コレクタ層7から注入された正孔の移動が制限され、この所定の隣合うトレンチゲート51の底部の間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極6からn−層1に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低減が可能になる。
Furthermore, in the fifth embodiment,
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極6とゲート電極51cの間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、n型に反転したチャネル領域がp型に戻り、エミッタ電極6からの電子の注入が止まる。この電子の注入の停止により、p+コレクタ層7からの正孔の注入も停止する。その後、n−層1に溜まっていた電子と正孔は、それぞれコレクタ電極8およびエミッタ電極6に抜けていくか、あるいは、互いに再結合して消滅する。
Next, the operation from the on state to the off state is as follows. When the gate voltage applied in the ON state between the
なお、この実施の形態5によれば、n−層1の第2の主面上にp+コレクタ層7を形成したものを示したが、実施の形態1の図18に示したように、n−層1とp+コレクタ層7の間に第1導電型の第4の半導体層であるn+バッファ層18を形成してもよい。このn+バッファ層18は、イオン注入およびアニ−ルにより形成される。 According to the fifth embodiment, the p + collector layer 7 is formed on the second main surface of the n − layer 1, but as shown in FIG. 18 of the first embodiment, An n + buffer layer 18 that is a fourth semiconductor layer of the first conductivity type may be formed between the n − layer 1 and the p + collector layer 7. The n + buffer layer 18 is formed by ion implantation and annealing.
また、この実施の形態5によれば、n−層1の第1の主面上にpベース層2を形成したものを示したが、実施の形態1でも示したように、n−層1とpベース層2の間に第1導電型のn層を形成し、n−層1とこのn層により第1導電型の第1の半導体層を構成しててもよい。このn層の形成は、pベース層2を形成する前に、n−層1の上に、CVDによりアモルファスシリコン層またはエピタキシャル層として形成される。なお、アモルファスシリコン層の場合、熱処理により単結晶化を行う。そしてpベース層2は、このn層の表面内に、イオン注入およびアニ−ルにより形成される。
Further, according to the fifth embodiment, the
さらに、この実施の形態5によれば、トレンチ溝51aが傾斜している側のpベース層2の表面内に、トレンチゲート51に隣接してn+エミッタ領域4を形成したものを示したが、トレンチゲート51に隣接して両側に設けてもよく、従来に比して、オン電圧と損失の低減が得られる。
Further, according to the fifth embodiment, the n + emitter region 4 is formed adjacent to the
また、この実施の形態5においても実施の形態1の図19に示したのと同様に、n+エミッタ領域4およびトレンチゲート51を覆うように層間絶縁膜5を設けて、所定の隣合うn+エミッタ領域4の間を、pベース層2の表面内に選択的に設けたn+エミッタ接続領域19により接続し、このn+エミッタ接続領域19がエミッタ電極6と電気的に接続するようにしてもよい。
Also in the fifth embodiment, as shown in FIG. 19 of the first embodiment, an
実施の形態1〜5では、トレンチゲート型IGBTにおいてオン電圧と損失の低減を可能にするトレンチゲート構造について示したが、このトレンチゲート構造をプレーナ型IGBTに応用することも可能であり、オン電圧と損失の低減が可能である。特に、耐圧を高めるために複数のチップを並列接続して使用される高耐圧モジュール(例えば2kV以上)などでは、一部のチップに電流が集中して流れにくくなることによって破壊を起こすことのないように、各チップの通電能力のばらつきを小さくすることが要求されるが、この点、トレンチ型IGBTに比してプレーナ型IGBTの方が構造上ばらつきを小さくすることができ、このような分野におけるプレーナ型IGBTの利用も多いことから、この発明に係るトレンチゲート構造をプレーナ型IGBTに応用することは非常に有用である。以下、プレーナ型IGBTに、この発明に係るトレンチゲート構造を応用した場合について説明する。 In the first to fifth embodiments, the trench gate structure that enables the on-voltage and loss to be reduced in the trench gate type IGBT has been described. However, the trench gate structure can also be applied to the planar type IGBT. Loss can be reduced. In particular, in a high voltage module (for example, 2 kV or more) that is used by connecting a plurality of chips in parallel in order to increase the breakdown voltage, current does not flow due to concentration on a part of the chips so that no breakdown occurs. As described above, it is required to reduce the variation in the current-carrying capacity of each chip. In this respect, the planar IGBT can reduce the variation in structure compared to the trench IGBT, and in such a field Therefore, it is very useful to apply the trench gate structure according to the present invention to a planar IGBT. Hereinafter, the case where the trench gate structure according to the present invention is applied to a planar IGBT will be described.
実施の形態6
この発明の実施の形態6について、図面に基づいて説明する。図64は、この発明の実施の形態6に係る電力用半導体装置であるプレーナ型IGBTの概略断面図である。図64において、プレーナ型IGBTは、第1導電型の第1の半導体層であるn−層61の第1の主面(図中における上側の面)の表面内には、第2導電型の第1の半導体領域であるpベース領域62が選択的に設けられ、さらにpベース領域62の表面内には、第1導電型の第2の半導体領域であるn+エミッタ領域63が選択的に設けられている。
そしてn+エミッタ領域63の表面からn−層61にかけて、トレンチ64aと、このトレンチ64aの内面に設けられた酸化膜からなるトレンチ絶縁膜64bと、さらにこのトレンチ絶縁膜64bの内部を埋めるように設けられたトレンチ電極64cとからなるL字形のエミッタトレンチ64が設けられている。このL字形のエミッタトレンチ64の構成は、実施の形態1で示したL字形のトレンチゲート3を構成するトレンチ3a、ゲート絶縁膜3bおよびゲート電極3cにそれぞれ対応するものである。このL字形のエミッタトレンチ64は、n+エミッタ領域63の表面から、n+エミッタ領域63およびpベース領域62に隣接して、n−層61の第1の主面に対して垂直方向で、n−層61内に達する位置まで設けられ、その下部にn−層61の第1の主面に対して水平方向で、片側に所定の長さ延出した底部64dを有している。またL字形のエミッタトレンチ64の底部64dは、この底部64dの延出側にある隣のL字形のエミッタトレンチ64の底部64dと、その延出方向が対向するように設けられている。これにより、所定の隣合うL字形のエミッタトレンチ64の底部64dの間隔(図中Aで示す。)は、n−層61の第1の主面に対して垂直方向に形成されている部分の間隔(図中Bで示す。)より狭くなる。
Then, from the surface of the n + emitter region 63 to the n − layer 61, a
また、L字形のエミッタトレンチ64の底部64dが延出している側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に、酸化膜からなるゲート絶縁膜65が設けられ、このゲート絶縁膜65上にゲート電極66が設けられている。そしてゲート電極66、ゲート絶縁膜65および大部分のn+エミッタ領域63を覆うように層間絶縁膜67が設けられている。この層間絶縁膜67は、L字形のエミッタトレンチ64の底部64dが延出していない側にも同様に設けられるが、ここにはゲート電極66およびゲート絶縁膜65は設けられていない。
A
さらに、n+エミッタ領域63の層間絶縁膜67が設けられていない部分、層間絶縁膜67およびL字形のエミッタトレンチ64を覆うように第1の主電極であるエミッタ電極68が設けられている。
Further, an
一方、n−層61の第2の主面(図中における下側の面)上には、第2導電型の第2の半導体層であるp+コレクタ層69が設けられ、さらにp+コレクタ層69上には第2の主電極であるコレクタ電極70が設けられている。
On the other hand, on the second main surface (the lower surface in the drawing) of the n − layer 61, a p + collector layer 69 that is a second semiconductor layer of the second conductivity type is provided, and further a p + collector. A
次に、図64に示したプレーナ型IGBTの製造方法を、図65〜図69を参照して説明する。 Next, a method for manufacturing the planar IGBT shown in FIG. 64 will be described with reference to FIGS.
まず、図65に示す構造は、実施の形態1の図15に相当するものであり、実施の形態1の図2から図15で示した製造方法を経て得られるものと同一であるため、この構造に至るまでの説明は省略し、以後の製造方法について説明する。 First, the structure shown in FIG. 65 corresponds to FIG. 15 of the first embodiment, and is the same as that obtained through the manufacturing method shown in FIGS. 2 to 15 of the first embodiment. The description up to the structure is omitted, and the subsequent manufacturing method will be described.
まず、図65に示すようなL字形のエミッタトレンチ64(実施の形態1におけるL字形のトレンチゲート3に相当する。)を形成した後、図66に示すように、第1導電型の第1の半導体層となるn−層61の表面内に、L字形のエミッタトレンチ64に隣接して第2導電型の第1の半導体領域となるpベース領域62が選択的に形成される。このpベース領域62は、イオン注入およびアニ−ルにより形成される。
First, after forming an L-shaped emitter trench 64 (corresponding to the L-shaped
次に、図67に示すように、pベース領域62の表面内に、L字形のエミッタトレンチ64に隣接して第1導電型の第2の半導体領域となるn+エミッタ領域63が選択的に形成される。このn+エミッタ領域63は、イオン注入およびアニ−ルにより形成される。
Next, as shown in FIG. 67, an n + emitter region 63 which becomes a second semiconductor region of the first conductivity type adjacent to the L-shaped
次に、図68に示すように、L字形のエミッタトレンチ64の底部64dが延出している側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に酸化膜からなるゲート絶縁膜65が形成される。このゲート絶縁膜65は、まず全面に熱酸化またはCVDを用いて酸化膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
Next, as shown in FIG. 68, an oxide film is formed on the n − layer 61, the
そして、ゲート絶縁膜65上には、ポリシリコンなどの導電体であるゲート電極66が形成される。このゲート電極66は、まず全面にCVDを用いてポリシリコン膜を形成したのち、不要部分をドライエッチングにより除去することにより形成される。
A
次に、図69に示すように、L字形のエミッタトレンチ64の底部64dが延出している側は、ゲート電極66、ゲート絶縁膜65および大部分のn+エミッタ領域63を覆うように層間絶縁膜67が形成され、L字形のエミッタトレンチ64の底部64dが延出していない側は、n−層61、pベース領域62および大部分のn+エミッタ領域63を覆うように層間絶縁膜67が形成される。この層間絶縁膜67は、被覆性と平坦性の良好なシリケートガラス(BPSG)からなり、まず全面にCVDを用いて形成されたのち、エッチングによりL字形のエミッタトレンチ64とn+エミッタ領域63の一部が露出するように形成される。
Next, as shown in FIG. 69, the side on which the bottom 64 d of the L-shaped
そして、L字形のエミッタトレンチ64、n+エミッタ領域63の露出部分および層間絶縁膜67を覆うように、例えばアルミニウムなどの導電体からなる第1の主電極であるエミッタ電極68が形成される。これによりn+エミッタ領域63、L字形のエミッタトレンチ64のトレンチ電極64cとエミッタ電極68は電気的に接続される。なおエミッタ電極68は、スパッタリングにより形成される。
An
一方、図64に示すように、n−層61の他方の面(図中における下側の面)の表面内には、第2導電型の第2の半導体層となるp+コレクタ層69が形成される。このp+コレクタ層69は、イオン注入およびアニ−ルなどの熱処理により形成される。 On the other hand, as shown in FIG. 64, in the surface of the other surface (lower surface in the drawing) of the n − layer 61, a p + collector layer 69 serving as a second semiconductor layer of the second conductivity type is formed. It is formed. The p + collector layer 69 is formed by heat treatment such as ion implantation and annealing.
そして、p+コレクタ層69上には、例えばアルミニウムなどの導電体からなる第2の主電極であるコレクタ電極70が形成される。このコレクタ電極70は、スパッタリングにより形成される。
On the p + collector layer 69, a
以上により、図64に示す実施の形態6におけるプレーナ型IGBTが完成する。なお、図示はしていないが、この実施の形態6に係るプレーナ型IGBTの製造方法において、エッチングまたはイオン注入を行う場合は、その前に写真製版が行われる。 Thus, the planar IGBT according to the sixth embodiment shown in FIG. 64 is completed. Although not shown, in the planar type IGBT manufacturing method according to the sixth embodiment, photoetching is performed before etching or ion implantation.
なお、ここで示した製造工程は一例を示したものであり、特に製造工程を固定するものではなく、他の製造工程も可能である。最終的に図64に示すプレーナ型IGBTが完成すればよいのであって、例えば、pベース領域62およびn+エミッタ領域63はL字形のエミッタトレンチ64を形成した後に形成する工程を示したが、pベース領域62およびn+エミッタ領域63を形成した後にL字形のエミッタトレンチ64を形成してもよい。またn型の基板であるn−層61をベースにしたが、p+コレクタ層69をp型の基板とし、このp型の基板をベースにしてもよい。この場合p型の基板からなるp+コレクタ層69上にn−層61が形成される。
In addition, the manufacturing process shown here is an example, and the manufacturing process is not particularly fixed, and other manufacturing processes are possible. The planar IGBT shown in FIG. 64 may be finally completed. For example, the
次に、この実施の形態6に係るプレーナ型IGBTの動作について説明する。 Next, the operation of the planar IGBT according to the sixth embodiment will be described.
エミッタ電極68とコレクタ電極70の間に所定のコレクタ電圧を設定し、エミッタ電極68とゲート電極66の間にオン状態となる所定のゲート電圧を印加すると、pベース領域62におけるチャネル領域がn型に反転しチャネルが形成される。また、この時、L字形のエミッタトレンチ64のトレンチ電極64cには、エミッタ電極68と同じ大きさの電圧が印加される。これによって、トレンチとシリコンとの界面に生じるリーク電流が抑制されるので、従来のプレーナ型IGBTに比べて、リーク電流に関して特性が劣るようなこともない。
When a predetermined collector voltage is set between the
次に、このチャネルを通じてエミッタ電極68から電子がn−層61に注入される。そして、この注入された電子により、p+コレクタ層69とn−層61との間が順バイアスされ、p+コレクタ層69から正孔が注入される。その結果、n−層61のインピーダンスが低下し、IGBTの電流容量が向上し、オン状態となる。
Next, electrons are injected into the n − layer 61 from the
さらに、この実施の形態6においては、実施の形態1と同様に、n−層61の第1の主面に対して水平方向で、片側に所定の長さ延出した底部64dを有したL字形のエミッタトレンチ64を用い、加えて所定の隣合うL字形のエミッタトレンチ64の底部64dの延出方向が対向するようにして、それぞれの底部64dの間隔が、n−層61の第1の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしているので、p+コレクタ層69から注入された正孔の移動が制限され、所定の隣合うL字形のエミッタトレンチ64の底部64dの間およびその近傍に正孔が蓄積される。そしてこの蓄積された正孔により、チャネルを通じてエミッタ電極68からn−層61に注入される電子の供給量が増加して、インピーダンスが低下する。その結果、従来に比してオン電圧と損失の低下が可能になる。
Further, in the sixth embodiment, similarly to the first embodiment, L having a
次に、オン状態からオフ状態への動作は、次の通りである。エミッタ電極68とゲート電極66の間にオン状態で印加されたゲート電圧をゼロまたは逆バイアスがかかるようにして、オフ状態に変化させると、n型に反転したチャネル領域がp型に戻り、エミッタ電極68からの電子の注入が止まる。この電子の注入の停止により、p+コレクタ層69からの正孔の注入も停止する。その後、n−層61に溜まっていた電子と正孔は、それぞれコレクタ電極70およびエミッタ電極68に抜けていくか、あるいは、互いに再結合して消滅する。
Next, the operation from the on state to the off state is as follows. When the gate voltage applied in the ON state between the
なお、この実施の形態6によれば、n−層61の第2の主面上にp+コレクタ層69を形成したものを示したが、実施の形態1の図18に示すように、n−層61とp+コレクタ層69の間に第1導電型の第3の半導体層となるn+バッファ層を形成してもよい。このn+バッファ層は、イオン注入およびアニ−ルにより形成される。
According to the sixth embodiment, the p + collector layer 69 is formed on the second main surface of the n − layer 61. However, as shown in FIG. An n + buffer layer serving as a third semiconductor layer of the first conductivity type may be formed between the −
また、この実施の形態6によれば、pベース領域62およびn+エミッタ領域63は、L字形のエミッタトレンチ64の両側に隣接して形成されたものを示したが、特に両側に形成する必要は無く、少なくともL字形のエミッタトレンチ64の底部64dが延出している側に形成されていればよい。
Further, according to the sixth embodiment, the
また、この実施の形態6によれば、L字形のエミッタトレンチ64の底部64dが延出している側にゲート酸化膜65およびゲート電極66を形成したものを示したが、加えてL字形のトレンチゲート4の底部4dが延出していない側に形成しておいてもよい。
Further, according to the sixth embodiment, the
実施の形態7
実施の形態6によれば、実施の形態1で示したL字形のトレンチゲート3の構成に相当するL字形のエミッタトレンチ64をプレーナ型IGBTに適用したものを示したが、図70に示すように、L字形のエミッタトレンチ64を、実施の形態2で示したL字形のトレンチゲート21に相当するL字形のエミッタトレンチ71としてもよい。この場合、L字形のエミッタトレンチ71を構成するトレンチ71a、トレンチ絶縁膜71b、トレンチ電極71cおよび底部71dは、実施の形態2で示したL字形のトレンチゲート21を構成するトレンチ21a、ゲート絶縁膜21b、ゲート電極21cおよび底部21dにそれぞれ対応するものである。この実施の形態7によれば、実施の形態6と同等の動作および効果が得られ、また実施の形態6に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態2および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態7の図69で示した符号のうち、実施の形態6の図63で示したものと同一または相当するものについては、同じ符号を付している。
According to the sixth embodiment, an L-shaped
実施の形態8
実施の形態6によれば、実施の形態1で示したL字形のトレンチゲート3の構成に相当するL字形のエミッタトレンチ64をプレーナ型IGBTに適用したものを示したが、図71に示すように、L字形のエミッタトレンチ64を、実施の形態3で示したT字形のトレンチゲート31に相当するT字形のエミッタトレンチ72としてもよい。この場合、T字形のエミッタトレンチ72を構成するトレンチ72a、トレンチ絶縁膜72bおよびトレンチ電極72cは、実施の形態3で示したT字形のトレンチゲート31を構成するトレンチ31a、ゲート絶縁膜31bおよびゲート電極31cにそれぞれ対応するものである。またこの実施の形態8においては、pベース領域62およびn+エミッタ領域63は、T字形のエミッタトレンチ72の両側に隣接して設けられる。またゲート酸化膜65およびゲート電極66は、T字形のエミッタトレンチ72の両側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に設けられる。そしてこの実施の形態8によれば、実施の形態6と同等の動作および効果が得られる。製造方法については、実施の形態3および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態8の図71で示した符号のうち、実施の形態6の図64で示したものと同一または相当するものについては、同じ符号を付している。
According to the sixth embodiment, an L-shaped
実施の形態9
実施の形態8によれば、実施の形態3で示したT字形のトレンチゲート31の構成に相当するT字形のエミッタトレンチ72をプレーナ型IGBTに適用したものを示したが、図72に示すように、L字形のエミッタトレンチ64を、実施の形態4で示したT字形のトレンチゲート41に相当するT字形のエミッタトレンチ73としてもよい。この場合、T字形のエミッタトレンチ73を構成するトレンチ73a、トレンチ絶縁膜73b、トレンチ電極73cおよび底部73dは、実施の形態4で示したT字形のトレンチゲート41を構成するトレンチ41a、ゲート絶縁膜41b、ゲート電極41cおよび底部41dにそれぞれ対応するものである。またこの実施の形態9においては、実施の形態8と同様に、pベース領域62およびn+エミッタ領域63は、T字形のエミッタトレンチ73の両側に隣接して設けられる。またゲート酸化膜65およびゲート電極66は、T字形のエミッタトレンチ73の両側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に設けられる。そしてこの実施の形態9によれば、実施の形態6と同等の動作および効果が得られる。また実施の形態8に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態2、3および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態9の図72で示した符号のうち、実施の形態6の図64で示したものと同一または相当するものについては、同じ符号を付している。
Embodiment 9
According to the eighth embodiment, the T-shaped
なお実施の形態6〜9によれば、エミッタトレンチをトレンチ、トレンチ酸化膜及びトレンチ電極を有して構成したものを示したが、エミッタトレンチを、例えば酸化物などの絶縁体で構成してもよく、従来に比してオン電圧と損失の低下の効果を得ることができ、さらに一層製造工程が簡略化される効果も得られる。 According to the sixth to ninth embodiments, the emitter trench is configured to include the trench, the trench oxide film, and the trench electrode. However, the emitter trench may be configured of an insulator such as an oxide. It is possible to obtain the effect of lowering the on-voltage and loss as compared with the conventional case, and further obtaining the effect of further simplifying the manufacturing process.
本発明は、電子の供給能力を、従来に比して高めることを可能にした電力用半導体装置として、利用することができる。 INDUSTRIAL APPLICABILITY The present invention can be used as a power semiconductor device that can increase the electron supply capability as compared with the conventional one.
1 第1導電型の第1の半導体層であるn−層、1a 第1のn−層、1b 第2のn−層、2 第2導電型の第2の半導体層であるpベース層、3 L字形のトレンチゲート、3a トレンチ、3b ゲート酸化膜、3c ゲート電極、3d 底部3d、4 第1導電型の第1の半導体領域であるn+エミッタ領域、5 層間絶縁膜、6 第1の主電極であるエミッタ電極、7 第2導電型の第3の半導体層であるp+コレクタ層、8 第2の主電極であるコレクタ電極、11 第1のトレンチ、12 第1の酸化膜、13 第1の導電体、14 第2の酸化膜、15 第2のトレンチ、16 第3の酸化膜、17 第2の導電体。
1 the first semiconductor layer and a n of the first conductivity type - the layer, 1a first n - layer, 1b second n - layer, 2 p base layer is a second semiconductor layer of a second conductivity type, trench gate of 3 L-shaped, 3a trench, 3b gate oxide film, 3c gate electrode,
Claims (2)
前記第1導電型の第1の半導体層の前記第1の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、
前記エミッタトレンチに隣接して前記第1導電型の第1の半導体層の表面内に選択的に設けられた第2導電型の第1の半導体領域と、
前記エミッタトレンチに隣接して前記第2導電型の第1の半導体領域の表面内に選択的に設けられた第1導電型の第2の半導体領域と、
前記第1導電型の第1の半導体層、前記第2導電型の第1の半導体領域および一部の前記第1導電型の第2の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第1の主面上に設けられ、かつ前記第1導電型の第2の半導体領域および前記トレンチ電極と電気的に接続された第1の主電極と、
前記第2の主面上に設けられた第2導電型の第2の半導体層と、
前記第2導電型の第2の半導体層上に形成された第2の主電極とを備え、
前記エミッタトレンチは、前記第1導電型の第2の半導体領域の表面から前記第1の主面に対して垂直方向に前記第1導電型の第1の半導体層内まで形成され、その下部に前記第1の主面に対して平行方向で、片側のみに所定の長さ延出した底部を備えたL字形のエミッタトレンチであり、所定の隣合う前記L字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第2導電型の第1の半導体領域と前記第1導電型の第2の半導体領域は、前記L字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。 A first semiconductor layer of a first conductivity type having a first main surface and a second main surface;
The first conductive type first semiconductor layer is provided so as to reach the inside from the first main surface of the first semiconductor layer, and a predetermined interval between the bottoms is narrower than an interval other than the bottom. A trench, a trench insulating film provided on the inner surface of the trench, an emitter trench having a trench electrode provided to fill the inside of the trench insulating film,
A first semiconductor region of a second conductivity type selectively provided in a surface of the first semiconductor layer of the first conductivity type adjacent to the emitter trench;
A second semiconductor region of a first conductivity type selectively provided in a surface of the first semiconductor region of the second conductivity type adjacent to the emitter trench;
A gate insulating film provided on the first semiconductor layer of the first conductivity type, the first semiconductor region of the second conductivity type, and a part of the second semiconductor region of the first conductivity type;
A gate electrode provided on the gate insulating film;
A first main electrode provided on the first main surface and electrically connected to the second semiconductor region of the first conductivity type and the trench electrode;
A second semiconductor layer of a second conductivity type provided on the second main surface;
A second main electrode formed on the second conductivity type second semiconductor layer,
The emitter trench is formed from the surface of the second semiconductor region of the first conductivity type to the first semiconductor layer of the first conductivity type in a direction perpendicular to the first main surface, and below the first semiconductor layer. An L-shaped emitter trench having a bottom portion extending in a predetermined length only on one side in a direction parallel to the first main surface, and extending the bottom portion of the predetermined adjacent L-shaped emitter trench. It is provided so that the outgoing direction is opposite,
The second conductive type first semiconductor region and the first conductive type second semiconductor region are provided only on the side where the bottom of the L-shaped emitter trench extends. A power semiconductor device.
少なくとも前記L字形のエミッタトレンチの前記底部は絶縁体であることを特徴とする電力用半導体装置。 The power semiconductor device according to claim 1,
At least the bottom of the L-shaped emitter trench is an insulator.
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