JP6834617B2

JP6834617B2 - Semiconductor device

Info

Publication number: JP6834617B2
Application number: JP2017044873A
Authority: JP
Inventors: やよい岩島; タスビルラホマン
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-03-09
Filing date: 2017-03-09
Publication date: 2021-02-24
Anticipated expiration: 2037-03-09
Also published as: JP2018148170A

Description

本明細書で開示する技術は、半導体装置に関し、特に、トレンチゲート構造を有する半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices, particularly to semiconductor devices having a trench gate structure.

ＭＯＳＦＥＴ（Metal-oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）といった絶縁ゲート型の半導体装置において、トレンチゲート構造を有するものが知られている。トレンチゲート構造を有する半導体装置は、上面に複数のトレンチを有する半導体基板と、複数のトレンチ内に設けられた複数のゲート電極と、半導体基板の上面に設けられた上面電極と、複数のゲート電極と上面電極との間に介在し、複数のゲート電極を上面電極から電気的に絶縁する複数の層間絶縁膜とを有する。 Insulated gate type semiconductor devices such as MOSFETs (Metal-oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are known to have a trench gate structure. A semiconductor device having a trench gate structure includes a semiconductor substrate having a plurality of trenches on the upper surface, a plurality of gate electrodes provided in the plurality of trenches, a top surface electrode provided on the upper surface of the semiconductor substrate, and a plurality of gate electrodes. It has a plurality of interlayer insulating films that are interposed between the top electrode and the top electrode and electrically insulate the plurality of gate electrodes from the top electrode.

従来のトレンチゲート構造を有する半導体装置では、各々の層間絶縁膜が半導体基板の上面から突出しているので、それらを覆う上面電極の表面にも凹凸が生じ得る。上面電極の表面に凹凸が生じていると、半導体装置の断続的な通電に伴う熱膨張及び熱収縮に起因して、上面電極にクラックが生じやすくなる。上面電極に生じたクラックは、半導体基板まで成長することがあり、半導体装置の異常や故障を引き起こす要因となり得る。この点に関して、特許文献１には、隣接する層間絶縁膜の間にショットキー電極及び埋め込み電極を設けることによって、それらを覆う上面電極の表面を平坦化する技術が記載されている。 In a conventional semiconductor device having a trench gate structure, since each interlayer insulating film protrudes from the upper surface of the semiconductor substrate, unevenness may occur on the surface of the upper surface electrode covering them. If the surface of the upper surface electrode is uneven, cracks are likely to occur in the upper surface electrode due to thermal expansion and contraction due to intermittent energization of the semiconductor device. The cracks generated in the top electrode may grow to the semiconductor substrate, which may cause an abnormality or failure of the semiconductor device. In this regard, Patent Document 1 describes a technique for flattening the surface of the top electrode that covers the shotkey electrode and the embedded electrode by providing the shotkey electrode and the embedded electrode between the adjacent interlayer insulating films.

特開２０１６−４６３７７号公報Japanese Unexamined Patent Publication No. 2016-46377

特許文献１の技術によると、上面電極の表面が平坦化されることによって、上面電極のクラックに起因する半導体装置の故障を抑制することができる。加えて、特許文献１の技術によると、上面電極が層間絶縁膜に上方（半導体基板の上面に垂直な方向）のみから接触し、層間絶縁膜に側方（半導体基板の上面に平行な方向）からは接触しない。仮に、上面電極が層間絶縁膜に側方から接触していると、上面電極が熱膨張したときに、層間絶縁膜が側方から力を受ける。層間絶縁膜は、側方から力を受けたときに、上方から力を受けた場合と比較して、剥離や移動といった損傷を受けやすく、その結果、半導体装置が故障するおそれがある。そのことから、特許文献１の技術のように、上面電極が層間絶縁膜に上方のみから接触する構造であると、層間絶縁膜の剥離や移動に起因する半導体装置の故障を抑制することもできる。 According to the technique of Patent Document 1, by flattening the surface of the upper surface electrode, it is possible to suppress the failure of the semiconductor device due to the crack of the upper surface electrode. In addition, according to the technique of Patent Document 1, the upper surface electrode contacts the interlayer insulating film only from above (direction perpendicular to the upper surface of the semiconductor substrate) and laterally to the interlayer insulating film (direction parallel to the upper surface of the semiconductor substrate). Do not contact from. If the top electrode is in contact with the interlayer insulating film from the side, the interlayer insulating film receives a force from the side when the top electrode is thermally expanded. When a force is applied from the side, the interlayer insulating film is more susceptible to damage such as peeling or movement as compared with the case where a force is applied from above, and as a result, the semiconductor device may fail. Therefore, if the top electrode has a structure in which the top electrode contacts the interlayer insulating film only from above as in the technique of Patent Document 1, it is possible to suppress a failure of the semiconductor device due to peeling or movement of the interlayer insulating film. ..

しかしながら、特許文献１の技術は、ショットキー電極を有する半導体装置を対象としており、ショットキー電極を有さない半導体装置にそのまま適用することはできない。本明細書は、ショットキー電極の有無にかかわらず、トレンチゲート構造を有する半導体装置において、層間絶縁膜に起因する故障を抑制し得る技術を提供する。 However, the technique of Patent Document 1 is intended for a semiconductor device having a Schottky electrode, and cannot be directly applied to a semiconductor device without a Schottky electrode. The present specification provides a technique capable of suppressing a failure caused by an interlayer insulating film in a semiconductor device having a trench gate structure regardless of the presence or absence of a Schottky electrode.

上記の課題を解決するために、本明細書は半導体装置を開示する。この半導体装置は、トレンチゲート構造を有する半導体装置であって、上面に複数のトレンチを有する半導体基板と、複数のトレンチ内に設けられた複数のゲート電極と、半導体基板の上面に設けられた上面電極と、複数のゲート電極と上面電極との間に介在し、複数のゲート電極を上面電極から電気的に絶縁する複数の層間絶縁膜とを備える。半導体基板は、複数の層間絶縁膜の隣接する各二つの間に、エピタキシャル成長層を有しており、エピタキシャル成長層の上面に対して、複数の層間絶縁膜の各上面が突出していない。言い換えると、エピタキシャル成長層の上面は、層間絶縁膜の上面と同一平面上に位置するか、層間絶縁膜の上面よりも上面電極側に突出している。 To solve the above problems, the present specification discloses a semiconductor device. This semiconductor device is a semiconductor device having a trench gate structure, and is a semiconductor substrate having a plurality of trenches on the upper surface, a plurality of gate electrodes provided in the plurality of trenches, and an upper surface provided on the upper surface of the semiconductor substrate. A plurality of interlayer insulating films are provided between the electrode and the plurality of gate electrodes and the top electrode, and electrically insulate the plurality of gate electrodes from the top electrode. The semiconductor substrate has an epitaxial growth layer between each of two adjacent interlayer insulating films, and the upper surfaces of the plurality of interlayer insulating films do not protrude from the upper surfaces of the epitaxial growth layers. In other words, the upper surface of the epitaxial growth layer is located on the same plane as the upper surface of the interlayer insulating film, or protrudes toward the upper electrode side from the upper surface of the interlayer insulating film.

上記した半導体装置では、隣接する各二つの層間絶縁膜の間が、エピタキシャル成長層によって満たされた構造となっており、上面電極が層間絶縁膜に側方から接触しない。そのことから、前述したように、層間絶縁膜の剥離や移動に起因する半導体装置の故障を抑制することができる。エピタキシャル成長層は、層間絶縁膜よりも厚く形成されてもよいが、両者の厚みが同一であれば、上面電極の表面が平坦化されることで、上面電極のクラックに起因する半導体装置の故障も抑制することができる。 In the above-mentioned semiconductor device, each of the two adjacent interlayer insulating films has a structure filled with an epitaxial growth layer, and the top electrode does not come into contact with the interlayer insulating film from the side. Therefore, as described above, it is possible to suppress the failure of the semiconductor device due to the peeling or movement of the interlayer insulating film. The epitaxial growth layer may be formed thicker than the interlayer insulating film, but if the thicknesses of both are the same, the surface of the top electrode is flattened, so that the semiconductor device may fail due to cracks in the top electrode. It can be suppressed.

実施例の半導体装置１０の平面図を示す。The plan view of the semiconductor device 10 of an Example is shown. 図１中のＩＩ部を拡大して示す図。The figure which shows the part II in FIG. 1 enlarged. エピタキシャル成長層ＥＧを有さない従来技術の構造を示す図。The figure which shows the structure of the prior art which does not have an epitaxial growth layer EG. 図３の従来技術に対する実施例の半導体装置１０の特徴を説明する図。The figure explaining the feature of the semiconductor device 10 of an Example with respect to the prior art of FIG. 半導体装置１０の変形例であって、エピタキシャル成長層ＥＧの厚みを変更したものを示す。A modification of the semiconductor device 10 in which the thickness of the epitaxial growth layer EG is changed is shown. 半導体装置１０の変形例であって、層間絶縁膜２２の幅をトレンチ１２ｔの幅と同じ寸法に変更したものを示す。A modification of the semiconductor device 10 in which the width of the interlayer insulating film 22 is changed to the same size as the width of the trench 12t is shown. 半導体装置１０の変形例であって、層間絶縁膜２２の断面形状を台形形状に変更したものを示す。A modification of the semiconductor device 10 in which the cross-sectional shape of the interlayer insulating film 22 is changed to a trapezoidal shape is shown. 半導体装置１０の変形例であって、層間絶縁膜２２の断面形状を反転させた台形形状に変更したものを示す。A modification of the semiconductor device 10 in which the cross-sectional shape of the interlayer insulating film 22 is changed to a trapezoidal shape is shown. 半導体装置１０の製造方法の一工程を示す図であって、トレンチ１２ｔが形成された半導体基板１２を示す。It is a figure which shows one step of the manufacturing method of the semiconductor device 10, and shows the semiconductor substrate 12 which formed the trench 12t. 半導体装置１０の製造方法の一工程を示す図であって、層間絶縁膜２２が形成された半導体基板１２を示す。It is a figure which shows one step of the manufacturing method of the semiconductor device 10, and shows the semiconductor substrate 12 which the interlayer insulating film 22 was formed | formed. 半導体装置１０の製造方法の一工程を示す図であって、エピタキシャル成長層ＥＧが形成された半導体基板１２を示す。It is a figure which shows one step of the manufacturing method of the semiconductor device 10, and shows the semiconductor substrate 12 which formed the epitaxial growth layer EG. 半導体装置１０の製造方法の一工程を示す図であって、ボディコンタクト領域３６ａが形成された半導体基板１２を示す。It is a figure which shows one step of the manufacturing method of the semiconductor device 10, and shows the semiconductor substrate 12 which formed the body contact region 36a. 他の実施例の半導体装置１００であって、ＲＣ−ＩＧＢＴの構造を有するものを示す。The semiconductor device 100 of another embodiment is shown having an RC-IGBT structure.

図面を参照して、実施例の半導体装置１０とその製造方法について説明する。本実施例の半導体装置１０は、トレンチゲート構造を有するパワー半導体装置であり、後述するように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の構造を有する。特に限定されないが、半導体装置１０は、例えばハイブリッド車、燃料電池車又は電気自動車といった電動型の自動車において、コンバータやインバータといった電力変換回路のスイッチング素子として用いることができる。 The semiconductor device 10 of the embodiment and a manufacturing method thereof will be described with reference to the drawings. The semiconductor device 10 of this embodiment is a power semiconductor device having a trench gate structure, and has an IGBT (Insulated Gate Bipolar Transistor) structure as described later. Although not particularly limited, the semiconductor device 10 can be used as a switching element of a power conversion circuit such as a converter or an inverter in an electric vehicle such as a hybrid vehicle, a fuel cell vehicle or an electric vehicle.

図１、図２に示すように、半導体装置１０は、半導体基板１２を備える。半導体基板１２は、上面１２ａと、上面１２ａの反対側に位置する下面１２ｂとを有する。なお、ここで使用する「上面」及び「下面」との用語は、互いに反対側に位置する二つの面を、便宜的に区別するための表現であり、半導体装置１０の製造時や使用時における姿勢を限定するものではない。本実施例の半導体基板１２は、シリコン（Ｓｉ）の基板である。ただし、半導体基板１２を構成する半導体材料は特に限定されない。 As shown in FIGS. 1 and 2, the semiconductor device 10 includes a semiconductor substrate 12. The semiconductor substrate 12 has an upper surface 12a and a lower surface 12b located on the opposite side of the upper surface 12a. The terms "upper surface" and "lower surface" used here are expressions for conveniently distinguishing two surfaces located on opposite sides from each other, and are used when the semiconductor device 10 is manufactured or used. It does not limit the posture. The semiconductor substrate 12 of this embodiment is a silicon (Si) substrate. However, the semiconductor material constituting the semiconductor substrate 12 is not particularly limited.

半導体装置１０は、半導体基板１２の上面１２ａに設けられた上面電極１４と、半導体基板１２の下面１２ｂに設けられた下面電極１６とをさらに備える。上面電極１４と下面電極１６は、導電性を有する部材である。上面電極１４は、半導体基板１２の上面１２ａにオーミック接触しており、下面電極１６は、半導体基板１２の下面１２ｂにオーミック接触している。上面電極１４及び下面電極１６の材料及び構造は特に限定されない。一例ではあるが、本実施例の上面電極１４は、Ａｌ−Ｓｉ系合金（アルミニウムとシリコンとの合金）で構成された下層１４ａと、ニッケル（Ｎｉ）で構成された上層１４ｂとを有する。 The semiconductor device 10 further includes an upper surface electrode 14 provided on the upper surface 12a of the semiconductor substrate 12 and a lower surface electrode 16 provided on the lower surface 12b of the semiconductor substrate 12. The upper surface electrode 14 and the lower surface electrode 16 are members having conductivity. The upper surface electrode 14 is in ohmic contact with the upper surface 12a of the semiconductor substrate 12, and the lower surface electrode 16 is in ohmic contact with the lower surface 12b of the semiconductor substrate 12. The material and structure of the top electrode 14 and the bottom electrode 16 are not particularly limited. As an example, the top electrode 14 of this embodiment has a lower layer 14a made of an Al—Si alloy (alloy of aluminum and silicon) and an upper layer 14b made of nickel (Ni).

半導体基板１２の上面１２ａには、複数のトレンチ１２ｔが設けられている。複数のトレンチ１２ｔは、互いに平行であって、図１の紙面に垂直な方向に延びている。各々のトレンチ１２ｔ内には、ゲート電極１８とゲート絶縁膜２０が設けられている。ゲート電極１８は、例えばポリシリコンといった、導電性材料で形成されており、ゲート絶縁膜２０は、例えば酸化シリコン（ＳｉＯ_２）といった、絶縁性材料で形成されている。ゲート電極１８は、ゲート絶縁膜２０を介して半導体基板１２に対向している。ゲート電極１８と上面電極１４との間には、層間絶縁膜２２が形成されている。層間絶縁膜２２は、例えば酸化シリコンといった絶縁性材料で形成されており、ゲート電極１８と上面電極１４との間を電気的に絶縁している。なお、層間絶縁膜２２を構成する材料は、絶縁材材料であればよく、特定の材料に限定されない。 A plurality of trenches 12t are provided on the upper surface 12a of the semiconductor substrate 12. The plurality of trenches 12t are parallel to each other and extend in a direction perpendicular to the paper surface of FIG. A gate electrode 18 and a gate insulating film 20 are provided in each trench 12t. The gate electrode 18 is made of a conductive material such as polysilicon, and the gate insulating film 20 is made of an insulating material such as _{silicon oxide (SiO 2).} The gate electrode 18 faces the semiconductor substrate 12 via the gate insulating film 20. An interlayer insulating film 22 is formed between the gate electrode 18 and the top electrode 14. The interlayer insulating film 22 is formed of an insulating material such as silicon oxide, and electrically insulates between the gate electrode 18 and the top electrode 14. The material constituting the interlayer insulating film 22 may be any insulating material, and is not limited to a specific material.

半導体基板１２は、コレクタ領域３２、ドリフト領域３４、ボディ領域３６及びエミッタ領域３８を備える。コレクタ領域３２は、ｐ型の半導体領域である。コレクタ領域３２は、半導体基板１２の下面１２ｂに沿って位置しており、下面１２ｂに露出している。コレクタ領域３２は、半導体基板１２の全体に亘って、層状に広がっている。コレクタ領域３２には、前述した下面電極１６がオーミック接触している。 The semiconductor substrate 12 includes a collector region 32, a drift region 34, a body region 36, and an emitter region 38. The collector region 32 is a p-type semiconductor region. The collector region 32 is located along the lower surface 12b of the semiconductor substrate 12 and is exposed on the lower surface 12b. The collector region 32 extends in layers over the entire semiconductor substrate 12. The bottom electrode 16 described above is in ohmic contact with the collector region 32.

ドリフト領域３４は、ｎ型の半導体領域である。ドリフト領域３４は、コレクタ領域３２上に位置しており、コレクタ領域３２に接している。ドリフト領域３４は、半導体基板１２の全体にわたって、層状に広がっている。ドリフト領域３４におけるｎ型不純物の濃度は、半導体基板１２の厚み方向に沿って一定であってもよいし、連続的又は段階的に変化してもよい。 The drift region 34 is an n-type semiconductor region. The drift region 34 is located on the collector region 32 and is in contact with the collector region 32. The drift region 34 extends in layers over the entire semiconductor substrate 12. The concentration of the n-type impurities in the drift region 34 may be constant along the thickness direction of the semiconductor substrate 12, or may change continuously or stepwise.

ボディ領域３６は、ｐ型の半導体領域である。ボディ領域３６におけるｐ型不純物の濃度は、コレクタ領域３２におけるｐ型不純物の濃度よりも低い。ボディ領域３６は、ドリフト領域３４上に位置しており、ドリフト領域３４に接している。ボディ領域３６は、半導体基板１２の全体にわたって、層状に広がっている。ボディ領域３６は、半導体基板１２の上面１２ａに露出するボディコンタクト領域３６ａを有する。ボディコンタクト領域３６ａにおけるｐ型不純物の濃度は、ボディ領域３６の他の部分におけるｐ型不純物の濃度よりも高い。これにより、ボディコンタクト領域３６ａには、前述した上面電極１４がオーミック接触している。 The body region 36 is a p-type semiconductor region. The concentration of p-type impurities in the body region 36 is lower than the concentration of p-type impurities in the collector region 32. The body region 36 is located on the drift region 34 and is in contact with the drift region 34. The body region 36 extends in layers over the entire semiconductor substrate 12. The body region 36 has a body contact region 36a exposed on the upper surface 12a of the semiconductor substrate 12. The concentration of p-type impurities in the body contact region 36a is higher than the concentration of p-type impurities in other parts of the body region 36. As a result, the above-mentioned upper surface electrode 14 is in ohmic contact with the body contact region 36a.

エミッタ領域３８は、ｎ型の半導体領域である。エミッタ領域３８におけるｎ型不純物の濃度は、ドリフト領域３４におけるｎ型不純物の濃度よりも高い。エミッタ領域３８は、ボディ領域３６上に位置するとともに、半導体基板１２の上面１２ａに露出している。エミッタ領域３８にも、前述した上面電極１４がオーミック接触している。エミッタ領域３８は、ｐ型のボディ領域３６を介して、同じｎ型のドリフト領域３４から隔てられている。エミッタ領域３８は、トレンチ１２ｔの両側に設けられており、隣接する二つのエミッタ領域３８の間に、前述したボディコンタクト領域３６ａが設けられている。 The emitter region 38 is an n-type semiconductor region. The concentration of n-type impurities in the emitter region 38 is higher than the concentration of n-type impurities in the drift region 34. The emitter region 38 is located on the body region 36 and is exposed on the upper surface 12a of the semiconductor substrate 12. The above-mentioned top electrode 14 is also in ohmic contact with the emitter region 38. The emitter region 38 is separated from the same n-type drift region 34 via a p-type body region 36. The emitter region 38 is provided on both sides of the trench 12t, and the body contact region 36a described above is provided between two adjacent emitter regions 38.

トレンチ１２ｔは、半導体基板１２の上面１２ａから、エミッタ領域３８及びボディ領域３６を通過して、ドリフト領域３４まで延びている。ゲート電極１８は、ゲート絶縁膜２０を介して、エミッタ領域３８、ボディ領域３６及びドリフト領域３４に対向している。これにより、上面電極１４に対してゲート電極１８に正の電圧（いわゆるゲート駆動電圧）が印加されると、ゲート電極１８に対向するボディ領域３６に反転層（いわゆるチャネル）が形成される。エミッタ領域３８とドリフト領域３４との間が電気的に接続され、上面電極１４と下面電極１６との間が電気的に導通する。即ち、半導体基板１２のＩＧＢＴ構造がターンオンされる。 The trench 12t extends from the upper surface 12a of the semiconductor substrate 12 to the drift region 34 through the emitter region 38 and the body region 36. The gate electrode 18 faces the emitter region 38, the body region 36, and the drift region 34 via the gate insulating film 20. As a result, when a positive voltage (so-called gate drive voltage) is applied to the gate electrode 18 with respect to the top electrode 14, an inversion layer (so-called channel) is formed in the body region 36 facing the gate electrode 18. The emitter region 38 and the drift region 34 are electrically connected, and the upper surface electrode 14 and the lower surface electrode 16 are electrically conductive. That is, the IGBT structure of the semiconductor substrate 12 is turned on.

図２に示すように、半導体基板１２は、隣接する各二つの層間絶縁膜２２の間に、エピタキシャル成長層ＥＧ（クロスハッチが付された範囲）を有している。エピタキシャル成長層ＥＧは、二つの層間絶縁膜２２の間を埋めるように設けられており、半導体基板１２の上面１２ａ（即ち、エピタキシャル成長層ＥＧの上面）は、層間絶縁膜２２の上面２２ａと同一平面上に位置している。これは、層間絶縁膜２２の上面２２ａを、半導体基板１２の上面１２ａ（即ち、エピタキシャル成長層ＥＧの上面）に対して突出させないためである。このような構造の作用効果について、図３に示す従来の構造と対比して説明する。 As shown in FIG. 2, the semiconductor substrate 12 has an epitaxial growth layer EG (a range in which a cross hatch is attached) between two adjacent interlayer insulating films 22. The epitaxial growth layer EG is provided so as to fill the space between the two interlayer insulating films 22, and the upper surface 12a of the semiconductor substrate 12 (that is, the upper surface of the epitaxial growth layer EG) is on the same plane as the upper surface 22a of the interlayer insulating film 22. Is located in. This is because the upper surface 22a of the interlayer insulating film 22 does not protrude from the upper surface 12a of the semiconductor substrate 12 (that is, the upper surface of the epitaxial growth layer EG). The action and effect of such a structure will be described in comparison with the conventional structure shown in FIG.

図３に示すように、従来のトレンチゲート構造を有する半導体装置では、各々の層間絶縁膜２２が半導体基板１２の上面１２ａから突出している。この場合、隣接する二つの層間絶縁膜２２の間に上面電極１４が存在し、上面電極１４が層間絶縁膜２２に側方（半導体基板１２の上面１２ａに平行な方向）から接触する。上面電極１４が層間絶縁膜２２に側方から接触していると、例えば上面電極１４が熱膨張したときに、層間絶縁膜２２が側方から力Ｆを受ける。層間絶縁膜２２は、側方から力Ｆを受けたときに、剥離や移動といった損傷を受けやすい。その結果、従来の半導体装置では、層間絶縁膜２２の損傷に起因する故障が生じやすいという問題があった。 As shown in FIG. 3, in the conventional semiconductor device having a trench gate structure, each interlayer insulating film 22 protrudes from the upper surface 12a of the semiconductor substrate 12. In this case, the upper surface electrode 14 exists between the two adjacent interlayer insulating films 22, and the upper surface electrode 14 contacts the interlayer insulating film 22 from the side (direction parallel to the upper surface 12a of the semiconductor substrate 12). When the top electrode 14 is in contact with the interlayer insulating film 22 from the side, for example, when the top electrode 14 is thermally expanded, the interlayer insulating film 22 receives a force F from the side. The interlayer insulating film 22 is susceptible to damage such as peeling or movement when a force F is applied from the side. As a result, the conventional semiconductor device has a problem that a failure due to damage to the interlayer insulating film 22 is likely to occur.

特に、上面電極１４が下層１４ａと上層１４ｂを含む積層構造を有する場合、下層１４ａに意図せず形成された欠損部分１５に、上層１４ｂの一部が入り込むことによって、上層１４ｂの材料（ここではニッケル）が層間絶縁膜２２に側方から接触することがある。上面電極１４にこのような異質な部分が局所的に存在していると、層間絶縁膜２２に側方からより大きな力Ｆが作用し得ることが確認されている。即ち、半導体装置１０に故障が生じるおそれも高くなる。 In particular, when the upper surface electrode 14 has a laminated structure including the lower layer 14a and the upper layer 14b, the material of the upper layer 14b (here, here) is obtained by allowing a part of the upper layer 14b to enter the defective portion 15 unintentionally formed in the lower layer 14a. Nickel) may come into contact with the interlayer insulating film 22 from the side. It has been confirmed that when such a foreign portion is locally present on the top electrode 14, a larger force F can act on the interlayer insulating film 22 from the side. That is, there is a high possibility that the semiconductor device 10 will fail.

上記に対して、図４に示すように、本実施例の半導体装置１０では、隣接する二つの層間絶縁膜２２の間が、エピタキシャル成長層ＥＧによって満たされた構造となっており、上面電極１４が層間絶縁膜２２に側方から接触しない。そのことから、上面電極１４が熱膨張したときでも、層間絶縁膜２２に側方からの力Ｆ（図３参照）が加わることがない。これにより、層間絶縁膜２２の剥離や移動に起因する半導体装置１０の故障を抑制することができる。特に、下層１４ａに意図せず形成された欠損部分１５に、上層１４ｂの一部が入り込んでいる場合でも、上面電極１４は層間絶縁膜２２に上方（半導体基板１２の上面１２ａに垂直な方向）から接触するだけであるので、層間絶縁膜２２に側方からの力Ｆが加わることがない。 On the other hand, as shown in FIG. 4, in the semiconductor device 10 of this embodiment, the space between the two adjacent interlayer insulating films 22 is filled with the epitaxial growth layer EG, and the top electrode 14 is formed. Does not come into contact with the interlayer insulating film 22 from the side. Therefore, even when the upper surface electrode 14 is thermally expanded, a force F (see FIG. 3) from the side is not applied to the interlayer insulating film 22. As a result, it is possible to suppress a failure of the semiconductor device 10 due to peeling or movement of the interlayer insulating film 22. In particular, even when a part of the upper layer 14b is inserted into the defective portion 15 unintentionally formed in the lower layer 14a, the upper surface electrode 14 is above the interlayer insulating film 22 (direction perpendicular to the upper surface 12a of the semiconductor substrate 12). Since it only comes into contact with the interlayer insulating film 22, a force F from the side is not applied to the interlayer insulating film 22.

半導体装置１０の構造は、様々に変更することができる。例えば、図５に示すように、二つの層間絶縁膜２２の間に位置する半導体基板１２の上面１２ａ（即ち、エピタキシャル成長層ＥＧの上面）は、層間絶縁膜２２の上面２２ａより突出していてもよい。このような構造であっても、上面電極１４が層間絶縁膜２２に側方から接触せず、層間絶縁膜２２の剥離や移動といった損傷が抑制される。但し、図２に示すように、半導体基板１２の上面１２ａと層間絶縁膜２２の上面２２ａが同一平面上に位置していると、上面電極１４の表面も平坦になることから、例えば上面電極１４におけるクラックの発生といった他の不具合を抑制することもできる。 The structure of the semiconductor device 10 can be changed in various ways. For example, as shown in FIG. 5, the upper surface 12a of the semiconductor substrate 12 (that is, the upper surface of the epitaxial growth layer EG) located between the two interlayer insulating films 22 may protrude from the upper surface 22a of the interlayer insulating film 22. .. Even with such a structure, the top electrode 14 does not come into contact with the interlayer insulating film 22 from the side, and damage such as peeling or movement of the interlayer insulating film 22 is suppressed. However, as shown in FIG. 2, when the upper surface 12a of the semiconductor substrate 12 and the upper surface 22a of the interlayer insulating film 22 are located on the same plane, the surface of the upper surface electrode 14 also becomes flat. Therefore, for example, the upper surface electrode 14 It is also possible to suppress other defects such as the occurrence of cracks in.

上記に加え、又は代えて、図６−図８に示すように、層間絶縁膜２２の構造についても、様々に変更することができる。例えば、図６に示すように、層間絶縁膜２２の幅は、トレンチ１２ｔの幅と同じであってもよい。即ち、層間絶縁膜２２の幅は、トレンチ１２ｔの幅以上であればよく、様々に設計変更を行うことができる。また、図７、図８に示すように、層間絶縁膜２２の断面形状も特に限定されず、例えば図７に示すように、半導体基板１２側から上面電極１４側に向けてその幅が減少する台形形状であってよい。あるいは、図８に示すように、半導体基板１２側から上面電極１４側に向けてその幅が増加する大径形状であってもよい。また、層間絶縁膜２２の断面形状は、矩形形状や台形形状に限定されず、他の形状であってもよい。 In addition to or instead of the above, the structure of the interlayer insulating film 22 can be variously changed as shown in FIGS. 6-8. For example, as shown in FIG. 6, the width of the interlayer insulating film 22 may be the same as the width of the trench 12t. That is, the width of the interlayer insulating film 22 may be equal to or greater than the width of the trench 12t, and various design changes can be made. Further, as shown in FIGS. 7 and 8, the cross-sectional shape of the interlayer insulating film 22 is also not particularly limited, and as shown in FIG. 7, for example, the width thereof decreases from the semiconductor substrate 12 side to the upper surface electrode 14 side. It may be trapezoidal. Alternatively, as shown in FIG. 8, it may have a large diameter shape in which the width increases from the semiconductor substrate 12 side toward the top electrode 14 side. Further, the cross-sectional shape of the interlayer insulating film 22 is not limited to a rectangular shape or a trapezoidal shape, and may be another shape.

次に、図９−１２を参照して、半導体装置１０の製造方法について説明する。図９に示すように、先ず、半導体基板１２の上面１２ａに、複数のトレンチ１２ｔを形成する。詳しくは、先ず、ドリフト領域３４となるｎ型の半導体基板１２（通常は、半導体ウエハ）を用意し、その上面１２ａからｐ型不純物をイオン注入する。それにより、ボディ領域３６が形成される。次いで、半導体基板１２の上面１２ａの一部からｎ型不純物をイオン注入して、複数のエミッタ領域３８を形成する。そして、エミッタ領域３８を形成した位置に合わせて、半導体基板１２の上面１２ａに複数のトレンチ１２ｔを形成する。トレンチ１２ｔの形成は、例えばドライエッチングによって行うことができる。 Next, a method of manufacturing the semiconductor device 10 will be described with reference to FIGS. 9-12. As shown in FIG. 9, first, a plurality of trenches 12t are formed on the upper surface 12a of the semiconductor substrate 12. Specifically, first, an n-type semiconductor substrate 12 (usually a semiconductor wafer) to be a drift region 34 is prepared, and p-type impurities are ion-implanted from the upper surface 12a thereof. As a result, the body region 36 is formed. Next, n-type impurities are ion-implanted from a part of the upper surface 12a of the semiconductor substrate 12 to form a plurality of emitter regions 38. Then, a plurality of trenches 12t are formed on the upper surface 12a of the semiconductor substrate 12 according to the position where the emitter region 38 is formed. The trench 12t can be formed by, for example, dry etching.

次に、図１０に示すように、各々のトレンチ１２ｔ内に、ゲート絶縁膜２０とゲート電極１８とを形成する。前述したように、ゲート絶縁膜２０は、例えば酸化シリコンによって形成することができ、ゲート電極１８は、例えばポリシリコンによって形成することができる。その後、各々のトレンチ１２ｔを塞ぎ、ゲート電極１８が覆われるように、複数の層間絶縁膜２２を形成する。層間絶縁膜２２の形成では、一例ではあるが、先ず半導体基板１２の上面１２ａの全体に層間絶縁膜２２が形成され、次に不要な部分が選択的にエッチングされることによって、複数の層間絶縁膜２２がパターニングされる。なお、複数の層間絶縁膜２２は、それぞれが完全に独立していなくてもよく、一又は複数の箇所において互いに接続されていてもよい。 Next, as shown in FIG. 10, a gate insulating film 20 and a gate electrode 18 are formed in each trench 12t. As described above, the gate insulating film 20 can be formed of, for example, silicon oxide, and the gate electrode 18 can be formed of, for example, polysilicon. After that, a plurality of interlayer insulating films 22 are formed so as to close each trench 12t and cover the gate electrode 18. In the formation of the interlayer insulating film 22, although it is an example, a plurality of interlayer insulating films 22 are first formed on the entire upper surface 12a of the semiconductor substrate 12 and then the unnecessary portions are selectively etched. The film 22 is patterned. The plurality of interlayer insulating films 22 may not be completely independent of each other, and may be connected to each other at one or a plurality of locations.

次に、図１１に示すように、半導体基板１２の上面１２ａをエピタキシャル成長させて、隣接する二つの層間絶縁膜２２の間にエピタキシャル成長層ＥＧを形成する。これにより、エピタキシャル成長層ＥＧに対して、層間絶縁膜２２が突出しなくなる。なお、前述したように、エピタキシャル成長層ＥＧを、層間絶縁膜２２に対して突出させてもよい。あるいは、エピタキシャル成長層ＥＧを十分な厚みで形成した後に、エピタキシャル成長層ＥＧの余剰部分を除去することによって、層間絶縁膜２２を含む半導体基板１２の上面１２ａを平坦化してもよい。 Next, as shown in FIG. 11, the upper surface 12a of the semiconductor substrate 12 is epitaxially grown to form an epitaxial growth layer EG between two adjacent interlayer insulating films 22. As a result, the interlayer insulating film 22 does not protrude from the epitaxial growth layer EG. As described above, the epitaxial growth layer EG may be projected from the interlayer insulating film 22. Alternatively, the upper surface 12a of the semiconductor substrate 12 including the interlayer insulating film 22 may be flattened by forming the epitaxial growth layer EG with a sufficient thickness and then removing the excess portion of the epitaxial growth layer EG.

半導体基板１２の上面１２ａをエピタキシャル成長させると、先に形成したエミッタ領域３８がエピタキシャル成長層ＥＧによって覆われてしまう。そのことから、本実施例の製造方法では、エピタキシャル成長層ＥＧを形成する際に、エミッタ領域３８と同じ濃度で、ｎ型不純物をエピタキシャル成長層ＥＧに導入する。即ち、比較的に多くのｎ型不純物を含むエピタキシャル成長層ＥＧを形成する。これにより、エミッタ領域３８は、半導体基板１２の上面１２ａまで拡大され、エピタキシャル成長層ＥＧが形成された後も、半導体基板１２の上面１２ａに露出する。なお、他の実施形態として、エピタキシャル成長層ＥＧを形成した後に、ｎ型不純物のイオン注入を行うことによって、エミッタ領域３８を半導体基板１２の上面１２ａまで拡大させてもよい。 When the upper surface 12a of the semiconductor substrate 12 is epitaxially grown, the previously formed emitter region 38 is covered with the epitaxial growth layer EG. Therefore, in the production method of this embodiment, when the epitaxial growth layer EG is formed, n-type impurities are introduced into the epitaxial growth layer EG at the same concentration as the emitter region 38. That is, an epitaxial growth layer EG containing a relatively large amount of n-type impurities is formed. As a result, the emitter region 38 is expanded to the upper surface 12a of the semiconductor substrate 12, and is exposed on the upper surface 12a of the semiconductor substrate 12 even after the epitaxial growth layer EG is formed. As another embodiment, the emitter region 38 may be expanded to the upper surface 12a of the semiconductor substrate 12 by implanting n-type impurities in ions after forming the epitaxial growth layer EG.

本実施例の製造方法では、半導体基板１２の平坦な上面１２ａに層間絶縁膜２２を形成し、次いでエピタキシャル成長層ＥＧを形成することから、二つの層間絶縁膜２２の間は全てエピタキシャル成長層ＥＧとなる。しかしながら、他の実施形態として、層間絶縁膜２２を形成する位置に合わせて、半導体基板１２の上面１２ａに、予め凹部を形成してもよい。そして、その凹部内に層間絶縁膜２２を形成し、凹部から突出する層間絶縁膜２２の上部の高さに合わせて、エピタキシャル成長層ＥＧを形成してもよい。このような態様によっても、エピタキシャル成長層ＥＧの上面に対して、層間絶縁膜２２の上面２２ａが突出することを避けることができる。この場合、二つの層間絶縁膜２２の間では、厚み方向の一部の範囲のみが、エピタキシャル成長層ＥＧによって構成され、層間絶縁膜２２の厚みよりも、エピタキシャル成長層ＥＧの厚み方が小さくなり得る。 In the manufacturing method of this embodiment, the interlayer insulating film 22 is formed on the flat upper surface 12a of the semiconductor substrate 12 and then the epitaxial growth layer EG is formed. Therefore, the dielectric growth layer EG is formed between the two interlayer insulating films 22. .. However, as another embodiment, a recess may be formed in advance on the upper surface 12a of the semiconductor substrate 12 in accordance with the position where the interlayer insulating film 22 is formed. Then, the interlayer insulating film 22 may be formed in the recess, and the epitaxial growth layer EG may be formed in accordance with the height of the upper portion of the interlayer insulating film 22 protruding from the recess. Even in such an embodiment, it is possible to prevent the upper surface 22a of the interlayer insulating film 22 from protruding from the upper surface of the epitaxial growth layer EG. In this case, between the two interlayer insulating films 22, only a part of the thickness direction is composed of the epitaxial growth layer EG, and the thickness of the epitaxial growth layer EG may be smaller than the thickness of the interlayer insulating film 22.

次に、図１２に示すように、半導体基板１２の上面１２ａからｐ型不純物をイオン注入することによって、ボディコンタクト領域３６ａを形成する。ここで、本実施例の製造方法によると、この段階のエピタキシャル成長層ＥＧには、比較的に多くのｎ型不純物が導入されている。従って、ボディコンタクト領域３６ａを形成するイオン注入では、エピタキシャル成長層ＥＧに含まれるｎ型不純物加味した濃度で、ｐ型不純物が導入される必要がある。なお、ボディコンタクト領域３６ａは、必ずしも限定されないが、エピタキシャル成長層ＥＧとその下方に位置する範囲との両者に亘って形成される。この場合、エピタキシャル成長層ＥＧと、その下方に位置する範囲との間で、ｐ型不純物を導入する濃度を相違させてもよく、これによって、ボディコンタクト領域３６ａにおけるキャリア濃度の均一化を図ってもよい。 Next, as shown in FIG. 12, the body contact region 36a is formed by ion-implanting p-type impurities from the upper surface 12a of the semiconductor substrate 12. Here, according to the production method of this example, a relatively large amount of n-type impurities are introduced into the epitaxial growth layer EG at this stage. Therefore, in the ion implantation that forms the body contact region 36a, it is necessary to introduce the p-type impurities at a concentration that includes the n-type impurities contained in the epitaxial growth layer EG. The body contact region 36a is not necessarily limited, but is formed over both the epitaxial growth layer EG and the range located below the epitaxial growth layer EG. In this case, the concentration at which the p-type impurity is introduced may be different between the epitaxial growth layer EG and the range located below the epitaxial growth layer EG, whereby the carrier concentration in the body contact region 36a may be made uniform. Good.

次に、図示省略するが、半導体基板１２の上面１２ａ側に上面電極１４を形成し、必要に応じて保護膜（図示省略）の形成といった他の工程を実施する。その後、半導体基板１２の下面１２ｂからｐ型不純物を導入して、コレクタ領域３２を形成する。そして、半導体基板１２の下面１２ｂ側に下面電極１６を形成する。ここでは説明を省略するが、本実施例の製造方法では、熱処理や洗浄処理といった各種の処理が、必要に応じて適時に実施されてもよい。 Next, although not shown, the upper surface electrode 14 is formed on the upper surface 12a side of the semiconductor substrate 12, and other steps such as forming a protective film (not shown) are performed if necessary. After that, p-type impurities are introduced from the lower surface 12b of the semiconductor substrate 12 to form the collector region 32. Then, the lower surface electrode 16 is formed on the lower surface 12b side of the semiconductor substrate 12. Although description is omitted here, in the production method of this embodiment, various treatments such as heat treatment and cleaning treatment may be carried out in a timely manner as needed.

以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。例えば、図１３に示すように、本実施例で説明した層間絶縁膜２２に関する構造は、還流ダイオードが一体的に形成されたＲＣ（Reverse Conducting）−ＩＧＢＴの構造を有する半導体装置１００にも採用することができる。この半導体装置１００は、前述した半導体装置１０と比較して、コレクタ領域３２の一部がｎ型のアノード領域４０に変更された構造を有する。ｎ型のアノード領域４０におけるｐ型不純物の濃度は、ドリフト領域３４におけるｎ型不純物の濃度よりも高く、下面電極１６はアノード領域４０にもオーミック接触している。コレクタ領域３２とアノード領域４０との比率や配置については、従来のＲＣ−ＩＧＢＴと同様に、様々に設計することができる。 Although specific examples of the present technology have been described in detail above, these are merely examples and do not limit the scope of claims. For example, as shown in FIG. 13, the structure relating to the interlayer insulating film 22 described in this embodiment is also adopted in the semiconductor device 100 having an RC (Reverse Conducting) -IGBT structure in which a freewheeling diode is integrally formed. be able to. The semiconductor device 100 has a structure in which a part of the collector region 32 is changed to an n-type anode region 40 as compared with the semiconductor device 10 described above. The concentration of p-type impurities in the n-type anode region 40 is higher than the concentration of n-type impurities in the drift region 34, and the bottom electrode 16 is also in ohmic contact with the anode region 40. The ratio and arrangement of the collector region 32 and the anode region 40 can be variously designed in the same manner as in the conventional RC-IGBT.

加えて、本実施例で説明した層間絶縁膜２２に関する構造は、ＩＧＢＴに限定されず、例えばＭＯＳＦＥＴといった、トレンチゲート構造を有する様々な半導体装置にも採用可能であって、同様の効果を期待することができる。本明細書が開示する技術は、例えば半導体基板１２の内部構造等によって、その採用が限定されるものではない。 In addition, the structure relating to the interlayer insulating film 22 described in this embodiment is not limited to the IGBT, and can be adopted in various semiconductor devices having a trench gate structure such as a MOSFET, and the same effect is expected. be able to. The technology disclosed in the present specification is not limited in its adoption depending on, for example, the internal structure of the semiconductor substrate 12.

本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.

１０、１００：半導体装置
１２：半導体基板
１２ａ：半導体基板の上面
１２ｂ：半導体基板の下面
１２ｔ：半導体基板のトレンチ
１４：上面電極
１６：下面電極
１８：ゲート電極
２０：ゲート絶縁膜
２２：層間絶縁膜
２２ａ：層間絶縁膜の上面
３２：コレクタ領域
３４：ドリフト領域
３６：ボディ領域
３６ａ：ボディコンタクト領域
３８：エミッタ領域
４０：アノード領域
１００：半導体装置
ＥＧ：エピタキシャル成長層 10, 100: Semiconductor device 12: Semiconductor substrate 12a: Upper surface 12b of semiconductor substrate: Lower surface 12t of semiconductor substrate: Trench 14 of semiconductor substrate: Upper surface electrode 16: Lower surface electrode 18: Gate electrode 20: Gate insulating film 22: Interlayer insulating film 22a: Upper surface of interlayer insulating film 32: Collector region 34: Drift region 36: Body region 36a: Body contact region 38: Emitter region 40: Anode region 100: Semiconductor device EG: epitaxial growth layer

Claims

A semiconductor device having a trench gate structure
A semiconductor substrate with multiple trenches on the top surface,
A plurality of gate electrodes provided in the plurality of trenches, and
An upper surface electrode provided on the upper surface of the semiconductor substrate and
A plurality of interlayer insulating films that are interposed between the plurality of gate electrodes and the top electrode and electrically insulate the plurality of gate electrodes from the top electrode.
With
The semiconductor substrate has an epitaxial growth layer between two adjacent two of the plurality of interlayer insulating films.
Each upper surface of the plurality of interlayer insulating films does not project from the upper surface of the epitaxial growth layer.
A semiconductor device in which each of the plurality of interlayer insulating films has a width larger than that of the trench provided with the interlayer insulating film.

A method for manufacturing a semiconductor device having a trench gate structure.
The process of preparing a semiconductor substrate having multiple trenches on the upper surface,
The step of forming a plurality of gate electrodes in the plurality of trenches and
A step of forming a plurality of interlayer insulating films so as to close the plurality of trenches and cover the plurality of gate electrodes.
A step of epitaxially growing the upper surface of the semiconductor substrate to form an epitaxial growth layer between each of two adjacent interlayer insulating films.
A step of forming a top electrode on the top surface of the semiconductor substrate after the epitaxial growth layer is formed, and
With
A method for manufacturing a semiconductor device, in which in the step of forming the epitaxial growth layer, the epitaxial growth layer is grown until the upper surfaces of the plurality of interlayer insulating films do not protrude from the upper surface of the epitaxial growth layer.