JP6834617B2 - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 133
- 239000011229 interlayer Substances 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 72
- 239000010410 layer Substances 0.000 claims description 58
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 description 20
- 210000000746 body region Anatomy 0.000 description 14
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000011282 treatment Methods 0.000 description 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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Description
本明細書で開示する技術は、半導体装置に関し、特に、トレンチゲート構造を有する半導体装置に関する。 The techniques disclosed herein relate to semiconductor devices, particularly to semiconductor devices having a trench gate structure.
MOSFET(Metal-oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)といった絶縁ゲート型の半導体装置において、トレンチゲート構造を有するものが知られている。トレンチゲート構造を有する半導体装置は、上面に複数のトレンチを有する半導体基板と、複数のトレンチ内に設けられた複数のゲート電極と、半導体基板の上面に設けられた上面電極と、複数のゲート電極と上面電極との間に介在し、複数のゲート電極を上面電極から電気的に絶縁する複数の層間絶縁膜とを有する。 Insulated gate type semiconductor devices such as MOSFETs (Metal-oxide-Semiconductor Field-Effect Transistors) and IGBTs (Insulated Gate Bipolar Transistors) are known to have a trench gate structure. A semiconductor device having a trench gate structure includes a semiconductor substrate having a plurality of trenches on the upper surface, a plurality of gate electrodes provided in the plurality of trenches, a top surface electrode provided on the upper surface of the semiconductor substrate, and a plurality of gate electrodes. It has a plurality of interlayer insulating films that are interposed between the top electrode and the top electrode and electrically insulate the plurality of gate electrodes from the top electrode.
従来のトレンチゲート構造を有する半導体装置では、各々の層間絶縁膜が半導体基板の上面から突出しているので、それらを覆う上面電極の表面にも凹凸が生じ得る。上面電極の表面に凹凸が生じていると、半導体装置の断続的な通電に伴う熱膨張及び熱収縮に起因して、上面電極にクラックが生じやすくなる。上面電極に生じたクラックは、半導体基板まで成長することがあり、半導体装置の異常や故障を引き起こす要因となり得る。この点に関して、特許文献1には、隣接する層間絶縁膜の間にショットキー電極及び埋め込み電極を設けることによって、それらを覆う上面電極の表面を平坦化する技術が記載されている。 In a conventional semiconductor device having a trench gate structure, since each interlayer insulating film protrudes from the upper surface of the semiconductor substrate, unevenness may occur on the surface of the upper surface electrode covering them. If the surface of the upper surface electrode is uneven, cracks are likely to occur in the upper surface electrode due to thermal expansion and contraction due to intermittent energization of the semiconductor device. The cracks generated in the top electrode may grow to the semiconductor substrate, which may cause an abnormality or failure of the semiconductor device. In this regard, Patent Document 1 describes a technique for flattening the surface of the top electrode that covers the shotkey electrode and the embedded electrode by providing the shotkey electrode and the embedded electrode between the adjacent interlayer insulating films.
特許文献1の技術によると、上面電極の表面が平坦化されることによって、上面電極のクラックに起因する半導体装置の故障を抑制することができる。加えて、特許文献1の技術によると、上面電極が層間絶縁膜に上方(半導体基板の上面に垂直な方向)のみから接触し、層間絶縁膜に側方(半導体基板の上面に平行な方向)からは接触しない。仮に、上面電極が層間絶縁膜に側方から接触していると、上面電極が熱膨張したときに、層間絶縁膜が側方から力を受ける。層間絶縁膜は、側方から力を受けたときに、上方から力を受けた場合と比較して、剥離や移動といった損傷を受けやすく、その結果、半導体装置が故障するおそれがある。そのことから、特許文献1の技術のように、上面電極が層間絶縁膜に上方のみから接触する構造であると、層間絶縁膜の剥離や移動に起因する半導体装置の故障を抑制することもできる。 According to the technique of Patent Document 1, by flattening the surface of the upper surface electrode, it is possible to suppress the failure of the semiconductor device due to the crack of the upper surface electrode. In addition, according to the technique of Patent Document 1, the upper surface electrode contacts the interlayer insulating film only from above (direction perpendicular to the upper surface of the semiconductor substrate) and laterally to the interlayer insulating film (direction parallel to the upper surface of the semiconductor substrate). Do not contact from. If the top electrode is in contact with the interlayer insulating film from the side, the interlayer insulating film receives a force from the side when the top electrode is thermally expanded. When a force is applied from the side, the interlayer insulating film is more susceptible to damage such as peeling or movement as compared with the case where a force is applied from above, and as a result, the semiconductor device may fail. Therefore, if the top electrode has a structure in which the top electrode contacts the interlayer insulating film only from above as in the technique of Patent Document 1, it is possible to suppress a failure of the semiconductor device due to peeling or movement of the interlayer insulating film. ..
しかしながら、特許文献1の技術は、ショットキー電極を有する半導体装置を対象としており、ショットキー電極を有さない半導体装置にそのまま適用することはできない。本明細書は、ショットキー電極の有無にかかわらず、トレンチゲート構造を有する半導体装置において、層間絶縁膜に起因する故障を抑制し得る技術を提供する。 However, the technique of Patent Document 1 is intended for a semiconductor device having a Schottky electrode, and cannot be directly applied to a semiconductor device without a Schottky electrode. The present specification provides a technique capable of suppressing a failure caused by an interlayer insulating film in a semiconductor device having a trench gate structure regardless of the presence or absence of a Schottky electrode.
上記の課題を解決するために、本明細書は半導体装置を開示する。この半導体装置は、トレンチゲート構造を有する半導体装置であって、上面に複数のトレンチを有する半導体基板と、複数のトレンチ内に設けられた複数のゲート電極と、半導体基板の上面に設けられた上面電極と、複数のゲート電極と上面電極との間に介在し、複数のゲート電極を上面電極から電気的に絶縁する複数の層間絶縁膜とを備える。半導体基板は、複数の層間絶縁膜の隣接する各二つの間に、エピタキシャル成長層を有しており、エピタキシャル成長層の上面に対して、複数の層間絶縁膜の各上面が突出していない。言い換えると、エピタキシャル成長層の上面は、層間絶縁膜の上面と同一平面上に位置するか、層間絶縁膜の上面よりも上面電極側に突出している。 To solve the above problems, the present specification discloses a semiconductor device. This semiconductor device is a semiconductor device having a trench gate structure, and is a semiconductor substrate having a plurality of trenches on the upper surface, a plurality of gate electrodes provided in the plurality of trenches, and an upper surface provided on the upper surface of the semiconductor substrate. A plurality of interlayer insulating films are provided between the electrode and the plurality of gate electrodes and the top electrode, and electrically insulate the plurality of gate electrodes from the top electrode. The semiconductor substrate has an epitaxial growth layer between each of two adjacent interlayer insulating films, and the upper surfaces of the plurality of interlayer insulating films do not protrude from the upper surfaces of the epitaxial growth layers. In other words, the upper surface of the epitaxial growth layer is located on the same plane as the upper surface of the interlayer insulating film, or protrudes toward the upper electrode side from the upper surface of the interlayer insulating film.
上記した半導体装置では、隣接する各二つの層間絶縁膜の間が、エピタキシャル成長層によって満たされた構造となっており、上面電極が層間絶縁膜に側方から接触しない。そのことから、前述したように、層間絶縁膜の剥離や移動に起因する半導体装置の故障を抑制することができる。エピタキシャル成長層は、層間絶縁膜よりも厚く形成されてもよいが、両者の厚みが同一であれば、上面電極の表面が平坦化されることで、上面電極のクラックに起因する半導体装置の故障も抑制することができる。 In the above-mentioned semiconductor device, each of the two adjacent interlayer insulating films has a structure filled with an epitaxial growth layer, and the top electrode does not come into contact with the interlayer insulating film from the side. Therefore, as described above, it is possible to suppress the failure of the semiconductor device due to the peeling or movement of the interlayer insulating film. The epitaxial growth layer may be formed thicker than the interlayer insulating film, but if the thicknesses of both are the same, the surface of the top electrode is flattened, so that the semiconductor device may fail due to cracks in the top electrode. It can be suppressed.
図面を参照して、実施例の半導体装置10とその製造方法について説明する。本実施例の半導体装置10は、トレンチゲート構造を有するパワー半導体装置であり、後述するように、IGBT(Insulated Gate Bipolar Transistor)の構造を有する。特に限定されないが、半導体装置10は、例えばハイブリッド車、燃料電池車又は電気自動車といった電動型の自動車において、コンバータやインバータといった電力変換回路のスイッチング素子として用いることができる。
The
図1、図2に示すように、半導体装置10は、半導体基板12を備える。半導体基板12は、上面12aと、上面12aの反対側に位置する下面12bとを有する。なお、ここで使用する「上面」及び「下面」との用語は、互いに反対側に位置する二つの面を、便宜的に区別するための表現であり、半導体装置10の製造時や使用時における姿勢を限定するものではない。本実施例の半導体基板12は、シリコン(Si)の基板である。ただし、半導体基板12を構成する半導体材料は特に限定されない。
As shown in FIGS. 1 and 2, the
半導体装置10は、半導体基板12の上面12aに設けられた上面電極14と、半導体基板12の下面12bに設けられた下面電極16とをさらに備える。上面電極14と下面電極16は、導電性を有する部材である。上面電極14は、半導体基板12の上面12aにオーミック接触しており、下面電極16は、半導体基板12の下面12bにオーミック接触している。上面電極14及び下面電極16の材料及び構造は特に限定されない。一例ではあるが、本実施例の上面電極14は、Al−Si系合金(アルミニウムとシリコンとの合金)で構成された下層14aと、ニッケル(Ni)で構成された上層14bとを有する。
The
半導体基板12の上面12aには、複数のトレンチ12tが設けられている。複数のトレンチ12tは、互いに平行であって、図1の紙面に垂直な方向に延びている。各々のトレンチ12t内には、ゲート電極18とゲート絶縁膜20が設けられている。ゲート電極18は、例えばポリシリコンといった、導電性材料で形成されており、ゲート絶縁膜20は、例えば酸化シリコン(SiO2)といった、絶縁性材料で形成されている。ゲート電極18は、ゲート絶縁膜20を介して半導体基板12に対向している。ゲート電極18と上面電極14との間には、層間絶縁膜22が形成されている。層間絶縁膜22は、例えば酸化シリコンといった絶縁性材料で形成されており、ゲート電極18と上面電極14との間を電気的に絶縁している。なお、層間絶縁膜22を構成する材料は、絶縁材材料であればよく、特定の材料に限定されない。
A plurality of
半導体基板12は、コレクタ領域32、ドリフト領域34、ボディ領域36及びエミッタ領域38を備える。コレクタ領域32は、p型の半導体領域である。コレクタ領域32は、半導体基板12の下面12bに沿って位置しており、下面12bに露出している。コレクタ領域32は、半導体基板12の全体に亘って、層状に広がっている。コレクタ領域32には、前述した下面電極16がオーミック接触している。
The
ドリフト領域34は、n型の半導体領域である。ドリフト領域34は、コレクタ領域32上に位置しており、コレクタ領域32に接している。ドリフト領域34は、半導体基板12の全体にわたって、層状に広がっている。ドリフト領域34におけるn型不純物の濃度は、半導体基板12の厚み方向に沿って一定であってもよいし、連続的又は段階的に変化してもよい。
The
ボディ領域36は、p型の半導体領域である。ボディ領域36におけるp型不純物の濃度は、コレクタ領域32におけるp型不純物の濃度よりも低い。ボディ領域36は、ドリフト領域34上に位置しており、ドリフト領域34に接している。ボディ領域36は、半導体基板12の全体にわたって、層状に広がっている。ボディ領域36は、半導体基板12の上面12aに露出するボディコンタクト領域36aを有する。ボディコンタクト領域36aにおけるp型不純物の濃度は、ボディ領域36の他の部分におけるp型不純物の濃度よりも高い。これにより、ボディコンタクト領域36aには、前述した上面電極14がオーミック接触している。
The
エミッタ領域38は、n型の半導体領域である。エミッタ領域38におけるn型不純物の濃度は、ドリフト領域34におけるn型不純物の濃度よりも高い。エミッタ領域38は、ボディ領域36上に位置するとともに、半導体基板12の上面12aに露出している。エミッタ領域38にも、前述した上面電極14がオーミック接触している。エミッタ領域38は、p型のボディ領域36を介して、同じn型のドリフト領域34から隔てられている。エミッタ領域38は、トレンチ12tの両側に設けられており、隣接する二つのエミッタ領域38の間に、前述したボディコンタクト領域36aが設けられている。
The
トレンチ12tは、半導体基板12の上面12aから、エミッタ領域38及びボディ領域36を通過して、ドリフト領域34まで延びている。ゲート電極18は、ゲート絶縁膜20を介して、エミッタ領域38、ボディ領域36及びドリフト領域34に対向している。これにより、上面電極14に対してゲート電極18に正の電圧(いわゆるゲート駆動電圧)が印加されると、ゲート電極18に対向するボディ領域36に反転層(いわゆるチャネル)が形成される。エミッタ領域38とドリフト領域34との間が電気的に接続され、上面電極14と下面電極16との間が電気的に導通する。即ち、半導体基板12のIGBT構造がターンオンされる。
The
図2に示すように、半導体基板12は、隣接する各二つの層間絶縁膜22の間に、エピタキシャル成長層EG(クロスハッチが付された範囲)を有している。エピタキシャル成長層EGは、二つの層間絶縁膜22の間を埋めるように設けられており、半導体基板12の上面12a(即ち、エピタキシャル成長層EGの上面)は、層間絶縁膜22の上面22aと同一平面上に位置している。これは、層間絶縁膜22の上面22aを、半導体基板12の上面12a(即ち、エピタキシャル成長層EGの上面)に対して突出させないためである。このような構造の作用効果について、図3に示す従来の構造と対比して説明する。
As shown in FIG. 2, the
図3に示すように、従来のトレンチゲート構造を有する半導体装置では、各々の層間絶縁膜22が半導体基板12の上面12aから突出している。この場合、隣接する二つの層間絶縁膜22の間に上面電極14が存在し、上面電極14が層間絶縁膜22に側方(半導体基板12の上面12aに平行な方向)から接触する。上面電極14が層間絶縁膜22に側方から接触していると、例えば上面電極14が熱膨張したときに、層間絶縁膜22が側方から力Fを受ける。層間絶縁膜22は、側方から力Fを受けたときに、剥離や移動といった損傷を受けやすい。その結果、従来の半導体装置では、層間絶縁膜22の損傷に起因する故障が生じやすいという問題があった。
As shown in FIG. 3, in the conventional semiconductor device having a trench gate structure, each interlayer insulating
特に、上面電極14が下層14aと上層14bを含む積層構造を有する場合、下層14aに意図せず形成された欠損部分15に、上層14bの一部が入り込むことによって、上層14bの材料(ここではニッケル)が層間絶縁膜22に側方から接触することがある。上面電極14にこのような異質な部分が局所的に存在していると、層間絶縁膜22に側方からより大きな力Fが作用し得ることが確認されている。即ち、半導体装置10に故障が生じるおそれも高くなる。
In particular, when the
上記に対して、図4に示すように、本実施例の半導体装置10では、隣接する二つの層間絶縁膜22の間が、エピタキシャル成長層EGによって満たされた構造となっており、上面電極14が層間絶縁膜22に側方から接触しない。そのことから、上面電極14が熱膨張したときでも、層間絶縁膜22に側方からの力F(図3参照)が加わることがない。これにより、層間絶縁膜22の剥離や移動に起因する半導体装置10の故障を抑制することができる。特に、下層14aに意図せず形成された欠損部分15に、上層14bの一部が入り込んでいる場合でも、上面電極14は層間絶縁膜22に上方(半導体基板12の上面12aに垂直な方向)から接触するだけであるので、層間絶縁膜22に側方からの力Fが加わることがない。
On the other hand, as shown in FIG. 4, in the
半導体装置10の構造は、様々に変更することができる。例えば、図5に示すように、二つの層間絶縁膜22の間に位置する半導体基板12の上面12a(即ち、エピタキシャル成長層EGの上面)は、層間絶縁膜22の上面22aより突出していてもよい。このような構造であっても、上面電極14が層間絶縁膜22に側方から接触せず、層間絶縁膜22の剥離や移動といった損傷が抑制される。但し、図2に示すように、半導体基板12の上面12aと層間絶縁膜22の上面22aが同一平面上に位置していると、上面電極14の表面も平坦になることから、例えば上面電極14におけるクラックの発生といった他の不具合を抑制することもできる。
The structure of the
上記に加え、又は代えて、図6−図8に示すように、層間絶縁膜22の構造についても、様々に変更することができる。例えば、図6に示すように、層間絶縁膜22の幅は、トレンチ12tの幅と同じであってもよい。即ち、層間絶縁膜22の幅は、トレンチ12tの幅以上であればよく、様々に設計変更を行うことができる。また、図7、図8に示すように、層間絶縁膜22の断面形状も特に限定されず、例えば図7に示すように、半導体基板12側から上面電極14側に向けてその幅が減少する台形形状であってよい。あるいは、図8に示すように、半導体基板12側から上面電極14側に向けてその幅が増加する大径形状であってもよい。また、層間絶縁膜22の断面形状は、矩形形状や台形形状に限定されず、他の形状であってもよい。
In addition to or instead of the above, the structure of the
次に、図9−12を参照して、半導体装置10の製造方法について説明する。図9に示すように、先ず、半導体基板12の上面12aに、複数のトレンチ12tを形成する。詳しくは、先ず、ドリフト領域34となるn型の半導体基板12(通常は、半導体ウエハ)を用意し、その上面12aからp型不純物をイオン注入する。それにより、ボディ領域36が形成される。次いで、半導体基板12の上面12aの一部からn型不純物をイオン注入して、複数のエミッタ領域38を形成する。そして、エミッタ領域38を形成した位置に合わせて、半導体基板12の上面12aに複数のトレンチ12tを形成する。トレンチ12tの形成は、例えばドライエッチングによって行うことができる。
Next, a method of manufacturing the
次に、図10に示すように、各々のトレンチ12t内に、ゲート絶縁膜20とゲート電極18とを形成する。前述したように、ゲート絶縁膜20は、例えば酸化シリコンによって形成することができ、ゲート電極18は、例えばポリシリコンによって形成することができる。その後、各々のトレンチ12tを塞ぎ、ゲート電極18が覆われるように、複数の層間絶縁膜22を形成する。層間絶縁膜22の形成では、一例ではあるが、先ず半導体基板12の上面12aの全体に層間絶縁膜22が形成され、次に不要な部分が選択的にエッチングされることによって、複数の層間絶縁膜22がパターニングされる。なお、複数の層間絶縁膜22は、それぞれが完全に独立していなくてもよく、一又は複数の箇所において互いに接続されていてもよい。
Next, as shown in FIG. 10, a
次に、図11に示すように、半導体基板12の上面12aをエピタキシャル成長させて、隣接する二つの層間絶縁膜22の間にエピタキシャル成長層EGを形成する。これにより、エピタキシャル成長層EGに対して、層間絶縁膜22が突出しなくなる。なお、前述したように、エピタキシャル成長層EGを、層間絶縁膜22に対して突出させてもよい。あるいは、エピタキシャル成長層EGを十分な厚みで形成した後に、エピタキシャル成長層EGの余剰部分を除去することによって、層間絶縁膜22を含む半導体基板12の上面12aを平坦化してもよい。
Next, as shown in FIG. 11, the
半導体基板12の上面12aをエピタキシャル成長させると、先に形成したエミッタ領域38がエピタキシャル成長層EGによって覆われてしまう。そのことから、本実施例の製造方法では、エピタキシャル成長層EGを形成する際に、エミッタ領域38と同じ濃度で、n型不純物をエピタキシャル成長層EGに導入する。即ち、比較的に多くのn型不純物を含むエピタキシャル成長層EGを形成する。これにより、エミッタ領域38は、半導体基板12の上面12aまで拡大され、エピタキシャル成長層EGが形成された後も、半導体基板12の上面12aに露出する。なお、他の実施形態として、エピタキシャル成長層EGを形成した後に、n型不純物のイオン注入を行うことによって、エミッタ領域38を半導体基板12の上面12aまで拡大させてもよい。
When the
本実施例の製造方法では、半導体基板12の平坦な上面12aに層間絶縁膜22を形成し、次いでエピタキシャル成長層EGを形成することから、二つの層間絶縁膜22の間は全てエピタキシャル成長層EGとなる。しかしながら、他の実施形態として、層間絶縁膜22を形成する位置に合わせて、半導体基板12の上面12aに、予め凹部を形成してもよい。そして、その凹部内に層間絶縁膜22を形成し、凹部から突出する層間絶縁膜22の上部の高さに合わせて、エピタキシャル成長層EGを形成してもよい。このような態様によっても、エピタキシャル成長層EGの上面に対して、層間絶縁膜22の上面22aが突出することを避けることができる。この場合、二つの層間絶縁膜22の間では、厚み方向の一部の範囲のみが、エピタキシャル成長層EGによって構成され、層間絶縁膜22の厚みよりも、エピタキシャル成長層EGの厚み方が小さくなり得る。
In the manufacturing method of this embodiment, the
次に、図12に示すように、半導体基板12の上面12aからp型不純物をイオン注入することによって、ボディコンタクト領域36aを形成する。ここで、本実施例の製造方法によると、この段階のエピタキシャル成長層EGには、比較的に多くのn型不純物が導入されている。従って、ボディコンタクト領域36aを形成するイオン注入では、エピタキシャル成長層EGに含まれるn型不純物加味した濃度で、p型不純物が導入される必要がある。なお、ボディコンタクト領域36aは、必ずしも限定されないが、エピタキシャル成長層EGとその下方に位置する範囲との両者に亘って形成される。この場合、エピタキシャル成長層EGと、その下方に位置する範囲との間で、p型不純物を導入する濃度を相違させてもよく、これによって、ボディコンタクト領域36aにおけるキャリア濃度の均一化を図ってもよい。
Next, as shown in FIG. 12, the
次に、図示省略するが、半導体基板12の上面12a側に上面電極14を形成し、必要に応じて保護膜(図示省略)の形成といった他の工程を実施する。その後、半導体基板12の下面12bからp型不純物を導入して、コレクタ領域32を形成する。そして、半導体基板12の下面12b側に下面電極16を形成する。ここでは説明を省略するが、本実施例の製造方法では、熱処理や洗浄処理といった各種の処理が、必要に応じて適時に実施されてもよい。
Next, although not shown, the
以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。例えば、図13に示すように、本実施例で説明した層間絶縁膜22に関する構造は、還流ダイオードが一体的に形成されたRC(Reverse Conducting)−IGBTの構造を有する半導体装置100にも採用することができる。この半導体装置100は、前述した半導体装置10と比較して、コレクタ領域32の一部がn型のアノード領域40に変更された構造を有する。n型のアノード領域40におけるp型不純物の濃度は、ドリフト領域34におけるn型不純物の濃度よりも高く、下面電極16はアノード領域40にもオーミック接触している。コレクタ領域32とアノード領域40との比率や配置については、従来のRC−IGBTと同様に、様々に設計することができる。
Although specific examples of the present technology have been described in detail above, these are merely examples and do not limit the scope of claims. For example, as shown in FIG. 13, the structure relating to the
加えて、本実施例で説明した層間絶縁膜22に関する構造は、IGBTに限定されず、例えばMOSFETといった、トレンチゲート構造を有する様々な半導体装置にも採用可能であって、同様の効果を期待することができる。本明細書が開示する技術は、例えば半導体基板12の内部構造等によって、その採用が限定されるものではない。
In addition, the structure relating to the
本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 The technical elements described in the present specification or drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the techniques exemplified in the present specification or the drawings can achieve a plurality of objectives at the same time, and achieving one of the objectives itself has technical usefulness.
10、100:半導体装置
12:半導体基板
12a:半導体基板の上面
12b:半導体基板の下面
12t:半導体基板のトレンチ
14:上面電極
16:下面電極
18:ゲート電極
20:ゲート絶縁膜
22:層間絶縁膜
22a:層間絶縁膜の上面
32:コレクタ領域
34:ドリフト領域
36:ボディ領域
36a:ボディコンタクト領域
38:エミッタ領域
40:アノード領域
100:半導体装置
EG:エピタキシャル成長層
10, 100: Semiconductor device 12:
Claims (2)
上面に複数のトレンチを有する半導体基板と、
前記複数のトレンチ内に設けられた複数のゲート電極と、
前記半導体基板の前記上面に設けられた上面電極と、
前記複数のゲート電極と前記上面電極との間に介在し、前記複数のゲート電極を前記上面電極から電気的に絶縁する複数の層間絶縁膜と、
を備え、
前記半導体基板は、前記複数の層間絶縁膜の隣接する各二つの間に、エピタキシャル成長層を有し、
前記エピタキシャル成長層の上面に対して、前記複数の層間絶縁膜の各上面が突出しておらず、
前記複数の層間絶縁膜の各々は、当該層間絶縁膜が設けられた前記トレンチよりも、大きな幅を有する、半導体装置。 A semiconductor device having a trench gate structure
A semiconductor substrate with multiple trenches on the top surface,
A plurality of gate electrodes provided in the plurality of trenches, and
An upper surface electrode provided on the upper surface of the semiconductor substrate and
A plurality of interlayer insulating films that are interposed between the plurality of gate electrodes and the top electrode and electrically insulate the plurality of gate electrodes from the top electrode.
With
The semiconductor substrate has an epitaxial growth layer between two adjacent two of the plurality of interlayer insulating films.
Each upper surface of the plurality of interlayer insulating films does not project from the upper surface of the epitaxial growth layer.
A semiconductor device in which each of the plurality of interlayer insulating films has a width larger than that of the trench provided with the interlayer insulating film.
上面に複数のトレンチを有する半導体基板を用意する工程と、 The process of preparing a semiconductor substrate having multiple trenches on the upper surface,
前記複数のトレンチ内に複数のゲート電極を形成する工程と、 The step of forming a plurality of gate electrodes in the plurality of trenches and
前記複数のトレンチを塞いで前記複数のゲート電極を覆うように、複数の層間絶縁膜を形成する工程と、 A step of forming a plurality of interlayer insulating films so as to close the plurality of trenches and cover the plurality of gate electrodes.
前記半導体基板の前記上面をエピタキシャル成長させて、前記複数の層間絶縁膜の隣接する各二つの間に、エピタキシャル成長層を形成する工程と、 A step of epitaxially growing the upper surface of the semiconductor substrate to form an epitaxial growth layer between each of two adjacent interlayer insulating films.
前記エピタキシャル成長層が形成された後の前記半導体基板の前記上面に、上面電極を形成する工程と、 A step of forming a top electrode on the top surface of the semiconductor substrate after the epitaxial growth layer is formed, and
を備え、 With
前記エピタキシャル成長層を形成する工程では、前記エピタキシャル成長層の上面に対して、前記複数の層間絶縁膜の各上面が突出しなくなるまで、前記エピタキシャル成長層を成長させる、半導体装置の製造方法。 A method for manufacturing a semiconductor device, in which in the step of forming the epitaxial growth layer, the epitaxial growth layer is grown until the upper surfaces of the plurality of interlayer insulating films do not protrude from the upper surface of the epitaxial growth layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017044873A JP6834617B2 (en) | 2017-03-09 | 2017-03-09 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017044873A JP6834617B2 (en) | 2017-03-09 | 2017-03-09 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018148170A JP2018148170A (en) | 2018-09-20 |
JP6834617B2 true JP6834617B2 (en) | 2021-02-24 |
Family
ID=63592419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017044873A Active JP6834617B2 (en) | 2017-03-09 | 2017-03-09 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6834617B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
JP2003101027A (en) * | 2001-09-27 | 2003-04-04 | Toshiba Corp | Semiconductor device and method of manufacturing the same |
JP2016167519A (en) * | 2015-03-09 | 2016-09-15 | 株式会社東芝 | Semiconductor device |
-
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- 2017-03-09 JP JP2017044873A patent/JP6834617B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018148170A (en) | 2018-09-20 |
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