JP5454799B2 - 判定帰還型等化器 - Google Patents

Description

本発明は、波形等化を行う判定帰還型等化器（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）と、この判定帰還形等化器を用いた等化装置と、このＤＦＥまたは等化装置による等化方法とに係り、特に、超高速光通信において波形等化を行うＤＦＥと、このＤＦＥを用いた等化装置と、このＤＦＥまたは等化装置による等化方法とに係る。

１０Ｇｂｐｓを超える超高速な光通信では、波長分散、偏波モード分散などの影響による波形歪が顕著になる。この波形歪に対応するために、電気的分散補償器（ＥＤＣ：Ｅｌｅｃｔｒｉｃａｌ Ｄｉｓｐｅｒｓｉｏｎ Ｃｏｍｐｅｎｓａｔｏｒ）が使用されるようになってきている。特に、非線形フィルタである判定帰還型等化器は、フィードフォワード型等化器（ＦＦＥ：Ｆｅｅｄ−Ｆｏｒｗａｒｄ Ｅｑｕａｌｉｚｅｒ）に比べて雑音抑圧効果が高く、より等化能力の高い波形歪み補償を行うことが可能である。

上記に関連して、特許文献１（特開２００６−３３６６３号公報）には、判定帰還型等化器に係る記載が開示されている。

特許文献１には、判定帰還型等化器の高速動作を実現する回路構成が開示されている。図１は、特許文献１に記載の判定帰還型等化器における構成を説明するための回路図である。

図１のように構成された判定帰還型等化器では、入力信号を受信した際に、一旦識別器１２でデジタル信号に符号判定されたＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号を入力信号にフィードバックし、入力信号に加算もしくは減算することで、隣接ビット列による符号間干渉をキャンセルすることで波形等化を行っている。

しかしながら、ｌｏｎｇ−ｈａｕｌネットワークやメトロネットワークなどの長距離光伝送では、受信感度を向上させるためＲＺ（Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号が用いられることが多い。このことは、例えば非特許文献１（Ｐ．Ｊ． Ｗｉｎｚｅｒ ａｎｄ Ｊ． Ｌｅｕｔｈｏｌｄ，“Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ Ｍｏｄｕｌａｔｏｒ Ｕｓｉｎｇ ａ Ｓｉｎｇｌｅ ＮＲＺ Ｄｒｉｖｅ Ｓｉｇｎａｌ ａｎｄ ａｎ Ｏｐｔｉｃａｌ Ｄｅｌａｙ Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ，” ＩＥＥＥ Ｐｈｏｔｏｎ． Ｔｅｃｈｎｏｌ． Ｌｅｔｔ．， ｖｏｌ． １３， Ｎｏ． １２， ｐｐ．１２９８−１３００， Ｄｅｃ． ２００１．）にも開示されている。そのため、ＮＲＺ信号を用いた判定帰還型等化器では、余計な符号間干渉が発生し、十分な性能が得られないという問題があった。

図２は、特許文献１における余計な符号間干渉について説明するための、回路図および波形図である。判定帰還型等化器に入力された信号は、識別器１２でＮＲＺ波形形状を有するデジタル信号に符号判別される。その一部が分岐されて、後遅延回路１５と重み付け回路１６を通過したものが、減算器１１を通じて入力信号から差し引かれることにより波形等化を行う。

この際、入力信号の波形形状（ＲＺ）と、減算回路１１で差し引かれる波形形状（ＮＲＺ）とが異なる。このため、（特に帰還信号波形にビットズレが生じた際などに）識別器１２に入力される波形に余計な符号間干渉が生じ、入力信号がＮＲＺ波形の場合に比べ等化器の性能が劣化することになる。また、単純な強度変調によるＲＺ信号のみならず、ＣＳＲＺ（Ｃａｒｒｉｅｒ Ｓｕｐｐｒｅｓｓｅｄ−ＲＺ）信号、ＲＺ−ＤＰＳＫ（Ｄｉｆｆｅｒｅｎｔｉａｌ−Ｐｈａｓｅ−Ｓｈｉｆｔ−Ｋｅｙｉｎｇ）信号、Ｄｕｏｂｉｎａｒｙ信号など、波形のデューティ比や形状が異なる種々の変調方式が用いられるようになってきており、それぞれの変調方式に応じた等化器が必要とされている。

特開２００６−３３６６３号公報

Ｐ．Ｊ． Ｗｉｎｚｅｒ ａｎｄ Ｊ． Ｌｅｕｔｈｏｌｄ，"Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ Ｍｏｄｕｌａｔｏｒ Ｕｓｉｎｇ ａ Ｓｉｎｇｌｅ ＮＲＺ Ｄｒｉｖｅ Ｓｉｇｎａｌ ａｎｄ ａｎ Ｏｐｔｉｃａｌ Ｄｅｌａｙ Ｉｎｔｅｒｆｅｒｏｍｅｔｅｒ，" ＩＥＥＥ Ｐｈｏｔｏｎ． Ｔｅｃｈｎｏｌ． Ｌｅｔｔ．， ｖｏｌ． １３， Ｎｏ． １２， ｐｐ．１２９８−１３００， Ｄｅｃ． ２００１．

上述のような判定帰還等化器では、ＲＺ信号やＲＺ−ＤＰＳＫ信号などの種々の変調方式で変調された信号が入力された際に、等化器の等化能力が劣化してしまうという問題があった。これは、入力信号と帰還信号の波形形状が異なり、余計な符号間干渉が発生するためである。

本発明の目的は、以上の問題を解決し、種々の変調方式に対応した高性能な判定帰還型等化器を提供することである。

本発明による判定帰還型等化器は、入力部と、加減算器と、識別器と、出力部と、帰還回路とを具備する。ここで、入力部は、入力信号を入力するものである。加減算器は、入力信号と、入力信号に基づく帰還信号との加減算を行うものである。識別器は、加減算器の出力信号の符号を判定するものである。出力部は、識別器の出力信号を出力するものである。帰還回路は、識別器の出力信号を帰還信号として加減算器に向けて帰還するものである。帰還回路は、遅延器と、波形整合回路と、重み付け回路とを具備する。遅延器は、帰還信号に遅延を与えるものである。波形整合回路は、帰還信号の波形を整形するものである。重み付け回路は、帰還信号の振幅値に、所定の係数に基づいて重み付けを行うものである。

本発明による等化方法は、（ａ）入力信号を入力するステップと、（ｂ）入力信号と、入力信号に基づく帰還信号との加減算を行うステップと、（ｃ）ステップ（ｂ）で得られる出力信号の符号を判定するステップと、（ｄ）ステップ（ｃ）で得られる判定結果を出力するステップと、（ｅ）出力信号に所定の処理を施し、帰還信号として帰還するステップとを具備する。ステップ（ｅ）は、（ｅ−１）帰還信号に遅延を与えるステップと、（ｅ−２）帰還信号の波形を整形するステップと、（ｅ−３）帰還信号の振幅値に、所定の係数に基づいて重み付けを行うステップとを具備する。

本発明の判定帰還型等化器によれば、ＲＺ波形やＲＺ−ＤＰＳＫ波形などの種々の変調方式を有する波形が入力された際にも、入力信号と帰還信号の波形整合を実現し、性能劣化のない好適な波形等化を行うことが出来るという効果が得られる。

図１は、特許文献１に記載の判定帰還型等化器における構成を説明するための回路図である。 図２は、特許文献１における余計な符号間干渉について説明するための、回路図および波形図である。 図３は、本発明の第１の実施形態による判定帰還型等化器の構成を説明するための回路図である。 図４は、本発明の第１の実施形態による判定帰還型等化器において、入力信号入力部に入力信号ＩＮとしてＲＺ波形が供給された際の、動作原理について説明するための回路図および波形図である。 図５は、本発明の第１の実施形態における判定帰還型等化器において、波形整合回路としてデューティ比調整回路を用いた場合を説明するための回路図である。 図６は、本発明の第２の実施形態による判定帰還型等化器および等化装置の構成を説明するための回路図である。 図７は、論理積回路における２つの入力信号および出力信号について説明するための波形図である。 図８は、本発明の第３の実施形態による判定帰還型等化器および等化装置の構成を説明するための回路図である。 図９は、本発明の第３の実施形態による等化装置における波形モニタの具体的な構成例について説明するための回路図である。 図１０は、本発明の第４の実施形態による判定帰還型等化器および等化装置の構成について説明するための回路図である。 図１１は、本発明の第５の実施形態による判定帰還型等化器および等化装置の構成を説明するための回路図である。

添付図面を参照して、本発明による判定帰還型等化器、等化装置および等化方法を実施するための形態を以下に説明する。

（第１の実施形態）
図３は、本発明の第１の実施形態による判定帰還型等化器１８の構成を説明するための回路図である。この判定帰還型等化器１８は、入力信号入力部１０と、加減算器１１と、識別器１２と、帰還線路１３、１４、１５、１６、１７とを具備する。帰還線路１３、１４、１５、１６、１７は、帰還線路入力部１３と、波形整合回路１４と、遅延回路１５と、重み付け回路１６と、帰還線路出力部１７とを具備する。

入力信号入力部１０は、加減算器１１の第１の入力部に接続されている。加減算器１１の出力部は、識別器１２の入力部に接続されている。識別器１２の出力部は、帰還線路入力部１３に接続されている。帰還線路入力部１３は、波形整合回路１４の入力部に接続されている。波形整合回路１４の出力部は、遅延回路１５の入力部に接続されている。遅延回路１５の出力部は、重み付け回路１６の第１の入力部に接続されている。重み付け回路１６の第２の入力部には、図示されない外部の重み付け信号入力部が接続されている。重み付け回路１６の出力部は、帰還線路出力部１７に接続されている。帰還線路出力部１７は、加減算器１１の第２の入力部に接続されている。

上記の通り構成される、本実施形態による判定帰還型等化器１８が動作して行う等化方法について説明する。入力信号ＩＮは、外部から入力信号入力部１０に供給されると、加減算器１１を通じて、識別器１２に供給される。識別器１２は、与えられた識別閾値および識別位相に基づいて、入力した信号の符号判定を行う。符号判定の後、識別器１２の出力信号は２つに分岐される。２つの分岐信号のうち、一方は識別器１２の出力信号ビット列ａ_ｎとして出力され、もう一方は帰還線路入力部１３に供給される。帰還線路入力部１３に供給された信号は、波形整合回路１４を通じて、遅延回路１５に供給される。波形整合回路１４の詳細な動作説明については後述する。遅延回路１５に供給された信号は、遅延回路１５において１ビットの遅延を与えられた信号ａ_ｎ−１として出力される。重み付け回路１６は、外部から重み係数ｗを入力する。信号ａ_ｎ−１は、重み付け回路１６において好適な重み係数ｗで振幅調整された後に帰還信号として帰還線路出力部１７に出力される。帰還信号は、加減算器１１に供給されて、入力信号１０に基づいて加算もしくは減算される。

なお、遅延回路１５の遅延量Ｔは、正確に１ビット分である必要はない。遅延量Ｔは、例えば、０ビット＜Ｔ＜２ビットの間で最適となるよう調整すれば良い。

識別器１２の出力信号は、一般的にはＮＲＺ波形となる。このため、入力信号ＩＮがＮＲＺ波形以外の波形形状を有する場合は、「発明が解決しようとする課題」で説明したように、好適な判定帰還型等化器を得るために、入力信号ＩＮと、帰還線路出力部１７における信号とで、波形整合が取れることが望ましい。

波形整合回路１４は、帰還線路１３〜１７の途中に配置されて、入力信号ＩＮと、帰還線路出力部１７における信号とで波形形状が好適に整合するよう、帰還信号入力部１７における信号波形を整形する。なお、図３において、波形整合回路１４は遅延回路１５の手前に配置されているが、必ずしも図３と同じ配置である必要はない。波形整合回路１４が、帰還線路１３上のどの位置に配置されても同様な効果を果たすことは明らかである。

図４は、本実施形態による判定帰還型等化器１８において、入力信号ＩＮとしてＲＺ波形が入力信号入力部１０に供給された際の、動作原理について説明するための回路図および波形図である。なお、ここでは、波形整合回路１４としてＲＺ変換器１４’を用いている。ＲＺ変換器１４’で帰還信号をＲＺ波形に変換することにより、入力信号と帰還信号の波形形状が同一になり、余計な符号間干渉が生じないことが分かる。

図５は、本実施形態における判定帰還型等化器１８において、波形整合回路１４としてデューティ比調整回路２１を用いた場合を説明するための回路図である。このように構成された判定帰還型等化器１８では、デューティ比がＮＲＺ波形とは異なる波形が入力信号ＩＮとして入力された際にも、好適に波形等化を行うことが可能である。

本実施形態による判定帰還型等化器は、以上に説明したように、入力信号１０と帰還信号１７の波形整合がとれるように構成されている。本実施形態による判定帰還型等化器は、加減算器１１で生じる余計な符号間干渉を抑圧できるため、良好な特性を有する判定帰還型識別器を提供することが可能である。

（第２の実施形態）
図６は、本発明の第２の実施形態による判定帰還型等化器１８および等化装置の構成を説明するための回路図である。本実施形態による判定帰還型等化器１８の構成は、本発明の第１の実施形態と以下の点で異なる。すなわち、本実施形態による判定帰還型等化器１８は、本発明の第１の実施形態による判定帰還型等化器１８における波形整合回路１４の代わりに論理積（ＡＮＤ）回路３１を具備している。したがって、帰還線路は、帰還線路入力部１３と、論理積回路３１と、遅延回路１５と、重み付け回路１６と、帰還線路出力部１７とを具備するものと捉えれば良い。

なお、本実施形態による判定帰還型等化器１８の、その他の構成要素については、第１の実施形態による判定帰還型等化器１８と同様であるので、同一の符号を付して説明を省略する。

本発明の第２の実施形態による等化装置について説明する。本実施形態による等化装置は、本実施形態による判定帰還型等化器１８と、クロック・データリカバリー部（ＣＤＲ：Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）３２とを具備する。

本実施形態による判定帰還型等化器１８および等化装置の、構成要素同士の接続関係について説明する。識別器１２の出力部は、ＡＮＤ回路３１の第１の入力部と、ＣＤＲ３２の入力部とに接続されている。ＣＤＲ３２の第１の出力部は、ＤＡＴＡ信号を出力する等化装置の出力部に接続されている。ＣＤＲ３２の第２の出力部は、ＡＮＤ回路３１の第２の入力部に接続されている。ＡＮＤ回路３１の出力部は、遅延回路１５の入力部に接続されている。本実施形態の構成要素におけるその他の接続関係は、第１の実施形態と同様であるので、詳細な説明を省略する。

上記の通り構成される、本実施形態による判定帰還型等化器１８および等化装置の動作して行う等化方法について説明する。

図６において、入力信号入力部１０に供給される入力信号ＩＮはＲＺ信号である。入力信号ＩＮは、識別器１２で符号判定され、その出力信号は二つに分岐される。分岐された出力信号の一方は、出力信号ビット列ａ_ｎとして識別器１２から出力され、また、判定帰還型等化器１８の出力信号（ＯＵＴ）としても出力される。ビット列ａ_ｎは、ＣＤＲ３２に供給される。ＣＤＲ３２は、供給される信号ＯＵＴに同期したクロック信号ＣＬＫおよびデータ信号ＤＡＴＡを出力する機能を有する。

分岐された信号のもう一方は、帰還線路入力部１３に供給され、論理積回路３１における入力信号の一つとして用いられる。論理積回路３１におけるもう一つの入力には、入力信号ＩＮとしてのＲＺ信号に同期したクロック信号ＣＬＫが供給される。

以上に説明したように、本実施形態では、一例として、前記入力ＲＺ信号に同期したクロック信号としてＣＤＲ３２から出力されるクロック信号ＣＬＫを用いた。しかし、論理回路３１の入力信号として、必ずしもＣＤＲ３２から出力されるクロック信号を用いる必要はない。他にも、入力ＲＺ信号に同期したクロック信号であれば、例えば狭帯域フィルタなどで入力ＲＺ信号から直接クロック抽出したクロック信号を用いても、同様の効果が得られるのは当然である。

図７は、論理積回路３１における２つの入力信号および出力信号について説明するための波形図である。ここで、論理積回路３１の第１の入力端子３１１はビット列ａ_ｎを入力し、同じく第２の入力端子３１２はクロック信号ｂ_ｎを入力し、同じく出力端子３１３は出力信号を出力する。

論理積回路３１の真理値表を、以下の表１に示す。一般的なＡＮＤ回路と同じく、全ての入力信号が「１」である場合にのみ出力信号が「１」となる。

（表１）

図６のように構成された判定帰還型等化器１８および等化装置では、論理積回路３１により、ＮＲＺ波形を有するビット列がＲＺ波形化され、入力信号ＩＮと、帰還線路出力部１７における信号との波形整合が取れている。その結果、余計な符号間干渉のない好適な判定帰還型等化器１８および等化装置が提供されることが分かる。

（第３の実施形態）
図８は、本発明の第３の実施形態による判定帰還型等化器１８および等化装置の構成を説明するための回路図である。本実施形態による判定帰還型等化器１８の構成は、本発明の第１の実施形態による判定帰還型等化器１８の構成と、以下の点で異なる。すなわち、本実施形態による判定帰還型等化器１８は、本発明の第１の実施形態による判定帰還型等化器の波形整合回路１４に第２の入力部を追加したものに等しい。なお、本実施形態による判定帰還型等化器１８の、その他の構成要素については、第１の実施形態による判定帰還型等化器と同様であるので、同一の符号を付して説明を省略する。

本実施形態による等化装置は、本実施形態による判定帰還型等化器１８と、波形モニタ５１と、波形整合回路調整手段５２とを具備する。

本実施形態による判定帰還型等化装置の、構成要素同士の接続関係について説明する。加減算器１１の出力部には、識別器１２の入力部の他に、波形モニタ５１の入力部が接続されている。波形モニタ５１の出力部は、波形整合回路調整手段５２の入力部に接続されている。波形整合回路調整手段５２の出力部は、波形整合回路１４の第２の入力部に接続されている。なお、本実施形態による判定帰還型等化器１８の構成要素におけるその他の接続関係は、第１の実施形態と同様であるので、詳細な説明を省略する。

上記の通り構成される、本実施形態による判定帰還型等化器１８および等化装置が動作して行う等化方法について説明する。

図８において、加減算器１１の出力信号は２つに分岐されて、一方は識別器１２に供給され、もう一方は波形モニタ５１に供給される。波形モニタ５１は、加減算器１１の出力信号の等化波形におけるアイ開口度をモニタしている。判定帰還型等化器１８を最適に調整する１つの手段として、例えば、等化波形のアイ開口度が最大になるように、波形整合回路調整手段５２が波形整合回路１４を調整する。こうすることで、好適な判定帰還型等化器１８および等化装置を提供することが可能である。

図９は、本実施形態による等化装置における波形モニタ５１の具体的な構成例について説明するための回路図である。波形モニタ５１は、モニタ用識別器６１と、排他的論理和（ＥＸＯＲ）回路６２と、積分器６３とを具備する。その他の構成要素については、図８と同様であるので、詳細な説明を省略する。

モニタ用識別器６１の第１の入力部は、加減算器１１の出力部に接続されている。モニタ用識別器６１の第２の入力部は、図示されない外部の識別閾値Ｖ_ｔｈ出力部に接続されている。モニタ用識別器６１の第３の入力部は、図示されない外部の識別位相Ｖ_ｐｈ出力部に接続されている。モニタ用識別器６１の出力部は、ＥＸＯＲ回路６２の第１の入力部に接続されている。識別器１２の出力部は、ＥＸＯＲ回路６２の第２の入力部に接続されている。排他的論理輪回路６２の出力部は、積分器６３の入力部に接続されている。積分器６３の出力部は、波形整合回路調整手段５２の入力部に接続されている。その他の接続関係については、図８と同様であるので詳細な説明を省略する。

このように構成された波形モニタ５１の動作について説明する。モニタ用識別器６１の識別結果と、誤り率が擬似的にゼロとみなせる判定帰還型等化器１８の出力信号結果とを、ＥＸＯＲ回路６２が比較し、その結果を誤差信号として出力する。この誤差信号を積分器６３で積分することにより、波形の誤り率分布を出力することが可能である。

また、モニタ用識別器６１は、図示されない外部の識別閾値Ｖ_ｔｈ出力部から識別閾値Ｖ_ｔｈを、図示されない外部の識別位相Ｖ_ｐｈ出力部から識別位相Ｖ_ｐｈを、それぞれ入力する。そこで、例えば、モニタ用識別器６１が識別閾値Ｖ_ｔｈと識別位相Ｖ_ｐｈとを挿引しても良い。こうすることにより、波形モニタ５１に供給される入力信号波形の、任意の位置における誤り率分布がモニタされ、波形形状のモニタが可能である。

ここで、積分器６３は、カウンタ回路などで代用することも可能である。

また、波形整合回路調整手段５２としては、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）や、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを用いて回路実装を実現することも可能である。

またさらに、回路実装などを行わない装置構成をとる場合は、波形モニタ５１としてオシロスコープ、波形整合回路調整手段５２としてＰＣ（パーソナルコンピュータ）等を用いて判定帰還型等化器１８を制御することが可能なのは当然である。

（第４の実施形態）
図１０は、本発明の第４の実施形態による判定帰還型等化器１８および等化装置の構成について説明するための回路図である。本実施形態による判定帰還型等化器１８の構成要素は、第３の実施形態の図８における判定帰還型等化器１８における構成要素に等しい。なお、本実施形態の構成要素は図８における第３の実施形態と同様であるので、同一の構成に同一の符号を付して説明を省略する。

本実施形態による等化装置の構成要素は、第３の実施形態による等化装置に波形比較手段７２を追加したものに等しい。

本実施形態による判定帰還型等化器１８および等化装置では、第１または第２の実施形態と異なり、遅延回路１５と波形整合回路１４との配置が逆になっている。すなわち、本実施形態では、識別器１２の出力部が遅延回路１５の入力部に接続されており、遅延回路１５の出力部が波形整合回路１４の第１の入力部に接続されており、波形整合回路１４の出力部が重み付け回路１６の第１の入力部に接続されている。

さらに、第１または第２の実施形態では、波形モニタ５１の入力部には加減算器１１の出力部が接続されていたが、本実施形態では、波形整合回路１４の出力部が波形モニタ５１の入力部に接続されている。

波形モニタ５１の出力部は、波形比較手段７２の第１の入力部に接続されている。波形比較手段７２の第２の入力部には、図示されない外部の参照信号出力部が接続されている。波形比較手段７２の出力部は、波形整合回路調整手段５２の入力部に接続されている。波形整合回路調整手段５２の出力部は、波形整合回路１４の第２の入力部に接続されている。

本実施形態におけるその他の接続関係は、図８における第３の実施形態と同様であるので、詳細な説明を省略する。

上記の通り構成される本実施形態による判定帰還型等化器１８および等化装置が動作して行う等化方法について説明する。

図１０において、波形モニタ５１は、波形整合回路１４の出力波形を入力してその波形形状をモニタしている。

ここで、入力信号入力部１０に供給される入力信号ＩＮの変調方式が分かっている場合は、参照信号入力部７１に供給する参照信号として、入力信号波形１０と同じ波形形状をもつ信号を用意する。そして、波形比較手段７２を用いて、波形モニタ５１でモニタされた波形形状と、参照信号の波形形状とを比較することで、誤差信号を求めることが可能である。

例えば、この誤差信号が最小になるように、波形整合回路調整手段５２で波形整合回路１４を制御することが可能である。ここで、参照信号入力部７１に供給される参照信号は、必ずしも入力信号ＩＮと同一の理想的なビット列である必要はない。入力信号ＩＮが有する変調方式に応じた特徴的な形状（例えばＲＺ波形形状、ＲＺ−ＤＰＳＫ波形形状など）を識別できる信号を用いれば良い。

具体的には、ＲＺ波形（ＲＺ−ＤＰＳＫ波形なども含む）であれば、入力信号ＩＮと同期したクロック信号を参照信号として用いることが可能である。このとき、波形モニタ５１としてクロック抽出回路を用い、抽出されたクロック信号と参照信号との位相比較を行うことで、波形比較が可能である。

また、波形比較手段７２は、あらかじめ入力波形の変調方式が分かっている場合には、参照信号を用いずに波形整合回路１４を制御することも可能である。例えば、波形モニタ結果に応じてあらかじめ用意したルックアップテーブルから概ね好適な設定になるプリセット値を選択することにより、簡易に波形整合回路１４を制御出来る。

またさらに、入力信号ＩＮがＲＺ波形であれば、参照信号７１と波形比較器７２を用いずに、前述した波形モニタ５１として用いるクロック抽出回路のクロック成分が最大になるように、波形整合回路調整手段５２で波形整合回路１４を制御することも、簡易的な調整においては可能である。

（第５の実施形態）
図１１は、本発明の第５の実施形態による判定帰還型等化器１８および等化装置の構成を説明するための回路図である。なお、本実施形態による判定帰還型等化器１８は、第４の実施形態による複数の判定帰還型等化器１８を多段式に組み合わせたものとして捉えることも可能である。

本実施形態による判定帰還型等化器１８は、入力信号入力部１０と、加減算器１１と、識別器１２と、帰還線路入力部１３と、複数のタップとを具備する。ここで、複数のタップのそれぞれは、遅延回路１５−１〜ｍと、波形整合回路１４−１〜ｍと、重み付け回路１６−１〜ｍとを具備する。本実施形態による等化装置は、本実施形態による判定帰還型等化器１８と、符号誤り率（ＢＥＲ：Ｂｉｔ−Ｅｒｒｏｒ−Ｒａｔｅ）モニタ８１と、波形整合回路調整手段５２とを具備する。

本実施形態による判定帰還型等化器１８および等化装置における構成要素の接続関係について説明する。入力信号入力部１０は、加減算器１１の第１の入力部に接続されている。加減算器１１の出力部は、識別器１２の入力部に接続されている。識別器１２の出力部は、第１のタップの入力部と、ＢＥＲモニタ８１の入力部とに接続されている。ＢＥＲモニタ８１の出力部は、波形整合回路調整手段５２の入力部に接続されている。

第１のタップにおける第１の出力部は、第２のタップの入力部に接続されており、第１のタップにおける第２の出力部は、加減算器１１の第２の入力部に接続されている。以下同様に、第ｉのタップにおける第１の出力部は、第ｉ＋１のタップの入力部に接続されており、第ｉのタップにおける第２の出力部は、加減算器１１の第１＋ｉの入力部に接続されている。ただし、第ｍのタップの出力部は、加減算器１１の第１＋ｍの入力部に接続されている。

各タップの内部における接続関係について説明する。第ｉのタップの入力部は、第ｉの遅延回路１５−ｉの入力部に接続されている。第ｉの遅延回路１５−ｉの出力部は、第ｉのタップの出力部に接続されている。ただし、第ｍのタップについては次段のタップが無いのでこの接続も無い。第ｉの遅延回路１５−ｉの出力部は、さらに、波形整合回路１４−ｉの第１の入力部にも接続されている。波形整合回路１４−ｉの第２の入力部には、波形整合回路調整手段５２の出力部が接続されている。波形整合回路１４−ｉの出力部は、重み付け回路１６−ｉの入力部に接続されている。重み付け回路１６−ｉの出力部は、加減算器１１の第ｉ＋１の入力部に接続されている。

上記のとおり構成される本実施形態による判定帰還型等化器１８および等化装置の動作について説明する。

ＢＥＲモニタ８１は、判定帰還型等化器１８の出力信号におけるＢＥＲをモニタしている。波形整合回路調整手段５２は、ＢＥＲモニタ８１のモニタ結果を用いて、ＢＥＲが最小になるよう波形整合回路１４−１〜１４−ｍを調整する。こうすることで、使用するシステム全体にとって好適な等化装置を提供することが可能である。ここで、ＢＥＲをモニタする基準としては、例えば、ＦＥＣ（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）などの誤り訂正ＬＳＩの誤り訂正数を用いることが可能である。

以上に説明した各実施形態は、技術的に矛盾の無い範囲において、それぞれ自由に組み合わせることが可能である。例えば、第１の実施形態における判定帰還型等化器１８を、第３〜５の実施形態のいずれかにおける等化装置の判定帰還型等化器１８として使用しても良い。

以上、実施の形態を参照して本願発明を発明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

なお、本願の基礎出願である特願２００８−２８６４９６号の内容は、この出願番号の開示により本願に組み込まれるものとする。

Claims (18)

1. 入力信号を入力する入力部と、
   前記入力信号と、前記入力信号に基づく帰還信号との加減算を行う加減算器と、
   前記加減算器の出力信号の符号を判定する識別器と、
   前記識別器の出力信号を出力する出力部と、
   前記識別器の出力信号を前記帰還信号として前記加減算器に向けて帰還する帰還回路と
   を具備し、
   前記帰還回路は、
   前記帰還信号に遅延を与える遅延器と、
   前記帰還信号の波形を整形する波形整合回路と、
   前記帰還信号の振幅値に、所定の係数に基づいて重み付けを行う重み付け回路と
   を具備し、
   前記波形整合回路は、
   前記帰還信号の波形をＲＺ（Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）波形に変換するＲＺ変換器
   を具備する
   判定帰還型等化器。
2. 請求項１に記載の判定帰還型等化器において、
   前記波形整合回路は、
   前記帰還信号のデューティ比を調整するデューティ比調整回路
   を具備する
   判定帰還型等化器。
3. 請求項１に記載の判定帰還型等化器において、
   前記波形整合回路は、
   論理積（ＡＮＤ）回路
   を具備し、
   前記論理積回路は、
   前記帰還信号を入力する第１の入力部と、
   前記入力信号に同期した所定のクロック信号を入力する第２の入力部と、
   前記帰還信号と、前記クロック信号との論理積を出力する出力部と
   を具備する
   判定帰還型等化器。
4. 請求項３に記載の判定帰還型等化器と、
   前記識別器の出力信号を入力して前記所定のクロック信号を出力するクロック・データリカバリー部と
   を具備する
   等化装置。
5. 請求項１または２に記載の判定帰還型等化器と、
   前記判定帰還型等化器の任意のノードにおける信号をモニタするパフォーマンスモニタと、
   前記パフォーマンスモニタのモニタ結果に基づいて前記波形整合回路を調整する波形整合回路調整部と
   を具備する
   等化装置。
6. 請求項５に記載の等化装置において、
   前記パフォーマンスモニタは、
   前記加減算器の出力信号における波形のアイ開口度をモニタするアイ開口度モニタ
   を具備し、
   前記波形整合回路調整部は、前記アイ開口度が最大になる方向に前記波形整合回路を調整する
   等化装置。
7. 請求項６に記載の等化装置において、
   前記アイ開口度モニタは、
   前記加減算器の出力信号における波形を入力するモニタ用識別器と、
   前記モニタ用識別器の出力信号と、前記識別器の出力信号との排他的論理和を演算する排他的論理和（ＥＸＯＲ）回路と、
   前記排他的論理和の出力信号を積分する積分器と
   を具備する
   等化装置。
8. 請求項５に記載の等化装置において、
   前記パフォーマンスモニタの出力信号および所定の参照信号に基づく誤差信号を、前記波形整合回路調整部に供給する波形比較部
   をさらに具備し、
   前記遅延回路は、前記識別器の後段に接続されており、
   前記波形整合回路は、前記遅延回路の後段に接続されており、
   前記パフォーマンスモニタは、前記波形整合回路の出力信号を入力し、
   前記波形整合回路調整部は、前記誤差信号が最小になる方向に前記波形整合回路を調整する
   等化装置。
9. 請求項５に記載の等化装置において、
   前記パフォーマンスモニタは、
   前記識別器の出力信号における符号誤り率（ＢＥＲ：Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）をモニタするＢＥＲモニタ
   を具備する
   等化装置。
10. （ａ）入力信号を入力するステップと、
    （ｂ）前記入力信号と、前記入力信号に基づく帰還信号との加減算を行うステップと、
    （ｃ）前記ステップ（ｂ）で得られる出力信号の符号を判定するステップと、
    （ｄ）前記ステップ（ｃ）で得られる判定結果を出力するステップと、
    （ｅ）前記ステップ（ｄ）で得られる判定結果の出力に所定の処理を施し、前記帰還信号として帰還するステップと
    を具備し、
    前記ステップ（ｅ）は、
    （ｅ−１）前記帰還信号に遅延を与えるステップと、
    （ｅ−２）前記帰還信号の波形を整形するステップと、
    （ｅ−３）前記帰還信号の振幅値に、所定の係数に基づいて重み付けを行うステップと
    を具備し、
    前記ステップ（ｅ−２）は、
    （ｅ−２−１）前記帰還信号の波形をＲＺ波形に変換するステップ
    を具備する
    等化方法。
11. 請求項１０に記載の等化方法において、
    前記ステップ（ｅ−２）は、
    （ｅ−２−２）前記帰還信号のデューティ比を調整するステップ
    を具備する
    等化方法。
12. 請求項１０に記載の等化方法において、
    前記ステップ（ｅ）は、
    （ｅ−２−３）前記帰還信号と、所定のクロック信号との論理積を出力するステップ
    を具備する
    等化方法。
13. 請求項１２に記載の等化方法において、
    前記ステップ（ｅ）は、
    （ｅ−２−４）前記出力信号に基づいて前記所定のクロック信号を生成するステップ
    をさらに具備する
    等化方法。
14. 請求項１０または１１に記載の等化方法において、
    （ｆ）前記ステップ（ａ）〜（ｅ）のいずれかで得られる信号をモニタするステップと、
    （ｇ）前記ステップ（ｆ）で得られるモニタ結果に基づいて、前記ステップ（ｅ）における前記所定の処理を調整するステップと
    をさらに具備する
    等化方法。
15. 請求項１４に記載の等化方法において、
    前記ステップ（ｆ）は、
    （ｆ−１）前記ステップ（ｂ）で得られる信号における波形のアイ開口度をモニタするステップ
    を具備し、
    前記ステップ（ｇ）は、
    （ｇ−１）前記アイ開口度が最大になる方向に前記所定の処理を調整するステップ
    を具備する
    等化方法。
16. 請求項１５に記載の等化方法において、
    前記ステップ（ｆ−１）は、
    （ｆ−１−１）前記ステップ（ｂ）で得られる信号における波形を入力するステップと、
    （ｆ−１−２）前記ステップ（ｆ−１−１）で得られる信号と、前記出力信号との排他的論理和を演算するステップと、
    （ｆ−１−３）前記ステップ（ｆ−１−２）で得られる信号を積分して前記アイ開口度を求めるステップと
    を具備する
    等化方法。
17. 請求項１４に記載の等化方法において、
    前記ステップ（ｅ−２）は、
    （ｅ−２−５）前記ステップ（ｅ−１）で得られる信号の波形を整形するステップ
    を具備し、
    前記ステップ（ｆ）は、
    （ｆ−２）前記ステップ（ｅ−２）で得られる信号の波形をモニタするステップ
    を具備し、
    前記ステップ（ｇ）は、
    （ｇ−２）前記ステップ（ｆ−２）で得られる信号と、所定の参照信号とを比較して誤差信号を生成するステップと、
    （ｇ−３）前記誤差信号が最小になる方向に前記所定の処理を調整するステップ
    を具備する
    等化方法。
18. 請求項１４における等化方法において、
    前記ステップ（ｆ）は、
    （ｆ−３）前記ステップ（ｃ）で得られる信号におけるＢＥＲをモニタするステップ
    を具備し、
    前記ステップ（ｇ）は、
    （ｇ−４）前記ＢＥＲが最小になる方向に前記所定の処理を調整するステップ
    を具備する
    等化方法。

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