JP5435678B2 - Rectifier circuit - Google Patents

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Description

本発明は、整流回路に関し、特にチャージポンプを行うことが可能な整流回路に関する。   The present invention relates to a rectifier circuit, and more particularly to a rectifier circuit capable of performing a charge pump.

Ｐａｓｓｉｖｅ型ＲＦＩＤタグに欠かせない回路として整流回路がある。これは、受信した微弱な電力を整流する回路である。   There is a rectifier circuit as an indispensable circuit for the Passive RFID tag. This is a circuit that rectifies the received weak power.

従来、整流回路として、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路が知られている（例えば、非特許文献１および２参照）。   Conventionally, a cross-connected bridge circuit is known as a rectifier circuit (see, for example, Non-Patent Documents 1 and 2).

図１４は、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路の一例を示す図である。この回路は、４つのＭＯＳ（Metal Oxide Semiconductor）トランジスタスイッチをクロス接続した構成となっており、高周波電源（交流電流発生回路）ＲＦの電流を整流することができる。   FIG. 14 is a diagram illustrating an example of a cross-connected bridge circuit. This circuit has a configuration in which four MOS (Metal Oxide Semiconductor) transistor switches are cross-connected, and can rectify the current of a high frequency power supply (AC current generating circuit) RF.

また、スイッチとしてダイオードを用いたＤｉｃｋｓｏｎチャージポンプ回路も知られている（例えば、非特許文献１、３および４参照）。   A Dickson charge pump circuit using a diode as a switch is also known (see, for example, Non-Patent Documents 1, 3, and 4).

図１５は、Ｄｉｃｋｓｏｎチャージポンプ回路の一例を示す図である。このチャージポンプ回路では、ショットキーダイオードとキャパシタを用いることにより、高周波電源ＲＦの電流を整流し、高周波電源ＲＦの電圧よりも高い電圧を電圧Ｖddに出力することができる。FIG. 15 is a diagram illustrating an example of a Dickson charge pump circuit. In this charge pump circuit, by using a Schottky diode and a capacitor, the current of the high frequency power supply RF can be rectified and a voltage higher than the voltage of the high frequency power supply RF can be output to the voltage Vdd .

Z. Zhu, B. Jamali, and P. Cole, “Brief comparison of different rectifier structures for HF and UHF RFID”, The Adelade Auto-ID Lab, The Univirsity of Adelaide, April 2004.Z. Zhu, B. Jamali, and P. Cole, “Brief comparison of different rectifier structures for HF and UHF RFID”, The Adelade Auto-ID Lab, The Univirsity of Adelaide, April 2004. Fan Jiang, Donghui Guo, and L. L. Cheng, “Analysis and Design of Power Generator on Passive RFID Transponders”, Progress In Electromagnetics Research Symposium Proceedings, pp.1357-1362, March 24-28, Hangzhou, China, 2008.Fan Jiang, Donghui Guo, and L. L. Cheng, “Analysis and Design of Power Generator on Passive RFID Transponders”, Progress In Electromagnetics Research Symposium Proceedings, pp.1357-1362, March 24-28, Hangzhou, China, 2008. J. Shin, I.-Y. Chung, Y.-J. Park, and H. Min, “A new charge pump without degradation in threshold voltage due to body effect”, IEEE J. Solid-State Circuits, vol. 35, no. 8, pp. 1227-1230, Aug. 2000.J. Shin, I.-Y. Chung, Y.-J. Park, and H. Min, “A new charge pump without degradation in threshold voltage due to body effect”, IEEE J. Solid-State Circuits, vol. 35 , no. 8, pp. 1227-1230, Aug. 2000. Changming Ma, Xingjun wu , et al.,“A Low-Power RF Front-End of Passive UHF RFID Transponders”, IEEE Asia Pacific Conference on Circuits and Systems, pp.73-76, 2008.Changming Ma, Xingjun wu, et al., “A Low-Power RF Front-End of Passive UHF RFID Transponders”, IEEE Asia Pacific Conference on Circuits and Systems, pp.73-76, 2008.

しかしながら、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路では、回路の構成上、チャージポンプを行うことができないという課題がある。   However, the cross-connected bridge circuit has a problem that the charge pump cannot be performed due to the circuit configuration.

一方、Ｄｉｃｋｓｏｎチャージポンプ回路では、ショットキーダイオードを用いているため、閾値電圧による電圧効果が発生し、入力電力に対する出力電力の比を示す変換効率が低くなるという課題がある。   On the other hand, since the Dickson charge pump circuit uses a Schottky diode, there is a problem that a voltage effect due to a threshold voltage occurs, and conversion efficiency indicating a ratio of output power to input power is lowered.

本発明は、上述の課題を解決するためになされたものであり、変換効率が高く、かつチャージポンプを行うことが可能な整流回路を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a rectifier circuit that has high conversion efficiency and can perform a charge pump.

上記目的を達成するために、本発明のある局面に係る整流回路は、交流電流発生回路に接続するための第１および第２端子を有し、前記交流電流発生回路が発生した電流を整流する整流回路であって、第１および第２キャパシタと、各々が複数の直列接続されたＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタを含む第１および第２スイッチとを備え、前記第１端子は、前記第１キャパシタの一方の端子と、前記第１スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第１スイッチの制御端子とに接続され、前記第２端子は、前記第２キャパシタの一方の端子と、前記第１スイッチにおいて電流が通過する一方の端子と、前記第２スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第２スイッチの制御端子とに接続され、前記第１キャパシタの他方の端子と、前記第１スイッチにおいて電流が通過する他方の端子と、前記第２スイッチにおいて電流が通過する一方の端子とが接続され、前記第２キャパシタの他方の端子と、前記第２スイッチにおいて電流が通過する他方の端子とが接続され、前記第１スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を通過させ、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を遮断し、前記第２スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を遮断し、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を通過させる。   In order to achieve the above object, a rectifier circuit according to an aspect of the present invention has first and second terminals for connection to an alternating current generating circuit, and rectifies the current generated by the alternating current generating circuit. A rectifier circuit comprising first and second capacitors, and first and second switches each including a plurality of PMOS (Positive channel Metal Oxide Semiconductor) transistors connected in series, wherein the first terminal comprises One terminal of the first capacitor is connected to a control terminal of the first switch that receives a control signal for controlling passage and interruption of current in the first switch, and the second terminal is connected to one of the second capacitors. Before receiving a control signal for controlling passage and interruption of current in the second switch, one terminal through which current flows in the first switch Connected to the control terminal of the second switch, and connected to the other terminal of the first capacitor, the other terminal through which current passes through the first switch, and one terminal through which current passes through the second switch. The other terminal of the second capacitor is connected to the other terminal through which a current passes in the second switch, and the first switch has a negative potential on the first terminal, and the first switch When the potential of the two terminals is a positive potential, the current is passed. When the potential of the first terminal is a positive potential and when the potential of the second terminal is a negative potential, the current is cut off. When the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, the current is cut off, the potential of the first terminal is a positive potential, and the potential of the second terminal Passes current when is negative That.

この構成によると、スイッチとして複数の直列接続されたＰＭＯＳトランジスタを用いている。このため、ダイオードスイッチを用いる場合に比べ、電圧損失が低くなる。また、第１スイッチが電流を通過させ、第２スイッチが電流を遮断する場合には、第１キャパシタに電荷が蓄積される。このため、第１キャパシタの電圧は交流電流発生回路の電圧と等しくなる。一方、第１スイッチが電流を遮断し、第２スイッチが電流を通過させる場合には、第２キャパシタの電圧は、交流電流発生回路の電圧に第１キャパシタの電圧を加算した値と等しくなる。このため、交流電流発生回路の電圧の２倍の電圧を得ることができ、チャージポンプを行うことができる。また、スイッチとして複数の直列接続されたＰＭＯＳトランジスタを用いていることにより、電流が逆向きに流れるのを防止することができる。   According to this configuration, a plurality of PMOS transistors connected in series are used as switches. For this reason, a voltage loss becomes low compared with the case where a diode switch is used. In addition, when the first switch passes current and the second switch cuts off current, charge is accumulated in the first capacitor. For this reason, the voltage of the first capacitor is equal to the voltage of the alternating current generating circuit. On the other hand, when the first switch cuts off the current and the second switch passes the current, the voltage of the second capacitor becomes equal to the value obtained by adding the voltage of the first capacitor to the voltage of the alternating current generating circuit. For this reason, a voltage twice as high as the voltage of the alternating current generating circuit can be obtained, and a charge pump can be performed. Further, by using a plurality of PMOS transistors connected in series as a switch, it is possible to prevent current from flowing in the reverse direction.

好ましくは、前記第１スイッチは、直列接続された第１および第２ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは、前記第１端子に接続され、前記第１ＰＭＯＳトランジスタのソースおよびドレインのうち前記第２ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第１キャパシタの他方の端子に接続され、前記第２ＰＭＯＳトランジスタのゲートは、前記第１キャパシタの他方の端子に接続され、前記第２ＰＭＯＳトランジスタのソースおよびドレインのうち前記第１ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２端子に接続されている。   Preferably, the first switch includes first and second PMOS transistors connected in series, the gate of the first PMOS transistor is connected to the first terminal, and the first and second drains of the first PMOS transistor A terminal not connected in series to the second PMOS transistor is connected to the other terminal of the first capacitor; a gate of the second PMOS transistor is connected to the other terminal of the first capacitor; The terminal of the source and drain that is not connected in series to the first PMOS transistor is connected to the second terminal.

第１キャパシタに電荷が蓄積されている場合には、第１スイッチが通過させる電流と逆向きの電流が第１スイッチに流れようとする場合がある。この構成によると、逆向きに電流が流れようとすると、第２ＰＭＯＳトランジスタが電流を遮断するため、電流が逆向きに流れるのを防止することができる。   When charge is accumulated in the first capacitor, a current in the direction opposite to the current passed through the first switch may flow through the first switch. According to this configuration, when the current tries to flow in the reverse direction, the second PMOS transistor cuts off the current, so that the current can be prevented from flowing in the reverse direction.

さらに好ましくは、前記第２スイッチは、直列接続された第３および第４ＰＭＯＳトランジスタを含み、前記第３ＰＭＯＳトランジスタのゲートは、前記第２端子に接続され、前記第３ＰＭＯＳトランジスタのソースおよびドレインのうち前記第４ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２キャパシタの他方の端子に接続され、前記第４ＰＭＯＳトランジスタのゲートは、前記第２キャパシタの他方の端子に接続され、前記第４ＰＭＯＳトランジスタのソースおよびドレインのうち前記第３ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第１キャパシタの他方の端子に接続されている。   More preferably, the second switch includes third and fourth PMOS transistors connected in series, the gate of the third PMOS transistor is connected to the second terminal, and the source and drain of the third PMOS transistor are The terminal not connected in series to the fourth PMOS transistor is connected to the other terminal of the second capacitor, the gate of the fourth PMOS transistor is connected to the other terminal of the second capacitor, and the fourth PMOS transistor A terminal of the source and drain of the first capacitor that is not connected in series to the third PMOS transistor is connected to the other terminal of the first capacitor.

第２キャパシタに電荷が蓄積されている場合には、第２スイッチが通過させる電流と逆向きの電流が第２スイッチに流れようとする場合がある。この構成によると、逆向きに電流が流れようとすると、第４ＰＭＯＳトランジスタが電流を遮断するため、電流が逆向きに流れるのを防止することができる。   When charge is accumulated in the second capacitor, a current in the direction opposite to the current passed through the second switch may flow through the second switch. According to this configuration, when the current tries to flow in the reverse direction, the fourth PMOS transistor cuts off the current, so that the current can be prevented from flowing in the reverse direction.

さらに好ましくは、上述の整流回路は、さらに、第３および第４キャパシタと、各々が複数の直列接続されたＰＭＯＳトランジスタを含む第３および第４スイッチとを備え、前記第１端子は、さらに、前記第３キャパシタの一方の端子と、前記第３スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第３スイッチの制御端子とに接続され、前記第２端子は、さらに、前記第４キャパシタの一方の端子と、前記第４スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第４スイッチの制御端子とに接続され、前記第３キャパシタの他方の端子と、前記第３スイッチにおいて電流が通過する一方の端子と、前記第４スイッチにおいて電流が通過する一方の端子とが接続され、前記第４キャパシタの他方の端子と、前記第４スイッチにおいて電流が通過する他方の端子とが接続され、前記第２キャパシタの他方の端子と、前記第２スイッチにおいて電流が通過する他方の端子と、前記第３スイッチにおいて電流が通過する他方の端子とが接続され、前記第３スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を通過させ、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を遮断し、前記第４スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を遮断し、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を通過させる。   More preferably, the rectifier circuit further includes third and fourth capacitors and third and fourth switches each including a plurality of series-connected PMOS transistors, and the first terminal further includes: The third capacitor is connected to one terminal of the third capacitor and a control terminal of the third switch that receives a control signal for controlling passage and interruption of current in the third switch, and the second terminal is further connected to the fourth terminal. Connected to one terminal of the capacitor and a control terminal of the fourth switch for receiving a control signal for controlling passage and interruption of current in the fourth switch, the other terminal of the third capacitor, and the third switch One terminal through which a current passes in the fourth switch and one terminal through which a current passes in the fourth switch, the fourth capacitor The other terminal is connected to the other terminal through which the current passes in the fourth switch, the other terminal of the second capacitor, the other terminal through which the current passes through the second switch, and the third switch. Is connected to the other terminal through which the current passes, and the third switch allows the current to pass when the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, When the potential of the first terminal is a positive potential and the potential of the second terminal is a negative potential, the current is cut off, and the fourth switch is configured such that the potential of the first terminal is a negative potential and the fourth switch The current is cut off when the potential at the two terminals is positive, and the current is passed when the potential at the first terminal is positive and the potential at the second terminal is negative.

この構成によると、第３スイッチが電流を通過させ、第４スイッチが電流を遮断する場合には、第３キャパシタに電荷が蓄積される。第３キャパシタの電圧は、交流電流発生回路の電圧に第２キャパシタの電圧を加算した値と等しくなる。このため、交流電流発生回路の電圧の３倍の電圧を得ることができる。一方、第３スイッチが電流を遮断し、第４スイッチが電流を通過させる場合には、第４キャパシタの電圧は、交流電流発生回路の電圧に第３キャパシタの電圧を加算した値と等しくなる。このため、交流電流発生回路の電圧の４倍の電圧を得ることができ、チャージポンプを行うことができる。また、スイッチとして複数の直列接続されたＰＭＯＳトランジスタを用いていることにより、電流が逆向きに流れるのを防止することができる。   According to this configuration, when the third switch passes current and the fourth switch cuts off current, charge is accumulated in the third capacitor. The voltage of the third capacitor is equal to the value obtained by adding the voltage of the second capacitor to the voltage of the alternating current generating circuit. For this reason, it is possible to obtain a voltage three times the voltage of the alternating current generating circuit. On the other hand, when the third switch cuts off the current and the fourth switch passes the current, the voltage of the fourth capacitor becomes equal to the value obtained by adding the voltage of the third capacitor to the voltage of the alternating current generating circuit. For this reason, it is possible to obtain a voltage that is four times the voltage of the AC current generation circuit, and to perform a charge pump. Further, by using a plurality of PMOS transistors connected in series as a switch, it is possible to prevent current from flowing in the reverse direction.

好ましくは、前記第３スイッチは、直列接続された第５および第６ＰＭＯＳトランジスタを含み、前記第５ＰＭＯＳトランジスタのゲートは、前記第１端子に接続され、前記第５ＰＭＯＳトランジスタのソースおよびドレインのうち前記第６ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第３キャパシタの他方の端子に接続され、前記第６ＰＭＯＳトランジスタのゲートは、前記第３キャパシタの他方の端子に接続され、前記第６ＰＭＯＳトランジスタのソースおよびドレインのうち前記第５ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２キャパシタの他方の端子に接続されている。   Preferably, the third switch includes fifth and sixth PMOS transistors connected in series, the gate of the fifth PMOS transistor is connected to the first terminal, and the first and the drains of the fifth PMOS transistor The terminal not connected in series to the 6 PMOS transistor is connected to the other terminal of the third capacitor, the gate of the sixth PMOS transistor is connected to the other terminal of the third capacitor, The terminal of the source and drain that is not connected in series to the fifth PMOS transistor is connected to the other terminal of the second capacitor.

第３キャパシタに電荷が蓄積されている場合には、第３スイッチが通過させる電流と逆向きの電流が第３スイッチに流れようとする場合がある。この構成によると、逆向きに電流が流れようとすると、第６ＰＭＯＳトランジスタが電流を遮断するため、電流が逆向きに流れるのを防止することができる。   When charge is accumulated in the third capacitor, a current in the direction opposite to the current passed through the third switch may flow through the third switch. According to this configuration, when the current tries to flow in the reverse direction, the sixth PMOS transistor cuts off the current, so that the current can be prevented from flowing in the reverse direction.

さらに好ましくは、前記第４スイッチは、直列接続された第７および第８ＰＭＯＳトランジスタを含み、前記第７ＰＭＯＳトランジスタのゲートは、前記第２端子に接続され、前記第７ＰＭＯＳトランジスタのソースおよびドレインのうち前記第８ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第４キャパシタの他方の端子に接続され、前記第８ＰＭＯＳトランジスタのゲートは、前記第４キャパシタの他方の端子に接続され、前記第８ＰＭＯＳトランジスタのソースおよびドレインのうち前記第７ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第３キャパシタの他方の端子に接続されている。   More preferably, the fourth switch includes seventh and eighth PMOS transistors connected in series, the gate of the seventh PMOS transistor is connected to the second terminal, and the source and drain of the seventh PMOS transistor are the The terminal not connected in series to the eighth PMOS transistor is connected to the other terminal of the fourth capacitor, the gate of the eighth PMOS transistor is connected to the other terminal of the fourth capacitor, and the eighth PMOS transistor The terminal of the source and drain that is not connected in series to the seventh PMOS transistor is connected to the other terminal of the third capacitor.

第４キャパシタに電荷が蓄積されている場合には、第４スイッチが通過させる電流と逆向きの電流が第４スイッチに流れようとする場合がある。この構成によると、逆向きに電流が流れようとすると、第８ＰＭＯＳトランジスタが電流を遮断するため、電流が逆向きに流れるのを防止することができる。   When charge is accumulated in the fourth capacitor, a current in the direction opposite to the current passed through the fourth switch may try to flow through the fourth switch. According to this configuration, when the current tries to flow in the reverse direction, the eighth PMOS transistor cuts off the current, so that the current can be prevented from flowing in the reverse direction.

本発明によると、変換効率が高く、かつチャージポンプを行うことが可能な整流回路を提供することができる。   According to the present invention, it is possible to provide a rectifier circuit having high conversion efficiency and capable of performing a charge pump.

図１は、本発明の実施の形態に係る整流回路の回路図である。FIG. 1 is a circuit diagram of a rectifier circuit according to an embodiment of the present invention. 図２は、スイッチの詳細な構成を示す回路図である。FIG. 2 is a circuit diagram showing a detailed configuration of the switch. 図３は、本発明の実施の形態に係る整流回路の詳細な構成を示す回路図である。FIG. 3 is a circuit diagram showing a detailed configuration of the rectifier circuit according to the embodiment of the present invention. 図４は、整流回路の動作について説明するための図である。FIG. 4 is a diagram for explaining the operation of the rectifier circuit. 図５は、チャージポンプ回路の回路図である。FIG. 5 is a circuit diagram of the charge pump circuit. 図６は、段数を２とした場合のチャージポンプ回路の詳細な構成を示す回路図である。FIG. 6 is a circuit diagram showing a detailed configuration of the charge pump circuit when the number of stages is two. 図７は、スイッチの分類について説明するための図である。FIG. 7 is a diagram for explaining switch classification. 図８は、図７に示した各スイッチを駆動するための最小必要電圧、すなわち各スイッチにおける電圧損失を示す図である。FIG. 8 is a diagram showing the minimum required voltage for driving each switch shown in FIG. 7, that is, the voltage loss in each switch. 図９は、電圧損失の比較結果を示す図である。FIG. 9 is a diagram illustrating a comparison result of voltage loss. 図１０は、最小必要電圧の比較結果を示す図である。FIG. 10 is a diagram illustrating a comparison result of the minimum required voltage. 図１１は、変換効率と出力電圧との比較結果を示す図である。FIG. 11 is a diagram illustrating a comparison result between the conversion efficiency and the output voltage. 図１２は、シミュレーション実験の対象とした整流回路を示す図である。FIG. 12 is a diagram illustrating a rectifier circuit that is a target of a simulation experiment. 図１３は、高周波電源の電圧と変換効率との関係を示すグラフである。FIG. 13 is a graph showing the relationship between the voltage of the high frequency power supply and the conversion efficiency. 図１４は、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路の一例を示す図である。FIG. 14 is a diagram illustrating an example of a cross-connected bridge circuit. 図１５は、Ｄｉｃｋｓｏｎチャージポンプ回路の一例を示す図である。FIG. 15 is a diagram illustrating an example of a Dickson charge pump circuit.

以下、本発明の実施の形態について図面を参照しながら説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施の形態に係る整流回路の回路図である。   FIG. 1 is a circuit diagram of a rectifier circuit according to an embodiment of the present invention.

整流回路は、高周波電源（交流電流発生回路）ＲＦに接続するための端子１１および１２を有し、高周波電源ＲＦが発生した電流を整流する回路であって、キャパシタＣ１およびＣ２と、各々が複数の直列接続されたＰＭＯＳトランジスタを含むスイッチＳ１およびＳ２とを備える。   The rectifier circuit has terminals 11 and 12 for connection to a high frequency power supply (alternating current generation circuit) RF, and rectifies the current generated by the high frequency power supply RF, and includes a plurality of capacitors C1 and C2. Switches S1 and S2 including PMOS transistors connected in series.

端子１１は、キャパシタＣ１の一方の端子と、スイッチＳ１における電流の通過および遮断を制御する制御信号を受け付けるスイッチＳ１の制御端子１０１とに接続されている。   The terminal 11 is connected to one terminal of the capacitor C1 and the control terminal 101 of the switch S1 that receives a control signal for controlling the passage and interruption of the current in the switch S1.

また、端子１２は、キャパシタＣ２の一方の端子と、スイッチＳ１において電流が通過する一方の端子と、スイッチＳ２における電流の通過および遮断を制御する制御信号を受け付けるスイッチＳ２の制御端子１０２とに接続されている。   The terminal 12 is connected to one terminal of the capacitor C2, one terminal through which the current passes in the switch S1, and the control terminal 102 of the switch S2 that receives a control signal for controlling the passage and interruption of the current in the switch S2. Has been.

さらに、キャパシタＣ１の他方の端子と、スイッチＳ１において電流が通過する他方の端子と、スイッチＳ２において電流が通過する一方の端子とが、接点Ａにおいて接続されている。   Furthermore, the other terminal of the capacitor C1, the other terminal through which current passes in the switch S1, and one terminal through which current passes through the switch S2 are connected at the contact A.

さらにまた、キャパシタＣ２の他方の端子と、スイッチＳ２において電流が通過する他方の端子とが、接点Ｂにおいて接続されている。   Furthermore, the other terminal of the capacitor C2 and the other terminal through which a current passes in the switch S2 are connected at the contact B.

スイッチＳ１は、端子１１の電位が負電位であり、かつ端子１２の電位が正電位の場合に電流を通過させ、端子１１の電位が正電位であり、かつ端子１２の電位が負電位の場合に電流を遮断する。   The switch S1 allows a current to pass when the potential of the terminal 11 is a negative potential and the potential of the terminal 12 is a positive potential, and the potential of the terminal 11 is a positive potential and the potential of the terminal 12 is a negative potential. To interrupt the current.

スイッチＳ２は、端子１１の電位が負電位であり、かつ端子１２の電位が正電位の場合に電流を遮断し、端子１１の電位が正電位であり、かつ端子１２の電位が負電位の場合に電流を通過させる。   The switch S2 cuts off the current when the potential of the terminal 11 is a negative potential and the potential of the terminal 12 is a positive potential, and the potential of the terminal 11 is a positive potential and the potential of the terminal 12 is a negative potential. Pass the current through.

図２は、スイッチＳ１の詳細な構成を示す回路図である。スイッチＳ１は、直列接続されたＰＭＯＳトランジスタＭａ１およびＭｂ１を含む。   FIG. 2 is a circuit diagram showing a detailed configuration of the switch S1. Switch S1 includes PMOS transistors Ma1 and Mb1 connected in series.

ＰＭＯＳトランジスタＭａ１のゲートは制御端子１０１に接続され、ＰＭＯＳトランジスタＭａ１のソースおよびドレインのうち、ＰＭＯＳトランジスタＭｂ１に接続されていない側の端子は、ＰＭＯＳトランジスタＭｂ１のゲートに接続されている。   The gate of the PMOS transistor Ma1 is connected to the control terminal 101, and the terminal of the source and drain of the PMOS transistor Ma1 that is not connected to the PMOS transistor Mb1 is connected to the gate of the PMOS transistor Mb1.

スイッチＳ２もスイッチＳ１と同様の構成を有する。   The switch S2 has the same configuration as the switch S1.

図３は、本発明の実施の形態に係る整流回路の詳細な構成を示す回路図である。   FIG. 3 is a circuit diagram showing a detailed configuration of the rectifier circuit according to the embodiment of the present invention.

図３に示す整流回路は、図１に示した整流回路の構成において、スイッチＳ１およびＳ２の構成を詳細に示した構成を有する。   The rectifier circuit shown in FIG. 3 has a configuration in which the configurations of the switches S1 and S2 are shown in detail in the configuration of the rectifier circuit shown in FIG.

つまり、スイッチＳ１は、図２に示した構成を有する。   That is, the switch S1 has the configuration shown in FIG.

ここで、ＰＭＯＳトランジスタＭｂ１のゲートは、接点Ａに接続され、ＰＭＯＳトランジスタＭｂ１のソースおよびドレインのうちＰＭＯＳトランジスタＭａ１に直列接続されていない側の端子は、第２端子１２に接続されている。   Here, the gate of the PMOS transistor Mb1 is connected to the contact A, and the terminal of the source and drain of the PMOS transistor Mb1 that is not connected in series to the PMOS transistor Ma1 is connected to the second terminal 12.

スイッチＳ２は、直列接続されたＰＭＯＳトランジスタＭａ２およびＭｂ２を含む。   Switch S2 includes PMOS transistors Ma2 and Mb2 connected in series.

ＰＭＯＳトランジスタＭａ２のゲートは、端子１２に接続されている。   The gate of the PMOS transistor Ma2 is connected to the terminal 12.

また、ＰＭＯＳトランジスタＭａ２のソースおよびドレインのうちＰＭＯＳトランジスタＭｂ２に直列接続されていない側の端子は、接点Ｂに接続されている。   Further, the terminal of the source and drain of the PMOS transistor Ma2 that is not connected in series to the PMOS transistor Mb2 is connected to the contact B.

さらに、ＰＭＯＳトランジスタＭｂ２のゲートは、接点Ｂに接続されている。   Further, the gate of the PMOS transistor Mb2 is connected to the contact B.

さらにまた、ＰＭＯＳトランジスタＭｂ２のソースおよびドレインのうちＰＭＯＳトランジスタＭａ２に直列接続されていない側の端子は、接点Ａに接続されている。   Further, the terminal of the source and drain of the PMOS transistor Mb2 that is not connected in series to the PMOS transistor Ma2 is connected to the contact A.

このような構成におけるスイッチＳ１の動作について説明する。   The operation of the switch S1 in such a configuration will be described.

端子１１の電位が負電位となり、端子１２の電位が正電位となったときを負の半周といい、端子１１の電位が正電位となり、端子１２の電位が負電位となったときを正の半周という。   The case where the potential of the terminal 11 becomes a negative potential and the potential of the terminal 12 becomes a positive potential is referred to as a negative half circumference. The potential of the terminal 11 becomes a positive potential and the potential of the terminal 12 becomes a negative potential. Half a lap.

負の半周において、ＰＭＯＳトランジスタＭａ１のゲートが負電位となるため、ＰＭＯＳトランジスタＭａ１は、ソース−ドレイン間で電流を通過させる（ＯＮ状態となる）。このとき、接点Ａの電位ＶAは、キャパシタＣ１の電圧をＶC1、高周波電源ＲＦの電圧をＶRFとしたとき、以下の（式１）が成り立つ。In the negative half cycle, the gate of the PMOS transistor Ma1 has a negative potential, so that the PMOS transistor Ma1 allows a current to pass between the source and the drain (turns on). At this time, the potential V A of the contact A, V C1 and the voltage of the capacitor C1, when the high-frequency power source RF voltage was V RF, the following equation (1) holds.

ＶA＝ＶC1＋ＶRF …（式１）
また、以下の（式２）の関係が成り立つ。V A = V C1 + V RF (Formula 1)
Further, the following relationship (Formula 2) is established.

｜ＶRF｜≧｜ＶC1｜ …（式２）
このため、（式１）と（式２）より（式３）が成立する。| V RF | ≧ | V C1 | (Formula 2)
Therefore, (Expression 3) is established from (Expression 1) and (Expression 2).

ＶA≦０ …（式３）
となる。よって、ＰＭＯＳトランジスタＭｂ１もＯＮ状態となる。よって、スイッチＳ１はＯＮとなる。V A ≦ 0 (Formula 3)
It becomes. Therefore, the PMOS transistor Mb1 is also turned on. Therefore, the switch S1 is turned on.

また、負の半周において、端子１２の電位は負電位となる。このため、ＰＭＯＳトランジスタＭａ２は、ソース−ドレイン間を流れる電流を遮断する（ＯＦＦ状態となる）。よって、スイッチＳ２はＯＦＦとなる。   In the negative half circumference, the potential of the terminal 12 is a negative potential. For this reason, the PMOS transistor Ma2 cuts off the current flowing between the source and the drain (becomes OFF state). Therefore, the switch S2 is turned off.

なお、負の半周においては、端子１２から接点Ａに向かって電流が流れるが、キャパシタＣ１に十分な電荷がたまっているときに、接点Ａから端子１２に向かって電流は流れようとする。これを防止するために、ＰＭＯＳトランジスタＭｂ１が設けられている。   In the negative half circumference, a current flows from the terminal 12 toward the contact A, but when a sufficient charge is accumulated in the capacitor C1, the current tends to flow from the contact A toward the terminal 12. In order to prevent this, a PMOS transistor Mb1 is provided.

一方、正の半周において、端子１１の電位は正電位となる。このため、ＰＭＯＳトランジスタＭａ１はＯＦＦ状態となる。よって、スイッチＳ１はＯＦＦとなる。   On the other hand, in the positive half circumference, the potential of the terminal 11 becomes a positive potential. For this reason, the PMOS transistor Ma1 is turned off. Therefore, the switch S1 is turned off.

また、正の半周において、端子１２の電位は負電位となる。このため、ＰＭＯＳトランジスタＭａ２はＯＮ状態となる。このとき、接点Ｂの電位ＶBと接点Ａの電位ＶAとの間には、以下の（式４）に示す関係が成り立つ。Further, in the positive half circumference, the potential of the terminal 12 becomes a negative potential. For this reason, the PMOS transistor Ma2 is turned on. At this time, the following relationship is established between the potential V B of the contact B and the potential V A of the contact A:

ＶB≦ＶA …（式４）
よって、ＰＭＯＳトランジスタＭｂ２のゲートの電位はソースの電位よりも低くなる。このため、ＰＭＯＳトランジスタＭｂ２はＯＮ状態となる。よって、スイッチＳ２はＯＮとなる。V B ≦ V A (Formula 4)
Therefore, the gate potential of the PMOS transistor Mb2 is lower than the source potential. For this reason, the PMOS transistor Mb2 is turned on. Therefore, the switch S2 is turned on.

なお、正の半周においては、接点Ａから接点Ｂに向かって電流が流れるが、キャパシタＣ２に十分な電荷がたまっているときに、接点Ｂから接点Ａに向かって電流は流れようとする。これを防止するために、ＰＭＯＳトランジスタＭｂ２が設けられている。   In the positive half circumference, a current flows from the contact A toward the contact B. However, when a sufficient charge is accumulated in the capacitor C2, the current tends to flow from the contact B toward the contact A. In order to prevent this, a PMOS transistor Mb2 is provided.

次に、本実施の形態に係る整流回路の動作原理について説明する。   Next, the operation principle of the rectifier circuit according to this embodiment will be described.

図４は、整流回路の動作について説明するための図である。   FIG. 4 is a diagram for explaining the operation of the rectifier circuit.

図４（ａ）は、負の半周の時の整流回路の動作を示している。負の半周の時には、スイッチＳ１がＯＮし、スイッチＳ２がＯＦＦする。このため、電流は、矢印で示すように、端子１２、スイッチＳ１、接点Ａ、キャパシタＣ１、端子１１の順に流れ、キャパシタＣ１に電荷が蓄積される。このときのキャパシタＣ１の電圧ＶC1は、以下の（式５）で示される。FIG. 4 (a) shows the operation of the rectifier circuit in the negative half cycle. At the negative half turn, the switch S1 is turned on and the switch S2 is turned off. For this reason, as shown by the arrows, the current flows in the order of the terminal 12, the switch S1, the contact A, the capacitor C1, and the terminal 11, and charges are accumulated in the capacitor C1. The voltage V C1 of the capacitor C1 at this time is expressed by the following (formula 5).

ＶC1＝｜ＶRF｜ …（式５）V C1 = | V RF | (Formula 5)

図４（ｂ）は、正の半周の時の整流回路の動作を示している。正の半周の時には、スイッチＳ１がＯＦＦし、スイッチＳ２がＯＮする。このため、電流は、矢印で示すように、端子１１、キャパシタＣ１、接点Ａ、スイッチＳ２、接点Ｂ、キャパシタＣ２、端子１２の順に流れる。キャパシタＣ２の電圧ＶC2は、高周波電源ＲＦの電圧ＶRFにキャパシタＣ１の電圧ＶC1を加算したものになる。また、キャパシタＣ１には、負の半周の時に、電荷が充電され、その電圧ＶC1には、（式５）の関係が成り立っている。このため、キャパシタＣ２の電圧ＶC2は、以下の（式６）で示される。FIG. 4B shows the operation of the rectifier circuit at the positive half circumference. At the positive half turn, the switch S1 is turned off and the switch S2 is turned on. For this reason, the current flows in the order of the terminal 11, the capacitor C1, the contact A, the switch S2, the contact B, the capacitor C2, and the terminal 12 as indicated by arrows. The voltage of the capacitor C2 V C2 becomes to the sum of the voltage V C1 the capacitor C1 to the voltage V RF high frequency power source RF. Further, the capacitor C1 is charged in the negative half cycle, and the relationship of (Equation 5) is established in the voltage V C1 . Therefore, the voltage V C2 of the capacitor C2 is expressed by the following (formula 6).

ＶC2＝２×｜ＶRF｜ …（式６）
このように、高周波電源ＲＦの電圧ＶRFの２倍の電圧を得ることができる。V C2 = 2 × | V RF | (Formula 6)
In this way, a voltage twice as high as the voltage V RF of the high frequency power supply RF can be obtained.

上記した整流回路をＮ段構成とすることにより、チャージポンプ回路を実現することができる。   A charge pump circuit can be realized by configuring the above rectifier circuit in an N-stage configuration.

図５は、チャージポンプ回路の回路図である。   FIG. 5 is a circuit diagram of the charge pump circuit.

チャージポンプ回路は、上述した整流回路を多段接続することにより得られる。ここでは、整流回路をＮ段接続した例を示している。   The charge pump circuit is obtained by connecting the above-described rectifier circuits in multiple stages. Here, an example in which N stages of rectifier circuits are connected is shown.

チャージポンプ回路は、Ｎ個のキャパシタＣ２ｉ−１（ｉ＝１〜Ｎ）と、Ｎ個のキャパシタＣ２ｉ（ｉ＝１〜Ｎ）と、Ｎ個のスイッチＳ２ｉ−１（ｉ＝１〜Ｎ）と、Ｎ個のスイッチＳ２ｉ（ｉ＝１〜Ｎ）とを備える。   The charge pump circuit includes N capacitors C2i-1 (i = 1 to N), N capacitors C2i (i = 1 to N), and N switches S2i-1 (i = 1 to N). , N switches S2i (i = 1 to N).

端子１１は、各キャパシタＣ２ｉ−１（ｉ＝１〜Ｎ）の一方の端子と、各スイッチＳ２ｉ−１（ｉ＝１〜Ｎ）における電流の通過および遮断を制御する制御信号を受け付ける各スイッチＳ２ｉ−１（ｉ＝１〜Ｎ）の制御端子に接続されている。   The terminal 11 receives one control terminal for each capacitor C2i-1 (i = 1 to N) and each switch S2i for receiving a control signal for controlling passage and interruption of current in each switch S2i-1 (i = 1 to N). -1 (i = 1 to N).

また、端子１２は、各キャパシタＣ２ｉ（ｉ＝１〜Ｎ）の一方の端子と、各スイッチＳ２ｉ（ｉ＝１〜Ｎ）における電流の通過および遮断を制御する制御信号を受け付ける各スイッチＳ２ｉ（ｉ＝１〜Ｎ）の制御端子とに接続されている。   Further, the terminal 12 receives each control switch S2i (i) that receives one terminal of each capacitor C2i (i = 1 to N) and a control signal for controlling current passing and blocking in each switch S2i (i = 1 to N). = 1 to N).

また、スイッチＳ１において電流が通過する一方の端子が、端子１２に接続されている。また、各スイッチＳ２ｉ−１（ｉ＝２〜Ｎ）において電流が通過する一方の端子が、１つ前の段の各キャパシタＣ２ｉ（ｉ＝１〜Ｎ−１）の他方の端子に接続されている。   In addition, one terminal through which a current passes in the switch S1 is connected to the terminal 12. Further, one terminal through which a current passes in each switch S2i-1 (i = 2 to N) is connected to the other terminal of each capacitor C2i (i = 1 to N-1) in the previous stage. Yes.

さらに、各キャパシタＣ２ｉ−１（ｉ＝１〜Ｎ）の他方の端子と、各スイッチＳ２ｉ−１（ｉ＝１〜Ｎ）において電流が通過する他方の端子と、各スイッチＳ２ｉ（ｉ＝１〜Ｎ）において電流が通過する一方の端子とが接続されている。   Further, the other terminal of each capacitor C2i-1 (i = 1 to N), the other terminal through which current passes in each switch S2i-1 (i = 1 to N), and each switch S2i (i = 1 to 1). N) is connected to one terminal through which current passes.

さらにまた、各キャパシタＣ２ｉ（ｉ＝１〜Ｎ）の他方の端子と、各スイッチＳ２ｉ（ｉ＝１〜Ｎ）において電流が通過する他方の端子とが接続されている。   Furthermore, the other terminal of each capacitor C2i (i = 1 to N) is connected to the other terminal through which a current passes in each switch S2i (i = 1 to N).

各スイッチＳ２ｉ−１（ｉ＝１〜Ｎ）は、端子１１の電位が負電位であり、かつ端子１２の電位が正電位の場合に電流を通過させ、端子１１の電位が正電位であり、かつ端子１２の電位が負電位の場合に電流を遮断する。   Each switch S2i-1 (i = 1 to N) passes a current when the potential of the terminal 11 is a negative potential and the potential of the terminal 12 is a positive potential, and the potential of the terminal 11 is a positive potential. The current is cut off when the potential of the terminal 12 is negative.

各スイッチＳ２ｉ（ｉ＝１〜Ｎ）は、端子１１の電位が負電位であり、かつ端子１２の電位が正電位の場合に電流を遮断し、端子１１の電位が正電位であり、かつ端子１２の電位が負電位の場合に電流を通過させる。   Each switch S2i (i = 1 to N) cuts off current when the potential of the terminal 11 is negative and the potential of the terminal 12 is positive, the potential of the terminal 11 is positive, and the terminal When the potential of 12 is a negative potential, a current is passed.

各スイッチＳ２ｉ−１（ｉ＝１〜Ｎ）は、図３に示したスイッチＳ１と同様の構成を有し、各スイッチＳ２ｉ（ｉ＝１〜Ｎ）は、図３に示したスイッチＳ２と同様の構成を有する。   Each switch S2i-1 (i = 1 to N) has the same configuration as the switch S1 shown in FIG. 3, and each switch S2i (i = 1 to N) is the same as the switch S2 shown in FIG. It has the composition of.

図６は、Ｎ＝２とした場合のチャージポンプ回路の詳細な構成を示す回路図である。   FIG. 6 is a circuit diagram showing a detailed configuration of the charge pump circuit when N = 2.

チャージポンプ回路は、図３に示した整流回路の構成に加えて、キャパシタＣ３およびＣ４と、スイッチＳ３およびＳ４とを含む。   The charge pump circuit includes capacitors C3 and C4 and switches S3 and S4 in addition to the configuration of the rectifier circuit shown in FIG.

スイッチＳ３は、直接接続されたＰＭＯＳトランジスタＭａ３およびＭｂ３を含む。スイッチＳ４は、直列接続されたＰＭＯＳトランジスタＭａ４およびＭｂ４を含む。   The switch S3 includes PMOS transistors Ma3 and Mb3 connected directly. Switch S4 includes PMOS transistors Ma4 and Mb4 connected in series.

ＰＭＯＳトランジスタＭｂ３およびＭｂ４は、それぞれ、ＰＭＯＳトランジスタＭｂ１およびＭｂ２と同様に逆方向に電流が流れるのを防止するために設けられている。   The PMOS transistors Mb3 and Mb4 are provided to prevent a current from flowing in the opposite direction, similarly to the PMOS transistors Mb1 and Mb2.

端子１１には、さらに、キャパシタＣ３の一方の端子と、ＰＭＯＳトランジスタＭａ３のゲートが接続されている。   The terminal 11 is further connected to one terminal of the capacitor C3 and the gate of the PMOS transistor Ma3.

接点Ｃには、キャパシタＣ３の他方の端子と、ＰＭＯＳトランジスタＭａ３のソースおよびドレインのうちＰＭＯＳトランジスタＭｂ３に接続されていない側の端子と、ＰＭＯＳトランジスタＭｂ３のゲートと、ＰＭＯＳトランジスタＭｂ４のソースおよびドレインのうちＰＭＯＳトランジスタＭａ４に直列接続されていない側の端子が接続されている。   The contact C includes the other terminal of the capacitor C3, a terminal of the source and drain of the PMOS transistor Ma3 that is not connected to the PMOS transistor Mb3, the gate of the PMOS transistor Mb3, and the source and drain of the PMOS transistor Mb4. Of these, the terminal not connected in series to the PMOS transistor Ma4 is connected.

端子１２には、さらに、ＰＭＯＳトランジスタＭａ４のゲートと、キャパシタＣ４の一方の端子とが接続されている。   The terminal 12 is further connected to the gate of the PMOS transistor Ma4 and one terminal of the capacitor C4.

接点Ｄには、ＰＭＯＳトランジスタＭａ４のソースおよびドレインのうちＰＭＯＳトランジスタＭｂ４に直列接続されていない側の端子と、ＰＭＯＳトランジスタＭｂ４のゲートとがキャパシタＣ４の他方の端子とが接続されている。   The contact D is connected to a terminal of the source and drain of the PMOS transistor Ma4 that is not connected in series to the PMOS transistor Mb4, and the gate of the PMOS transistor Mb4 is connected to the other terminal of the capacitor C4.

接点Ｂには、キャパシタＣ２の他方の端子と、ＰＭＯＳトランジスタＭａ２のソースおよびドレインのうちＰＭＯＳトランジスタＭｂ２に接続されていない側の端子と、ＰＭＯＳトランジスタＭｂ３のソースおよびドレインのうちＰＭＯＳトランジスタＭａ３に接続されていない側の端子とが接続されている。   The contact B is connected to the other terminal of the capacitor C2, the terminal of the source and drain of the PMOS transistor Ma2 that is not connected to the PMOS transistor Mb2, and the source and drain of the PMOS transistor Mb3 to the PMOS transistor Ma3. The other terminal is connected.

スイッチＳ３は、スイッチＳ１と同様に、負の半周の時にＯＮとなり、正の半周の時にＯＦＦとなる。また、スイッチＳ４は、スイッチＳ２と同様に、負の半周の時にＯＦＦとなり、正の半周の時にＯＮとなる。   Similarly to the switch S1, the switch S3 is turned ON when it is a negative half turn and turned OFF when it is a positive half turn. Similarly to the switch S2, the switch S4 is turned off when it is a negative half turn and turned on when it is a positive half turn.

上述したように、キャパシタＣ１およびＣ２の電圧ＶC1およびＶC2は、それぞれ（式５）および（式６）により示される。As described above, the voltages V C1 and V C2 of the capacitors C1 and C2 are expressed by (Equation 5) and (Equation 6), respectively.

負の半周の時には、スイッチＳ１およびＳ３がＯＮとなり、スイッチＳ３を通過する電流は、端子１２、キャパシタＣ２、接点Ｂ、スイッチＳ３、接点Ｃ、キャパシタＣ３、端子１１の順に流れる。キャパシタＣ３の電圧ＶC3は、高周波電源ＲＦの電圧ＶRFにキャパシタＣ２の電圧ＶC2を加算したものになる。このため、キャパシタＣ３の電圧ＶC3は、以下の（式７）で示される。In the negative half cycle, the switches S1 and S3 are turned ON, and the current passing through the switch S3 flows in the order of the terminal 12, the capacitor C2, the contact B, the switch S3, the contact C, the capacitor C3, and the terminal 11. Voltage of the capacitor C3 V C3 will what the voltage V RF of the high frequency power source RF obtained by adding the voltage V C2 of the capacitor C2. Therefore, the voltage V C3 of the capacitor C3 is expressed by the following (formula 7).

ＶC3＝３×｜ＶRF｜ …（式７）
また、正の半周の時には、スイッチＳ２およびＳ４がＯＮとなり、スイッチＳ４を通過する電流は、端子１１、キャパシタＣ３、接点Ｃ、スイッチＳ４、接点Ｄ、キャパシタＣ４、端子１２の順に流れる。キャパシタＣ４の電圧ＶC4は、高周波電源ＲＦの電圧ＶRFにキャパシタＣ３の電圧ＶC3を加算したものになる。このため、キャパシタＣ４の電圧ＶC4は、以下の（式８）で示される。V C3 = 3 × | V RF | (Expression 7)
Further, during the positive half turn, the switches S2 and S4 are turned ON, and the current passing through the switch S4 flows in the order of the terminal 11, the capacitor C3, the contact C, the switch S4, the contact D, the capacitor C4, and the terminal 12. Voltage V of the capacitor C4 C4 will what the voltage V RF of the high frequency power source RF obtained by adding the voltage V C3 of the capacitor C3. Therefore, the voltage V C4 of the capacitor C4 is expressed by the following (formula 8).

ＶC4＝４×｜ＶRF｜ …（式８）
このように、２段の整流回路からなるチャージポンプ回路を構成することにより、高周波電源ＲＦの電圧ＶRFの４倍の電圧を得ることができる。V C4 = 4 × | V RF | (Equation 8)
In this way, by configuring a charge pump circuit including a two-stage rectifier circuit, a voltage four times the voltage V RF of the high-frequency power supply RF can be obtained.

図５に示したＮ段の整流回路からなるチャージポンプでは、２段の場合と同様の処理が行なわれることより、高周波電源ＲＦの電圧ＶRFのＮ倍の電圧を得ることができる。In the charge pump including the N-stage rectifier circuit shown in FIG. 5, the same processing as in the case of the two stages is performed, so that a voltage N times the voltage V RF of the high-frequency power supply RF can be obtained.

次に、本実施の形態に係る整流回路の変換効率が高い理由について説明する。   Next, the reason why the conversion efficiency of the rectifier circuit according to this embodiment is high will be described.

図７は、スイッチの分類について説明するための図である。   FIG. 7 is a diagram for explaining switch classification.

スイッチには、大きく分けてダイオードスイッチと、ＭＯＳトランジスタスイッチとがある。また、ダイオードスイッチには、ダイオードによる実現方法と、ＭＯＳトランジスタのダイオード接続による実現方法とがある。同図においては、それぞれのスイッチの代表的な回路図を示している。   The switches are roughly classified into a diode switch and a MOS transistor switch. The diode switch includes a realization method using a diode and a realization method using diode connection of MOS transistors. In the same figure, the typical circuit diagram of each switch is shown.

図８は、図７に示した各スイッチを駆動するための最小必要電圧、すなわち各スイッチにおける電圧損失を示す図である。ここで、正方向電圧損失をＶforwardとし、ダイオードの閾値電圧をＶthとすると、２種類のダイオードスイッチにおける電圧損失はそれぞれＶth＋Ｖforwardとなる。これに対して、ＭＯＳトランジスタスイッチにおいては、閾値電圧Ｖthの電圧損失が無いため、電圧損失はＶforwardとなる。なお、正方向電圧損失Ｖforwardと閾値電圧Ｖthとの間には、以下の（式９）で示す関係が成り立つ。このため、ＭＯＳトランジスタスイッチの電圧損失は、ダイオードスイッチの電圧損失に比べ、かなり小さいことがわかる。FIG. 8 is a diagram showing the minimum required voltage for driving each switch shown in FIG. 7, that is, the voltage loss in each switch. Here, the forward direction voltage loss and V forward, when the threshold voltage of the diode and V th, voltage losses in the two diode switches becomes V th + V forward respectively. On the other hand, in the MOS transistor switch, since there is no voltage loss of the threshold voltage V th , the voltage loss is V forward . Note that the relationship expressed by the following (formula 9) is established between the positive voltage loss V forward and the threshold voltage V th . Therefore, it can be seen that the voltage loss of the MOS transistor switch is considerably smaller than the voltage loss of the diode switch.

Ｖforward≪Ｖth …（式９）
次に、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路と、Ｄｉｃｋｓｏｎチャージポンプ回路と、図５に示した本実施の形態に係るチャージポンプ回路とにおける電圧損失について比較する。V forward << V th (Equation 9)
Next, voltage loss in the cross-connected bridge circuit, the Dickson charge pump circuit, and the charge pump circuit according to the present embodiment shown in FIG. 5 will be compared.

図９は、上記３つの回路の電圧損失の比較結果を示す図である。   FIG. 9 is a diagram showing a comparison result of the voltage loss of the three circuits.

ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路は、ＭＯＳトランジスタスイッチを用いており、正の半周期または負の半周期において電流が通過するＭＯＳトランジスタの数は２つである。このため、電圧損失は２×Ｖforwardとなる。しかしながら、上述したようにｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路を用いてチャージポンプ回路を構成することはできない。The cross-connected bridge circuit uses a MOS transistor switch, and the number of MOS transistors through which current passes in a positive half cycle or a negative half cycle is two. For this reason, the voltage loss is 2 × V forward . However, as described above, a charge pump circuit cannot be configured using a cross-connected bridge circuit.

Ｄｉｃｋｓｏｎチャージポンプ回路は、ダイオードスイッチを用いており、正の半周期または負の半周期において、各整流回路に流れる電流が通過するダイオードスイッチの数は１つである。このため、整流回路１段あたりの電圧損失はＶth＋Ｖforwardとなる。Ｄｉｃｋｓｏｎチャージポンプ回路は、整流回路がＮ段積み重ねられて構成されているため、Ｄｉｃｋｓｏｎチャージポンプ回路における電圧損失はＮ×（Ｖth＋Ｖforward）となる。The Dickson charge pump circuit uses a diode switch. In the positive half cycle or the negative half cycle, the number of diode switches through which the current flowing through each rectifier circuit passes is one. For this reason, the voltage loss per one stage of the rectifier circuit is V th + V forward . Since the Dickson charge pump circuit is configured by stacking N stages of rectifier circuits, the voltage loss in the Dickson charge pump circuit is N × (V th + V forward ).

本実施の形態に係るチャージポンプ回路は、ＭＯＳトランジスタスイッチを用いており、正の半周期または負の半周期において、各整流回路に流れる電流が通過するＰＭＯＳトランジスタの数は２つである。このため、整流回路１段あたりの電圧損失は２×Ｖforwardとなる。本実施の形態に係るチャージポンプ回路は、整流回路がＮ段積み重ねられて構成されているため、Ｄｉｃｋｓｏｎチャージポンプ回路における電圧損失はＮ×（２×Ｖforward）となる。The charge pump circuit according to the present embodiment uses a MOS transistor switch, and the number of PMOS transistors through which a current flowing through each rectifier circuit passes is two in a positive half cycle or a negative half cycle. For this reason, the voltage loss per stage of the rectifier circuit is 2 × V forward . Since the charge pump circuit according to the present embodiment is configured by stacking N stages of rectifier circuits, the voltage loss in the Dickson charge pump circuit is N × (2 × V forward ).

ここで、Ｄｉｃｋｓｏｎチャージポンプ回路と本実施の形態に係るチャージポンプ回路との電圧損失を比較する。上述したように、正方向電圧損失Ｖforwardと閾値電圧Ｖthとの間には、（式９）で示す関係が成り立つ。このため、本実施の形態に係るチャージポンプ回路の電圧損失のほうが、Ｄｉｃｋｓｏｎチャージポンプ回路の電圧損失に比べてかなり小さいことがわかる。Here, the voltage loss between the Dickson charge pump circuit and the charge pump circuit according to the present embodiment is compared. As described above, the relationship represented by (Equation 9) is established between the positive voltage loss V forward and the threshold voltage V th . For this reason, it can be seen that the voltage loss of the charge pump circuit according to the present embodiment is considerably smaller than the voltage loss of the Dickson charge pump circuit.

図１０は、上記３つの回路を駆動させるための最小必要電圧の比較結果を示す図である。   FIG. 10 is a diagram showing a comparison result of the minimum necessary voltages for driving the above three circuits.

図９に示すような電圧損失が生じるため、出力電圧をＶoutとし最小必要電圧をＶin_minとした場合には、図１０に示すような関係が成り立つ。したがって、本実施の形態に係るチャージポンプ回路によると、Ｄｉｃｋｓｏｎチャージポンプ回路に比較して、少ない電圧でチャージポンプを行うことができる。Since the voltage loss as shown in FIG. 9 occurs, if the minimum required voltage to the output voltage V out and the V in _ min, the following relationship holds as shown in FIG. 10. Therefore, according to the charge pump circuit according to the present embodiment, the charge pump can be performed with a smaller voltage compared to the Dickson charge pump circuit.

以上説明した比較結果をまとめると、図１１に示すようになる。つまり、ｃｒｏｓｓ−ｃｏｎｎｅｃｔｅｄ ｂｒｉｄｇｅ回路は、変換効率が高いが、チャージポンプを行うことができないため、出力電圧は低い。また、Ｄｉｃｋｓｏｎチャージポンプ回路は、電圧損失が大きいため、変換効率が低いが、出力電圧は高い。これに対して、本実施の形態に係る整流回路およびチャージポンプ回路では、電圧損失が小さいため変換効率が高く、かつ、チャージポンプを行うことができるため出力電圧も高い。   The comparison results described above are summarized as shown in FIG. In other words, the cross-connected bridge circuit has high conversion efficiency but cannot output charge, so the output voltage is low. The Dickson charge pump circuit has a large voltage loss, so the conversion efficiency is low, but the output voltage is high. On the other hand, in the rectifier circuit and the charge pump circuit according to the present embodiment, the voltage loss is small, the conversion efficiency is high, and the charge pump can be performed, so that the output voltage is also high.

なお、本実施の形態に係るチャージポンプ回路および整流回路では、電流が逆方向に流れるのを防止するためのＰＭＯＳトランジスタが設けられているが、上述したようにＭＯＳトランジスタスイッチはダイオードスイッチに比べて閾値電圧が低い、このため、逆方向電流の低減を低い閾値電圧で実現することができる。   In the charge pump circuit and the rectifier circuit according to the present embodiment, a PMOS transistor is provided for preventing current from flowing in the reverse direction. Since the threshold voltage is low, the reverse current can be reduced with a low threshold voltage.

次に、変換効率についてシミュレーションを行った結果を示す。   Next, the result of having performed simulation about conversion efficiency is shown.

図１２は、シミュレーション実験の対象とした整流回路を示す図である。この回路は、図３に示した整流回路の構成においてキャパシタＣ２と並列に抵抗Ｒを設けた構成となっている。シミュレーション条件として高周波電源ＲＦの電圧ＶRFおよび高周波電源ＲＦの内部抵抗Ｚｓを、以下の（式１０）および（式１１）にそれぞれ定義する。FIG. 12 is a diagram illustrating a rectifier circuit that is a target of a simulation experiment. This circuit has a configuration in which a resistor R is provided in parallel with the capacitor C2 in the configuration of the rectifier circuit shown in FIG. As simulation conditions, the voltage V RF of the high frequency power supply RF and the internal resistance Zs of the high frequency power supply RF are defined in the following (Equation 10) and (Equation 11), respectively.

ＶRF＝−３０ｄＢｍ（＝１ｍＷ） …（式１０）
Ｚｓ＝１０＋ｊ１００ …（式１１）
また、キャパシタＣ１の容量値およびキャパシタＣ２の容量値を、それぞれ１０ｐＦとし、抵抗Ｒの抵抗値を２ＭΩとする。V RF = −30 dBm (= 1 mW) (Expression 10)
Zs = 10 + j100 (Formula 11)
The capacitance value of the capacitor C1 and the capacitance value of the capacitor C2 are each 10 pF, and the resistance value of the resistor R is 2 MΩ.

このとき、出力電圧Ｖddは約０．７６Ｖとなり、出力電流Ｉoutは約０．４２μＡとなる。よって、出力電力Ｐoutは約０．３２μＷとなる。ここで、変換効率ηを以下の（式１２）で定義すると、変換効率ηは３２％となり、高い変換効率が得られていることが分かる。At this time, the output voltage V dd is about 0.76 V, and the output current I out is about 0.42 μA. Therefore, the output power P out is about 0.32 μW. Here, when the conversion efficiency η is defined by the following (formula 12), the conversion efficiency η is 32%, and it can be seen that high conversion efficiency is obtained.

η＝（平均出力電力／全入力電力）×１００（％） …（式１２）     η = (average output power / total input power) × 100 (%) (Equation 12)

図１３は、高周波電源ＲＦの電圧ＶRFと変換効率ηとの関係を示すグラフである。このグラフからも分かるように、電圧ＶRFが、およそ−３０ｄＢｍ以上で高い変換効率が得られていることが分かる。FIG. 13 is a graph showing the relationship between the voltage V RF of the high frequency power supply RF and the conversion efficiency η. As can be seen from this graph, it can be seen that high conversion efficiency is obtained when the voltage V RF is approximately −30 dBm or more.

以上説明したように、本実施の形態に係る整流回路およびチャージポンプ回路によると、変換効率が高く、かつチャージポンプを行うことが可能である。   As described above, according to the rectifier circuit and the charge pump circuit according to the present embodiment, the conversion efficiency is high and the charge pump can be performed.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本発明は、整流回路およびチャージポンプ回路に適用でき、特にＰａｓｓｉｖｅ型ＲＦＩＤタグ等に適用できる。   The present invention can be applied to a rectifier circuit and a charge pump circuit, and in particular to a passive RFID tag.

１１、１２ 端子
１０１、１０２ 制御端子
Ａ、Ｂ 接点
Ｃ１〜Ｃ４ キャパシタ
Ｍａ１〜Ｍａ４、Ｍｂ１〜Ｍｂ４ ＰＭＯＳトランジスタ
Ｒ 抵抗
ＲＦ 高周波電源
Ｓ１〜Ｓ４ スイッチ11, 12 terminals 101, 102 control terminals A, B contacts C1-C4 capacitors Ma1-Ma4, Mb1-Mb4 PMOS transistors R resistors RF high frequency power supply S1-S4 switches

Claims (6)

交流電流発生回路に接続するための第１および第２端子を有し、前記交流電流発生回路が発生した電流を整流する整流回路であって、
第１および第２キャパシタと、
各々が複数の直列接続されたＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタを含む第１および第２スイッチとを備え、
前記第１端子は、前記第１キャパシタの一方の端子と、前記第１スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第１スイッチの制御端子とに接続され、
前記第２端子は、前記第２キャパシタの一方の端子と、前記第１スイッチにおいて電流が通過する一方の端子と、前記第２スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第２スイッチの制御端子とに接続され、
前記第１キャパシタの他方の端子と、前記第１スイッチにおいて電流が通過する他方の端子と、前記第２スイッチにおいて電流が通過する一方の端子とが接続され、
前記第２キャパシタの他方の端子と、前記第２スイッチにおいて電流が通過する他方の端子とが接続され、
前記第１スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を通過させ、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を遮断し、
前記第２スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を遮断し、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を通過させる
整流回路。A rectifier circuit having first and second terminals for connection to an alternating current generating circuit and rectifying a current generated by the alternating current generating circuit;
First and second capacitors;
First and second switches, each including a plurality of PMOS (Positive channel Metal Oxide Semiconductor) transistors connected in series,
The first terminal is connected to one terminal of the first capacitor and a control terminal of the first switch that receives a control signal for controlling passage and interruption of current in the first switch;
The second terminal receives one terminal of the second capacitor, one terminal through which current flows in the first switch, and a second signal that receives a control signal for controlling passage and interruption of current in the second switch. Connected to the control terminal of the switch,
The other terminal of the first capacitor, the other terminal through which current passes in the first switch, and one terminal through which current passes in the second switch are connected,
The other terminal of the second capacitor is connected to the other terminal through which current passes in the second switch,
The first switch allows current to pass when the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, the potential of the first terminal is a positive potential, and When the potential at the second terminal is negative, the current is cut off,
The second switch cuts off a current when the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, the potential of the first terminal is a positive potential, and A rectifier circuit that passes current when the potential at the second terminal is negative. 前記第１スイッチは、直列接続された第１および第２ＰＭＯＳトランジスタを含み、
前記第１ＰＭＯＳトランジスタのゲートは、前記第１端子に接続され、
前記第１ＰＭＯＳトランジスタのソースおよびドレインのうち前記第２ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第１キャパシタの他方の端子に接続され、
前記第２ＰＭＯＳトランジスタのゲートは、前記第１キャパシタの他方の端子に接続され、
前記第２ＰＭＯＳトランジスタのソースおよびドレインのうち前記第１ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２端子に接続されている
請求項１記載の整流回路。The first switch includes first and second PMOS transistors connected in series,
A gate of the first PMOS transistor is connected to the first terminal;
Of the source and drain of the first PMOS transistor, a terminal not connected in series to the second PMOS transistor is connected to the other terminal of the first capacitor,
A gate of the second PMOS transistor is connected to the other terminal of the first capacitor;
2. The rectifier circuit according to claim 1, wherein a terminal of the source and drain of the second PMOS transistor that is not connected in series to the first PMOS transistor is connected to the second terminal. 前記第２スイッチは、直列接続された第３および第４ＰＭＯＳトランジスタを含み、
前記第３ＰＭＯＳトランジスタのゲートは、前記第２端子に接続され、
前記第３ＰＭＯＳトランジスタのソースおよびドレインのうち前記第４ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２キャパシタの他方の端子に接続され、
前記第４ＰＭＯＳトランジスタのゲートは、前記第２キャパシタの他方の端子に接続され、
前記第４ＰＭＯＳトランジスタのソースおよびドレインのうち前記第３ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第１キャパシタの他方の端子に接続されている
請求項１または２記載の整流回路。The second switch includes third and fourth PMOS transistors connected in series,
A gate of the third PMOS transistor is connected to the second terminal;
Of the source and drain of the third PMOS transistor, a terminal not connected in series to the fourth PMOS transistor is connected to the other terminal of the second capacitor,
A gate of the fourth PMOS transistor is connected to the other terminal of the second capacitor;
3. The rectifier circuit according to claim 1, wherein a terminal of the source and drain of the fourth PMOS transistor that is not connected in series to the third PMOS transistor is connected to the other terminal of the first capacitor. さらに、
第３および第４キャパシタと、
各々が複数の直列接続されたＰＭＯＳトランジスタを含む第３および第４スイッチとを備え、
前記第１端子は、さらに、前記第３キャパシタの一方の端子と、前記第３スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第３スイッチの制御端子とに接続され、
前記第２端子は、さらに、前記第４キャパシタの一方の端子と、前記第４スイッチにおける電流の通過および遮断を制御する制御信号を受け付ける前記第４スイッチの制御端子とに接続され、
前記第３キャパシタの他方の端子と、前記第３スイッチにおいて電流が通過する一方の端子と、前記第４スイッチにおいて電流が通過する一方の端子とが接続され、
前記第４キャパシタの他方の端子と、前記第４スイッチにおいて電流が通過する他方の端子とが接続され、
前記第２キャパシタの他方の端子と、前記第２スイッチにおいて電流が通過する他方の端子と、前記第３スイッチにおいて電流が通過する他方の端子とが接続され、
前記第３スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を通過させ、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を遮断し、
前記第４スイッチは、前記第１端子の電位が負電位であり、かつ前記第２端子の電位が正電位の場合に電流を遮断し、前記第１端子の電位が正電位であり、かつ前記第２端子の電位が負電位の場合に電流を通過させる
請求項１〜３のいずれか１項に記載の整流回路。further,
A third and a fourth capacitor;
A third switch and a fourth switch, each including a plurality of series-connected PMOS transistors;
The first terminal is further connected to one terminal of the third capacitor and a control terminal of the third switch that receives a control signal for controlling passage and interruption of current in the third switch,
The second terminal is further connected to one terminal of the fourth capacitor and a control terminal of the fourth switch that receives a control signal for controlling passage and interruption of current in the fourth switch,
The other terminal of the third capacitor, one terminal through which current passes in the third switch, and one terminal through which current passes in the fourth switch are connected,
The other terminal of the fourth capacitor is connected to the other terminal through which a current passes in the fourth switch,
The other terminal of the second capacitor, the other terminal through which current passes in the second switch, and the other terminal through which current passes in the third switch are connected,
The third switch allows a current to pass when the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, the potential of the first terminal is a positive potential, and When the potential at the second terminal is negative, the current is cut off,
The fourth switch cuts off the current when the potential of the first terminal is a negative potential and the potential of the second terminal is a positive potential, the potential of the first terminal is a positive potential, and The rectifier circuit according to any one of claims 1 to 3, wherein a current is passed when the potential of the second terminal is a negative potential. 前記第３スイッチは、直列接続された第５および第６ＰＭＯＳトランジスタを含み、
前記第５ＰＭＯＳトランジスタのゲートは、前記第１端子に接続され、
前記第５ＰＭＯＳトランジスタのソースおよびドレインのうち前記第６ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第３キャパシタの他方の端子に接続され、
前記第６ＰＭＯＳトランジスタのゲートは、前記第３キャパシタの他方の端子に接続され、
前記第６ＰＭＯＳトランジスタのソースおよびドレインのうち前記第５ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第２キャパシタの他方の端子に接続されている
請求項４記載の整流回路。The third switch includes fifth and sixth PMOS transistors connected in series,
A gate of the fifth PMOS transistor is connected to the first terminal;
Of the source and drain of the fifth PMOS transistor, a terminal not connected in series to the sixth PMOS transistor is connected to the other terminal of the third capacitor,
A gate of the sixth PMOS transistor is connected to the other terminal of the third capacitor;
5. The rectifier circuit according to claim 4, wherein a terminal of the source and drain of the sixth PMOS transistor that is not connected in series to the fifth PMOS transistor is connected to the other terminal of the second capacitor. 前記第４スイッチは、直列接続された第７および第８ＰＭＯＳトランジスタを含み、
前記第７ＰＭＯＳトランジスタのゲートは、前記第２端子に接続され、
前記第７ＰＭＯＳトランジスタのソースおよびドレインのうち前記第８ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第４キャパシタの他方の端子に接続され、
前記第８ＰＭＯＳトランジスタのゲートは、前記第４キャパシタの他方の端子に接続され、
前記第８ＰＭＯＳトランジスタのソースおよびドレインのうち前記第７ＰＭＯＳトランジスタに直列接続されていない側の端子は、前記第３キャパシタの他方の端子に接続されている
請求項４または５記載の整流回路。The fourth switch includes seventh and eighth PMOS transistors connected in series,
A gate of the seventh PMOS transistor is connected to the second terminal;
Of the source and drain of the seventh PMOS transistor, a terminal not connected in series to the eighth PMOS transistor is connected to the other terminal of the fourth capacitor,
A gate of the eighth PMOS transistor is connected to the other terminal of the fourth capacitor;
6. The rectifier circuit according to claim 4, wherein a terminal of the source and drain of the eighth PMOS transistor that is not connected in series to the seventh PMOS transistor is connected to the other terminal of the third capacitor.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105610332A (en) * 2015-12-23 2016-05-25 浙江大学 Threshold voltage self-compensating RF-DC converter based on CMOS technology

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2991834B1 (en) * 2012-06-08 2017-04-07 Alexandre Crisnaire DEVICE FOR SUPPLYING AN ELECTRICAL APPARATUS

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262657A (en) * 2005-03-18 2006-09-28 Univ Kansai Batteryless power circuit
JP2008011584A (en) * 2006-06-27 2008-01-17 Tohoku Univ Rectifier circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006262657A (en) * 2005-03-18 2006-09-28 Univ Kansai Batteryless power circuit
JP2008011584A (en) * 2006-06-27 2008-01-17 Tohoku Univ Rectifier circuit

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JPN6013056309; Ｇｏｓｓｅｔ，　Ｇ．　ｅｔ　ａｌ．: 'Ｖｅｒｙ　Ｈｉｇｈ　Ｅｆｆｉｃｉｅｎｃｙ　１３．５６　ＭＨｚ　ＲＦＩＤ　Ｉｎｐｕｔ　Ｓｔａｇｅ　Ｖｏｌｔａｇｅ　Ｍｕｌｔｉｐｌｉｅｒｓ　Ｂａｓｅｄ　Ｏｎ　Ｕｌｔｒａ　Ｌｏｗ　Ｐｏｗｅｒ　ＭＯＳ　Ｄｉｏ' ＲＦＩＤ，　２００８　ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ , 20080416, Ｐａｇｅｓ．　１３４-１４０ *
JPN6013056312; Ｔｈｅｉｌｍａｎｎ，　Ｐ．　Ｔ．　ｅｔ　ａｌ．: 'Ｎｅａｒ　Ｚｅｒｏ　Ｔｕｒｎ-ｏｎ　Ｖｏｌｔａｇｅ　Ｈｉｇｈ-Ｅｆｆｉｃｉｅｎｃｙ　ＵＨＦ　ＲＦＩＤ　Ｒｅｃｔｉｆｉｅｒ　ｉｎ　Ｓｉｌｉｃｏｎ-ｏｎ-Ｓａｐｐｈｉｒｅ　ＣＭＯＳ' Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｓｙｍｐｏｓｉｕｍ（ＲＦＩＣ），　２０１０　ＩＥＥＥ , 20100523, Ｐａｇｅｓ．　１０５-１０８ *
JPN6013056313; Ｊｉ　Ｃｕｉ　ｅｔ　ａｌ．: 'Ａ　ｒｅｃｔｉｆｉｅｒ　ｓｔｒｕｃｔｕｒｅ　ｆｏｒ　ＵＨＦ　ＲＦＩＤ　ｔｒａｎｓｐｏｎｄｅｒ　ｗｉｔｈ　ｈｉｇｈ　ｅｆｆｉｃｉｅｎｃｙ' ＩＥＩＣＥ　Ｅｌｅｃｔｒｏｎｉｃｓ　Ｅｘｐｒｅｓｓ Ｖｏｌ．　７，　Ｎｏ．　１４, 20100725, Ｐａｇｅｓ．　１０８６-１０９０ *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105610332A (en) * 2015-12-23 2016-05-25 浙江大学 Threshold voltage self-compensating RF-DC converter based on CMOS technology
CN105610332B (en) * 2015-12-23 2018-10-12 浙江大学 The self-compensating RF-DC converters of threshold voltage based on CMOS technology

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