JP5435081B2 - Semiconductor device - Google Patents
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Description
本発明は、電源遮断機能を有する半導体装置に関する。 The present invention relates to a semiconductor device having a power cutoff function.
一般に、半導体装置（ＬＳＩ：Large Scale Integration）の試験工程においては、半導体装置の不良モードの一種である電源ショート不良を検出するための電源ショート試験が実施される。 In general, in a test process of a semiconductor device (LSI: Large Scale Integration), a power supply short test is performed to detect a power supply short circuit failure which is a kind of failure mode of the semiconductor device.
図２６は、半導体装置の電源ショート試験を示している。図２６（ａ）に示す半導体装置ＩＣ１の電源ショート試験では、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、Ｐｖｄｄ３および接地端子Ｐｖｓｓに対する印加電圧を図２６（ｂ）に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置ＩＣ１を選別する。より詳細に説明すると、電源端子Ｐｖｄｄ２、Ｐｖｄｄ３および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧（回路ブロックＢＫ１が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ１および接地線ＶＳＳ間の電源ショート（Ａ）や電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ｂ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、Ｐｖｄｄ３および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧（回路ブロックＢＫ２が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ｂ）や電源線ＶＤＤ２および電源線ＶＤＤ３間の電源ショート（Ｃ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。更に、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ３に微小電圧（回路ブロックＢＫ３が動作しない程度の微小な電圧）を印加して電流を測定し、測定結果が規定値を超えている場合には、電源線ＶＤＤ２および電源線ＶＤＤ３間の電源ショート（Ｃ）や電源線ＶＤＤ３および接地線ＶＳＳ間の電源ショート（Ｄ）が検出されたことになり、半導体装置ＩＣ１を電源ショート不良品として選別する。 FIG. 26 shows a power supply short test of the semiconductor device. In the power supply short test of the semiconductor device IC1 shown in FIG. 26A, the applied voltage to the power supply terminals Pvdd1, Pvdd2, Pvdd3 and the ground terminal Pvss is set as shown in FIG. And the specified value are selected to select the semiconductor device IC1. More specifically, when a voltage of 0 V is applied to the power supply terminals Pvdd2 and Pvdd3 and the ground terminal Pvss, a current is measured by applying a minute voltage (a voltage that is so small that the circuit block BK1 does not operate) to the power supply terminal Pvdd1. When the measurement result exceeds the specified value, a power supply short circuit (A) between the power supply line VDD1 and the ground line VSS and a power supply short circuit (B) between the power supply line VDD1 and the power supply line VDD2 are detected. The semiconductor device IC1 is selected as a power supply short circuit defective product. Further, a current is measured by applying a minute voltage (a minute voltage at which the circuit block BK2 does not operate) to the power supply terminal Pvdd2 in a state where 0 V is applied to the power supply terminals Pvdd1, Pvdd3 and the ground terminal Pvss, and the measurement result is specified. If the value exceeds the value, a power supply short circuit (B) between the power supply line VDD1 and the power supply line VDD2 and a power supply short circuit (C) between the power supply line VDD2 and the power supply line VDD3 are detected. Sort as power short circuit defective products. Furthermore, a current is measured by applying a minute voltage (a minute voltage that does not allow the circuit block BK3 to operate) to the power supply terminal Pvdd3 in a state where 0 V is applied to the power supply terminals Pvdd1, Pvdd2 and the ground terminal Pvss, and the measurement result is specified. If the value exceeds the value, a power supply short circuit (C) between the power supply line VDD2 and the power supply line VDD3 and a power supply short circuit (D) between the power supply line VDD3 and the ground line VSS are detected. Sort as power short circuit defective products.
電源ショート試験は、電源ショート不良品を選別するためだけのものではなく、試験装置などの外部試験環境を保護するためにも重要な試験である。仮に、半導体装置内で電源線と接地線との間に１０ｍΩの電源ショートが存在するにも拘わらず、半導体装置の電源端子に１．５Ｖの定格電圧を印加してしまうと、１５０Ａという非常に大きな電流が流れることになり、外部試験環境が破壊される可能性がある。従って、電源ショート試験は、通常、試験工程の初期段階で実施される。 The power supply short test is an important test not only for selecting defective power supply short circuits but also for protecting an external test environment such as a test apparatus. Even if a power supply short circuit of 10 mΩ exists between the power supply line and the ground line in the semiconductor device, if a rated voltage of 1.5 V is applied to the power supply terminal of the semiconductor device, it will be as high as 150 A. A large current will flow and the external test environment may be destroyed. Therefore, the power supply short test is usually performed in the initial stage of the test process.
ところで、近時、携帯電話機やディジタルカメラなどの携帯型電子機器においては、電子機器に搭載される半導体装置への低消費電力化の要求が強くなっており、電源遮断機能を有する半導体装置が採用される場合が増えてきている。電源遮断機能とは、半導体装置の消費電力の低減を目的として、半導体装置内の回路ブロック毎に使用の有無に応じて電源電圧の供給を遮断するというものである。半導体装置への電源遮断機能の搭載は、消費電力を低減するのに有効であるが、電源ショート試験において問題を引き起こす。 Recently, in portable electronic devices such as mobile phones and digital cameras, there is an increasing demand for lower power consumption of semiconductor devices mounted on electronic devices, and semiconductor devices having a power shut-off function are adopted. Increasing cases are being made. The power cutoff function is to cut off the supply of the power supply voltage depending on whether or not each circuit block in the semiconductor device is used for the purpose of reducing the power consumption of the semiconductor device. Although the installation of the power shut-off function in the semiconductor device is effective for reducing power consumption, it causes a problem in the power short circuit test.
図２７は、半導体装置への電源遮断機能の搭載に伴う問題点を示している。半導体装置への電源遮断機能の搭載に伴う問題点について、図２７（ａ）に示す半導体装置ＩＣ２を例にして説明する。半導体装置ＩＣ２は、回路ブロックＢＫ１、ＢＫ２と、電源遮断機能を具現する電源遮断スイッチＳＷ１、ＳＷ２とを備えて構成されている。電源遮断スイッチ（ｐＭＯＳトランジスタ）ＳＷ１は、電源線ＶＤＤ１と回路ブロックＢＫ１専用の電源線ＶＤＤＭ１との間に接続されており、回路ブロックＢＫ１の使用時にオンし、回路ブロックＢＫ１の不使用時にオフする。電源遮断スイッチ（ｐＭＯＳトランジスタ）ＳＷ２は、電源線ＶＤＤ２と回路ブロックＢＫ２専用の電源線ＶＤＤＭ２との間に接続されており、回路ブロックＢＫ２の使用時にオンし、回路ブロックＢＫ２の不使用時にオフする。このような構成の半導体装置ＩＣ２では、電源遮断スイッチＳＷ１、ＳＷ２がオフしている状態で電源ショート試験が実施される可能性があるため、電源ショート試験にて一部の電源ショートを検出できなくなる恐れがある。例えば、図２７（ｂ）に示すように、電源端子Ｐｖｄｄ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ａ）は検出できるが、電源線ＶＤＤ１および電源線ＶＤＤＭ１間の電源ショート（Ｃ）、電源線ＶＤＤＭ１および接地線ＶＳＳ間の電源ショート（Ｄ）や電源線ＶＤＤＭ１および電源線ＶＤＤＭ２間の電源ショート（Ｅ）は電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合には検出できない。また、電源端子Ｐｖｄｄ１および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧を印加して電流を測定し、測定結果と規定値とを比較することによって、電源線ＶＤＤ１および電源線ＶＤＤ２間の電源ショート（Ａ）や電源線ＶＤＤ２および接地線ＶＳＳ間の電源ショート（Ｂ）は検出できるが、電源線ＶＤＤＭ１および電源線ＶＤＤＭ２間の電源ショート（Ｅ）は電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合には検出できない。このように、電源遮断機能を有する半導体装置ＩＣ２については、電源ショート試験にて電源ショート（Ｃ）、（Ｄ）、（Ｅ）が検出されない可能性がある。例えば、電源ショート試験において、半導体装置ＩＣ２に電源ショート（Ｄ）が存在するにも拘わらず、半導体装置ＩＣ２は良品であると判定されてしまうと、電源ショート試験とは別の試験において、電源端子Ｐｖｄｄ１に定格電圧が印加された状態で電源遮断スイッチＳＷ１がオンすることで、外部試験環境が破壊されてしまう恐れがある。 FIG. 27 illustrates a problem associated with mounting a power shut-off function on a semiconductor device. Problems associated with the mounting of the power shut-off function in the semiconductor device will be described with reference to the semiconductor device IC2 shown in FIG. The semiconductor device IC2 includes circuit blocks BK1 and BK2 and power cutoff switches SW1 and SW2 that implement a power cutoff function. The power cutoff switch (pMOS transistor) SW1 is connected between the power supply line VDD1 and the power supply line VDDM1 dedicated to the circuit block BK1, and is turned on when the circuit block BK1 is used and turned off when the circuit block BK1 is not used. The power cutoff switch (pMOS transistor) SW2 is connected between the power supply line VDD2 and the power supply line VDDM2 dedicated to the circuit block BK2, and is turned on when the circuit block BK2 is used and turned off when the circuit block BK2 is not used. In the semiconductor device IC2 having such a configuration, a power supply short test may be performed in a state where the power cut-off switches SW1 and SW2 are turned off, so that some power supply short circuits cannot be detected in the power supply short test. There is a fear. For example, as shown in FIG. 27B, a current is measured by applying a minute voltage to the power supply terminal Pvdd1 in a state where 0 V is applied to the power supply terminal Pvdd2 and the ground terminal Pvss, and the measurement result is compared with a specified value. Thus, although a power supply short circuit (A) between the power supply line VDD1 and the power supply line VDD2 can be detected, a power supply short circuit (C) between the power supply line VDD1 and the power supply line VDDM1, and a power supply short circuit between the power supply line VDDM1 and the ground line VSS (D ) And the power supply short (E) between the power supply line VDDM1 and the power supply line VDDM2 cannot be detected when the power cut-off switches SW1 and SW2 are turned off. Further, by applying a minute voltage to the power supply terminal Pvdd2 with 0V applied to the power supply terminal Pvdd1 and the ground terminal Pvss, the current is measured, and the measurement result is compared with the specified value, whereby the power supply lines VDD1 and VDD2 The power supply short circuit (A) between the power supply line VDD2 and the ground line VSS can be detected, but the power supply short circuit (E) between the power supply line VDDM1 and the power supply line VDDM2 is turned off. Cannot be detected. As described above, for the semiconductor device IC2 having the power cutoff function, there is a possibility that the power supply short circuit (C), (D), (E) may not be detected in the power supply short test. For example, in the power supply short test, if it is determined that the semiconductor device IC2 is a non-defective product despite the presence of the power supply short circuit (D) in the semiconductor device IC2, the power supply terminal is used in a test different from the power supply short test. If the power cut-off switch SW1 is turned on while the rated voltage is applied to Pvdd1, the external test environment may be destroyed.
このような問題を解決するための従来技術としては、回路ブロック専用の電源線（内部電源線）に接続される試験用パッドを設け、電源ショート試験において電源端子に加えて試験用パッドにも微小電圧を印加して電流を測定する手法が知られている。 As a conventional technique for solving such a problem, a test pad connected to a power supply line (internal power supply line) dedicated to a circuit block is provided, and in addition to the power supply terminal in the power supply short test, the test pad is very small. A technique for measuring a current by applying a voltage is known.
図２８は、電源遮断機能を有する半導体装置の電源ショート試験を示している。図２８（ａ）に示す半導体装置ＩＣ３は、図２７（ａ）に示した半導体装置ＩＣ２において試験用パッドＰＤ１、ＰＤ２を追加して構成されている。電源遮断機能を有する半導体装置ＩＣ３の電源ショート試験では、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに対する印加電圧を図２８（ｂ）に示すように設定して電流を測定し、測定結果と規定値とを比較することによって半導体装置ＩＣ３を選別する。より詳細に説明すると、電源端子Ｐｖｄｄ２、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ１に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ａ）、（Ｃ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、試験用パッドＰＤ１、ＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で電源端子Ｐｖｄｄ２に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ａ）、（Ｂ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。更に、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ２および接地端子Ｐｖｓｓに０Ｖを印加した状態で試験用パッドＰＤ１に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ｃ）、（Ｄ）、（Ｅ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。また、電源端子Ｐｖｄｄ１、Ｐｖｄｄ２、試験用パッドＰＤ１および接地端子Ｐｖｓｓに０Ｖを印加した状態で試験用パッドＰＤ２に微小電圧を印加して電流を測定し、測定結果が規定値を超えている場合には、電源ショート（Ｅ）が検出されたことになり、半導体装置ＩＣ３を電源ショート不良品として選別する。以上のように、電源線ＶＤＤＭ１、ＶＤＤＭ２に接続される試験用パッドＰＤ１、ＰＤ２を設けることにより、電源ショート試験において電源遮断スイッチＳＷ１、ＳＷ２がオフしている場合でも電源ショート（Ａ）〜（Ｅ）の全てを検出することが可能になる。 FIG. 28 shows a power supply short test of a semiconductor device having a power supply cutoff function. The semiconductor device IC3 shown in FIG. 28A is configured by adding test pads PD1 and PD2 to the semiconductor device IC2 shown in FIG. In the power supply short test of the semiconductor device IC3 having the power cut-off function, the voltage applied to the power supply terminals Pvdd1, Pvdd2, the test pads PD1, PD2 and the ground terminal Pvss is set as shown in FIG. Then, the semiconductor device IC3 is selected by comparing the measurement result with the specified value. More specifically, when a voltage of 0 V is applied to the power supply terminal Pvdd2, the test pads PD1 and PD2, and the ground terminal Pvss, a current is measured by applying a minute voltage to the power supply terminal Pvdd1, and the measurement result exceeds the specified value. If the power supply is short, the power supply short circuits (A) and (C) are detected, and the semiconductor device IC3 is selected as a power supply short circuit defective product. In addition, when a voltage is applied to the power supply terminal Pvdd2 with 0V applied to the power supply terminal Pvdd1, the test pads PD1 and PD2, and the ground terminal Pvss, the current is measured, and the measurement result exceeds the specified value. Since the power supply short circuit (A) and (B) are detected, the semiconductor device IC3 is selected as a power supply short circuit defective product. Further, when 0 V is applied to the power supply terminals Pvdd1, Pvdd2, the test pad PD2, and the ground terminal Pvss, a current is measured by applying a minute voltage to the test pad PD1, and the measurement result exceeds the specified value. Means that the power supply short circuit (C), (D), (E) has been detected, and the semiconductor device IC3 is selected as a power supply short circuit defective product. Also, when a current is measured by applying a minute voltage to the test pad PD2 with 0V applied to the power supply terminals Pvdd1, Pvdd2, the test pad PD1 and the ground terminal Pvss, and the measurement result exceeds the specified value Indicates that a power supply short circuit (E) has been detected, and the semiconductor device IC3 is selected as a power supply short circuit defective product. As described above, by providing the test pads PD1 and PD2 connected to the power supply lines VDDM1 and VDDM2, even when the power shut-off switches SW1 and SW2 are turned off in the power supply short test, the power supply short (A) to (E ) Can be detected.
なお、半導体装置内に試験用パッドを設け、試験用パッドに電圧を印加して電流を測定する（電流を印加して電圧を測定する）ことにより半導体装置内の不良箇所を特定する技術は、特許文献１、２などに開示されている。 In addition, a technique for identifying a defective portion in a semiconductor device by providing a test pad in the semiconductor device, measuring a current by applying a voltage to the test pad (applying a current and measuring a voltage), It is disclosed in Patent Documents 1 and 2, for example.
電源遮断機能を有する半導体装置においては、回路ブロック毎に電源遮断機能を細かく制御しなければ消費電力の低減の効果が小さく、内部電源線（回路ブロック専用の電源線）の数が１０を超える場合も少なくない。このため、従来技術では、半導体装置内に多数の試験用パッドを設ける必要がある。更に、試験用パッドのサイズは試験装置の仕様により規定されるため、半導体装置の製造技術が進歩して回路集積度が向上したとしても、試験用パッドのサイズは小さくならない。このため、半導体装置のチップサイズを小さくすることができず、半導体装置の製造コストが増大してしまう。 In a semiconductor device having a power shut-off function, the effect of reducing power consumption is small unless the power shut-off function is finely controlled for each circuit block, and the number of internal power lines (dedicated power lines for circuit blocks) exceeds 10. Not a few. For this reason, in the prior art, it is necessary to provide a large number of test pads in the semiconductor device. Further, since the size of the test pad is defined by the specifications of the test apparatus, even if the semiconductor device manufacturing technology advances and the circuit integration degree improves, the size of the test pad does not decrease. For this reason, the chip size of the semiconductor device cannot be reduced, and the manufacturing cost of the semiconductor device increases.
本発明は、このような問題に鑑みてなされたものであり、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施を可能にすることを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to make it possible to perform a power supply short test without providing a test pad in a semiconductor device having a power supply cutoff function.
本発明の半導体装置は、回路ブロックと、第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、前記第１電源線と前記第２電源線との間に設けられる第２スイッチとを備え、前記第１スイッチは、テストモード時にオンし、前記テストモードと異なる動作モードである通常動作モード時にオフし、前記第２スイッチは、前記テストモード時にオフし、前記通常動作モード時に前記回路ブロックの動作状態に応じてオン／オフすることを特徴とする。 The semiconductor device of the present invention includes a circuit block, a first switch provided between a first power supply line and a second power supply line for supplying a power supply voltage to the circuit block, the first power supply line, and the second power supply. and a second switch provided between the lines, the first switch is turned to the test mode, and turned off in the normal operation mode is the test mode different from the operation mode, the second switch, the test It is turned off during the mode, and turned on / off according to the operation state of the circuit block during the normal operation mode .
本発明によれば、電源遮断機能を有する半導体装置において試験用パッドを設けることなく電源ショート試験の実施が可能になる。 According to the present invention, it is possible to perform a power supply short test without providing a test pad in a semiconductor device having a power supply cutoff function.
以下、本発明の実施形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図１は、本発明の第１実施形態を示している。第１実施形態の半導体装置ＩＣは、プロセッサ機能、タイマ機能、通信機能や外部インタフェース機能などを具現する回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵにより制御される。電源制御ユニットＰＭＵは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号／ＷＧｉを低レベル（接地線ＶＳＳの電圧）に設定し、制御信号／ＷＧｉを低レベルに設定してから所定時間の経過後に制御信号／ＰＳＧｉを低レベルに設定する。また、電源制御ユニットＰＭＵは、回路ブロックＢＬＫの動作終了に合わせて制御信号／ＷＧｉ、／ＰＳＧｉを高レベル（電源線ＶＤＤの電圧）に設定する。電源線ＶＤＤは、抵抗素子やインダクタ素子などで構成される保護回路（図示せず）を介して電源端子Ｐｖｄｄに接続されている。接地線ＶＳＳは、抵抗素子やインダクタ素子などで構成される保護回路（図示せず）を介して接地端子Ｐｖｓｓに接続されている。なお、図１には、半導体装置ＩＣにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 1 shows a first embodiment of the present invention. The semiconductor device IC according to the first embodiment includes circuit blocks BLK1 to BLK5 that implement a processor function, a timer function, a communication function, an external interface function, and the like. In the semiconductor device IC, a power cutoff function is provided for the circuit blocks BLK1, BLK3, and BLK4. The power cutoff function of the circuit blocks BLK1, BLK3, and BLK4 is controlled by the power control unit PMU. The power supply control unit PMU sets the control signal / WGi to a low level (voltage of the ground line VSS) in accordance with the start of the operation of the circuit block BLKi (i = 1, 3, 4), and sets the control signal / WGi to a low level. The control signal / PSGi is set to a low level after a predetermined time has elapsed since the setting. Further, the power supply control unit PMU sets the control signals / WGi and / PSGi to a high level (voltage of the power supply line VDD) in accordance with the end of the operation of the circuit block BLK. The power supply line VDD is connected to the power supply terminal Pvdd via a protection circuit (not shown) composed of a resistance element, an inductor element, and the like. The ground line VSS is connected to the ground terminal Pvss via a protection circuit (not shown) composed of a resistance element, an inductor element, and the like. FIG. 1 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device IC.
半導体装置ＩＣでは、回路ブロックＢＬＫｉに対応して、電源遮断スイッチＷＴＲｉ、ＳＴＲｉ、レベル検知回路ＬＤＴｉ、論理回路ＬＯＧＡｉ、ＬＯＧＢｉ、安定化容量素子ＣＡＰｉおよび放電スイッチＤＴＲｉが設けられている。電源遮断スイッチＷＴＲｉは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉは、ｐＭＯＳトランジスタで構成されており、制御信号／ＷＧｉが低レベルに設定されている場合にオンし、制御信号／ＷＧｉが高レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉは、オン電流が外部試験環境（試験装置など）を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉは、電源遮断スイッチＷＴＲｉと同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉは、ｐＭＯＳトランジスタで構成されており、制御信号／ＳＧｉが低レベルに設定されている場合にオンし、制御信号／ＳＧｉが高レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。 In the semiconductor device IC, power cutoff switches WTRi and STRi, a level detection circuit LDTi, logic circuits LOGGai and LOGBi, a stabilization capacitor element CAPi, and a discharge switch DTRi are provided corresponding to the circuit block BLKi. The power cutoff switch WTRi is connected between the power supply line VDD and the power supply line VDDMi dedicated to the circuit block BLKi. The power cut-off switch WTRi is composed of a pMOS transistor and is turned on when the control signal / WGi is set to a low level, and turned off when the control signal / WGi is set to a high level. The power cut-off switch WTRi has a current supply capability that allows the on-current to be of a magnitude that can protect the external test environment (such as a test apparatus). The power cut-off switch STRi is connected between the power supply line VDD and the power supply line VDDMi, similarly to the power cut-off switch WTRi. The power cut-off switch STRi is composed of a pMOS transistor, and is turned on when the control signal / SGi is set to a low level and turned off when the control signal / SGi is set to a high level. The power cut-off switch STRi has a current supply capability that makes the ON current large enough to supply the consumption current of the circuit block BLKi.
レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧と基準電圧との一致、又は電源線ＶＤＤＭｉの電圧と基準電圧との電圧差が所定電圧差になることを検知するために設けられ、閾値電圧Ｖｔｈ１、Ｖｔｈ２（Ｖｔｈ１＞Ｖｔｈ２）を有するヒステリシス型インバータで構成されている。なお、ヒステリシス型インバータの閾値電圧Ｖｔｈ１がレベル検知回路ＬＤＴｉの基準電圧に相当する。レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１と一致するのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させ、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２と一致するのに伴って検知結果信号／ＤＴｉを低レベルから高レベルに遷移させる。又は、レベル検知回路ＬＤＴｉは、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１との電圧差が所定電圧差になるのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させ、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２との電圧差が所定電圧差になるのに伴って検知結果信号／ＤＴｉを低レベルから高レベルに遷移させる。なお、後述するその他の実施形態においても、レベル検知回路は、回路ブロック専用の電源線（接地線）の電圧と基準電圧との一致を検知する構成に限定されず、回路ブロック専用の電源線（接地線）の電圧と基準電圧との電圧差が所定電圧差になることを検知する構成であってもよい。論理回路ＬＯＧＡｉは、検知結果信号／ＤＴｉが低レベルに設定されている場合に制御信号／ＳＧｉを制御信号／ＰＳＧｉと同一のレベルに設定し、検知結果信号／ＤＴｉが高レベルに設定されている場合に制御信号／ＳＧｉを高レベルに設定する。 The level detection circuit LDTi is provided to detect the coincidence of the voltage of the power supply line VDDMi and the reference voltage, or the voltage difference between the voltage of the power supply line VDDMi and the reference voltage being a predetermined voltage difference, and the threshold voltage Vth1, The hysteresis inverter includes Vth2 (Vth1> Vth2). Note that the threshold voltage Vth1 of the hysteresis inverter corresponds to the reference voltage of the level detection circuit LDTi. The level detection circuit LDTi causes the detection result signal / DTi to transition from a high level to a low level as the voltage of the power supply line VDDMi rises and matches the threshold voltage Vth1, and the voltage of the power supply line VDDMi falls to decrease the threshold value. The detection result signal / DTi is transitioned from a low level to a high level as it coincides with the voltage Vth2. Alternatively, the level detection circuit LDTi causes the detection result signal / DTi to transition from a high level to a low level as the voltage of the power supply line VDDMi rises and the voltage difference from the threshold voltage Vth1 becomes a predetermined voltage difference. The detection result signal / DTi is transitioned from a low level to a high level as the voltage of the line VDDMi decreases and the voltage difference from the threshold voltage Vth2 becomes a predetermined voltage difference. In other embodiments to be described later, the level detection circuit is not limited to the configuration for detecting the coincidence between the voltage of the power supply line dedicated to the circuit block (ground line) and the reference voltage, and the power supply line dedicated to the circuit block ( It may be configured to detect that the voltage difference between the voltage of the ground line) and the reference voltage becomes a predetermined voltage difference. The logic circuit LOGGi sets the control signal / SGi to the same level as the control signal / PSGi when the detection result signal / DTi is set to a low level, and the detection result signal / DTi is set to a high level. In this case, the control signal / SGi is set to a high level.
安定化容量素子ＣＡＰｉは、電源線ＶＤＤＭｉと接地線ＶＳＳとの間に接続されている。論理回路ＬＯＧＢｉは、テスト制御回路（図示せず）などから供給されるテスト信号ＴＥＳＴが高レベルに設定されている場合に制御信号ＤＣｉを制御信号／ＷＧｉと同一のレベルに設定し、テスト信号ＴＥＳＴが低レベルに設定されている場合に制御信号ＤＣｉを低レベルに設定する。放電スイッチＤＴＲｉは、安定化容量素子ＣＡＰｉに蓄積された電荷を放電するために設けられ、電源線ＶＤＤＭｉと接地線ＶＳＳとの間に接続されている。放電スイッチＤＴＲｉは、ｎＭＯＳトランジスタで構成されており、制御信号ＤＣｉが高レベルに設定されている場合にオンし、制御信号ＤＣｉが低レベルに設定されている場合にオフする。 The stabilization capacitor element CAPi is connected between the power supply line VDDMi and the ground line VSS. The logic circuit LOGBi sets the control signal DCi to the same level as the control signal / WGi when the test signal TEST supplied from a test control circuit (not shown) or the like is set to a high level, and the test signal TEST Is set to a low level, the control signal DCi is set to a low level. The discharge switch DTRi is provided for discharging the charge accumulated in the stabilization capacitor element CAPi, and is connected between the power supply line VDDMi and the ground line VSS. The discharge switch DTRi is composed of an nMOS transistor and is turned on when the control signal DCi is set to a high level, and turned off when the control signal DCi is set to a low level.
図２は、第１実施形態のレベル検知回路ＬＤＴｉの動作例を示している。ヒステリシス型インバータで構成されるレベル検知回路ＬＤＴｉにおいては、図２（ａ）に示すように、電源線ＶＤＤＭｉの電圧が上昇して閾値電圧Ｖｔｈ１と一致すると、検知結果信号／ＤＴｉが高レベルから低レベルに遷移し、電源線ＶＤＤＭｉの電圧が下降して閾値電圧Ｖｔｈ２と一致すると、検知結果信号／ＤＴｉが低レベルから高レベルに遷移する。従って、図２（ｂ）に示すように、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉの電圧が変動しても、電源線ＶＤＤＭｉの電圧が閾値電圧Ｖｔｈ２と一致することはないため、検知結果信号／ＤＴｉが低レベルから高レベルに遷移することはない。このように、ヒステリシス型インバータで構成されるレベル検知回路ＬＤＴｉでは、基準電圧を高く設定できると共に、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズに対するマージンを大きくすることができる。 FIG. 2 shows an operation example of the level detection circuit LDTi of the first embodiment. In the level detection circuit LDTi configured by a hysteresis type inverter, as shown in FIG. 2A, when the voltage of the power supply line VDDMi rises to coincide with the threshold voltage Vth1, the detection result signal / DTi decreases from a high level to a low level. When the level shifts and the voltage of the power supply line VDDMi decreases and matches the threshold voltage Vth2, the detection result signal / DTi transitions from the low level to the high level. Therefore, as shown in FIG. 2B, in the operation period Tact of the circuit block BLKi, even if the voltage of the power supply line VDDMi varies with the operation of the circuit block BLKi, the voltage of the power supply line VDDMi becomes the threshold voltage Vth2. Since they do not match, the detection result signal / DTi does not transition from the low level to the high level. As described above, in the level detection circuit LDTi configured by the hysteresis type inverter, the reference voltage can be set high, and the margin for noise of the power supply line VDDMi accompanying the operation of the circuit block BLKi can be increased.
図３は、第１実施形態の半導体装置ＩＣの動作例（その１）を示している。図３（ａ）に示す動作例は、半導体装置ＩＣに電源ショートが存在しない場合の動作例である。制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移する。電源線ＶＤＤＭｉに接続されている安定化容量素子ＣＡＰｉの充電が完了すると、電源線ＶＤＤＭｉの電圧はレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１を超えて電源線ＶＤＤの電圧と同等の電圧まで上昇する。電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１と一致すると、検知結果信号／ＤＴｉが高レベルから低レベルに遷移する。制御信号／ＷＧｉが高レベルから低レベルに遷移してから所定時間が経過して制御信号／ＰＳＧｉが高レベルから低レベルに遷移すると、検知結果信号／ＤＴｉが低レベルに設定されているため、制御信号／ＳＧｉが高レベルから低レベルに遷移する。これにより、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移する。このとき、電源遮断スイッチＷＴＲｉのオン電流は回路ブロックＢＬＫｉの正常なリーク電流を供給可能な程度の大きさに収束しているため、安全な状態で電源遮断スイッチＳＴＲｉがオン状態に遷移することになる。 FIG. 3 shows an operation example (part 1) of the semiconductor device IC of the first embodiment. The operation example shown in FIG. 3A is an operation example when there is no power supply short circuit in the semiconductor device IC. When control signal / WGi transitions from a high level to a low level, power cut-off switch WTRi having a small current supply capability transitions from an off state to an on state. When the charging of the stabilization capacitor element CAPi connected to the power supply line VDDMi is completed, the voltage of the power supply line VDDMi rises to a voltage equivalent to the voltage of the power supply line VDD exceeding the threshold voltage Vth1 of the level detection circuit LDTi. When the voltage of the power supply line VDDMi matches the threshold voltage Vth1 of the level detection circuit LDTi, the detection result signal / DTi transitions from a high level to a low level. When the control signal / PSGi transitions from a high level to a low level after a predetermined time has elapsed since the control signal / WGi transitioned from a high level to a low level, the detection result signal / DTi is set to a low level. The control signal / SGi transitions from a high level to a low level. As a result, the power cut-off switch STRi having a large current supply capability changes from the off state to the on state. At this time, since the ON current of the power cutoff switch WTRi has converged to such a magnitude that the normal leakage current of the circuit block BLKi can be supplied, the power cutoff switch STRi transitions to the ON state in a safe state. Become.
図３（ｂ）に示す動作例は、半導体装置ＩＣに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始めるが、電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧はレベル検知回路ＬＤＴｉの閾値電圧Ｖｔｈ１まで上昇しない。このため、検知結果信号／ＤＴｉが高レベルから低レベルに遷移することはない。従って、制御信号／ＷＧｉが高レベルから低レベルに遷移してから所定時間が経過して制御信号／ＰＳＧｉが高レベルから低レベルに遷移しても、制御信号／ＳＧｉが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンすることはない。このため、試験装置などの外部試験環境を確実に保護できる。また、電源遮断スイッチＷＧＴｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。 The operation example shown in FIG. 3B is an operation example when a power supply short circuit exists between the power supply line VDDMi and the ground line VSS in the semiconductor device IC. When the control signal / WGi transitions from a high level to a low level, the power cut-off switch WTRi having a small current supply capability transitions from the off state to the on state, and the voltage of the power line VDDMi starts to rise, but the power line VDDMi and the ground line Since there is a power supply short circuit between VSS, the voltage of the power supply line VDDMi does not rise to the threshold voltage Vth1 of the level detection circuit LDTi. For this reason, the detection result signal / DTi does not transition from a high level to a low level. Therefore, even if the control signal / PSGi changes from the high level to the low level after a lapse of a predetermined time after the control signal / WGi changes from the high level to the low level, the control signal / SGi changes from the high level to the low level. There is no transition, and the power cut-off switch STRi having a large current supply capability is not turned on. For this reason, an external test environment such as a test apparatus can be reliably protected. Further, since the on-current of the power cut-off switch WGTi continues to flow, a power supply short circuit defective product can be selected by measuring the current.
図４は、第１実施形態の半導体装置ＩＣの動作例（その２）を示している。テスト信号ＴＥＳＴが高レベルに設定されている場合、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、制御信号ＤＣｉも低レベルから高レベルに遷移する。これにより、放電スイッチＤＴＲｉがオフ状態からオン状態に遷移して安定化容量素子ＣＡＰｉに蓄積された電荷が放電される。半導体装置ＩＣに電源ショートが存在しない場合（半導体装置ＩＣが良品である場合）には、電源線ＶＤＤＭｉの電圧は、電源線ＶＤＤの電圧と同等の電圧から接地線ＶＳＳの電圧と同等の電圧まで下降する。また、リーク電流Ｉは、電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオン時のリーク電流Ｉｏｎから減少し、安定化容量素子ＣＡＰｉに蓄積された電荷の全てが放電された時点で電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオフ時のリーク電流Ｉｏｆｆ程度に収束する。一方、半導体装置ＩＣに電源線ＶＤＤおよび電源線ＶＤＤＭｉ間の電源ショートが存在する場合（半導体装置ＩＣが不良品である場合）には、電源線ＶＤＤＭｉの電圧は、接地線ＶＳＳの電圧と同等の電圧まで下降しない。また、リーク電流Ｉは、電源遮断スイッチＷＴＲｉ、ＳＴＲｉのオフ時のリーク電流Ｉｏｆｆ程度まで減少しない。放電スイッチＤＴＲｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。なお、例えば、電源線ＶＤＤおよび電源線ＶＤＤＭ１間の電源ショートの有無を検査する際に、電源遮断スイッチＷＴＲ３、ＷＴＲ４、ＳＴＲ３、ＳＴＲ４をオンさせておくことで、同様の手法により、電源線ＶＤＤＭ１および電源線ＶＤＤＭ３間の電源ショートや電源線ＶＤＤＭ１および電源線ＶＤＤＭ４間の電源ショートの有無も検査することができる。 FIG. 4 shows an operation example (part 2) of the semiconductor device IC of the first embodiment. When the test signal TEST is set to a high level, when the control signal / WGi transitions from a low level to a high level, the control signal DCi also transitions from a low level to a high level. As a result, the discharge switch DTRi transitions from the off state to the on state, and the charge accumulated in the stabilization capacitor element CAPi is discharged. When the power supply short circuit does not exist in the semiconductor device IC (when the semiconductor device IC is a non-defective product), the voltage of the power supply line VDDMi is from a voltage equivalent to the voltage of the power supply line VDD to a voltage equivalent to the voltage of the ground line VSS. Descend. Also, the leakage current I decreases from the leakage current Ion when the power cutoff switches WTRi and STRi are turned on, and the power cutoff switches WTRi and STRi are turned off when all the charges accumulated in the stabilization capacitor element CAPi are discharged. It converges to the leakage current Ioff at the time. On the other hand, when the semiconductor device IC has a power supply short between the power supply line VDD and the power supply line VDDMi (when the semiconductor device IC is defective), the voltage of the power supply line VDDMi is equal to the voltage of the ground line VSS. Does not drop to voltage. Further, the leakage current I does not decrease to about the leakage current Ioff when the power cutoff switches WTRi and STRi are off. Since the on-current of the discharge switch DTRi continues to flow, a power supply short circuit defective product can be selected by measuring the current. For example, when inspecting whether or not there is a power supply short circuit between the power supply line VDD and the power supply line VDDM1, the power supply line VDDM1 and the power supply line VDDM1 and the power supply lines VDDM1 and WSTR3 are turned on by turning on the power cutoff switches WTR3, WTR4, STR3, STR4. The presence or absence of a power supply short circuit between the power supply lines VDDM3 and a power supply short circuit between the power supply lines VDDM1 and VDDM4 can also be inspected.
以上のような第１実施形態では、試験用パッドを設けることなく、電源ショート不良品による外部試験環境の破壊を回避しながら電源ショート不良品を安全に選別することができる。また、第１実施形態では、３個の回路ブロックに対して電源遮断機能が設けられた半導体装置に対して本発明を適用しているが、１０個の回路ブロックに対して電源遮断機能が設けられた半導体装置に本発明を適用した場合には、１０個の試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストを大幅に低減できる。 In the first embodiment as described above, it is possible to safely select a power supply short circuit defective product while avoiding destruction of the external test environment due to the power short circuit defective product without providing a test pad. In the first embodiment, the present invention is applied to the semiconductor device in which the power cutoff function is provided for three circuit blocks. However, the power cutoff function is provided for ten circuit blocks. When the present invention is applied to the manufactured semiconductor device, ten test pads are not necessary, so that the chip size of the semiconductor device can be reduced and the manufacturing cost of the semiconductor device can be greatly reduced.
なお、第１実施形態では、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。また、第１実施形態では、ｎＭＯＳトランジスタで構成される放電スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、ｐＭＯＳトランジスタで構成される放電スイッチが設けられてもよい。 In the first embodiment, the power cut-off switch composed of a pMOS transistor is provided on the power supply line VDD side of the circuit block BLKi. However, the present invention is not limited to this embodiment. A power cut-off switch constituted by an nMOS transistor may be provided on the power supply line VDD side of the circuit block BLKi, or a power cut-off switch constituted by a pMOS transistor may be provided on the ground line VSS side of the circuit block BLKi. A power cut-off switch composed of an nMOS transistor may be provided on the ground line VSS side of the circuit block BLKi. In the first embodiment, a discharge switch composed of an nMOS transistor is provided. However, the present invention is not limited to this embodiment, and a discharge switch composed of a pMOS transistor may be provided. Good.
図５は、本発明の第２実施形態を示している。なお、第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第２実施形態の半導体装置ＩＣａは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣａでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵａにより制御される。電源制御ユニットＰＭＵａは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号／ＷＧｉを低レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号／ＷＧｉを高レベルに設定する。なお、図５には、半導体装置ＩＣａにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 5 shows a second embodiment of the present invention. In the description of the second embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and detailed description thereof is omitted. Similar to the semiconductor device IC of the first embodiment, the semiconductor device ICa of the second embodiment includes circuit blocks BLK1 to BLK5. In the semiconductor device ICa, the power block function is provided for the circuit blocks BLK1, BLK3, and BLK4. The power block function of the circuit blocks BLK1, BLK3, and BLK4 is controlled by the power control unit PMUa. The power supply control unit PMUa sets the control signal / WGi to a low level in accordance with the operation start of the circuit block BLKi (i = 1, 3, 4), and increases the control signal / WGi in accordance with the operation end of the circuit block BLKi. Set to level. FIG. 5 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICa.
半導体装置ＩＣａでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉ、ＳＴＲｉおよびレベル検知回路ＬＤＴｉａが設けられている。レベル検知回路ＬＤＴｉａは、制御信号／ＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＳＧｉを低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＳＧｉを高レベルに設定する。レベル検知回路ＬＤＴｉａは、制御信号／ＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＳＧｉを高レベルに設定する。なお、レベル検知回路ＬＤＴｉａは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号／ＷＧｉが低レベルから高レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。 In the semiconductor device ICa, a stabilization capacitor element CAPi, power cutoff switches WTRi, STRi, and a level detection circuit LDTia are provided corresponding to the circuit block BLKi. When the control signal / WGi is set to a low level, the level detection circuit LDTia sets the control signal / SGi to a low level if the voltage of the power supply line VDDMi is higher than the reference voltage, and the voltage of the power supply line VDDMi is set to the reference voltage. If it is lower, the control signal / SGi is set to a high level. When the control signal / WGi is set to a high level, the level detection circuit LDTia sets the control signal / SGi to a high level regardless of the magnitude relationship between the voltage of the power supply line VDDMi and the reference voltage. The level detection circuit LDTia increases the reference voltage from the first predetermined voltage (for example, a voltage corresponding to 90% of the voltage of the power supply line VDD) as the voltage of the power supply line VDDMi rises and matches the reference voltage. The reference voltage is changed from the second predetermined voltage to the second predetermined voltage (for example, a voltage corresponding to 50% of the voltage of the power supply line VDD) and the control signal / WGi transitions from the low level to the high level. 1 Change to a predetermined voltage.
図６は、第２実施形態のレベル検知回路ＬＤＴｉａの構成例を示している。レベル検知回路ＬＤＴｉａは、ｐＭＯＳトランジスタＴＰ１１〜ＴＰ１４およびｎＭＯＳトランジスタＴＮ１１〜ＴＮ１４で構成されるシュミットトリガ部ＳＣＨＴＲＧ１と、インバータＩＮＶ１１、ｐＭＯＳトランジスタＴＰ１５およびｎＭＯＳトランジスタＴＮ１５で構成されるリセット部ＲＳＴ１とを備えて構成されている。ｐＭＯＳトランジスタＴＰ１２、ＴＰ１１およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１２、ＴＮ１５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１２、ＴＰ１１およびｎＭＯＳトランジスタＴＮ１１、ＴＮ１２のゲートは、電源線ＶＤＤＭｉに接続されている。ｎＭＯＳトランジスタＴＮ１５のゲートは、インバータＩＮＶ１１の出力信号線に接続されている。インバータＩＮＶ１１は、制御信号／ＷＧｉを反転させて出力する。ｐＭＯＳトランジスタＴＰ１３およびｎＭＯＳトランジスタＴＮ１３は、ｐＭＯＳトランジスタＴＰ１１、ＴＰ１２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１３のゲートは、制御信号／ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ１３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ１４およびｎＭＯＳトランジスタＴＮ１４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ１１、ＴＮ１２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ１４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ１４のゲートは、制御信号／ＳＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ１５は、電源線ＶＤＤと制御信号／ＳＧｉの信号線との間に接続されている。ｐＭＯＳトランジスタＴＰ１５のゲートは、インバータＩＮＶ１１の出力信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉａは、基準電圧変更型のレベル検知回路として機能する。 FIG. 6 shows a configuration example of the level detection circuit LDTia according to the second embodiment. The level detection circuit LDTia includes a Schmitt trigger unit SCHTRG1 including pMOS transistors TP11 to TP14 and nMOS transistors TN11 to TN14, and a reset unit RST1 including inverter INV11, pMOS transistor TP15, and nMOS transistor TN15. ing. The pMOS transistors TP12 and TP11 and the nMOS transistors TN11, TN12, and TN15 are connected in series between the power supply line VDD and the ground line VSS. The gates of the pMOS transistors TP12 and TP11 and the nMOS transistors TN11 and TN12 are connected to the power supply line VDDMi. The gate of the nMOS transistor TN15 is connected to the output signal line of the inverter INV11. Inverter INV11 inverts and outputs control signal / WGi. The pMOS transistor TP13 and the nMOS transistor TN13 are connected in series between the connection node of the pMOS transistors TP11 and TP12 and the ground line VSS. The gate of the pMOS transistor TP13 is connected to the signal line of the control signal / SGi. The gate of the nMOS transistor TN13 is connected to the power supply line VDD. The pMOS transistor TP14 and the nMOS transistor TN14 are connected in series between the power supply line VDD and the connection node of the nMOS transistors TN11 and TN12. The gate of the pMOS transistor TP14 is connected to the ground line VSS. The gate of the nMOS transistor TN14 is connected to the signal line of the control signal / SGi. The pMOS transistor TP15 is connected between the power supply line VDD and the signal line of the control signal / SGi. The gate of the pMOS transistor TP15 is connected to the output signal line of the inverter INV11. With the configuration as described above, the level detection circuit LDTia functions as a reference voltage change type level detection circuit.
図７は、第２実施形態の半導体装置ＩＣａ（良品）の動作例を示している。図７に示す動作例は、半導体装置ＩＣａに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号／ＳＧｉが高レベルから低レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦより低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号／ＳＧｉが低レベルから高レベルに遷移して電源遮断スイッチＳＴＲｉがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２において電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移する。また、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、制御信号／ＳＧｉも低レベルから高レベルに遷移するため、電源遮断スイッチＳＴＲｉもオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉ、ＳＴＲｉの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。 FIG. 7 shows an operation example of the semiconductor device ICa (non-defective product) of the second embodiment. The operation example shown in FIG. 7 is an operation example when there is no power supply short circuit in the semiconductor device ICa. When the control signal / WGi transitions from the high level to the low level at time t1, the power cutoff switch WTRi having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. At time t2, when the voltage of the power supply line VDDMi rises and matches the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTia, the control signal / SGi transitions from the high level to the low level, and the current supply capability is large. The power cut-off switch STRi transitions from the off state to the on state. At this time, the reference voltage VREF of the level detection circuit LDTia is changed from the first predetermined voltage (a voltage corresponding to 90% of the voltage of the power supply line VDD) to the second predetermined voltage (a voltage corresponding to 50% of the voltage of the power supply line VDD). Changed to Therefore, in the operation period Tact of the circuit block BLKi from time t3 to time t4, even if noise occurs in the power supply line VDDMi due to the operation of the circuit block BLKi, the voltage of the power supply line VDDMi is the reference of the level detection circuit LDTia. It will never be lower than the voltage VREF. Therefore, in the operation period Tact of the circuit block BLKi, the control signal / SGi transits from the low level to the high level due to the noise of the power supply line VDDMi accompanying the operation of the circuit block BLKi, and the power cutoff switch STRi transits from the on state to the off state. Is prevented. Further, when the power cut-off switch WTRi having a small current supply capability is turned on at time t1, the voltage of the power supply line VDDMi gradually increases thereafter, and at time t2, the voltage of the power supply line VDDMi becomes the reference voltage VREF of the level detection circuit LDTia. Since the power cutoff switch STRi having a large current supply capability is turned on in accordance with (first predetermined voltage), noise caused by the inrush current is suppressed. When the control signal / WGi transitions from the low level to the high level at time t5, the power cutoff switch WTRi transitions from the on state to the off state. Further, when the control signal / WGi transitions from the low level to the high level, the control signal / SGi also transitions from the low level to the high level, so that the power cut-off switch STRi also transitions from the on state to the off state, and then the power line VDDMi The voltage drops gradually due to spontaneous discharge. Further, when the control signal / WGi transitions from a low level to a high level, the reference voltage VREF of the level detection circuit LDTia is changed from the second predetermined voltage to the first predetermined voltage. As a result, even when the power cutoff switches WTRi and STRi are turned on next time, noise caused by the inrush current is reliably suppressed.
図８は、第２実施形態の半導体装置ＩＣａ（不良品）の動作例を示している。図８に示す動作例は、半導体装置ＩＣａに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号／ＷＧｉが高レベルから低レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。半導体装置ＩＣａに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号／ＳＧｉが高レベルから低レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号／ＷＧｉが低レベルから高レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。 FIG. 8 shows an operation example of the semiconductor device ICa (defective product) of the second embodiment. The operation example illustrated in FIG. 8 is an operation example in the case where a power supply short circuit between the power supply line VDDMi and the ground line VSS exists in the semiconductor device ICa. When the control signal / WGi transitions from the high level to the low level at time t1, the power cutoff switch WTRi having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. Since there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICa, the voltage of the power supply line VDDMi does not rise to the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTia, and the power cutoff switch It stops when the drive current of WTRi and the current of the power supply short circuit are saturated. Therefore, the control signal / SGi does not transit from the high level to the low level, and the power cutoff switch STRi having a large current supply capability does not transit from the off state to the on state. Therefore, the external test environment can be reliably protected. In addition, since the ON current of the power cutoff switch WTRi continues to flow, the power short circuit defective product can be selected by measuring the current. When the control signal / WGi transitions from the low level to the high level at time t2, the power cutoff switch WTRi transitions from the on state to the off state, and then the voltage of the power supply line VDDMi is the power supply between the power supply line VDDMi and the ground line VSS. Steeply descends due to short circuit.
以上のような第２実施形態でも、第１実施形態と同様の効果が得られる。また、電流供給能力が小さい電源遮断スイッチＷＴＲｉがオンした後に、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉａの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉがオンするため、突入電流に起因するノイズを抑制でき、その結果、半導体装置ＩＣａの誤動作を防止できる。更に、レベル検知回路ＬＤＴｉａは電源線ＶＤＤＭｉと基準電圧ＶＲＥＦとの一致に伴って基準電圧ＶＲＥＦを第１所定電圧から第２所定電圧に変更するため、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号／ＳＧｉが低レベルから高レベルに遷移して電源遮断スイッチＳＴＲｉがオン状態からオフ状態に遷移することを回避できる。また、レベル検知回路ＬＤＴｉａは制御信号／ＷＧｉの低レベルから高レベルへの遷移に伴って基準電圧ＶＲＥＦを第２所定電圧から第１所定電圧に変更するため、電源遮断スイッチＷＴＲｉ、ＳＴＲｉの次回のオン時にも、突入電流に起因するノイズを確実に抑制できる。 Even in the second embodiment as described above, the same effect as in the first embodiment can be obtained. Further, after the power cut-off switch WTRi having a small current supply capability is turned on, the power supply cut-off having a large current supply capability as the voltage of the power supply line VDDMi matches the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTia. Since the switch STRi is turned on, noise caused by inrush current can be suppressed, and as a result, malfunction of the semiconductor device ICa can be prevented. Further, since the level detection circuit LDTia changes the reference voltage VREF from the first predetermined voltage to the second predetermined voltage in accordance with the coincidence of the power supply line VDDMi and the reference voltage VREF, the noise of the power supply line VDDMi accompanying the operation of the circuit block BLKi. Thus, it can be avoided that the control signal / SGi transits from the low level to the high level and the power cutoff switch STRi transits from the on state to the off state. In addition, the level detection circuit LDTia changes the reference voltage VREF from the second predetermined voltage to the first predetermined voltage with the transition of the control signal / WGi from the low level to the high level. Even when the power is on, noise caused by the inrush current can be reliably suppressed.
図９は、本発明の第３実施形態を示している。なお、第３実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第３実施形態の半導体装置ＩＣｂは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｂでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｂにより制御される。電源制御ユニットＰＭＵｂは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＷＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＷＧｉを低レベルに設定する。なお、図９には、半導体装置ＩＣｂにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 9 shows a third embodiment of the present invention. In the description of the third embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and detailed description thereof is omitted. Similar to the semiconductor device IC of the first embodiment, the semiconductor device ICb of the third embodiment includes circuit blocks BLK1 to BLK5. In the semiconductor device ICb, the power block function is provided for the circuit blocks BLK1, BLK3, and BLK4. The power block function of the circuit blocks BLK1, BLK3, and BLK4 is controlled by the power control unit PMUb. The power supply control unit PMUb sets the control signal WGi to a high level at the start of operation of the circuit block BLKi (i = 1, 3, 4), and sets the control signal WGi to a low level at the end of the operation of the circuit block BLKi. Set. Note that FIG. 9 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICb.
半導体装置ＩＣｂでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉａ、電源遮断スイッチＷＴＲｉａ、ＳＴＲｉａおよびレベル検知回路ＬＤＴｉｂが設けられている。安定化容量素子ＣＡＰｉａは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の接地線ＶＳＳＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉａは、接地線ＶＳＳＭｉと接地線ＶＳＳとの間に接続されている。電源遮断スイッチＷＴＲｉａは、ｎＭＯＳトランジスタで構成されており、制御信号ＷＧｉが高レベルに設定されている場合にオンし、制御信号ＷＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉａは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉａは、電源遮断スイッチＷＴＲｉａと同様に、接地線ＶＳＳＭｉと接地線ＶＳＳとの間に接続されている。電源遮断スイッチＳＴＲｉａは、ｎＭＯＳトランジスタで構成されており、制御信号ＳＧｉが高レベルに設定されている場合にオンし、制御信号ＳＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉａは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。 In the semiconductor device ICb, a stabilization capacitor element CAPia, power cutoff switches WTRia, STRia, and a level detection circuit LDTib are provided corresponding to the circuit block BLKi. The stabilization capacitor element CAPia is connected between the power supply line VDD and the ground line VSSMi dedicated to the circuit block BLKi. The power cutoff switch WTRia is connected between the ground line VSSMi and the ground line VSS. The power cut-off switch WTRia is composed of an nMOS transistor, and is turned on when the control signal WGi is set to a high level and turned off when the control signal WGi is set to a low level. The power cut-off switch WTRia has a current supply capability that makes the on-current large enough to protect the external test environment. The power cut-off switch STRia is connected between the ground line VSSMi and the ground line VSS similarly to the power cut-off switch WTRia. The power cut-off switch STRia is composed of an nMOS transistor, and is turned on when the control signal SGi is set to a high level and turned off when the control signal SGi is set to a low level. The power cut-off switch STRia has a current supply capability that makes the ON current large enough to supply the current consumed by the circuit block BLKi.
レベル検知回路ＬＤＴｉｂは、制御信号ＷＧｉが高レベルに設定されている場合、接地線ＶＳＳＭｉの電圧が基準電圧より低ければ制御信号ＳＧｉを高レベルに設定し、接地線ＶＳＳＭｉの電圧が基準電圧より高ければ制御信号ＳＧｉを低レベルに設定する。レベル検知回路ＬＤＴｉｂは、制御信号ＷＧｉが低レベルに設定されている場合、接地線ＶＳＳＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号ＳＧｉを低レベルに設定する。なお、レベル検知回路ＬＤＴｉｂは、接地線ＶＳＳＭｉの電圧が下降して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の１０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。 When the control signal WGi is set to a high level, the level detection circuit LDTib sets the control signal SGi to a high level if the voltage of the ground line VSSMi is lower than the reference voltage, and the voltage of the ground line VSSMi becomes higher than the reference voltage. For example, the control signal SGi is set to a low level. When the control signal WGi is set to a low level, the level detection circuit LDTib sets the control signal SGi to a low level regardless of the magnitude relationship between the voltage of the ground line VSSMi and the reference voltage. It should be noted that the level detection circuit LDTib changes the reference voltage from the first predetermined voltage (for example, a voltage corresponding to 10% of the voltage of the power supply line VDD) as the voltage of the ground line VSSMi decreases and matches the reference voltage. The voltage is changed to a second predetermined voltage (for example, a voltage corresponding to 50% of the voltage of the power supply line VDD), and the reference voltage is changed from the second predetermined voltage to the first as the control signal WGi transitions from a high level to a low level. Change to the specified voltage.
図１０は、第３実施形態のレベル検知回路ＬＤＴｉｂの構成例を示している。レベル検知回路ＬＤＴｉｂは、ｐＭＯＳトランジスタＴＰ２１〜ＴＰ２４およびｎＭＯＳトランジスタＴＮ２１〜ＴＮ２４で構成されるシュミットトリガ部ＳＣＨＴＲＧ２と、インバータＩＮＶ２１、ｐＭＯＳトランジスタＴＰ２５およびｎＭＯＳトランジスタＴＮ２５で構成されるリセット部ＲＳＴ２とを備えて構成されている。ｐＭＯＳトランジスタＴＰ２５、ＴＰ２２、ＴＰ２１およびｎＭＯＳトランジスタＴＮ２１、ＴＮ２２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２２、ＴＰ２１およびｎＭＯＳトランジスタＴＮ２１、ＴＮ２２のゲートは、接地線ＶＳＳＭｉに接続されている。ｐＭＯＳトランジスタＴＰ２５のゲートは、インバータＩＮＶ２１の出力信号線に接続されている。インバータＩＮＶ２１は、制御信号ＷＧｉを反転させて出力する。ｐＭＯＳトランジスタＴＰ２３およびｎＭＯＳトランジスタＴＮ２３は、ｐＭＯＳトランジスタＴＰ２１、ＴＰ２２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２３のゲートは、制御信号ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ２３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ２４およびｎＭＯＳトランジスタＴＮ２４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ２１、ＴＮ２２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ２４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ２４のゲートは、制御信号ＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ２５は、制御信号ＳＧｉの信号線と接地線ＶＳＳとの間に接続されている。ｎＭＯＳトランジスタＴＮ２５のゲートは、インバータＩＮＶ２１の出力信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉｂは、基準電圧変更型のレベル検知回路として機能する。 FIG. 10 shows a configuration example of the level detection circuit LDTib of the third embodiment. The level detection circuit LDTib includes a Schmitt trigger unit SCHTRG2 including pMOS transistors TP21 to TP24 and nMOS transistors TN21 to TN24, and a reset unit RST2 including inverter INV21, pMOS transistor TP25 and nMOS transistor TN25. ing. The pMOS transistors TP25, TP22, TP21 and the nMOS transistors TN21, TN22 are connected in series between the power supply line VDD and the ground line VSS. The gates of the pMOS transistors TP22 and TP21 and the nMOS transistors TN21 and TN22 are connected to the ground line VSSMi. The gate of the pMOS transistor TP25 is connected to the output signal line of the inverter INV21. The inverter INV21 inverts and outputs the control signal WGi. The pMOS transistor TP23 and the nMOS transistor TN23 are connected in series between the connection node of the pMOS transistors TP21 and TP22 and the ground line VSS. The gate of the pMOS transistor TP23 is connected to the signal line of the control signal SGi. The gate of the nMOS transistor TN23 is connected to the power supply line VDD. The pMOS transistor TP24 and the nMOS transistor TN24 are connected in series between the power supply line VDD and the connection node of the nMOS transistors TN21 and TN22. The gate of the pMOS transistor TP24 is connected to the ground line VSS. The gate of the nMOS transistor TN24 is connected to the signal line of the control signal SGi. The nMOS transistor TN25 is connected between the signal line of the control signal SGi and the ground line VSS. The gate of the nMOS transistor TN25 is connected to the output signal line of the inverter INV21. With the above configuration, the level detection circuit LDTib functions as a reference voltage change type level detection circuit.
図１１は、第３実施形態の半導体装置ＩＣｂ（良品）の動作例を示している。図１１に示す動作例は、半導体装置ＩＣｂに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオフ状態からオン状態に遷移して接地線ＶＳＳＭｉの電圧が下降し始める。時刻ｔ２において、接地線ＶＳＳＭｉの電圧が下降してレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号ＳＧｉが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の１０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って接地線ＶＳＳＭｉにノイズが発生しても、接地線ＶＳＳＭｉの電圧がレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦより高くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う接地線ＶＳＳＭｉのノイズにより制御信号ＳＧｉが高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉａがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオンすることで、その後、接地線ＶＳＳＭｉの電圧が徐々に下降し、時刻ｔ２において接地線ＶＳＳＭｉの電圧がレベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉａがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉも高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉａもオン状態からオフ状態に遷移し、その後、接地線ＶＳＳＭｉの電圧は自然充電により徐々に上昇する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉａ、ＳＴＲｉａの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。 FIG. 11 shows an operation example of the semiconductor device ICb (non-defective product) of the third embodiment. The operation example shown in FIG. 11 is an operation example when there is no power supply short circuit in the semiconductor device ICb. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRia having a small current supply capability transitions from the off state to the on state, and the voltage of the ground line VSSMi begins to drop. At time t2, when the voltage of the ground line VSSMi drops and matches the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTib, the control signal SGi transits from the low level to the high level, and the power supply having a large current supply capability The cut-off switch STRia transitions from the off state to the on state. At this time, the reference voltage VREF of the level detection circuit LDTib is changed from the first predetermined voltage (voltage corresponding to 10% of the voltage of the power supply line VDD) to the second predetermined voltage (voltage corresponding to 50% of the voltage of the power supply line VDD). Changed to Therefore, in the operation period Tact of the circuit block BLKi from the time t3 to the time t4, even if noise occurs in the ground line VSSMi with the operation of the circuit block BLKi, the voltage of the ground line VSSMi remains the reference of the level detection circuit LDTib. It will never be higher than the voltage VREF. Therefore, in the operation period Tact of the circuit block BLKi, the control signal SGi transits from the high level to the low level due to the noise of the ground line VSSMi accompanying the operation of the circuit block BLKi, and the power cutoff switch STRia transits from the on state to the off state. It is prevented. Further, when the power cut-off switch WTRia having a small current supply capability is turned on at time t1, the voltage of the ground line VSSMi gradually decreases thereafter, and at time t2, the voltage of the ground line VSSMi becomes the reference voltage VREF of the level detection circuit LDTib. Since the power cutoff switch STRia having a large current supply capability is turned on in accordance with the (first predetermined voltage), noise due to the inrush current is suppressed. At time t5, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRia transitions from an on state to an off state. Further, when the control signal WGi transits from the high level to the low level, the control signal SGi also transits from the high level to the low level, so that the power cut-off switch STRia also transits from the on state to the off state, and then the voltage of the ground line VSSMi Gradually rises due to natural charging. When the control signal WGi transitions from a high level to a low level, the reference voltage VREF of the level detection circuit LDTib is changed from the second predetermined voltage to the first predetermined voltage. Thereby, even when the power cutoff switches WTRia and STRia are turned on next time, noise caused by the inrush current is surely suppressed.
図１２は、第３実施形態の半導体装置ＩＣｂ（不良品）の動作例を示している。図１２に示す動作例は、半導体装置ＩＣｂに電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉａがオフ状態からオン状態に遷移して接地線ＶＳＳＭｉの電圧が下降し始める。半導体装置ＩＣｂに電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートが存在するため、接地線ＶＳＳＭｉの電圧は、レベル検知回路ＬＤＴｉｂの基準電圧ＶＲＥＦ（第１所定電圧）まで下降することなく、電源遮断スイッチＷＴＲｉａの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉａがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉａのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉａがオン状態からオフ状態に遷移し、その後、接地線ＶＳＳＭｉの電圧は電源線ＶＤＤおよび接地線ＶＳＳＭｉ間の電源ショートにより急峻に上昇する。 FIG. 12 shows an operation example of the semiconductor device ICb (defective product) of the third embodiment. The operation example shown in FIG. 12 is an operation example when the semiconductor device ICb has a power supply short circuit between the power supply line VDD and the ground line VSSMi. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRia having a small current supply capability transitions from the off state to the on state, and the voltage of the ground line VSSMi begins to drop. Since there is a power supply short circuit between the power supply line VDD and the ground line VSSMi in the semiconductor device ICb, the voltage of the ground line VSSMi does not drop to the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTib, and the power cutoff switch It stops when the WTRia drive current and the power supply short-circuit current are saturated. For this reason, the control signal SGi does not transit from the low level to the high level, and the power cutoff switch STRia having a large current supply capability does not transit from the off state to the on state. Therefore, the external test environment can be reliably protected. In addition, since the on-current of the power shut-off switch WTRia continues to flow, it is possible to select a power supply short circuit defective product by measuring the current. At time t2, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRia transitions from an on state to an off state, and then the voltage of the ground line VSSMi becomes a power short circuit between the power line VDD and the ground line VSSMi. Due to the steep rise.
以上のように、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられた第３実施形態でも、第２実施形態と同様の効果が得られる。なお、第３実施形態では、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではなく、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。 As described above, the same effect as that of the second embodiment can be obtained in the third embodiment in which the power cut-off switch configured by the nMOS transistor is provided on the ground line VSS side of the circuit block BLKi. In the third embodiment, a power cut-off switch composed of an nMOS transistor is provided on the ground line VSS side of the circuit block BLKi. However, the present invention is not limited to this embodiment, and the circuit block BLKi. A power cutoff switch composed of a pMOS transistor may be provided on the ground line VSS side.
図１３は、本発明の第４実施形態を示している。なお、第４実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第４実施形態の半導体装置ＩＣｃは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｃでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｃにより制御される。電源制御ユニットＰＭＵｃは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＰＷＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＰＷＧｉを低レベルに設定する。なお、図１３には、半導体装置ＩＣｃにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 13 shows a fourth embodiment of the present invention. In the description of the fourth embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and detailed description thereof is omitted. Similar to the semiconductor device IC of the first embodiment, the semiconductor device ICc of the fourth embodiment includes circuit blocks BLK1 to BLK5. In the semiconductor device ICc, the power block function is provided for the circuit blocks BLK1, BLK3, and BLK4. The power block function of the circuit blocks BLK1, BLK3, and BLK4 is controlled by the power control unit PMUc. The power supply control unit PMUc sets the control signal PWGi to a high level at the start of operation of the circuit block BLKi (i = 1, 3, 4), and sets the control signal PWGi to a low level at the end of the operation of the circuit block BLKi. Set. Note that FIG. 13 illustrates portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICc.
半導体装置ＩＣｃでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ、レベル検知回路ＬＤＴｉｃおよびレベルシフタＷＬＳｉ、ＳＬＳｉが設けられている。電源遮断スイッチＷＴＲｉｂは、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＷＴＲｉｂは、高閾値を有するｎＭＯＳトランジスタで構成されており、制御信号ＷＧｉが高レベルに設定されている場合にオンし、制御信号ＷＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＷＴＲｉｂは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有している。電源遮断スイッチＳＴＲｉｂは、電源遮断スイッチＷＴＲｉｂと同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂは、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉが高レベルに設定されている場合にオンし、制御信号ＳＧｉが低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉｂは、オン電流が回路ブロックＢＬＫｉの消費電流を供給可能な大きさになる電流供給能力を有している。 In the semiconductor device ICc, a stabilization capacitor element CAPi, power cutoff switches WTRib and STRib, a level detection circuit LDTic, and level shifters WLSi and SLSi are provided corresponding to the circuit block BLKi. The power cutoff switch WTRib is connected between the power supply line VDD and the power supply line VDDMi dedicated to the circuit block BLKi. The power cut-off switch WTRib is composed of an nMOS transistor having a high threshold, and is turned on when the control signal WGi is set to a high level and turned off when the control signal WGi is set to a low level. The power cut-off switch WTRib has a current supply capability that makes the on-current large enough to protect the external test environment. The power cutoff switch STRib is connected between the power supply line VDD and the power supply line VDDMi, similarly to the power cutoff switch WTRib. The power cut-off switch STRib is composed of an nMOS transistor having a high threshold, and is turned on when the control signal SGi is set to a high level, and turned off when the control signal SGi is set to a low level. The power cut-off switch STRib has a current supply capability that allows the on-current to be large enough to supply the current consumed by the circuit block BLKi.
レベル検知回路ＬＤＴｉｃは、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉを低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉを高レベルに設定する。レベル検知回路ＬＤＴｉｃは、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉを高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＰＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。 When the control signal PWGi is set to a high level, the level detection circuit LDTic sets the control signal / PSGi to a low level if the voltage of the power supply line VDDMi is higher than the reference voltage, and the voltage of the power supply line VDDMi is higher than the reference voltage. If it is low, the control signal / PSGi is set to a high level. When the control signal PWGi is set to a low level, the level detection circuit LDTic sets the control signal / PSGi to a high level regardless of the magnitude relationship between the voltage of the power supply line VDDMi and the reference voltage. The level detection circuit LDTic causes the reference voltage to be changed from a first predetermined voltage (for example, a voltage corresponding to 90% of the voltage of the power supply line VDD) as the voltage of the power supply line VDDMi rises and matches the reference voltage. The voltage is changed to a second predetermined voltage (for example, a voltage corresponding to 50% of the voltage of the power supply line VDD), and the reference voltage is changed from the second predetermined voltage to the first as the control signal PWGi transitions from a high level to a low level. Change to the specified voltage.
レベルシフタＷＬＳｉは、制御信号ＰＷＧｉに対して高レベル側のレベルシフトを実施して制御信号ＷＧｉを生成する。制御信号ＷＧｉの高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＷＧｉの低レベルに対応する電圧は接地線ＶＳＳの電圧である。レベルシフタＳＬＳｉは、制御信号／ＰＳＧｉの反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉを生成する。制御信号ＳＧｉの高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉの低レベルに対応する電圧は接地線ＶＳＳの電圧である。 The level shifter WLSi generates a control signal WGi by performing a level shift on the high level side with respect to the control signal PWGi. The voltage corresponding to the high level of the control signal WGi is higher than the voltage of the power supply line VDD, and the voltage corresponding to the low level of the control signal WGi is the voltage of the ground line VSS. The level shifter SLSi generates a control signal SGi by performing a level shift on the high level side with respect to the inverted signal of the control signal / PSGi. The voltage corresponding to the high level of the control signal SGi is higher than the voltage of the power supply line VDD, and the voltage corresponding to the low level of the control signal SGi is the voltage of the ground line VSS.
図１４は、第４実施形態のレベル検知回路ＬＤＴｉｃの構成例を示している。レベル検知回路ＬＤＴｉｃは、ｐＭＯＳトランジスタＴＰ３１〜ＴＰ３４およびｎＭＯＳトランジスタＴＮ３１〜ＴＮ３４で構成されるシュミットトリガ部ＳＣＨＴＲＧ３と、ｐＭＯＳトランジスタＴＰ３５およびｎＭＯＳトランジスタＴＮ３５で構成されるリセット部ＲＳＴ３とを備えて構成されている。ｐＭＯＳトランジスタＴＰ３２、ＴＰ３１およびｎＭＯＳトランジスタＴＮ３１、ＴＮ３２、ＴＮ３５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３２、ＴＰ３１およびｎＭＯＳトランジスタＴＮ３１、ＴＮ３２のゲートは、電源線ＶＤＤＭｉに接続されている。ｎＭＯＳトランジスタＴＮ３５のゲートは、制御信号ＰＷＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ３３およびｎＭＯＳトランジスタＴＮ３３は、ｐＭＯＳトランジスタＴＰ３１、ＴＰ３２の接続ノードと接地線ＶＳＳとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３３のゲートは、制御信号／ＰＳＧｉの信号線に接続されている。ｎＭＯＳトランジスタＴＮ３３のゲートは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＰ３４およびｎＭＯＳトランジスタＴＮ３４は、電源線ＶＤＤとｎＭＯＳトランジスタＴＮ３１、ＴＮ３２の接続ノードとの間に直列接続されている。ｐＭＯＳトランジスタＴＰ３４のゲートは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＮ３４のゲートは、制御信号／ＰＳＧｉの信号線に接続されている。ｐＭＯＳトランジスタＴＰ３５は、電源線ＶＤＤと制御信号／ＰＳＧｉの信号線との間に接続されている。ｐＭＯＳトランジスタＴＰ３５のゲートは、制御信号ＰＷＧｉの信号線に接続されている。以上のような構成により、レベル検知回路ＬＤＴｉｃは、基準電圧変更型のレベル検知回路として機能する。 FIG. 14 shows a configuration example of the level detection circuit LDTic of the fourth embodiment. The level detection circuit LDTic includes a Schmitt trigger unit SCHTRG3 including pMOS transistors TP31 to TP34 and nMOS transistors TN31 to TN34, and a reset unit RST3 including pMOS transistor TP35 and nMOS transistor TN35. The pMOS transistors TP32 and TP31 and the nMOS transistors TN31, TN32, and TN35 are connected in series between the power supply line VDD and the ground line VSS. The gates of the pMOS transistors TP32 and TP31 and the nMOS transistors TN31 and TN32 are connected to the power supply line VDDMi. The gate of the nMOS transistor TN35 is connected to the signal line of the control signal PWGi. The pMOS transistor TP33 and the nMOS transistor TN33 are connected in series between the connection node of the pMOS transistors TP31 and TP32 and the ground line VSS. The gate of the pMOS transistor TP33 is connected to the signal line of the control signal / PSGi. The gate of the nMOS transistor TN33 is connected to the power supply line VDD. The pMOS transistor TP34 and the nMOS transistor TN34 are connected in series between the power supply line VDD and the connection node of the nMOS transistors TN31 and TN32. The gate of the pMOS transistor TP34 is connected to the ground line VSS. The gate of the nMOS transistor TN34 is connected to the signal line of the control signal / PSGi. The pMOS transistor TP35 is connected between the power supply line VDD and the signal line of the control signal / PSGi. The gate of the pMOS transistor TP35 is connected to the signal line of the control signal PWGi. With the above configuration, the level detection circuit LDTic functions as a reference voltage change type level detection circuit.
図１５は、第４実施形態の半導体装置ＩＣｃ（良品）の動作例を示している。図１５に示す動作例は、半導体装置ＩＣｃに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）と一致すると、制御信号ＳＧｉが低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦは、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ３から時刻ｔ４までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦより低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号ＳＧｉが高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉｂがオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２において電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）と一致するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオンするため、突入電流に起因するノイズが抑制される。時刻ｔ５において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉｂがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉも高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂもオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦが第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂの次回のオン時にも、突入電流に起因するノイズが確実に抑制される。 FIG. 15 shows an operation example of the semiconductor device ICc (non-defective product) according to the fourth embodiment. The operation example shown in FIG. 15 is an operation example when there is no power supply short circuit in the semiconductor device ICc. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRib having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. At time t2, when the voltage of the power supply line VDDMi rises and matches the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTic, the control signal SGi transitions from low level to high level, and the power supply having a large current supply capability The cutoff switch STRib transitions from the off state to the on state. At this time, the reference voltage VREF of the level detection circuit LDTic is changed from the first predetermined voltage (voltage corresponding to 90% of the voltage of the power supply line VDD) to the second predetermined voltage (voltage corresponding to 50% of the voltage of the power supply line VDD). Changed to Therefore, in the operation period Tact of the circuit block BLKi from time t3 to time t4, even if noise occurs in the power supply line VDDMi with the operation of the circuit block BLKi, the voltage of the power supply line VDDMi is the reference of the level detection circuit LDTic. It will never be lower than the voltage VREF. Therefore, in the operation period Tact of the circuit block BLKi, the control signal SGi transits from a high level to a low level due to noise of the power supply line VDDMi accompanying the operation of the circuit block BLKi, and the power cutoff switch STRib transits from an on state to an off state. It is prevented. Further, when the power cut-off switch WTRib having a small current supply capability is turned on at time t1, the voltage of the power supply line VDDMi gradually increases thereafter, and at time t2, the voltage of the power supply line VDDMi becomes the reference voltage VREF of the level detection circuit LDTic. Since the power cut-off switch STRib having a large current supply capability is turned on in accordance with (first predetermined voltage), noise caused by the inrush current is suppressed. At time t5, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRib transitions from an on state to an off state. Further, when the control signal WGi transitions from the high level to the low level, the control signal SGi also transitions from the high level to the low level, so that the power cutoff switch STRib also transitions from the on state to the off state, and then the voltage of the power supply line VDDMi Gradually descends due to spontaneous discharge. Further, when the control signal WGi transitions from a high level to a low level, the reference voltage VREF of the level detection circuit LDTic is changed from the second predetermined voltage to the first predetermined voltage. Thereby, even when the power cutoff switches WTRib and STRib are turned on next time, noise caused by the inrush current is surely suppressed.
図１６は、第４実施形態の半導体装置ＩＣｃ（不良品）の動作例を示している。図１６に示す動作例は、半導体装置ＩＣｃに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。半導体装置ＩＣｃに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉｃの基準電圧ＶＲＥＦ（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉｂの駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉが低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂがオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉｂのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ２において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。 FIG. 16 shows an operation example of the semiconductor device ICc (defective product) of the fourth embodiment. The operation example illustrated in FIG. 16 is an operation example in the case where a power supply short circuit between the power supply line VDDMi and the ground line VSS exists in the semiconductor device ICc. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRib having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. Since there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICc, the voltage of the power supply line VDDMi does not rise to the reference voltage VREF (first predetermined voltage) of the level detection circuit LDTic, and the power cut-off switch It stops when the drive current of WTRib and the power short circuit current are saturated. For this reason, the control signal SGi does not transit from the low level to the high level, and the power cutoff switch STRib having a large current supply capability does not transit from the off state to the on state. Therefore, the external test environment can be reliably protected. Further, since the on-current of the power cutoff switch WTRib continues to flow, the power short circuit defective product can be selected by measuring the current. At time t2, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRi transitions from an on state to an off state, and then the voltage of the power line VDDMi is short-circuited between the power line VDDMi and the ground line VSS. Due to this, it descends steeply.
以上のように、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられた第４実施形態でも、第２実施形態と同様の効果が得られる。 As described above, the fourth embodiment in which the power cut-off switch composed of an nMOS transistor is provided on the power supply line VDD side of the circuit block BLKi can provide the same effects as those of the second embodiment.
図１７は、本発明の第５実施形態を示している。なお、第５実施形態を説明するにあたって、第１および第４実施形態で説明した要素と同一の要素については、第１および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第５実施形態の半導体装置ＩＣｄは、第４実施形態の半導体装置ＩＣｃにおいてレベル検知回路ＬＤＴｉｃ（ｉ＝１、３、４）をレベル検知回路ＬＤＴｉｄに置き換えて構成されている。なお、図１７には、半導体装置ＩＣｄにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。レベル検知回路ＬＤＴｉｄは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）と一致するのに伴って制御信号／ＰＳＧｉを高レベルから低レベルに遷移させ、制御信号ＰＷＧが高レベルから低レベルに遷移するのに伴って制御信号／ＰＳＧｉを低レベルから高レベルに遷移させる。 FIG. 17 shows a fifth embodiment of the present invention. In describing the fifth embodiment, the same reference numerals as those used in the first and fourth embodiments are used for the same elements as those described in the first and fourth embodiments. Description is omitted. The semiconductor device ICd of the fifth embodiment is configured by replacing the level detection circuit LDTic (i = 1, 3, 4) with the level detection circuit LDTid in the semiconductor device ICc of the fourth embodiment. FIG. 17 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICd. The level detection circuit LDTid raises the control signal / PSGi from a high level to a low level as the voltage of the power supply line VDDMi rises and matches the reference voltage (for example, a voltage corresponding to 90% of the voltage of the power supply line VDD). As the control signal PWG transits from a high level to a low level, the control signal / PSGi transits from a low level to a high level.
図１８は、第５実施形態のレベル検知回路ＬＤＴｉｄの構成例を示している。レベル検知回路ＬＤＴｉｄは、インバータＩＮＶ４１、ＩＮＶ４２、ｐＭＯＳトランジスタＴＰ４１、電圧比較器ＶＣ４１、ｎＭＯＳトランジスタＴＮ４１および論理回路ＬＯＧ４１、Ｇ４２を備えて構成されている。インバータＩＮＶ４１は、制御信号ＰＷＧｉを反転させて出力する。電圧比較器ＶＣ４１の非反転入力端子は電源線ＶＤＤＭｉに接続され、電圧比較器ＶＣ４１の反転入力端子は基準電圧ＶＲＥＦ（電源線ＶＤＤの電圧の９０％に相当する電圧）の供給線に接続されている。また、電圧比較器ＶＣ４１の電源端子はｐＭＯＳトランジスタＴＰ４１を介して電源線ＶＤＤに接続され、電圧比較器ＶＣ４１の接地端子は接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＰ４１のゲートは、インバータＩＮＶ４１の出力信号線に接続されている。従って、電圧比較器ＶＣ４１は、ｐＭＯＳトランジスタＴＰ４１がオンしている場合（制御信号ＰＷＧｉが高レベルに設定されている場合）、電源線ＶＤＤＭｉの電圧が基準電圧ＶＲＥＦより高ければ出力信号を高レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧ＶＲＥＦより低ければ出力信号を低レベルに設定する。また、電圧比較器ＶＣ４１は、ｐＭＯＳトランジスタＴＰ４１がオフしている場合（制御信号ＰＷＧｉが低レベルに設定されている場合）、出力信号線の駆動を停止する。ｎＭＯＳトランジスタＴＮ４１は、電圧比較器ＶＣ４１の出力信号線と接地線ＶＳＳとの間に接続されている。ｎＭＯＳトランジスタＴＮ４１は、インバータＩＮＶ４１の出力信号線に接続されている。従って、電圧比較器ＶＣ１の出力信号線は、制御信号ＰＷＧｉが高レベルに設定されている場合には、電圧比較器ＶＣ４１により電源線ＶＤＤＭｉの電圧と基準電圧ＶＲＥＦとの大小関係に応じて高レベル／低レベルに駆動され、制御信号ＰＷＧｉが低レベルに設定されている場合には、ｎＭＯＳトランジスタＴＮ４１により低レベルに駆動される。論理回路ＬＯＧ４１は、インバータＩＮＶ４１の出力信号および論理回路ＬＯＧ４２の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、インバータＩＮＶ４１の出力信号および論理回路ＬＯＧ４２の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。論理回路ＬＯＧ４２は、論理回路ＬＯＧ４１の出力信号および電圧比較器ＶＣ４１の出力信号の少なくとも一方が高レベルに設定されている場合に出力信号を低レベルに設定し、論理回路ＬＯＧ４１の出力信号および電圧比較器ＶＣ４１の出力信号の双方が低レベルに設定されている場合に出力信号を高レベルに設定する。即ち、論理回路ＬＯＧ４１、ＬＯＧ４２は、電圧比較器ＶＣ４１の出力信号の低レベルから高レベルへの遷移（電源線ＶＤＤＭｉの電圧と基準電圧ＶＲＥＦとの一致）に伴ってリセット状態からセット状態に遷移し、インバータＩＮＶ４１の出力信号の低レベルから高レベルへの遷移（制御信号ＰＷＧｉの高レベルから低レベルへの遷移）に伴ってセット状態からリセット状態に遷移するセット／リセット回路として機能する。インバータＩＮＶ４２は、論理回路ＬＯＧ４１の出力信号を反転させて制御信号／ＰＳＧｉとして出力する。このような構成のレベル検知回路ＬＤＴｉｄにおいても、第４実施形態のレベル検知回路ＬＤＴｉｃと同様の機能が実現される。従って、第５実施形態でも、第４実施形態と同様の効果が得られる。 FIG. 18 shows a configuration example of the level detection circuit LDTid of the fifth embodiment. The level detection circuit LTDid includes inverters INV41 and INV42, a pMOS transistor TP41, a voltage comparator VC41, an nMOS transistor TN41, and logic circuits LOG41 and G42. The inverter INV41 inverts and outputs the control signal PWGi. The non-inverting input terminal of the voltage comparator VC41 is connected to the power supply line VDDMi, and the inverting input terminal of the voltage comparator VC41 is connected to the supply line of the reference voltage VREF (voltage corresponding to 90% of the voltage of the power supply line VDD). Yes. The power supply terminal of the voltage comparator VC41 is connected to the power supply line VDD via the pMOS transistor TP41, and the ground terminal of the voltage comparator VC41 is connected to the ground line VSS. The gate of the pMOS transistor TP41 is connected to the output signal line of the inverter INV41. Therefore, when the pMOS transistor TP41 is turned on (when the control signal PWGi is set to a high level), the voltage comparator VC41 sets the output signal to a high level if the voltage of the power supply line VDDMi is higher than the reference voltage VREF. If the voltage of the power supply line VDDMi is lower than the reference voltage VREF, the output signal is set to a low level. The voltage comparator VC41 stops driving the output signal line when the pMOS transistor TP41 is off (when the control signal PWGi is set to a low level). The nMOS transistor TN41 is connected between the output signal line of the voltage comparator VC41 and the ground line VSS. The nMOS transistor TN41 is connected to the output signal line of the inverter INV41. Therefore, when the control signal PWGi is set to a high level, the output signal line of the voltage comparator VC1 is set to a high level according to the magnitude relationship between the voltage of the power supply line VDDMi and the reference voltage VREF by the voltage comparator VC41. / When driven to low level and the control signal PWGi is set to low level, it is driven to low level by the nMOS transistor TN41. The logic circuit LOG41 sets the output signal to a low level when at least one of the output signal of the inverter INV41 and the output signal of the logic circuit LOG42 is set to a high level, and the output signal of the inverter INV41 and the output of the logic circuit LOG42 The output signal is set to a high level when both signals are set to a low level. The logic circuit LOG42 sets the output signal to a low level when at least one of the output signal of the logic circuit LOG41 and the output signal of the voltage comparator VC41 is set to a high level, and compares the output signal and the voltage of the logic circuit LOG41. The output signal is set to a high level when both of the output signals of the device VC41 are set to a low level. That is, the logic circuits LOG41 and LOG42 transit from the reset state to the set state in accordance with the transition from the low level to the high level of the output signal of the voltage comparator VC41 (matching between the voltage of the power supply line VDDMi and the reference voltage VREF). The inverter INV41 functions as a set / reset circuit that transitions from the set state to the reset state in accordance with the transition from the low level to the high level (transition from the high level to the low level of the control signal PWGi). The inverter INV42 inverts the output signal of the logic circuit LOG41 and outputs it as the control signal / PSGi. In the level detection circuit LDTid having such a configuration, the same function as that of the level detection circuit LDTic of the fourth embodiment is realized. Therefore, in the fifth embodiment, the same effect as in the fourth embodiment can be obtained.
図１９は、本発明の第６実施形態を示している。なお、第６実施形態を説明するにあたって、第１および第４実施形態で説明した要素と同一の要素については、第１および第４実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第６実施形態の半導体装置ＩＣｅは、第４実施形態の半導体装置ＩＣｃにおいて電源遮断スイッチＳＴＲｉｂ（ｉ＝１、３、４）、レベルシフタＳＬＳｉおよびレベル検知回路ＬＤＴｉｃを電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”、レベルシフタＳＬＳｉ’、ＳＬＳｉ”およびレベル検知回路ＬＤＴｉｃ’、ＬＤＴｉｃ”に置き換えて構成されている。なお、図１９には、半導体装置ＩＣｅにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 19 shows a sixth embodiment of the present invention. In the description of the sixth embodiment, the same reference numerals as those used in the first and fourth embodiments are used for the same elements as those described in the first and fourth embodiments. Description is omitted. The semiconductor device ICe of the sixth embodiment includes the power cutoff switch STRib (i = 1, 3, 4), the level shifter SLSi and the level detection circuit LDTic in the semiconductor device ICc of the fourth embodiment, the power cutoff switches STRib ′, STRib ″, The level shifters SLSi ′ and SLSi ″ and the level detection circuits LDTic ′ and LDTic ″ are replaced. FIG. 19 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICe.
電源遮断スイッチＳＴＲｉｂ’は、電源遮断スイッチＷＴＲｉｂと同様に、電源線ＶＤＤと回路ブロックＢＬＫｉ専用の電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂ’は、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉ’が高レベルに設定されている場合にオンし、制御信号ＳＧｉ’が低レベルに設定されている場合にオフする。電源遮断スイッチＳＴＲｉｂ”は、電源遮断スイッチＳＴＲｉｂ’と同様に、電源線ＶＤＤと電源線ＶＤＤＭｉとの間に接続されている。電源遮断スイッチＳＴＲｉｂ”は、高閾値を有するｎＭＯＳトランジスタで構成され、制御信号ＳＧｉ”が高レベルに設定されている場合にオンし、制御信号ＳＧｉ”が低レベルに設定されている場合にオフする。なお、電源遮断スイッチＳＴＲｉｂ’の電流供給能力と電源遮断スイッチＳＴＲｉｂ”の電流供給能力との和は、第４実施形態の電源遮断スイッチＳＴＲｉｂの電流供給能力に相当する。また、電源遮断スイッチＳＴＲｉｂ’の電流供給能力は、電源遮断スイッチＳＴＲｉｂ”の電流供給能力より小さく設定されている。 Similarly to the power cutoff switch WTRib, the power cutoff switch STRib 'is connected between the power line VDD and the power line VDDMi dedicated to the circuit block BLKi. The power cut-off switch STRib ′ is composed of an nMOS transistor having a high threshold, and is turned on when the control signal SGi ′ is set to a high level, and is turned off when the control signal SGi ′ is set to a low level. . The power shutoff switch STRib ″ is connected between the power supply line VDD and the power supply line VDDMi similarly to the power shutoff switch STRib ′. The power shutoff switch STRib ″ is composed of an nMOS transistor having a high threshold and is controlled. It is turned on when the signal SGi ″ is set to a high level, and turned off when the control signal SGi ″ is set to a low level. The sum of the current supply capability of the power cutoff switch STRib ′ and the current supply capability of the power cutoff switch STRib ″ corresponds to the current supply capability of the power cutoff switch STRib of the fourth embodiment. Is set to be smaller than the current supply capability of the power cut-off switch STRib ″.
レベル検知回路ＬＤＴｉｃ’は、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉ’を低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉ’を高レベルに設定する。レベル検知回路ＬＤＴｉｃ’は、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉ’を高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃ’の基準電圧は、所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に固定されている。 When the control signal PWGi is set to a high level, the level detection circuit LDTic ′ sets the control signal / PSGi ′ to a low level if the voltage of the power supply line VDDMi is higher than the reference voltage, and the voltage of the power supply line VDDMi is the reference If it is lower than the voltage, the control signal / PSGi ′ is set to a high level. When the control signal PWGi is set to a low level, the level detection circuit LDTic 'sets the control signal / PSGi' to a high level regardless of the magnitude relationship between the voltage of the power supply line VDDMi and the reference voltage. Note that the reference voltage of the level detection circuit LDTic 'is fixed to a predetermined voltage (for example, a voltage corresponding to 50% of the voltage of the power supply line VDD).
レベル検知回路ＬＤＴｉｃ”は、制御信号ＰＷＧｉが高レベルに設定されている場合、電源線ＶＤＤＭｉの電圧が基準電圧より高ければ制御信号／ＰＳＧｉ”を低レベルに設定し、電源線ＶＤＤＭｉの電圧が基準電圧より低ければ制御信号／ＰＳＧｉ”を高レベルに設定する。レベル検知回路ＬＤＴｉｃ”は、制御信号ＰＷＧｉが低レベルに設定されている場合、電源線ＶＤＤＭｉの電圧と基準電圧との大小関係に拘わらず、制御信号／ＰＳＧｉ”を高レベルに設定する。なお、レベル検知回路ＬＤＴｉｃ”は、電源線ＶＤＤＭｉの電圧が上昇して基準電圧と一致するのに伴って基準電圧を第１所定電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（例えば、電源線ＶＤＤの電圧の５０％に相当する電圧）に変更し、制御信号ＰＷＧｉが高レベルから低レベルに遷移するのに伴って基準電圧を第２所定電圧から第１所定電圧に変更する。 When the control signal PWGi is set to a high level, the level detection circuit LDTic ″ sets the control signal / PSGi ″ to a low level if the voltage of the power supply line VDDMi is higher than the reference voltage, and the voltage of the power supply line VDDMi is the reference If the voltage is lower than the voltage, the control signal / PSGi "is set to a high level. When the control signal PWGi is set to a low level, the level detection circuit LDTic" is related to the magnitude relationship between the voltage of the power supply line VDDMi and the reference voltage. First, the control signal / PSGi ″ is set to a high level. Note that the level detection circuit LDTic ″ sets the reference voltage to the first predetermined voltage (for example, as the voltage of the power supply line VDDMi rises and matches the reference voltage). , A voltage corresponding to 90% of the voltage of the power line VDD) to a second predetermined voltage (for example, a voltage corresponding to 50% of the voltage of the power line VDD). And, control signal PWGi to change the reference voltage with to transition from the high level to the low level from the second predetermined voltage to the first predetermined voltage.
レベルシフタＳＬＳｉ’は、制御信号／ＰＳＧｉ’の反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉ’を生成する。制御信号ＳＧｉ’の高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉ’の低レベルに対応する電圧は接地線ＶＳＳの電圧である。レベルシフタＳＬＳｉ”は、制御信号／ＰＳＧｉ”の反転信号に対して高レベル側のレベルシフトを実施して制御信号ＳＧｉ”を生成する。制御信号ＳＧｉ”の高レベルに対応する電圧は電源線ＶＤＤの電圧より高い電圧であり、制御信号ＳＧｉ”の低レベルに対応する電圧は接地線ＶＳＳの電圧である。 The level shifter SLSi 'generates a control signal SGi' by performing a level shift on the high level side with respect to the inverted signal of the control signal / PSGi '. The voltage corresponding to the high level of the control signal SGi ′ is higher than the voltage of the power supply line VDD, and the voltage corresponding to the low level of the control signal SGi ′ is the voltage of the ground line VSS. The level shifter SLSi ″ generates a control signal SGi ″ by performing a level shift on the high level side with respect to the inverted signal of the control signal / PSGi ″. The voltage corresponding to the high level of the control signal SGi ″ is the power supply line VDD. The voltage higher than the voltage and corresponding to the low level of the control signal SGi ″ is the voltage of the ground line VSS.
図２０は、第６実施形態の半導体装置ＩＣｅ（良品）の動作例を示している。図２０に示す動作例は、半導体装置ＩＣｅに電源ショートが存在しない場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ’の基準電圧ＶＲＥＦ’（電源線ＶＤＤの電圧の５０％に相当する電圧）と一致すると、制御信号ＳＧｉ’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオフ状態からオン状態に遷移する。時刻ｔ３において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”（第１所定電圧）と一致すると、制御信号ＳＧｉ”が低レベルから高レベルに遷移し、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオフ状態からオン状態に遷移する。このとき、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”は、第１所定電圧（電源線ＶＤＤの電圧の９０％に相当する電圧）から第２所定電圧（電源線ＶＤＤの電圧の５０％に相当する電圧）に変更される。このため、時刻ｔ４から時刻ｔ５までの回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴って電源線ＶＤＤＭｉにノイズが発生しても、電源線ＶＤＤＭｉの電圧がレベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”より低くなることはない。従って、回路ブロックＢＬＫｉの動作期間Ｔａｃｔにおいて、回路ブロックＢＬＫｉの動作に伴う電源線ＶＤＤＭｉのノイズにより制御信号ＳＧｉ”が高レベルから低レベルに遷移して電源遮断スイッチＳＴＲｉｂ”がオン状態からオフ状態に遷移することが防止される。また、時刻ｔ１において電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオンすることで、その後、電源線ＶＤＤＭｉの電圧が徐々に上昇し、時刻ｔ２においてレベル検知回路ＬＤＴｉｃ’が電圧一致を検知するのに伴って電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオンし、時刻ｔ３においてレベル検知回路ＬＤＴｉｃ”が電圧一致を検知するのに伴って電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオンするため、突入電流に起因するノイズが抑制される。時刻ｔ６において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉｂがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉ’、ＳＧｉ”も高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”もオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は自然放電により徐々に下降する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”が第２所定電圧から第１所定電圧に変更される。これにより、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’、ＳＴＲｉｂ”の次回のオン時にも、突入電流に起因するノイズが確実に抑制される。 FIG. 20 shows an operation example of the semiconductor device ICe (non-defective product) according to the sixth embodiment. The operation example shown in FIG. 20 is an operation example when there is no power supply short circuit in the semiconductor device ICe. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRib having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. At time t2, when the voltage of the power supply line VDDMi rises and matches the reference voltage VREF ′ (voltage corresponding to 50% of the voltage of the power supply line VDD) of the level detection circuit LDTic ′, the control signal SGi ′ increases from the low level to the high level. The power cut-off switch STRib ′ having a small current supply capability is shifted from the off state to the on state. At time t3, when the voltage of the power supply line VDDMi rises and matches the reference voltage VREF ″ (first predetermined voltage) of the level detection circuit LDTic ″, the control signal SGi ″ transitions from the low level to the high level, and the current supply capability Is turned off from the off state to the on state. At this time, the reference voltage VREF ″ of the level detection circuit LDTic ″ corresponds to the second predetermined voltage (50% of the voltage of the power supply line VDD) from the first predetermined voltage (voltage corresponding to 90% of the voltage of the power supply line VDD). Voltage). Therefore, in the operation period Tact of the circuit block BLKi from time t4 to time t5, even if noise occurs in the power supply line VDDMi due to the operation of the circuit block BLKi, the voltage of the power supply line VDDMi remains at the level detection circuit LDTic ”. It never falls below the reference voltage VREF ″. Therefore, in the operation period Tact of the circuit block BLKi, the control signal SGi ″ transitions from the high level to the low level due to the noise of the power supply line VDDMi accompanying the operation of the circuit block BLKi, and the power cutoff switch STRib ″ changes from the on state to the off state. Transition is prevented. Further, when the power cut-off switch WTRib having a small current supply capability is turned on at the time t1, the voltage of the power supply line VDDMi gradually increases thereafter, and the level detection circuit LDTic ′ detects the voltage match at the time t2. The power cutoff switch STRib ′ having a small current supply capability is turned on, and the power cutoff switch STRib ″ having a large current supply capability is turned on as the level detection circuit LDTic ″ detects a voltage match at time t3. Noise caused by is suppressed. At time t6, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRib transitions from an on state to an off state. Further, when the control signal WGi transits from the high level to the low level, the control signals SGi ′ and SGi ″ also transit from the high level to the low level, so that the power cutoff switches STRib ′ and STRib ″ also transit from the on state to the off state. Thereafter, the voltage of the power supply line VDDMi gradually decreases due to natural discharge. When the control signal WGi transitions from the high level to the low level, the reference voltage VREF ″ of the level detection circuit LDTic ″ is changed from the second predetermined voltage to the first predetermined voltage. Thereby, even when the power cutoff switches WTRib, STRib ', STRib "are turned on next time, noise caused by the inrush current is surely suppressed.
図２１は、第６実施形態の半導体装置ＩＣｅ（不良品）の動作例を示している。図２１に示す動作例は、半導体装置ＩＣｅに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合の動作例である。時刻ｔ１において、制御信号ＷＧｉが低レベルから高レベルに遷移すると、電流供給能力が小さい電源遮断スイッチＷＴＲｉｂがオフ状態からオン状態に遷移して電源線ＶＤＤＭｉの電圧が上昇し始める。時刻ｔ２において、電源線ＶＤＤＭｉの電圧が上昇してレベル検知回路ＬＤＴｉｃ’の基準電圧ＶＲＥＦ’と一致すると、制御信号ＳＧｉ’が低レベルから高レベルに遷移し、電流供給能力が小さい電源遮断スイッチＳＴＲｉｂ’がオフ状態からオン状態に遷移する。半導体装置ＩＣｅに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在するため、電源線ＶＤＤＭｉの電圧は、レベル検知回路ＬＤＴｉｃ”の基準電圧ＶＲＥＦ”（第１所定電圧）まで上昇することなく、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’の駆動電流と電源ショートの電流とが飽和した時点で停止する。このため、制御信号ＳＧｉ”が低レベルから高レベルに遷移することはなく、電流供給能力が大きい電源遮断スイッチＳＴＲｉｂ”がオフ状態からオン状態に遷移することはない。従って、外部試験環境を確実に保護できる。また、電源遮断スイッチＷＴＲｉｂ、ＳＴＲｉｂ’のオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。時刻ｔ３において、制御信号ＷＧｉが高レベルから低レベルに遷移すると、電源遮断スイッチＷＴＲｉがオン状態からオフ状態に遷移する。また、制御信号ＷＧｉが高レベルから低レベルに遷移すると、制御信号ＳＧｉ’も高レベルから低レベルに遷移するため、電源遮断スイッチＳＴＲｉｂ’もオン状態からオフ状態に遷移し、その後、電源線ＶＤＤＭｉの電圧は電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートにより急峻に下降する。 FIG. 21 shows an operation example of the semiconductor device ICe (defective product) of the sixth embodiment. The operation example illustrated in FIG. 21 is an operation example in the case where a power supply short circuit between the power supply line VDDMi and the ground line VSS exists in the semiconductor device ICe. When the control signal WGi transitions from the low level to the high level at time t1, the power cutoff switch WTRib having a small current supply capability transitions from the off state to the on state, and the voltage of the power supply line VDDMi starts to rise. At time t2, when the voltage of the power supply line VDDMi rises and matches the reference voltage VREF ′ of the level detection circuit LDTic ′, the control signal SGi ′ transitions from the low level to the high level, and the power cut-off switch STRib having a small current supply capability 'Transitions from off to on. Since there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICe, the voltage of the power supply line VDDMi does not rise to the reference voltage VREF ″ (first predetermined voltage) of the level detection circuit LDTic ″. It stops when the drive current of the cutoff switches WTRib and STRib ′ and the current of the power supply short circuit are saturated. For this reason, the control signal SGi ″ does not transit from the low level to the high level, and the power cutoff switch STRib ″ having a large current supply capability does not transit from the off state to the on state. Therefore, the external test environment can be reliably protected. In addition, since the on-currents of the power shut-off switches WTRib and STRib 'continue to flow, it is possible to select a power supply short circuit defective product by measuring the current. At time t3, when the control signal WGi transitions from a high level to a low level, the power cutoff switch WTRi transitions from an on state to an off state. Further, when the control signal WGi transitions from a high level to a low level, the control signal SGi ′ also transitions from a high level to a low level, so that the power cut-off switch STRib ′ also transitions from an on state to an off state, and then the power line VDDMi The voltage drops sharply due to a power supply short circuit between the power supply line VDDMi and the ground line VSS.
以上のような第６実施形態でも、第４実施形態と同様の効果が得られる。更に、第４実施形態の電源遮断スイッチＳＴＲｉｂおよびレベル検知回路ＬＤＴｉｃに代えて電源遮断スイッチＳＴＲｉｂ’、ＳＴＲｉｂ”およびレベル検知回路ＬＤＴｉｃ’、ＬＤＴｉｃ”が設けられることで、回路ブロックＢＬＫｉ（安定化容量素子ＣＡＰｉ）が大規模であり、突入電流に起因するノイズの更なる抑制が必要である場合に対応できる。 In the sixth embodiment as described above, the same effect as in the fourth embodiment can be obtained. Further, power supply cutoff switches STRib ′ and STRib ″ and level detection circuits LDTic ′ and LDTic ″ are provided in place of the power cutoff switch STRib and the level detection circuit LDTic of the fourth embodiment, so that the circuit block BLKi (stabilizing capacitive element) is provided. It is possible to cope with the case where CAPi) is large-scale and further suppression of noise caused by inrush current is necessary.
図２２は、本発明の第７実施形態を示している。なお、第７実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、第１実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第７実施形態の半導体装置ＩＣｆは、第１実施形態の半導体装置ＩＣと同様に、回路ブロックＢＬＫ１〜ＢＬＫ５を備えて構成されている。半導体装置ＩＣｆでは、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４に関して電源遮断機能が設けられており、回路ブロックＢＬＫ１、ＢＬＫ３、ＢＬＫ４の電源遮断機能は電源制御ユニットＰＭＵｄにより制御される。電源制御ユニットＰＭＵｄは、回路ブロックＢＬＫｉ（ｉ＝１、３、４）の動作開始に合わせて制御信号ＰＳＧｉを高レベルに設定し、回路ブロックＢＬＫｉの動作終了に合わせて制御信号ＰＳＧｉを低レベルに設定する。なお、図２２には、半導体装置ＩＣｆにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 22 shows a seventh embodiment of the present invention. In describing the seventh embodiment, the same reference numerals as those used in the first embodiment are used for the same elements as those described in the first embodiment, and the detailed description thereof is omitted. Similar to the semiconductor device IC of the first embodiment, the semiconductor device ICf of the seventh embodiment includes circuit blocks BLK1 to BLK5. In the semiconductor device ICf, the power block function is provided for the circuit blocks BLK1, BLK3, and BLK4. The power block function of the circuit blocks BLK1, BLK3, and BLK4 is controlled by the power control unit PMUd. The power supply control unit PMUd sets the control signal PSGi to a high level at the start of operation of the circuit block BLKi (i = 1, 3, 4), and sets the control signal PSGi to a low level at the end of the operation of the circuit block BLKi. Set. FIG. 22 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICf.
半導体装置ＩＣｆでは、回路ブロックＢＬＫｉに対応して、安定化容量素子ＣＡＰｉ、電源遮断スイッチＷＴＲｉｃ、ＳＴＲｉおよび論理回路ＬＯＧＣｉが設けられている。電源遮断スイッチＷＴＲｉｃは、テスト端子Ｐｔｅｓｔから供給されるテスト信号／ＴＥＳＴに応じてオン／オフする点を除いて、第１実施形態の電源遮断スイッチＷＴＲｉと同一である。なお、テスト信号／ＴＥＳＴは、半導体装置ＩＣｆの通常動作モード時に高レベルに設定され、半導体装置ＩＣｆのテストモード時に低レベルに設定される。論理回路ＬＯＧＣｉは、テスト信号／ＴＥＳＴが低レベルに設定されている場合に制御信号ＳＧｉを高レベルに設定し、テスト信号／ＴＥＳＴが高レベルに設定されている場合に制御信号ＳＧｉを制御信号ＰＳＧｉとは反対のレベルに設定する。 In the semiconductor device ICf, a stabilization capacitor element CAPi, power supply cutoff switches WTRic and STRi, and a logic circuit LOGCi are provided corresponding to the circuit block BLKi. The power cut-off switch WTRic is the same as the power cut-off switch WTRi of the first embodiment except that the power cut-off switch WTRic is turned on / off in response to the test signal / TEST supplied from the test terminal Ptest. The test signal / TEST is set to a high level when the semiconductor device ICf is in the normal operation mode, and is set to a low level when the semiconductor device ICf is in the test mode. The logic circuit LOGCi sets the control signal SGi to a high level when the test signal / TEST is set to a low level, and the control signal SGi to the control signal PSGi when the test signal / TEST is set to a high level. Set to the opposite level.
以上のような構成の半導体装置ＩＣｆでは、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴを低レベルに設定することで、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃを強制的にオンさせると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉを強制的にオフさせることが可能である。従って、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在しても、外部試験環境を確実に保護できる。また、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合には、電源遮断スイッチＷＴＲｉｃのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。 In the semiconductor device ICf having the above configuration, the power cut-off switch WTRic having a small current supply capability is forcibly turned on by setting the test signal / TEST to a low level via the test terminal Ptest. It is possible to forcibly turn off the power cutoff switch STRi having a large value. Therefore, even if there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICf, the external test environment can be reliably protected. Further, when there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICf, the on-current of the power cut-off switch WTRic continues to flow. be able to.
図２３は、第７実施形態の半導体装置ＩＣｆの試験フローを示している。半導体装置ＩＣｆの試験では、まず、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが低レベルに設定され、電源投入（電源線ＶＤＤの電圧の立ち上げ）が実施される（ステップＳ１１）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオンすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフする。この後、電流測定値が規定値以下であるか否かが判定される（ステップＳ１２）。電流測定値が規定値より大きい場合、半導体装置ＩＣｆに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在することが確認され、半導体装置ＩＣｆは電源ショート不良品として選別される。一方、電流測定値が規定値以下である場合、半導体装置ＩＣｆに電源ショートが存在しないことが確認され、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが高レベルに設定される（ステップＳ１３）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオフすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからオン／オフ制御可能な状態になり、続いて、通常試験（通常動作モードでの機能試験など）が実施される（ステップＳ１４）。 FIG. 23 shows a test flow of the semiconductor device ICf of the seventh embodiment. In the test of the semiconductor device ICf, first, the test signal / TEST is set to a low level via the test terminal Ptest, and power is turned on (rising of the voltage of the power supply line VDD) (step S11). As a result, the power cutoff switch WTRic having a small current supply capability is turned on, and the power cutoff switch STRi having a large current supply capability is turned off. Thereafter, it is determined whether or not the current measurement value is equal to or less than a specified value (step S12). When the measured current value is larger than the specified value, it is confirmed that there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICf, and the semiconductor device ICf is selected as a power supply short circuit defective product. On the other hand, when the current measurement value is equal to or less than the specified value, it is confirmed that there is no power supply short circuit in the semiconductor device ICf, and the test signal / TEST is set to a high level via the test terminal Ptest (step S13). As a result, the power cut-off switch WTRic having a small current supply capability is turned off, and the power cut-off switch STRi having a large current supply capability can be turned on / off from the power supply control unit PMUd, followed by a normal test (normal operation). A function test in the mode or the like) is performed (step S14).
以上のような第７実施形態でも、第１実施形態と同様の効果が得られる。更に、第１実施形態では、電流供給能力が大きい電源遮断スイッチＳＴＲｉがレベル検知回路ＬＤＴｉによる電圧一致の検知を待ってからオンするが、第７実施形態では、通常動作モードにおいて電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからの要求に従って即座にオンするという利点がある。 In the seventh embodiment as described above, the same effects as those of the first embodiment can be obtained. Furthermore, in the first embodiment, the power cut-off switch STRi having a large current supply capability is turned on after waiting for detection of voltage coincidence by the level detection circuit LDTi, but in the seventh embodiment, the current supply capability is large in the normal operation mode. There is an advantage that the power shut-off switch STRi is immediately turned on in accordance with a request from the power control unit PMUd.
なお、第７実施形態では、回路ブロックＢＬＫｉの電源線ＶＤＤ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられているが、本発明はかかる実施形態に限定されるものではない。回路ブロックＢＬＫｉの電源線ＶＤＤ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｐＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよいし、回路ブロックＢＬＫｉの接地線ＶＳＳ側にｎＭＯＳトランジスタで構成される電源遮断スイッチが設けられてもよい。 In the seventh embodiment, a power cut-off switch composed of a pMOS transistor is provided on the power supply line VDD side of the circuit block BLKi. However, the present invention is not limited to this embodiment. A power cut-off switch constituted by an nMOS transistor may be provided on the power supply line VDD side of the circuit block BLKi, or a power cut-off switch constituted by a pMOS transistor may be provided on the ground line VSS side of the circuit block BLKi. A power cut-off switch composed of an nMOS transistor may be provided on the ground line VSS side of the circuit block BLKi.
図２４は、本発明の第８実施形態を示している。なお、第８実施形態を説明するにあたって、第１および第７実施形態で説明した要素と同一の要素については、第１および第７実施形態で使用した符号と同一の符号を使用し、詳細な説明を省略する。第８実施形態の半導体装置ＩＣｇは、第７実施形態の半導体装置ＩＣｆにおいてレベル検知回路ＬＤＴｉｅ（ｉ＝１、３、４）および論理回路ＬＯＧＤを追加して構成されている。なお、図２２には、半導体装置ＩＣｆにおける回路ブロックＢＬＫ１、ＢＬＫ２に関連する部分が記載されている。 FIG. 24 shows an eighth embodiment of the present invention. In describing the eighth embodiment, the same reference numerals as those used in the first and seventh embodiments are used for the same elements as those described in the first and seventh embodiments. Description is omitted. The semiconductor device ICg of the eighth embodiment is configured by adding a level detection circuit LDTie (i = 1, 3, 4) and a logic circuit LOGD to the semiconductor device ICf of the seventh embodiment. FIG. 22 shows portions related to the circuit blocks BLK1 and BLK2 in the semiconductor device ICf.
レベル検知回路ＬＤＴｉｅは、電源線ＶＤＤＭｉの電圧が上昇して基準電圧（例えば、電源線ＶＤＤの電圧の９０％に相当する電圧）と一致するのに伴って検知結果信号／ＤＴｉを高レベルから低レベルに遷移させる。論理回路ＬＯＧＤは、レベル検知回路ＬＤＴ１ｅ、ＬＤＴ３ｅ、ＬＤＴ４ｅから供給される検知結果信号／ＤＴ１、ＤＴ３、ＤＴ４の全てが低レベルに設定されている場合にフェイル信号ＦＳを低レベルに設定し、検知結果信号／ＤＴ１、ＤＴ３、ＤＴ４の少なくとも一つが高レベルに設定されている場合にフェイル信号ＦＳを高レベルに設定する。フェイル信号ＦＳは、テスト端子Ｐｆｓを介して半導体装置ＩＣｇの外部に出力される。以上のような構成の半導体装置ＩＣｇでは、半導体装置ＩＣｇに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在する場合には、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳが高レベルに設定されるため、フェイル信号ＦＳのレベルを確認することによって電源ショート不良品を選別することができる。 The level detection circuit LDTie raises the detection result signal / DTi from a high level to a low level as the voltage of the power supply line VDDMi rises and matches a reference voltage (for example, a voltage corresponding to 90% of the voltage of the power supply line VDD). Transition to the level. The logic circuit LOGD sets the fail signal FS to the low level when all of the detection result signals / DT1, DT3, and DT4 supplied from the level detection circuits LDT1e, LDT3e, and LDT4e are set to the low level, and the detection result When at least one of the signals / DT1, DT3, and DT4 is set to a high level, the fail signal FS is set to a high level. The fail signal FS is output to the outside of the semiconductor device ICg through the test terminal Pfs. In the semiconductor device ICg having the above configuration, when the semiconductor device ICg has a power supply short circuit between the power supply line VDDMi and the ground line VSS, the fail signal FS output from the test terminal Pfs is set to a high level. Therefore, it is possible to select a power supply short circuit defective product by checking the level of the fail signal FS.
図２５は、第８実施形態の半導体装置ＩＣｇの試験フローを示している。半導体装置ＩＣｇの試験では、まず、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが低レベルに設定され、電源投入（電源線ＶＤＤの電圧の立ち上げ）が実施される（ステップＳ２１）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオンすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉがオフする。この後、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳが低レベルに設定されているか否かが判定される（ステップＳ２２）。フェイル信号ＦＳが高レベルに設定されている場合、半導体装置ＩＣｇに電源線ＶＤＤＭｉおよび接地線ＶＳＳ間の電源ショートが存在することが確認され、半導体装置ＩＣｇは電源ショート不良品として選別される。一方、フェイル信号ＦＳが低レベルに設定されている場合、半導体装置ＩＣｇに電源ショートが存在しないことが確認され、テスト端子Ｐｔｅｓｔを介してテスト信号／ＴＥＳＴが高レベルに設定される（ステップＳ２３）。これにより、電流供給能力が小さい電源遮断スイッチＷＴＲｉｃがオフすると共に、電流供給能力が大きい電源遮断スイッチＳＴＲｉが電源制御ユニットＰＭＵｄからオン／オフ制御可能な状態になり、続いて、通常試験（通常動作モードでの機能試験など）が実施される（ステップＳ２４）。 FIG. 25 shows a test flow of the semiconductor device ICg of the eighth embodiment. In the test of the semiconductor device ICg, first, the test signal / TEST is set to a low level via the test terminal Ptest, and the power is turned on (the voltage of the power supply line VDD is raised) (step S21). As a result, the power cutoff switch WTRic having a small current supply capability is turned on, and the power cutoff switch STRi having a large current supply capability is turned off. Thereafter, it is determined whether or not the fail signal FS output from the test terminal Pfs is set to a low level (step S22). When the fail signal FS is set to a high level, it is confirmed that there is a power supply short circuit between the power supply line VDDMi and the ground line VSS in the semiconductor device ICg, and the semiconductor device ICg is selected as a power supply short circuit defective product. On the other hand, when the fail signal FS is set to a low level, it is confirmed that there is no power supply short circuit in the semiconductor device ICg, and the test signal / TEST is set to a high level via the test terminal Ptest (step S23). . As a result, the power cut-off switch WTRic having a small current supply capability is turned off, and the power cut-off switch STRi having a large current supply capability can be turned on / off from the power supply control unit PMUd, followed by a normal test (normal operation). A function test in the mode or the like is performed (step S24).
以上のような第８実施形態でも、第７実施形態と同様の効果が得られる。更に、テスト端子Ｐｆｓから出力されるフェイル信号ＦＳのレベルを確認するだけで半導体装置ＩＣｇが電源ショート不良品であるか否かを判定できるため、電源ショート試験の簡易化に寄与できる。 In the eighth embodiment as described above, the same effect as in the seventh embodiment can be obtained. Furthermore, since it can be determined whether or not the semiconductor device ICg is a power supply short circuit defective product only by checking the level of the fail signal FS output from the test terminal Pfs, it can contribute to simplification of the power supply short test.
以上に述べたように、本発明の第１形態では、半導体装置は、回路ブロック、第１電源遮断スイッチ、第２電源遮断スイッチおよび検知回路を備えて構成される。第１電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第２電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。検知回路は、内部電源線の電圧と基準電圧との一致を検知する。第１電源遮断スイッチは、回路ブロックの動作状態に応じてオン／オフする。第２電源遮断スイッチは、検知回路による電圧一致の検知に伴ってオンし、第１電源遮断スイッチのオフに伴ってオフする。 As described above, in the first embodiment of the present invention, the semiconductor device includes the circuit block, the first power cutoff switch, the second power cutoff switch, and the detection circuit. The first power cut-off switch is provided between the power supply line and the internal power supply line dedicated to the circuit block, and has a current supply capability that allows the on-current to be of a size that can protect the external test environment. The second power cut-off switch is provided between the power supply line and the internal power supply line, and has a current supply capability that allows the on-current to be large enough to supply the consumption current of the circuit block. The detection circuit detects a match between the voltage of the internal power supply line and the reference voltage. The first power cut-off switch is turned on / off according to the operation state of the circuit block. The second power cut-off switch is turned on when voltage coincidence is detected by the detection circuit, and turned off when the first power cut-off switch is turned off.
以上のような構成の半導体装置では、例えば、電源線が高電位側電源線であるものと仮定すると、電流供給能力が小さい第１電源遮断スイッチがオンすることで、内部電源線の電圧が上昇し始める。そして、内部電源線と低電位側電源線との間に電源ショートが存在しない場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知され、電流供給能力が大きい第２電源遮断スイッチがオンする。一方、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、検知回路により内部電源線の電圧と基準電圧との一致が検知されることはなく、電流供給能力が大きい第２電源遮断スイッチがオンすることはない。このため、外部試験環境を確実に保護できる。また、第１電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。 In the semiconductor device having the above configuration, for example, assuming that the power supply line is a high-potential side power supply line, the voltage of the internal power supply line is increased by turning on the first power cut-off switch having a small current supply capability. Begin to. When there is no power supply short circuit between the internal power supply line and the low potential power supply line, the detection circuit detects the coincidence between the voltage of the internal power supply line and the reference voltage, and the second power supply having a large current supply capability The shut-off switch turns on. On the other hand, when a power supply short circuit exists between the internal power supply line and the low potential side power supply line, the detection circuit does not detect a match between the voltage of the internal power supply line and the reference voltage, and the current supply capability is The large second power cut-off switch is never turned on. For this reason, an external test environment can be reliably protected. In addition, since the on-current of the first power cut-off switch continues to flow, it is possible to select a power supply short circuit defective product by measuring the current. That is, a power supply short test can be performed without providing a test pad. Since the test pad is not necessary, the chip size of the semiconductor device can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
本発明の第２形態では、半導体装置は、回路ブロック、第１電源遮断スイッチおよび第２電源遮断スイッチを備えて構成される。第１電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有する。第２電源遮断スイッチは、電源線と内部電源線との間に設けられ、オン電流が回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有する。第１電源遮断スイッチは、通常動作モード時にオフし、テストモード時にオンする。第２電源遮断スイッチは、通常動作モード時に回路ブロックの動作状態に応じてオン／オフし、テストモード時にオフする。 In the second embodiment of the present invention, the semiconductor device includes a circuit block, a first power cutoff switch, and a second power cutoff switch. The first power cut-off switch is provided between the power supply line and the internal power supply line dedicated to the circuit block, and has a current supply capability that allows the on-current to be of a size that can protect the external test environment. The second power cut-off switch is provided between the power supply line and the internal power supply line, and has a current supply capability that allows the on-current to be large enough to supply the consumption current of the circuit block. The first power cut-off switch is turned off during the normal operation mode and turned on during the test mode. The second power cut-off switch is turned on / off according to the operation state of the circuit block in the normal operation mode, and turned off in the test mode.
以上のような構成の半導体装置では、半導体装置をテストモードに遷移させることで、電流供給能力が小さい第１電源遮断スイッチを強制的にオンさせると共に、電流供給能力が大きい第２電源遮断スイッチを強制的にオフさせることができる。従って、例えば、電源線が高電位側電源線であるものと仮定すると、内部電源線と低電位側電源線との間に電源ショートが存在しても、外部試験環境を確実に保護できる。また、内部電源線と低電位側電源線との間に電源ショートが存在する場合には、第１電源遮断スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。 In the semiconductor device configured as described above, the first power cut-off switch having a small current supply capability is forcibly turned on by switching the semiconductor device to the test mode, and the second power cut-off switch having a large current supply capability is provided. It can be forcibly turned off. Therefore, for example, assuming that the power supply line is a high potential power supply line, the external test environment can be reliably protected even if a power supply short circuit exists between the internal power supply line and the low potential power supply line. Also, if a power supply short circuit exists between the internal power supply line and the low-potential side power supply line, the on-current of the first power cut-off switch continues to flow, so the power short circuit defective product is selected by measuring the current. can do. That is, a power supply short test can be performed without providing a test pad. Since the test pad is not necessary, the chip size of the semiconductor device can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
本発明の第３形態では、半導体装置は、回路ブロック、電源遮断スイッチ、安定化容量素子および放電スイッチを備えて構成される。電源遮断スイッチは、電源線と回路ブロック専用の内部電源線との間に設けられ、回路ブロックの動作状態に応じてオン／オフする。安定化容量素子は、内部電源線に接続される。放電スイッチは、テストモード時に、電源遮断スイッチのオフに伴ってオンして安定化容量素子に蓄積された電荷を放電する。 In the third embodiment of the present invention, the semiconductor device includes a circuit block, a power cut-off switch, a stabilization capacitor element, and a discharge switch. The power cutoff switch is provided between the power supply line and the internal power supply line dedicated to the circuit block, and is turned on / off according to the operation state of the circuit block. The stabilizing capacitive element is connected to the internal power supply line. In the test mode, the discharge switch is turned on when the power cut-off switch is turned off, and discharges the charge accumulated in the stabilization capacitor element.
以上のような構成の半導体装置では、電源遮断スイッチのオフに伴って放電スイッチがオンすることで、内部電源線に接続される安定化容量素子に蓄積された電荷が放電される。例えば、電源線が高電位側電源線であるものと仮定すると、電源線と内部電源線との間に電源ショートが存在する場合には、放電スイッチのオン電流が流れ続けるため、その電流を測定することによって電源ショート不良品を選別することができる。即ち、試験用パッドを設けることなく電源ショート試験の実施が可能になる。試験用パッドが不要になるため、半導体装置のチップサイズを小さくすることができ、半導体装置の製造コストの低減に寄与できる。 In the semiconductor device having the above configuration, when the discharge switch is turned on when the power cut-off switch is turned off, the charge accumulated in the stabilizing capacitor element connected to the internal power supply line is discharged. For example, assuming that the power supply line is the high potential side power supply line, if a power supply short circuit exists between the power supply line and the internal power supply line, the on-current of the discharge switch continues to flow, so measure that current. By doing so, it is possible to sort out defective power supply shorts. That is, a power supply short test can be performed without providing a test pad. Since the test pad is not necessary, the chip size of the semiconductor device can be reduced, and the manufacturing cost of the semiconductor device can be reduced.
以上の実施形態において説明した発明を整理して付記として開示する。
（付記１）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
前記第１電源線と前記第２電源線との間に設けられる第２スイッチと、
前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路とを備え、
前記第１スイッチは、前記回路ブロックの動作状態に応じてオン／オフし、
前記第２スイッチは、前記検知回路により検知された前記電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフすることを特徴とする半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記第１スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第２スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
（付記３）
付記１に記載の半導体装置において、
前記検知回路は、２つの閾値電圧を有するヒステリシス型インバータで構成されることを特徴とする半導体装置。
（付記４）
付記１に記載の半導体装置において、
前記検知回路は、前記電圧差に応じて前記基準電圧を第１所定電圧から第２所定電圧に変更し、前記第１スイッチのオフに伴って前記基準電圧を前記第２所定電圧から前記第１所定電圧に変更し、
前記第１電源線の電圧と前記第２所定電圧との電圧差は、前記第１電源線の電圧と前記第１所定電圧との電圧差より大きいことを特徴とする半導体装置。
（付記５）
付記１に記載の半導体装置において、
前記検知回路は、前記第２電源線の電圧と前記基準電圧との電圧差に応じてリセット状態からセット状態に遷移し、前記第１スイッチのオフに伴ってセット状態からリセット状態に遷移する状態遷移回路を備え、
前記第２スイッチは、前記状態遷移回路のセット状態への遷移に伴ってオンし、前記状態遷移回路のリセット状態への遷移に伴ってオフすることを特徴とする半導体装置。
（付記６）
付記１に記載の半導体装置において、
前記検知回路は、前記第２電源線の電圧と個別の基準電圧との電圧差を検知する複数の検知器で構成され、
前記第２スイッチは、前記複数の検知器に対応して設けられ、対応する検知器により検知された電圧差に応じてオンし、前記第１スイッチのオフに伴ってオフする複数のスイッチで構成されることを特徴とする半導体装置。
（付記７）
付記１に記載の半導体装置において、
前記第１および第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記８）
付記１に記載の半導体装置において、
前記第１および第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記９）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
前記第１電源線と前記第２電源線との間に設けられる第２スイッチとを備え、
前記第１スイッチは、通常動作モード時にオフし、テストモード時にオンし、
前記第２スイッチは、テストモード時にオフし、前記第２スイッチのオン／オフに応じて、通常動作モード時に、前記回路ブロックの動作状態がオン／オフすることを特徴とする半導体装置。
（付記１０）
付記９に記載の半導体装置において、
前記第１スイッチは、オン電流が外部試験環境を保護可能な大きさになる電流供給能力を有するスイッチであり、
前記第２スイッチは、オン電流が前記回路ブロックの消費電流を供給可能な大きさになる電流供給能力を有するスイッチであることを特徴とする半導体装置。
（付記１１）
付記９に記載の半導体装置において、
前記半導体装置のテストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。
（付記１２）
付記１１に記載の半導体装置において、
前記半導体装置は、試験工程にて、前記テスト信号により通常動作モードより先にテストモードに遷移し、電源ショートの試験後に通常動作モードに遷移することを特徴とする半導体装置。
（付記１３）
付記９に記載の半導体装置において、
前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。
（付記１４）
付記９に記載の半導体装置において、
前記第１および第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１５）
付記９に記載の半導体装置において、
前記第１および第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１６）
回路ブロックと、
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられ、前記回路ブロックの動作状態に応じてオン／オフする第１スイッチと、
前記第２電源線に接続される容量素子と、
テストモード時に、前記第１スイッチのオフに伴ってオンして前記容量素子に蓄積された電荷を放電する第２スイッチとを備えることを特徴とする半導体装置。
（付記１７）
付記１６に記載の半導体装置において、
前記容量素子は、前記回路ブロックに供給される前記電源電圧を保持する安定化容量素子であることを特徴とする半導体装置。
（付記１８）
付記１６に記載の半導体装置において、
前記第２スイッチは、ｐＭＯＳトランジスタで構成されることを特徴とする半導体装置。
（付記１９）
付記１６に記載の半導体装置において、
前記第２スイッチは、ｎＭＯＳトランジスタで構成されることを特徴とする半導体装置。
The invention described in the above embodiments is organized and disclosed as an appendix.
(Appendix 1)
A circuit block;
A first switch provided between a first power supply line and a second power supply line for supplying a power supply voltage to the circuit block;
A second switch provided between the first power line and the second power line;
A detection circuit that detects a voltage difference between the voltage of the second power supply line and a reference voltage;
The first switch is turned on / off according to the operating state of the circuit block,
The second switch is turned on according to the voltage difference detected by the detection circuit, and turned off when the first switch is turned off.
(Appendix 2)
In the semiconductor device according to attachment 1,
The first switch is a switch having a current supply capability in which an on-current has a magnitude capable of protecting an external test environment.
The semiconductor device according to claim 2, wherein the second switch is a switch having a current supply capability such that an on-current is large enough to supply a current consumed by the circuit block.
(Appendix 3)
In the semiconductor device according to attachment 1,
The detection circuit includes a hysteresis type inverter having two threshold voltages.
(Appendix 4)
In the semiconductor device according to attachment 1,
The detection circuit changes the reference voltage from a first predetermined voltage to a second predetermined voltage according to the voltage difference, and the reference voltage is changed from the second predetermined voltage to the first when the first switch is turned off. Change to the specified voltage,
The voltage difference between the voltage of the first power supply line and the second predetermined voltage is larger than the voltage difference between the voltage of the first power supply line and the first predetermined voltage.
(Appendix 5)
In the semiconductor device according to attachment 1,
The detection circuit transitions from the reset state to the set state according to a voltage difference between the voltage of the second power supply line and the reference voltage, and transitions from the set state to the reset state when the first switch is turned off. With a transition circuit,
The semiconductor device, wherein the second switch is turned on when the state transition circuit transitions to a set state, and is turned off when the state transition circuit transitions to a reset state.
(Appendix 6)
In the semiconductor device according to attachment 1,
The detection circuit includes a plurality of detectors that detect a voltage difference between the voltage of the second power supply line and an individual reference voltage;
The second switch is provided corresponding to the plurality of detectors, and is configured by a plurality of switches that are turned on according to a voltage difference detected by the corresponding detectors and turned off when the first switch is turned off. A semiconductor device that is characterized in that:
(Appendix 7)
In the semiconductor device according to attachment 1,
The semiconductor device, wherein the first and second switches are composed of pMOS transistors.
(Appendix 8)
In the semiconductor device according to attachment 1,
The semiconductor device according to claim 1, wherein the first and second switches are composed of nMOS transistors.
(Appendix 9)
A circuit block;
A first switch provided between a first power supply line and a second power supply line for supplying a power supply voltage to the circuit block;
A second switch provided between the first power line and the second power line;
The first switch is turned off in a normal operation mode, turned on in a test mode,
The semiconductor device is characterized in that the second switch is turned off during a test mode, and the operation state of the circuit block is turned on / off in a normal operation mode in accordance with the on / off of the second switch.
(Appendix 10)
In the semiconductor device according to attachment 9,
The first switch is a switch having a current supply capability in which an on-current has a magnitude capable of protecting an external test environment.
The semiconductor device according to claim 2, wherein the second switch is a switch having a current supply capability such that an on-current is large enough to supply a current consumed by the circuit block.
(Appendix 11)
In the semiconductor device according to attachment 9,
A semiconductor device, comprising: an external input terminal to which an external test signal for instructing transition to the test mode of the semiconductor device is input.
(Appendix 12)
In the semiconductor device according to attachment 11,
The semiconductor device is characterized in that, in a test process, the semiconductor device transits to a test mode prior to a normal operation mode by the test signal, and transits to a normal operation mode after a power supply short test.
(Appendix 13)
In the semiconductor device according to attachment 9,
A detection circuit for detecting a voltage difference between the voltage of the second power supply line and a reference voltage;
A semiconductor device comprising: an external output terminal for outputting a detection result signal indicating the voltage difference detected by the detection circuit to the outside.
(Appendix 14)
In the semiconductor device according to attachment 9,
The semiconductor device, wherein the first and second switches are composed of pMOS transistors.
(Appendix 15)
In the semiconductor device according to attachment 9,
The semiconductor device according to claim 1, wherein the first and second switches are composed of nMOS transistors.
(Appendix 16)
A circuit block;
A first switch that is provided between a first power supply line and a second power supply line that supplies a power supply voltage to the circuit block, and that is turned on / off according to an operation state of the circuit block;
A capacitive element connected to the second power supply line;
A semiconductor device comprising: a second switch that is turned on when the first switch is turned off in a test mode, and discharges the charge accumulated in the capacitor element.
(Appendix 17)
In the semiconductor device according to attachment 16,
The semiconductor device according to claim 1, wherein the capacitive element is a stabilizing capacitive element that holds the power supply voltage supplied to the circuit block.
(Appendix 18)
In the semiconductor device according to attachment 16,
The semiconductor device, wherein the second switch is composed of a pMOS transistor.
(Appendix 19)
In the semiconductor device according to attachment 16,
The semiconductor device, wherein the second switch is composed of an nMOS transistor.
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。 As mentioned above, although this invention was demonstrated in detail, the above-mentioned embodiment and its modification are only examples of this invention, and this invention is not limited to these. Obviously, modifications can be made without departing from the scope of the present invention.
ＢＬＫｉ‥回路ブロック；ＣＡＰｉ、ＣＡＰｉａ‥安定化容量素子；ＤＴＲｉ‥放電スイッチ；ＩＣ、ＩＣａ〜ＩＣｇ‥半導体装置；ＬＤＴｉ、ＬＤＴｉａ〜ＬＤＴｉｅ、ＬＤＴｉｃ’、ＬＤＴｉｃ”‥レベル検知回路；ＬＯＧＡｉ、ＬＯＧＢｉ、ＬＯＧＣｉ、ＬＯＧＤ‥論理回路；ＰＭＵ、ＰＭＵａ〜ＰＭＵｄ‥電源制御ユニット；ＳＬＳｉ、ＳＬＳｉ’、ＳＬＳｉ”、ＷＬＳｉ‥レベルシフタ；ＳＴＲｉ、ＳＴＲｉａ、ＳＴＲｉｂ、ＳＴＲｉｂ’、ＳＴＲｉｂ”、ＷＴＲｉ、ＷＴＲｉａ〜ＷＴＲｉｃ‥電源遮断スイッチ BLKi ··· Circuit block; CAPi, CAPia · Stabilizing capacitance element; DTRi · Discharge switch; IC, ICa to ICg · Semiconductor device; LDTi, LDTia to LDTie, LDTic ', LDTic' · Level detection circuit; LOGD ... logic circuit; PMU, PMUa to PMUd ... power control unit; SLSi, SLSi ', SLSi ", WLSi ... level shifter;
Claims (4)
第１電源線と前記回路ブロックに電源電圧を供給する第２電源線との間に設けられる第１スイッチと、
前記第１電源線と前記第２電源線との間に設けられる第２スイッチとを備え、
前記第１スイッチは、テストモード時にオンし、前記テストモードと異なる動作モードである通常動作モード時にオフし、
前記第２スイッチは、前記テストモード時にオフし、前記通常動作モード時に前記回路ブロックの動作状態に応じてオン／オフすることを特徴とする半導体装置。 A circuit block;
A first switch provided between a first power supply line and a second power supply line for supplying a power supply voltage to the circuit block;
A second switch provided between the first power line and the second power line;
The first switch is turned on in a test mode, and is turned off in a normal operation mode, which is an operation mode different from the test mode.
Said second switch, wherein a said off the test mode, on / off according to the operating state of the circuit block in the normal operation mode.
前記半導体装置の前記テストモードへの遷移を指示する外部からのテスト信号が入力される外部入力端子を備えることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, comprising: an external input terminal to which an external test signal is input to instruct the transition of the semiconductor device to the test mode.
前記半導体装置は、試験工程にて、前記テスト信号により前記通常動作モードより先に前記テストモードに遷移し、電源ショートの試験後に前記通常動作モードに遷移することを特徴とする半導体装置。 The semiconductor device according to claim 2,
The semiconductor device, at the test step, the transition to the prior to the normal operation mode by the test signal test mode, and wherein a transition to the normal operation mode after the test of the power supply short-circuit.
前記第２電源線の電圧と基準電圧との電圧差を検知する検知回路と、
前記検知回路により検知された前記電圧差を示す検知結果信号を外部に出力する外部出力端子とを備えることを特徴とする半導体装置。 The semiconductor device according to claim 1,
A detection circuit for detecting a voltage difference between the voltage of the second power supply line and a reference voltage;
A semiconductor device comprising: an external output terminal for outputting a detection result signal indicating the voltage difference detected by the detection circuit to the outside.
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