JP5428144B2 - Semiconductor device - Google Patents

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Description

この発明は、高耐圧を有し、大きな電流を制御するために用いられるパワーＭＯＳＦＥＴの構造を有する半導体装置に関する。   The present invention relates to a semiconductor device having a structure of a power MOSFET that has a high breakdown voltage and is used for controlling a large current.

従来から、シリコン半導体基板を用いて、大きな電力を扱ういわゆるパワーデバイスが製造されている。その中で縦型パワーＭＯＳＦＥＴは高速でスイッチングできることから、電源やモーター駆動用に広く使用されている。このような用途においては、スイッチングデバイスであるトランジスタが単体で使用されることはなく、同じ程度の耐圧を維持する高耐圧ダイオードと並列に接続して使用される。この並列接続はスイッチング時に大きな負荷のインダクタンスによって電流が還流する経路を確保するためであるので、このダイオードの特性もトランジスタの特性と同様に非常に重要であり、フリーホイーリングダイオード（以降ＦＷＤと略）と呼ばれている。通常では、ＦＷＤとしてはｐｎ接合ダイオードが多く使用されているが、１００Ｖ程度の低い耐圧領域においては、ショットキーバリアダイオード（以降ＳＢＤと略）が、ビルトイン電圧が低く、かつ高速に動作できることから使用されることがある。一般的には、ＦＷＤとＭＯＳＦＥＴとは別々の半導体デバイスとして、パッケージされて使われている。しかしながら、近年のコンパクト化、低コスト化を進めていく中で、この両者を同一半導体基板の中に集積することで、低コスト、コンパクト化しようとするものが出てきている。図７はその一例である。この例では、従来のＭＯＳＦＥＴのｐボディ領域６の近傍に、ショットキー接合を形成することで、ＭＯＳＦＥＴとＳＢＤを同一半導体基板に内蔵しようとするものである。また、図８のケースでは、ＭＯＳゲート領域の一部にショットキー接合を形成したもので、図７と比較すると、ショットキー接合の有効幅について、ｐボディ領域の接合深さ以上の距離が必要ないことから幅を狭くできるので、デバイスサイズの面で利点がある。   Conventionally, so-called power devices that handle large electric power have been manufactured using a silicon semiconductor substrate. Among them, vertical power MOSFETs are widely used for power supplies and motor drives because they can be switched at high speed. In such an application, a transistor as a switching device is not used alone, but is used in parallel with a high voltage diode that maintains the same breakdown voltage. This parallel connection is to secure a path through which current flows back due to a large load inductance during switching. Therefore, the characteristics of this diode are very important as well as the characteristics of the transistor, and a freewheeling diode (hereinafter abbreviated as FWD). )is called. Normally, pn junction diodes are often used as FWDs, but Schottky barrier diodes (hereinafter abbreviated as SBDs) are used because they have a low built-in voltage and can operate at high speeds in a low withstand voltage region of about 100V. May be. Generally, FWD and MOSFET are packaged and used as separate semiconductor devices. However, in recent years, with the progress of miniaturization and cost reduction, there are some products that are intended to be low-cost and compact by integrating both in the same semiconductor substrate. FIG. 7 shows an example. In this example, a MOSFET and SBD are to be built in the same semiconductor substrate by forming a Schottky junction in the vicinity of the p body region 6 of the conventional MOSFET. In the case of FIG. 8, a Schottky junction is formed in a part of the MOS gate region. Compared with FIG. 7, the effective width of the Schottky junction needs to be a distance greater than the junction depth of the p body region. Since the width can be narrowed because there is no device, there is an advantage in terms of device size.

従来から、デバイスの半導体材料としてはシリコン半導体（以降シリコンと略）が主流であるが、近年、バンドギャップの大きい材料であるＧａＮ半導体（以降ＧａＮと略）やＳｉＣ半導体（以降ＳｉＣと略）が高耐圧半導体に最適として、多くの開発が行われるようになっている。ＳｉＣは多くの結晶多形を有し、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、またシリコンの上に成長させて用いる３Ｃ−ＳｉＣなどがある。これらのワイドバンドギャップ半導体をデバイス材料として使用する場合においても、ＭＯＳＦＥＴが有力な適用デバイスとして開発されている。ＳｉＣやＧａＮを半導体基板に用いる場合においても、前述のＦＷＤが必要なことはシリコンと同様である。一方で、シリコンでは高耐圧のＳＢＤが不可能であったが、これらのＳｉＣやＧａＮ材料ではＳＢＤでも大きな耐圧を維持することが可能であり、ｐｎ接合ダイオードよりも、むしろＳＢＤの方が応用に適している。その理由は、これらの材料ではバンドギャップが広いために、ｐｎ接合ダイオードの基板として用いた場合はビルトイン電圧が高くなってしまうからである。しかし、ＳｉＣやＧａＮを用いたＭＯＳＦＥＴを使用する場合、ＦＷＤに異なる半導体材料であるシリコンを用いたのでは特性差が大きく、これらのＳｉＣやＧａＮ材料の利点を十分に引き出せないばかりでなく、シリコンより高温における半導体特性がよいというこれらの材料の特徴を活かすことができない。そこで、ＦＷＤも、やはりワイドバンドギャップ材料を使用することが最善の方法となる。そこで、前述のように、図７や図８に示されているＭＯＳＦＥＴとＳＢＤをモノリシックに同一半導体基板内に形成するハイブリッド型デバイスとすることで、コンパクトで優れた半導体特性を活かすワイドバンドギャップデバイスが既に提案されている。しかし、ＧａＮやＳｉＣなどは、特に、その半導体結晶がシリコンと比較して非常に高価であるという問題点も、コンパクトなハイブリッド型デバイス構造をとることによってデバイスサイズをさらに小さくできれば、価格面でも不利にならず、解消される。
特許第３２７２２４２号公報 Conventionally, silicon semiconductors (hereinafter abbreviated as silicon) have been the mainstream as semiconductor materials for devices, but in recent years, GaN semiconductors (hereinafter abbreviated as GaN) and SiC semiconductors (hereinafter abbreviated as SiC), which are materials having a large band gap, have been used. Many developments have been made to optimize high voltage semiconductors. SiC has many crystal polymorphs and includes 4H—SiC, 6H—SiC, and 3C—SiC used by growing on silicon. Even when these wide band gap semiconductors are used as device materials, MOSFETs have been developed as potential application devices. Even when SiC or GaN is used for the semiconductor substrate, the above-described FWD is necessary as in the case of silicon. On the other hand, high breakdown voltage SBD was impossible with silicon, but with these SiC and GaN materials, it is possible to maintain high breakdown voltage even with SBD, and SBD rather than pn junction diodes are more applicable. Is suitable. The reason is that these materials have a wide band gap, and therefore, when used as a substrate for a pn junction diode, the built-in voltage becomes high. However, when MOSFETs using SiC or GaN are used, the use of silicon, which is a different semiconductor material for FWD, has a large difference in characteristics, and not only can the advantages of these SiC and GaN materials be fully exploited, but also silicon. It is not possible to take advantage of the characteristics of these materials that have better semiconductor properties at higher temperatures. Therefore, the best method for FWD is to use a wide band gap material. Therefore, as described above, a wide band gap device that takes advantage of compact and excellent semiconductor characteristics by making the MOSFET and SBD shown in FIGS. 7 and 8 monolithically formed on the same semiconductor substrate. Has already been proposed. However, GaN, SiC, etc. are disadvantageous in terms of price if the device size can be further reduced by taking a compact hybrid device structure, in particular, because the semiconductor crystal is very expensive compared to silicon. It ’s not solved.
Japanese Patent No. 3272242

しかしながら、前記図７や図８に示される従来のハイブリッド型ＭＯＳ型ＦＥＴにはそれぞれ、いくつかの問題点が存在する。それらの問題点について、以下説明する。
問題点、その１として、図７のようにＭＯＳＦＥＴの表面のｐボディ領域６間にショットキー接合を形成する場合には、前述でも少し触れたように、ＳＢＤの領域を確保するためにｐボディ領域６間に所定の間隔を設ける必要がある。一方、ｐボディ領域６の接合深さはＭＯＳＦＥＴのチャネル長を決めるために一定の深さ（図７中ｐボディ領域の横拡散幅、符号ｘｊ）が必要である。このｐボディ領域６の接合深さｘｊの２倍までの長さの間隔がＪＦＥＴ効果によりショットキーダイオードとしての無効領域となるので、ｐボディ領域６間の間隔（ショットキーダイオードの有効幅）は前記ｘｊの２倍以上の長さが必要になる。そのために、ＳＢＤ構造を有効に内蔵しようとすると、どうしてもデバイスサイズが大きくなってしまう。その結果、もともと複雑なＭＯＳＦＥＴの製造プロセスによって工程数が多くてコストアップになり易いことに加えて、さらにコストアップ要因となるサイズの大きいＳＢＤの構造を追加して作ることになってしまい、サイズを小さくすることを目的とするコンパクトなハイブリッド型ＭＯＳＦＥＴを作製するメリットが減少してしまう。 However, each of the conventional hybrid MOS FETs shown in FIGS. 7 and 8 has several problems. These problems will be described below.
As a first problem, when a Schottky junction is formed between the p body regions 6 on the surface of the MOSFET as shown in FIG. 7, the p body is used to secure the SBD region as mentioned above. It is necessary to provide a predetermined interval between the regions 6. On the other hand, the junction depth of p body region 6 needs to be a certain depth (lateral diffusion width of p body region in FIG. 7, symbol xj) in order to determine the channel length of the MOSFET. Since the interval of the length up to twice the junction depth xj of the p body region 6 becomes an ineffective region as a Schottky diode due to the JFET effect, the interval between the p body regions 6 (effective width of the Schottky diode) is A length of at least twice as long as xj is required. Therefore, if an SBD structure is to be incorporated effectively, the device size will inevitably increase. As a result, in addition to the fact that the number of steps is likely to increase due to the complicated manufacturing process of the MOSFET, the SBD structure having a large size that causes a further cost increase is added and the size is increased. This reduces the merit of manufacturing a compact hybrid MOSFET that aims to reduce the size.

問題点、その２として、また、図８の構造においては、前述のようなデバイスサイズが大きくなるという問題は発生しにくいものの、ショットキー接合部分の電極膜端部４２において、電界集中が発生しやすく、高い電圧が印加された場合、ショットキー接合の端部４２に電界集中が発生して容易に破壊してしまうという問題がある。
問題点、その３として、さらに、通常のＭＯＳＦＥＴの場合、ｐボディ領域６をソース領域７と同電位にする必要があるため、ｐボディ領域の表面層に高濃度ｐ+コンタクト領域８が必ず必要になる。そのため、このｐ+コンタクト領域８を確保する必要がある。
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、同一半導体基板に集積したＭＯＳＦＥＴとショットキーダイオードからなるハイブリッド型ＭＯＳＦＥＴのチップサイズを従来のものより大きくすることなく、高耐圧でしかも安価に作製できる半導体装置を提供することである。 The second problem is that, in the structure of FIG. 8, the problem that the device size increases as described above hardly occurs, but electric field concentration occurs at the electrode film end 42 of the Schottky junction portion. When a high voltage is easily applied, there is a problem that electric field concentration occurs at the end portion 42 of the Schottky junction and it is easily broken.
The third problem is that, in the case of a normal MOSFET, the p body region 6 must have the same potential as the source region 7, so that a high concentration p + contact region 8 is always required on the surface layer of the p body region. become. Therefore, it is necessary to secure this p + contact region 8.
The present invention has been made in view of the above-described points, and an object of the present invention is to increase the chip size of a hybrid MOSFET comprising a MOSFET and a Schottky diode integrated on the same semiconductor substrate as compared with the conventional one. It is another object to provide a semiconductor device that can be manufactured at a low pressure and at a low cost.

特許請求の範囲の請求項１記載の発明によれば、一導電型ドリフト領域と、該ドリフト領域の表面層に形成される他導電型ボディ領域と、該ボディ領域の表面層に形成される一導電型ソース領域と、前記ソース領域と前記ドリフト領域とにより挟まれる前記ボディ領域の表面にゲート絶縁膜を介して設けられるゲート電極を有し、前記ボディ領域から離間して前記ドリフト領域表面にショットキー接合を形成する電極が設けられ、前記ショットキー接合を形成する電極が前記ソース領域表面と同電位に接続され、かつ前記ショットキー接合を形成する電極の端部が、前記他導電型ボディ領域より浅く且つ前記ボディ領域とは離間して形成される他導電型ショットキー保護領域の一方の端部に接しており、前記ボディ領域と前記ショットキー保護領域の他方の端部とを隔てているドリフト領域の表面が、少なくとも一部の前記ドリフト領域においてゲート絶縁膜を介して載置されるゲート電極により形成されるチャネルにより導電接続される半導体装置とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項２記載の発明によれば、主たる電流を流す活性領域において、ソース電極は前記他導電型ボディ領域の表面層に形成されるソース領域の表面にのみ接触する特許請求の範囲の請求項１記載の半導体装置とする。 According to the first aspect of the present invention, the one conductivity type drift region, the other conductivity type body region formed in the surface layer of the drift region, and the one layer formed in the surface layer of the body region. A gate electrode provided on the surface of the body region sandwiched between the conductive type source region and the source region and the drift region via a gate insulating film, and is shot on the surface of the drift region apart from the body region; An electrode for forming a key junction is provided, the electrode for forming the Schottky junction is connected to the same potential as the surface of the source region, and an end of the electrode for forming the Schottky junction is connected to the other conductivity type body region The body region and the Schottky protective layer are in contact with one end of the other conductivity type Schottky protective region that is shallower and spaced apart from the body region. A semiconductor device in which a surface of the drift region separating the other end of the region is conductively connected by a channel formed by a gate electrode placed via a gate insulating film in at least a part of the drift region; Thus, the object of the present invention is achieved.
According to the second aspect of the present invention, in the active region through which a main current flows, the source electrode contacts only the surface of the source region formed in the surface layer of the other conductivity type body region. A semiconductor device according to claim 1 in the range.

特許請求の範囲の請求項３記載の発明によれば、バンドギャップが２．１ｅＶ以上の半導体結晶を半導体基板材料として用い、該半導体基板の一方の主面に形成される前記ドリフト領域の表面にエピタキシャル成長により形成される前記他導電型ボディ領域を備えている特許請求の範囲の請求項１または２記載の半導体装置とする。
特許請求の範囲の請求項４記載の発明によれば、バンドギャップが２．１ｅＶ以上の半導体結晶として、ＧａＮ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣの中から選ばれる、いずれかの半導体基板を用いる特許請求の範囲の請求項３記載の半導体装置とする。
本発明は要するに、ＭＯＳＦＥＴとモノリシックにショットキー接合を形成するときに、ショットキー接合部分はＭＯＳＦＥＴの表面のｐボディ領域とゲート電極とから離間した場所に配置され、ショットキー接合の電極端部を前記ｐボディ領域より浅いｐ型ショットキー保護領域によって囲まれるようにし、さらに、ショットキー接合の電極端部にあるｐ型ショットキー保護領域と、ＭＯＳＦＥＴの表面のｐボディ領域との間にＭＯＳゲートが設けられ、ゲートに負のバイアスが印加されると、ＭＯＳＦＥＴの表面のｐボディ領域とショットキー接合の電極端部のｐ型ショットキー保護領域とが電気的に接続されるようにする。また、ソース電極はＭＯＳＦＥＴのｐボディ領域表面ではソース領域のみと接触し、ｐボディ領域は前記ショットキー接合の電極端部のｐ型ショットキー保護領域にドリフト領域表面に設けられるＭＯＳゲートを介して電気的に接続されるようにする等の構成を有する半導体装置を特徴とする。 According to the third aspect of the present invention, a semiconductor crystal having a band gap of 2.1 eV or more is used as a semiconductor substrate material, and the surface of the drift region formed on one main surface of the semiconductor substrate is used. 3. The semiconductor device according to claim 1, further comprising the other conductivity type body region formed by epitaxial growth.
According to the invention of claim 4 , any one of semiconductors selected from GaN, 4H—SiC, 6H—SiC, and 3C—SiC as a semiconductor crystal having a band gap of 2.1 eV or more. A semiconductor device according to claim 3 using a substrate.
In short, in the present invention, when a Schottky junction is formed monolithically with a MOSFET, the Schottky junction portion is disposed at a location separated from the p body region and the gate electrode on the surface of the MOSFET, and the electrode end of the Schottky junction is formed. The MOS transistor is surrounded by a p-type Schottky protection region shallower than the p body region , and further , between the p-type Schottky protection region at the electrode end of the Schottky junction and the p body region on the surface of the MOSFET. When a gate is provided and a negative bias is applied to the gate, the p body region on the surface of the MOSFET and the p-type Schottky protection region at the electrode end of the Schottky junction are electrically connected. The source electrode is in contact with only the source region on the surface of the p body region of the MOSFET, and the p body region is connected to the p-type Schottky protection region at the electrode end of the Schottky junction via a MOS gate provided on the drift region surface. A semiconductor device having a configuration such as electrical connection is characterized.

本発明によれば、同一半導体基板に集積したＭＯＳＦＥＴとショットキーダイオードからなるハイブリッド型ＭＯＳＦＥＴのチップサイズを従来のものより大きくすることなく、高耐圧でしかも安価に作製する半導体装置を提供することができる。   According to the present invention, it is possible to provide a semiconductor device which can be manufactured at a high breakdown voltage and at a low cost without increasing the chip size of a hybrid MOSFET composed of a MOSFET and a Schottky diode integrated on the same semiconductor substrate as compared with the conventional one. it can.

[実施例１]  [Example 1]

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。
図１は、本発明にかかる実施例１のＳＢＤ付き高耐圧ＭＯＳＦＥＴ（ハイブリッド型ＭＯＳＦＥＴ）の要部断面図である。この図１は図８を基にして改良したものである。図８のショットキー接合部１２の電極両端に接する半導体表面に新たにｐ型領域２０を追加している。以下、このｐ型領域２０をＳＢＤ保護領域２０と呼ぶ。追加されたＳＢＤ保護領域２０はＳＢＤの電極端部で電界集中によって接合が破壊するのを防止することができる。大きな電界は追加されたＳＢＤ保護領域２０のｐｎ接合に生じる。このＳＢＤ保護領域２０の接合深さは、ＭＯＳＦＥＴの表面のｐボディ領域６よりも浅い方が、ＭＯＳＦＥＴのＪＦＥＴ抵抗の増加を抑えることができるため、ＭＯＳＦＥＴのオン抵抗の上昇を最小限に抑えることが可能であり好ましい。このことによって、従来の図８に示すＳＢＤ付き高耐圧ＭＯＳＦＥＴの耐圧特性を向上することができる。
[実施例２] Hereinafter, preferred embodiments of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view of a main part of a high breakdown voltage MOSFET with SBD (hybrid MOSFET) of Example 1 according to the present invention. FIG. 1 is an improvement based on FIG. A p-type region 20 is newly added to the semiconductor surface in contact with both ends of the electrode of the Schottky junction 12 in FIG. Hereinafter, the p-type region 20 is referred to as an SBD protection region 20. The added SBD protection region 20 can prevent the junction from being broken due to electric field concentration at the electrode end of the SBD. A large electric field is generated at the pn junction of the added SBD protection region 20. When the junction depth of the SBD protection region 20 is shallower than the p body region 6 on the surface of the MOSFET, it is possible to suppress an increase in the JFET resistance of the MOSFET. Is possible and preferred. As a result, the breakdown voltage characteristics of the conventional high breakdown voltage MOSFET with SBD shown in FIG. 8 can be improved.
[Example 2]

図２は、本発明にかかる実施例２のＳＢＤ付き高耐圧ＭＯＳＦＥＴ（ハイブリッド型ＭＯＳＦＥＴ）の要部断面図である。この実施例２でＭＯＳＦＥＴの表面のｐボディ領域６とＳＢＤ保護領域２０との間がＭＯＳゲート９、１０の直下に形成されるｐ型ＭＯＳチャネル２３によって接続されるように構成したものである。すなわち、ｐボディ領域６およびＳＢＤ保護領域２０を、それぞれｐチャネルＭＯＳＦＥＴのソースおよびドレインとなるようにゲート絶縁膜９とゲート電極１０とを構成することにより、ゲート端子２に負バイアスを印加することで、前記ｐチャネルＭＯＳＦＥＴをスイッチオンすることができる。この効用としては、このｐチャネルＭＯＳＦＥＴにはｎ+ソース領域７とｐボディ領域６および基板のｎ型ドリフト領域５によって、ＮＰＮトランジスタが寄生構造として存在する。この寄生ＮＰＮトランジスタ７、６、５が、高速のスイッチング時に、ｐボディ領域６の接合に高い電圧が印加された際に、その充電電流によって動作すると、ＳＢＤ付き高耐圧ＭＯＳＦＥＴの素子全体が耐圧を維持することができずに、破壊してしまう、いわゆるＬ負荷耐量というモードが存在する。これを軽減するには、前記寄生ＮＰＮトランジスタ７、６、５の電流増幅率を小さくすることが必要であり、そのためには、ｐボディ領域６とｎ+ソース領域７の間をできる限り低い抵抗で接続することが有効である。前述のようにＭＯＳゲート９、１０によって形成されるｐチャネルによってＳＢＤ保護領域２０とｐボディ領域６を接続することで、ソース電極１４への短絡抵抗をさらに下げることができ、Ｌ負荷耐量を増加させることが可能となる。
[実施例３] FIG. 2 is a cross-sectional view of an essential part of a high breakdown voltage MOSFET with SBD (hybrid MOSFET) of Example 2 according to the present invention. In the second embodiment, the p body region 6 on the surface of the MOSFET and the SBD protection region 20 are connected by a p-type MOS channel 23 formed immediately below the MOS gates 9 and 10. That is, the negative bias is applied to the gate terminal 2 by configuring the gate insulating film 9 and the gate electrode 10 so that the p body region 6 and the SBD protection region 20 become the source and drain of the p channel MOSFET, respectively. Thus, the p-channel MOSFET can be switched on. As this effect, an NPN transistor exists in this p-channel MOSFET as a parasitic structure due to the n + source region 7, the p body region 6, and the n-type drift region 5 of the substrate. When the parasitic NPN transistors 7, 6, 5 are operated by the charging current when a high voltage is applied to the junction of the p body region 6 during high-speed switching, the entire element of the high breakdown voltage MOSFET with SBD has a withstand voltage. There is a so-called L load withstand mode that cannot be maintained and breaks. In order to reduce this, it is necessary to reduce the current amplification factor of the parasitic NPN transistors 7, 6, and 5. For this purpose, the resistance between the p body region 6 and the n + source region 7 is as low as possible. It is effective to connect with. By connecting the SBD protection region 20 and the p body region 6 by the p channel formed by the MOS gates 9 and 10 as described above, the short-circuit resistance to the source electrode 14 can be further reduced, and the L load withstand capability is increased. It becomes possible to make it.
[Example 3]

図３は、本発明にかかる実施例３のＳＢＤ付き高耐圧ＭＯＳＦＥＴ（ハイブリッド型ＭＯＳＦＥＴ）の要部断面図である。この実施例３では、ＭＯＳＦＥＴの表面のｐボディ領域６の表面とソース電極１４との直接のコンタクトを排除し、ｐボディ領域６とＭＯＳゲート９、１０からなるＭＯＳＦＥＴの表面領域を最小限の面積となるように構成したものである。ｐボディ領域６とソース電極１４との電気的な接続は前記実施例２と同様に、ＳＢＤ保護領域２０とのＭＯＳゲート９、１０により形成されるｐチャネル２３の接続によって実質的に実現させる。この実施例３によれば、従来の図８に示すハイブリッド型ＭＯＳＦＥＴよりも、本発明にかかるＳＢＤ保護領域２０自体は追加領域となってチップ面積の増大につながるものの、ｐボディ領域６からｐ+ボディコンタクト領域８を削減することができるため、全体のチップ面積増大にならない。また、図３では、発明の説明のために参照させる必要から、主たる電流を流す活性領域の典型的な要部領域の断面構造を示しており、ｐボディ領域６の表面とソース電極１４は直接接続されていないが、このｐボディ領域６は図示の切断面以外のどこか一部でソース電極１４とコンタクトする構造にしていてもかまわない。また、別途のｐ型領域によって、ｐボディ領域６の一部でＳＢＤ保護領域２０と接続されていてもかまわない。
[実施例４、５、６] FIG. 3 is a cross-sectional view of an essential part of a high breakdown voltage MOSFET with SBD (hybrid MOSFET) of Example 3 according to the present invention. In the third embodiment, direct contact between the surface of the p body region 6 on the surface of the MOSFET and the source electrode 14 is eliminated, and the surface region of the MOSFET composed of the p body region 6 and the MOS gates 9 and 10 is minimized. It is comprised so that it may become. The electrical connection between the p body region 6 and the source electrode 14 is substantially realized by the connection of the p channel 23 formed by the MOS gates 9 and 10 with the SBD protection region 20 as in the second embodiment. According to this embodiment 3, than the hybrid type MOSFET shown in the prior art of FIG. 8, although the SBD protected area 20 itself according to the present invention leads to an increase in chip area becomes addition region, a p body region 6 p + Since the body contact region 8 can be reduced, the entire chip area is not increased. 3 shows a cross-sectional structure of a typical main region of an active region through which a main current flows because it is necessary to refer to the description of the invention. The surface of the p body region 6 and the source electrode 14 are directly connected to each other. Although not connected, the p body region 6 may have a structure in contact with the source electrode 14 at some part other than the cut surface shown in the drawing. Further, a part of the p body region 6 may be connected to the SBD protection region 20 by a separate p type region.
[Examples 4, 5, and 6]

これまでに説明してきた実施例１、２、３で用いられるハイブリッド型ＭＯＳＦＥＴの半導体材料としては、前述のように、シリコンでもＧａＮやＳｉＣでもかまわないが、ＳｉＣやＧａＮの場合には、特にシリコンよりも高耐圧のデバイスに適用可能という利点がある。ただし、ＧａＮやＳｉＣの場合には、同じ耐圧を得るために必要な基板の抵抗については、著しくシリコンよりも低くすることができるからオン抵抗を小さくすることは容易であるが、デバイス全体の特性改善という観点からみると、ＭＯＳＦＥＴ表面のチャネル抵抗をいかに下げるかが重要となる。
そこで、以下、説明する図４、５、６の実施例４、５、６は、半導体基板としてＧａＮやＳｉＣを用いた場合に、前述の実施例１、２、３のハイブリッド型ＭＯＳＦＥＴの構造をベースに、特性をさらに改善するための構造をそれぞれに順に施したものに相当する。このように、それぞれ順に施した構造部分、すなわち、実施例４、５、６と実施例１、２、３との構造の違う部分は、実施例４、５、６では、基板の表面側に形成されるチャネル領域１１を含むＭＯＳＦＥＴ表面領域が、ｎ型ドリフト領域５の上に堆積されたｐ型エピタキシャル領域２１に形成されている点である。 As described above, the semiconductor material of the hybrid MOSFET used in the first, second, and third embodiments described above may be silicon, GaN, or SiC. However, in the case of SiC or GaN, silicon is particularly preferable. There is an advantage that it can be applied to a device having a higher breakdown voltage. However, in the case of GaN or SiC, the substrate resistance necessary to obtain the same breakdown voltage can be significantly lower than that of silicon, so it is easy to reduce the on-resistance, but the overall device characteristics From the viewpoint of improvement, it is important how to reduce the channel resistance of the MOSFET surface.
Therefore, in the following Examples 4, 5, and 6 in FIGS. 4, 5, and 6, the structures of the hybrid MOSFETs of Examples 1, 2, and 3 described above are used when GaN or SiC is used as the semiconductor substrate. This corresponds to a structure in which the structure for further improving the characteristics is applied to the base in order. In this way, the structural portions applied in sequence, that is, the portions having different structures between the fourth, fifth, and sixth embodiments and the first, second, and third embodiments are formed on the surface side of the substrate in the fourth, fifth, and sixth embodiments. The MOSFET surface region including the channel region 11 to be formed is formed in the p-type epitaxial region 21 deposited on the n-type drift region 5.

一方、前記実施例１、２、３では、ｎ型ドリフト領域５の表面からのイオン注入と熱処理によって形成されたｐ型ボディ領域６の表面層にＭＯＳＦＥＴのチャネル領域１１が形成されている点が異なる。
なぜ、基板の表面側に形成されるチャネル領域１１を含むＭＯＳＦＥＴ表面領域を、新たに堆積したｐ型エピタキシャル領域２１に形成するかについて説明する。ＧａＮやＳｉＣではイオン注入およびその後の活性化熱処理温度が１５００℃以上と非常に高温であってイオン注入時の結晶欠陥、イオン注入後の高温熱処理などにより表面ダメージを受けるので、イオン注入とその後の活性化処理温度が高温で形成されたＭＯＳＦＥＴ領域の表面は、エピタキシャル成長により形成されたＭＯＳＦＥＴ領域表面と比較すると、組成がずれていたり、表面荒れが大きかったり、また多数の結晶欠陥が入っていたりしている。このため、ＭＯＳＦＥＴ表面領域のチャネル領域１１の電気伝導特性に大きな影響が現れ、表面での電子の移動度が著しく低下して、ＭＯＳＦＥＴの抵抗が下がらないという不具合につながるからである。その一方で、ｎ型領域５（ドリフト領域）の形成の際には、前記ｐボディ領域などのｐ型層の形成の場合と比較して、低い温度（＜１５００℃）での活性化が可能であり、前記のような不具合を低減することが可能であり、問題は少ない。 On the other hand, in the first, second, and third embodiments, the MOSFET channel region 11 is formed in the surface layer of the p-type body region 6 formed by ion implantation from the surface of the n-type drift region 5 and heat treatment. Different.
The reason why the MOSFET surface region including the channel region 11 formed on the surface side of the substrate is formed in the newly deposited p-type epitaxial region 21 will be described. In GaN and SiC, the temperature of ion implantation and subsequent activation heat treatment is as high as 1500 ° C. or higher, and surface damage is caused by crystal defects during ion implantation, high temperature heat treatment after ion implantation, etc. Compared to the surface of the MOSFET region formed by epitaxial growth, the surface of the MOSFET region formed at a high activation processing temperature may be out of composition, the surface roughness may be large, or many crystal defects may be included. ing. For this reason, it has a great influence on the electric conduction characteristics of the channel region 11 in the MOSFET surface region, and the mobility of electrons on the surface is remarkably lowered, leading to a problem that the resistance of the MOSFET does not decrease. On the other hand, when forming the n-type region 5 (drift region), activation can be performed at a lower temperature (<1500 ° C.) than when forming a p-type layer such as the p body region. Therefore, it is possible to reduce the above problems and there are few problems.

そこで、問題のあるイオン注入によるｐ型層の形成に代えて、エピタキシャル成長により表面にｐ型領域２１を堆積した後に、ＭＯＳＦＥＴの表面のｐボディ領域となる領域以外のところには、問題の少ないｎ型の不純物をイオン注入してｎ型領域２２を形成する。このようにすることによって、ＭＯＳＦＥＴのチャネル領域１１へのイオン注入や熱的なダメージを最小限に抑えることが可能となる。このことによって、実施例４、５、６ではＭＯＳＦＥＴの表面領域の抵抗を低く抑えられ、素子全体としてもオン抵抗を低く抑えることができる。
以上説明した実施例１〜６において、ｐ型、ｎ型のエピタキシャル領域にはＧａＮの場合にはそれぞれ、マグネシウムおよびシリコンが不純物として導入される。一方のＳｉＣにおいては、ｐ型、ｎ型にはそれぞれアルミニウムまたはボロン、および窒素またはリンが導入される。イオン注入の不純物についても同様である。ｐボディ領域の濃度は表面濃度で１×１０17ｃｍ-3程度、ｎ領域２２もそれとほぼ同程度の濃度であることが望ましい。 Therefore, instead of forming the p-type layer by problematic ion implantation, after depositing the p-type region 21 on the surface by epitaxial growth, there are few problems in the region other than the region that becomes the p body region on the surface of the MOSFET. An n-type region 22 is formed by ion implantation of a type impurity. By doing so, it becomes possible to minimize ion implantation and thermal damage to the channel region 11 of the MOSFET. As a result, in Examples 4, 5, and 6, the resistance of the surface region of the MOSFET can be kept low, and the on-resistance can be kept low for the entire device.
In Examples 1 to 6 described above, magnesium and silicon are introduced as impurities in the p-type and n-type epitaxial regions, respectively, in the case of GaN. In one SiC, aluminum or boron and nitrogen or phosphorus are introduced into the p-type and n-type, respectively. The same applies to impurities for ion implantation. It is desirable that the concentration of the p body region is about 1 × 10 17 cm −3 in terms of surface concentration, and the concentration of the n region 22 is almost the same.

以上のように、本発明にかかる半導体装置は、インバータや電力変換装置に利用されており、近年では自動車などのモーター駆動へも利用される。   As described above, the semiconductor device according to the present invention is used for an inverter and a power converter, and in recent years, it is also used for driving a motor of an automobile or the like.

本発明の実施例１にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 1 of this invention. 本発明の実施例２にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 2 of this invention. 本発明の実施例３にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 3 of this invention. 本発明の実施例４にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 4 of this invention. 本発明の実施例５にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 5 of this invention. 本発明の実施例６にかかるハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the hybrid type MOSFET concerning Example 6 of this invention. 従来のハイブリッド型ＭＯＳＦＥＴの要部断面図である。It is principal part sectional drawing of the conventional hybrid type | mold MOSFET. 従来のハイブリッド型ＭＯＳＦＥＴの異なる要部断面図である。It is principal part sectional drawing from which the conventional hybrid type MOSFET differs.

符号の説明Explanation of symbols

１ ソース端子
２ ゲート端子
５ ドリフト領域
６ ｐボディ領域
７ ｎ+ソース領域
８ ｐ+ボディコンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ ｎ型ＭＯＳチャネル
１２ ショットキー電極
１４ ソース電極
２０ ＳＢＤ保護領域
２１ エピタキシャル成長により形成されたｐボディ領域
２２ イオン注入により形成されたｎ型領域
２３ ｐ型ＭＯＳチャネル
４２ ショットキー接合端部。
1 source terminal 2 gate terminal 5 drift region 6 p body region 7 n + source region 8 p + body contact region 9 gate insulating film 10 gate electrode 11 n-type MOS channel 12 Schottky electrode 14 source electrode 20 SBD protection region 21 by epitaxial growth Formed p body region 22 n-type region formed by ion implantation 23 p-type MOS channel 42 Schottky junction end.

Claims (4)

一導電型ドリフト領域と、該ドリフト領域の表面層に形成される他導電型ボディ領域と、該ボディ領域の表面層に形成される一導電型ソース領域と、前記ソース領域と前記ドリフト領域とにより挟まれる前記ボディ領域の表面にゲート絶縁膜を介して設けられるゲート電極を有し、前記ボディ領域から離間して前記ドリフト領域表面にショットキー接合を形成する電極が設けられ、前記ショットキー接合を形成する電極が前記ソース領域表面と同電位に接続され、かつ前記ショットキー接合を形成する電極の端部が、前記他導電型ボディ領域より浅く且つ前記ボディ領域とは離間して形成される他導電型ショットキー保護領域の一方の端部に接しており、前記ボディ領域と前記ショットキー保護領域の他方の端部とを隔てているドリフト領域の表面が、少なくとも一部の前記ドリフト領域においてゲート絶縁膜を介して載置されるゲート電極により形成されるチャネルにより導電接続されることを特徴とする半導体装置。 One conductivity type drift region, another conductivity type body region formed in the surface layer of the drift region, one conductivity type source region formed in the surface layer of the body region, the source region and the drift region a gate electrode provided through a gate insulating film on a surface of the body region between the electrodes to form a Schottky junction with the drift region surface spaced apart from said body region is provided, the Schottky junction The electrode to be formed is connected to the same potential as the surface of the source region, and the end of the electrode forming the Schottky junction is shallower than the other conductivity type body region and spaced apart from the body region A drift region that is in contact with one end of the conductive Schottky protection region and separates the body region from the other end of the Schottky protection region Surface, the semiconductor device characterized by being conductively connected by a channel formed by the gate electrode to be placed through the gate insulating film at least a portion of the drift region. 主たる電流を流す活性領域において、ソース電極は前記他導電型ボディ領域の表面層に形成されるソース領域の表面にのみ接触することを特徴とする請求項１記載の半導体装置。 In the active region for flowing a main current, the semiconductor device of the source electrode according to claim 1, wherein the contact only the surface of the source region formed in the surface layer of the other conductivity type body region. バンドギャップが２．１ｅＶ以上の半導体結晶を半導体基板材料として用い、該半導体基板の一方の主面に形成される前記ドリフト領域の表面にエピタキシャル成長により形成される前記他導電型ボディ領域を備えていることを特徴とする請求項１または２記載の半導体装置。 A semiconductor crystal having a band gap of 2.1 eV or more is used as a semiconductor substrate material, and the other conductivity type body region formed by epitaxial growth is provided on the surface of the drift region formed on one main surface of the semiconductor substrate. the semiconductor device according to claim 1 or 2, wherein the. バンドギャップが２．１ｅＶ以上の半導体結晶として、ＧａＮ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣの中から選ばれる、いずれかの半導体基板を用いることを特徴とする請求項３記載の半導体装置。 4. The semiconductor device according to claim 3 , wherein any one of the semiconductor substrates selected from GaN, 4H—SiC, 6H—SiC, and 3C—SiC is used as the semiconductor crystal having a band gap of 2.1 eV or more. .
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