JP5991020B2 - Semiconductor device mainly composed of silicon carbide single crystal - Google Patents

Semiconductor device mainly composed of silicon carbide single crystal Download PDF

Info

Publication number
JP5991020B2
JP5991020B2 JP2012114594A JP2012114594A JP5991020B2 JP 5991020 B2 JP5991020 B2 JP 5991020B2 JP 2012114594 A JP2012114594 A JP 2012114594A JP 2012114594 A JP2012114594 A JP 2012114594A JP 5991020 B2 JP5991020 B2 JP 5991020B2
Authority
JP
Japan
Prior art keywords
single crystal
type single
crystal layer
electrode
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012114594A
Other languages
Japanese (ja)
Other versions
JP2013243207A (en
Inventor
佐智子 青井
佐智子 青井
渡辺　行彦
行彦 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Central R&D Labs Inc
Original Assignee
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Central R&D Labs Inc filed Critical Toyota Central R&D Labs Inc
Priority to JP2012114594A priority Critical patent/JP5991020B2/en
Publication of JP2013243207A publication Critical patent/JP2013243207A/en
Application granted granted Critical
Publication of JP5991020B2 publication Critical patent/JP5991020B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書では、トレンチゲート電極でオン・オフを切換えるスイッチング素子が形成されている範囲と、トレンチショットキー電極を利用するダイオードが形成されている範囲をあわせ持っており、炭化珪素単結晶を主材料とする半導体装置を開示する。   In this specification, there is a range in which a switching element for switching on and off is formed by a trench gate electrode and a range in which a diode using a trench Schottky electrode is formed, and a silicon carbide single crystal is mainly used. A semiconductor device as a material is disclosed.

高い絶縁破壊強度を持っている炭化珪素単結晶を主材料とする半導体装置が知られている。その半導体装置の一種に、トレンチゲート電極を備えており、トレンチゲート電極に印加する電圧を切換えることによってオン状態とオフ状態を切換えるスイッチング素子が形成されている半導体装置が知られている。さらに、スイッチング素子がオフされたときに生じる還流電流が流れることを許容するダイオードを併せ持っている半導体装置が知られている。上記の半導体装置の一例が、特許文献１の第８〜第１０実施例に記載されている（段落０１２２〜０１７３、図５０〜６８）。
上記の半導体装置は、スイッチング素子のドレイン電極がダイオードのカソード電極を兼用し、スイッチング素子のソース電極がダイオードのアノード電極を兼用する。上記の半導体装置では、ドレイン電位がソース電位よりも高い状態ではスイッチング素子がスイッチング機能を発揮し、スイッチング素子がオンであればドレインとソース間に電流が流れ、スイッチング素子がオフであればドレインとソース間に電流が流れることを阻止するとともに、ソース電位がドレイン電位よりも高い状態ではダイオードに順方向電流が流れるという特性が求められる。
上記の半導体装置の場合、スイッチング素子がオフであればドレインとソース間の電圧差が大きくてもドレインとソース間に電流が流れることを阻止する必要がある。本明細書では、スイッチング素子がオフであるにも係らず、オフ状態が敗れてドレインとソース間に電流が流れてしまう際のドレインとソース間の電圧差を耐圧という。スイッチング素子でオン・オフする回路に加えられる電圧が増大しており、半導体装置に必要とされる耐圧が増大している。 2. Description of the Related Art A semiconductor device using a silicon carbide single crystal having a high dielectric breakdown strength as a main material is known. One type of semiconductor device is a semiconductor device that includes a trench gate electrode and is formed with a switching element that switches between an on state and an off state by switching a voltage applied to the trench gate electrode. Further, a semiconductor device is known that also has a diode that allows a reflux current generated when the switching element is turned off to flow. An example of the above semiconductor device is described in Examples 8 to 10 of Patent Document 1 (paragraphs 0122 to 0173 and FIGS. 50 to 68).
In the above semiconductor device, the drain electrode of the switching element also serves as the cathode electrode of the diode, and the source electrode of the switching element also serves as the anode electrode of the diode. In the semiconductor device described above, the switching element exhibits a switching function when the drain potential is higher than the source potential. When the switching element is on, a current flows between the drain and the source, and when the switching element is off, the drain In addition to preventing current from flowing between the sources, the diode is required to have a characteristic that a forward current flows through the diode when the source potential is higher than the drain potential.
In the case of the above semiconductor device, if the switching element is off, it is necessary to prevent a current from flowing between the drain and the source even if the voltage difference between the drain and the source is large. In this specification, the voltage difference between the drain and the source when the off state is lost and a current flows between the drain and the source even though the switching element is off is referred to as a breakdown voltage. The voltage applied to the circuit that is turned on / off by the switching element is increasing, and the withstand voltage required for the semiconductor device is increasing.

特開２００９−３０２５１０号公報JP 2009-302510 A

特許文献１の半導体装置でオン・オフできる電圧がなおも不十分であり、半導体装置をオフにしておいてもドレイン電圧を上げていくとドレイン電流が増大してしまう。本明細書では、半導体装置の耐圧を上昇させ、半導体装置をオフにしておけば、ドレイン電圧を上げてもドレイン電流が増大しない半導体装置を実現する技術を開示する。   The voltage that can be turned on and off in the semiconductor device of Patent Document 1 is still insufficient, and the drain current increases if the drain voltage is increased even when the semiconductor device is turned off. This specification discloses a technique for realizing a semiconductor device in which the drain current does not increase even if the drain voltage is increased if the breakdown voltage of the semiconductor device is increased and the semiconductor device is turned off.

半導体装置の耐圧を上昇させるために、半導体装置をオフにしておいてもドレイン電圧を上げていくとドレイン電流が増大してしまう原因を研究した。その結果、ショットキー電極の周囲に位置するｎ型単結晶層（いわゆる耐圧層として機能する層）内に電界集中領域が形成され、その電界集中領域でアバランシェブレークダウンが発生し、そのためにドレイン電流が増大することが判明した。本明細書で開示する半導体装置は、アバランシェブレークダウンの発生を防止する手段を備えている。   In order to increase the breakdown voltage of the semiconductor device, the reason why the drain current increases when the drain voltage is increased even when the semiconductor device is turned off was studied. As a result, an electric field concentration region is formed in an n-type single crystal layer (a layer that functions as a so-called breakdown voltage layer) located around the Schottky electrode, and an avalanche breakdown occurs in the electric field concentration region. Was found to increase. The semiconductor device disclosed in this specification includes means for preventing the occurrence of avalanche breakdown.

本明細書で開示する半導体装置は、炭化珪素のｎ型単結晶層と、ｎ型単結晶層上に積層されている炭化珪素のｐ型単結晶層を備えている。また、ｐ型単結晶層の表面からｐ型単結晶層を貫通してｎ型単結晶層に達しているとともにゲート絶縁膜でｎ型単結晶層とｐ型単結晶層から絶縁されているトレンチゲート電極と、ゲート絶縁膜を介してトレンチゲート電極に対向するとともにｐ型単結晶層でｎ型単結晶層から分離された位置に形成されている炭化珪素のｎ型単結晶領域を備えている。さらに、ｐ型単結晶層の表面からｐ型単結晶層を貫通してｎ型単結晶層に達しているトレンチショットキー電極と、トレンチショットキー電極の外形が屈曲している範囲に対向する領域のｎ型単結晶層内に形成されている炭化珪素のｐ型単結晶領域を備えている。
なお、ここでいうｎ型の表現は不純物濃度に限定されるものでない。いわゆるｎ−型からｎ＋型を総称するものである。ｐ型についても同様である。 The semiconductor device disclosed in this specification includes an n-type single crystal layer of silicon carbide and a p-type single crystal layer of silicon carbide stacked on the n-type single crystal layer. Further, the trench penetrates the p-type single crystal layer from the surface of the p-type single crystal layer to reach the n-type single crystal layer and is insulated from the n-type single crystal layer and the p-type single crystal layer by the gate insulating film. A gate electrode and an n-type single crystal region of silicon carbide formed at a position facing the trench gate electrode through a gate insulating film and separated from the n-type single crystal layer by a p-type single crystal layer . Furthermore, a trench Schottky electrode penetrating the p-type single crystal layer from the surface of the p-type single crystal layer and reaching the n-type single crystal layer, and a region facing a range where the outer shape of the trench Schottky electrode is bent A p-type single crystal region of silicon carbide formed in the n-type single crystal layer.
Note that the n-type expression here is not limited to the impurity concentration. It is a general term for so-called n − type to n + type. The same applies to the p-type.

トレンチゲート電極とｎ型単結晶領域が形成されている範囲では、ｎ型単結晶領域がソース領域となり、ｐ型単結晶層がボディ層となり、ｎ型単結晶層が耐圧層となり、トレンチゲート電極の電位によって、トレンチゲート電極に対向する範囲のｐ型単結晶領域内に反転領域が形成される状態と反転領域が形成されない状態が切換えられる。ｎ型のソース領域とｎ型の耐圧層の間が導通状態と非導通状態の間で切換えられるスイッチング素子領域となる。
トレンチショットキー電極とｎ型単結晶層が形成されている範囲では、ショットキーダイオードが形成され、アノード電極を兼用するソース電極にカソード電極を兼用するドレイン電極よりも高電位が印加されると、順方向電流が流れる。ドレイン電極にソース電極によりも高電位が印加された場合は、トレンチショットキー電極とｎ型単結晶層の間に電流が流れるのを阻止する。
ｎ型単結晶層内にｐ型単結晶領域が形成されていない場合、ドレイン電極に高電位が印加されると、ドレイン電流が増大する。研究の結果、前記したように、ドレイン電極に高電位が印加されると、ショットキー電極の周囲に位置するｎ型単結晶層内に電界集中領域が形成され、その電界集中領域でアバランシェブレークダウンが発生し、そのためにドレイン電流が増大することが判明した。特に、トレンチショットキー電極の外形が屈曲している範囲（トレンチショットキー電極の側面から底面に屈曲するような範囲）に対向する領域のｎ型単結晶層内に、電界集中領域が形成されることが判明した。
本明細書に開示する半導体装置では、トレンチショットキー電極の外形が屈曲している範囲に対向する領域のｎ型単結晶層内にｐ型単結晶領域が形成されている。上記の位置にｐ型単結晶領域が形成されていると電界集中が緩和され、アバランシェブレークダウンの発生が抑制される。この結果、ドレイン電極に高電位が印加されても、アバランシェブレークダウンが発生せず、ドレイン電流は増大しない。
本明細書に開示する半導体装置では、ｎ型単結晶層内にｐ型単結晶領域を形成しているので、半導体装置をオフにしておけば、ドレイン電圧を上げてもドレイン電流が増大しない。半導体装置の耐圧を高めることができる。 In the range where the trench gate electrode and the n-type single crystal region are formed, the n-type single crystal region becomes the source region, the p-type single crystal layer becomes the body layer, the n-type single crystal layer becomes the breakdown voltage layer, and the trench gate electrode With this potential, the state where the inversion region is formed in the p-type single crystal region in the range facing the trench gate electrode and the state where the inversion region is not formed are switched. A switching element region that is switched between a conductive state and a non-conductive state is formed between the n-type source region and the n-type breakdown voltage layer.
In the range where the trench Schottky electrode and the n-type single crystal layer are formed, when a Schottky diode is formed and a higher potential is applied to the source electrode also serving as the anode electrode than the drain electrode also serving as the cathode electrode, A forward current flows. When a higher potential is applied to the drain electrode than the source electrode, current is prevented from flowing between the trench Schottky electrode and the n-type single crystal layer.
When the p-type single crystal region is not formed in the n-type single crystal layer, the drain current increases when a high potential is applied to the drain electrode. As a result of research, as described above, when a high potential is applied to the drain electrode, an electric field concentration region is formed in the n-type single crystal layer around the Schottky electrode, and an avalanche breakdown occurs in the electric field concentration region. It has been found that the drain current increases for this reason. In particular, an electric field concentration region is formed in the n-type single crystal layer in a region facing the range where the outer shape of the trench Schottky electrode is bent (the range where the trench Schottky electrode is bent from the side surface to the bottom surface). It has been found.
In the semiconductor device disclosed in this specification, a p-type single crystal region is formed in an n-type single crystal layer in a region facing the range where the outer shape of the trench Schottky electrode is bent. When the p-type single crystal region is formed at the above position, the electric field concentration is relaxed and the occurrence of avalanche breakdown is suppressed. As a result, even when a high potential is applied to the drain electrode, no avalanche breakdown occurs and the drain current does not increase.
In the semiconductor device disclosed in this specification, since the p-type single crystal region is formed in the n-type single crystal layer, if the semiconductor device is turned off, the drain current does not increase even if the drain voltage is increased. The breakdown voltage of the semiconductor device can be increased.

トレンチショットキー電極の底面がトレンチゲート電極の底面よりも浅いことが好ましい。
半導体装置がオフされている状態では、トレンチゲート電極が形成されている範囲内のｎ型単結晶層とｐ型単結晶層の界面からｎ型単結晶内に空乏層が広がる。トレンチショットキー電極の底面がトレンチゲート電極の底面よりも浅いと、その空乏層がトレンチショットキー電極の下方に向けて滑らかに伸び、アバランシェブレークダウンの防止に有利に作用する。 The bottom surface of the trench Schottky electrode is preferably shallower than the bottom surface of the trench gate electrode.
In the state where the semiconductor device is turned off, a depletion layer spreads in the n-type single crystal from the interface between the n-type single crystal layer and the p-type single crystal layer in the range where the trench gate electrode is formed. If the bottom surface of the trench Schottky electrode is shallower than the bottom surface of the trench gate electrode, the depletion layer smoothly extends downward from the trench Schottky electrode, which advantageously works to prevent avalanche breakdown.

トレンチショットキー電極の底面は、ｐ型単結晶層の底面に一致していてもいし、それより深くてもよい。
この場合、トレンチショットキー電極は直接にｎ型単結晶層に接する。安定したショットキー効果が得られる。 The bottom surface of the trench Schottky electrode may coincide with the bottom surface of the p-type single crystal layer or may be deeper than that.
In this case, the trench Schottky electrode is in direct contact with the n-type single crystal layer. A stable Schottky effect can be obtained.

ｐ型単結晶領域が、トレンチゲート電極の底面よりも浅いレベルから深いレベルに亘っていることが好ましい。この場合、トレンチゲート電極が存在する範囲内のｎ型単結晶層に形成されている空乏層が、ｐ型単結晶領域の下方に向けて伸び、アバランシェブレークダウンの防止に有利に作用する。   It is preferable that the p-type single crystal region extends from a shallow level to a deeper level than the bottom surface of the trench gate electrode. In this case, the depletion layer formed in the n-type single crystal layer in the range where the trench gate electrode exists extends toward the lower side of the p-type single crystal region, which advantageously works to prevent avalanche breakdown.

１チップを平面視したときに、トレンチゲート電極の合計面積がトレンチショットキー電極の合計面積よりも広いことが好ましい。
ショットキーダイオードの特性は、主としてドレイン電極（カソード電極を兼用している）の面積で決まる。トレンチショットキー電極の形成面積は、ショットキーダイオードの特性にあまり影響しない。一方、スイッチング素子の特性は、トレンチゲート電極の形成面積によって大きく影響される。そこで、１チップの面積が限られている場合、スイッチング素子とダイオードの特性を両立させるには、トレンチゲート電極の形成面積を広くとり、トレンチショットキー電極の形成面積を狭く取るのが有利である。すなわち、トレンチゲート電極の合計面積がトレンチショットキー電極の合計面積よりも広いことが好ましい。 When one chip is viewed in plan, the total area of the trench gate electrodes is preferably larger than the total area of the trench Schottky electrodes.
The characteristics of the Schottky diode are mainly determined by the area of the drain electrode (also used as the cathode electrode). The formation area of the trench Schottky electrode does not significantly affect the characteristics of the Schottky diode. On the other hand, the characteristics of the switching element are greatly influenced by the formation area of the trench gate electrode. Therefore, when the area of one chip is limited, it is advantageous to increase the formation area of the trench gate electrode and reduce the formation area of the trench Schottky electrode in order to make the characteristics of the switching element and the diode compatible. . That is, the total area of the trench gate electrode is preferably larger than the total area of the trench Schottky electrode.

本明細書に記載する技術によると、トレンチショットキー電極の外形が屈曲している範囲に対向する領域のｎ型単結晶層内にｐ型単結晶領域が形成されているために、スイッチング素子がオフ状態にあるときにトレンチショットキー電極の周囲に存在しているｎ型単結晶層内に形成される電界集中が緩和され、アバランシェブレークダウンの発生が抑制される。炭化珪素の高い絶縁破壊電界を活用して半導体装置の耐圧を高めることができる。   According to the technique described in this specification, the p-type single crystal region is formed in the n-type single crystal layer in the region facing the range where the outer shape of the trench Schottky electrode is bent. The electric field concentration formed in the n-type single crystal layer existing around the trench Schottky electrode when in the off state is alleviated, and the occurrence of avalanche breakdown is suppressed. The breakdown voltage of the semiconductor device can be increased by utilizing the high breakdown electric field of silicon carbide.

実施例１の半導体装置の一部断面図。2 is a partial cross-sectional view of the semiconductor device of Example 1. FIG. 実施例１の半導体装置の平面図。FIG. 3 is a plan view of the semiconductor device according to the first embodiment. 実施例１の半導体装置の断面図に電界分布を加筆した図。FIG. 4 is a diagram in which an electric field distribution is added to the cross-sectional view of the semiconductor device of Example 1. ドレイン電圧とドレイン電流の関係を示す図。The figure which shows the relationship between drain voltage and drain current. 図４の拡大図。The enlarged view of FIG. 実施例２の半導体装置の一部断面図。FIG. 10 is a partial cross-sectional view of the semiconductor device of Example 2. 実施例２の半導体装置の平面図。FIG. 6 is a plan view of the semiconductor device according to the second embodiment. 実施例３の半導体装置の平面図。FIG. 6 is a plan view of a semiconductor device according to Example 3. 実施例３の半導体装置の構造を立体的に示す図。3 is a diagram three-dimensionally illustrating the structure of a semiconductor device of Example 3. FIG. 実施例４の半導体装置の平面図。FIG. 6 is a plan view of a semiconductor device according to a fourth embodiment. 実施例５の半導体装置の平面図。FIG. 10 is a plan view of a semiconductor device according to a fifth embodiment.

下記で説明する実施例の主要な特長を以下に例示する。各特長は、他の特徴と組み合わせることで利点を発揮する他、その特徴自体で独立した利点を発揮する。
（特長１）ソース電極がアノード電極を兼用し、ドレイン電極がカソード電極を兼用している。
（特徴２）ソース電極が、ボディコンタクト領域を介してボディ層に導通し、ソース領域に導通し、ショットキー電極に導通している。
（特徴３）ショットキー電極は、側面と底面を持つ柱状であり、側面から底面に移行する境界に沿って、ｐ型単結晶領域が形成されている。
（特徴４）特徴３のｐ型単結晶領域に加えて、ショットキー電極の底面に接する（側面には接しない）ｐ型単結晶領域が形成されている。 The main features of the embodiments described below are exemplified below. Each feature exhibits advantages by combining with other features, and also exhibits independent advantages by the features themselves.
(Feature 1) The source electrode also serves as the anode electrode, and the drain electrode also serves as the cathode electrode.
(Feature 2) The source electrode is electrically connected to the body layer through the body contact region, is electrically connected to the source region, and is electrically connected to the Schottky electrode.
(Feature 3) The Schottky electrode has a columnar shape having a side surface and a bottom surface, and a p-type single crystal region is formed along a boundary that transitions from the side surface to the bottom surface.
(Feature 4) In addition to the p-type single crystal region of Feature 3, a p-type single crystal region in contact with the bottom surface of the Schottky electrode (not in contact with the side surface) is formed.

図１は、実施例１の半導体装置の断面図の一部を示している。図示のＡの範囲を単位とし、その単位が図示の左右方向に複数単位繰り返されている。参照符号１０はドレイン電極（カソード電極を兼用している）、８はｎ＋型単結晶層、６はｎ−型単結晶層、２４はｐ−型単結晶領域、４はｐ−型単結晶層、１４はｐ＋型単結晶領域、１６はｎ＋型単結晶領域、２２はゲート絶縁膜、２０はトレンチゲート電極、１８は層間絶縁膜、１２はトレンチショットキー電極、２はソース電極（アノード電極を兼用している）である。上記の単結晶層と単結晶領域は、炭化珪素の単結晶で形成されている。ｐ型単結晶層４は、ｎ型単結晶層６上に積層されている。
トレンチゲート電極２０は、ｐ型単結晶層４の表面からｐ型単結晶層４を貫通してｎ型単結晶層６に達している。トレンチゲート電極２０は、ゲート絶縁膜２２によって、ｎ型単結晶層６とｐ型単結晶層４から絶縁されている。
ショットキー電極１２も、ｐ型単結晶層４の表面からｐ型単結晶層４を貫通してｎ型単結晶層６に達している。ショットキー電極１２は絶縁層で被覆されていない。
ｎ型単結晶領域１６は、絶縁膜２２を介してトレンチゲート電極２０に対向するとともに、ｐ型単結晶層４でｎ型単結晶層６から分離された位置に形成されている。 FIG. 1 illustrates a part of a cross-sectional view of the semiconductor device according to the first embodiment. The range of A shown in the figure is used as a unit, and the unit is repeated a plurality of units in the horizontal direction shown in the drawing. Reference numeral 10 is a drain electrode (also serving as a cathode electrode), 8 is an n + type single crystal layer, 6 is an n − type single crystal layer, 24 is a p − type single crystal region, and 4 is a p − type single crystal. 14 is a p + type single crystal region, 16 is an n + type single crystal region, 22 is a gate insulating film, 20 is a trench gate electrode, 18 is an interlayer insulating film, 12 is a trench Schottky electrode, 2 is a source electrode ( It also serves as the anode electrode). The single crystal layer and the single crystal region are formed of a single crystal of silicon carbide. The p-type single crystal layer 4 is stacked on the n-type single crystal layer 6.
Trench gate electrode 20 penetrates p-type single crystal layer 4 from the surface of p-type single crystal layer 4 and reaches n-type single crystal layer 6. Trench gate electrode 20 is insulated from n-type single crystal layer 6 and p-type single crystal layer 4 by gate insulating film 22.
The Schottky electrode 12 also reaches the n-type single crystal layer 6 through the p-type single crystal layer 4 from the surface of the p-type single crystal layer 4. Schottky electrode 12 is not covered with an insulating layer.
The n-type single crystal region 16 is opposed to the trench gate electrode 20 through the insulating film 22 and is formed at a position separated from the n-type single crystal layer 6 by the p-type single crystal layer 4.

通常は、ドレイン電極１０に高電位を印加し、ソース電極２を負荷を介して接地する。この状態では、ｎ型単結晶層６とショットキー電極１２間で電流が流れない。トレンチゲート電極２０の電位がローであれば、ｎ型単結晶領域１６とｎ型単結晶層６の間がｐ型単結晶層４で絶縁される。トレンチゲート電極２０の電位がハイであれば、ｐ型単結晶層４のトレンチゲート電極２０に対向する部分がｎ型に反転し、ｎ型単結晶領域１６とｎ型単結晶層６の間が導通する。ｎ型単結晶領域１６とトレンチゲート電極２０が形成されている範囲Bに形成されている半導体構造は、スイッチング素子（ＭＯＳＦＥＴ）として動作する。ｎ型単結晶領域１６はソース領域として機能し、p型単結晶領域１４はボディコンタクト領域として機能し、p型単結晶層４はボディ層として機能し、ｎ型単結晶層６はドリフト層（耐圧層）として機能し、ｎ型単結晶層８はドレインコンタクト層として機能する。
スイッチング素子で電流をオン・オフする負荷が誘導成分を持っている場合、スイッチング素子で電流をオフしたときに負荷の誘導成分によってソース電極（アノード電極）２にドレイン電極（カソード電極）１０よりも高電位が印加されることがある。この場合、ソース電極（アノード電極）２とドレイン電極（カソード電極）１０の間で電流が流れる。トレンチショットキー電極１２が形成されてｐ型単結晶層４が除去されている範囲Ｃに形成されている半導体構造は、ショットキーダイオードとして動作する。ショットキーダイオードが、素子に過大な電圧が印加されることを防止する。 Usually, a high potential is applied to the drain electrode 10 and the source electrode 2 is grounded via a load. In this state, no current flows between the n-type single crystal layer 6 and the Schottky electrode 12. When the potential of the trench gate electrode 20 is low, the n-type single crystal region 16 and the n-type single crystal layer 6 are insulated by the p-type single crystal layer 4. If the potential of the trench gate electrode 20 is high, the portion of the p-type single crystal layer 4 facing the trench gate electrode 20 is inverted to the n-type, and the gap between the n-type single crystal region 16 and the n-type single crystal layer 6 is Conduct. The semiconductor structure formed in the range B where the n-type single crystal region 16 and the trench gate electrode 20 are formed operates as a switching element (MOSFET). The n-type single crystal region 16 functions as a source region, the p-type single crystal region 14 functions as a body contact region, the p-type single crystal layer 4 functions as a body layer, and the n-type single crystal layer 6 has a drift layer ( The n-type single crystal layer 8 functions as a drain contact layer.
When the load for turning on / off the current by the switching element has an inductive component, the source electrode (anode electrode) 2 is more than the drain electrode (cathode electrode) 10 by the inductive component of the load when the current is turned off by the switching element. A high potential may be applied. In this case, a current flows between the source electrode (anode electrode) 2 and the drain electrode (cathode electrode) 10. The semiconductor structure formed in the range C in which the trench Schottky electrode 12 is formed and the p-type single crystal layer 4 is removed operates as a Schottky diode. The Schottky diode prevents an excessive voltage from being applied to the element.

ドレイン電極１０が高電位であり、ソース電極２が接地されており、トレンチゲート電極２０の電位がローである場合、ｐ型単結晶層４とｎ型単結晶層６の界面からｎ型単結晶層６に空乏層が広がり、その空乏層が耐圧を上昇させる。その場合、ｎ型単結晶層６内に電界が発達する。ドレイン電極１０の電位が上昇するほど、ｎ型単結晶層６内の電界集中が顕著になる。
電界が集中し過ぎると、電界集中箇所でアバランシェブレークダウンが発生し、ドレイン電流が増大する。ドレイン電極１０の電位が上昇すると、スイッチング素子がオフ状態を維持できなくなる。研究の結果、ショットキー電極１２の側面と底面が接する位置、すなわちショットキー電極１２の外形が屈曲する範囲の近傍に位置するｎ型単結晶層６内に電界集中が発達してアバランシェブレークダウンが発生することが判明した。
図３のＸは、電界集中が発達してアバランシェブレークダウンが発生する位置を示している。 When the drain electrode 10 is at a high potential, the source electrode 2 is grounded, and the potential of the trench gate electrode 20 is low, an n-type single crystal is formed from the interface between the p-type single crystal layer 4 and the n-type single crystal layer 6. A depletion layer spreads in the layer 6 and the depletion layer increases the breakdown voltage. In that case, an electric field develops in the n-type single crystal layer 6. As the potential of the drain electrode 10 increases, the electric field concentration in the n-type single crystal layer 6 becomes more prominent.
If the electric field is excessively concentrated, an avalanche breakdown occurs at the electric field concentration point, and the drain current increases. When the potential of the drain electrode 10 rises, the switching element cannot maintain the off state. As a result of research, electric field concentration develops in the position where the side surface and bottom surface of the Schottky electrode 12 are in contact, that is, in the vicinity of the range where the outer shape of the Schottky electrode 12 is bent, and avalanche breakdown occurs. It was found to occur.
X in FIG. 3 indicates a position where electric field concentration develops and avalanche breakdown occurs.

本実施例では、上記現象の発生を防止するために、ｎ型単結晶層６内にｐ型単結晶領域２４が形成されている。ｐ型単結晶領域２４は、ショットキー電極１２の側面と底面が接する位置の近傍に形成されており、側面と底面が接する位置を覆っている。図３のＸの位置を含むようにｐ型単結晶領域２４が形成されている。ｐ型単結晶領域２４の不純物濃度は、ｐ−型単結晶層４の不純物濃度と同等またはｐ−型単結晶層４よりも若干濃いことが好ましい。
ｐ型単結晶層２４が上記の位置に形成されていると、図３に示した電界集中の発達が抑制され、アバランシェブレークダウンの発生を防止できる。 In this embodiment, a p-type single crystal region 24 is formed in the n-type single crystal layer 6 in order to prevent the above phenomenon from occurring. The p-type single crystal region 24 is formed in the vicinity of the position where the side surface and the bottom surface of the Schottky electrode 12 are in contact with each other, and covers the position where the side surface and the bottom surface are in contact with each other. A p-type single crystal region 24 is formed so as to include the position X in FIG. The impurity concentration of the p-type single crystal region 24, p - type single-impurity concentration in the crystal layer 4 is equal to or p - is preferably slightly darker than type single crystal layer 4.
When the p-type single crystal layer 24 is formed at the above position, the development of the electric field concentration shown in FIG. 3 is suppressed, and the occurrence of avalanche breakdown can be prevented.

本実施例では、後記の順で深くなっている。
ａ）ｐ型単結晶層４とｎ型単結晶層６の境界ａ（ｐ型単結晶領域２４の最浅部）
ｂ）トレンチショットキー電極１２とｎ型単結晶層６の境界ｂ
ｃ）トレンチゲート電極２０とｎ型単結晶層６の境界ｃ（絶縁膜２２の膜厚は薄い）
ｄ）ｐ型単結晶領域２４の最深部。
レベルｂがレベルｃよりも浅く、レベルｄがレベルｃよりも深いと、ｐ型単結晶層４とｎ型単結晶層６の境界からｎ型単結晶層６内に広がる空乏層が、ｐ型単結晶領域２４とトレンチショットキー電極１２の下方に向けて広く広がる。これもまた、図３に示した電界集中の発達を抑制する。 In this embodiment, the depth increases in the following order.
a) Boundary a between p-type single crystal layer 4 and n-type single crystal layer 6 (the shallowest part of p-type single crystal region 24)
b) Boundary b between trench Schottky electrode 12 and n-type single crystal layer 6
c) Boundary c between trench gate electrode 20 and n-type single crystal layer 6 (thickness of insulating film 22 is thin)
d) The deepest part of the p-type single crystal region 24.
When level b is shallower than level c and level d is deeper than level c, a depletion layer extending from the boundary between p-type single crystal layer 4 and n-type single crystal layer 6 into n-type single crystal layer 6 becomes p-type. Widely spreads below the single crystal region 24 and the trench Schottky electrode 12. This also suppresses the development of the electric field concentration shown in FIG.

図４のカーブＣ１は、本実施例の半導体装置による場合の、ドレイン電圧（ソース電極２は接地されている）と、ドレイン電極１０とソース電極２間に流れる電流（ドレイン電流）の関係を示している。ドレイン電圧が１０００ボルト以上となってもドレイン電流は増大しない。高い耐圧を備えていることが確認される。
図４のカーブＣ２とＣ３は、ｐ型単結晶領域２４が形成されていない場合のドレイン電圧とドレイン電流の関係を示している。カーブＣ３は、トレンチショットキー電極１２とｎ型単結晶層６の境界ｂがトレンチゲート電極２０とｎ型単結晶層６の境界ｃよりも深い場合の結果を示している。カーブＣ２は、トレンチショットキー電極１２とｎ型単結晶層６の境界ｂがトレンチゲート電極２０とｎ型単結晶層６の境界ｃと等しい場合の結果を示している。図５は、図４のＶの範囲の横軸を拡大した図を示している。カーブＣ３の場合、ドレイン電圧が１００ボルト以下でドレイン電流が増大してしまう。トレンチショットキー電極１２とｎ型単結晶層６の境界ｂがトレンチゲート電極２０とｎ型単結晶層６の境界ｃよりも深いと、耐圧が低下することがわかる。カーブＣ２でも、ドレイン電圧が２００ボルト以下でドレイン電流が増大してしまう。ｐ型単結晶領域２４が形成されていないと、半導体装置の耐圧が確保されないことが確認される。 A curve C1 in FIG. 4 shows the relationship between the drain voltage (the source electrode 2 is grounded) and the current flowing between the drain electrode 10 and the source electrode 2 (drain current) in the case of the semiconductor device of this embodiment. ing. Even if the drain voltage becomes 1000 volts or more, the drain current does not increase. It is confirmed that it has a high pressure resistance.
Curves C2 and C3 in FIG. 4 show the relationship between the drain voltage and the drain current when the p-type single crystal region 24 is not formed. A curve C3 shows the result when the boundary b between the trench Schottky electrode 12 and the n-type single crystal layer 6 is deeper than the boundary c between the trench gate electrode 20 and the n-type single crystal layer 6. Curve C2 shows the result when the boundary b between the trench Schottky electrode 12 and the n-type single crystal layer 6 is equal to the boundary c between the trench gate electrode 20 and the n-type single crystal layer 6. FIG. 5 shows an enlarged view of the horizontal axis in the range V in FIG. In the case of the curve C3, the drain current increases when the drain voltage is 100 volts or less. It can be seen that the breakdown voltage decreases when the boundary b between the trench Schottky electrode 12 and the n-type single crystal layer 6 is deeper than the boundary c between the trench gate electrode 20 and the n-type single crystal layer 6. Even in the curve C2, the drain current increases when the drain voltage is 200 volts or less. It is confirmed that the breakdown voltage of the semiconductor device is not ensured if the p-type single crystal region 24 is not formed.

図２は、トレンチゲート電極２０とトレンチショットキー電極１２の存在高さにおける半導体装置（１チップ分の）の平面図を示している。トレンチゲート電極２０とトレンチショットキー電極１２が交互に出現する列が２列用意されている。参照番号２６は、１チップ分の半導体基板の輪郭であり、２８は素子領域と周辺領域の境界であり、３０はゲートパッドである。ゲートパッド３０は、トレンチゲート電極２０に接続されている。トレンチゲート電極２０とトレンチショットキー電極１２の存在範囲には、ソース電極２が形成されている。ソース電極２とトレンチゲート電極２０は層間絶縁膜１８で絶縁されている。   FIG. 2 is a plan view of the semiconductor device (for one chip) at the height at which the trench gate electrode 20 and the trench Schottky electrode 12 exist. Two columns in which the trench gate electrode 20 and the trench Schottky electrode 12 appear alternately are prepared. Reference numeral 26 is the outline of the semiconductor substrate for one chip, 28 is the boundary between the element region and the peripheral region, and 30 is the gate pad. The gate pad 30 is connected to the trench gate electrode 20. A source electrode 2 is formed in the area where the trench gate electrode 20 and the trench Schottky electrode 12 exist. The source electrode 2 and the trench gate electrode 20 are insulated by an interlayer insulating film 18.

ショットキーダイオードの特性は、主としてドレイン電極（カソード電極を兼用している）１０の面積で決まる。トレンチショットキー電極の形成面積（図１のＣの範囲の面積）は、ショットキーダイオードの特性にあまり影響しない。一方、スイッチング素子の特性は、トレンチゲート電極の形成面積（図１のＢの範囲の面積）によって大きく影響される。そこで、１チップの面積が限られている場合、スイッチング素子とダイオードの特性を両立させるには、トレンチゲート電極の形成範囲（図１のＢの範囲）の面積を広くとり、トレンチショットキー電極の形成範囲（図１のＣ範囲）の面積を狭く取るのが有利である。   The characteristics of the Schottky diode are mainly determined by the area of the drain electrode (also serving as the cathode electrode) 10. The formation area of the trench Schottky electrode (area in the range of C in FIG. 1) does not significantly affect the characteristics of the Schottky diode. On the other hand, the characteristics of the switching element are greatly influenced by the formation area of the trench gate electrode (area in the range B in FIG. 1). Therefore, when the area of one chip is limited, in order to make the characteristics of the switching element and the diode compatible, the area of the trench gate electrode formation range (range B in FIG. 1) is increased, and the trench Schottky electrode It is advantageous to reduce the area of the formation range (C range in FIG. 1).

図６と図７の実施例は、８本のトレンチゲート電極２０の両サイドに、トレンチショットキー電極１２を形成した実施例を示している。図１に示した場合よりも、トレンチゲート電極の形成範囲（図１のＢの範囲）の面積が広く、トレンチショットキー電極の形成範囲（図１のＣの範囲）の面積が狭い。それでも、ショットキーダイオードに必要な特性を確保することができ、スイッチング素子の特性を改善することができる。トレンチゲート電極の形成範囲（図１のＢの範囲）の面積と、トレンチショットキー電極の形成範囲（図１のＣの範囲）の面積の比は、ショットキーダイオードに必要な特性とスイッチング素子に必要な特性から、適値に調整することができる。   The embodiment of FIGS. 6 and 7 shows an embodiment in which trench Schottky electrodes 12 are formed on both sides of the eight trench gate electrodes 20. Compared to the case shown in FIG. 1, the area of the trench gate electrode formation range (range B in FIG. 1) is larger and the area of the trench Schottky electrode formation range (range C in FIG. 1) is narrower. Nevertheless, the characteristics required for the Schottky diode can be ensured, and the characteristics of the switching element can be improved. The ratio of the area of the formation range of the trench gate electrode (range B in FIG. 1) to the area of the formation range of the trench Schottky electrode (range C in FIG. 1) is the characteristic required for the Schottky diode and the switching element. It can be adjusted to an appropriate value from the required characteristics.

トレンチショットキー電極１２の底面が広い場合、図６に示すように、トレンチショットキー電極１２の底面に沿って、断続的に、複数個のｐ型単結晶領域２４ａ，２４ｂ，２４ｃ・・・を形成することが有用である。この場合、トレンチショットキー電極１２の底面に沿った広い範囲において、電界集中が発達するのを防止することができる。   When the bottom surface of the trench Schottky electrode 12 is wide, a plurality of p-type single crystal regions 24a, 24b, 24c... Are intermittently formed along the bottom surface of the trench Schottky electrode 12, as shown in FIG. It is useful to form. In this case, the electric field concentration can be prevented from developing in a wide range along the bottom surface of the trench Schottky electrode 12.

以上の実施例では、トレンチゲート電極とトレンチショットキー電極がストライプ上に伸びている。トレンチゲート電極とトレンチショットキー電極の形状は、種々の形を取ることができる。
図８は、トレンチゲート電極２０が、チップ２６の外周に沿って一巡しており、その中央開口内にショットキー電極１２が形成されている場合を示している。ショットキー電極１２の側面と底面の境界は、平面視すると４角形である。図９に示すように、ｐ型の単結晶領域２４は、その４角形の輪郭に沿う範囲に形成されている。この実施例によっても、電界集中の発達を防止でき、アバランシェブレークダウンの発生を防止でき、半導体装置の耐圧を向上させることができる。
図１０は、図８と図９に示す単位構造が、１チップ内に複数配置された実施例を示している。この場合、連続しているトレンチゲート電極に囲まれた単結晶領域内に、ショットキー電極が形成されることになる。
図１１は、トレンチゲート電極に囲まれた単結晶領域の平面形状が８角形である場合を例示している。トレンチゲート電極の形状、トレンチゲート電極に隣接する単結晶領域の形状、ショットキー電極の形状は種々に変形することができる。
図1では、トレンチの側面におけるゲート絶縁膜２２の厚みと、トレンチの底面におけるゲート絶縁膜２２の厚みが等しい場合を例示している。実際には、トレンチ底面におけるゲート絶縁膜２２の厚みを、側面における厚みよりも厚くしてもよい。トレンチ底面におけるゲート絶縁膜２２の厚みを厚くすると、耐圧向上効果が得られる。 In the above embodiment, the trench gate electrode and the trench Schottky electrode extend on the stripe. The shape of the trench gate electrode and the trench Schottky electrode can take various forms.
FIG. 8 shows a case where the trench gate electrode 20 makes a round along the outer periphery of the chip 26 and the Schottky electrode 12 is formed in the central opening. The boundary between the side surface and the bottom surface of the Schottky electrode 12 is a quadrangular shape in plan view. As shown in FIG. 9, the p-type single crystal region 24 is formed in a range along the quadrangular outline. Also according to this embodiment, the development of electric field concentration can be prevented, the occurrence of avalanche breakdown can be prevented, and the breakdown voltage of the semiconductor device can be improved.
FIG. 10 shows an embodiment in which a plurality of unit structures shown in FIGS. 8 and 9 are arranged in one chip. In this case, the Schottky electrode is formed in the single crystal region surrounded by the continuous trench gate electrode.
FIG. 11 illustrates a case where the planar shape of the single crystal region surrounded by the trench gate electrode is an octagon. The shape of the trench gate electrode, the shape of the single crystal region adjacent to the trench gate electrode, and the shape of the Schottky electrode can be variously modified.
FIG. 1 illustrates a case where the thickness of the gate insulating film 22 on the side surface of the trench is equal to the thickness of the gate insulating film 22 on the bottom surface of the trench. Actually, the thickness of the gate insulating film 22 on the bottom surface of the trench may be larger than the thickness on the side surface. Increasing the thickness of the gate insulating film 22 on the bottom surface of the trench provides an effect of improving the breakdown voltage.

本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。 The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
The technical scope of the claims described below is not limited to the examples. The examples are merely illustrative.

２：ソース電極（アノード電極兼用）
４：ｐ−型単結晶層（ボディ層）
６：ｎ−型単結晶層（耐圧層）
８：ｎ＋型単結晶層（ドレインコンタクト層）
１０：ドレイン電極（カソード電極兼用）
１２：ショットキー電極
１４：ｐ＋型単結晶領域（ボディコンタクト領域）
１６：ｎ＋型単結晶領域（ソース領域）
１８：層間絶縁膜
２０：トレンチゲート電極
２２：ゲート絶縁膜
２４：ｐ型単結晶領域
２６：チップ外形
２８：素子領域と周辺領域の境界
３０：ゲートパッド 2: Source electrode (also used as anode electrode)
4: p - type single crystal layer (body layer)
6: n − type single crystal layer (pressure-resistant layer)
8: n + type single crystal layer (drain contact layer)
10: Drain electrode (also used as cathode electrode)
12: Schottky electrode 14: p + type single crystal region (body contact region)
16: n + type single crystal region (source region)
18: interlayer insulating film 20: trench gate electrode 22: gate insulating film 24: p-type single crystal region 26: chip outline 28: boundary between element region and peripheral region 30: gate pad

Claims (4)

炭化珪素のｎ型単結晶層と、
ｎ型単結晶層上に積層されている炭化珪素のｐ型単結晶層と、
ｐ型単結晶層の表面からｐ型単結晶層を貫通してｎ型単結晶層に達しているとともに、ゲート絶縁膜でｎ型単結晶層とｐ型単結晶層から絶縁されているトレンチゲート電極と、
ゲート絶縁膜を介してトレンチゲート電極に対向するとともに、ｐ型単結晶層でｎ型単結晶層から分離された位置に形成されている炭化珪素のｎ型単結晶領域と、
隣り合うトレンチゲート電極の間に配置されており、ｐ型単結晶層の表面からｐ型単結晶層を貫通してｎ型単結晶層に達しているトレンチショットキー電極と、
トレンチショットキー電極の外形が屈曲している範囲に対向する領域のｎ型単結晶層内に形成されており、ｐ型単結晶層に接触している炭化珪素のｐ型単結晶領域と、
を備えており、
トレンチショットキー電極の底面が、トレンチゲート電極の底面よりも浅いことを特徴とする、
半導体装置。 An n-type single crystal layer of silicon carbide;
a p-type single crystal layer of silicon carbide laminated on the n-type single crystal layer;
A trench gate that reaches the n-type single crystal layer from the surface of the p-type single crystal layer through the p-type single crystal layer and is insulated from the n-type single crystal layer and the p-type single crystal layer by a gate insulating film Electrodes,
An n-type single crystal region of silicon carbide that is opposed to the trench gate electrode through the gate insulating film and is formed at a position separated from the n-type single crystal layer by the p-type single crystal layer;
A trench Schottky electrode disposed between adjacent trench gate electrodes, penetrating the p-type single crystal layer from the surface of the p-type single crystal layer and reaching the n-type single crystal layer;
The outer shape of the trench Schottky electrode is formed on the n-type single-crystal layer in the region facing the range is bent, and the p-type single crystal region of silicon carbide in contact with the p-type single-crystal layer,
Equipped with a,
The bottom surface of the trench Schottky electrode is shallower than the bottom surface of the trench gate electrode,
Semiconductor device. トレンチショットキー電極の底面が、ｐ型単結晶層の底面に一致しているか、あるいはそれよりも深いことを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1 , wherein the bottom surface of the trench Schottky electrode is coincident with or deeper than the bottom surface of the p-type single crystal layer. ｐ型単結晶領域が、トレンチゲート電極の底面よりも浅いレベルから深いレベルに亘っていることを特徴とする請求項１または２に記載の半導体装置。 3. The semiconductor device according to claim 1, wherein the p-type single crystal region extends from a level shallower to a deeper level than a bottom surface of the trench gate electrode. １チップを平面視したときに、トレンチゲート電極の合計面積がトレンチショットキー電極の合計面積よりも広いことを特徴とする請求項１から３のいずれかの１項に記載の半導体装置。 1 chip when viewed in plan, the semiconductor device according to any one of claims 1 to total area of the trench gate electrode is equal to or larger than the total area of the trench Schottky electrode 3.
JP2012114594A 2012-05-18 2012-05-18 Semiconductor device mainly composed of silicon carbide single crystal Active JP5991020B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012114594A JP5991020B2 (en) 2012-05-18 2012-05-18 Semiconductor device mainly composed of silicon carbide single crystal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012114594A JP5991020B2 (en) 2012-05-18 2012-05-18 Semiconductor device mainly composed of silicon carbide single crystal

Publications (2)

Publication Number Publication Date
JP2013243207A JP2013243207A (en) 2013-12-05
JP5991020B2 true JP5991020B2 (en) 2016-09-14

Family

ID=49843831

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012114594A Active JP5991020B2 (en) 2012-05-18 2012-05-18 Semiconductor device mainly composed of silicon carbide single crystal

Country Status (1)

Country Link
JP (1) JP5991020B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524450A (en) * 2017-09-19 2019-03-26 株式会社东芝 Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6667893B2 (en) 2015-10-20 2020-03-18 富士電機株式会社 Semiconductor device and method of manufacturing semiconductor device
JP6911486B2 (en) * 2017-04-20 2021-07-28 富士電機株式会社 Silicon Carbide Semiconductor Device and Method for Manufacturing Silicon Carbide Semiconductor Device
JP6753951B2 (en) * 2017-06-06 2020-09-09 三菱電機株式会社 Semiconductor devices and power converters
JP7059556B2 (en) * 2017-10-05 2022-04-26 富士電機株式会社 Semiconductor device
DE102017128633A1 (en) * 2017-12-01 2019-06-06 Infineon Technologies Ag SILICON CARBIDE SEMICONDUCTOR ELEMENT WITH GRAIN GATE STRUCTURES AND SCREEN AREAS
JP7176239B2 (en) * 2018-06-14 2022-11-22 富士電機株式会社 semiconductor equipment
JP7101101B2 (en) * 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 Semiconductor equipment
CN109755322B (en) * 2019-02-14 2024-06-18 厦门芯光润泽科技有限公司 Silicon carbide MOSFET device and preparation method thereof
JP7240970B2 (en) 2019-06-27 2023-03-16 ルネサスエレクトロニクス株式会社 Semiconductor device and its manufacturing method
CN111900207A (en) * 2020-06-30 2020-11-06 西安电子科技大学 SiC floating junction UMOSFET device integrated with novel JBS (junction-semiconductor field effect transistor) etching process and preparation method thereof
CN112687745B (en) * 2020-12-29 2022-06-24 电子科技大学 Silicon carbide groove MOSFET device and preparation method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068760A (en) * 2001-08-29 2003-03-07 Denso Corp Silicon carbide semiconductor device and manufacturing method thereof
US7964911B2 (en) * 2005-07-26 2011-06-21 Panasonic Corporation Semiconductor element and electrical apparatus
JP5428144B2 (en) * 2007-10-01 2014-02-26 富士電機株式会社 Semiconductor device
JP5396953B2 (en) * 2009-03-19 2014-01-22 株式会社デンソー Silicon carbide semiconductor device and manufacturing method thereof
JP5449094B2 (en) * 2010-09-07 2014-03-19 株式会社東芝 Semiconductor device
US9184286B2 (en) * 2011-02-02 2015-11-10 Rohm Co., Ltd. Semiconductor device having a breakdown voltage holding region

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524450A (en) * 2017-09-19 2019-03-26 株式会社东芝 Semiconductor device
CN109524450B (en) * 2017-09-19 2021-12-21 株式会社东芝 Semiconductor device with a plurality of semiconductor chips

Also Published As

Publication number Publication date
JP2013243207A (en) 2013-12-05

Similar Documents

Publication Publication Date Title
JP5991020B2 (en) Semiconductor device mainly composed of silicon carbide single crystal
JP5852555B2 (en) Semiconductor device
JP4265684B1 (en) Semiconductor device
JP6221974B2 (en) Semiconductor device
JP5720582B2 (en) Switching element
JP5701913B2 (en) Semiconductor device
JP6606007B2 (en) Switching element
CN105900245B (en) Semiconductor device
JP5941214B2 (en) Semiconductor device
JP2013152996A (en) Semiconductor device
JP2013080796A (en) Semiconductor device
JP2018060984A (en) Semiconductor device
CN107919383B (en) Switching element
JP5182376B2 (en) Semiconductor device
JP5605230B2 (en) Semiconductor device
JP5694285B2 (en) Semiconductor device
JP2014103352A (en) Semiconductor device
JP2008258262A (en) Igbt
JP2017191817A (en) Method for manufacturing switching element
JP2017139289A (en) diode
JP2015195307A (en) semiconductor device
JP6179468B2 (en) Semiconductor device
JP7147510B2 (en) switching element
JP2019186535A (en) Semiconductor device
JP5753114B2 (en) diode

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160426

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160624

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160719

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160801

R150 Certificate of patent or registration of utility model

Ref document number: 5991020

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150