JP5422991B2 - Display device and manufacturing method of display device - Google Patents

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Description

本発明は、表示装置および表示装置の製造方法に関し、特には有機電界発光素子を備えたアクティブマトリックス駆動のカラー表示装置およびその製造方法に関する。   The present invention relates to a display device and a manufacturing method of the display device, and more particularly to an active matrix driving color display device including an organic electroluminescent element and a manufacturing method thereof.

有機電界発光素子とこれに接続された画素回路とを基板上に配列形成してなるアクティブマトリックス駆動の表示装置においては、画素回路を構成する薄膜トランジスタ(thin film transistor:TFT)の電流量によって有機電界発光素子の輝度が決定される。有機電界発光素子に供給する電流量を決定する画素回路は映像信号をサンプリングするTFTと映像信号を保持する容量と保持された映像信号に基づいて有機電界発光素子を電流駆動する駆動TFTの最低でも3素子が必要であり、液晶素子と比較すると画素回路のレイアウト密度が大きくなる。   In an active matrix driving display device in which an organic electroluminescent element and a pixel circuit connected thereto are arranged on a substrate, an organic electric field is generated depending on a current amount of a thin film transistor (TFT) constituting the pixel circuit. The luminance of the light emitting element is determined. The pixel circuit that determines the amount of current to be supplied to the organic electroluminescent element includes at least a TFT that samples the video signal, a capacitor that holds the video signal, and a driving TFT that drives the organic electroluminescent element based on the held video signal. Three elements are required, and the layout density of the pixel circuit is higher than that of the liquid crystal element.

そこで、基板上において走査線方向に隣接配置された画素回路のレイアウトを反転させた、いわゆるミラー反転構造とすることで、2つの画素回路で1本の電源線を共通化し、レイアウト密度を低くする構成が提案されている(下記特許文献1〜5参照)。   Therefore, by adopting a so-called mirror inversion structure in which the layout of the pixel circuits arranged adjacent to each other in the scanning line direction on the substrate is inverted, one power supply line is shared by the two pixel circuits and the layout density is lowered. A configuration has been proposed (see Patent Documents 1 to 5 below).

図20には、このようなミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図を示す。この図に示すように、基板10上の表示領域内には、走査線11および電源線12が平行に配線され、これらと垂直に信号線13が配線されている。そして、走査線11および電源線12と、信号線13との各交差部に対応して、赤(R)、緑(G)、青(B)の3色に対応する各副画素a(R),a(G),a(B)が順に配列されている。これらの副画素a(R),a(G),a(B)は、3色を1組とした略正方形の表示画素A’を構成している。   FIG. 20 shows a layout diagram of a thin film transistor substrate for a display device having such a mirror inversion structure. As shown in this figure, scanning lines 11 and power supply lines 12 are wired in parallel within the display area on the substrate 10, and signal lines 13 are wired perpendicularly thereto. Then, corresponding to each intersection of the scanning line 11 and the power supply line 12 and the signal line 13, each sub-pixel a (R) corresponding to three colors of red (R), green (G), and blue (B). ), A (G), and a (B) are arranged in this order. These sub-pixels a (R), a (G), and a (B) constitute a substantially square display pixel A ′ having a set of three colors.

各色の副画素a内には、薄膜トランジスタTr1’,Tr2’および容量素子Csを備えた画素回路が配置されている。各薄膜トランジスタTr1’,Tr2’は、信号線13と平行に延設されたゲート電極14を備えている。そして薄膜トランジスタTr2’が、隣接する副画素a間において、1本の電源線12部分をドレイン側において共有した構成となっている。このような各副画素aは、薄膜トランジスタTr2’に有機電界発光素子(図示省略)を接続させる構成となっている。   In each color sub-pixel a, a pixel circuit including thin-film transistors Tr1 'and Tr2' and a capacitive element Cs is arranged. Each thin film transistor Tr <b> 1 ′, Tr <b> 2 ′ includes a gate electrode 14 extending in parallel with the signal line 13. The thin film transistor Tr2 'has a configuration in which one power supply line 12 portion is shared on the drain side between adjacent sub-pixels a. Each of the sub-pixels a has a configuration in which an organic electroluminescence element (not shown) is connected to the thin film transistor Tr2 '.

また上述したように、画素回路を構成する薄膜トランジスタの電流量によって有機電界発光素子の輝度が決定される表示装置においては、輝度ムラを抑えた良好な表示を行なうために、薄膜トランジスタの特性ばらつきを抑えることが重要である。   Further, as described above, in a display device in which the luminance of the organic electroluminescent element is determined by the amount of current of the thin film transistor that constitutes the pixel circuit, in order to perform good display with reduced luminance unevenness, the variation in characteristics of the thin film transistor is suppressed. This is very important.

ところが薄膜トランジスタのチャネル領域を多結晶シリコンで構成する場合、チャネル領域内に存在する結晶粒の大きさが不均一なためトランジスタ特性がばらつきやすい。そこで、チャネル領域を構成する半導体薄膜を結晶粒の大きさが不均一にならない程度に微結晶化する方法として、固体レーザを用いて非晶質薄膜を微結晶化する結晶化アニールが行われている。   However, when the channel region of the thin film transistor is formed of polycrystalline silicon, transistor characteristics are likely to vary because the size of crystal grains present in the channel region is not uniform. Therefore, as a method of microcrystallizing the semiconductor thin film constituting the channel region to such an extent that the crystal grain size is not nonuniform, crystallization annealing is performed in which the amorphous thin film is microcrystallized using a solid-state laser. Yes.

ここで先の図20を用いて説明したミラー反転構造の薄膜トランジスタ基板を作製する場合、このような結晶化アニール工程は、例えば次のように行なわれる。先ず、基板10上に、第1金属パターン(21)からなるゲート電極14およびその他の電極を形成した後、これらの第1金属パターン(21)を覆う状態で、ゲート絶縁膜、および非晶質の半導体薄膜を成膜する。次に、必要に応じて半導体薄膜上にバッファ層や光熱変換層を成膜した後、これらの層を介して固体レーザから発生させたレーザ光を半導体薄膜に対して走査させながら照射する。これにより、レーザ光の照射部に対応する半導体薄膜部分を微結晶化させた半導体薄膜とする。この際、レーザ光の走査方向(v)は、走査線11に沿った方向、すなわち薄膜トランジスタTr1’,Tr2’のチャネル長方向でありゲート電極14の線幅方向とする。   Here, when the thin film transistor substrate having the mirror inversion structure described with reference to FIG. 20 is manufactured, such a crystallization annealing step is performed, for example, as follows. First, a gate electrode 14 made of a first metal pattern (21) and other electrodes are formed on the substrate 10, and then a gate insulating film and an amorphous material are formed so as to cover the first metal pattern (21). A semiconductor thin film is formed. Next, after a buffer layer and a photothermal conversion layer are formed on the semiconductor thin film as necessary, the semiconductor thin film is irradiated with laser light generated from the solid laser through these layers. Thereby, the semiconductor thin film portion corresponding to the irradiated portion of the laser light is formed into a microcrystalline semiconductor thin film. At this time, the scanning direction (v) of the laser light is the direction along the scanning line 11, that is, the channel length direction of the thin film transistors Tr1 'and Tr2' and the line width direction of the gate electrode 14.

特許第4036235号Patent No. 4036235 特開2005−266830号公報JP 2005-266830 A 特開2006−11429号公報JP 2006-11429 A 特開2006−343768号公報JP 2006-343768 A 特開2008−33091号公報JP 2008-33091 A

しかしながら、上述した固体レーザを用いた半導体薄膜の結晶化アニールは、エキシマレーザを用いた結晶化アニールと比較して、半導体薄膜の結晶化に必要な熱量を供給した場合の熱拡散長が長くなる。このため、半導体薄膜の下層に設けられているゲート電極による熱伝導の影響が顕著であり、ゲート電極の配置状態が薄膜トランジスタを構成する半導体薄膜部分の結晶性に影響を及ぼしている。   However, the crystallization annealing of the semiconductor thin film using the solid-state laser described above has a longer thermal diffusion length when the amount of heat necessary for crystallization of the semiconductor thin film is supplied than the crystallization annealing using the excimer laser. . For this reason, the influence of the heat conduction by the gate electrode provided in the lower layer of the semiconductor thin film is remarkable, and the arrangement state of the gate electrode affects the crystallinity of the semiconductor thin film portion constituting the thin film transistor.

つまり上述したように、図20に示す走査線11に沿った方向、すなわちゲート電極14の線幅方向(チャネル長方向)がレーザ光の走査方向(v)である場合、走査方向の上流側ではゲート電極14が熱的に飽和し難く、レーザ光の走査方向(v)の下流側ではゲート電極14が熱的に飽和し易い。   That is, as described above, when the direction along the scanning line 11 shown in FIG. 20, that is, the line width direction (channel length direction) of the gate electrode 14 is the scanning direction (v) of the laser beam, on the upstream side in the scanning direction. The gate electrode 14 is hardly thermally saturated, and the gate electrode 14 is likely to be thermally saturated on the downstream side in the scanning direction (v) of the laser beam.

このため、ゲート電極14を挟んでレーザ光の走査方向(v)の上流側では、レーザ光照射によってゲート電極14が十分に加熱される前に半導体薄膜の結晶化が行われるため、結晶性が疎になる。これに対して、ゲート電極14を挟んでレーザ光の走査方向(v)の下流側では、レーザ光照射によってゲート電極が十分に加熱された状態で半導体薄膜の結晶化が行われるため、結晶性が密になる。つまり、図20の左側画素A’内のa(R)、a(B)、および右側画素A’内のa(G)の駆動トランジスタTr2’においては、ソース側の熱拡散が進み易く結晶性が疎である。これに対して、図20の左側画素A’内のa(G)、および右側画素A内のa(R)、a(B)の駆動トランジスタTr2’においては、逆にソース側の結晶性が密になる。このようなチャネル領域におけるチャネル長方向での結晶性の疎密は、薄膜トランジスタのオン電流に大きな影響を及す。   For this reason, since the semiconductor thin film is crystallized before the gate electrode 14 is sufficiently heated by laser light irradiation on the upstream side in the scanning direction (v) of the laser light with the gate electrode 14 interposed therebetween, the crystallinity is improved. Become sparse. On the other hand, the semiconductor thin film is crystallized on the downstream side in the scanning direction (v) of the laser beam with the gate electrode 14 interposed therebetween, while the gate electrode is sufficiently heated by the laser beam irradiation. Becomes dense. That is, in the driving transistors Tr2 ′ of a (R) and a (B) in the left pixel A ′ and the a (G) in the right pixel A ′ in FIG. Is sparse. On the other hand, in the a (G) in the left pixel A ′ and the drive transistors Tr2 ′ in the a (R) and a (B) in the right pixel A in FIG. It becomes dense. Such a crystalline density in the channel length direction in the channel region greatly affects the on-current of the thin film transistor.

したがって、隣接する副画素aのレイアウトがミラー反転している構成であれば、走査線11方向に隣接する表示画素A’間において同一色の副画素a[例えば副画素a(G)]の薄膜トランジスタTr1’,Tr2’のレイアウトが反転する。このため同一色の副画素a間の薄膜トランジスタTr1’,Tr2’においては、上述したチャネル長方向の端部での結晶性の疎密に起因するトランジスタ特性、例えばオン電流に差が生じる。これにより、隣接する表示画素A’間における同一色の副画素aでは薄膜トランジスタTr1’,Tr2’に接続された発光素子に輝度差が生じ、結果として走査線11方向に隣接する表示画素A’間の輝度差が、走査線11方向の輝度ムラとして視認されてしまう。   Therefore, if the layout of the adjacent subpixels a is mirror-inverted, the thin film transistor of the subpixel a [for example, the subpixel a (G)] of the same color between the display pixels A ′ adjacent in the scanning line 11 direction. The layout of Tr1 ′ and Tr2 ′ is inverted. For this reason, in the thin film transistors Tr1 'and Tr2' between the sub-pixels a of the same color, a difference occurs in transistor characteristics, for example, on-current, due to the above-described crystalline density at the end in the channel length direction. Thereby, in the sub-pixel a of the same color between the adjacent display pixels A ′, a luminance difference is generated between the light emitting elements connected to the thin film transistors Tr1 ′ and Tr2 ′, and as a result, between the display pixels A ′ adjacent in the scanning line 11 direction. Is visually recognized as luminance unevenness in the scanning line 11 direction.

そこで本発明は、ミラー反転構造でありながらも、同一色の発光素子間の輝度ムラが防止された表示特性の良好な表示装置、およびその製造方法を提供することを目的とする。   Accordingly, an object of the present invention is to provide a display device with a good display characteristic in which luminance unevenness between light emitting elements of the same color is prevented, and a method for manufacturing the same, although having a mirror inversion structure.

このような目的を達成するための本発明の表示装置は、薄膜トランジスタを有する複数の画素回路がミラー反転構造で配列されている。ミラー反転構造において、各画素回路は、これを構成する薄膜トランジスタのソースとドレインとの配列方向を交互に反転させた状態で、この配列方向に沿って設けられている。そして、配列方向に隣接して配置された4個の画素回路を1組にして、これらに発光素子を接続させた複数の表示画素が構成されている。表示画素を構成する4個の画素回路のうち、隣り合う2つの画素回路には、第1の光を発する発光素子が接続されている。また残りの画素回路には、第2の色を発する発光素子および第3の色を発する発光素子がそれぞれ接続されている。複数の表示画素では、互いに第2の色を発する発光素子に接続された画素回路の薄膜トランジスタのソース/ドレインの配列方向が同じである。 In order to achieve such an object, a display device of the present invention includes a plurality of pixel circuits having thin film transistors arranged in a mirror inversion structure. In the mirror inversion structure, each pixel circuit is provided along the arrangement direction in a state where the arrangement directions of the source and drain of the thin film transistors constituting the pixel circuit are alternately inverted. A set of four pixel circuits arranged adjacent to each other in the arrangement direction and a plurality of display pixels in which a light emitting element is connected are configured. A light emitting element that emits the first light is connected to two adjacent pixel circuits among the four pixel circuits constituting the display pixel. Also remaining picture element circuit, a light-emitting element emits a light emitting element and the third color emit a second color are connected. In the plurality of display pixels, the source / drain arrangement directions of the thin film transistors of the pixel circuits connected to the light emitting elements emitting the second color are the same.

このような構成の表示装置では、画素回路を構成する薄膜トランジスタのソース/ドレインの配列を反転させたミラー反転構造の表示装置において、反転方向に隣接する偶数個の画素回路を1組にして表示画素が構成される。このため、各表示画素間に配置される同色の色表示を行うための画素回路の薄膜トランジスタを、ソース/ドレインの配列方向が同一のものとすることができる。したがって、ソース/ドレインの配列方向に起因する、同一色の輝度ムラが防止される。しかも、各表示画素を構成する画素回路のうちの2つの画素回路は、同色の表示を行うためのものである。このため、これらの2つの画素回路を輝度や発光効率等の特性の劣る発光素子に接続させることにより、異なる表示色間の表示ムラが防止される。   In the display device having such a configuration, in the display device having a mirror inversion structure in which the arrangement of the source / drains of the thin film transistors constituting the pixel circuit is inverted, the even number of pixel circuits adjacent to each other in the inversion direction are grouped into a display pixel Is configured. For this reason, the thin film transistor of the pixel circuit for performing the same color display arranged between the display pixels can have the same source / drain arrangement direction. Therefore, uneven luminance of the same color due to the arrangement direction of the source / drain is prevented. In addition, two pixel circuits among the pixel circuits constituting each display pixel are for performing the same color display. Therefore, display unevenness between different display colors can be prevented by connecting these two pixel circuits to a light emitting element having poor characteristics such as luminance and light emission efficiency.

また本発明の表示装置の製造方法は、次のような工程を行なう。先ず、複数のゲート電極をその線幅方向に配列形成する。次に、ゲート電極を覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する。次いで、ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより半導体薄膜を結晶化させると共に、当該結晶化させた半導体薄膜を用いて薄膜トランジスタを形成する。その後、薄膜トランジスタを有する画素回路を、当該薄膜トランジスタのソースとドレインとの配列方向を交互に反転させた状態でゲート電極の線幅方向に沿って配列形成する。しかる後、配列方向に隣接して配置された4個の画素回路のうち、隣り合う2つの画素回路に接続させた第1の光を発する発光素子と、残りの画素回路にそれぞれ接続させた第2の色を発する発光素子および第3の色を発する発光素子とを1組の表示画素として複数の表示画素を形成する。複数の表示画素では、互いに第2の色を発する発光素子に接続された画素回路の薄膜トランジスタのソース/ドレインの配列方向が同じになるように配置する。 The manufacturing method of the display device of the present invention performs the following steps. First, a plurality of gate electrodes are formed in the line width direction. Next, a gate insulating film and an amorphous semiconductor thin film are formed in this order so as to cover the gate electrode. Next, the semiconductor thin film is crystallized by irradiating while scanning energy lines in the line width direction of the gate electrode, and a thin film transistor is formed using the crystallized semiconductor thin film. Thereafter, pixel circuits having thin film transistors are formed along the line width direction of the gate electrodes in a state where the arrangement directions of the sources and drains of the thin film transistors are alternately reversed. Thereafter, among the four pixel circuits arranged adjacent to the array direction, it is connected to the light emitting element emitting a first light was connected to two pixel circuits adjacent to the remaining image Motokai paths respectively A plurality of display pixels are formed using the light emitting element emitting the second color and the light emitting element emitting the third color as a set of display pixels. The plurality of display pixels are arranged so that the source / drain arrangement directions of the thin film transistors of the pixel circuits connected to the light emitting elements emitting the second color are the same.

以上のような製造方法により、上述した本発明構成のミラー反転構造の表示装置を得ることができる。特にこの製造方法では、ゲート電極の線幅方向に沿ってエネルギー線を走査させることで、薄膜トランジスタを構成する半導体薄膜を結晶化させている。このため、この配列方向に沿って設けられた画素回路を構成する薄膜トランジスタは、ソース側を上流としてエネルギー線が照射されたものと、ドレイン側を上流としてエネルギー線が照射されたものとが交互に配置されることになる。しかしながら、この方法によって得られる上述した本発明構成の表示装置は、4以上の偶数の画素回路に各色の発光素子を接続させて1組の表示画素を形成している。このため上述したように、各表示画素間に配置される同色の色表示を行うための画素回路の薄膜トランジスタを、ソース/ドレインの配列方向が同一のものとすることができる。したがって、ソース/ドレインの配列方向に起因する、同一色の輝度ムラが防止される。しかも、各表示画素を構成する画素回路のうちの2つの画素回路は、同色の表示を行うためのものである。このため、これらの2つの画素回路を輝度や発光効率等の特性の劣る発光素子に接続させることにより、異なる表示色間の表示ムラが防止される。   By the manufacturing method as described above, the display device having the above-described mirror inversion structure of the present invention can be obtained. Particularly in this manufacturing method, the semiconductor thin film constituting the thin film transistor is crystallized by scanning the energy line along the line width direction of the gate electrode. For this reason, in the thin film transistors constituting the pixel circuit provided along the arrangement direction, the thin film transistors that are irradiated with the energy rays with the source side as the upstream and the thin film transistors that are irradiated with the energy rays with the drain side as the upstream are alternately arranged. Will be placed. However, the above-described display device of the present invention obtained by this method forms a set of display pixels by connecting light emitting elements of each color to four or more even pixel circuits. Therefore, as described above, the thin film transistor of the pixel circuit for performing the same color display arranged between the display pixels can have the same source / drain arrangement direction. Therefore, uneven luminance of the same color due to the arrangement direction of the source / drain is prevented. In addition, two pixel circuits among the pixel circuits constituting each display pixel are for performing the same color display. Therefore, display unevenness between different display colors can be prevented by connecting these two pixel circuits to a light emitting element having poor characteristics such as luminance and light emission efficiency.

以上説明したように本発明によれば、画素回路を構成する薄膜トランジスタのソース/ドレインの配列を交互に反転させた構成においてソース/ドレインの配列方向が異なることに起因する表示画素間における同一色の輝度ムラを防止でき、しかも異なる表示色間の表示ムラも防止できる。この結果、ミラー反転構造でありながらも表示特性の良好な表示が可能な表示装置を得ることが可能である。   As described above, according to the present invention, in the configuration in which the source / drain arrangement of the thin film transistors constituting the pixel circuit is alternately inverted, the same color between the display pixels caused by the different source / drain arrangement directions is obtained. Brightness unevenness can be prevented, and display unevenness between different display colors can also be prevented. As a result, it is possible to obtain a display device capable of displaying with good display characteristics while having a mirror inversion structure.

以下、本発明の各実施の形態を以下の順序で説明する。
1.第1実施形態(緑色の副画素を2つの画素回路で構成し、信号線を共有した例)
2.第2実施形態(第1実施形態の変形例であり、2つの画素回路に1つの発光素子を接続させた例)
3.第3実施形態(緑色の副画素を2つの画素回路で構成し、信号線を個別に設けた例)
4.第4実施形態(緑色の副画素を2つの画素回路で構成し、電源線を共有した例)
Hereinafter, embodiments of the present invention will be described in the following order.
1. First embodiment (example in which a green sub-pixel is configured by two pixel circuits and a signal line is shared)
2. Second Embodiment (a modification of the first embodiment, in which one light emitting element is connected to two pixel circuits)
3. Third Embodiment (Example in which a green subpixel is configured by two pixel circuits and signal lines are individually provided)
4). Fourth Embodiment (Example in which a green subpixel is configured by two pixel circuits and a power supply line is shared)

尚、各実施形態においては、薄膜トランジスタに有機電界発光素子を接続させたアクティブマトリックス型の表示装置の構成とその製造方法の順に説明を行う。また、図20を用いて説明した従来の構成と同一の構成要素には同一の符号を付して説明を行う。   In each embodiment, the configuration of an active matrix display device in which an organic electroluminescence element is connected to a thin film transistor and the manufacturing method thereof will be described in this order. Further, the same components as those of the conventional configuration described with reference to FIG.

≪1.第1実施形態≫
<表示装置の全体構成>
図1は、第1実施形態の表示装置1aの全体構成を示す平面図である。
<< 1. First Embodiment >>
<Overall configuration of display device>
FIG. 1 is a plan view showing the overall configuration of the display device 1a of the first embodiment.

この図に示すように、表示装置1aは、表示パネル2と、この周縁部に接続されたフレキシブルプリント基板3,4,5とを備えて構成されている。フレキシブルプリント基板3,4,5は、例えば映像信号供給用基板3、電源供給用基板4、および走査信号及び電源制御信号供給用基板5である。   As shown in this figure, the display device 1a includes a display panel 2 and flexible printed boards 3, 4, and 5 connected to the peripheral edge. The flexible printed boards 3, 4, and 5 are, for example, a video signal supply board 3, a power supply board 4, and a scanning signal and power control signal supply board 5.

表示パネル2は、平面矩形形状であり、その中央部には表示パネル2と略相似形の表示領域2aが設定されている。表示領域2a内には、表示領域2aの長辺方向xに沿って走査線11および電源線12が配線され、これと垂直に信号線13が配線されている。そして、これらの走査線11および電源線12と、信号線13との各交差部に対応して副画素aが配置されている。尚、各走査線11及び電源線12には、走査信号及び電源制御信号供給用基板5から信号が入力される。信号線13には映像信号供給用基板3から信号が入力される。また、後述する有機電界発光素子の陰極(または陽極)で全画素に共通の電極に電源供給用基板4から信号が入力される。   The display panel 2 has a planar rectangular shape, and a display area 2a that is substantially similar to the display panel 2 is set at the center thereof. In the display area 2a, scanning lines 11 and power supply lines 12 are wired along the long side direction x of the display area 2a, and signal lines 13 are wired perpendicularly thereto. Sub-pixels a are arranged corresponding to the intersections of the scanning lines 11 and the power supply lines 12 and the signal lines 13. Signals are input to the scanning lines 11 and the power supply lines 12 from the substrate 5 for supplying scanning signals and power supply control signals. A signal is input to the signal line 13 from the video signal supply substrate 3. In addition, a signal is input from the power supply substrate 4 to an electrode common to all the pixels at the cathode (or anode) of the organic electroluminescence element described later.

副画素aは、それぞれが矩形形状であって、信号線13に対して長辺を平行に保って配置される。さらにこれらの副画素aは、走査線11方向に配列された4つの副画素aを1組とした略正方形の表示画素Aを構成している。そして、各表示画素Aを構成する4つの副画素aのうちの2つが同色の発光素子(以降に説明する有機電界発光素子)を備えており、4つの副画素aのうちの他の2つがこれとは異なる各色の発光素子(以降に説明する有機電界発光素子)を備えているところが第1の特徴である。   Each of the sub-pixels a has a rectangular shape and is arranged with its long side parallel to the signal line 13. Further, these sub-pixels a constitute a substantially square display pixel A in which a set of four sub-pixels a arranged in the direction of the scanning line 11. Two of the four sub-pixels a constituting each display pixel A are provided with light emitting elements of the same color (organic electroluminescence elements described below), and the other two of the four sub-pixels a are The first feature is that light emitting elements of different colors (organic electroluminescent elements described below) are provided.

ここでは特に、各表示画素Aを構成する4つの副画素は、赤(R),緑(G),緑(G),青(B)の4つの副画素a(R),a(G),a(G),a(B)であり、視認性が高く高輝度の発光が必要とされる緑色の副画素a(G)を2つ設けることとする。   Here, in particular, the four subpixels constituting each display pixel A are four subpixels a (R) and a (G) of red (R), green (G), green (G), and blue (B). , A (G), a (B), and two green sub-pixels a (G) that have high visibility and require high luminance light emission are provided.

また各表示画素Aを構成する4つの副画素は、信号線13方向を対線とし、走査線11方向に交互にレイアウトを反転させたミラー反転構造で配置されていることとする。この際、各表示画素Aを構成する4つの副画素のうちの2つの緑色の副画素a(G),a(G)を隣接して配置することにより、2つの緑色の副画素a(G),a(G)で1本の信号線13を共有する構成としている。 The four sub-pixels constituting each display pixel A has a signal line 13 direction is a symmetrical line, and that are arranged in a mirror-inverted structure with alternately reversing the layout to the scanning line 11 direction. At this time, two green subpixels a (G) are arranged by arranging two green subpixels a (G) and a (G) of the four subpixels constituting each display pixel A adjacent to each other. ), A (G) share one signal line 13.

そして表示領域2aには、以上のような4つの副画素a(R),a(G),a(G),a(B)(代表してaと記す)を走査線11方向に配列した表示画素Aが、走査線11および電源線12、さらには信号線13に沿ってマトリックス状に配列されている。   In the display area 2a, the four subpixels a (R), a (G), a (G), and a (B) (represented as a representative) are arranged in the direction of the scanning line 11 as described above. The display pixels A are arranged in a matrix along the scanning lines 11, the power supply lines 12, and the signal lines 13.

<表示装置における表示画素の回路構成>
図2には、4つの副画素aで構成された表示画素Aの回路構成図を示す。
<Circuit Configuration of Display Pixel in Display Device>
FIG. 2 is a circuit configuration diagram of the display pixel A including four subpixels a.

この図に示すように、各副画素aには、スイッチング用の薄膜トランジスタTr1、駆動用の薄膜トランジスタTr2、さらには容量素子Csが配置され、これらによって画素回路が構成されている。尚、薄膜トランジスタTr1,Tr2は、ここではnチャンネルのMOSトランジスタであることとする。   As shown in this figure, a switching thin film transistor Tr1, a driving thin film transistor Tr2, and a capacitive element Cs are arranged in each sub-pixel a, and a pixel circuit is constituted by these. The thin film transistors Tr1 and Tr2 are n-channel MOS transistors here.

各画素回路は、駆動用の薄膜トランジスタTr2のソースSにおいて、各発光色の発光素子EL(R),EL(G),EL(G),EL(B)に接続されている。このような画素回路においては、走査線11で選択されたスイッチング用の薄膜トランジスタTr1を介して信号線13から書き込まれた映像信号が保持容量Csに保持される。そして、保持された信号量に応じた電流が、駆動用の薄膜トランジスタTr2のソースSから、各発光素子EL(R),EL(G),EL(G),EL(B)に供給される。これにより、供給された電流値に応じた輝度で各発光素子EL(R),EL(G),EL(G),EL(B)が発光する構成となっている。   Each pixel circuit is connected to a light emitting element EL (R), EL (G), EL (G), EL (B) of each light emission color in the source S of the driving thin film transistor Tr2. In such a pixel circuit, the video signal written from the signal line 13 through the switching thin film transistor Tr1 selected by the scanning line 11 is held in the holding capacitor Cs. Then, a current corresponding to the held signal amount is supplied from the source S of the driving thin film transistor Tr2 to each light emitting element EL (R), EL (G), EL (G), EL (B). Thereby, each light emitting element EL (R), EL (G), EL (G), EL (B) is configured to emit light with a luminance corresponding to the supplied current value.

<表示装置における画素回路のレイアウト>
図3には、このよう各副画素aに設けた画素回路のレイアウト図を示す。ここでは、走査線11方向に隣接する2つの表示画素Aのレイアウト図を示す。
<Layout of Pixel Circuit in Display Device>
FIG. 3 shows a layout diagram of the pixel circuit provided in each sub-pixel a. Here, a layout diagram of two display pixels A adjacent in the direction of the scanning line 11 is shown.

この図に示すように、表示パネルを構成するガラス基板10上の各副画素a内には、薄膜トランジスタTr1,Tr2と容量素子Csとからなる画素回路が配置されている。このうち、薄膜トランジスタTr1,Tr2は、ガラス基板10の直上に設けた第1金属パターン(21)を用いてゲート電極14a,14bを構成し、この上方にソースSおよびドレインDを配置したボトムゲート構造である。ソースS/ドレインDは、ここでの図示を省略した半導体薄膜で構成され、第2金属パターン(22)で構成されたソース電極とドレイン電極とが接続されている。また、容量素子Csは、発光素子に接続される駆動用の薄膜トランジスタTr2のソースS側と一体に形成されており、第1金属パターン(21)と第2金属パターン(22)との間に、ここでの図示を省略したゲート絶縁膜を挟持してなる。   As shown in this figure, a pixel circuit including thin film transistors Tr1 and Tr2 and a capacitor element Cs is disposed in each subpixel a on the glass substrate 10 constituting the display panel. Among these, the thin film transistors Tr1 and Tr2 have a bottom gate structure in which the gate electrodes 14a and 14b are configured using the first metal pattern (21) provided immediately above the glass substrate 10, and the source S and the drain D are disposed thereon. It is. The source S / drain D is composed of a semiconductor thin film not shown here, and the source electrode and the drain electrode composed of the second metal pattern (22) are connected to each other. Further, the capacitive element Cs is formed integrally with the source S side of the driving thin film transistor Tr2 connected to the light emitting element, and between the first metal pattern (21) and the second metal pattern (22), A gate insulating film not shown here is sandwiched.

そして、これらの薄膜トランジスタTr1,Tr2は、そのチャネル長方向を走査線11と平行にして配置されている。これにより、各薄膜トランジスタTr1,Tr2は、走査線11方向にソースSとドレインDとが順に配列された状態となっている。   The thin film transistors Tr1 and Tr2 are arranged with their channel length directions parallel to the scanning lines 11. As a result, the thin film transistors Tr1 and Tr2 are in a state in which the source S and the drain D are sequentially arranged in the direction of the scanning line 11.

このような状態において、各副画素aは、上述したように信号線13方向を対象線として走査線11方向に交互にレイアウトを反転させたミラー反転構造で配置されている。したがって、各副画素aを構成する画素回路は、薄膜トランジスタTr1,Tr2のソースSとドレインDとが、これらの配列方向を交互に反転させた状態で当該配列方向に沿って順次レイアウトされることになる。   In such a state, each subpixel a is arranged in a mirror inversion structure in which the layout is alternately inverted in the scanning line 11 direction with the signal line 13 direction as the target line as described above. Accordingly, in the pixel circuit constituting each sub-pixel a, the sources S and drains D of the thin film transistors Tr1 and Tr2 are sequentially laid out along the arrangement direction in a state where the arrangement directions are alternately inverted. Become.

また、各表示画素A内に隣接して配置された2つの緑色の副画素a(G),a(G)を構成する各画素回路では、それぞれのスイッチング用の薄膜トランジスタTr1が、1本の信号線13を共有した構成となっている。これにより、画素回路のレイアウト密度を抑えることが可能である。   In each pixel circuit constituting two green subpixels a (G) and a (G) arranged adjacent to each other in each display pixel A, each switching thin film transistor Tr1 has one signal. The line 13 is shared. Thereby, the layout density of the pixel circuit can be suppressed.

また隣接して配置された画素回路における駆動用の薄膜トランジスタTr2では、電源線12から延設された1本の電源線12部分を、共通したドレインDとして共有していることとする。これにより、画素回路のレイアウト密度を抑えることが可能である。   Further, in the driving thin film transistor Tr2 in the pixel circuits arranged adjacent to each other, one power supply line 12 extending from the power supply line 12 is shared as a common drain D. Thereby, the layout density of the pixel circuit can be suppressed.

さらに、各副画素aに設けた画素回路においては、この画素回路に接続される発光素子の発光色毎に、薄膜トランジスタTr1,Tr2のチャネル幅と、容量素子Csのレイアウト面積とが調整されていることとする。   Further, in the pixel circuit provided in each sub-pixel a, the channel width of the thin film transistors Tr1 and Tr2 and the layout area of the capacitive element Cs are adjusted for each emission color of the light emitting element connected to the pixel circuit. I will do it.

一般的に、有機電界発光素子(発光素子)は、発光色毎に発光効率が異なる。このため、相対的に発光効率の低い発光色の発光素子が設けられる副画素aほど、画素回路における薄膜トランジスタTr1,Tr2のチャネル幅および容量素子Csのレイアウト面積が大きく設定されていることとする。一例としてここでは、赤色の副画素a(R)<緑色の副画素a(G)<青色の副画素a(B)の順に、薄膜トランジスタTr1,Tr2のチャネル幅および容量素子Csのレイアウト面積が大きくなるように、画素回路が設計されていることとする。   In general, an organic electroluminescent element (light emitting element) has a different luminous efficiency for each emission color. For this reason, it is assumed that the channel width of the thin film transistors Tr1 and Tr2 and the layout area of the capacitor Cs in the pixel circuit are set larger for the sub-pixel a provided with a light emitting element having a relatively low emission efficiency. As an example, here, the channel width of the thin film transistors Tr1 and Tr2 and the layout area of the capacitive element Cs increase in the order of red subpixel a (R) <green subpixel a (G) <blue subpixel a (B). It is assumed that the pixel circuit is designed so that

ここで、これらの薄膜トランジスタTr1,Tr2は、上述したようなボトムゲート構造であると共に、ゲート電極14a,14b上に成膜した半導体薄膜(図示量略)を、エネルギー線の照射によって結晶化させた微結晶性の薄膜トランジスタであることとする。そして以降の製造方法で詳細に説明するように、エネルギー線として照射するレーザ光の走査方向vが、薄膜トランジスタTr1,Tr2におけるソースSとドレインDの配列方向、すなわち走査線11に沿った方向であることが第2の特徴である。   Here, the thin film transistors Tr1 and Tr2 have a bottom gate structure as described above, and a semiconductor thin film (not shown) formed on the gate electrodes 14a and 14b is crystallized by irradiation with energy rays. It is a microcrystalline thin film transistor. As will be described in detail in the subsequent manufacturing method, the scanning direction v of the laser beam irradiated as the energy beam is the arrangement direction of the source S and the drain D in the thin film transistors Tr1 and Tr2, that is, the direction along the scanning line 11. This is the second feature.

<表示装置の要部断面構成>
図4には、表示装置の要部断面図として、2つの副画素a(G),a(G)部分の断面図を示す。尚、この断面部分は、図3において2つの副画素a(G),a(G)の薄膜トランジスタTr1,Tr2を横断するA−A’断面に相当する。
<Cross sectional configuration of the display device>
FIG. 4 is a cross-sectional view of two sub-pixels a (G) and a (G) as a main-part cross-sectional view of the display device. Note that this cross-sectional portion corresponds to the AA ′ cross-section crossing the thin film transistors Tr1 and Tr2 of the two sub-pixels a (G) and a (G) in FIG.

この図に示すように、表示パネルを構成するガラス基板10上には、薄膜トランジスタTr1,Tr2、さらにはここでの図示を省略した容量素子を備えた画素回路が設けられている。薄膜トランジスタTr1,Tr2は、上述したようにボトムゲート型であり、ガラス基板10の直上には、第1金属パターン(21)を用いて構成されたゲート電極14a,14bが設けられている。そして、これらを覆うゲート絶縁膜31上には、以降に説明するレーザ光の照射によって結晶化した半導体薄膜32Aがチャネル領域を構成する層として設けられている。またこの上部には、半導体薄膜からなるソースSおよびドレインD、さらには第2金属パターン(22)からなるソース電極22sおよびドレイン電極22dが設けられている。   As shown in this figure, a pixel circuit including thin film transistors Tr1 and Tr2 and a capacitor element not shown here is provided on a glass substrate 10 constituting a display panel. The thin film transistors Tr1 and Tr2 are of the bottom gate type as described above, and the gate electrodes 14a and 14b configured using the first metal pattern (21) are provided immediately above the glass substrate 10. On the gate insulating film 31 covering these, a semiconductor thin film 32A crystallized by laser light irradiation, which will be described later, is provided as a layer constituting the channel region. Further, a source S and a drain D made of a semiconductor thin film, and a source electrode 22s and a drain electrode 22d made of a second metal pattern (22) are provided on the upper portion.

以上のような薄膜トランジスタTr1,Tr2を備えた画素回路は、パッシベーション膜51で覆われ、この上部に平坦化絶縁膜52が設けられている。この平坦化絶縁膜52上において各副画素aに対応する位置に、発光素子ELが設けられている。   The pixel circuit including the thin film transistors Tr1 and Tr2 as described above is covered with a passivation film 51, and a planarization insulating film 52 is provided thereon. A light emitting element EL is provided on the planarization insulating film 52 at a position corresponding to each subpixel a.

各発光素子ELは、副画素a毎にパターン形成された下部電極53、この上部に設けられた有機材料からなる発光機能層54、および発光機能層54上に設けられた上部電極55で構成されている。   Each light emitting element EL includes a lower electrode 53 patterned for each sub-pixel a, a light emitting functional layer 54 made of an organic material provided on the upper electrode 55, and an upper electrode 55 provided on the light emitting functional layer 54. ing.

このうち下部電極53は陽極(または陰極)として用いられるものである。また発光機能層54は、少なくとも有機発光層を備えており、例えば陽極側から正孔注入層、正孔輸送層、有機発光層、電子輸送層などを必要に応じて積層された構成となっている。この発光機能層54は、各発光素子ELの発光色毎に異なる構成となっている。そして上部電極55は、有機電界発光素子ELの陰極(または陽極)として用いられるものであり、全画素に共通の電極として設けられている。   Of these, the lower electrode 53 is used as an anode (or a cathode). The light-emitting functional layer 54 includes at least an organic light-emitting layer. For example, a hole injection layer, a hole transport layer, an organic light-emitting layer, an electron transport layer, and the like are stacked as necessary from the anode side. Yes. The light emitting functional layer 54 has a different configuration for each light emitting color of each light emitting element EL. The upper electrode 55 is used as a cathode (or an anode) of the organic electroluminescence element EL, and is provided as an electrode common to all pixels.

以上のような構成の発光素子ELは、下部電極53の周囲を覆う絶縁性パターン56によって素子分離されている。また、各発光素子ELは、ここでの図示を省略した接続孔を介して、下部電極53において駆動用の薄膜トランジスタTr2のソースSに接続された構成となっている。尚、平坦化絶縁膜52上には、下部電極53と同一層で構成された補助電極53aが設けられ、この補助電極53aを上部電極55に接続させることにより、上部電極55における電圧降下を防止する構成であることが好ましい。   The light emitting element EL having the above configuration is separated by an insulating pattern 56 covering the periphery of the lower electrode 53. Each light emitting element EL is configured to be connected to the source S of the driving thin film transistor Tr2 in the lower electrode 53 through a connection hole (not shown). An auxiliary electrode 53a composed of the same layer as the lower electrode 53 is provided on the planarization insulating film 52. By connecting the auxiliary electrode 53a to the upper electrode 55, a voltage drop in the upper electrode 55 is prevented. It is preferable that it is the structure to perform.

またここでの図示は省略したが、以上のような構成の発光素子ELは、接着性の封止剤を介して貼り合わされた対向基板によって封止されていることが好ましい。   Although illustration is omitted here, it is preferable that the light-emitting element EL having the above-described configuration is sealed by a counter substrate bonded with an adhesive sealant.

このような構成の第1実施形態の表示装置1aでは、画素回路を構成する薄膜トランジスタTr1,Tr2のソースS/ドレインDの配列を反転させたミラー反転構造において、反転方向に隣接する偶数個の画素回路を1組にして表示画素Aが構成されている。このため、各表示画素A間に配置される同色の色表示を行うための画素回路の薄膜トランジスタTr1,Tr2を、ソースS/ドレインDの配列方向が同一のものとすることができる。   In the display device 1a of the first embodiment having such a configuration, an even number of pixels adjacent in the inversion direction in the mirror inversion structure in which the arrangement of the sources S / drains D of the thin film transistors Tr1 and Tr2 constituting the pixel circuit is inverted. The display pixel A is configured by a set of circuits. For this reason, the thin film transistors Tr1 and Tr2 of the pixel circuit for performing the same color display arranged between the display pixels A can have the same arrangement direction of the source S / drain D.

つまり、図3に示されるように、全ての表示画素Aにおける赤色発光用の副画素a(R)では、薄膜トランジスタTr1は左側からドレインD→ソースSの順に配列されたものとなり、薄膜トランジスタTr2は左側からソースS→ドレインDの順に配列されたものとなる。   That is, as shown in FIG. 3, in the red light emitting sub-pixel a (R) in all the display pixels A, the thin film transistors Tr1 are arranged in order from the left side to the drain D → the source S, and the thin film transistors Tr2 are arranged on the left side. To source S → drain D in this order.

したがって、次の製造方法で詳細に説明する、レーザアニールによって結晶化された半導体薄膜32Aを用いた場合において問題となる、ソースS/ドレインDの配列方向に起因する同一色の輝度ムラが防止される。   Therefore, uneven brightness of the same color due to the arrangement direction of the source S / drain D, which becomes a problem when using the semiconductor thin film 32A crystallized by laser annealing, which will be described in detail in the following manufacturing method, is prevented. The

しかも、各表示画素Aを構成する画素回路のうちの2つの画素回路は、視認性が高く高輝度の発光が必要とされる緑色の副画素a(G)を構成するものである。したがって、異なる表示色間において、視認性に基づく表示ムラを防止できる。   In addition, two of the pixel circuits constituting each display pixel A constitute a green sub-pixel a (G) that is highly visible and requires high luminance light emission. Therefore, display unevenness based on visibility can be prevented between different display colors.

<表示装置の製造方法>
次に、上述した構成の表示装置の製造方法を説明する。
<Manufacturing method of display device>
Next, a method for manufacturing the display device having the above-described configuration will be described.

先ず、図5に示すように、平面矩形形状のガラス基板10を用意する。そして、このガラス基板10に対して、例えば2枚の表示パネル2の形成領域を設定する。この際、1枚のガラス基板10に対して、効率よく2枚の表示パネル2を配置できるように、ガラス基板10の長辺に対して、表示パネル2の短辺を平行に配置する。そして、各表示パネル2内には、各表示パネル2と略相似形で平面矩形形状の表示領域2aを設定する。   First, as shown in FIG. 5, a planar rectangular glass substrate 10 is prepared. And the formation area of the two display panels 2 is set with respect to this glass substrate 10, for example. At this time, the short side of the display panel 2 is arranged in parallel to the long side of the glass substrate 10 so that the two display panels 2 can be efficiently arranged on the single glass substrate 10. In each display panel 2, a display area 2a having a substantially rectangular shape and a plane rectangular shape is set.

さらに表示領域2a内には、平面矩形形状の副画素aを配列設定する。これらの副画素aは、表示領域2aの短辺方向yに対して、各副画素aの長辺を平行にして配置される。さらにこれらの副画素aは、これらの短辺方向に配列された赤(R)、緑(G)、緑(G)、青(B)の4つの副画素aを1組とした略正方形の表示画素Aを構成することは、上述した通りである。   Further, a sub-pixel a having a planar rectangular shape is set in the display area 2a. These subpixels a are arranged with the long sides of the subpixels a parallel to the short side direction y of the display region 2a. Furthermore, these sub-pixels a have a substantially square shape with four sub-pixels a of red (R), green (G), green (G), and blue (B) arranged in the short side direction as a set. The display pixel A is configured as described above.

次に、図6の平面図、および図7(1)の断面図(図6の平面図のA−A’断面図に相当する)に示すように、ガラス基板10上の各表示領域に、第1金属パターン(21)からなるゲート電極14a,14bを形成する。また同一工程で、第1金属パターン(21)からなる他の配線部分、例えば信号線13の一部、およびゲート電極14bと一体な容量素子(Cs)の下部電極部分を形成する。   Next, as shown in the plan view of FIG. 6 and the sectional view of FIG. 7A (corresponding to the AA ′ sectional view of the plan view of FIG. 6), Gate electrodes 14a and 14b made of the first metal pattern (21) are formed. In the same process, another wiring portion made of the first metal pattern (21), for example, a part of the signal line 13, and a lower electrode portion of the capacitive element (Cs) integrated with the gate electrode 14b are formed.

この際、スイッチング用の薄膜トランジスタ(Tr1)のゲート電極14a、および駆動用の薄膜トランジスタ(Tr2)のゲート電極14bは、表示領域2aの短辺方向yと平行に延設されるようにパターニングされる。そして、これらのゲート電極14a,14bは、表示領域2aの長辺方向xを線幅方向とし、この線幅方向に配列形成されると共に、短辺方向yにも複数列が配列形成される。また信号線13の一部は、表示領域2aの短辺方向yと平行となるようにパターニングされる。   At this time, the gate electrode 14a of the switching thin film transistor (Tr1) and the gate electrode 14b of the driving thin film transistor (Tr2) are patterned so as to extend in parallel with the short side direction y of the display region 2a. The gate electrodes 14a and 14b are arranged in the line width direction with the long side direction x of the display region 2a being arranged in the line width direction, and a plurality of rows are arranged in the short side direction y. A part of the signal line 13 is patterned so as to be parallel to the short side direction y of the display region 2a.

このような、ゲート電極14a,14bを含む第1金属パターン(21)は、例えばスパッタ法により成膜したモリブデン(Mo)膜を、レジストパターンをマスクにしてパターンエッチングすることによって形成する。尚、第1金属パターン(21)は、モリブデン(Mo)により構成されているとは限らず、後の熱工程において変質しにくい高融点の金属であればよい。   The first metal pattern (21) including the gate electrodes 14a and 14b is formed by pattern etching a molybdenum (Mo) film formed by, for example, a sputtering method using a resist pattern as a mask. The first metal pattern (21) is not necessarily made of molybdenum (Mo), and may be a metal having a high melting point that hardly changes in the subsequent heat process.

次に、これらの第1金属パターン(21)を覆う状態で、例えば酸化シリコンや窒化シリコンを用いたゲート絶縁膜31を成膜し、さらに続けて非晶質シリコンからなる半導体薄膜32を成膜する。   Next, in a state of covering these first metal patterns (21), a gate insulating film 31 made of, for example, silicon oxide or silicon nitride is formed, and then a semiconductor thin film 32 made of amorphous silicon is formed. To do.

その後、図7(2)に示すように、半導体薄膜32上を覆う状態で、酸化シリコンや窒化シリコンを用いたバッファ層41を成膜し、さらに続けてモリブデン(Mo)を用いた光熱変換層42を成膜する。尚、この光熱変換層42は、後述するレーザ光などのエネルギー線を吸収し、光エネルギーを熱エネルギーに変換するためのものである。したがって、この光熱変換層42としては、次に行う結晶化アニールの際に使用するレーザ光(エネルギー線)の吸収率が高いこと、バッファ層41や半導体薄膜32への熱拡散速度が低いこと、後の結晶化の際に生じる熱によっても変質しにくい高融点の材料であること、などの条件を満たせばどのような材料であってもよく、例えば他に炭素(C)などを用いるようにしてもよい。   Thereafter, as shown in FIG. 7B, a buffer layer 41 using silicon oxide or silicon nitride is formed in a state of covering the semiconductor thin film 32, and then a photothermal conversion layer using molybdenum (Mo). 42 is deposited. The photothermal conversion layer 42 is for absorbing energy rays such as laser light, which will be described later, and converting the light energy into heat energy. Therefore, the photothermal conversion layer 42 has a high absorption rate of laser light (energy rays) used in the subsequent crystallization annealing, a low thermal diffusion rate to the buffer layer 41 and the semiconductor thin film 32, Any material may be used as long as it satisfies the conditions such as a material having a high melting point that is not easily altered by heat generated during subsequent crystallization. For example, carbon (C) is used. May be.

以上の後、図6の平面図および図7(3)に示すように、光熱変換層42およびバッファ層41を介して半導体薄膜32に間接的にレーザ光Lhを照射し、この半導体薄膜32に加熱処理を施す。この際、固体レーザを発信源としたレーザ光Lhを照射する。これにより半導体薄膜32におけるレーザ光Lhの照射部をナノメートルオーダーの結晶粒に結晶化させた半導体薄膜(微結晶シリコン薄膜)32Aとする。   After the above, as shown in the plan view of FIG. 6 and FIG. 7 (3), the semiconductor thin film 32 is indirectly irradiated with the laser light Lh via the photothermal conversion layer 42 and the buffer layer 41. Heat treatment is performed. At this time, the laser beam Lh using a solid laser as a transmission source is irradiated. As a result, a semiconductor thin film (microcrystalline silicon thin film) 32A is obtained by crystallizing the irradiated portion of the laser light Lh in the semiconductor thin film 32 into nanometer order crystal grains.

またここでのレーザ光Lhの照射においては、ゲート電極14a,14bの線幅方向にレーザ光Lhを走査させながら照射する。れにより、レーザ光の走査方向vは、表示領域2aの長辺方向xに対して平行、つまり図5に示すようにガラス基板10の短辺に対して平行としている。これにより、レーザ光の走査距離が長いことによるレーザ光Lhのエネルギーばらつきを防止し、より均一な結晶が得られるようにしている。   In this case, the laser beam Lh is irradiated while scanning the laser beam Lh in the line width direction of the gate electrodes 14a and 14b. Thereby, the scanning direction v of the laser beam is parallel to the long side direction x of the display region 2a, that is, parallel to the short side of the glass substrate 10 as shown in FIG. Thereby, the energy variation of the laser beam Lh due to the long scanning distance of the laser beam is prevented, and a more uniform crystal can be obtained.

そして、線幅方向に配列された複数列のゲート電極14a,14bに対して、線幅方向に沿った同一の走査方向vにのみレーザ光Lhを走査させる、いわゆるラスタスキャンを行なうことが重要である。つまり、図5に示すように、レーサ光の走査方向vは、表示領域2aの長辺方向xに沿った一方向からのみなされる。尚、このようなレーザ光Lhの照射は、一度に複数の列部分に対してレーザ光Lhを照射できる、マルチへッド方式で行われても良い。   It is important to perform a so-called raster scan in which the laser light Lh is scanned only in the same scanning direction v along the line width direction for the gate electrodes 14a and 14b arranged in the line width direction. is there. That is, as shown in FIG. 5, the scanning direction v of the laser light is made only from one direction along the long side direction x of the display area 2a. Note that such irradiation with the laser beam Lh may be performed by a multi-head method in which the laser beam Lh can be irradiated to a plurality of row portions at a time.

以上のような結晶化においては、半導体薄膜32Aの下層に設けられたゲート電極14a,14bを構成する第1金属パターン(21)の影響によって半導体薄膜の結晶性に差が生じる。つまり、第1金属パターン(21)を挟んでレーザ光の走査方向(v)の上流側では、レーザ光照射によって第1金属パターン(21)が十分に加熱される前に半導体薄膜の結晶化が行われるため、結晶性が疎になる。これに対して、第1金属パターン(21)を挟んでレーザ光の走査方向(v)の下流側では、レーザ光照射によって第1金属パターン(21)が十分に加熱された状態で半導体薄膜の結晶化が行われる。このため、上流側よりも結晶性が密になる。   In the crystallization as described above, a difference occurs in the crystallinity of the semiconductor thin film due to the influence of the first metal pattern (21) constituting the gate electrodes 14a and 14b provided in the lower layer of the semiconductor thin film 32A. In other words, on the upstream side in the scanning direction (v) of the laser beam across the first metal pattern (21), the semiconductor thin film is crystallized before the first metal pattern (21) is sufficiently heated by the laser beam irradiation. Since this is done, the crystallinity becomes sparse. On the other hand, on the downstream side in the laser beam scanning direction (v) across the first metal pattern (21), the semiconductor thin film is sufficiently heated by the laser beam irradiation. Crystallization takes place. For this reason, crystallinity becomes denser than the upstream side.

尚、レーザ光Lhの走査方向vと垂直な方向の照射幅は、トランジスタ(Tr1),(Tr2)の形成部を覆う程度であれば良い。そして、ここでのレーザ光Lhの照射は、図3を用いて説明したように配置形成される薄膜トランジスタ(Tr1),(Tr2)の形成位置に対応する部分のみに、すなわちゲート電極14a,14bの上方を含む領域に対して選択的に照射されれば良い。   The irradiation width of the laser beam Lh in the direction perpendicular to the scanning direction v only needs to cover the formation part of the transistors (Tr1) and (Tr2). The irradiation with the laser beam Lh here is performed only on the portions corresponding to the formation positions of the thin film transistors (Tr1) and (Tr2) arranged and formed as described with reference to FIG. 3, that is, on the gate electrodes 14a and 14b. What is necessary is just to selectively irradiate the area including the upper part.

以上のようなレーザ光Lh照射の後、図7(4)に示すように、半導体薄膜32A上の光熱変換層42およびバッファ層41をエッチングにより除去する。   After the laser beam Lh irradiation as described above, as shown in FIG. 7 (4), the photothermal conversion layer 42 and the buffer layer 41 on the semiconductor thin film 32A are removed by etching.

次に、図8(1)に示すように、半導体薄膜32A上においてゲート電極14a,14bに重なる位置で、チャネル領域となる半導体薄膜32A部分の上部に、絶縁性のストッパ層33をパターン形成する。   Next, as shown in FIG. 8A, an insulating stopper layer 33 is patterned on the semiconductor thin film 32A at a position overlapping the gate electrodes 14a and 14b on the semiconductor thin film 32A serving as a channel region. .

次いで、図8(2)に示すように、ストッパ層33を覆う状態で、例えばn型の不純物を含有するシリコンからなるn型半導体層34を成膜する。   Next, as shown in FIG. 8B, an n-type semiconductor layer 34 made of, for example, silicon containing an n-type impurity is formed in a state of covering the stopper layer 33.

その後、図8(3)に示すように、n型半導体層34と半導体薄膜32Aとを、ゲート電極14a,14bの上方において島状にパターニングする。   Thereafter, as shown in FIG. 8C, the n-type semiconductor layer 34 and the semiconductor thin film 32A are patterned in an island shape above the gate electrodes 14a and 14b.

しかる後、図8(4)に示すように、n型半導体層34を覆う金属膜を形成してこれをパターニングすることにより、第2金属パターン(22)からなるソース電極22sとドレイン電極22dとを形成する。このソース電極22s/ドレイン電極22dは、ストッパ層33上において分割された状態となっている。また、n型半導体層34も、ストッパ層33上で分離するようにパターニングし、このn型半導体層34からなるソースS/ドレインDを形成する。   Thereafter, as shown in FIG. 8 (4), a metal film covering the n-type semiconductor layer 34 is formed and patterned to form a source electrode 22s and a drain electrode 22d made of the second metal pattern (22). Form. The source electrode 22s / drain electrode 22d is in a state of being divided on the stopper layer 33. Further, the n-type semiconductor layer 34 is also patterned so as to be separated on the stopper layer 33, and the source S / drain D composed of the n-type semiconductor layer 34 is formed.

これにより、微結晶性の半導体薄膜32Aによってチャネル領域が構成され、このチャネル領域に接するソースS/ドレインDにソース電極22s/ドレイン電極22dが接続された薄膜トランジスタTr1,Tr2を得る。また、ソース電極22s/ドレイン電極22dの形成と同じ工程で、第2金属パターン(22)からなる他の配線部分、例えば図3に示した走査線11、電源線12、容量素子Csの上部電極、信号線13の一部分等を形成する。   Thereby, a channel region is formed by the microcrystalline semiconductor thin film 32A, and thin film transistors Tr1 and Tr2 in which the source electrode 22s / drain electrode 22d are connected to the source S / drain D in contact with the channel region are obtained. Further, in the same process as the formation of the source electrode 22s / drain electrode 22d, other wiring portions made of the second metal pattern (22), for example, the scanning line 11, the power supply line 12, and the upper electrode of the capacitive element Cs shown in FIG. A part of the signal line 13 is formed.

以上のようにして、図3に示したように、ガラス基板10上に設定した各表示領域に走査線11、電源線12、および信号線13を形成し、さらに各副画素aに薄膜トランジスタTr1,Tr2および容量素子Csを形成した画素回路を形成する。この画素回路の形成においては、薄膜トランジスタTr1,Tr2のソースSとドレインDとがゲート電極14a,14bの線幅方向に交互に反転するように配線が成されることとする。   As described above, as shown in FIG. 3, the scanning lines 11, the power supply lines 12, and the signal lines 13 are formed in the display areas set on the glass substrate 10, and the thin film transistors Tr1, A pixel circuit in which Tr2 and the capacitor element Cs are formed is formed. In the formation of the pixel circuit, the wiring is formed so that the sources S and drains D of the thin film transistors Tr1 and Tr2 are alternately inverted in the line width direction of the gate electrodes 14a and 14b.

次に、以上のようにして作製した薄膜トランジスタ基板の上部に発光素子を形成する。この工程を、先の図4に基づいて説明する。   Next, a light emitting element is formed over the thin film transistor substrate manufactured as described above. This process will be described with reference to FIG.

先ず、以上の画素回路(薄膜トランジスタTr1,Tr2のみ図示)が形成されたガラス基板10上を覆う状態で、パッシベーション膜51を成膜し、この上部に平坦化絶縁膜52を形成する。次に、平坦化絶縁膜52およびパッシベーション膜51に、薄膜トランジスタTr2のソース電極22s/ドレイン電極22dの一方(例えばソース電極22s)に達する接続孔(図示所略)を形成する。次に、接続孔を介してソース電極22sおよびソースSに接続された下部電極53を、平坦化絶縁膜52上にパターン形成する。また同一工程で、補助配線53aを形成する。   First, a passivation film 51 is formed so as to cover the glass substrate 10 on which the above pixel circuits (only the thin film transistors Tr1 and Tr2 are shown), and a planarization insulating film 52 is formed thereon. Next, a connection hole (not shown) that reaches one of the source electrode 22s / drain electrode 22d (for example, the source electrode 22s) of the thin film transistor Tr2 is formed in the planarization insulating film 52 and the passivation film 51. Next, the lower electrode 53 connected to the source electrode 22 s and the source S through the connection hole is patterned on the planarization insulating film 52. In the same process, the auxiliary wiring 53a is formed.

次に、下部電極53の中央部分を広く露出して周縁を覆うと共に、補助配線53aの一部を露出させる形状の絶縁性パターン56を形成する。この絶縁性パターン56において下部電極53を露出させた開口部分が画素開口となる。   Next, an insulating pattern 56 having a shape in which the central portion of the lower electrode 53 is widely exposed to cover the periphery and a part of the auxiliary wiring 53a is exposed is formed. In the insulating pattern 56, an opening portion where the lower electrode 53 is exposed becomes a pixel opening.

その後、絶縁性パターン56から露出した下部電極53を覆う状態で、有機材料を用いて構成される発光機能層54を形成する。この発光機能層54は、ここで形成する発光素子の発光色毎に異なる工程で個別に形成することとする。次いで、発光機能層54を覆うと共に補助配線53aに接続された状態で、全画素に共通の上部電極55を形成する。   Thereafter, the light emitting functional layer 54 formed using an organic material is formed in a state of covering the lower electrode 53 exposed from the insulating pattern 56. The light emitting functional layer 54 is individually formed in a different process for each light emission color of the light emitting element formed here. Next, the upper electrode 55 common to all the pixels is formed in a state of covering the light emitting functional layer 54 and being connected to the auxiliary wiring 53a.

以上により、平坦化絶縁膜52上に、下部電極53と上部電極55との間に有機発光層を含む発光機能層54を挟持してなる発光素子ELを形成する。この発光素子ELは、下部電極53において薄膜トランジスタTr2に接続された構成となっている。   As described above, the light emitting element EL in which the light emitting functional layer 54 including the organic light emitting layer is sandwiched between the lower electrode 53 and the upper electrode 55 is formed on the planarization insulating film 52. The light emitting element EL has a configuration in which the lower electrode 53 is connected to the thin film transistor Tr2.

特にここでは、ゲート電極14a,14bの線幅方向に隣接して配置された4つの画素回路のうち、2つの画素回路に接続させて緑色の発光素子EL(G)を形成し、残りの画素回路に接続させて赤色の発光素子EL(R)と青色の発光素子EL(B)とを形成することが重要である。   In particular, here, among the four pixel circuits arranged adjacent to each other in the line width direction of the gate electrodes 14a and 14b, the green light emitting element EL (G) is formed by being connected to two pixel circuits, and the remaining pixels. It is important to form a red light emitting element EL (R) and a blue light emitting element EL (B) in connection with the circuit.

以上の後、ガラス基板10の発光素子EL形成面側に対向基板を配置し、接着性の封止剤を介してガラス基板10と対向基板とを貼合せる。そして、図5に示したように、1枚のガラス基板10に複数の表示パネル2の形成領域が設定されている場合であれば、表示パネル2毎にガラス基板10および対向基板を分割し、各分割部分に対して必要に応じて所手手順でフレキシブルプリント基板を接続させて表示装置1を完成させる。   After the above, a counter substrate is arrange | positioned at the light emitting element EL formation surface side of the glass substrate 10, and the glass substrate 10 and a counter substrate are bonded together through an adhesive sealing agent. And if it is a case where the formation area of the some display panel 2 is set to one glass substrate 10 as shown in FIG. 5, the glass substrate 10 and a counter substrate will be divided | segmented for every display panel 2, The display device 1 is completed by connecting the flexible printed circuit board to each of the divided parts according to the procedure as necessary.

以上説明した第1実施形態の製造方法により、図1〜図4を用いて説明したミラー反転構造であって、走査線11に沿って隣接配置された4つ画素回路を用いた副画素を1組にした表示画素Aを有する表示装置1aを得ることができる。   The mirror inversion structure described with reference to FIGS. 1 to 4 by the manufacturing method of the first embodiment described above, and subpixels using four pixel circuits arranged adjacent to each other along the scanning line 11 are 1 A display device 1a having a display pixel A in a set can be obtained.

特にこの製造方法では、薄膜トランジスタTr1,Tr2のチャネル領域を構成する半導体薄膜32の結晶化アニールの際に、図3および図6に示されるように、ゲート電極14a,14bの線幅方向(走査線11方向)に沿った走査方向vにレーザ光を走査させている。このため、この配列方向に沿って設けられた画素回路を構成する薄膜トランジスタTr1,Tr2は、ソース側を上流としてエネルギー線が照射されたものと、ドレイン側を上流としてエネルギー線が照射されたものとが交互に配置されることになる。   Particularly in this manufacturing method, as shown in FIGS. 3 and 6, during the crystallization annealing of the semiconductor thin film 32 constituting the channel regions of the thin film transistors Tr1 and Tr2, the line width direction (scanning line) of the gate electrodes 14a and 14b is obtained. The laser beam is scanned in the scanning direction v along (11 directions). For this reason, the thin film transistors Tr1 and Tr2 constituting the pixel circuit provided along the arrangement direction are irradiated with energy rays with the source side as an upstream, and irradiated with energy rays with the drain side as an upstream. Are arranged alternately.

ここで図9は、上記結晶化アニールの際のレーザ光の走査方向毎の、薄膜トランジスタの電流特性を示すグラフである。このグラフに示すように、ソース側を上流として得られた薄膜トランジスタと、ドレイン側を上流として得られた薄膜トランジスタとでは、得られるドレイン電流Idsに大きな差が生じることが分かる。 Here, FIG. 9 is a graph showing the current characteristics of the thin film transistor for each scanning direction of the laser beam during the crystallization annealing. As shown in this graph, the thin film transistor obtained the source side as an upstream, in the thin film transistor obtained the drain side as upstream, it can be seen that a large difference in the resulting drain current Ids generated.

しかしながら、上述した製造方法によって得られる上述した第1実施形態の構成の表示装置1aは、4つの画素回路に各色の発光素子を接続させて1組の表示画素Aを形成している。このため上述したように、各表示画素A間に配置される同色の色表示を行うための画素回路の薄膜トランジスタTr1,Tr2を、ソースS/ドレインDの配列方向が同一のものとすることができる。   However, the display device 1a having the above-described configuration of the first embodiment obtained by the above-described manufacturing method forms a set of display pixels A by connecting light emitting elements of each color to four pixel circuits. Therefore, as described above, the thin film transistors Tr1 and Tr2 of the pixel circuit for performing the same color display arranged between the display pixels A can have the same arrangement direction of the source S / drain D. .

つまり、図3に示されるように、全ての表示画素Aにおける赤色発光用の副画素a(R)では、薄膜トランジスタTr1は左側からドレインD→ソースSの順に配列されたものとなり、薄膜トランジスタTr2は左側からソースS→ドレインDの順に配列されたものとなる。   That is, as shown in FIG. 3, in the red light emitting sub-pixel a (R) in all the display pixels A, the thin film transistors Tr1 are arranged in order from the left side to the drain D → the source S, and the thin film transistors Tr2 are arranged on the left side. To source S → drain D in this order.

したがって、各色発光用の副画素a(R),a(G),a(G),a(B)は、表示画素A間において、それぞれが均一な電流特性の薄膜トランジスタTr1,Tr2を用いて構成された画素回路で駆動されるようになる。したがって、電流駆動される有機電界発光素子を用いながらも、同一色の輝度ムラを防止することが可能になる。尚、特に駆動用のトランジスタTr2の電流特性が、各発光色において均一であることが、同一色の輝度ムラを防止する上で重要である。   Accordingly, the sub-pixels a (R), a (G), a (G), and a (B) for light emission of each color are configured using thin film transistors Tr1 and Tr2 having uniform current characteristics between the display pixels A, respectively. The pixel circuit is driven. Therefore, it is possible to prevent luminance unevenness of the same color while using an organic electroluminescent element driven by current. In particular, it is important to prevent the luminance unevenness of the same color that the current characteristics of the driving transistor Tr2 are uniform in each emission color.

しかも、各表示画素Aを構成する画素回路のうちの2つの画素回路は、視認性が高く高輝度の発光が必要とされる緑色の副画素a(G)を構成するものである。したがって、異なる表示色間において、視認性に基づく表示ムラを防止できる。   In addition, two of the pixel circuits constituting each display pixel A constitute a green sub-pixel a (G) that is highly visible and requires high luminance light emission. Therefore, display unevenness based on visibility can be prevented between different display colors.

≪2.第2実施形態≫
図10は、第2実施形態の表示装置の特徴部を示す要部断面図であり、この図に示す第2実施形態の表示装置1bが、第1実施形態の表示装置と異なるところは、表示画素Aに設けられた緑色の副画素a(G),a(G)が、2つの画素回路に1つの発光素子EL(G)のみに接続されているところにあり、他の構成は同様である。尚、図10は、2つの副画素a(G),a(G)部分の断面図を示し、図3において2つの副画素a(G),a(G)の薄膜トランジスタTr1,Tr2を横断するA−A’断面に相当する。
≪2. Second Embodiment >>
FIG. 10 is a cross-sectional view of the main part showing the characteristic part of the display device of the second embodiment. The display device 1b of the second embodiment shown in this figure is different from the display device of the first embodiment in that the display The green subpixels a (G) and a (G) provided in the pixel A are connected to only one light emitting element EL (G) in two pixel circuits, and the other configurations are the same. is there. 10 shows a cross-sectional view of two subpixels a (G) and a (G), and in FIG. 3 crosses the thin film transistors Tr1 and Tr2 of the two subpixels a (G) and a (G). It corresponds to the AA ′ cross section.

このような図10に示す第2実施形態の表示装置1bでは、図4に示す第1実施形態と比較して、緑色の副画素a(G)における緑色の発光素子EL(G)の開口面積を広くすることができる。このため、さらに緑色の視認性を高めることができる。また、表示画素Aの全体の開口面積の向上を図ることも可能である。   In the display device 1b of the second embodiment shown in FIG. 10 as described above, the opening area of the green light emitting element EL (G) in the green subpixel a (G) is compared with the first embodiment shown in FIG. Can be widened. For this reason, the green visibility can be further enhanced. It is also possible to improve the entire opening area of the display pixel A.

≪3.第3実施形態≫
<表示装置の全体構成>
図11〜図13は、第3実施形態の表示装置の特徴部を示す図面である。このうち図11は、第3実施形態の表示装置1の全体構成を示す平面図である。また図12は、第3実施形態の表示装置1cにおいて、4つの副画素aで構成された表示画素Aの回路構成図を示す。さらに図13には、第3実施形態の表示装置1cにおいて、各副画素aに設けた画素回路のレイアウト図を示す。
≪3. Third Embodiment >>
<Overall configuration of display device>
FIG. 11 to FIG. 13 are drawings showing the characteristic part of the display device of the third embodiment. Among these, FIG. 11 is a top view which shows the whole structure of the display apparatus 1c of 3rd Embodiment. FIG. 12 is a circuit configuration diagram of a display pixel A including four sub-pixels a in the display device 1c according to the third embodiment. Further, FIG. 13 shows a layout diagram of a pixel circuit provided in each sub-pixel a in the display device 1c of the third embodiment.

これらの図に示す第3実施形態の表示装置1cが、第1実施形態の表示装置と異なるところは、表示画素Aに設けられた緑色の副画素a(G),a(G)が、それぞれ個別の信号線13に接続されているところにあり、他の構成は同様である。   The display device 1c of the third embodiment shown in these drawings differs from the display device of the first embodiment in that the green subpixels a (G) and a (G) provided in the display pixel A are respectively It is in the place connected to the separate signal line 13, and the other structure is the same.

このような構成の第3実施形態の表示装置1cでは、第1実施形態の表示装置との比較において、緑色の副画素a(G),a(G)に設けたそれぞれの発光素子EL(G)を、それぞれ個別の映像信号で発光させることが可能になる。   In the display device 1c of the third embodiment having such a configuration, each light emitting element EL (G (G) provided in the green subpixels a (G) and a (G) is compared with the display device of the first embodiment. ) Can be emitted with individual video signals.

尚、このような第3実施形態の表示装置1cは、第2実施形態と組み合わせた構成とすることも可能であるが、この場合、1つの発光素子EL(G)に対して、それぞれ個別の信号線からの映像信号に相当する電流を供給することが可能になる。   Note that the display device 1c according to the third embodiment can be combined with the second embodiment. In this case, each display device 1c is individually connected to one light emitting element EL (G). A current corresponding to the video signal from the signal line can be supplied.

≪4.第4実施形態≫
図14は、第4実施形態の表示装置の特徴部を示す図であり、第4実施形態の表示装置1dにおいて、各副画素aに設けた画素回路のレイアウト図を示す。この図に示す第4実施形態の表示装置1dが、第1実施形態の表示装置と異なるところは、表示画素Aに設けられた緑色の副画素a(G),a(G)が、個別の信号線13に接続されており、かつ共通電極12から延設されたドレインD側の部分を共有しているところにあり、他の構成は同様である。
<< 4. Fourth Embodiment >>
FIG. 14 is a diagram showing a characteristic part of the display device of the fourth embodiment, and shows a layout diagram of a pixel circuit provided in each sub-pixel a in the display device 1d of the fourth embodiment. The display device 1d of the fourth embodiment shown in the figure is different from the display device of the first embodiment in that the green subpixels a (G) and a (G) provided in the display pixel A are individually provided. It is connected to the signal line 13 and shares a portion on the drain D side extended from the common electrode 12, and the other configurations are the same.

このような構成では、表示画素Aに設けられた緑色の副画素a(G),a(G)の2つの画素回路が、1本の電源線12を共有する状態で電源線12に対して対にレイアウトされている。 In such a configuration, the two pixel circuits of the green subpixels a (G) and a (G) provided in the display pixel A share the single power supply line 12 with respect to the power supply line 12. It is laid out in the symmetric.

このような構成であっても、第1実施形態と同様の効果を得ることができる。   Even if it is such a structure, the effect similar to 1st Embodiment can be acquired.

尚、上述した第1実施形態〜第4実施形態においては、1つの表示画素Aに設けた2つの画素回路に、緑色の発光素子EL(G)を接続させた構成を説明した。しかしながら、1つの表示画素Aに設けた2つの画素回路に接続する発光素子ELは、緑色の発光素子EL(G)に限定されることはない。例えば、青色の発光素子EL(B)や赤色の発光素子EL(R)であっても良い。   In the first to fourth embodiments described above, the configuration in which the green light emitting element EL (G) is connected to the two pixel circuits provided in one display pixel A has been described. However, the light emitting element EL connected to the two pixel circuits provided in one display pixel A is not limited to the green light emitting element EL (G). For example, a blue light emitting element EL (B) or a red light emitting element EL (R) may be used.

一般的に、有機電界発光素子(発光素子)は、発光色毎に発光効率が異なる。このため、1つの表示画素Aに設けた2つの画素回路に接続する発光素子ELとして、相対的に発光効率が最も低い青色の発光素子EL(B)を用いても良い。この場合、相対的に発光効率の低い青色の発光素子EL(B)を、2つの画素回路にそれぞれ接続させたり、2つの画素回路に対して開口面積の大きな1つ青色発光素子EL(B)を接続させる。これにより、各発光色の輝度差を小さくすることができる。   In general, an organic electroluminescent element (light emitting element) has a different luminous efficiency for each emission color. For this reason, as the light emitting element EL connected to the two pixel circuits provided in one display pixel A, the blue light emitting element EL (B) having the relatively lowest luminous efficiency may be used. In this case, the blue light emitting element EL (B) having a relatively low luminous efficiency is connected to each of the two pixel circuits, or one blue light emitting element EL (B) having a large opening area with respect to the two pixel circuits. Connect. Thereby, the brightness | luminance difference of each luminescent color can be made small.

<適用例>
以上説明した本発明に係る製造方法によって得られる表示装置は、図15〜図19に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。以下に、本発明が適用される電子機器の一例について説明する。
<Application example>
Display devices obtained by the manufacturing method according to the present invention described above include various electronic devices shown in FIGS. 15 to 19, such as digital cameras, notebook personal computers, mobile terminal devices such as mobile phones, video cameras, etc. The present invention can be applied to display devices of electronic devices in various fields that display video signals input to electronic devices or video signals generated in electronic devices as images or videos. An example of an electronic device to which the present invention is applied will be described below.

図15は、本発明が適用されるテレビを示す斜視図である。本適用例に係るテレビは、フロントパネル102やフィルターガラス103等から構成される映像表示画面部101を含み、その映像表示画面部101として本発明に係る表示装置を用いることにより作成される。   FIG. 15 is a perspective view showing a television to which the present invention is applied. The television according to this application example includes a video display screen unit 101 including a front panel 102, a filter glass 103, and the like, and is created by using the display device according to the present invention as the video display screen unit 101.

図16は、本発明が適用されるデジタルカメラを示す図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部111、表示部112、メニュースイッチ113、シャッターボタン114等を含み、その表示部112として本発明に係る表示装置を用いることにより作製される。   16A and 16B are diagrams showing a digital camera to which the present invention is applied. FIG. 16A is a perspective view seen from the front side, and FIG. 16B is a perspective view seen from the back side. The digital camera according to this application example includes a light emitting unit 111 for flash, a display unit 112, a menu switch 113, a shutter button 114, and the like, and is manufactured by using the display device according to the present invention as the display unit 112.

図17は、本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体121に、文字等を入力するとき操作されるキーボード122、画像を表示する表示部123等を含み、その表示部123として本発明に係る表示装置を用いることにより作製される。   FIG. 17 is a perspective view showing a notebook personal computer to which the present invention is applied. A notebook personal computer according to this application example includes a main body 121 including a keyboard 122 that is operated when characters and the like are input, a display unit 123 that displays an image, and the like. It is produced by using.

図18は、本発明が適用されるビデオカメラを示す斜視図である。本適用例に係るビデオカメラは、本体部131、前方を向いた側面に被写体撮影用のレンズ132、撮影時のスタート/ストップスイッチ133、表示部134等を含み、その表示部134として本発明に係る表示装置を用いることにより作製される。   FIG. 18 is a perspective view showing a video camera to which the present invention is applied. The video camera according to this application example includes a main body 131, a lens 132 for shooting an object on a side facing forward, a start / stop switch 133 at the time of shooting, a display unit 134, and the like. It is manufactured by using such a display device.

図19は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。本適用例に係る携帯電話機は、上側筐体141、下側筐体142、連結部(ここではヒンジ部)143、ディスプレイ144、サブディスプレイ145、ピクチャーライト146、カメラ147等を含み、そのディスプレイ144やサブディスプレイ145として本発明に係る表示装置を用いることにより作製される。   FIG. 19 is a diagram showing a mobile terminal device to which the present invention is applied, for example, a mobile phone, in which (A) is a front view in an open state, (B) is a side view thereof, and (C) is in a closed state. (D) is a left side view, (E) is a right side view, (F) is a top view, and (G) is a bottom view. The mobile phone according to this application example includes an upper housing 141, a lower housing 142, a connecting portion (here, a hinge portion) 143, a display 144, a sub display 145, a picture light 146, a camera 147, and the like. And the sub display 145 is manufactured by using the display device according to the present invention.

第1実施形態の表示装置の全体構成を示す平面図である。It is a top view which shows the whole structure of the display apparatus of 1st Embodiment. 第1実施形態の表示装置の回路構成図である。It is a circuit block diagram of the display apparatus of 1st Embodiment. 第1実施形態の表示装置の画素回路のレイアウト図である。FIG. 3 is a layout diagram of a pixel circuit of the display device according to the first embodiment. 第1実施形態の表示装置の要部断面図である。It is principal part sectional drawing of the display apparatus of 1st Embodiment. 本発明の表示装置の製造工程を説明するための基板構成図である。It is a board | substrate block diagram for demonstrating the manufacturing process of the display apparatus of this invention. 第1実施形態の製造工程の一部を説明するための要部平面工程図である。It is a principal part plane process drawing for demonstrating a part of manufacturing process of 1st Embodiment. 本発明の表示装置の製造工程を説明するための断面工程図(その1)である。FIG. 6 is a cross-sectional process diagram (No. 1) for explaining a manufacturing process of the display device of the present invention; 本発明の表示装置の製造工程を説明するための断面工程図(その2)である。FIG. 6 is a cross-sectional process diagram (No. 2) for explaining a manufacturing process of the display device of the present invention; 結晶化アニールの際のレーザ光の走査方向毎の、薄膜トランジスタの電流特性を示すグラフである。It is a graph which shows the electric current characteristic of a thin-film transistor for every scanning direction of the laser beam in the case of crystallization annealing. 第2実施形態の表示装置の特徴部を説明するための要部断面図である。It is principal part sectional drawing for demonstrating the characteristic part of the display apparatus of 2nd Embodiment. 第3実施形態の表示装置の全体構成を示す平面図である。It is a top view which shows the whole structure of the display apparatus of 3rd Embodiment. 第3実施形態の表示装置の回路構成図である。It is a circuit block diagram of the display apparatus of 3rd Embodiment. 第3実施形態の表示装置の画素回路のレイアウト図である。It is a layout diagram of the pixel circuit of the display device of the third embodiment. 第4実施形態の特徴部を説明するための画素回路のレイアウト図である。It is a layout diagram of a pixel circuit for explaining a characteristic part of a fourth embodiment. 本発明が適用されるテレビを示す斜視図である。It is a perspective view which shows the television to which this invention is applied. 本発明が適用されるデジタルカメラを示す図であり、(A)は表側から見た斜視図、(B)は裏側から見た斜視図である。It is a figure which shows the digital camera to which this invention is applied, (A) is the perspective view seen from the front side, (B) is the perspective view seen from the back side. 本発明が適用されるノート型パーソナルコンピュータを示す斜視図である。1 is a perspective view showing a notebook personal computer to which the present invention is applied. 本発明が適用されるビデオカメラを示す斜視図である。It is a perspective view which shows the video camera to which this invention is applied. 本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、(A)は開いた状態での正面図、(B)はその側面図、(C)は閉じた状態での正面図、(D)は左側面図、(E)は右側面図、(F)は上面図、(G)は下面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows the portable terminal device to which this invention is applied, for example, a mobile telephone, (A) is the front view in the open state, (B) is the side view, (C) is the front view in the closed state , (D) is a left side view, (E) is a right side view, (F) is a top view, and (G) is a bottom view. 従来のミラー反転構造の表示装置用の薄膜トランジスタ基板のレイアウト図である。It is a layout diagram of a thin film transistor substrate for a display device having a conventional mirror inversion structure.

符号の説明Explanation of symbols

1a,1b,1c,1d…表示装置、12…電源線、13…信号線、14a,14b…ゲート電極、31…ゲート絶縁膜、32…非晶質の半導体薄膜、32A…結晶化させた半導体薄膜、A…表示画素、D…ドレイン、EL…発光素子、EL(R)…赤色発光素子、EL(G)…緑色発光素子、EL(B)…青色発光素子、Lh…レーザ光(エネルギー線)、S…ソース、Tr1…薄膜トランジスタ、Tr2…薄膜トランジスタ、v…走査方向   DESCRIPTION OF SYMBOLS 1a, 1b, 1c, 1d ... Display apparatus, 12 ... Power supply line, 13 ... Signal line, 14a, 14b ... Gate electrode, 31 ... Gate insulating film, 32 ... Amorphous semiconductor thin film, 32A ... Crystallized semiconductor Thin film, A ... display pixel, D ... drain, EL ... light emitting element, EL (R) ... red light emitting element, EL (G) ... green light emitting element, EL (B) ... blue light emitting element, Lh ... laser light (energy beam) ), S ... source, Tr1 ... thin film transistor, Tr2 ... thin film transistor, v ... scanning direction

Claims (11)

薄膜トランジスタを有し、当該薄膜トランジスタのソースとドレインとの配列方向を交互に反転させた状態で当該配列方向に沿って設けられた複数の画素回路と、
前記配列方向に隣接する4個の前記画素回路のうち、隣り合う2つの画素回路に接続された第1の色を発する発光素子と、前記4個の画素回路のうちの残りの画素回路それぞれに接続された第2の色を発する発光素子および第3の色を発する発光素子とを一組の表示画素とした、複数の表示画素とを備え、
前記複数の表示画素では、互いに前記第2の色を発する発光素子に接続された前記画素回路の薄膜トランジスタのソース/ドレインの配列方向が同じである
表示装置。
A plurality of pixel circuits provided along the alignment direction in a state in which the alignment direction of the source and drain of the thin film transistor is alternately inverted,
Among the four pixel circuits adjacent to each other in the arrangement direction, a light emitting element that emits a first color connected to two adjacent pixel circuits, and the remaining pixel circuits of the four pixel circuits, respectively. A plurality of display pixels each including a connected light emitting element emitting a second color and a light emitting element emitting a third color as a set of display pixels ,
The display device in which the plurality of display pixels have the same arrangement direction of the source / drain of the thin film transistor of the pixel circuit connected to the light emitting element emitting the second color .
前記薄膜トランジスタはボトムゲート構造であり、
前記薄膜トランジスタのチャネル領域は、前記配列方向に沿ってエネルギー線を走査させながら照射することで結晶化させた半導体薄膜を用いて構成されている
請求項1に記載の表示装置。
The thin film transistor has a bottom gate structure,
The display device according to claim 1, wherein a channel region of the thin film transistor is configured using a semiconductor thin film that is crystallized by irradiating an energy beam while scanning along the arrangement direction.
前記第1の色は緑色である
請求項1または2に記載の表示装置。
The display device according to claim 1, wherein the first color is green .
前記第1の色を発する発光素子は、前記第2の色を発する発光素子および第3の色を発する発光素子よりも発光効率の低い発光素子である
請求項1または2に記載の表示装置。
The display device according to claim 1, wherein the light emitting element that emits the first color is a light emitting element that has lower light emission efficiency than a light emitting element that emits the second color and a light emitting element that emits the third color .
前記画素回路を構成する薄膜トランジスタは、当該画素回路に接続された前記発光素子の発光色毎に異なるチャネル幅を有している
請求項1〜4の何れか1項に記載の表示装置。
The display device according to claim 1, wherein the thin film transistor included in the pixel circuit has a different channel width for each light emission color of the light emitting element connected to the pixel circuit.
前記隣り合う2つの画素回路は共通の信号線に接続されている
請求項1〜5の何れか1項に記載の表示装置。
Display device according to any one of claims 1 to 5 wherein the two pixel circuits adjacent connected to the signal line of the common.
前記隣り合う2つの画素回路は、前記第1の色を発する1つの発光素子が接続されている
請求項1〜6の何れか1項に記載の表示装置。
Wherein the two pixel circuits adjacent display device according to any one of claims 1 to 6, one light emitting element emitting the first color is connected.
前記配列方向に隣接して配置された前記画素回路は、1本の電源線を共有する状態で当該電源線に対して対称にレイアウトされている
請求項1〜7の何れか1項に記載の表示装置。
The pixel circuit arranged adjacent to the arrangement direction is laid out symmetrically with respect to the power supply line in a state of sharing one power supply line. Display device.
前記隣り合う2つの画素回路は、1本の電源線を共有する状態で当該電源線に対して対称にレイアウトされている
請求項1〜5の何れか1項に記載の表示装置。
The display device according to claim 1, wherein the two adjacent pixel circuits are laid out symmetrically with respect to the power supply line while sharing one power supply line.
複数のゲート電極をその線幅方向に配列形成する工程と、
前記ゲート電極を覆う状態でゲート絶縁膜および非晶質の半導体薄膜をこの順に成膜する工程と、
前記ゲート電極の線幅方向にエネルギー線を走査させながら照射することにより前記半導体薄膜を結晶化させると共に、当該結晶化させた半導体薄膜を用いて薄膜トランジスタを形成する工程と、
前記薄膜トランジスタを有する画素回路を、当該薄膜トランジスタのソースとドレインとの配列方向を交互に反転させた状態で前記ゲート電極の線幅方向に沿って配列形成する工程と、
前記配列方向に隣接する4個の画素回路のうち、隣り合う2つの画素回路に接続させた第1の光を発する発光素子と、前記4個の画素回路のうちの残りの画素回路それぞれ接続させた第2の色を発する発光素子および第3の色を発する発光素子とを1組の表示画素として複数の前記表示画素を形成する工程とを行い、
前記複数の表示画素では、互いに前記第2の色を発する発光素子に接続された前記画素回路の薄膜トランジスタのソース/ドレインの配列方向が同じになるように配置する
表示装置の製造方法。
A step of arranging a plurality of gate electrodes in the line width direction;
Forming a gate insulating film and an amorphous semiconductor thin film in this order so as to cover the gate electrode;
Crystallization of the semiconductor thin film by irradiating while scanning energy lines in the line width direction of the gate electrode, and forming a thin film transistor using the crystallized semiconductor thin film;
Forming a pixel circuit having the thin film transistor along the line width direction of the gate electrode in a state where the arrangement direction of the source and drain of the thin film transistor is alternately reversed;
Of the four pixel circuits adjacent to each other in the arrangement direction, the light emitting element emitting the first light connected to the two adjacent pixel circuits is connected to the remaining pixel circuits of the four pixel circuits. A step of forming a plurality of display pixels using a light emitting element emitting a second color and a light emitting element emitting a third color as a set of display pixels,
A method for manufacturing a display device, wherein the plurality of display pixels are arranged so that the source / drain arrangement directions of the thin film transistors of the pixel circuit connected to the light emitting elements emitting the second color are the same .
前記線幅方向に配列形成された複数列の前記ゲート電極に対して、前記エネルギー線は前記線幅方向に沿った同一の走査方向にのみ走査させる
請求項10記載の表示装置の製造方法。
The method for manufacturing a display device according to claim 10, wherein the energy lines are scanned only in the same scanning direction along the line width direction with respect to the plurality of rows of gate electrodes arranged in the line width direction.
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* Cited by examiner, † Cited by third party
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KR101830791B1 (en) * 2011-09-08 2018-02-22 삼성디스플레이 주식회사 Organic light emitting display
JP6771401B2 (en) * 2017-02-09 2020-10-21 株式会社Joled Active matrix display device
CN110828474B (en) * 2018-08-14 2023-04-18 瀚宇彩晶股份有限公司 Display panel and method for improving display quality of display panel
US11776475B2 (en) * 2019-11-05 2023-10-03 Sony Group Corporation Display device
CN114783370B (en) * 2022-05-05 2023-10-20 武汉天马微电子有限公司 Pixel circuit, display panel and display device
WO2024103344A1 (en) * 2022-11-17 2024-05-23 京东方科技集团股份有限公司 Display substrate and display device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366057A (en) * 2001-06-11 2002-12-20 Toshiba Corp Display device
JP4183951B2 (en) * 2002-02-25 2008-11-19 株式会社半導体エネルギー研究所 Light emitting device
JP2005333117A (en) * 2004-04-23 2005-12-02 Semiconductor Energy Lab Co Ltd Laser irradiation device and method for manufacturing semiconductor device
JP2006018090A (en) * 2004-07-02 2006-01-19 Sharp Corp Display apparatus
US8446435B2 (en) * 2005-04-22 2013-05-21 Sharp Kabushiki Kaisha Display device
JP4857639B2 (en) * 2005-07-27 2012-01-18 ソニー株式会社 Display device and manufacturing method of display device
WO2007034618A1 (en) * 2005-09-20 2007-03-29 Sharp Kabushiki Kaisha Dual-view display
JP4329789B2 (en) * 2006-07-24 2009-09-09 セイコーエプソン株式会社 Display device

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