JP5413549B2

JP5413549B2 - Thin film transistor panel and manufacturing method thereof

Info

Publication number: JP5413549B2
Application number: JP2006319909A
Authority: JP
Inventors: 一志保苅; 基彦吉田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2006-11-28
Filing date: 2006-11-28
Publication date: 2014-02-12
Anticipated expiration: 2026-11-28
Also published as: JP2008135520A

Description

この発明は薄膜トランジスタパネルおよびその製造方法に関する。 The present invention relates to a thin film transistor panel and a method for manufacturing the same.

従来の薄膜トランジスタパネル（例えば、特許文献１参照）は、絶縁基板を備えている。絶縁基板の上面にはゲート電極が設けられている。ゲート電極を含む絶縁基板の上面にはゲート絶縁膜が設けられている。ゲート電極上におけるゲート絶縁膜の上面には真性酸化亜鉛（ＺｎＯ）からなる半導体薄膜が設けられている。半導体薄膜の上面全体には保護膜が設けられている。それらの上面全体には上層絶縁膜が設けられている。 A conventional thin film transistor panel (see, for example, Patent Document 1) includes an insulating substrate. A gate electrode is provided on the upper surface of the insulating substrate. A gate insulating film is provided on the upper surface of the insulating substrate including the gate electrode. A semiconductor thin film made of intrinsic zinc oxide (ZnO) is provided on the upper surface of the gate insulating film on the gate electrode. A protective film is provided on the entire top surface of the semiconductor thin film. An upper insulating film is provided on the entire upper surface thereof.

半導体薄膜の両側における上層絶縁膜および保護膜には２つのコンタクトホールが設けられている。各コンタクトホールを介して露出された半導体薄膜の上面およびその周囲における上層絶縁膜の上面にはｎ型酸化亜鉛からなるオーミックコンタクト層が設けられている。各オーミックコンタクト層の上面にはソース電極およびドレイン電極が設けられている。 Two contact holes are provided in the upper insulating film and the protective film on both sides of the semiconductor thin film. An ohmic contact layer made of n-type zinc oxide is provided on the upper surface of the semiconductor thin film exposed through each contact hole and on the upper surface of the upper insulating film around the semiconductor thin film. A source electrode and a drain electrode are provided on the upper surface of each ohmic contact layer.

特開２００６−１００７６０号公報（図１）Japanese Patent Laying-Open No. 2006-100760 (FIG. 1)

上記従来の薄膜トランジスタパネルでは、製造するとき、半導体薄膜の上面全体に保護膜を形成し、半導体薄膜の両側における保護膜にその間の間隔および当該間隔に直交する方向の寸法によりチャネル長およびチャネル幅を決定する２つのコンタクトホールを形成しているので、エッチングされやすい真性酸化亜鉛からなる半導体薄膜にサイドエッチングが生じても、保護膜に形成された２つのコンタクトホールによって決定されるチャネル長およびチャネル幅に寸法変化が生じることはなく、加工精度を良くすることができる。 In the conventional thin film transistor panel, when manufacturing, a protective film is formed on the entire upper surface of the semiconductor thin film, and the protective film on both sides of the semiconductor thin film has a channel length and a channel width depending on the distance between them and the dimension in the direction perpendicular to the distance. Since the two contact holes to be determined are formed, the channel length and the channel width determined by the two contact holes formed in the protective film even if side etching occurs in the semiconductor thin film made of intrinsic zinc oxide that is easily etched Thus, no dimensional change occurs and the processing accuracy can be improved.

しかしながら、上記従来の薄膜トランジスタパネルでは、保護膜下の半導体薄膜にサイドエッチングが生じると、保護膜の周辺部がひさし状となり、保護膜を上層絶縁膜で覆うと、保護膜の周辺部のひさし下つまり半導体薄膜の周囲に空洞が生じ、上層絶縁膜の堆積不足でカバレッジの悪い部分から薬液が空洞の部分に染み込み、真性酸化亜鉛からなる半導体薄膜が溶けることがあることがあるということが分かった。 However, in the conventional thin film transistor panel, when side etching occurs in the semiconductor thin film under the protective film, the peripheral part of the protective film becomes eaves, and when the protective film is covered with the upper insulating film, the peripheral part of the protective film is In other words, it was found that cavities were generated around the semiconductor thin film, and the chemical film might penetrate into the cavity from the poor coverage due to insufficient deposition of the upper insulating film, and the semiconductor thin film made of intrinsic zinc oxide may melt. .

そこで、この発明は、ゲート電極に対応する部分における半導体薄膜の周囲に空洞が生じないようにすることができる薄膜トランジスタパネルおよびその製造方法を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a thin film transistor panel and a method for manufacturing the same that can prevent a cavity from being generated around a semiconductor thin film in a portion corresponding to a gate electrode.

請求項１に記載の発明に係る薄膜トランジスタパネルは、絶縁基板と、前記絶縁基板上に相対向して設けられたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極上に設けられた２つのオーミックコンタクト層と、前記ソース電極、前記ドレイン電極および前記２つのオーミックコンタクト層を含む前記絶縁基板上に設けられた半導体薄膜と、前記半導体薄膜上に設けられたゲート絶縁膜と、前記２つのオーミックコンタクト層の相対向する部分上における前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を含む前記ゲート絶縁膜上に設けられたオーバーコート膜と、前記オーバーコート膜上に前記オーバーコート膜、前記ゲート絶縁膜および前記半導体薄膜に設けられたコンタクトホールを介して前記ソース電極に接続されて設けられた画素電極とを有し、前記半導体薄膜が、前記コンタクトホールが形成された部分以外の全域に形成されていることを特徴とするものである。
請求項２に記載の発明に係る薄膜トランジスタパネルは、請求項１に記載の発明において、前記半導体薄膜下において前記ソース電極、前記ドレイン電極および前記２つのオーミックコンタクト層を含む前記絶縁基板上に、前記ゲート電極に対応する部分に開口部を有し、且つ、前記半導体薄膜のコンタクトホールに対応する部分にコンタクトホールを有する下層絶縁膜が設けられ、前記画素電極は前記オーバーコート膜、前記ゲート絶縁膜、前記半導体薄膜および前記下層絶縁膜に設けられたコンタクトホールを介して前記ソース電極に接続されていることを特徴とするものである。
請求項３に記載の発明に係る薄膜トランジスタパネルは、請求項２に記載の発明において、前記ゲート絶縁膜、前記オーバーコート膜および前記下層絶縁膜は同一の材料によって形成されていることを特徴とするものである。
請求項４に記載の発明に係る薄膜トランジスタパネルは、請求項１または２に記載の発明において、前記半導体薄膜は酸化亜鉛からなることを特徴とするものである。
請求項５に記載の発明に係る薄膜トランジスタパネルは、請求項１または２に記載の発明において、前記オーミックコンタクト層はＩＴＯからなることを特徴とするものである。
請求項６に記載の発明に係る薄膜トランジスタパネルの製造方法は、絶縁基板上にソース電極およびドレイン電極を相対向して形成する工程と、前記ソース電極および前記ドレイン電極上に２つのオーミックコンタクト層を形成する工程と、前記ソース電極、前記ドレイン電極および前記２つのオーミックコンタクト層を含む前記絶縁基板上に半導体薄膜を形成する工程と、前記半導体薄膜をパターン化せずに、前記半導体薄膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜をパターン化せずに、前記２つのオーミックコンタクト層の相対向する部分上における前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を含む前記ゲート絶縁膜上にオーバーコート膜を形成する工程と、前記ソース電極に対応する部分における前記オーバーコート膜、前記ゲート絶縁膜および前記半導体薄膜にコンタクトホールを形成する工程と、前記オーバーコート膜上に画素電極を前記オーバーコート膜、前記ゲート絶縁膜および前記半導体薄膜のコンタクトホールを介して前記ソース電極に接続させて形成する工程と、を有することを特徴とするものである。
請求項７に記載の発明に係る薄膜トランジスタパネルの製造方法は、絶縁基板上にソース電極およびドレイン電極を相対向して形成する工程と、前記ソース電極および前記ドレイン電極上に２つのオーミックコンタクト層を形成する工程と、前記ソース電極、前記ドレイン電極および前記２つのオーミックコンタクト層を含む前記絶縁基板上に、前記２つのオーミックコンタクト層の相対向する部分に対応する部分に開口部を有し、且つ、前記ソース電極に対応する部分にコンタクトホールを有する下層絶縁膜を形成する工程と、前記下層絶縁膜の開口部内およびコンタクトホール内を含む前記下層絶縁膜上に半導体薄膜を形成する工程と、前記半導体薄膜をパターン化せずに、前記半導体薄膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜をパターン化せずに、前記２つのオーミックコンタクト層の相対向する部分上における前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極を含む前記ゲート絶縁膜上にオーバーコート膜を形成する工程と、前記ソース電極に対応する部分における前記オーバーコート膜、前記ゲート絶縁膜および前記半導体薄膜にコンタクトホールを形成する工程と、前記オーバーコート膜上に画素電極を前記オーバーコート膜、前記ゲート絶縁膜、前記半導体薄膜および前記下層絶縁膜のコンタクトホールを介して前記ソース電極に接続させて形成する工程と、を有することを特徴とするものである。
請求項８に記載の発明に係る薄膜トランジスタパネルの製造方法は、請求項７に記載の発明において、前記下層絶縁膜、前記ゲート絶縁膜および前記オーバーコート膜は同一の材料によって形成することを特徴とするものである。
請求項９に記載の発明に係る薄膜トランジスタパネルの製造方法は、請求項６または７に記載の発明において、前記半導体薄膜は酸化亜鉛によって形成することを特徴とするものである。
請求項１０に記載の発明に係る薄膜トランジスタパネルの製造方法は、請求項６または７に記載の発明において、前記オーミックコンタクト層はＩＴＯによって形成することを特徴とするものである。 The thin film transistor panel according to the first aspect of the present invention includes an insulating substrate, a source electrode and a drain electrode provided opposite to each other on the insulating substrate, and two electrodes provided on the source electrode and the drain electrode. An ohmic contact layer; a semiconductor thin film provided on the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers; a gate insulating film provided on the semiconductor thin film; and the two ohmic contacts. A gate electrode provided on the gate insulating film on opposite portions of the contact layer; an overcoat film provided on the gate insulating film including the gate electrode; and the overcoat on the overcoat film Through the contact hole provided in the film, the gate insulating film and the semiconductor thin film And a pixel electrode provided is connected to the source electrode, the semiconductor thin film, and is characterized in that it is formed on the whole area other than a portion where the contact hole is formed.
A thin film transistor panel according to a second aspect of the present invention is the thin film transistor panel according to the first aspect of the present invention, wherein the source electrode, the drain electrode, and the two ohmic contact layers are provided under the semiconductor thin film on the insulating substrate. A lower insulating film having an opening in a portion corresponding to the gate electrode and a contact hole in a portion corresponding to the contact hole of the semiconductor thin film is provided, and the pixel electrode includes the overcoat film and the gate insulating film The semiconductor thin film and the lower insulating film are connected to the source electrode through contact holes.
A thin film transistor panel according to a third aspect of the present invention is the thin film transistor panel according to the second aspect, wherein the gate insulating film, the overcoat film, and the lower insulating film are formed of the same material. Is.
A thin film transistor panel according to a fourth aspect of the present invention is the thin film transistor panel according to the first or second aspect, wherein the semiconductor thin film is made of zinc oxide.
A thin film transistor panel according to a fifth aspect of the present invention is the thin film transistor panel according to the first or second aspect, wherein the ohmic contact layer is made of ITO.
According to a sixth aspect of the present invention, there is provided a thin film transistor panel manufacturing method comprising: forming a source electrode and a drain electrode opposite to each other on an insulating substrate; and forming two ohmic contact layers on the source electrode and the drain electrode. Forming a semiconductor thin film on the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers, and forming a gate on the semiconductor thin film without patterning the semiconductor thin film. Forming an insulating film; forming a gate electrode on the gate insulating film on opposite portions of the two ohmic contact layers without patterning the gate insulating film; and A step of forming an overcoat film on the gate insulating film, and a portion corresponding to the source electrode. Forming a contact hole in the overcoat film, the gate insulating film and the semiconductor thin film; and a pixel electrode on the overcoat film via the contact hole of the overcoat film, the gate insulating film and the semiconductor thin film. And a step of connecting to the source electrode.
According to a seventh aspect of the present invention, there is provided a method of manufacturing a thin film transistor panel comprising: forming a source electrode and a drain electrode on an insulating substrate opposite to each other; and forming two ohmic contact layers on the source electrode and the drain electrode. Forming an opening on a portion of the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers, corresponding to the opposing portions of the two ohmic contact layers; and a step of forming a lower insulating film having a contact hole to a portion corresponding to the source electrode, and forming a semiconductor thin film on the lower insulating film including the lower insulating the opening and the contact hole of the membrane, the a semiconductor thin film without patterning, a step of forming a gate insulating film on the semiconductor film, the gate Without patterning the insulating film, forming a gate electrode on the gate insulating film on a portion opposing the two ohmic contact layer, an overcoat layer on the gate insulating film including the gate electrode Forming a contact hole in the overcoat film, the gate insulating film and the semiconductor thin film in a portion corresponding to the source electrode, and forming a pixel electrode on the overcoat film, And a step of forming the gate insulating film, the semiconductor thin film, and the lower insulating film connected to the source electrode through contact holes.
The method of manufacturing a thin film transistor panel according to claim 8 is characterized in that, in the invention according to claim 7, the lower insulating film, the gate insulating film and the overcoat film are formed of the same material. To do.
According to a ninth aspect of the present invention, there is provided a method for manufacturing a thin film transistor panel according to the sixth aspect of the present invention, wherein the semiconductor thin film is formed of zinc oxide.
According to a tenth aspect of the present invention, there is provided a method of manufacturing a thin film transistor panel according to the sixth or seventh aspect, wherein the ohmic contact layer is formed of ITO.

この発明によれば、ソース電極、ドレイン電極および２つのオーミックコンタクト層を含む絶縁基板上に半導体薄膜を設け、半導体薄膜上にゲート絶縁膜を設け、２つのオーミックコンタクト層の相対向する部分上におけるゲート絶縁膜上にゲート電極を設けているので、ゲート電極下の全域およびその周囲に半導体薄膜が設けられ、したがってゲート電極に対応する部分における半導体薄膜の周囲に空洞が生じないようにすることができる。 According to the present invention, the semiconductor thin film is provided on the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers, the gate insulating film is provided on the semiconductor thin film, and the two ohmic contact layers are on opposite portions. Since the gate electrode is provided on the gate insulating film, the semiconductor thin film is provided in the entire region under and around the gate electrode, and accordingly, it is possible to prevent a cavity from being generated around the semiconductor thin film in a portion corresponding to the gate electrode. it can.

（第１実施形態）
図１はこの発明の第１実施形態としての薄膜トランジスタパネルの断面図を示す。この薄膜トランジスタパネルはガラス基板（絶縁基板）１を備えている。ガラス基板１の上面の相対向する所定の２箇所にはアルミニウム、クロム、ＩＴＯ等からなるソース電極２およびドレイン電極３が設けられている。ソース電極２およびドレイン電極３の相対向する側の各上面およびその各近傍のガラス基板１の上面にはＩＴＯからなるオーミックコンタクト層４、５が設けられている。 (First embodiment)
FIG. 1 shows a sectional view of a thin film transistor panel as a first embodiment of the present invention. The thin film transistor panel includes a glass substrate (insulating substrate) 1. A source electrode 2 and a drain electrode 3 made of aluminum, chromium, ITO, or the like are provided at predetermined two opposite positions on the upper surface of the glass substrate 1. Ohmic contact layers 4 and 5 made of ITO are provided on the upper surfaces of the source electrode 2 and the drain electrode 3 on opposite sides and the upper surface of the glass substrate 1 in the vicinity thereof.

ソース電極２、ドレイン電極３およびオーミックコンタクト層４、５を含むガラス基板１の上面には真性酸化亜鉛からなる半導体薄膜６が設けられている。ここで、酸化亜鉛とは、ＺｎＯのみならず、ＺｎＯの他、Ｍｇ、Ｃｄ等を含むＺｎＯ系全体を意味するものである。半導体薄膜６の上面には窒化シリコン等からなるゲート絶縁膜７が設けられている。 A semiconductor thin film 6 made of intrinsic zinc oxide is provided on the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3 and the ohmic contact layers 4 and 5. Here, the zinc oxide means not only ZnO but also the entire ZnO system including Mg, Cd and the like in addition to ZnO. A gate insulating film 7 made of silicon nitride or the like is provided on the upper surface of the semiconductor thin film 6.

２つのオーミックコンタクト層４、５の相対向する部分上におけるゲート絶縁膜７の上面の所定の箇所にはアルミニウム、クロム、ＩＴＯ等からなるゲート電極８が設けられている。ここで、ソース電極２、ドレイン電極３、オーミックコンタクト層４、５、ゲート電極８下の半導体薄膜６、ゲート絶縁膜７およびゲート電極８により、薄膜トランジスタ９が構成されている。 A gate electrode 8 made of aluminum, chromium, ITO, or the like is provided at a predetermined position on the upper surface of the gate insulating film 7 on the opposing portions of the two ohmic contact layers 4 and 5. Here, the source electrode 2, the drain electrode 3, the ohmic contact layers 4 and 5, the semiconductor thin film 6 below the gate electrode 8, the gate insulating film 7 and the gate electrode 8 constitute a thin film transistor 9.

ここで、上記構成の薄膜トランジスタ９では、ゲート電極８下の全域およびその周囲に半導体薄膜６が設けられているが、ゲート電極８に電圧が印加されると、ゲート電界がかかる領域がゲート電極８下の全域（点線で囲まれた領域）となり、この部分における半導体薄膜６のみにキャリアが効果的に誘起されるので、薄膜トランジスタして動作することが可能である。 Here, in the thin film transistor 9 having the above-described configuration, the semiconductor thin film 6 is provided in the entire region under and around the gate electrode 8, but when a voltage is applied to the gate electrode 8, the region to which the gate electric field is applied is the gate electrode 8. It becomes the entire lower region (region surrounded by a dotted line), and carriers are effectively induced only in the semiconductor thin film 6 in this portion, so that it can operate as a thin film transistor.

ゲート電極８を含むゲート絶縁膜７の上面には窒化シリコン等からなるオーバーコート膜１０が設けられている。オーバーコート膜１０の上面の所定の箇所にはＩＴＯ等の透明導電材料からなる画素電極１１が設けられている。画素電極１１は、オーバーコート膜１０およびゲート絶縁膜７に設けられたコンタクトホール１２および半導体薄膜６に設けられたコンタクトホール１３を介してソース電極２に接続されている。 An overcoat film 10 made of silicon nitride or the like is provided on the upper surface of the gate insulating film 7 including the gate electrode 8. A pixel electrode 11 made of a transparent conductive material such as ITO is provided at a predetermined position on the upper surface of the overcoat film 10. The pixel electrode 11 is connected to the source electrode 2 through a contact hole 12 provided in the overcoat film 10 and the gate insulating film 7 and a contact hole 13 provided in the semiconductor thin film 6.

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図２に示すように、ガラス基板１の上面の相対向する所定の２箇所に、スパッタ法により成膜されたアルミニウム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極２およびドレイン電極３を形成する。 Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 2, a source electrode 2 is formed by patterning a metal film made of aluminum or the like formed by a sputtering method at predetermined two opposite positions on the upper surface of the glass substrate 1 by a photolithography method. And the drain electrode 3 is formed.

次に、ソース電極２およびドレイン電極３の相対向する側の各上面およびその各近傍のガラス基板１の上面に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、オーミックコンタクト層４、５を形成する。 Next, an ITO film formed by sputtering is patterned on each upper surface of the source electrode 2 and drain electrode 3 on opposite sides and on the upper surface of the glass substrate 1 in the vicinity thereof, thereby forming an ohmic contact. Contact layers 4 and 5 are formed.

次に、ソース電極２、ドレイン電極３およびオーミックコンタクト層４、５を含むガラス基板１の上面に、プラズマＣＶＤ法により、真性酸化亜鉛からなる半導体薄膜６および窒化シリコンからなるゲート絶縁膜７を連続して成膜する。 Next, a semiconductor thin film 6 made of intrinsic zinc oxide and a gate insulating film 7 made of silicon nitride are continuously formed on the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3 and the ohmic contact layers 4 and 5 by plasma CVD. To form a film.

次に、ゲート絶縁膜７の上面の所定の箇所に、スパッタ法により成膜されたアルミニウム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極８を形成する。次に、ゲート電極８を含むゲート絶縁膜７の上面に、プラズマＣＶＤ法により、窒化シリコンからなるオーバーコート膜１０を成膜する。 Next, a gate electrode 8 is formed by patterning a metal film made of aluminum or the like formed by sputtering at a predetermined location on the upper surface of the gate insulating film 7 by photolithography. Next, an overcoat film 10 made of silicon nitride is formed on the upper surface of the gate insulating film 7 including the gate electrode 8 by plasma CVD.

次に、図３に示すように、オーバーコート膜１０の上面に、フォトリソグラフィ法により、レジスト膜２１を形成する。この場合、ソース電極２の所定の箇所に対応する部分、すなわち、図１に示すコンタクトホール１２、１３形成領域に対応する部分におけるレジスト膜２１には開口部２２が形成されている。 Next, as shown in FIG. 3, a resist film 21 is formed on the upper surface of the overcoat film 10 by photolithography. In this case, an opening 22 is formed in the resist film 21 in a portion corresponding to a predetermined portion of the source electrode 2, that is, in a portion corresponding to the contact hole 12 and 13 formation region shown in FIG.

次に、レジスト膜２１をマスクとしてオーバーコート膜１０およびゲート絶縁膜７を連続してエッチングすると、図４に示すように、レジスト膜２１の開口部２２に対応する部分におけるオーバーコート膜１０およびゲート絶縁膜７にコンタクトホール１２が形成される。 Next, when the overcoat film 10 and the gate insulating film 7 are continuously etched using the resist film 21 as a mask, the overcoat film 10 and the gate in a portion corresponding to the opening 22 of the resist film 21 as shown in FIG. A contact hole 12 is formed in the insulating film 7.

この場合、コンタクトホール１２を介して半導体薄膜６の表面が露出される。そこで、窒化シリコンからなるオーバーコート膜１０およびゲート絶縁膜７のエッチング方法としては、オーバーコート膜１０およびゲート絶縁膜７のエッチング速度は速いが、真性酸化亜鉛からなる半導体薄膜６をなるべく侵さないようにするために、六フッ化イオウ（ＳＦ₆）を用いた反応性プラズマエッチング（ドライエッチング）が好ましい。 In this case, the surface of the semiconductor thin film 6 is exposed through the contact hole 12. Therefore, as an etching method of the overcoat film 10 and the gate insulating film 7 made of silicon nitride, the etching rate of the overcoat film 10 and the gate insulating film 7 is high, but the semiconductor thin film 6 made of intrinsic zinc oxide is not damaged as much as possible. Therefore, reactive plasma etching (dry etching) using sulfur hexafluoride (SF ₆ ) is preferable.

次に、レジスト膜２１をレジスト剥離液を用いて剥離する。この場合、オーバーコート膜１０およびゲート絶縁膜７のコンタクトホール１２を介して露出された半導体薄膜６の表面がレジスト剥離液に曝されるが、この曝された部分はゲート電極８に対応する部分（実質的なデバイスエリア）以外であるので、別に支障はない。 Next, the resist film 21 is stripped using a resist stripping solution. In this case, the surface of the semiconductor thin film 6 exposed through the contact hole 12 of the overcoat film 10 and the gate insulating film 7 is exposed to the resist stripping solution. This exposed part corresponds to the gate electrode 8. Since it is other than (substantial device area), there is no problem.

次に、図５に示すように、オーバーコート膜１０をマスクとして半導体薄膜６をエッチングすると、オーバーコート膜１０およびゲート絶縁膜７のコンタクトホール１２に対応する部分における半導体薄膜６にコンタクトホール１３が形成される。このとき、オーバーコート膜１０およびゲート絶縁膜７のコンタクトホール１２の周囲における半導体薄膜６にサイドエッチングが生じても、このサイドエッチングが生じた部分はゲート電極８に対応する部分（実質的なデバイスエリア）以外であるので、別に支障はない。 Next, as shown in FIG. 5, when the semiconductor thin film 6 is etched using the overcoat film 10 as a mask, contact holes 13 are formed in the semiconductor thin film 6 at portions corresponding to the contact holes 12 of the overcoat film 10 and the gate insulating film 7. It is formed. At this time, even if side etching occurs in the semiconductor thin film 6 around the contact hole 12 of the overcoat film 10 and the gate insulating film 7, the portion where the side etching occurs corresponds to the portion corresponding to the gate electrode 8 (substantial device). Since it is other than (Area), there is no problem.

ここで、真性酸化亜鉛からなる半導体薄膜６のエッチング液としては、サイドエッチングを少なくするため、アルカリ水溶液を用いてもよい。例えば、水酸化ナトリウム（ＮａＯＨ）３０ｗｔ％未満水溶液、好ましくは２〜１０ｗｔ％水溶液を用いる。エッチング液の温度は、５〜４０℃、好ましくは室温（２２〜２３℃）とする。 Here, an alkaline aqueous solution may be used as an etchant for the semiconductor thin film 6 made of intrinsic zinc oxide in order to reduce side etching. For example, an aqueous solution of less than 30 wt% sodium hydroxide (NaOH), preferably an aqueous solution of 2 to 10 wt% is used. The temperature of the etching solution is 5 to 40 ° C., preferably room temperature (22 to 23 ° C.).

次に、図１に示すように、オーバーコート膜１０の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ等の透明導電材料からなる画素電極形成用膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１１をオーバーコート膜１０、ゲート絶縁膜７および半導体薄膜６のコンタクトホール１２、１３を介してソース電極２に接続させて形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。 Next, as shown in FIG. 1, a pixel electrode forming film made of a transparent conductive material such as ITO formed by sputtering at a predetermined position on the upper surface of the overcoat film 10 is patterned by photolithography. Thus, the pixel electrode 11 is formed to be connected to the source electrode 2 through the contact holes 12 and 13 of the overcoat film 10, the gate insulating film 7 and the semiconductor thin film 6. Thus, the thin film transistor panel shown in FIG. 1 is obtained.

このようにして得られた薄膜トランジスタパネルでは、ゲート電極８下の全域およびその周囲に半導体薄膜６を形成しているので、ゲート電極８下の全域に形成された半導体薄膜６の周囲に空洞が形成されることがなく、ゲート絶縁膜７の堆積不足でカバレッジが悪くなることはなく、薄膜トランジスタ９の信頼性を損なわないようにすることができる。また、ゲート電極８下の全域に形成された半導体薄膜６の周囲に空洞がないため、ゲート電極８下がゲート電界がかかる位置であっても、当該部分で絶縁破壊が生じないようにすることができる。 In the thin film transistor panel thus obtained, the semiconductor thin film 6 is formed in the entire area under and around the gate electrode 8, so that a cavity is formed around the semiconductor thin film 6 formed in the entire area under the gate electrode 8. Thus, the coverage is not deteriorated due to insufficient deposition of the gate insulating film 7, and the reliability of the thin film transistor 9 can be prevented from being impaired. In addition, since there is no cavity around the semiconductor thin film 6 formed in the entire area under the gate electrode 8, even if the gate electric field is under the gate electrode 8, a dielectric breakdown does not occur in the portion. Can do.

ところで、上記構成の薄膜トランジスタパネルでは、ソース電極２、ドレイン電極３およびオーミックコンタクト層４、５を含むガラス基板１の上面に半導体薄膜６を形成しているので、ドレイン電極３に接続されたドレイン配線（図示せず）の上面にも半導体薄膜６が形成されている。この結果、ガラス基板１上に形成されたドレイン配線と他の配線との積層状態によっては、半導体薄膜６に起因する予想もしない経路でのリークパスが形成されるおそれがある。そこで、次に、このような不都合を解消することができるこの発明の第２実施形態について説明する。 By the way, in the thin film transistor panel having the above configuration, the semiconductor thin film 6 is formed on the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3 and the ohmic contact layers 4, 5. A semiconductor thin film 6 is also formed on the upper surface (not shown). As a result, depending on the laminated state of the drain wiring formed on the glass substrate 1 and other wiring, there is a possibility that a leak path along an unexpected path due to the semiconductor thin film 6 may be formed. Then, next, 2nd Embodiment of this invention which can eliminate such an inconvenience is described.

（第２実施形態）
図６はこの発明の第２実施形態としての薄膜トランジスタパネルの断面図を示す。この薄膜トランジスタパネルにおいて、図１に示す薄膜トランジスタパネルと異なる点は、半導体薄膜６下においてソース電極２、ドレイン電極３および２つのオーミックコンタクト層４、５を含むガラス基板１の上面に窒化シリコン等からなる下層絶縁膜１４を設けた点である。 (Second Embodiment)
FIG. 6 shows a sectional view of a thin film transistor panel as a second embodiment of the present invention. The thin film transistor panel is different from the thin film transistor panel shown in FIG. 1 in that the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3 and the two ohmic contact layers 4 and 5 is made of silicon nitride or the like under the semiconductor thin film 6. The lower insulating film 14 is provided.

この場合、下層絶縁膜１４において、ゲート電極８に対応する部分には開口部１５が設けられ、半導体薄膜６のコンタクトホール１３に対応する部分にはコンタクトホール１６が設けられている。開口部１５は、２つのオーミックコンタクト層４、５の相対向する部分間の間隔よりも大きくなっている。コンタクトホール１６は半導体薄膜６のコンタクトホール１３よりも小さくなっている。 In this case, in the lower insulating film 14, an opening 15 is provided in a portion corresponding to the gate electrode 8, and a contact hole 16 is provided in a portion corresponding to the contact hole 13 of the semiconductor thin film 6. The opening 15 is larger than the interval between the opposing portions of the two ohmic contact layers 4 and 5. The contact hole 16 is smaller than the contact hole 13 of the semiconductor thin film 6.

次に、この薄膜トランジスタパネルの製造方法の一例について説明する。まず、図７に示すように、ガラス基板１の上面の相対向する所定の２箇所に、スパッタ法により成膜されたアルミニウム等からなる金属膜をフォトリソグラフィ法によりパターニングすることにより、ソース電極２およびドレイン電極３を形成する。 Next, an example of a method for manufacturing the thin film transistor panel will be described. First, as shown in FIG. 7, the source electrode 2 is formed by patterning a metal film made of aluminum or the like formed by sputtering at two predetermined opposite positions on the upper surface of the glass substrate 1 by photolithography. And the drain electrode 3 is formed.

次に、ソース電極２、ドレイン電極３およびオーミックコンタクト層４、５を含むガラス基板１の上面に、プラズマＣＶＤ法により、窒化シリコンからなる下層絶縁膜１４を成膜する。次に、フォトリソグラフィ法により、２つのオーミックコンタクト層４、５の相対向する部分に対応する部分における下層絶縁膜１４に開口部１５を形成し、且つ、ソース電極２の所定の箇所に対応する部分における下層絶縁膜１４にコンタクトホール１６を形成する。 Next, a lower insulating film 14 made of silicon nitride is formed on the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3, and the ohmic contact layers 4 and 5 by plasma CVD. Next, an opening 15 is formed in the lower insulating film 14 in a portion corresponding to the mutually facing portions of the two ohmic contact layers 4 and 5 by photolithography, and the opening 15 corresponds to a predetermined portion of the source electrode 2. A contact hole 16 is formed in the lower insulating film 14 in the portion.

次に、下層絶縁膜１４の開口部１５内およびコンタクトホール１６内を含む下層絶縁膜１６の上面に、プラズマＣＶＤ法により、真性酸化亜鉛からなる半導体薄膜６および窒化シリコンからなるゲート絶縁膜７を連続して成膜する。 Next, a semiconductor thin film 6 made of intrinsic zinc oxide and a gate insulating film 7 made of silicon nitride are formed on the upper surface of the lower insulating film 16 including the openings 15 and the contact holes 16 in the lower insulating film 14 by plasma CVD. Films are continuously formed.

次に、図８に示すように、オーバーコート膜１０の上面に、フォトリソグラフィ法により、レジスト膜２１を形成する。この場合も、ソース電極２の所定の箇所に対応する部分、すなわち、図６に示すコンタクトホール１２、１３形成領域に対応する部分におけるレジスト膜２１には開口部２２が形成されている。 Next, as shown in FIG. 8, a resist film 21 is formed on the upper surface of the overcoat film 10 by photolithography. Also in this case, an opening 22 is formed in the resist film 21 in a portion corresponding to a predetermined portion of the source electrode 2, that is, in a portion corresponding to the contact hole 12 and 13 formation region shown in FIG.

次に、レジスト膜２１をマスクとしてオーバーコート膜１０およびゲート絶縁膜７を連続してエッチングすると、図９に示すように、レジスト膜２１の開口部２２に対応する部分におけるオーバーコート膜１０およびゲート絶縁膜７にコンタクトホール１２が形成される。 Next, when the overcoat film 10 and the gate insulating film 7 are continuously etched using the resist film 21 as a mask, the overcoat film 10 and the gate in a portion corresponding to the opening 22 of the resist film 21 as shown in FIG. A contact hole 12 is formed in the insulating film 7.

この場合も、コンタクトホール１２を介して半導体薄膜６の表面が露出される。そこで、窒化シリコンからなるオーバーコート膜１０およびゲート絶縁膜７のエッチング方法としては、オーバーコート膜１０およびゲート絶縁膜７のエッチング速度は速いが、真性酸化亜鉛からなる半導体薄膜６をなるべく侵さないようにするために、六フッ化イオウ（ＳＦ₆）を用いた反応性プラズマエッチング（ドライエッチング）が好ましい。 Also in this case, the surface of the semiconductor thin film 6 is exposed through the contact hole 12. Therefore, as an etching method of the overcoat film 10 and the gate insulating film 7 made of silicon nitride, the etching rate of the overcoat film 10 and the gate insulating film 7 is high, but the semiconductor thin film 6 made of intrinsic zinc oxide is not damaged as much as possible. Therefore, reactive plasma etching (dry etching) using sulfur hexafluoride (SF ₆ ) is preferable.

次に、レジスト膜２１をレジスト剥離液を用いて剥離する。この場合も、コンタクトホール１２を介して露出された半導体薄膜６の表面がレジスト剥離液に曝されるが、この曝された部分はゲート電極８に対応する部分（実質的なデバイスエリア）以外であるので、別に支障はない。 Next, the resist film 21 is stripped using a resist stripping solution. Also in this case, the surface of the semiconductor thin film 6 exposed through the contact hole 12 is exposed to the resist stripping solution, but this exposed portion is other than the portion corresponding to the gate electrode 8 (substantially device area). There is no problem.

次に、図１０に示すように、オーバーコート膜１０をマスクとして半導体薄膜６をエッチングすると、オーバーコート膜１０およびゲート絶縁膜７のコンタクトホール１２に対応する部分における半導体薄膜６にコンタクトホール１３が形成される。このとき、コンタクトホール１２の周囲における半導体薄膜６にサイドエッチングが生じても、このサイドエッチングが生じた部分はゲート電極８に対応する部分（実質的なデバイスエリア）以外であるので、別に支障はない。 Next, as shown in FIG. 10, when the semiconductor thin film 6 is etched using the overcoat film 10 as a mask, contact holes 13 are formed in the semiconductor thin film 6 at portions corresponding to the contact holes 12 of the overcoat film 10 and the gate insulating film 7. It is formed. At this time, even if side etching occurs in the semiconductor thin film 6 around the contact hole 12, the portion where the side etching occurs is other than the portion corresponding to the gate electrode 8 (substantially device area). Absent.

次に、図６に示すように、オーバーコート膜１０の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ等の透明導電材料からなる画素電極形成用膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１１をコンタクトホール１２、１３、１６を介してソース電極２に接続させて形成する。かくして、図６に示す薄膜トランジスタパネルが得られる。 Next, as shown in FIG. 6, a pixel electrode forming film made of a transparent conductive material such as ITO formed by sputtering is patterned at a predetermined position on the upper surface of the overcoat film 10 by photolithography. Thus, the pixel electrode 11 is formed to be connected to the source electrode 2 through the contact holes 12, 13, and 16. Thus, the thin film transistor panel shown in FIG. 6 is obtained.

このようにして得られた薄膜トランジスタパネルでは、半導体薄膜６下においてソース電極２、ドレイン電極３および２つのオーミックコンタクト層４、５を含むガラス基板１の上面に下層絶縁膜１４を形成しているので、ドレイン電極３に接続されたドレイン配線（図示せず）と半導体薄膜６との間に下層絶縁膜１４が介在され、したがって半導体薄膜６に起因する予想もしない経路でのリークパスが形成されないようにすることができる。 In the thin film transistor panel thus obtained, the lower insulating film 14 is formed on the upper surface of the glass substrate 1 including the source electrode 2, the drain electrode 3 and the two ohmic contact layers 4, 5 under the semiconductor thin film 6. The lower insulating film 14 is interposed between the drain wiring (not shown) connected to the drain electrode 3 and the semiconductor thin film 6, so that a leak path in an unexpected path due to the semiconductor thin film 6 is not formed. can do.

ところで、下層絶縁膜１４は、ゲート絶縁膜７に求められるような厳しい特性要求はなく、単に、半導体薄膜６とドレイン配線（図示せず）との間を絶縁することができればよく、その材料は特に限定されない、ただし、下層絶縁膜１４にコンタクトホール１６を形成するためのエッチング工程は、オーバーコート膜１０およびゲート絶縁膜７にコンタクトホール１２を形成するためのエッチング工程と共通性がある方が好ましく、したがって下層絶縁膜１４の材料はオーバーコート膜１０およびゲート絶縁膜７と同一の材料が好ましく、具体的には窒化シリコン、酸窒化シリコン、酸化シリコン等が好ましい。 By the way, the lower insulating film 14 does not have the strict characteristic requirements required for the gate insulating film 7, and it is only required to insulate the semiconductor thin film 6 and the drain wiring (not shown). However, the etching process for forming the contact hole 16 in the lower insulating film 14 should be similar to the etching process for forming the contact hole 12 in the overcoat film 10 and the gate insulating film 7. Therefore, the material of the lower insulating film 14 is preferably the same material as the overcoat film 10 and the gate insulating film 7, and specifically, silicon nitride, silicon oxynitride, silicon oxide, or the like is preferable.

この発明の第１実施形態としての薄膜トランジスタパネルの断面図。1 is a cross-sectional view of a thin film transistor panel as a first embodiment of the present invention. 図１に示す薄膜トランジスタパネルの製造方法の一例において、当初の工程の断面図。Sectional drawing of the initial process in an example of the manufacturing method of the thin-film transistor panel shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第２実施形態としての薄膜トランジスタパネルの断面図。Sectional drawing of the thin-film transistor panel as 2nd Embodiment of this invention. 図６に示す薄膜トランジスタパネルの製造方法の一例において、当初の工程の断面図。Sectional drawing of the initial process in an example of the manufacturing method of the thin-film transistor panel shown in FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG.

Explanation of symbols

１ガラス基板
２ソース電極
３ドレイン電極
４、５オーミックコンタクト層
６半導体薄膜
７ゲート絶縁膜
８ゲート電極
９薄膜トランジスタ
１０オーバーコート膜
１１画素電極
１２、１３コンタクトホール
１４下層絶縁膜
１５開口部
１６コンタクトホール DESCRIPTION OF SYMBOLS 1 Glass substrate 2 Source electrode 3 Drain electrode 4, 5 Ohmic contact layer 6 Semiconductor thin film 7 Gate insulating film 8 Gate electrode 9 Thin film transistor 10 Overcoat film 11 Pixel electrode 12, 13 Contact hole 14 Lower layer insulating film 15 Opening 16 Contact hole

Claims

An insulating substrate, a source electrode and a drain electrode provided opposite to each other on the insulating substrate, two ohmic contact layers provided on the source electrode and the drain electrode, the source electrode, the drain electrode, and A semiconductor thin film provided on the insulating substrate including the two ohmic contact layers; a gate insulating film provided on the semiconductor thin film; and the gate insulating film on opposing portions of the two ohmic contact layers A gate electrode provided thereon, an overcoat film provided on the gate insulating film including the gate electrode; and the overcoat film, the gate insulating film, and the semiconductor thin film provided on the overcoat film. A pixel electrode connected to the source electrode through a contact hole, Serial semiconductor thin film, a thin film transistor panel, characterized in that formed on the whole area other than a portion where the contact hole is formed.

In the invention according to claim 1, on the insulating substrate including the source electrode, the drain electrode and the two ohmic contact layers under the semiconductor thin film, there is an opening in a portion corresponding to the gate electrode, A lower insulating film having a contact hole is provided in a portion corresponding to the contact hole of the semiconductor thin film, and the pixel electrode is provided in the overcoat film, the gate insulating film, the semiconductor thin film, and the lower insulating film. A thin film transistor panel, wherein the thin film transistor panel is connected to the source electrode through a contact hole.

3. The thin film transistor panel according to claim 2, wherein the gate insulating film, the overcoat film, and the lower insulating film are formed of the same material.

3. The thin film transistor panel according to claim 1, wherein the semiconductor thin film is made of zinc oxide.

3. The thin film transistor panel according to claim 1, wherein the ohmic contact layer is made of ITO.

Forming a source electrode and a drain electrode opposite to each other on an insulating substrate;
Forming two ohmic contact layers on the source electrode and the drain electrode;
Forming a semiconductor thin film on the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers;
Forming a gate insulating film on the semiconductor thin film without patterning the semiconductor thin film;
Forming a gate electrode on the gate insulating film on opposite portions of the two ohmic contact layers without patterning the gate insulating film;
Forming an overcoat film on the gate insulating film including the gate electrode;
Forming a contact hole in the overcoat film, the gate insulating film and the semiconductor thin film in a portion corresponding to the source electrode;
Forming a pixel electrode on the overcoat film by connecting to the source electrode through a contact hole of the overcoat film, the gate insulating film and the semiconductor thin film;
A method for producing a thin film transistor panel, comprising:

Forming a source electrode and a drain electrode opposite to each other on an insulating substrate;
Forming two ohmic contact layers on the source electrode and the drain electrode;
On the insulating substrate including the source electrode, the drain electrode, and the two ohmic contact layers, an opening is provided in a portion corresponding to a portion of the two ohmic contact layers facing each other, and the source electrode Forming a lower insulating film having a contact hole in a corresponding portion;
Forming a semiconductor thin film on the lower insulating film including the opening of the lower insulating film and the contact hole;
Forming a gate insulating film on the semiconductor thin film without patterning the semiconductor thin film;
Forming a gate electrode on the gate insulating film on opposite portions of the two ohmic contact layers without patterning the gate insulating film;
Forming an overcoat film on the gate insulating film including the gate electrode;
Forming a contact hole in the overcoat film, the gate insulating film and the semiconductor thin film in a portion corresponding to the source electrode;
Forming a pixel electrode on the overcoat film by connecting to the source electrode through contact holes of the overcoat film, the gate insulating film, the semiconductor thin film, and the lower insulating film;
A method for producing a thin film transistor panel, comprising:

8. The method of manufacturing a thin film transistor panel according to claim 7, wherein the lower insulating film, the gate insulating film, and the overcoat film are formed of the same material.

8. The method of manufacturing a thin film transistor panel according to claim 6, wherein the semiconductor thin film is formed of zinc oxide.

8. The method of manufacturing a thin film transistor panel according to claim 6, wherein the ohmic contact layer is formed of ITO.