KR101799068B1 - Thin film transistor substrate and Method of manufacturing the sames - Google Patents

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Abstract

본 발명은 소스/드레인 전극과 게이트 전극 사이의 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다. 본 발명의 일 예에 따른 박막 트랜지스터 기판 및 그 제조방법에서 제1 액티브 패턴과 오버랩되는 제1 전극의 부분의 면적보다 제1 액티브 패턴과 오버랩되는 제2 전극의 부분의 면적이 작고, 제1 액티브 패턴과 오버랩되는 제1 전극의 부분의 제1 방향의 폭보다 제1 액티브 패턴과 오버랩되는 제2 전극의 부분의 제1 방향의 폭이 작고, 제1 전극은 제1 방향에서 에치 스톱퍼를 덮도록 형성되고, 제1 방향에서 제1 액티브 패턴보다 넓은 폭으로 형성되고, 제2 전극은 제1 방향에서 에치 스톱퍼를 덮지 않도록 형성되고, 제1 방향에서 제1 액티브 패턴보다 좁은 폭으로 형성된다. 본 발명에 따르면, 소스 전극 및/또는 드레인 전극의 면적을 줄여 소스 전극과 게이트 전극 사이에서 발생하는 기생용량 및/또는 드레인 전극과 게이트 전극 사이에서 발생하는 기생용량이 줄어든다.The present invention relates to a thin film transistor substrate capable of reducing a parasitic capacitance between a source / drain electrode and a gate electrode, and a manufacturing method thereof. The area of the portion of the second electrode overlapping the first active pattern is smaller than the area of the portion of the first electrode overlapping the first active pattern in the thin film transistor substrate and the manufacturing method thereof according to the exemplary embodiment of the present invention, The width of the portion of the second electrode overlapping the first active pattern in the first direction is smaller than the width of the portion of the first electrode overlapping the pattern in the first direction so that the first electrode covers the etch stopper in the first direction The second electrode is formed so as not to cover the etch stopper in the first direction and is formed to have a narrower width than the first active pattern in the first direction. According to the present invention, the parasitic capacitance generated between the source electrode and the gate electrode and / or the parasitic capacitance generated between the drain electrode and the gate electrode can be reduced by reducing the area of the source electrode and / or the drain electrode.

Description

박막 트랜지스터 기판 및 그 제조방법{Thin film transistor substrate and Method of manufacturing the sames}[0001] The present invention relates to a thin film transistor substrate and a manufacturing method thereof,

본 발명은 박막 트랜지스터에 관한 것으로서, 보다 구체적으로는 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor, and more particularly, to a thin film transistor capable of reducing a parasitic capacitance and a manufacturing method thereof.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치의 스위칭 소자로서 널리 이용되고 있다.BACKGROUND ART Thin film transistors are widely used as switching devices for display devices such as liquid crystal display devices and organic light emitting devices.

이와 같은 박막 트랜지스터는 게이트 전극, 액티브 패턴, 소스 전극 및 드레인 전극을 포함하여 이루어지는데, 이하 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.Such a thin film transistor includes a gate electrode, an active pattern, a source electrode, and a drain electrode. Hereinafter, a conventional thin film transistor substrate will be described with reference to the drawings.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 단면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.1A is a schematic cross-sectional view of a conventional thin film transistor substrate, and FIG. 1B is a schematic plan view of a conventional thin film transistor substrate.

우선, 종래의 박막 트랜지스터 기판의 단면구조에 대해서 살펴보면, 도 1a에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 게이트 전극(12), 게이트 절연막(14), 액티브 패턴(16), 에치 스톱퍼(18), 드레인 전극(20) 및 소스 전극(22)을 포함하여 이루어진다.1A, the conventional thin film transistor substrate includes a substrate 10, a gate electrode 12, a gate insulating film 14, an active pattern 16, An etch stopper 18, a drain electrode 20, and a source electrode 22.

상기 기판(10)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱이 이용될 수도 있다.Although glass is mainly used for the substrate 10, transparent plastic which can be bent or rolled may be used.

상기 게이트 전극(12)은 상기 기판(10) 상에 패턴 형성되어 있다.The gate electrode 12 is patterned on the substrate 10.

상기 게이트 절연막(14)은 상기 게이트 전극(12) 상에 형성되어 상기 게이트 전극(12)을 상기 액티브 패턴(16)으로부터 절연시키는 역할을 한다.The gate insulating layer 14 is formed on the gate electrode 12 to isolate the gate electrode 12 from the active pattern 16.

상기 액티브 패턴(16)은 상기 게이트 절연막(14) 상에 형성되어 있다.The active pattern 16 is formed on the gate insulating film 14.

상기 에치 스톱퍼(18)는 상기 액티브 패턴(16) 상에 형성되어 있다. 상기 에치 스톱퍼(18)는 상기 드레인 전극(20) 및 소스 전극(22)의 패터닝을 위한 식각 공정시 상기 액티브 패턴(16)의 채널영역이 식각되는 것을 방지하는 역할을 한다.The etch stopper 18 is formed on the active pattern 16. The etch stopper 18 serves to prevent the channel region of the active pattern 16 from being etched during an etching process for patterning the drain electrode 20 and the source electrode 22.

상기 드레인 전극(20) 및 소스 전극(22)은 상기 에치 스톱퍼(18) 상에서 서로 마주하도록 형성되어 있다.The drain electrode 20 and the source electrode 22 are formed to face each other on the etch stopper 18.

다음, 종래의 박막 트랜지스터 기판의 평면구조에 대해서 살펴보면, 도 1b에서 알 수 있듯이, 기판(10) 상에 게이트 전극(12)이 형성되어 있고, 상기 게이트 전극(12) 상에 액티브 패턴(16)이 형성되어 있고, 상기 액티브 패턴(16) 상에 에치 스톱퍼(18)가 형성되어 있다. 상기 액티브 패턴(16) 및 에치 스톱퍼(18)는 상기 게이트 전극(12)과 각각 오버랩되도록 형성되어 있다.1B, a gate electrode 12 is formed on a substrate 10, and an active pattern 16 is formed on the gate electrode 12. A gate electrode 12 is formed on the substrate 10, And an etch stopper 18 is formed on the active pattern 16. As shown in Fig. The active pattern 16 and the etch stopper 18 are formed so as to overlap with the gate electrode 12, respectively.

또한, 상기 에치 스톱퍼(18) 상에는 서로 소정 간격을 가지면서 이격되는 드레인 전극(20) 및 소스 전극(22)이 형성되어 있다.A drain electrode 20 and a source electrode 22 are formed on the etch stopper 18 at predetermined intervals.

상기 드레인 전극(20)은 상기 에치 스톱퍼(18) 상에 상기 액티브 패턴(16)의 일단부로 연장되어 있고, 상기 소스 전극(22)은 상기 에치 스톱퍼(18) 상에 상기 액티브 패턴(16)의 타단부로 연장되어 있다.The drain electrode 20 extends on one end of the active pattern 16 on the etch stopper 18 and the source electrode 22 extends on the etch stopper 18 on the other side of the active pattern 16. And extends to the other end.

그러나, 이와 같은 종래의 박막 트랜지스터 기판은 다음과 같은 문제가 있다.However, such a conventional thin film transistor substrate has the following problems.

종래의 박막 트랜지스터 기판의 경우, 도 1b에서 알 수 있듯이, 상기 드레인 전극(20) 및 소스 전극(22)이 각각 상기 게이트 전극(12)과 오버랩되도록 형성되어 있어, 상기 드레인 전극(20)과 게이트 전극(12) 사이 및 상기 소스 전극(22)과 게이트 전극(12) 사이에 기생 커패시턴스가 형성된다.1B, the drain electrode 20 and the source electrode 22 are formed so as to overlap with the gate electrode 12, respectively, and the drain electrode 20 and the gate electrode 22 are formed to overlap with the gate electrode 12, A parasitic capacitance is formed between the electrodes 12 and between the source electrode 22 and the gate electrode 12.

특히, 종래의 경우 상기 드레인 전극(20)과 게이트 전극(12) 사이의 오버랩 영역 및 상기 소스 전극(22)과 게이트 전극(12) 사이의 오버랩 영역이 크게 형성되어 있어 기생 커패시턴스가 증가하게 된다.Particularly, in the related art, an overlap region between the drain electrode 20 and the gate electrode 12 and an overlap region between the source electrode 22 and the gate electrode 12 are largely formed, and the parasitic capacitance is increased.

이와 같이 기생 커패시턴스가 증가하게 되면, 박막 트랜지스터의 △Vp값이 커져서 구동 전압이 증가하는 문제점이 있다.If the parasitic capacitance increases as described above, the value of DELTA Vp of the thin film transistor becomes large and the driving voltage increases.

또한, 터치 센서를 적용한 디스플레이 장치에 종래의 박막 트랜지스터를 이용하게 되면, 상기와 같은 기생 커패시턴스의 증가를 사용자의 터치로 잘못 인식할 가능성이 있어 터치 센서의 신뢰성이 떨어지는 문제가 있다.In addition, if a conventional thin film transistor is used in a display device to which a touch sensor is applied, there is a possibility that the increase of parasitic capacitance as described above may be mistakenly recognized as a touch of a user.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 소스/드레인 전극과 게이트 전극 사이의 기생 커패시턴스를 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor substrate capable of reducing parasitic capacitance between a source / drain electrode and a gate electrode and a method of manufacturing the same.

본 발명의 일 예에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극, 게이트 전극 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며, 제1 액티브 패턴 및 제1 액티브 패턴의 일단에서 분기된, 돌기 구조를 갖는 제2 액티브 패턴을 포함하여 이루어진 액티브 패턴, 액티브 패턴 상에 형성된 에치 스톱퍼, 에치 스톱퍼 상에서 제1 액티브 패턴의 타단 방향으로 연장되어 있는 제1 전극, 및 제1 전극과 소정 간격으로 마주하도록 형성되며, 에치 스톱퍼 상에서 제2 액티브 패턴 방향으로 연장되어 있는 제2 전극을 포함한다.A thin film transistor substrate according to an embodiment of the present invention includes a gate electrode formed on a substrate, a gate insulating film formed on the gate electrode, a gate insulating film formed on the gate insulating film and having a first active pattern and a first active pattern, An etch stopper formed on the active pattern, a first electrode extending in the other end direction of the first active pattern on the etch stopper, and a second electrode patterned to face the first electrode at a predetermined interval And a second electrode extending in the direction of the second active pattern on the etch stopper.

본 발명의 일 예에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트 전극을 형성하는 공정, 게이트 전극 상에 게이트 절연막을 형성하는 공정, 게이트 절연막 상에 액티브층을 형성하는 공정, 액티브층 상에 에치 스톱퍼를 형성하는 공정, 및 에치 스톱퍼 상에 소정 간격으로 마주하는 제1 전극 및 제2 전극을 형성하는 공정을 포함한다. 제1 전극 및 제2 전극을 형성하는 공정은 액티브층을 패터닝하여 제1 액티브 패턴 및 상기 제1 액티브 패턴의 일단에서 분기된, 돌기 구조를 갖는 제2 액티브 패턴을 포함하여 이루어진 액티브 패턴을 형성하는 공정을 포함한다.A method of manufacturing a thin film transistor substrate according to an embodiment of the present invention includes the steps of forming a gate electrode on a substrate, forming a gate insulating film on the gate electrode, forming an active layer on the gate insulating film, A step of forming an etch stopper, and a step of forming a first electrode and a second electrode facing the etch stopper at predetermined intervals. The process of forming the first electrode and the second electrode includes patterning the active layer to form an active pattern comprising a first active pattern and a second active pattern branched at one end of the first active pattern and having a projection structure Process.

본 발명의 일 예에 따른 박막 트랜지스터 기판 및 그 제조방법에서 제1 액티브 패턴과 오버랩되는 제1 전극의 부분의 면적보다 제1 액티브 패턴과 오버랩되는 제2 전극의 부분의 면적이 작고, 제1 액티브 패턴과 오버랩되는 제1 전극의 부분의 제1 방향의 폭보다 제1 액티브 패턴과 오버랩되는 제2 전극의 부분의 제1 방향의 폭이 작고, 제1 전극은 제1 방향에서 에치 스톱퍼를 덮도록 형성되고, 제1 방향에서 제1 액티브 패턴보다 넓은 폭으로 형성되고, 제2 전극은 제1 방향에서 에치 스톱퍼를 덮지 않도록 형성되고, 제1 방향에서 제1 액티브 패턴보다 좁은 폭으로 형성된다.The area of the portion of the second electrode overlapping the first active pattern is smaller than the area of the portion of the first electrode overlapping the first active pattern in the thin film transistor substrate and the manufacturing method thereof according to the exemplary embodiment of the present invention, The width of the portion of the second electrode overlapping the first active pattern in the first direction is smaller than the width of the portion of the first electrode overlapping the pattern in the first direction so that the first electrode covers the etch stopper in the first direction The second electrode is formed so as not to cover the etch stopper in the first direction and is formed to have a narrower width than the first active pattern in the first direction.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.According to the present invention as described above, the following effects can be obtained.

본 발명에 따르면, 소스 전극 및/또는 드레인 전극의 면적을 줄여 소스 전극과 게이트 전극 사이에서 발생하는 기생용량 및/또는 드레인 전극과 게이트 전극 사이에서 발생하는 기생용량이 줄어든다.According to the present invention, the parasitic capacitance generated between the source electrode and the gate electrode and / or the parasitic capacitance generated between the drain electrode and the gate electrode can be reduced by reducing the area of the source electrode and / or the drain electrode.

따라서, 종래에 비하여 박막 트랜지스터의 △Vp값이 작아져 구동 전압이 감소하는 효과가 있고, 또한, 터치 센서의 신뢰성이 떨어지지 않아 터치 센서를 적용한 디스플레이 장치에도 유용하게 이용될 수 있다.Accordingly, the value of DELTA Vp of the thin film transistor is reduced compared to the related art, so that the driving voltage is reduced. Also, the reliability of the touch sensor is not deteriorated, so that it is useful for a display device to which the touch sensor is applied.

도 1a는 종래의 박막 트랜지스터 기판의 개략적인 단면도이고, 도 1b는 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3(a) 내지 도 3(d)는 도 2에 도시되어 있는 개별 구성의 모습을 알기 쉽게 보여주기 위한 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 도 4a는 도 2의 A-B라인의 단면에 해당하고, 도 4b는 도 2의 C-D라인의 단면에 해당한다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 6(a) 내지 도 6(d)는 도 5에 도시되어 있는 개별 구성의 모습을 알기 쉽게 보여주기 위한 평면도이다.
도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 도 7a는 도 5의 A-B라인의 단면에 해당하고, 도 7b는 도 5의 C-D라인의 단면에 해당한다.
도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도이다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도이다.1A is a schematic cross-sectional view of a conventional thin film transistor substrate, and FIG. 1B is a schematic plan view of a conventional thin film transistor substrate.
2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.
Figs. 3 (a) to 3 (d) are plan views for showing the individual configuration shown in Fig. 2 in an easy-to-understand manner.
FIGS. 4A and 4B are cross-sectional views of a thin film transistor substrate according to an embodiment of the present invention, wherein FIG. 4A corresponds to a cross section of the line AB of FIG. 2, and FIG. 4B corresponds to a cross section of the CD line of FIG.
5 is a schematic plan view of a thin film transistor substrate according to another embodiment of the present invention.
Figs. 6 (a) to 6 (d) are plan views showing the individual configuration shown in Fig. 5 in an easy-to-understand manner.
FIGS. 7A and 7B are cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, wherein FIG. 7A corresponds to a cross section of line AB in FIG. 5, and FIG. 7B corresponds to a cross section of a CD line in FIG.
8A to 8E are schematic manufacturing process diagrams of a thin film transistor substrate according to an embodiment of the present invention.
9A to 9E are schematic manufacturing process diagrams of a thin film transistor substrate according to another embodiment of the present invention.

본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.The term "on " as used herein is meant to encompass not only when a configuration is formed directly on top of another configuration, but also to the extent that a third configuration is interposed between these configurations.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.2 is a schematic plan view of a thin film transistor substrate according to an embodiment of the present invention.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(110), 액티브 패턴(130), 에치 스톱퍼(140), 드레인 전극(150), 및 소스 전극(160)을 포함하여 이루어진다.2, the thin film transistor substrate according to an embodiment of the present invention includes a substrate 100, a gate electrode 110, an active pattern 130, an etch stopper 140, a drain electrode 150, And a source electrode 160.

도 3(a) 내지 도 3(d)는 도 2에 도시되어 있는 개별 구성의 모습을 알기 쉽게 보여주기 위한 평면도로서, 도 3(a)는 게이트 전극(110)을 보여주는 도면이고, 도 3(b)는 게이트 전극(110) 상에 형성된 액티브 패턴(130)을 보여주는 도면이고, 도 3(c)는 게이트 전극(110) 및 액티브 패턴(130) 상에 형성된 에치 스톱퍼(140)를 보여주는 도면이고, 도 3(d)는 액티브 패턴(130) 상에 형성된 드레인 전극(150) 및 소스 전극(160)을 보여주는 도면이다.3 (a) to 3 (d) are plan views for clearly showing a state of the individual constitution shown in FIG. 2. FIG. 3 (a) is a view showing the gate electrode 110, and FIG. 3 (b) is a view showing an active pattern 130 formed on the gate electrode 110, and FIG. 3 (c) is a view showing an etch stopper 140 formed on the gate electrode 110 and the active pattern 130 And FIG. 3 (d) is a view showing the drain electrode 150 and the source electrode 160 formed on the active pattern 130. FIG.

도 2 및 도 3(a)을 참조하면, 기판(100) 상에는 게이트 전극(110)이 형성되어 있다.Referring to FIGS. 2 and 3 (a), a gate electrode 110 is formed on a substrate 100.

상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.Although glass is mainly used for the substrate 100, transparent plastic such as polyimide which can be bent or rolled can be used. When polyimide is used as the material of the substrate 100, polyimide excellent in heat resistance that can withstand high temperatures can be used, considering that a high temperature deposition process is performed on the substrate 100.

상기 게이트 전극(110)은 상기 기판(100) 상에 패턴 형성되어 있다. 이와 같은 게이트 전극(110)의 일단 및 타단은 게이트 라인(110a)과 연결되어 있다. 상기 게이트 전극(110)의 폭이 게이트 라인(110a)의 폭보다 크게 형성된다. 상기 게이트 전극(110) 및 게이트 라인(110a)의 폭은 상기 게이트 라인(110a)의 배열방향과 수직방향인 제1 방향에서의 폭을 의미한다. 이하, 명세서 전체에서 제1 방향이라 함은 상기 게이트 라인(110a)의 배열방향과 수직방향 또는 드레인 전극(150)과 소스 전극(160)이 마주하는 방향과 수직방향을 의미하고, 제2 방향이라 함은 상기 게이트 라인(110a)의 배열방향과 수평방향 또는 드레인 전극(150)과 소스 전극(160)이 마주하는 방향과 수평방향을 의미한다.The gate electrode 110 is patterned on the substrate 100. One end and the other end of the gate electrode 110 are connected to the gate line 110a. The width of the gate electrode 110 is greater than the width of the gate line 110a. The widths of the gate electrode 110 and the gate line 110a mean a width in a first direction perpendicular to the arrangement direction of the gate lines 110a. In the following description, the first direction means a direction perpendicular to the arrangement direction of the gate lines 110a or the direction in which the drain electrodes 150 and the source electrodes 160 face each other, and the second direction Means a direction in which the gate line 110a is arranged and a horizontal direction or a direction in which the drain electrode 150 and the source electrode 160 face each other and a horizontal direction.

상기 게이트 전극(110) 및 게이트 라인(110a)은 동일한 재료 및 동일한 공정으로 형성된다. 이와 같은 게이트 전극(110) 및 게이트 라인(110a)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The gate electrode 110 and the gate line 110a are formed of the same material and the same process. The gate electrode 110 and the gate line 110a may be formed of a metal such as molybdenum, aluminum, chromium, gold, titanium, nickel, neodymium, Copper (Cu), or an alloy thereof, and may be a single layer of the metal or alloy, or a multilayer of two or more layers.

도 2 및 도 3(b)을 참조하면, 상기 게이트 전극(110) 상에는 액티브 패턴(130)이 형성되어 있다.Referring to FIGS. 2 and 3 (b), an active pattern 130 is formed on the gate electrode 110.

상기 액티브 패턴(130)은 상기 게이트 전극(110)과 오버랩되도록 형성된다.The active pattern 130 is formed to overlap with the gate electrode 110.

상기 액티브 패턴(130)은 제1 액티브 패턴(132) 및 제2 액티브 패턴(134)을 포함하여 이루어진다.The active pattern 130 includes a first active pattern 132 and a second active pattern 134.

상기 제2 액티브 패턴(134)은 상기 제1 액티브 패턴(132)의 일단에서 분기된 돌기 구조로 이루어진다. 상기 제2 액티브 패턴(134)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작다. 또한, 상기 제2 액티브 패턴(134)의 제2 방향의 폭은 상기 제1 액티브 패턴(132)의 제2 방향의 폭보다 작다.The second active pattern 134 has a protruding structure branched at one end of the first active pattern 132. The width of the second active pattern 134 in the first direction is smaller than the width of the first active pattern 132 in the first direction. The width of the second active pattern 134 in the second direction is smaller than the width of the first active pattern 132 in the second direction.

이와 같이 제1 액티브 패턴(132) 및 제2 액티브 패턴(134)의 조합으로 이루어진 액티브 패턴(130)은 제1 방향에서는 상하 대칭이 될 수 있지만, 제2 방향에서는 좌우 대칭이 되지 않는다.As described above, the active pattern 130 formed by the combination of the first active pattern 132 and the second active pattern 134 can be vertically symmetric in the first direction, but is not symmetrical in the second direction.

상기 액티브 패턴(130)은 실리콘계 비정질 또는 다결정 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수도 있다.The active pattern 130 may be formed of a silicon-based amorphous or polycrystalline semiconductor, but is not necessarily limited to, and may be made of an oxide semiconductor such as In-Ga-Zn-O (IGZO).

도 2 및 도 3(c)을 참조하면, 상기 액티브 패턴(130) 상에는 에치 스톱퍼(140)가 형성되어 있다.Referring to FIGS. 2 and 3 (c), an etch stopper 140 is formed on the active pattern 130.

상기 에치 스톱퍼(140)는 상기 드레인 전극(150) 및 소스 전극(160)의 패터닝 공정시 상기 액티브 패턴(130)의 채널 영역이 식각되는 것을 방지하는 역할을 한다.The etch stopper 140 prevents the channel region of the active pattern 130 from being etched during the patterning process of the drain electrode 150 and the source electrode 160.

상기 에치 스톱퍼(140)는 상기 게이트 전극(110)과 오버랩되도록 형성된다. 또한, 상기 에치 스톱퍼(140)는 상기 액티브 패턴(130)과 오버랩되도록 형성된다. 보다 구체적으로, 상기 에치 스톱퍼(140)는 상기 제1 액티브 패턴(132)과는 오버랩되도록 형성되지만, 상기 제2 액티브 패턴(134)과는 오버랩되지 않도록 형성된다.The etch stopper 140 is formed to overlap with the gate electrode 110. The etch stopper 140 is formed to overlap with the active pattern 130. More specifically, the etch stopper 140 is formed so as to overlap with the first active pattern 132, but not with the second active pattern 134.

상기 에치 스톱퍼(140)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 크고, 상기 에치 스톱퍼(140)의 제2 방향의 폭은 상기 제1 액티브 패턴(132)의 제2 방향의 폭보다 작다.The width of the etch stopper 140 in the first direction is greater than the width of the first active pattern 132 in the first direction and the width of the etch stopper 140 in the second direction is larger than the width of the first active pattern 132 In the second direction.

상기 에치 스톱퍼(140)는 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.The etch stopper 140 may be made of an inorganic insulating material such as silicon oxide or silicon nitride, but is not limited thereto.

도 2 및 도 3(d)를 참조하면, 상기 에치 스톱퍼(140) 상에는 상기 드레인 전극(150) 및 소스 전극(160)이 형성되어 있다.Referring to FIGS. 2 and 3 (d), the drain electrode 150 and the source electrode 160 are formed on the etch stopper 140.

상기 드레인 전극(150) 및 소스 전극(160)은 서로 소정 간격을 가지면서 마주하고 있다.The drain electrode 150 and the source electrode 160 face each other with a predetermined gap therebetween.

상기 드레인 전극(150)은 상기 에치 스톱퍼(140) 상에서 상기 제1 액티브 패턴(132)의 끝단, 구체적으로는, 상기 제2 액티브 패턴(134)과 연결되지 않은 상기 제1 액티브 패턴(132)의 타단 방향으로 연장되어 있다. 따라서, 상기 드레인 전극(150)은 상기 제1 액티브 패턴(132)과 연결되어 있다.The drain electrode 150 is formed on the etch stopper 140 at the end of the first active pattern 132 and specifically at the end of the first active pattern 132 not connected to the second active pattern 134. [ And extends in the other end direction. Accordingly, the drain electrode 150 is connected to the first active pattern 132.

상기 소스 전극(160)은 상기 에치 스톱퍼(140) 상에서 상기 제2 액티브 패턴(134) 방향으로 연장되어 있다. 따라서, 상기 소스 전극(160)은 상기 제2 액티브 패턴(134)과 연결되어 있다.The source electrode 160 extends in the direction of the second active pattern 134 on the etch stopper 140. Thus, the source electrode 160 is connected to the second active pattern 134.

특히, 도 3(d)에서 알 수 있듯이, 상기 드레인 전극(150)과 소스 전극(160)은 각각 상기 액티브 패턴(130)과 오버랩되도록 형성된다.3 (d), the drain electrode 150 and the source electrode 160 are formed to overlap with the active pattern 130, respectively.

구체적으로, 상기 드레인 전극(150)은 상기 제1 액티브 패턴(132)과 오버랩되도록 형성된다. 편의상 상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)은 검정색으로 표기하였다.Specifically, the drain electrode 150 is formed to overlap with the first active pattern 132. For convenience, the portion (a) of the drain electrode 150 overlapping with the first active pattern 132 is indicated in black.

또한, 상기 소스 전극(160)은 상기 제1 액티브 패턴(132) 및 제2 액티브 패턴(134)과 각각 오버랩되도록 형성된다. 편의상 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)은 검정색으로 표기하였고, 상기 제2 액티브 패턴(134)과 오버랩되는 상기 소스 전극(160)의 부분(c)은 회색으로 표기하였다.The source electrode 160 is formed to overlap with the first active pattern 132 and the second active pattern 134, respectively. A portion b of the source electrode 160 overlapped with the first active pattern 132 is marked in black and a portion c of the source electrode 160 overlapping the second active pattern 134 ) Are shown in gray.

상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)의 면적은 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 면적보다 크다. 또한, 상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 제1 방향의 폭보다 크다. 또한, 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작다.The area of the portion a of the drain electrode 150 overlapped with the first active pattern 132 is larger than the area of the portion b of the source electrode 160 overlapping the first active pattern 132 Big. The width of the portion a of the drain electrode 150 overlapped with the first active pattern 132 in the first direction is larger than the width of the portion of the source electrode 160 overlapping the first active pattern 132. [ (b) in the first direction. The width of the portion b of the source electrode 160 overlapping the first active pattern 132 in the first direction is smaller than the width of the first active pattern 132 in the first direction.

상기 제2 액티브 패턴(134)과 오버랩되는 상기 소스 전극(160)의 부분(c)은 상기 제2 액티브 패턴(134)과 동일한 패턴으로 형성될 수 있는데, 이는 후술하는 제조공정을 참조하면 보다 용이하게 이해할 수 있을 것이다. 여기서, 상기 소스 전극(160)의 부분(c)이 상기 제2 액티브 패턴(134)과 동일한 패턴으로 형성된다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 하며, 예로서, 식각 공정시 불완전 식각 또는 언더컷(undercut)이 발생한 경우를 포함해야 한다. 이하, 본 명세서에서 두 개의 패턴이 동일한 패턴으로 형성된다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함한다.The portion c of the source electrode 160 overlapping with the second active pattern 134 may be formed in the same pattern as that of the second active pattern 134. This is easier to refer to the manufacturing process to be described later, I can understand it. The fact that the portion c of the source electrode 160 is formed in the same pattern as that of the second active pattern 134 can be interpreted to include not only the case where the patterns are completely identical but also the case where an aberration occurs in the course of the process For example, where incomplete etching or undercuts have occurred during the etching process. Hereinafter, the fact that the two patterns are formed in the same pattern in this specification includes not only the case where the patterns are completely identical but also the case where an aberration occurs in the process progress.

상기 드레인 전극(150) 및 소스 전극(160)은 각각 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.The drain electrode 150 and the source electrode 160 may be formed of a metal such as molybdenum, aluminum, chromium, gold, titanium, nickel, neodymium, Copper (Cu), or an alloy thereof, and may be a single layer of the metal or alloy, or a multilayer of two or more layers.

이상과 같은 본 발명의 일 실시예에 따르면 상기 소스 전극(160)의 면적이 종래에 비하여 줄어들기 때문에 소스 전극(160)과 게이트 전극(110) 사이에서 발생하는 기생용량이 줄어들게 된다.The parasitic capacitance generated between the source electrode 160 and the gate electrode 110 is reduced because the area of the source electrode 160 is reduced as compared with the related art.

이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면 구조에 대해서 설명하기로 한다.Hereinafter, a cross-sectional structure of a thin film transistor substrate according to an embodiment of the present invention will be described.

도 4a 및 도 4b는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 도 4a는 도 2의 A-B라인의 단면에 해당하고, 도 4b는 도 2의 C-D라인의 단면에 해당한다. 편의상 드레인 전극(150)이 형성된 영역을 드레인 전극 영역으로 칭하고 소스 전극(160)이 형성된 영역을 소스 전극 영역으로 칭하기로 한다.FIGS. 4A and 4B are cross-sectional views of a thin film transistor substrate according to an embodiment of the present invention, wherein FIG. 4A corresponds to a cross section taken along line A-B of FIG. 2 and FIG. 4B corresponds to a cross section taken along a line C-D of FIG. A region where the drain electrode 150 is formed is referred to as a drain electrode region and a region where the source electrode 160 is formed is referred to as a source electrode region.

도 4a는 에치 스톱퍼(140)가 형성된 영역의 단면도로서, 도 4a에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에는 게이트 절연막(120)이 형성되어 있다.4A is a cross-sectional view of an area where the etch stopper 140 is formed. As shown in FIG. 4A, a gate electrode 110 is formed on a substrate 100, and a gate insulating film 120 is formed on the gate electrode 110 Respectively.

상기 게이트 절연막(120)은 상기 게이트 전극(110)이 형성되지 않은 상기 기판(100) 상에도 형성된다. 상기 게이트 절연막(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.The gate insulating layer 120 is also formed on the substrate 100 on which the gate electrode 110 is not formed. The gate insulating layer 120 may be made of an inorganic insulating material such as silicon oxide or silicon nitride but may be formed of an organic insulating material such as photo acryl or benzocyclobutene have.

상기 게이트 절연막(120) 상에는 액티브 패턴(130)이 형성되어 있다. 구체적으로, 드레인 전극 영역 및 소스 전극 영역 모두에 제1 액티브 패턴(132)이 형성되어 있다.An active pattern 130 is formed on the gate insulating layer 120. Specifically, the first active pattern 132 is formed in both the drain electrode region and the source electrode region.

상기 드레인 전극 영역의 제1 액티브 패턴(132) 상에는 에치 스톱퍼(140)가 형성되어 있고, 상기 소스 전극 영역의 제1 액티브 패턴(132) 상에도 에치 스톱퍼(140)가 형성되어 있다.An etch stopper 140 is formed on the first active pattern 132 of the drain electrode region and an etch stopper 140 is formed on the first active pattern 132 of the source electrode region.

상기 드레인 전극 영역의 에치 스톱퍼(140) 상에는 드레인 전극(150)이 형성되어 있고, 상기 소스 전극 영역의 에치 스톱퍼(140) 상에는 소스 전극(160)이 형성되어 있다.A drain electrode 150 is formed on the etch stopper 140 of the drain electrode region and a source electrode 160 is formed on the etch stopper 140 of the source electrode region.

여기서, 상기 드레인 전극(150)은 상기 에치 스톱퍼(140)을 덮도록, 보다 구체적으로는, 상기 드레인 전극(150)은 제1 방향(도 2 참조)에서 상기 에치 스톱퍼(140)을 덮도록 형성된다. 또한, 상기 드레인 전극(150)은 제1 방향(도 2 참조)에서 상기 제1 액티브 패턴(132)보다 넓은 폭으로 형성된다.The drain electrode 150 may be formed to cover the etch stopper 140 so that the drain electrode 150 covers the etch stopper 140 in a first direction (see FIG. 2). More specifically, do. In addition, the drain electrode 150 is formed to have a wider width than the first active pattern 132 in the first direction (see FIG. 2).

상기 소스 전극(160)은 상기 에치 스톱퍼(140)을 덮지 않도록, 보다 구체적으로는, 상기 소스 전극(160)은 제1 방향(도 2 참조)에서 상기 에치 스톱퍼(140)을 덮지 않도록 형성된다. 또한, 상기 소스 전극(160)은 제1 방향(도 2 참조)에서 상기 제1 액티브 패턴(132)보다 좁은 폭으로 형성된다.The source electrode 160 is formed not to cover the etch stopper 140 in a first direction (see FIG. 2) so that the source electrode 160 does not cover the etch stopper 140. More specifically, The source electrode 160 is formed in a narrower width than the first active pattern 132 in the first direction (see FIG. 2).

도 4b는 에치 스톱퍼(140)가 형성되지 않은 영역의 단면도로서, 도 4b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에는 게이트 절연막(120)이 형성되어 있다.4B is a cross-sectional view of a region where the etch stopper 140 is not formed. As shown in FIG. 4B, a gate electrode 110 is formed on a substrate 100, and a gate insulating film 120 Is formed.

상기 게이트 절연막(120) 상에는 액티브 패턴(130)이 형성되어 있는데, 구체적으로, 드레인 전극 영역에는 제1 액티브 패턴(132)이 형성되어 있고, 소스 전극 영역에는 제2 액티브 패턴(134)이 형성되어 있다.The active pattern 130 is formed on the gate insulating layer 120. Specifically, the first active pattern 132 is formed in the drain electrode region and the second active pattern 134 is formed in the source electrode region have.

상기 드레인 전극 영역의 제1 액티브 패턴(132) 상에는 드레인 전극(150)이 형성되어 있고, 상기 소스 전극 영역의 제2 액티브 패턴(134) 상에는 소스 전극(160)이 형성되어 있다.A drain electrode 150 is formed on the first active pattern 132 of the drain electrode region and a source electrode 160 is formed on the second active pattern 134 of the source electrode region.

여기서, 상기 드레인 전극(150)은 제1 방향(도 2 참조)에서 상기 제1 액티브 패턴(132)보다 넓은 폭으로 형성된다.Here, the drain electrode 150 is formed to be wider than the first active pattern 132 in the first direction (see FIG. 2).

또한, 상기 소스 전극(160)은 제1 방향(도 2 참조)에서 상기 제2 액티브 패턴(134)과 동일한 폭으로 형성된다.In addition, the source electrode 160 is formed to have the same width as the second active pattern 134 in the first direction (see FIG. 2).

도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 도 5에 따른 박막 트랜지스터 기판은 전술한 도 2에 따른 박막 트랜지스터 기판에서 액티브 패턴(130) 및 드레인 전극(150)의 구조가 변경된 것이다.5 is a schematic plan view of a thin film transistor substrate according to another embodiment of the present invention. 5, the structure of the active pattern 130 and the drain electrode 150 in the thin film transistor substrate of FIG. 2 is changed.

도 5에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 전극(110), 액티브 패턴(130), 에치 스톱퍼(140), 드레인 전극(150), 및 소스 전극(160)을 포함하여 이루어진다.5, the thin film transistor substrate according to another embodiment of the present invention includes a substrate 100, a gate electrode 110, an active pattern 130, an etch stopper 140, a drain electrode 150, And a source electrode 160.

도 6(a) 내지 도 6(d)는 도 5에 도시되어 있는 개별 구성의 모습을 알기 쉽게 보여주기 위한 평면도로서, 도 6(a)는 게이트 전극(110)을 보여주는 도면이고, 도 6(b)는 게이트 전극(110) 상에 형성된 액티브 패턴(130)을 보여주는 도면이고, 도 6(c)는 게이트 전극(110) 및 액티브 패턴(130) 상에 형성된 에치 스톱퍼(140)를 보여주는 도면이고, 도 6(d)는 액티브 패턴(130) 상에 형성된 드레인 전극(150) 및 소스 전극(160)을 보여주는 도면이다.6 (a) to 6 (d) are plan views for clearly showing a state of the individual constitution shown in FIG. 5, wherein FIG. 6 (a) is a view showing a gate electrode 110, (b) is a view showing an active pattern 130 formed on the gate electrode 110, and FIG. 6 (c) is a view showing an etch stopper 140 formed on the gate electrode 110 and the active pattern 130 6D are views showing the drain electrode 150 and the source electrode 160 formed on the active pattern 130. FIG.

이하에서는 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.Hereinafter, repetitive description of the same configuration as that of the above-described embodiment will be omitted.

도 5 및 도 6(a)을 참조하면, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110)의 일단 및 타단은 게이트 라인(110a)과 연결되어 있다.Referring to FIGS. 5 and 6A, a gate electrode 110 is formed on a substrate 100, and one end and the other end of the gate electrode 110 are connected to a gate line 110a.

도 5 및 도 6(b)을 참조하면, 상기 게이트 전극(110) 상에는 액티브 패턴(130)이 형성되어 있다.Referring to FIGS. 5 and 6 (b), an active pattern 130 is formed on the gate electrode 110.

상기 액티브 패턴(130)은 제1 액티브 패턴(132), 제2 액티브 패턴(134), 및 제3 액티브 패턴(136)을 포함하여 이루어진다.The active pattern 130 includes a first active pattern 132, a second active pattern 134, and a third active pattern 136.

상기 제2 액티브 패턴(134)은 상기 제1 액티브 패턴(132)의 일단에서 분기된 돌기 구조로 이루어지고, 상기 제3 액티브 패턴(136)은 상기 제1 액티브 패턴(132)의 타단에서 분기된 돌기 구조로 이루어진다. 상기 제2 액티브 패턴(134)과 제3 액티브 패턴(136)은 서로 동일한 패턴으로 형성될 수 있지만 반드시 그에 한정되는 것은 아니다.The second active pattern 134 may have a protruding structure branched at one end of the first active pattern 132 and the third active pattern 136 may be branched at the other end of the first active pattern 132. [ . The second active pattern 134 and the third active pattern 136 may be formed in the same pattern but are not limited thereto.

상기 제2 액티브 패턴(134)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작고, 상기 제2 액티브 패턴(134)의 제2 방향의 폭은 상기 제1 액티브 패턴(132)의 제2 방향의 폭보다 작다.The width of the second active pattern 134 in the first direction is smaller than the width of the first active pattern 132 in the first direction and the width of the second active pattern 134 in the second direction is smaller than the width of the first active pattern 132 in the first direction. Is smaller than the width of the active pattern 132 in the second direction.

또한, 상기 제3 액티브 패턴(136)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작고, 상기 제3 액티브 패턴(136)의 제2 방향의 폭은 상기 제1 액티브 패턴(132)의 제2 방향의 폭보다 작다.The width of the third active pattern 136 in the first direction is smaller than the width of the first active pattern 132 in the first direction and the width of the third active pattern 136 in the second direction is smaller than the width of the third active pattern 136 in the first direction. Is smaller than the width of the first active pattern 132 in the second direction.

이와 같이 제1 액티브 패턴(132), 제2 액티브 패턴(134), 및 제3 액티브 패턴(136)의 조합으로 이루어진 액티브 패턴(130)은 제1 방향 및 제2 방향에서 대칭이 될 수 있다.As described above, the active pattern 130 formed of the combination of the first active pattern 132, the second active pattern 134, and the third active pattern 136 may be symmetrical in the first direction and the second direction.

도 5 및 도 6(c)을 참조하면, 상기 액티브 패턴(130) 상에는 에치 스톱퍼(140)가 형성되어 있다.Referring to FIGS. 5 and 6 (c), an etch stopper 140 is formed on the active pattern 130.

상기 에치 스톱퍼(140)는 상기 제1 액티브 패턴(132)과는 오버랩되도록 형성되지만, 상기 제2 액티브 패턴(134) 및 제3 액티브 패턴(136)과는 오버랩되지 않도록 형성된다.The etch stopper 140 is formed so as to overlap with the first active pattern 132 but not overlap with the second active pattern 134 and the third active pattern 136.

상기 에치 스톱퍼(140)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 크고, 상기 에치 스톱퍼(140)의 제2 방향의 폭은 상기 제1 액티브 패턴(132)의 제2 방향의 폭과 동일하다.The width of the etch stopper 140 in the first direction is greater than the width of the first active pattern 132 in the first direction and the width of the etch stopper 140 in the second direction is larger than the width of the first active pattern 132 In the second direction.

도 5 및 도 6(d)를 참조하면, 상기 에치 스톱퍼(140) 상에는 드레인 전극(150) 및 소스 전극(160)이 형성되어 있다.Referring to FIGS. 5 and 6 (d), a drain electrode 150 and a source electrode 160 are formed on the etch stopper 140.

상기 드레인 전극(150)은 상기 에치 스톱퍼(140) 상에서 상기 제3 액티브 패턴(136) 방향으로 연장되어 있다. 따라서, 상기 드레인 전극(150)은 상기 제3 액티브 패턴(136)과 연결되어 있다.The drain electrode 150 extends in the direction of the third active pattern 136 on the etch stopper 140. Accordingly, the drain electrode 150 is connected to the third active pattern 136.

상기 소스 전극(160)은 상기 에치 스톱퍼(140) 상에서 상기 제2 액티브 패턴(134) 방향으로 연장되어 있다. 따라서, 상기 소스 전극(160)은 상기 제2 액티브 패턴(134)과 연결되어 있다.The source electrode 160 extends in the direction of the second active pattern 134 on the etch stopper 140. Thus, the source electrode 160 is connected to the second active pattern 134.

특히, 도 6(d)에서 알 수 있듯이, 상기 드레인 전극(150)은 상기 제1 액티브 패턴(132) 및 제3 액티브 패턴(136)과 각각 오버랩되도록 형성된다. 편의상 상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)은 검정색으로 표기하였고, 상기 제3 액티브 패턴(136)과 오버랩되는 상기 드레인 전극(150)의 부분(d)은 회색으로 표기하였다.6 (d), the drain electrode 150 is formed to overlap with the first active pattern 132 and the third active pattern 136, respectively. A portion a of the drain electrode 150 overlapped with the first active pattern 132 is indicated in black and a portion d of the drain electrode 150 overlapping the third active pattern 136 ) Are shown in gray.

또한, 상기 소스 전극(160)은 상기 제1 액티브 패턴(132) 및 제2 액티브 패턴(134)과 각각 오버랩되도록 형성된다. 편의상 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)은 검정색으로 표기하였고, 상기 제2 액티브 패턴(134)과 오버랩되는 상기 소스 전극(160)의 부분(c)은 회색으로 표기하였다.The source electrode 160 is formed to overlap with the first active pattern 132 and the second active pattern 134, respectively. A portion b of the source electrode 160 overlapped with the first active pattern 132 is marked in black and a portion c of the source electrode 160 overlapping the second active pattern 134 ) Are shown in gray.

상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)의 면적은 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 면적과 동일할 수 있지만, 반드시 그에 한정되는 것은 아니다. 또한, 상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 제1 방향의 폭과 동일할 수 있지만, 반드시 그에 한정되는 것은 아니다.The area of the portion a of the drain electrode 150 overlapping with the first active pattern 132 is larger than the area of the portion b of the source electrode 160 overlapping with the first active pattern 132 But the present invention is not limited thereto. The width of the portion a of the drain electrode 150 overlapped with the first active pattern 132 in the first direction is larger than the width of the portion of the source electrode 160 overlapping the first active pattern 132. [ (b) in the first direction, but it is not necessarily limited thereto.

또한, 상기 제1 액티브 패턴(132)과 오버랩되는 상기 드레인 전극(150)의 부분(a)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작다. 또한, 상기 제1 액티브 패턴(132)과 오버랩되는 상기 소스 전극(160)의 부분(b)의 제1 방향의 폭은 상기 제1 액티브 패턴(132)의 제1 방향의 폭보다 작다.The width of the portion a of the drain electrode 150 overlapped with the first active pattern 132 in the first direction is smaller than the width of the first active pattern 132 in the first direction. The width of the portion b of the source electrode 160 overlapping the first active pattern 132 in the first direction is smaller than the width of the first active pattern 132 in the first direction.

상기 제2 액티브 패턴(134)과 오버랩되는 상기 소스 전극(160)의 부분(c)은 상기 제2 액티브 패턴(134)과 동일한 패턴으로 형성된다. 또한, 상기 제3 액티브 패턴(136)과 오버랩되는 상기 드레인 전극(160)의 부분(d)은 상기 제3 액티브 패턴(136)과 동일한 패턴으로 형성된다.The portion (c) of the source electrode 160 overlapping with the second active pattern 134 is formed in the same pattern as the second active pattern 134. The portion d of the drain electrode 160 overlapping the third active pattern 136 is formed in the same pattern as the third active pattern 136.

이상과 같은 본 발명의 다른 실시예에 따르면 상기 드레인 전극(150) 및 소스 전극(160)의 면적이 종래에 비하여 줄어들기 때문에, 드레인 전극(150)과 게이트 전극(110) 사이에서 발생하는 기생용량 및 소스 전극(160)과 게이트 전극(110) 사이에서 발생하는 기생용량이 줄어들게 된다.According to another embodiment of the present invention as described above, since the area of the drain electrode 150 and the source electrode 160 is reduced compared with the related art, the parasitic capacitance generated between the drain electrode 150 and the gate electrode 110 And the parasitic capacitance generated between the source electrode 160 and the gate electrode 110 are reduced.

이하에서는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면 구조에 대해서 설명하기로 한다.Hereinafter, a cross-sectional structure of a thin film transistor substrate according to another embodiment of the present invention will be described.

도 7a 및 도 7b는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도로서, 도 7a는 도 5의 A-B라인의 단면에 해당하고, 도 7b는 도 5의 C-D라인의 단면에 해당한다. 편의상 드레인 전극(150)이 형성된 영역을 드레인 전극 영역으로 칭하고 소스 전극(160)이 형성된 영역을 소스 전극 영역으로 칭하기로 한다.FIGS. 7A and 7B are cross-sectional views of a thin film transistor substrate according to another embodiment of the present invention, wherein FIG. 7A corresponds to a cross section taken along line A-B of FIG. 5, and FIG. 7B corresponds to a cross section taken along line C-D of FIG. A region where the drain electrode 150 is formed is referred to as a drain electrode region and a region where the source electrode 160 is formed is referred to as a source electrode region.

도 7a는 에치 스톱퍼(140)가 형성된 영역의 단면도로서, 도 7a에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에는 게이트 절연막(120)이 형성되어 있다.7A is a cross-sectional view of an area where the etch stopper 140 is formed. As shown in FIG. 7A, a gate electrode 110 is formed on a substrate 100, and a gate insulating film 120 is formed on the gate electrode 110 Respectively.

상기 게이트 절연막(120) 상에는 액티브 패턴(130)이 형성되어 있는데, 구체적으로, 드레인 전극 영역 및 소스 전극 영역 모두에 제1 액티브 패턴(132)이 형성되어 있다.An active pattern 130 is formed on the gate insulating layer 120. Specifically, a first active pattern 132 is formed on both the drain electrode region and the source electrode region.

상기 드레인 전극 영역의 제1 액티브 패턴(132) 상에는 에치 스톱퍼(140)가 형성되어 있고, 상기 소스 전극 영역의 제1 액티브 패턴(132) 상에도 에치 스톱퍼(140)가 형성되어 있다.An etch stopper 140 is formed on the first active pattern 132 of the drain electrode region and an etch stopper 140 is formed on the first active pattern 132 of the source electrode region.

상기 드레인 전극 영역의 에치 스톱퍼(140) 상에는 드레인 전극(150)이 형성되어 있고, 상기 소스 전극 영역의 에치 스톱퍼(140) 상에는 소스 전극(160)이 형성되어 있다.A drain electrode 150 is formed on the etch stopper 140 of the drain electrode region and a source electrode 160 is formed on the etch stopper 140 of the source electrode region.

여기서, 상기 드레인 전극(150) 및 소스 전극(160) 모두 상기 에치 스톱퍼(140)을 덮지 않도록, 보다 구체적으로는, 제1 방향(도 5 참조)에서 상기 에치 스톱퍼(140)을 덮지 않도록 형성된다.Here, both the drain electrode 150 and the source electrode 160 are formed so as not to cover the etch stopper 140, more specifically, do not cover the etch stopper 140 in the first direction (see FIG. 5) .

또한, 상기 드레인 전극(150) 및 소스 전극(160) 모두 제1 방향(도 5 참조)에서 상기 제1 액티브 패턴(132)보다 좁은 폭으로 형성된다.In addition, both the drain electrode 150 and the source electrode 160 are formed to have a narrower width than the first active pattern 132 in the first direction (see FIG. 5).

도 7b는 에치 스톱퍼(140)가 형성되지 않은 영역의 단면도로서, 도 7b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(110)이 형성되어 있고, 상기 게이트 전극(110) 상에는 게이트 절연막(120)이 형성되어 있다.7B is a cross-sectional view of a region where the etch stopper 140 is not formed. As shown in FIG. 7B, a gate electrode 110 is formed on a substrate 100, and a gate insulating film 120 Is formed.

상기 게이트 절연막(120) 상에는 액티브 패턴(130)이 형성되어 있는데, 구체적으로, 드레인 전극 영역에는 제3 액티브 패턴(136)이 형성되어 있고, 소스 전극 영역에는 제2 액티브 패턴(134)이 형성되어 있다.The active pattern 130 is formed on the gate insulating layer 120. Specifically, the third active pattern 136 is formed in the drain electrode region and the second active pattern 134 is formed in the source electrode region have.

상기 드레인 전극 영역의 제3 액티브 패턴(136) 상에는 드레인 전극(150)이 형성되어 있고, 상기 소스 전극 영역의 제2 액티브 패턴(134) 상에는 소스 전극(160)이 형성되어 있다.A drain electrode 150 is formed on the third active pattern 136 of the drain electrode region and a source electrode 160 is formed on the second active pattern 134 of the source electrode region.

여기서, 상기 드레인 전극(150)은 제1 방향(도 5 참조)에서 상기 제3 액티브 패턴(136)과 동일한 폭으로 형성된다. 또한, 상기 소스 전극(160)은 제1 방향(도 5 참조)에서 상기 제2 액티브 패턴(134)과 동일한 폭으로 형성된다.Here, the drain electrode 150 is formed to have the same width as the third active pattern 136 in the first direction (see FIG. 5). In addition, the source electrode 160 is formed to have the same width as the second active pattern 134 in the first direction (see FIG. 5).

한편, 전술한 도 2, 도 3a 내지 도 3d, 및 도 4a 및 도 4b에 따른 일 실시예는 소스 전극(160)의 면적을 줄여 소스 전극(160)과 게이트 전극(110) 사이에서 발생하는 기생용량을 줄이는 것이고, 전술한 도 5, 도 6a 내지 도 6d, 및 도 7a 및 도 7b에 따른 다른 실시예는 소스 전극(160)과 드레인 전극(150)의 면적을 함께 줄여 소스 전극(160)과 게이트 전극(110) 사이에서 발생하는 기생용량 및 드레인 전극(150)과 게이트 전극(110) 사이에서 발생하는 기생용량을 줄이는 것으로서, 본 발명이 반드시 그에 한정되는 것은 아니다.2, 3A to 3D, and 4A and 4B described above, the area of the source electrode 160 is reduced to reduce parasitic capacitance between the source electrode 160 and the gate electrode 110 5A, 6A to 6D, and 7A and 7B described above, the area of the source electrode 160 and the drain electrode 150 is reduced together with the source electrode 160 and the source electrode 160. [ The parasitic capacitance generated between the gate electrode 110 and the gate electrode 110 and the parasitic capacitance generated between the drain electrode 150 and the gate electrode 110 are not necessarily limited thereto.

즉, 도시하지는 않았지만, 본 발명은 소스 전극(160)의 면적은 줄이지 않고 드레인 전극(150)의 면적을 줄여 드레인 전극(150)과 게이트 전극(110) 사이에서 발생하는 기생용량을 줄이는 것도 포함한다. 특허청구범위에서는 소스 전극(160) 및 드레인 전극(150) 중 어느 하나의 전극을 제1 전극이라고 칭하고, 나머지 하나의 전극을 제2 전극이라고 칭하도록 한다.That is, although not shown, the present invention also includes reducing the parasitic capacitance generated between the drain electrode 150 and the gate electrode 110 by reducing the area of the drain electrode 150 without reducing the area of the source electrode 160 . In the claims, any one of the source electrode 160 and the drain electrode 150 is referred to as a first electrode, and the other electrode is referred to as a second electrode.

도 8a 내지 도 8e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도로서, 이는 도 2에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다.8A to 8E are schematic views of a manufacturing process of a thin film transistor substrate according to an embodiment of the present invention, which relates to a method of manufacturing the thin film transistor substrate according to FIG.

이하에서는, 각각의 구성에 대해서 전술한 실시예에서 상세히 설명한 부분에 대한 반복 설명은 생략하기로 한다. 특히, 이하에서는 각각의 구성의 구조에 대한 상세한 설명은 가급적 생략하기로 한다.Hereinafter, repetitive description of the components described in detail in the above embodiments will be omitted for each configuration. In particular, the detailed description of the structure of each structure will be omitted below.

우선, 도 8a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(110) 및 상기 게이트 전극(110)의 일단 및 타단과 연결되는 게이트 라인(110a)을 형성한다.8A, a gate electrode 110 and a gate line 110a connected to one end and the other end of the gate electrode 110 are formed on a substrate 100. As shown in FIG.

상기 게이트 전극(110) 및 게이트 라인(110a)은 상기 기판(100) 상에 스퍼터링법(Sputtering)으로 금속층을 증착하고, 상기 금속층 상에 포토 레지스트 패턴을 형성한 후, 상기 포토 레지스트 패턴을 마스크로 하여 상기 금속층을 식각하고, 그리고 상기 포토 레지스트 패턴을 스트립하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있다.The gate electrode 110 and the gate line 110a are formed by depositing a metal layer on the substrate 100 by sputtering and forming a photoresist pattern on the metal layer and then using the photoresist pattern as a mask A metal layer is etched, and a patterning process is performed using a so-called mask process of stripping the photoresist pattern.

한편, 도시하지는 않았지만, 상기 게이트 전극(110) 상에, 보다 구체적으로는, 상기 게이트 전극(110) 및 게이트 라인(110a)을 포함한 상기 기판(100)의 전체 면 상에 게이트 절연막을 형성한다.Although not shown, a gate insulating film is formed on the gate electrode 110, more specifically, on the entire surface of the substrate 100 including the gate electrode 110 and the gate line 110a.

상기 게이트 절연막은 플라즈마 화학기상 증착법(PECVD법) 이용하여 형성할 수 있다.The gate insulating film can be formed by a plasma chemical vapor deposition (PECVD) method.

다음, 도 8b에서 알 수 있듯이, 상기 게이트 절연막 상에 액티브층(130a)을 형성한다.Next, as shown in FIG. 8B, an active layer 130a is formed on the gate insulating film.

상기 액티브층(130a)은 상기 게이트 전극(110)과 오버랩되도록 형성한다.The active layer 130a is formed to overlap the gate electrode 110.

상기 액티브층(130a)은 상기 게이트 절연막 상에 플라즈마 화학기상 증착법(PECVD법)을 이용하여 실리콘계 반도체 물질을 증착한 후 마스크 공정을 이용하여 패턴 형성할 수 있다. 또는, 상기 액티브층(130a)은 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 상기 비정질 산화물 반도체를 결정화한 후 마스크 공정을 이용하여 패턴 형성할 수 있다.The active layer 130a may be patterned using a mask process after depositing a silicon-based semiconductor material on the gate insulating layer using plasma enhanced chemical vapor deposition (PECVD). Alternatively, the active layer 130a may be formed by depositing an amorphous oxide semiconductor such as a-IGZO by sputtering or metal organic chemical vapor deposition (MOCVD), followed by a furnace or a rapid thermal process The amorphous oxide semiconductor may be crystallized through RTP to form a pattern using a mask process.

다음, 도 8c에서 알 수 있듯이, 상기 액티브층(130a) 상에 에치 스톱퍼(140)를 형성한다.Next, as shown in FIG. 8C, an etch stopper 140 is formed on the active layer 130a.

상기 에치 스톱퍼(140)는 상기 게이트 전극(110) 및 액티브층(130a)과 오버랩되도록 형성한다. 특히, 상기 에치 스톱퍼(140)는 상기 액티브층(130a)의 중앙측과 오버랩되며, 따라서 상기 액티브층(130a)의 일단부 및 타단부는 상기 에치 스톱퍼(140)에 의해 가려지지 않고 외부로 노출된다.The etch stopper 140 is formed to overlap with the gate electrode 110 and the active layer 130a. Particularly, the etch stopper 140 overlaps with the center of the active layer 130a, so that one end and the other end of the active layer 130a are not covered by the etch stopper 140, do.

상기 에치 스톱퍼(140)는 플라즈마 화학기상 증착법(PECVD법) 이용하여 무기계 절연물질을 증착한 후 마스크 공정을 이용하여 패턴 형성할 수 있다.The etch stopper 140 may be patterned using a mask process after depositing an inorganic insulating material by plasma enhanced chemical vapor deposition (PECVD).

다음, 도 8d에서 알 수 있듯이, 상기 에치 스톱퍼(140) 상에 서로 소정 간격을 가지면서 마주하는 드레인 전극(150) 및 소스 전극(160)을 형성한다.8D, a drain electrode 150 and a source electrode 160 are formed on the etch stopper 140 with a predetermined gap therebetween.

상기 드레인 전극(150) 및 소스 전극(160)은 스퍼터링법(Sputtering)으로 금속층을 증착한 후 마스크 공정을 이용하여 패턴 형성할 수 있다.The drain electrode 150 and the source electrode 160 may be patterned using a mask process after depositing a metal layer by sputtering.

상기 드레인 전극(150) 및 소스 전극(160)은 각각 상기 액티브층(130a)과 오버랩되도록 형성한다. 구체적으로, 상기 드레인 전극(150)은 상기 에치 스톱퍼(140) 상에서 상기 액티브층(130a)의 일단 방향으로 연장되면서 상기 액티브층(130a)과 연결되고, 상기 소스 전극(160)은 상기 에치 스톱퍼(140) 상에서 상기 액티브층(130a)의 타단 방향으로 연장되면서 상기 액티브층(130a)과 연결된다.The drain electrode 150 and the source electrode 160 are formed so as to overlap with the active layer 130a, respectively. Specifically, the drain electrode 150 extends in the direction of one end of the active layer 130a on the etch stopper 140, and is connected to the active layer 130a. The source electrode 160 is connected to the etch stopper 140 in the direction of the other end of the active layer 130a and connected to the active layer 130a.

여기서, 상기 에치 스톱퍼(140)에 의해서 가려지지 않고 외부로 노출된 상기 액티브층(130a)의 일단부는 상기 드레인 전극(150)에 의해서 모두 가려진다. 그러나, 상기 에치 스톱퍼(140)에 의해서 가려지지 않고 외부로 노출된 상기 액티브층(130a)의 타단부는 상기 소스 전극(160)에 의해서 모두 가려지는 것은 아니고 그 일부만 가려지고, 따라서 상기 액티브층(130a)의 타단부 중 일부분은 상기 소스 전극(160)에 의해서 가려지지 않게 된다.Here, one end of the active layer 130a exposed to the outside without being covered by the etch stopper 140 is covered with the drain electrode 150. However, the other end of the active layer 130a, which is not covered with the etch stopper 140 and is exposed to the outside, is not completely covered with the source electrode 160 but only a portion thereof is covered, A portion of the other end of the source electrode 130a is not covered by the source electrode 160.

그러나, 실제로는 상기 소스 전극(160)에 대한 마스크 공정 중 식각액에 의해서 상기 액티브층(130a)의 타단부 중 상기 소스 전극(160)에 의해 가려지지 않는 일부분도 함께 식각된다. 즉, 상기 드레인 전극(150) 및 소스 전극(160)의 패턴 형성 공정에 의해서 상기 액티브층(130a)도 함께 패터닝되어 도 8e와 같은 액티브 패턴(130)이 완성된다. 도 8e는 전술한 도 2, 도 3a 내지 도 3d, 및 도 4a 및 도 4b에 따른 박막 트랜지스터 기판과 동일한 것으로서, 그에 대한 구체적인 설명은 생략하기로 한다.However, in practice, a part of the other end of the active layer 130a which is not covered by the source electrode 160 is also etched by the etchant during the mask process for the source electrode 160. That is, the active layer 130a is also patterned by the pattern forming process of the drain electrode 150 and the source electrode 160 to complete the active pattern 130 shown in FIG. 8E. 8E is the same as the thin film transistor substrate of FIGS. 2, 3A to 3D and FIGS. 4A and 4B described above, and a detailed description thereof will be omitted.

다시 말하면, 도 8d는 이해의 편의를 위해 도시한 것이고, 실제로는 도 8c 공정 이후에 도 8e와 같은 형태가 이루어진다.In other words, FIG. 8D is shown for the sake of understanding, and actually, after the step of FIG. 8C, the form as shown in FIG. 8E is formed.

도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 제조 공정도로서, 이는 도 5에 따른 박막 트랜지스터 기판의 제조방법에 관한 것이다. 이하에서는, 전술한 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다.FIGS. 9A to 9E are schematic views of a manufacturing process of a thin film transistor substrate according to another embodiment of the present invention, which relates to a method of manufacturing the thin film transistor substrate according to FIG. Hereinafter, repetitive description of the same configuration as the above-described embodiment will be omitted.

우선, 도 9a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(110) 및 상기 게이트 전극(110)의 일단 및 타단과 연결되는 게이트 라인(110a)을 형성한다.9A, a gate electrode 110 and a gate line 110a connected to one end and the other end of the gate electrode 110 are formed on a substrate 100. As shown in FIG.

한편, 도시하지는 않았지만, 상기 게이트 전극(110) 상에, 보다 구체적으로는, 상기 게이트 전극(110) 및 게이트 라인(110a)을 포함한 상기 기판(100)의 전체 면 상에 게이트 절연막을 형성한다.Although not shown, a gate insulating film is formed on the gate electrode 110, more specifically, on the entire surface of the substrate 100 including the gate electrode 110 and the gate line 110a.

다음, 도 9b에서 알 수 있듯이, 상기 게이트 절연막 상에 액티브층(130a)을 형성한다.Next, as shown in FIG. 9B, an active layer 130a is formed on the gate insulating film.

다음, 도 9c에서 알 수 있듯이, 상기 액티브층(130a) 상에 에치 스톱퍼(140)를 형성한다.Next, as shown in FIG. 9C, an etch stopper 140 is formed on the active layer 130a.

상기 에치 스톱퍼(140)는 상기 액티브층(130a)의 중앙측과 오버랩되며, 따라서 상기 액티브층(130a)의 일단부 및 타단부는 상기 에치 스톱퍼(140)에 의해 가려지지 않고 외부로 노출된다.The etch stopper 140 overlaps with the center of the active layer 130a so that the one end and the other end of the active layer 130a are not exposed by the etch stopper 140 but exposed to the outside.

다음, 도 9d에서 알 수 있듯이, 상기 에치 스톱퍼(140) 상에 서로 소정 간격을 가지면서 마주하는 드레인 전극(150) 및 소스 전극(160)을 형성한다.Next, as shown in FIG. 9D, a drain electrode 150 and a source electrode 160 are formed on the etch stopper 140 with a predetermined gap therebetween.

상기 드레인 전극(150)은 상기 에치 스톱퍼(140) 상에서 상기 액티브층(130a)의 일단 방향으로 연장되면서 상기 액티브층(130a)과 연결되고, 상기 소스 전극(160)은 상기 에치 스톱퍼(140) 상에서 상기 액티브층(130a)의 타단 방향으로 연장되면서 상기 액티브층(130a)과 연결된다.The drain electrode 150 is connected to the active layer 130a while extending in the direction of one end of the active layer 130a on the etch stopper 140. The source electrode 160 is formed on the etch stopper 140 And extends to the other end of the active layer 130a and is connected to the active layer 130a.

여기서, 상기 에치 스톱퍼(140)에 의해서 가려지지 않고 외부로 노출된 상기 액티브층(130a)의 일단부는 상기 드레인 전극(150)에 의해서 모두 가려지는 것은 아니고 그 일부만 가려지고 따라서 상기 액티브층(130a)의 일단부 중 일부분은 상기 드레인 전극(150)에 의해서 가려지지 않게 된다.One end of the active layer 130a which is not covered with the etch stopper 140 but is exposed to the outside is not completely covered with the drain electrode 150 but partially covered with the drain electrode 150, A part of one end of the drain electrode 150 is not covered by the drain electrode 150.

또한, 상기 에치 스톱퍼(140)에 의해서 가려지지 않고 외부로 노출된 상기 액티브층(130a)의 타단부는 상기 소스 전극(160)에 의해서 모두 가려지는 것은 아니고 그 일부만 가려지고 따라서 상기 액티브층(130a)의 타단부 중 일부분은 상기 소스 전극(160)에 의해서 가려지지 않게 된다.The other end of the active layer 130a which is not covered with the etch stopper 140 and is exposed to the outside is not completely covered with the source electrode 160 but only a part of the active layer 130a is covered. A portion of the other end of the source electrode 160 is not covered by the source electrode 160.

그러나, 실제로는 상기 드레인 전극(150) 및 상기 소스 전극(160)에 대한 마스크 공정 중 식각액에 의해서 상기 액티브층(130a)의 일단부 중 상기 드레인 전극(150)에 의해 가려지지 않는 일부분도 함께 식각되고, 또한 상기 액티브층(130a)의 타단부 중 상기 소스 전극(160)에 의해 가려지지 않는 일부분도 함께 식각된다. In practice, however, a part of the one end of the active layer 130a, which is not covered by the drain electrode 150, is etched by the etchant during the masking process for the drain electrode 150 and the source electrode 160, And a portion of the other end of the active layer 130a that is not covered by the source electrode 160 is also etched.

즉, 상기 드레인 전극(150) 및 소스 전극(160)의 패턴 형성 공정에 의해서 상기 액티브층(130a)도 함께 패터닝되어 도 9e와 같은 액티브 패턴(130)이 완성된다.That is, the active layer 130a is also patterned by the pattern forming process of the drain electrode 150 and the source electrode 160 to complete the active pattern 130 shown in FIG. 9E.

도 9e는 전술한 도 5, 도 6a 내지 도 6d, 및 도 7a 및 도 7b에 따른 박막 트랜지스터 기판과 동일한 것으로서, 그에 대한 구체적인 설명은 생략하기로 한다.FIG. 9E is the same as the thin film transistor substrate according to FIGS. 5, 6A to 6D, and 7A and 7B described above, and a detailed description thereof will be omitted.

다시 말하면, 도 9d는 이해의 편의를 위해 도시한 것이고, 실제로는 도 9c 공정 이후에 도 9e와 같은 형태가 이루어진다.In other words, FIG. 9D is shown for the sake of understanding, and actually, the process is the same as FIG. 9E after the process of FIG. 9C.

이상 설명한 본 발명에 따른 박막 트랜지스터 기판은 당업계에 공지된 다양한 디스플레이 장치에 이용될 수 있다. 예로서, 본 발명에 따른 박막 트랜지스터 기판은 액정표시장치의 일 기판으로 이용될 수 있으며, 특히, 터치 센서를 구비한 액정표시장치에 유용하게 이용될 수 있다. 또한, 본 발명에 따른 박막 트랜지스터 기판은 유기발광장치에도 이용될 수 있다.The thin film transistor substrate according to the present invention can be used in various display devices known in the art. For example, the thin film transistor substrate according to the present invention can be used as one substrate of a liquid crystal display device, and in particular, can be used for a liquid crystal display device having a touch sensor. The thin film transistor substrate according to the present invention can also be used in an organic light emitting device.

이와 같이, 본 발명에 따른 박막 트랜지스터 기판이 다양한 디스플레이 장치에 이용될 경우, 디스플레이 장치를 구성하는 다양한 구성요소들은 본 발명의 핵심인 기생 커패시턴스를 줄이기 위한 기술적 특징을 제외하고는 당업계에 공지된 다양한 형태로 변경될 수 있다.As described above, when the thin film transistor substrate according to the present invention is used in various display devices, various components constituting the display device can be manufactured by various methods known in the art except for technical features for reducing parasitic capacitance, And the like.

100: 기판 110: 게이트 전극
120: 게이트 절연막 130: 액티브 패턴
140: 에치 스톱퍼 150: 드레인 전극
160: 소스 전극100: substrate 110: gate electrode
120: gate insulating film 130: active pattern
140: etch stopper 150: drain electrode
160: source electrode

Claims (11)

기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연막;
상기 게이트 절연막 상에 형성되며, 제1 액티브 패턴 및 상기 제1 액티브 패턴의 일단에서 분기된, 돌기 구조를 갖는 제2 액티브 패턴을 포함하여 이루어진 액티브 패턴;
상기 액티브 패턴 상에 형성된 에치 스톱퍼;
상기 에치 스톱퍼 상에서 상기 제1 액티브 패턴의 타단 방향으로 연장되어 있는 제1 전극; 및
상기 제1 전극과 소정 간격으로 마주하도록 형성되며, 상기 에치 스톱퍼 상에서 상기 제2 액티브 패턴 방향으로 연장되어 있는 제2 전극을 포함하여 이루어지고,
상기 제1 액티브 패턴과 오버랩되는 상기 제1 전극의 부분의 면적보다 상기 제1 액티브 패턴과 오버랩되는 상기 제2 전극의 부분의 면적이 작고,
상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수직방향은 제1 방향이고,
상기 제1 액티브 패턴과 오버랩되는 상기 제1 전극의 부분의 제1 방향의 폭보다 상기 제1 액티브 패턴과 오버랩되는 상기 제2 전극의 부분의 제1 방향의 폭이 작고,
상기 제1 전극은 상기 제1 방향에서 상기 에치 스톱퍼를 덮도록 형성되고, 상기 제1 방향에서 상기 제1 액티브 패턴보다 넓은 폭으로 형성되고,
상기 제2 전극은 상기 제1 방향에서 상기 에치 스톱퍼를 덮지 않도록 형성되고, 상기 제1 방향에서 상기 제1 액티브 패턴보다 좁은 폭으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.A gate electrode formed on the substrate;
A gate insulating film formed on the gate electrode;
An active pattern formed on the gate insulating film, the active pattern comprising a first active pattern and a second active pattern having a projection structure branched at one end of the first active pattern;
An etch stopper formed on the active pattern;
A first electrode extending in the other end direction of the first active pattern on the etch stopper; And
And a second electrode formed to face the first electrode at a predetermined distance and extending in the direction of the second active pattern on the etch stopper,
The area of the portion of the second electrode overlapping with the first active pattern is smaller than the area of the portion of the first electrode overlapping with the first active pattern,
Wherein a direction in which the first electrode and the second electrode face each other and a direction perpendicular to the first direction are a first direction,
The width of the portion of the second electrode overlapping the first active pattern in the first direction of the portion of the first electrode overlapped with the first active pattern is smaller than the width of the portion of the first electrode in the first direction,
Wherein the first electrode is formed to cover the etch stopper in the first direction and is formed to have a wider width than the first active pattern in the first direction,
Wherein the second electrode is formed so as not to cover the etch stopper in the first direction and has a width narrower than that of the first active pattern in the first direction. 제 1 항에 있어서,
상기 제2 전극은 상기 제2 액티브 패턴과 오버랩되도록 형성되며, 상기 제2 액티브 패턴과 오버랩되는 제2 전극의 부분은 상기 제2 액티브 패턴과 동일한 패턴으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the second electrode is formed to overlap with the second active pattern, and a portion of the second electrode overlapping the second active pattern is formed in the same pattern as the second active pattern. 제 1 항에 있어서,
상기 에치 스톱퍼는 상기 제1 액티브 패턴과는 오버랩되고 상기 제2 액티브 패턴과는 오버랩되지 않는 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the etch stopper overlaps with the first active pattern and does not overlap with the second active pattern. 제 1 항에 있어서,
상기 제2 액티브 패턴은,
상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수직방향인 제1 방향의 폭이 상기 제1 액티브 패턴의 제1 방향의 폭보다 작고, 상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수평방향인 제2 방향의 폭이 상기 제1 액티브 패턴의 제2 방향의 폭보다 작고,
상기 제2 전극의 제1 방향의 폭은 상기 제1 액티브 패턴의 제1 방향의 폭보다 작은 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
Wherein the second active pattern comprises:
Wherein a width of a first direction perpendicular to a direction in which the first electrode and the second electrode face each other is smaller than a width of the first active pattern in a first direction and a direction in which the first electrode and the second electrode face each other The width of the first active pattern in the second direction being smaller than the width of the first active pattern in the second direction,
Wherein the width of the second electrode in the first direction is smaller than the width of the first active pattern in the first direction. 삭제delete 삭제delete 삭제delete 기판 상에 게이트 전극을 형성하는 공정;
상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 액티브층을 형성하는 공정;
상기 액티브층 상에 에치 스톱퍼를 형성하는 공정; 및
상기 에치 스톱퍼 상에 소정 간격으로 마주하는 제1 전극 및 제2 전극을 형성하는 공정을 포함하여 이루어지고,
상기 제1 전극 및 제2 전극을 형성하는 공정은 상기 액티브층을 패터닝하여 제1 액티브 패턴 및 상기 제1 액티브 패턴의 일단에서 분기된, 돌기 구조를 갖는 제2 액티브 패턴을 포함하여 이루어진 액티브 패턴을 형성하는 공정을 포함하며,
상기 제1 액티브 패턴과 오버랩되는 상기 제1 전극의 부분의 면적보다 상기 제1 액티브 패턴과 오버랩되는 상기 제2 전극의 부분의 면적이 작고,
상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수직방향은 제1 방향이고,
상기 제1 액티브 패턴과 오버랩되는 상기 제1 전극의 부분의 제1 방향의 폭보다 상기 제1 액티브 패턴과 오버랩되는 상기 제2 전극의 부분의 제1 방향의 폭이 작고,
상기 제1 전극은 상기 제1 방향에서 상기 에치 스톱퍼를 덮도록 형성되고, 상기 제1 방향에서 상기 제1 액티브 패턴보다 넓은 폭으로 형성되고,
상기 제2 전극은 상기 제1 방향에서 상기 에치 스톱퍼를 덮지 않도록 형성되고, 상기 제1 방향에서 상기 제1 액티브 패턴보다 좁은 폭으로 형성된 박막 트랜지스터 기판의 제조방법.Forming a gate electrode on a substrate;
Forming a gate insulating film on the gate electrode;
Forming an active layer on the gate insulating film;
Forming an etch stopper on the active layer; And
And forming a first electrode and a second electrode facing the etch stopper at predetermined intervals,
Wherein the step of forming the first electrode and the second electrode includes patterning the active layer to form an active pattern including a first active pattern and a second active pattern branched at one end of the first active pattern and having a projection structure ; And
The area of the portion of the second electrode overlapping with the first active pattern is smaller than the area of the portion of the first electrode overlapping with the first active pattern,
Wherein a direction in which the first electrode and the second electrode face each other and a direction perpendicular to the first direction are a first direction,
The width of the portion of the second electrode overlapping the first active pattern in the first direction of the portion of the first electrode overlapped with the first active pattern is smaller than the width of the portion of the first electrode in the first direction,
Wherein the first electrode is formed to cover the etch stopper in the first direction and is formed to have a wider width than the first active pattern in the first direction,
Wherein the second electrode is formed so as not to cover the etch stopper in the first direction and has a width narrower than that of the first active pattern in the first direction. 제 8 항에 있어서,
상기 에치 스톱퍼는 상기 액티브층의 일단부 및 타단부를 외부로 노출시키도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.9. The method of claim 8,
Wherein the etch stopper is formed to expose one end and the other end of the active layer to the outside. 제 9 항에 있어서,
상기 제2 전극은 상기 외부로 노출된 액티브층의 일단부 중 일부만 가리도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.10. The method of claim 9,
Wherein the second electrode is formed to cover only a part of one end of the active layer exposed to the outside. 제 8 항에 있어서,
상기 제2 액티브 패턴은,
상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수직방향인 제1 방향의 폭이 상기 제1 액티브 패턴의 제1 방향의 폭보다 작고, 상기 제1 전극과 상기 제2 전극이 마주하는 방향과 수평방향인 제2 방향의 폭이 상기 제1 액티브 패턴의 제2 방향의 폭보다 작고,
상기 제2 전극의 제1 방향의 폭은 상기 제1 액티브 패턴의 제1 방향의 폭보다 작은 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.9. The method of claim 8,
Wherein the second active pattern comprises:
Wherein a width of a first direction perpendicular to a direction in which the first electrode and the second electrode face each other is smaller than a width of the first active pattern in a first direction and a direction in which the first electrode and the second electrode face each other The width of the first active pattern in the second direction being smaller than the width of the first active pattern in the second direction,
Wherein the width of the second electrode in the first direction is smaller than the width of the first active pattern in the first direction.
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