KR102210602B1 - Oxide thin film transistor and method for manufacturing the same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 245
- 230000000903 blocking effect Effects 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 27
- 239000010408 film Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052793 cadmium Inorganic materials 0.000 claims description 2
- 229910052725 zinc Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims 1
- 230000003287 optical effect Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910007541 Zn O Inorganic materials 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910020923 Sn-O Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- -1 region Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910007604 Zn—Sn—O Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000004941 influx Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
본 발명은 코플라나 구조의 박막 트랜지스터에 관한 것으로, 보다 상세하게는, 절연 기판 상에 배치되는 광 차단층; 상기 광 차단층이 구비된 절연 기판의 전면에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 액티브층; 상기 액티브층 상에 배치되는 게이트 절연막; 상기 게이트 절연막 상에 배치되는 게이트 전극; 상기 게이트 전극이 구비된 절연 기판의 전면에 배치되며, 상기 액티브층의 일부 영역을 노출시키는 제1콘택홀 및 제2콘택홀을 포함하는 층간 절연막; 및 상기 제1 및 제2콘택홀에 의해 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며, 상기 제2콘택홀이 상기 광 차단층이 구비되지 않은 영역까지 연장되어 있는 것을 특징으로 하는 산화물 박막 트랜지스터에 관한 것이다.The present invention relates to a thin film transistor having a coplanar structure, and more particularly, a light blocking layer disposed on an insulating substrate; A buffer layer disposed on the entire surface of the insulating substrate provided with the light blocking layer; An active layer disposed on the buffer layer; A gate insulating layer on the active layer; A gate electrode disposed on the gate insulating layer; An interlayer insulating layer disposed on the entire surface of the insulating substrate having the gate electrode and including a first contact hole and a second contact hole exposing a partial region of the active layer; And a source electrode and a drain electrode electrically connected to the active layer through the first and second contact holes, wherein the second contact hole extends to a region where the light blocking layer is not provided. It relates to an oxide thin film transistor.
Description
본 발명의 산화물 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는, 광 신뢰성이 개시된 코플라나(Coplanar) 구조의 산화물 박막트랜지스터 및 그 제조 방법에 관한 것이다.
The present invention relates to an oxide thin film transistor and a method of manufacturing the same, and more particularly, to an oxide thin film transistor having a Coplanar structure disclosed with optical reliability and a method of manufacturing the same.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정표시장치(LCD: liquid crystal display), 플라즈마표시장치(PDP: plasma display panel), 유기발광소자 (OLED: organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
As the information society develops, the demand for display devices for displaying images is increasing in various forms, and liquid crystal displays (LCDs), plasma display panels (PDPs), organic light emitting devices ( Various flat display devices such as OLED: organic light emitting diode) are being used.
이들 평판표시장치들은 대부분 화소를 구현하기 위한 스위칭 소자로 박막트랜지스터를 구비한다. 종래에는 이러한 박막트랜지스터로 비정질실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor: a-Si TFT) 등이 주로 사용되었으나, 이와 같이 실리콘을 이용한 박막 트랜지스터의 경우 정전 특성이 좋지 않다는 단점이 있다. 따라서, 최근에는 아몰퍼스-산화인듐갈륨아연 (a-InGaZnO4: a-IGZO) 등과 같은 산화물 반도체 물질을 이용한 산화물 박막트랜지스터가 제안되고 있다. 산화물 박막 트랜지스터는 제조공정이 저온에서 이루어질 뿐만 아니라 비정질실리콘이나 다결정실리콘에 비해 정전 특성이 우수하기 때문에 평판 표시장치용 박막 트랜지스터 기판에 적용할 경우 저렴한 가격으로 균일한 특성의 스위칭 소자를 형성할 수 있다는 장점이 있다. 그러나, 산화물 반도체는 빛에 민감하여 장시간 동안 반복적으로 빛이 노출될 경우, 박막 트랜지스터의 특성이 변화되어 표시장치가 올바른 동작을 하는데 문제를 야기할 수 있다. 따라서, 최근에는 채널 영역에 빛이 유입되는 것을 방지하기 위한 광 차단층을 적용한 산화물 박막 트랜지스터 구조가 개발되고 있다.
Most of these flat panel display devices include a thin film transistor as a switching element for implementing a pixel. Conventionally, an amorphous silicon thin film transistor (a-Si TFT) has been mainly used as such a thin film transistor, but the thin film transistor using silicon has a disadvantage in that the electrostatic characteristics are not good. Therefore, recently, oxide thin film transistors using an oxide semiconductor material such as amorphous-indium gallium zinc oxide (a-InGaZnO4: a-IGZO) have been proposed. Oxide thin film transistors are not only manufactured at a low temperature, but also have superior electrostatic properties compared to amorphous silicon or polysilicon, so that when applied to thin film transistor substrates for flat panel displays, switching elements with uniform characteristics can be formed at low prices. There is an advantage. However, since the oxide semiconductor is sensitive to light, when the light is repeatedly exposed for a long period of time, the characteristics of the thin film transistor may change, causing a problem in the proper operation of the display device. Accordingly, in recent years, an oxide thin film transistor structure to which a light blocking layer is applied to prevent light from entering the channel region has been developed.
도 1 및 도 2에는 광 차단층이 적용된 종래의 코플라나 구조의 박막 트랜지스터가 도시되어 있다. 도 1은 코플라나 구조의 박막 트랜지스터의 평면도이고, 도 2는 도 1의 I-I'을 따라 절단한 단면을 도시한 단면도이다.
1 and 2 illustrate a conventional coplanar thin film transistor to which a light blocking layer is applied. 1 is a plan view of a thin film transistor having a coplanar structure, and FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1.
도 1 및 도 2에 도시된 바와 같이, 종래의 코플라나 구조의 박막 트랜지스터는, 절연 기판(10) 상에 광 차단층(20) 및 버퍼층(30)이 순차적으로 적층되고, 상기 버퍼층(30) 상에 액티브층(40)이 형성된다. 상기 액티브층 상(40)에는 게이트 절연막(50)과 게이트 전극(60)이 순차적으로 적층되고, 상기 게이트 전극(60) 상부에 층간 절연막(70)이 형성된다. 이때, 상기 층간 절연막(70)에는 상기 액티브층(40)의 일부를 노출시키는 제1콘택홀(72)과 제2콘택홀(74)이 형성되고, 상기 제1콘택홀(72)과 제2콘택홀(74)을 통해 전기적으로 연결되는 소스 전극(80a) 및 드레인 전극(80b)이 형성된다.
1 and 2, in a conventional thin film transistor having a coplanar structure, a
이때, 상기 광 차단층(20)은 개구율을 손상시키지 않도록 최대한 작은 면적으로 형성되는 것이 바람직하며, 통상 도 1 및 도 2에 도시된 바와 같이, 액티브층과 소스 전극을 커버할 수 있는 면적으로 형성된다. 이와 같은 구조를 갖는 종래의 박막 트랜지스터의 경우, 광 차단층(20)에 의해 소자의 배면에서 입사되는 빛(L1)을 차단하는데 어느 정도 효과가 있다. 그러나, 도 2에 도시된 바와 같이, 드레인 전극(80b) 쪽으로 유입된 광(L2)이 드레인 전극(80b)과 광 차단층(20) 사이에서 지속적으로 반사되어 액티브층(40)에 도달하는 것을 방지할 수 없기 때문에 소자의 광 신뢰성이 저하된다는 문제점이 있다.
At this time, the
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 광 차단층의 형성 면적을 넓히지 않으면서도, 광 신뢰성을 향상시킬 수 있도록 개발된 코플라나 구조의 산화물 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
The present invention is to solve the above problems, and to provide an oxide thin film transistor having a coplanar structure and a method of manufacturing the same, developed to improve optical reliability without increasing the formation area of the light blocking layer.
일 구현예에 따르면, 본 발명의 박막 트랜지스터는 절연 기판, 광 차단층, 버퍼층, 액티브층, 게이트 절연막, 게이트 전극, 층간 절연막, 소스 전극 및 드레인 전극을 포함한다. 이때, 상기 광 차단층은 절연 기판 상에 배치되며, 상기 버퍼층은 상기 광 차단층이 구비된 절연 기판의 전면에 배치되고, 액티브층은 상기 버퍼층 상에 배치되며, 상기 게이트 절연막은 상기 액티브층 상에 배치되고, 상기 게이트 전극은 상기 게이트 절연막 상에 배치된다. 또한, 상기 층간 절연막은 상기 게이트 전극이 구비된 절연 기판의 전면에 배치되며, 상기 액티브층의 일부 영역을 노출시키는 제1콘택홀 및 제2콘택홀을 포함한다. 상기 소스 전극 및 드레인 전극은 상기 제1 및 제2콘택홀에 의해 액티브층과 전기적으로 연결된다. 한편, 본 발명에 있어서, 상기 제2콘택홀은 상기 광 차단층이 구비되지 않은 영역까지 연장되어 있으며, 이로 인해 박막 트랜지스터의 광 신뢰성 개선 효과를 얻을 수 있다.
According to one embodiment, the thin film transistor of the present invention includes an insulating substrate, a light blocking layer, a buffer layer, an active layer, a gate insulating layer, a gate electrode, an interlayer insulating layer, a source electrode, and a drain electrode. In this case, the light blocking layer is disposed on the insulating substrate, the buffer layer is disposed on the entire surface of the insulating substrate with the light blocking layer, the active layer is disposed on the buffer layer, and the gate insulating layer is disposed on the active layer. And the gate electrode is disposed on the gate insulating layer. Further, the interlayer insulating layer is disposed on the entire surface of the insulating substrate on which the gate electrode is provided, and includes a first contact hole and a second contact hole exposing a partial region of the active layer. The source electrode and the drain electrode are electrically connected to the active layer through the first and second contact holes. On the other hand, in the present invention, the second contact hole extends to a region where the light blocking layer is not provided, thereby improving the optical reliability of the thin film transistor.
다른 구현예에 따르면, 본 발명의 제조 방법은, 절연 기판 상에 광 차단층을 형성하는 단계, 상기 광 차단층이 형성된 절연 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 액티브층을 형성하는 단계, 상기 액티브층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극이 형성된 절연 기판 상에 층간 절연막을 형성하는 단계, 상기 층간 절연막을 식각하여 제1콘택홀 및 제2콘택홀을 형성하되, 상기 제2콘택홀이 상기 광 차단층이 구비되지 않은 영역까지 연장되도록 제1콘택홀 및 제2콘택홀을 형성하는 단계, 및 상기 제1콘택홀 및 제2콘택홀이 형성된 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
According to another embodiment, the manufacturing method of the present invention includes forming a light blocking layer on an insulating substrate, forming a buffer layer on the insulating substrate on which the light blocking layer is formed, and forming an active layer on the buffer layer. The steps of: forming a gate insulating layer and a gate electrode on the active layer, forming an interlayer insulating layer on the insulating substrate on which the gate electrode is formed, forming a first contact hole and a second contact hole by etching the interlayer insulating layer However, forming a first contact hole and a second contact hole so that the second contact hole extends to a region where the light blocking layer is not provided, and on the interlayer insulating layer in which the first contact hole and the second contact hole are formed. And forming a source electrode and a drain electrode at.
본 발명은 드레인 전극과 연결되는 제2콘택홀을 광 차단층이 형성되지 않는 영역까지 연장되도록 형성함으로써, 광 차단층의 면적을 넓히지 않으면서도 액티브층에 반사광이 유입되는 것을 효과적으로 차단할 수 있다.According to the present invention, by forming the second contact hole connected to the drain electrode to extend to a region where the light blocking layer is not formed, it is possible to effectively block the inflow of reflected light into the active layer without increasing the area of the light blocking layer.
또한, 본 발명과 같이 버퍼층에 단차를 형성할 경우, 광 차단층과 드레인 전극층 사이의 간격이 더 좁아지면서 반사광 유입을 보다 더 효과적으로 차단할 수 있다. In addition, when a step is formed in the buffer layer as in the present invention, the inflow of reflected light can be more effectively blocked while the gap between the light blocking layer and the drain electrode layer becomes narrower.
또한, 본 발명에 따라 제1콘택홀과 제2콘택홀을 모두 광 차단층이 형성되지 않은 영역까지 연장되도록 형성할 경우, 액티브층을 커버할 수 정도로만 광 차단층을 형성하여도 되기 때문에 개구율을 향상시키는 효과를 얻을 수 있다.
In addition, when the first contact hole and the second contact hole are formed to extend to a region where the light blocking layer is not formed according to the present invention, since the light blocking layer may be formed only enough to cover the active layer, the aperture ratio is reduced. The effect of improving can be obtained.
도 1은 종래의 코플라나 구조의 박막 트랜지스터의 구조를 보여주는 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면을 도시한 단면도이다.
도 3은 본 발명에 따른 박막 트랜지스터의 일 구현예를 보여주는 평면도이다.
도 4는 도 3의 II-II'선을 따라 절단한 단면을 도시한 단면도이다.
도 5는 본 발명의 박막 트랜지스터의 다른 구현예를 보여주는 단면도이다.
도 6은 본 발명에 따른 박막 트랜지스터의 또 다른 구현예를 보여주는 평면도이다.
도 7은 도 6의 III-III'선을 따라 절단한 단면을 도시한 단면도이다.
도 8은 본 발명에 따른 박막 트랜지스터를 제조하는 방법의 일 구현예를 보여주는 도면이다.
도 9는 본 발명에 따른 구조를 갖는 박막 트랜지스터의 광 유입 정도를 보여주는 시뮬레이션 결과이다.
도 10은 종래의 구조를 갖는 박막 트랜지스터의 광 유입 정도를 보여주는 시뮬레이션 결과이다.1 is a plan view showing the structure of a conventional coplanar thin film transistor.
2 is a cross-sectional view showing a cross-section taken along line II′ of FIG. 1.
3 is a plan view showing an embodiment of a thin film transistor according to the present invention.
4 is a cross-sectional view showing a cross-section taken along line II-II' of FIG. 3.
5 is a cross-sectional view showing another embodiment of the thin film transistor of the present invention.
6 is a plan view showing another embodiment of a thin film transistor according to the present invention.
7 is a cross-sectional view illustrating a cross section taken along line III-III' of FIG. 6.
8 is a diagram showing an embodiment of a method of manufacturing a thin film transistor according to the present invention.
9 is a simulation result showing the degree of light inflow of the thin film transistor having the structure according to the present invention.
10 is a simulation result showing the degree of light influx of a thin film transistor having a conventional structure.
이하, 도면을 참고하여 본 발명의 구현예들을 보다 상세하게 설명한다. 다음에 소개되는 구현예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 구현예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the drawings. The following implementation examples are provided as examples in order to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. The same reference numbers throughout the specification denote the same elements.
또한, 구현예의 설명에 있어서, 각 패턴, 층, 막, 영역 또는 기판 등이 각 패턴, 층, 막, 영역 또는 기판 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. In addition, in the description of the embodiments, each pattern, layer, film, region, or substrate, etc., is formed in "on" or "under" of each pattern, layer, film, region, or substrate. In the case described, "on" and "under" include both "directly" or "indirectly" formed.
또한, 각 구성요소의 상, 옆 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
In addition, the criteria for the top, side, or bottom of each component will be described with reference to the drawings. The size of each component in the drawings may be exaggerated for the sake of explanation, and does not mean a size that is actually applied.
도 3 및 도 4에는 본 발명의 일 구현예에 따른 박막 트랜지스터가 도시되어 있다. 구체적으로는, 도 3에는 본 발명의 박막 트랜지스터의 평면도가 도시되어 있으면, 도 4에는 도 3의 II-II'선을 따라 절단한 단면이 도시되어 있다.
3 and 4 illustrate a thin film transistor according to an embodiment of the present invention. Specifically, while FIG. 3 shows a plan view of the thin film transistor of the present invention, FIG. 4 shows a cross-section taken along line II-II' of FIG. 3.
도 3 및 도 4에 도시된 바와 같이, 본 발명의 박막 트랜지스터(100)는 절연 기판(110), 광 차단층(120), 버퍼층(130), 액티브층(140), 게이트 절연막(150), 게이트 전극(160), 층간 절연막(170), 소스 전극(180a) 및 드레인 전극(180b)을 포함한다. 이하, 본 발명의 박막 트랜지스터의 각 구성요소들에 대해 보다 자세히 설명한다.
3 and 4, the thin film transistor 100 of the present invention includes an
먼저, 상기 광 차단층(120)은 액티브층(140)이 광에 노출되는 것을 방지하기 위한 것으로, 절연 기판(110) 상에 배치된다. 이때, 상기 광 차단층(120)은 광을 흡수하거나 반사하는 재질로 이루어질 수 있으며, 예를 들면, 금속, 비정질 실리콘(α-Si)과 같은 반도체 물질 또는 블랙 수지 등으로 이루어질 수 있다. 한편, 상기 광 차단층(120)은, 최소한 액티브층(140)을 가릴 수 있는 크기로 형성되는 것이 바람직하며, 예를 들면, 도 3에 도시된 바와 같이, 액티브층(140)과 소스 전극(180a)을 커버(cover)할 수 있는 면적으로 형성될 수 있다. 광 차단층(120)이 상기와 같은 면적으로 형성될 경우, 개구율 저하를 최소화하면서, 광 유입으로 인한 액티브층(140)의 손상을 방지할 수 있다.
First, the
다음으로, 상기 광 차단층(120) 상부에 버퍼층(130)이 배치된다. 상기 버퍼층(130)은 절연 기판(100) 내에 존재하는 불순물이 공정 중에 액티브층(140)으로 침투하는 것을 방지하기 위한 것으로, 절연 기판(110)의 전면적에 걸쳐 형성된다. 상기 버퍼층(130)을 형성하는 재료는, 이로써 한정되는 것은 아니나, 예를 들면, 실리콘 산화물이나 실리콘 질화물 등일 수 있다.
Next, a
다음으로, 상기 버퍼층(130) 상에 액티브층(140), 게이트 절연막(150) 및 게이트 전극(160)이 순차적으로 배치된다. 이때, 상기 액티브층(140)은 Zn, Cd, In, Ga 또는 Sn 에서 선택된 적어도 하나 이상의 물질을 포함하는 산화물로 이루어질 수 있으며, 예를 들면, In-Zn-O, In-Ga-O, In-Sn-O, Zn-Sn-O, Ga-Sn-O, Ga-Zn-O, In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기와 같이 산화물 반도체로 액티브층을 형성할 경우, 저온 공정이 가능하고, 정전 특성이 우수한 박막 트랜지스터 소자를 형성할 수 있다는 장점이 있다.Next, an
한편, 도시되지는 않았으나, 상기 액티브층(140)은 그 양측에 도체화 영역을 포함할 수 있다. 상기 도체화 영역은 소스 및 드레인 전극과 콘택하기 위한 영역으로, 산소 플라즈마 처리와 같은 표면처리나, 이온주입 공정 등을 통해 반도체층 내의 캐리어 농도를 조절하는 방식으로 형성될 수 있다.
Meanwhile, although not shown, the
한편, 상기 액티브층(140) 상에는 게이트 절연막(150)이 배치된다. 상기 게이트 절연막(150)은 액티브층(140)의 중심 영역에 형성되며, 이로써 한정되는 것은 아니나, 예를 들면, 실리콘질화막(SiNx), 실리콘 산화막(SiO2)와 같은 무기 절연막 또는 하프늄 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다.
Meanwhile, a
상기 게이트 절연막(150)의 상부에는 게이트 전극(160)이 배치된다. 상기 게이트 전극(160)은 액티브층(140) 내의 전자 이동을 제어하는 것으로, 이로써 제한되는 것은 아니나, 예를 들면, 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu), 크롬(Cr), 알루미늄(Al), 이들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
A
다음으로, 상기 게이트 전극(160)의 상부에는 층간 절연막(170)이 구비된다. 상기 층간 절연막(170)은 절연 기판(110)의 전면에 배치되며, 액티브층(140)의 일부 영역, 즉, 제1영역(142) 및 제2영역(144)을 노출시키는 제1콘택홀(172) 및 제2콘택홀(174)을 포함한다. 한편, 본 발명에 있어서, 상기 제2콘택홀(174)은, 도 3에 도시된 바와 같이, 광 차단층(120)이 구비되지 않은 영역까지 연장되어 있는 것을 그 특징으로 한다. 보다 구체적으로는, 본 발명에 있어서, 상기 제2콘택홀(174)은 액티브층(140)의 상면 일부 영역, 상기 액티브층(140)의 측면 영역 및 버퍼층(180) 상면의 일부 영역에 걸쳐 구비된다. 제2콘택홀(174)이 상기와 같이 형성될 경우, 도 4에 도시된 바와 같이, 드레인 전극(180b)과 광 차단층(120) 사이의 간격이 짧아지면서 드레인 전극(180b)에서 반사된 광들이 광 차단층(120)의 상부에 도달하지 못하고, 광 차단층(120)의 측면에 부딪히면서 기판 외부로 반사되기 때문에, 액티브층(140)에 반사광이 유입되는 것을 방지할 수 있다.
Next, an
한편, 본 발명에 있어서, 상기 제2콘택홀(174)은, 도 5에 도시된 바와 같이, 층간 절연막(170)과 함께 버퍼층(180)의 일부를 식각하여 형성될 수도 있다. 이와 같이 버퍼층(130)을 일부를 함께 식각하면, 버퍼층(130)에 적어도 하나 이상의 단차가 형성되게 되고, 그 결과, 드레인 전극(180b)과 광 차단층(120) 사이의 간격이 더 좁아져 반사광의 유입을 더욱 효과적으로 차단할 수 있다.
Meanwhile, in the present invention, the
한편, 도 6 및 도 7에는 본 발명의 다른 구현예가 도시되어 있다. 도 6 및 도 7에 도시된 바와 같이, 본 발명에 따른 박막 트랜지스터는, 광 차단층(120)을 최소한의 영역, 즉 액티브층(140)을 커버할 수 있는 정도의 면적으로 형성하고, 제1콘택홀(172) 및 제2콘택홀(174)을 광 차단층(120)이 형성되지 않은 영역까지 연장되도록 형성할 수도 있다. 이 경우, 상기 제1콘택홀(172) 및 제2콘택홀(174)은 액티브층(140) 상면의 일부 영역과 측면 영역 및 버퍼층(130) 상면의 일부 영역에 걸쳐 구비되게 된다. 한편, 제1콘택홀(172)과 제2콘택홀(174)을 모두 상기와 같이 형성할 경우, 소스 전극 하부 영역에 형성되는 광 차단층(120)의 면적을 줄일 수 있기 때문에, 개구율 측면에서 보다 우수한 효과를 얻을 수 있다.
Meanwhile, another embodiment of the present invention is shown in FIGS. 6 and 7. 6 and 7, in the thin film transistor according to the present invention, the light-
한편, 상기와 같은 제1콘택홀(172) 및 제2콘택홀(174)이 형성된 층간 절연막(160) 상에는 소스 전극(180a) 및 드레인 전극(180b)이 형성된다. 이때, 상기 소스 전극(180a) 및 드레인 전극(180b)은 알루미늄, 알루미늄 합금, 텅스텐, 구리, 니켈, 크롬, 몰리브덴, 티타늄, 백금, 탄탈 등과 같은 금속 물질 또는 인듐-틴-옥사이드, 인듐-징크-옥사이드와 같은 도전 물질 등을 이용하여 형성될 수 있으며, 상기 도전 물질이 두 가지 이상 적층된 다층 구조로 형성될 수도 있다. 한편, 종래의 코플라나 구조의 박막 트랜지스터의 경우, 도 1에 도시된 바와 같이, 드레인 전극과 버퍼층 사이에 층간 절연막(160)이 존재하였으나, 본 발명의 경우, 제2콘택홀(174)이 액티브층(140)의 측면과 버퍼층(130)의 상면까지 연장된 형태로 형성되기 때문에, 드레인 전극(180b)이 상기 액티브층(140)의 측면과 버퍼층(130)에 접촉된 형태로 형성되게 된다. 한편, 도 5에 도시된 바와 같이 버퍼층(130)에 단차가 형성되는 경우에는 드레인 전극(180b)이 상기 버퍼층(130)의 형상에 따라 증착되어 단차를 갖는 형태로 형성되게 된다. 한편, 도 6 및 7에 도시된 바와 같이 제1콘택홀(172)이 연장 형성되는 경우에는 소스 전극(180b) 역시 액티브층(140)의 측면과 버퍼층(130)에 접촉된 형태로 형성되게 된다. 상기와 같이, 층간 절연막(170) 없이 버퍼층(130) 상에 드레인 전극(180b) 또는 소스 전극(180a) 바로 형성됨으로 인해, 광차단층(120)과 드레인 전극(180b) 또는 소스 전극(180a) 사이의 간격이 작아지게 되며, 그 결과 반사광 유입을 최소화할 수 있다.
Meanwhile, a
다음으로, 본 발명에 따른 박막 트랜지스터의 제조 방법에 대해 설명한다.Next, a method of manufacturing a thin film transistor according to the present invention will be described.
도 8에는 본 발명의 박막 트랜지스터를 제조하는 공정이 개략적으로 도시되어 있다. 이하에서는 도 8을 참조하여 본 발명에 따른 박막 트랜지스터의 제조 방법에 대해 설명하기로 한다. 다만, 각 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
8 schematically shows a process for manufacturing the thin film transistor of the present invention. Hereinafter, a method of manufacturing a thin film transistor according to the present invention will be described with reference to FIG. 8. However, redundant descriptions of repeated parts in the material and structure of each component will be omitted.
우선, 도 8a에 도시된 바와 같이, 절연 기판(110) 상에 광 차단층(120)을 형성하고, 상기 광 차단층(120)이 형성된 기판의 전체 면 상에 버퍼층(130)을 형성한다. 이때, 상기 광 차단층(120)의 형성은 사용되는 재질에 따라 적절한 방법을 이용하여 수행될 수 있다. 예를 들면, 광 차단층(120)으로 금속이나 반도체 물질을 사용하는 경우에는 증착 공정을 통해 광 차단층을 형성할 수 있으며, 수지 종류를 사용하는 경우에는 코팅법을 통해 광 차단층을 형성할 수 있다. 한편, 상기 버퍼층(130)은 이로써 한정되는 것은 아니나, PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성할 수 있다.
First, as shown in FIG. 8A, a
그런 다음, 도 8b에 도시된 바와 같이, 상기 버퍼층(130) 상에 액티브층(140)을 형성한다. 상기 액티브층(140)은 상기 버퍼층(130) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 등의 방법을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화한 다음, 결정화된 산화물 반도체를 마스크 공정으로 패터닝하여 형성할 수 있다. 한편, 도면에 도시되지는 않았으나, 필요에 따라, 상기 액티브층(140)에 도체화 영역을 형성하기 위한 공정을 추가로 실시할 수도 있다.
Then, as shown in FIG. 8B, an
다음으로, 도 8c에 도시된 바와 같이, 산기 액티브층(140) 상에 게이트 절연막(150) 및 게이트 전극(160)을 형성한다. 이때, 상기 게이트 절연막(150) 및 게이트 전극(160)은 상기 액티브층(140) 상에 PECVD법으로 게이트 절연막층을 증착하고 이어서 스퍼터링법(Sputtering)으로 게이트 전극층을 증착하고, 그 후 마스크 공정으로 상기 게이트 절연막층 및 게이트 전극층을 함께 패터닝하여 형성할 수 있다. 이와 같이, 게이트 절연막(150)과 게이트 전극(160)을 하나의 마스크 공정으로 형성할 경우 상기 게이트 절연막(150)과 게이트 전극(160)은 동일한 패턴으로 형성된다.
Next, as shown in FIG. 8C, a
다음으로, 도 8d에 도시된 바와 같이, 상기 게이트 전극(160) 상에 층간 절연막(170)을 도포한다.
Next, as shown in FIG. 8D, an
그런 다음, 도 8e에 도시된 바와 같이, 마스크 공정으로 층간 절연막(170)을 선택적으로 제거하여 제1콘택홀(172) 및 제2콘택홀(174)을 형성한다. 이때, 제2콘택홀(174)은 일 말단부가 상기 광 차단층이 구비되지 않은 영역까지 연장되도록 형성한다. 보다 구체적으로는, 상기 층간 절연막(170) 상부에 포토레지스트 공정을 통해 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 층간 절연막(170)을 식각한다. 이때, 제2콘택홀(174) 형성을 위해 식각되어야 할 부분, 즉, 액티브층(140) 상면의 일부 영역, 액티브층(140) 측면 및 버퍼층(130) 상면의 일부 영역에는 감광막 패턴을 형성하지 않고 노출시킴으로써, 광 차단층이 구비되지 않은 영역까지 연장된 제2콘택홀(174)을 형성할 수 있다. 한편, 이때, 식각은 건식 식각으로 이루어지는 것이 바람직하다. 액티브층(140)을 이루는 산화물 반도체의 경우, 건식 식각에 강한 내성을 가지고 있기 때문에, 건식 식각을 이용하면 액티브층(140)을 손상시키지 않고, 층간 절연막(170)만 제거할 수 있다.
Then, as shown in FIG. 8E, the
또한, 상기 층간 절연막(170) 식각 시에 오버 에칭(over-etching)을 실시함으로써, 버퍼층(130)의 일부가 함께 식각되도록 하여 버퍼층(130)에 적어도 하나 이상의 단차가 형성되도록 할 수도 있다. 상기한 바와 같이, 버퍼층(130)에 단차가 형성될 경우, 광 차단층(120)과 드레인 전극(180b) 사이의 간격이 좁아져 반사광의 유입을 효과적으로 차단할 수 있기 때문이다.
In addition, by performing over-etching when the interlayer insulating
또한, 도시되어 있지는 않으나, 상기와 동일한 방법을 이용하여 제1콘택홀(172)를 광 차단층이 구비되지 않은 영역까지 연장되도록 형성할 수도 있다. 즉, 제1콘택홀(172) 형성을 위해 식각되어야 할 부분, 즉, 액티브층(140) 상면의 일부 영역, 액티브층(140) 측면 및 버퍼층(130) 상면의 일부 영역에는 감광막 패턴을 형성하지 않고 노출시킴으로써, 광 차단층이 구비되지 않은 영역까지 연장된 제1콘택홀(172)을 형성할 수 있다. 이때, 상기 식각은 건식 식각으로 수행되는 것이 바람직하며, 오버 에칭(over-etching)을 실시함으로써, 버퍼층(130)의 일부가 함께 식각되도록 하여 버퍼층(130)에 적어도 하나 이상의 단차가 형성되도록 할 수도 있다.
Further, although not shown, the
상기와 같은 과정을 거쳐 제1콘택홀(172) 및 제2콘택홀(174)이 형성되면, 금속층을 증착한 다음 마스크 공정을 이용하여, 도 8f에 도시된 바와 같이, 소스 전극(180a) 및 드레인 전극(180b)을 형성한다.
When the
상기와 같은 방법으로 형성된 본 발명의 박막 트랜지스터는 버퍼층 상에 층간 절연막 없이 드레인 전극 또는 소스 전극이 형성되기 때문에, 광 차단층과 드레인 전극 사이의 간격이 작다. 이로 인해 광 차단층이 형성되지 않은 측면 영역에서 입사되어 드레인 전극 또는 소스 전극에 의해 반사된 광의 대부분이 광 차단층의 상부가 아닌 측면에 반사되어 외부로 유출되기 때문에, 액티브층에 반사광이 유입되는 것을 최소화할 수 있다.
In the thin film transistor of the present invention formed by the above method, since the drain electrode or the source electrode is formed on the buffer layer without an interlayer insulating film, the gap between the light blocking layer and the drain electrode is small. As a result, most of the light incident on the side area where the light blocking layer is not formed and reflected by the drain electrode or the source electrode is reflected on the side of the light blocking layer rather than on the side of the light blocking layer. Can be minimized.
본 발명자들은 상기한 본 발명에 따른 산화물 박막 트랜지스터의 광 신뢰성 테스트를 위해 파동 전파 시뮬레이션을 실시하였다. 도 9에는 도 6과 같은 구조를 갖는 본 발명에 따른 박막 트랜지스터에서 광이 유입되는 정도를 보여주는 시뮬레이션 결과가 도시되어 있으며, 도 10에는 도 2와 같은 구조를 갖는 종래의 박막 트랜지스터에서 광이 유입되는 정도를 보여주는 시뮬레이션 결과가 도시되어 있다.
The present inventors performed wave propagation simulation to test the optical reliability of the oxide thin film transistor according to the present invention. FIG. 9 shows a simulation result showing the degree of inflow of light from the thin film transistor according to the present invention having the structure as shown in FIG. 6, and FIG. 10 shows the inflow of light from the conventional thin film transistor having the structure as in FIG. Simulation results showing the degree are shown.
도 9 및 도 10을 통해, 본 발명에 따른 박막 트랜지스터의 경우, 광 차단막과 드레인 전극 사이의 간격이 좁아 반사광이 유입이 적은 반면, 종래의 박막 트랜지스터의 경우 광 차단막과 드레인 전극 사이에서 반사된 광이 소자 내부로 대량 유입됨을 알 수 있다. 이와 같이 본 발명에 따른 박막 트랜지스터는 액티브층 내부로 반사광이 유입되는 것을 최소화할 수 있는 구조를 가지기 때문에, 광 신뢰성이 우수하다.9 and 10, in the case of the thin film transistor according to the present invention, the light reflected between the light blocking film and the drain electrode is small, whereas in the case of the conventional thin film transistor, the light reflected between the light blocking film and the drain electrode is narrow. It can be seen that a large amount flows into the device. As described above, since the thin film transistor according to the present invention has a structure capable of minimizing the inflow of reflected light into the active layer, optical reliability is excellent.
10, 110 : 절연 기판
20, 120 : 광 차단층
30, 130 : 버퍼층
40, 140 : 액티브층
50, 150 : 게이트 절연막
60, 160 : 게이트 전극
70, 170 : 층간 절연막
72, 172 : 제1콘택홀
74, 174 : 제2콘택홀
80a, 180a : 소스 전극
80b, 180b : 드레인 전극10, 110: insulating substrate
20, 120: light blocking layer
30, 130: buffer layer
40, 140: active layer
50, 150: gate insulating film
60, 160: gate electrode
70, 170: interlayer insulating film
72, 172: first contact hole
74, 174: second contact hole
80a, 180a: source electrode
80b, 180b: drain electrode
Claims (13)
상기 광 차단층이 구비된 절연 기판의 전면에 배치되는 버퍼층;
상기 버퍼층 상에 배치되며, 상기 광 차단층보다 작은 면적을 가지며 상기 광 차단층과 전부 중첩되는 액티브층;
상기 액티브층 상에 배치되는 게이트 절연막;
상기 게이트 절연막 상에 배치되고, 일 방향으로 연장되는 게이트 전극;
상기 게이트 전극이 구비된 절연 기판의 전면에 배치되며, 상기 액티브층의 일부 영역을 노출시키는 제1콘택홀 및 제2콘택홀을 포함하는 층간 절연막; 및
상기 제1 및 제2콘택홀에 의해 각각 상기 액티브층과 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하며,
상기 제2콘택홀이 상기 광 차단층이 구비된 영역으로부터 상기 광 차단층이 구비되지 않은 영역까지 상기 게이트 전극이 연장되는 상기 일 방향을 따라 연장되어 있는 것을 특징으로 하는 산화물 박막 트랜지스터.
A light blocking layer disposed on the insulating substrate;
A buffer layer disposed on the front surface of the insulating substrate with the light blocking layer;
An active layer disposed on the buffer layer and having an area smaller than that of the light blocking layer and completely overlapping the light blocking layer;
A gate insulating layer on the active layer;
A gate electrode disposed on the gate insulating layer and extending in one direction;
An interlayer insulating layer disposed on the entire surface of the insulating substrate having the gate electrode and including a first contact hole and a second contact hole exposing a partial region of the active layer; And
A source electrode and a drain electrode electrically connected to the active layer, respectively, through the first and second contact holes,
Wherein the second contact hole extends in the one direction in which the gate electrode extends from a region in which the light blocking layer is provided to a region in which the light blocking layer is not provided.
상기 제2콘택홀은 상기 액티브층의 상면 일부 영역, 상기 액티브층의 측면 및 상기 버퍼층 상면 일부 영역에 걸쳐 구비되는 것인 산화물 박막 트랜지스터.
The method of claim 1,
The second contact hole is provided over a partial area of an upper surface of the active layer, a side surface of the active layer, and a partial area of an upper surface of the buffer layer.
상기 광 차단층은 상기 액티브층 및 상기 소스 전극이 구비된 영역을 커버(cover)할 수 있는 면적을 갖는 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 1,
The light blocking layer has an area capable of covering a region in which the active layer and the source electrode are provided.
상기 드레인 전극과 상기 광 차단층 사이의 간격은 상기 버퍼층과 상기 액티브층 사이의 간격보다 더 좁은 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 1,
An oxide thin film transistor, wherein a gap between the drain electrode and the light blocking layer is narrower than a gap between the buffer layer and the active layer.
상기 액티브층은 Zn, Cd, In, Ga 및 Sn 에서 선택된 적어도 하나 이상의 물질을 포함하는 산화물 반도체로 이루어지는 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 1,
The active layer is an oxide thin film transistor comprising an oxide semiconductor including at least one material selected from Zn, Cd, In, Ga, and Sn.
상기 드레인 전극은 상기 액티브층의 상면 일부 영역, 상기 액티브층의 측면 및 상기 버퍼층의 상면 일부 영역에 접촉되도록 구비되는 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 1,
And the drain electrode is provided to contact a partial upper surface of the active layer, a side surface of the active layer, and a partial upper surface of the buffer layer.
상기 제1콘택홀이 상기 광 차단층이 구비된 영역으로부터 상기 광 차단층이 구비되지 않은 영역까지 상기 게이트 전극이 연장되는 상기 일 방향을 따라 연장되어 있는 산화물 박막 트랜지스터.
The method of claim 1,
The oxide thin film transistor in which the first contact hole extends in the one direction in which the gate electrode extends from a region in which the light blocking layer is provided to a region in which the light blocking layer is not provided.
상기 제1콘택홀은 상기 액티브층의 상면 일부 영역, 상기 액티브층의 측면 및 상기 버퍼층 상면 일부 영역에 걸쳐 구비되는 것인 산화물 박막 트랜지스터.
The method of claim 7,
The first contact hole is an oxide thin film transistor provided over a partial area of an upper surface of the active layer, a side surface of the active layer, and a partial area of an upper surface of the buffer layer.
상기 광 차단층은 상기 액티브층이 구비된 영역을 커버(cover)할 수 있는 면적을 갖는 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 7,
Wherein the light blocking layer has an area capable of covering a region in which the active layer is provided.
상기 소스 전극이 상기 액티브층의 상면 일부 영역, 상기 액티브층의 측면 및 상기 버퍼층의 상면 일부 영역에 접촉되도록 구비되는 것을 특징으로 하는 산화물 박막 트랜지스터.
The method of claim 7,
And the source electrode is provided to contact a partial upper surface of the active layer, a side surface of the active layer, and a partial upper surface of the buffer layer.
상기 광 차단층이 형성된 절연 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 상기 광 차단층보다 작은 면적을 가지며 상기 광 차단층과 전부 중첩되는 액티브층을 형성하는 단계;
상기 액티브층 상에 게이트 절연막 및 일 방향으로 연장되는 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 절연 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 제1콘택홀 및 제2콘택홀을 형성하되, 상기 제2콘택홀이 상기 광 차단층이 구비된 영역으로부터 상기 광 차단층이 구비되지 않은 영역까지 상기 게이트 전극이 연장되는 상기 일 방향을 따라 연장되도록 제1콘택홀 및 제2콘택홀을 형성하는 단계; 및
상기 제1콘택홀 및 제2콘택홀이 형성된 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 산화물 박막 트랜지스터의 제조방법.
Forming a light blocking layer on the insulating substrate;
Forming a buffer layer on the insulating substrate on which the light blocking layer is formed;
Forming an active layer on the buffer layer having an area smaller than that of the light blocking layer and completely overlapping with the light blocking layer;
Forming a gate insulating layer and a gate electrode extending in one direction on the active layer;
Forming an interlayer insulating film on the insulating substrate on which the gate electrode is formed;
The interlayer insulating layer is etched to form a first contact hole and a second contact hole, wherein the second contact hole extends from a region with the light blocking layer to a region where the light blocking layer is not provided. Forming a first contact hole and a second contact hole to extend along the one direction; And
A method of manufacturing an oxide thin film transistor comprising forming a source electrode and a drain electrode on the interlayer insulating layer in which the first contact hole and the second contact hole are formed.
상기 제1콘택홀 및 제2콘택홀을 형성하는 단계에서, 상기 식각은 버퍼층의 일부가 식각되어 단차가 형성되도록 수행되는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.
The method of claim 11,
In the step of forming the first contact hole and the second contact hole, the etching is performed to form a step by etching a portion of the buffer layer.
상기 제1콘택홀 및 제2콘택홀을 형성하는 단계는, 상기 제1콘택홀이 상기 광 차단층이 구비되지 않은 영역까지 연장되도록 형성되는 것을 특징으로 하는 산화물 박막 트랜지스터의 제조 방법.The method of claim 11,
In the forming of the first contact hole and the second contact hole, the first contact hole is formed to extend to a region where the light blocking layer is not provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140164909A KR102210602B1 (en) | 2014-11-25 | 2014-11-25 | Oxide thin film transistor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140164909A KR102210602B1 (en) | 2014-11-25 | 2014-11-25 | Oxide thin film transistor and method for manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160063437A KR20160063437A (en) | 2016-06-07 |
| KR102210602B1 true KR102210602B1 (en) | 2021-02-02 |
Family
ID=56192601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140164909A KR102210602B1 (en) | 2014-11-25 | 2014-11-25 | Oxide thin film transistor and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102210602B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113437090A (en) * | 2021-06-11 | 2021-09-24 | 深圳市华星光电半导体显示技术有限公司 | Array substrate, preparation method thereof and display panel |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101242030B1 (en) * | 2006-06-22 | 2013-03-11 | 엘지디스플레이 주식회사 | Organic Electroluminescent Device |
| KR101381251B1 (en) * | 2007-06-14 | 2014-04-04 | 삼성디스플레이 주식회사 | Thin film transistor and display panel having the same |
| KR102093192B1 (en) * | 2012-12-03 | 2020-03-25 | 엘지디스플레이 주식회사 | Thin film transistor and Display Device and Method of manufacturing the sames |
| KR102196949B1 (en) * | 2013-03-29 | 2020-12-30 | 엘지디스플레이 주식회사 | Thin film transistor, method for manufacturing the same and display device comprising the same |
-
2014
- 2014-11-25 KR KR1020140164909A patent/KR102210602B1/en active IP Right Grant
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| Publication number | Publication date |
|---|---|
| KR20160063437A (en) | 2016-06-07 |
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