JP5402917B2 - ESD protection circuit - Google Patents

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Description

本発明は、静電気放電から被保護回路を保護する静電気保護回路に関するものである。   The present invention relates to an electrostatic protection circuit for protecting a protected circuit from electrostatic discharge.

従来、例えば特許文献1に示されるように、分圧器回路とシリコン制御整流器を有する静電気放電保護回路が提案されている。分圧器回路は、集積回路のパッドと電源端子との間で直列接続されたコンデンサと抵抗を有し、シリコン制御整流器は、パッドと電源端子との間でサイリスタを構成するように互いに接続されたPNPバイポーラトランジスタとNPNバイポーラトランジスタを有する。特許文献1の図1に示されるように、コンデンサの一端がパッドに接続され、抵抗の一端が電源端子に接続されており、PNPバイポーラトランジスタのエミッタ端子がパッドに接続され、NPNバイポーラトランジスタのエミッタ端子が電源端子に接続されている。そして、PNPバイポーラトランジスタのベース端子とNPNバイポーラトランジスタのコレクタ端子とが接続され、PNPバイポーラトランジスタのコレクタ端子とNPNバイポーラトランジスタのベース端子とが接続されている。   Conventionally, for example, as disclosed in Patent Document 1, an electrostatic discharge protection circuit having a voltage divider circuit and a silicon controlled rectifier has been proposed. The voltage divider circuit has a capacitor and a resistor connected in series between the pad and the power supply terminal of the integrated circuit, and the silicon controlled rectifier is connected to each other to form a thyristor between the pad and the power supply terminal. It has a PNP bipolar transistor and an NPN bipolar transistor. As shown in FIG. 1 of Patent Document 1, one end of the capacitor is connected to the pad, one end of the resistor is connected to the power supply terminal, the emitter terminal of the PNP bipolar transistor is connected to the pad, and the emitter of the NPN bipolar transistor The terminal is connected to the power terminal. The base terminal of the PNP bipolar transistor and the collector terminal of the NPN bipolar transistor are connected, and the collector terminal of the PNP bipolar transistor and the base terminal of the NPN bipolar transistor are connected.

上記した静電気放電保護回路は、PNPバイポーラトランジスタのベース端子とNPNバイポーラトランジスタのコレクタ端子とにドレインが接続され、PNPバイポーラトランジスタのコレクタ端子とNPNバイポーラトランジスタのベース端子とにソースが接続され、抵抗とコンデンサとの間の中点にゲートが接続されたトランジスタを有する。パッドに静電気放電が印加されると、抵抗とコンデンサの中点電位が上昇し、トランジスタがオンする。すると、PNPバイポーラトランジスタのベース電流がトランジスタを介してNPNバイポーラトランジスタに流れ込み、シリコン制御整流器がオンする。この結果、パッドと電源端子とが短絡し、パッドと電気的に接続された他の回路(被保護回路)に静電気放電が印加されることが抑制される。   In the electrostatic discharge protection circuit described above, the drain is connected to the base terminal of the PNP bipolar transistor and the collector terminal of the NPN bipolar transistor, and the source is connected to the collector terminal of the PNP bipolar transistor and the base terminal of the NPN bipolar transistor. A transistor having a gate connected to a midpoint between the capacitor and the capacitor; When electrostatic discharge is applied to the pad, the midpoint potential of the resistor and capacitor rises, turning on the transistor. Then, the base current of the PNP bipolar transistor flows into the NPN bipolar transistor through the transistor, and the silicon controlled rectifier is turned on. As a result, the pad and the power supply terminal are short-circuited, and electrostatic discharge is suppressed from being applied to another circuit (protected circuit) that is electrically connected to the pad.

特開平10−134988号公報Japanese Patent Laid-Open No. 10-134988

ところで、特許文献1に示される静電気放電保護回路に、電圧レベルが周期的に変動する周期性ノイズが印加された場合、バイポーラトランジスタのベース−エミッタ間電圧が変動してベース電流が流れる。すると、トランジスタのオンオフに依らずにバイポーラトランジスタがオンして、シリコン制御整流器がオンする虞がある。この結果、静電気放電がパッドに印加されていないにも関わらず、パッドと電源端子とが短絡した状態となり、パッドと電気的に接続された被保護回路が誤動作する、という不具合が生じる虞がある。   By the way, when periodic noise whose voltage level periodically varies is applied to the electrostatic discharge protection circuit disclosed in Patent Document 1, the base-emitter voltage of the bipolar transistor varies and the base current flows. Then, there is a possibility that the bipolar transistor is turned on and the silicon controlled rectifier is turned on regardless of the on / off state of the transistor. As a result, although the electrostatic discharge is not applied to the pad, the pad and the power supply terminal are short-circuited, and there is a risk that a protected circuit electrically connected to the pad malfunctions. .

そこで、本発明は上記問題点に鑑み、被保護回路を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路が誤動作することを抑制する静電気保護回路を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide an electrostatic protection circuit that protects the protected circuit from electrostatic discharge and suppresses the malfunction of the protected circuit due to the application of periodic noise.

上記した目的を達成するために、請求項1に記載の発明は、静電気放電から、被保護回路を保護する静電気保護回路であって、被保護回路への静電気放電の印加を抑制する抑制回路と、電圧レベルが周期的に変化する周期性ノイズが印加された際に、抑制回路の駆動をオフする制御回路と、を有することを特徴とする。   In order to achieve the above object, an invention according to claim 1 is an electrostatic protection circuit that protects a protected circuit from electrostatic discharge, and a suppression circuit that suppresses application of electrostatic discharge to the protected circuit; And a control circuit that turns off driving of the suppression circuit when periodic noise whose voltage level changes periodically is applied.

このように本発明によれば、周期性ノイズが印加されると、被保護回路への静電気放電の印加を抑制する抑制回路の駆動が、制御回路によってオフされる。このため、被保護回路を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路が誤動作することを抑制することができる。   Thus, according to the present invention, when the periodic noise is applied, the drive of the suppression circuit that suppresses the application of the electrostatic discharge to the protected circuit is turned off by the control circuit. For this reason, it can suppress that a to-be-protected circuit malfunctions by application of periodic noise, protecting a to-be-protected circuit from electrostatic discharge.

請求項1に記載の構成の具体例としては、請求項2に記載のように、被保護回路には、複数の信号線が接続されており、抑制回路は、信号線に印加された静電気放電を、所定電圧に変換する第1電圧変換部と、該第1電圧変換部によって変換された電圧若しくは静電気放電が入力されると、信号線に印加された静電気放電を放電する放電部と、を有し、制御回路は、信号線に印加された周期性ノイズを、所定電圧に変換する第2電圧変換部と、該第2電圧変換部によって変換された電圧が入力されると、放電部を構成する素子間の電気的な接続を遮断する遮断部と、を有する構成を採用することができる。   As a specific example of the configuration according to claim 1, as described in claim 2, a plurality of signal lines are connected to the protected circuit, and the suppression circuit is an electrostatic discharge applied to the signal lines. A first voltage converter that converts the voltage into a predetermined voltage, and a discharge unit that discharges the electrostatic discharge applied to the signal line when the voltage or electrostatic discharge converted by the first voltage converter is input. A control circuit having a second voltage conversion unit that converts the periodic noise applied to the signal line into a predetermined voltage; and a voltage converted by the second voltage conversion unit is input. The structure which has the interruption | blocking part which interrupts | blocks the electrical connection between the elements to comprise can be employ | adopted.

これによれば、静電気放電が印加された際に、静電気放電が放電され、周期性ノイズが印加された際に、放電部の駆動がオフされる。   According to this, when the electrostatic discharge is applied, the electrostatic discharge is discharged, and when the periodic noise is applied, the driving of the discharge unit is turned off.

請求項3に記載のように、信号線として、第1信号線と、該第1信号線の電位よりも低い電位となる第2信号線と、があり、第1信号線と第2信号線との間に複数の並列配線が電気的に接続されており、第2電圧変換部は、第1並列配線に直列接続された第1ダイオードと第1コンデンサ、及び、第2並列配線に直列接続された第2ダイオードと第2コンデンサを有し、遮断部は、第3並列配線に直列接続された、ゲートを有するPチャネル型の第1トランジスタと第1抵抗、第4並列配線に直列接続された、ゲートを有するNチャネル型の第2トランジスタと第2抵抗、放電部を構成する素子間に配置された、ゲートを有し、互いにチャネル型が異なる2つの第3トランジスタ、2つの第3トランジスタの内、Pチャネル型である第3トランジスタのゲートと、第1トランジスタと第1抵抗との間に位置する第1中点とを連結する第1連結配線に設けられた第3抵抗、及び、Nチャネル型である第3トランジスタのゲートと、第2トランジスタと第2抵抗との間に位置する第2中点とを連結する第2連結配線に設けられた第4抵抗を有し、第1ダイオードのカソード電極が第1信号線に接続され、第1ダイオードのアノード電極が第1コンデンサの一端と接続され、第2ダイオードのカソード電極が第2コンデンサの一端と接続され、第2ダイオードのアノード電極が第2信号線に接続され、第1抵抗の一端が第2信号線に接続され、第1トランジスタのゲートが、第1コンデンサと第1ダイオードとの間に位置する第3中点と第3連結配線を介して電気的に接続され、第2抵抗の一端が第1信号線に接続され、第2トランジスタのゲートが、第2コンデンサと第2ダイオードとの間に位置する第4中点と第4連結配線を介して電気的に接続された構成が好ましい。   The signal line includes a first signal line and a second signal line having a potential lower than the potential of the first signal line, the first signal line and the second signal line. A plurality of parallel wires are electrically connected to each other, and the second voltage converter is connected in series to the first diode and the first capacitor connected in series to the first parallel wire, and to the second parallel wire. The second diode and the second capacitor are connected, and the blocking section is connected in series to the P-channel first transistor having a gate, the first resistor, and the fourth parallel wiring connected in series to the third parallel wiring. Further, two third transistors and two third transistors having a gate and having different channel types are arranged between an N-channel second transistor having a gate and elements constituting the second resistor and the discharge unit. Of these, the third channel is a P-channel type. A third resistor provided in a first connection wiring that connects the gate of the register and a first midpoint located between the first transistor and the first resistor; and a gate of the third transistor that is an N-channel type And a second resistor provided on a second connection line that connects the second transistor and a second middle point located between the second resistor and the cathode electrode of the first diode serving as the first signal line Connected, the anode electrode of the first diode is connected to one end of the first capacitor, the cathode electrode of the second diode is connected to one end of the second capacitor, the anode electrode of the second diode is connected to the second signal line, One end of the first resistor is connected to the second signal line, and the gate of the first transistor is electrically connected to the third middle point located between the first capacitor and the first diode via the third connection wiring. Second resistance One end is connected to the first signal line, and the gate of the second transistor is electrically connected to the fourth middle point located between the second capacitor and the second diode via the fourth connection wiring. preferable.

詳しい理由については、実施形態で説明するが、上記構成によれば、第1信号線及び第2信号線のいずれかに周期性ノイズが印加された場合、第3中点の電位が低減し、第4中点の電位が増大する。すると、第1トランジスタと第2トランジスタとがオン状態となり、第1信号線と第2信号線とが第3並列配線及び第4並列配線を介して電気的に接続され、Pチャネル型である第3トランジスタのゲートに印加される電圧が低くなり、Nチャネル型である第3トランジスタのゲートに印加される電圧が高くなる。この結果、2つの第3トランジスタがオフ状態となり、放電部の駆動がオフとなる。   Although the detailed reason will be described in the embodiment, according to the above configuration, when periodic noise is applied to either the first signal line or the second signal line, the potential at the third midpoint is reduced. The potential at the fourth midpoint increases. Then, the first transistor and the second transistor are turned on, and the first signal line and the second signal line are electrically connected through the third parallel wiring and the fourth parallel wiring, and the P channel type The voltage applied to the gates of the three transistors is reduced, and the voltage applied to the gates of the third transistor of the N channel type is increased. As a result, the two third transistors are turned off, and the driving of the discharge unit is turned off.

請求項4に記載のように、放電部は、第5並列配線に直列接続されたnpnバイポーラトランジスタと第5抵抗、及び、第6並列配線に直列接続されたpnpバイポーラトランジスタと第6抵抗を有し、npnバイポーラトランジスタのエミッタが第2信号線に接続され、pnpバイポーラトランジスタのエミッタが第1信号線に接続され、pnpバイポーラトランジスタのベースが、npnバイポーラトランジスタのコレクタと第5抵抗の一端との間に位置する第5中点と第5連結配線を介して電気的に接続され、npnバイポーラトランジスタのベースが、pnpバイポーラトランジスタのコレクタと第6抵抗の一端との間に位置する第6中点と第6連結配線を介して電気的に接続され、Pチャネル型の第3トランジスタは、npnバイポーラトランジスタのコレクタと第5中点との間に設けられ、Nチャネル型の第3トランジスタは、pnpバイポーラトランジスタのコレクタと第6中点との間に設けられた構成が良い。   The discharge unit includes an npn bipolar transistor and a fifth resistor connected in series to the fifth parallel wiring, and a pnp bipolar transistor and a sixth resistance connected in series to the sixth parallel wiring. The emitter of the npn bipolar transistor is connected to the second signal line, the emitter of the pnp bipolar transistor is connected to the first signal line, and the base of the pnp bipolar transistor is connected to the collector of the npn bipolar transistor and one end of the fifth resistor. And a fifth midpoint located between the collector of the pnp bipolar transistor and one end of the sixth resistor. Are electrically connected to each other via the sixth connection wiring, and the P-channel third transistor It provided between the collector and the fifth midpoint of over La transistor, a third transistor of N channel type, configuration provided between the collector and the sixth midpoint of the pnp bipolar transistor is good.

請求項3の作用効果で説明したように、第1信号線及び第2信号線のいずれかに周期性ノイズが印加された場合、第3トランジスタがオフ状態となる。したがって、npnバイポーラトランジスタ及びpnpバイポーラトランジスタそれぞれのベース−エミッタ間に電圧が印加されず、ベース電流が流れない。そのため、npnバイポーラトランジスタ及びpnpバイポーラトランジスタそれぞれがオンされず、放電部の駆動がオフとなる。   As described in the operation and effect of the third aspect, when the periodic noise is applied to either the first signal line or the second signal line, the third transistor is turned off. Therefore, no voltage is applied between the base and emitter of each of the npn bipolar transistor and the pnp bipolar transistor, and the base current does not flow. Therefore, each of the npn bipolar transistor and the pnp bipolar transistor is not turned on, and the driving of the discharge unit is turned off.

請求項5に記載のように、第2電圧変換部は、一端が第2信号線に接続されるように、第1並列配線に設けられた第7抵抗と、一端が第1信号線に接続されるように、第2並列配線に設けられた第8抵抗と、を有し、第1抵抗、第2抵抗、第7抵抗、及び、第8抵抗それぞれの抵抗値は、第5抵抗と第6抵抗それぞれの抵抗値の和よりも大きい構成が好ましい。   According to a fifth aspect of the present invention, the second voltage converter has a seventh resistor provided in the first parallel wiring and one end connected to the first signal line so that one end is connected to the second signal line. As described above, each of the first resistor, the second resistor, the seventh resistor, and the eighth resistor has a resistance value of the fifth resistor and the eighth resistor. A configuration larger than the sum of the resistance values of the six resistors is preferable.

これによれば、第2信号線に静電気放電が印加された場合に、静電気放電が、制御回路よりも抑制回路に優先的に流れようとするため、静電気放電によって第1トランジスタ及び第2トランジスタがオン状態となり、第3トランジスタがオフとなった結果、放電部の駆動がオフとなることが抑制される。   According to this, when the electrostatic discharge is applied to the second signal line, the electrostatic discharge tends to flow preferentially to the suppression circuit rather than the control circuit, so that the first transistor and the second transistor are caused by the electrostatic discharge. As a result of turning on and turning off the third transistor, the driving of the discharge unit is suppressed from being turned off.

請求項6に記載のように、第1電圧変換部は、少なくとも1つのツェナーダイオードを有し、該ツェナーダイオードは、第1信号線と第2信号線間の電圧が逆バイアスで印加されるように、第6中点と第1信号線とを接続する第7連結配線に設けられた構成が良い。   According to a sixth aspect of the present invention, the first voltage conversion unit includes at least one Zener diode, and the Zener diode is applied with a voltage between the first signal line and the second signal line with a reverse bias. In addition, a configuration provided in the seventh connection wiring that connects the sixth middle point and the first signal line is preferable.

これによれば、第1信号線に静電気放電が印加された場合に、ツェナーダイオードによって、静電気放電が所定電圧に変換され、その変換された電圧がnpnバイポーラトランジスタのベースに印加される。また、第1信号線に静電気放電が印加されると、ツェナーダイオードがブレークダウンし、ツェナーダイオードのインピーダンスが極端に低減するので、静電気放電が、制御回路よりも抑制回路に優先的に流れようとする。そのため、静電気放電によって第1トランジスタ及び第2トランジスタがオン状態となり、第3トランジスタがオフとなった結果、放電部の駆動がオフとなることが抑制される。   According to this, when electrostatic discharge is applied to the first signal line, the electrostatic discharge is converted into a predetermined voltage by the Zener diode, and the converted voltage is applied to the base of the npn bipolar transistor. Further, when electrostatic discharge is applied to the first signal line, the Zener diode breaks down and the impedance of the Zener diode is extremely reduced, so that the electrostatic discharge flows preferentially to the suppression circuit over the control circuit. To do. As a result, the first transistor and the second transistor are turned on by electrostatic discharge, and the third transistor is turned off. As a result, the driving of the discharge unit is suppressed from being turned off.

請求項7に記載のように、第3連結配線と第4連結配線それぞれに、ローパスフィルタ回路が設けられた構成が良い。   A configuration in which a low-pass filter circuit is provided for each of the third connection wiring and the fourth connection wiring is preferable.

第1信号線及び第2信号線のいずれかに周期性ノイズが印加された場合、第3中点及び第4中点それぞれの電位も振動することとなる。これに対して、請求項7に記載のように、第3連結配線と第4連結配線それぞれにローパスフィルタ回路を設けることで、第3中点及び第4中点それぞれの電位を平滑化し、平滑化した電位を、第3トランジスタのゲートに印加することができる。これにより、第3トランジスタの駆動状態が安定化される。   When periodic noise is applied to either the first signal line or the second signal line, the potentials at the third and fourth midpoints also vibrate. On the other hand, as described in claim 7, by providing a low-pass filter circuit for each of the third connection wiring and the fourth connection wiring, the potentials of the third and fourth midpoints are smoothed and smoothed. The converted potential can be applied to the gate of the third transistor. Thereby, the driving state of the third transistor is stabilized.

請求項8〜14に記載の発明の作用効果は、請求項3〜7のいずれかに記載の発明の作用効果と同等なので、その記載を省略する。   Since the operational effects of the inventions according to claims 8 to 14 are the same as the operational effects of the invention according to any of claims 3 to 7, the description thereof is omitted.

第1実施形態に係る静電気保護回路の概略構成を示す回路図である。It is a circuit diagram which shows schematic structure of the electrostatic protection circuit which concerns on 1st Embodiment. 第1実施形態に係る静電気保護回路の詳細を示す回路図である。It is a circuit diagram which shows the detail of the electrostatic protection circuit which concerns on 1st Embodiment. 信号線に周期性ノイズが印加された場合の電位変化を表す概念図であり、(a)は第1信号線に周期性ノイズが印加された場合、(b)は第2信号線に周期性ノイズが印加された場合を示す。It is a conceptual diagram showing the potential change when periodic noise is applied to the signal line, (a) is a periodicity applied to the first signal line, (b) is periodic to the second signal line. The case where noise is applied is shown. 第2実施形態に係る静電気保護回路の詳細を示す回路図である。It is a circuit diagram which shows the detail of the electrostatic protection circuit which concerns on 2nd Embodiment. 静電気保護回路の変形例を示す回路図である。It is a circuit diagram which shows the modification of an electrostatic protection circuit.

以下、本発明の実施の形態を図に基づいて説明する。
(第1実施形態)
図1は、第1実施形態に係る静電気保護回路の概略構成を示す回路図である。図2は、第1実施形態に係る静電気保護回路の詳細を示す回路図である。図3は、信号線に周期性ノイズが印加された場合の電位変化を表す概念図であり、(a)は第1信号線に周期性ノイズが印加された場合、(b)は第2信号線に周期性ノイズが印加された場合を示す。なお、図1では、連結配線211〜217を簡略化し、ローパスフィルタ回路90,91を略している。図2では、抑制回路10、制御回路50、及び、ローパスフィルタ回路90,91それぞれの構成要素を明瞭に区別するために、抑制回路10の構成要素を破線、制御回路50の構成要素を一点差線、ローパスフィルタ回路90,91を二点差線で囲んでいる。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a circuit diagram showing a schematic configuration of the electrostatic protection circuit according to the first embodiment. FIG. 2 is a circuit diagram showing details of the electrostatic protection circuit according to the first embodiment. FIG. 3 is a conceptual diagram showing a potential change when periodic noise is applied to the signal line. FIG. 3A shows a case where periodic noise is applied to the first signal line, and FIG. 3B shows a second signal. The case where periodic noise is applied to the line is shown. In FIG. 1, the connecting wires 211 to 217 are simplified, and the low-pass filter circuits 90 and 91 are omitted. In FIG. 2, in order to clearly distinguish the constituent elements of the suppression circuit 10, the control circuit 50, and the low-pass filter circuits 90 and 91, the constituent elements of the suppression circuit 10 are indicated by broken lines and the constituent elements of the control circuit 50 are different by one point. Lines and low-pass filter circuits 90 and 91 are surrounded by a two-dot line.

静電気保護回路100は、静電気放電(以下、静電ノイズと示す)から被保護回路200を保護するものである。図1に示すように、静電気保護回路100は、要部として、抑制回路10と、制御回路50とを有する。被保護回路200には、2つの信号線201,202が接続されており、第1信号線201は、第2信号線202よりも高電位となっている。第1信号線201は電源電位、第2信号線202はグランド電位であり、第1信号線201と第2信号線202は、6本の並列配線203〜208を介して電気的に接続されている。静電気保護回路100は、信号線201,202間に設けられており、第1信号線201のパッド209若しくは第2信号線202のパッド210に静電ノイズが印加されると、抑制回路10によって、静電ノイズが放電される。また、パッド209若しくはパッド210に電圧レベルが周期的に変化する周期性ノイズが印加されると、制御回路50によって、抑制回路10の駆動が強制的にオフされる。   The electrostatic protection circuit 100 protects the protected circuit 200 from electrostatic discharge (hereinafter referred to as electrostatic noise). As shown in FIG. 1, the electrostatic protection circuit 100 includes a suppression circuit 10 and a control circuit 50 as main parts. Two signal lines 201 and 202 are connected to the protected circuit 200, and the first signal line 201 has a higher potential than the second signal line 202. The first signal line 201 is a power supply potential, the second signal line 202 is a ground potential, and the first signal line 201 and the second signal line 202 are electrically connected via six parallel wirings 203 to 208. Yes. The electrostatic protection circuit 100 is provided between the signal lines 201 and 202. When electrostatic noise is applied to the pad 209 of the first signal line 201 or the pad 210 of the second signal line 202, the suppression circuit 10 Electrostatic noise is discharged. In addition, when periodic noise whose voltage level periodically changes is applied to the pad 209 or the pad 210, the control circuit 50 forcibly turns off the driving of the suppression circuit 10.

先ず、抑制回路10、及び、制御回路50の構成要素を概略的に説明する。抑制回路10は、被保護回路200への静電ノイズの印加を抑制するものである。図1に示すように、抑制回路10は、信号線201,202に印加された静電ノイズを、所定電圧に変換する第1電圧変換部20と、該第1電圧変換部20によって変換された電圧若しくは静電ノイズが入力されると、信号線201,202に印加された静電ノイズを放電する放電部30と、を有する。図2に示すように、第1電圧変換部20は、複数のツェナーダイオード21を有し、放電部30は、npnバイポーラトランジスタ31、pnpバイポーラトランジスタ32、及び、抵抗33,34を有する。   First, components of the suppression circuit 10 and the control circuit 50 will be schematically described. The suppression circuit 10 suppresses application of electrostatic noise to the protected circuit 200. As illustrated in FIG. 1, the suppression circuit 10 converts the electrostatic noise applied to the signal lines 201 and 202 into a predetermined voltage, and the first voltage conversion unit 20 converts the electrostatic noise. When voltage or electrostatic noise is input, the discharge unit 30 discharges the electrostatic noise applied to the signal lines 201 and 202. As shown in FIG. 2, the first voltage conversion unit 20 includes a plurality of Zener diodes 21, and the discharge unit 30 includes an npn bipolar transistor 31, a pnp bipolar transistor 32, and resistors 33 and 34.

制御回路50は、信号線201,202に周期性ノイズが印加された際に、抑制回路10の駆動をオフするものである。図1に示すように、制御回路50は、信号線201,202に印加された周期性ノイズを、所定電圧に変換する第2電圧変換部60と、該第2電圧変換部60によって変換された電圧が入力されると、放電部30を構成する素子間(npnバイポーラトランジスタ31と抵抗33との間、及び、pnpバイポーラトランジスタ32と抵抗34との間)の電気的な接続を遮断する遮断部70と、を有する。図2に示すように、第2電圧変換部60は、ダイオード61,62、コンデンサ63,64、及び、抵抗65,66を有し、遮断部70は、トランジスタ71〜74、抵抗75〜78を有する。トランジスタ71,73はPチャネル型MOSFETであり、トランジスタ72,74はNチャネル型MOSFETである。なお、抵抗65,66,75,76それぞれの抵抗値は、抵抗33の抵抗値と抵抗34の抵抗値との和よりも大きくなっている。   The control circuit 50 turns off the drive of the suppression circuit 10 when periodic noise is applied to the signal lines 201 and 202. As shown in FIG. 1, the control circuit 50 converts the periodic noise applied to the signal lines 201 and 202 into a predetermined voltage, and the second voltage conversion unit 60 converts the periodic noise. When a voltage is input, a cutoff unit that cuts off an electrical connection between elements constituting the discharge unit 30 (between the npn bipolar transistor 31 and the resistor 33 and between the pnp bipolar transistor 32 and the resistor 34). 70. As shown in FIG. 2, the second voltage converter 60 includes diodes 61 and 62, capacitors 63 and 64, and resistors 65 and 66, and the blocking unit 70 includes transistors 71 to 74 and resistors 75 to 78. Have. The transistors 71 and 73 are P-channel MOSFETs, and the transistors 72 and 74 are N-channel MOSFETs. The resistance values of the resistors 65, 66, 75, and 76 are larger than the sum of the resistance value of the resistor 33 and the resistance value of the resistor 34.

次に、静電気保護回路100の回路構成を説明する。図2に示すように、パッド209,210から被保護回路200に向かう方向に、第2電圧変換部60、遮断部70、放電部30、第1電圧変換部20が順次並んでいる。第2電圧変換部60は、並列配線203,204に設けられており、遮断部70は、並列配線205〜208、及び、後述する連結配線213,214に設けられている。そして、放電部30は、並列配線207,208に設けられており、第1電圧変換部20は、第7連結配線217に設けられている。   Next, the circuit configuration of the electrostatic protection circuit 100 will be described. As illustrated in FIG. 2, the second voltage conversion unit 60, the cutoff unit 70, the discharge unit 30, and the first voltage conversion unit 20 are sequentially arranged in a direction from the pads 209 and 210 toward the protected circuit 200. The second voltage conversion unit 60 is provided in the parallel wires 203 and 204, and the blocking unit 70 is provided in the parallel wires 205 to 208 and connection wires 213 and 214 described later. The discharge unit 30 is provided in the parallel wirings 207 and 208, and the first voltage conversion unit 20 is provided in the seventh connection wiring 217.

第1ダイオード61、第1コンデンサ63、及び、抵抗65が第1並列配線203に直列接続され、第2ダイオード62、第2コンデンサ64、及び、抵抗66が第2並列配線204に直列接続されている。第1ダイオード61のカソード電極は第1信号線201に接続され、第1ダイオード61のアノード電極は第1コンデンサ63の一端と接続されている。そして、第2ダイオード62のカソード電極が第2コンデンサ64の一端と接続され、第2ダイオード62のアノード電極が第2信号線202に接続されている。   The first diode 61, the first capacitor 63, and the resistor 65 are connected in series to the first parallel wiring 203, and the second diode 62, the second capacitor 64, and the resistor 66 are connected in series to the second parallel wiring 204. Yes. The cathode electrode of the first diode 61 is connected to the first signal line 201, and the anode electrode of the first diode 61 is connected to one end of the first capacitor 63. The cathode electrode of the second diode 62 is connected to one end of the second capacitor 64, and the anode electrode of the second diode 62 is connected to the second signal line 202.

第1トランジスタ71及び抵抗75が第3並列配線205に直列接続され、第2トランジスタ72及び抵抗76が第4並列配線206に直列接続されている。抵抗75の一端が第2信号線202に接続され、抵抗76の一端が第1信号線201に接続されている。そして、第1トランジスタ71のゲートが、第1ダイオード61と第1コンデンサ63の間に位置する第1中点P1と、第1連結配線211を介して電気的に接続され、第2トランジスタ72のゲートが、第2ダイオード62と第2コンデンサ64との間に位置する第2中点P2と、第2連結配線212を介して電気的に接続されている。   The first transistor 71 and the resistor 75 are connected in series to the third parallel wiring 205, and the second transistor 72 and the resistor 76 are connected in series to the fourth parallel wiring 206. One end of the resistor 75 is connected to the second signal line 202, and one end of the resistor 76 is connected to the first signal line 201. The gate of the first transistor 71 is electrically connected to the first middle point P1 located between the first diode 61 and the first capacitor 63 via the first connection wiring 211, and the second transistor 72 The gate is electrically connected to the second middle point P <b> 2 located between the second diode 62 and the second capacitor 64 via the second connection wiring 212.

本実施形態では、第2電圧変換部60と遮断部70との間に、ローパスフィルタ回路90,91が設けられている。第1ローパスフィルタ回路90は、第1連結配線211に設けられた抵抗92と、第1連結配線211と第2信号線202とを結ぶ配線に設けられたコンデンサ93と、を有する。第2ローパスフィルタ回路91は、第2連結配線212に設けられた抵抗94と、第2連結配線212と第2信号線202とを結ぶ配線に設けられたコンデンサ95と、を有する。ローパスフィルタ回路90,91によって、中点P1、P2の電位VP1,VP2が平滑され、その平滑された中点電位VP1,VP2が、トランジスタ71,72のゲートに印加される。   In the present embodiment, low-pass filter circuits 90 and 91 are provided between the second voltage conversion unit 60 and the blocking unit 70. The first low-pass filter circuit 90 includes a resistor 92 provided in the first connection wiring 211 and a capacitor 93 provided in a wiring connecting the first connection wiring 211 and the second signal line 202. The second low-pass filter circuit 91 includes a resistor 94 provided in the second connection wiring 212 and a capacitor 95 provided in a wiring connecting the second connection wiring 212 and the second signal line 202. The low-pass filter circuits 90 and 91 smooth the potentials VP1 and VP2 at the midpoints P1 and P2, and the smoothed midpoint potentials VP1 and VP2 are applied to the gates of the transistors 71 and 72.

第3トランジスタ73は、第5並列配線207に設けられ、第4トランジスタ74は、第6並列配線に設けられている。そして、第3トランジスタ73のゲートは、第1トランジスタ71と抵抗75の間に位置する第3中点P3と、第3連結配線213を介して電気的に接続され、第4トランジスタ74のゲートは、第2トランジスタ72と抵抗76の間に位置する第4中点P4と、第4連結配線214を介して電気的に接続されている。   The third transistor 73 is provided in the fifth parallel wiring 207, and the fourth transistor 74 is provided in the sixth parallel wiring. The gate of the third transistor 73 is electrically connected to the third middle point P3 located between the first transistor 71 and the resistor 75 via the third connection wiring 213, and the gate of the fourth transistor 74 is The fourth middle point P4 located between the second transistor 72 and the resistor 76 is electrically connected via the fourth connection wiring 214.

npnバイポーラトランジスタ31及び抵抗33が第5並列配線207に直列接続され、pnpバイポーラトランジスタ32及び抵抗34が第6並列配線208に直列接続されている。npnバイポーラトランジスタ31のエミッタが第2信号線202に接続され、pnpバイポーラトランジスタ32のエミッタが第1信号線201に接続されている。そして、pnpバイポーラトランジスタ32のベースが、npnバイポーラトランジスタ31と抵抗33の間に位置する第5中点P5と、第5連結配線215を介して電気的に接続され、npnバイポーラトランジスタ31のベースが、pnpバイポーラトランジスタ32と抵抗34の間に位置する第6中点P6と、第6連結配線216を介して電気的に接続されている。   The npn bipolar transistor 31 and the resistor 33 are connected in series to the fifth parallel wiring 207, and the pnp bipolar transistor 32 and the resistor 34 are connected in series to the sixth parallel wiring 208. The emitter of the npn bipolar transistor 31 is connected to the second signal line 202, and the emitter of the pnp bipolar transistor 32 is connected to the first signal line 201. The base of the pnp bipolar transistor 32 is electrically connected to the fifth middle point P5 located between the npn bipolar transistor 31 and the resistor 33 via the fifth connection wiring 215, and the base of the npn bipolar transistor 31 is , The sixth middle point P6 located between the pnp bipolar transistor 32 and the resistor 34, and is electrically connected through the sixth connection wiring 216.

また、第5並列配線207におけるnpnバイポーラトランジスタ31と第5中点P5との間に、第3トランジスタ73が設けられ、第6並列配線208におけるpnpバイポーラトランジスタ32と第6中点P6との間に、第4トランジスタ74が設けられている。これにより、npnバイポーラトランジスタ31と第5中点P5(抵抗33)との電気的な接続が、第3トランジスタ73によって制御され、pnpバイポーラトランジスタ32と第6中点P6(抵抗34)との電気的な接続が、第4トランジスタ74によって制御される。   A third transistor 73 is provided between the npn bipolar transistor 31 and the fifth middle point P5 in the fifth parallel wiring 207, and between the pnp bipolar transistor 32 and the sixth middle point P6 in the sixth parallel wiring 208. In addition, a fourth transistor 74 is provided. Thereby, the electrical connection between the npn bipolar transistor 31 and the fifth middle point P5 (resistor 33) is controlled by the third transistor 73, and the electrical connection between the pnp bipolar transistor 32 and the sixth middle point P6 (resistor 34). Connection is controlled by the fourth transistor 74.

複数のツェナーダイオード21は、第1信号線201と第2信号線202間の電圧が逆バイアスで印加されるように、第6中点P6と第1信号線201とを接続する第7連結配線217に設けられている。   The plurality of Zener diodes 21 are connected to the sixth middle point P6 and the first signal line 201 so that the voltage between the first signal line 201 and the second signal line 202 is applied with a reverse bias. 217.

以上の構成により、パッド209,210(信号線201,202)それぞれにノイズが印加されていない通常状態では、第1中点P1の中点電位VP1が電源電位V程度となり、第2中点P2の中点電位VP2がグランド電位となる。したがって、通常状態では、第1トランジスタ71が常時オフ状態となり、第3トランジスタ73のゲートには、抵抗75,77を介してグランド電位が印加されるので、第3トランジスタ73が常時オン状態となる。また、第2トランジスタ72が常時オフ状態となり、第4トランジスタ74のゲートには、抵抗76,78を介して電源電位Vが印加されるので、第4トランジスタ74が常時オン状態となる。   With the above configuration, in the normal state in which no noise is applied to the pads 209 and 210 (signal lines 201 and 202), the midpoint potential VP1 of the first midpoint P1 is about the power supply potential V, and the second midpoint P2 The midpoint potential VP2 becomes the ground potential. Accordingly, in the normal state, the first transistor 71 is always off, and the ground potential is applied to the gate of the third transistor 73 via the resistors 75 and 77, so that the third transistor 73 is always on. . Further, the second transistor 72 is always turned off, and the power supply potential V is applied to the gate of the fourth transistor 74 via the resistors 76 and 78, so that the fourth transistor 74 is always turned on.

次に、静電ノイズがパッド209,210(信号線201,202)のいずれかに印加された場合の静電気保護回路100の動作を説明する。静電ノイズがパッド209(第1信号線201)に印加されると、ツェナーダイオード21がブレークダウンし、ツェナーダイオード21によって、静電ノイズが所定電圧に変換される。すると、その変換された電圧(第6中点P6の中点電位VP6)がnpnバイポーラトランジスタ31のベースに印加され、npnバイポーラトランジスタ31のベース−エミッタ間電圧が変動する。すると、npnバイポーラトランジスタ31がオン状態となり、pnpバイポーラトランジスタ32にベース電流が流れ、放電部30がオンする。この結果、第1信号線201と第2信号線202とが並列配線207,208を介して電気的に接続され、静電ノイズが被保護回路200に流れ込むことが抑制される。なお、ツェナーダイオード21がブレークダウンすると、ツェナーダイオード21のインピーダンスが極端に低減するので、静電ノイズは、制御回路50よりも抑制回路10に優先的に流れようとする。そのため、静電ノイズによってトランジスタ71,72がオン状態となり、トランジスタ73,74がオフとなった結果、放電部30の駆動がオフとなることが抑制される。   Next, the operation of the electrostatic protection circuit 100 when electrostatic noise is applied to one of the pads 209 and 210 (signal lines 201 and 202) will be described. When the electrostatic noise is applied to the pad 209 (first signal line 201), the Zener diode 21 breaks down, and the Zener diode 21 converts the electrostatic noise into a predetermined voltage. Then, the converted voltage (the midpoint potential VP6 of the sixth middle point P6) is applied to the base of the npn bipolar transistor 31, and the base-emitter voltage of the npn bipolar transistor 31 varies. Then, the npn bipolar transistor 31 is turned on, a base current flows through the pnp bipolar transistor 32, and the discharge unit 30 is turned on. As a result, the first signal line 201 and the second signal line 202 are electrically connected via the parallel wirings 207 and 208, and electrostatic noise is prevented from flowing into the protected circuit 200. When the Zener diode 21 breaks down, the impedance of the Zener diode 21 is extremely reduced, so that electrostatic noise tends to flow preferentially to the suppression circuit 10 rather than the control circuit 50. As a result, the transistors 71 and 72 are turned on by electrostatic noise, and the transistors 73 and 74 are turned off. As a result, the driving of the discharge unit 30 is suppressed from being turned off.

静電ノイズがパッド210(第2信号線202)に印加されると、中点電位VP6が変動して、npnバイポーラトランジスタ31のベース−エミッタ間電圧が変動する。すると、npnバイポーラトランジスタ31がオン状態となり、pnpバイポーラトランジスタ32にベース電流が流れ、放電部30がオンする。この結果、第1信号線201と第2信号線202とが並列配線207,208を介して電気的に接続され、静電ノイズが被保護回路200に流れ込むことが抑制される。なお、抵抗65,66,75,76それぞれの抵抗値は、抵抗33,34それぞれの抵抗値の和よりも大きくなっているので、静電ノイズは、制御回路50よりも抑制回路10に優先的に流れようとする。そのため、静電ノイズによってトランジスタ71,72がオン状態となり、トランジスタ73,74がオフとなった結果、放電部30の駆動がオフとなることが抑制される。   When electrostatic noise is applied to the pad 210 (second signal line 202), the midpoint potential VP6 varies and the base-emitter voltage of the npn bipolar transistor 31 varies. Then, the npn bipolar transistor 31 is turned on, a base current flows through the pnp bipolar transistor 32, and the discharge unit 30 is turned on. As a result, the first signal line 201 and the second signal line 202 are electrically connected via the parallel wirings 207 and 208, and electrostatic noise is prevented from flowing into the protected circuit 200. Since the resistance values of the resistors 65, 66, 75, and 76 are larger than the sum of the resistance values of the resistors 33 and 34, the electrostatic noise is preferential to the suppression circuit 10 over the control circuit 50. Try to flow into. As a result, the transistors 71 and 72 are turned on by electrostatic noise, and the transistors 73 and 74 are turned off. As a result, the driving of the discharge unit 30 is suppressed from being turned off.

次に、周期性ノイズがパッド209,210(信号線201,202)のいずれかに印加された場合の静電気保護回路100の動作を説明する前に、ダイオードの順バイアスと逆バイアスとを簡単に説明しておく。   Next, before describing the operation of the electrostatic protection circuit 100 when the periodic noise is applied to any of the pads 209 and 210 (signal lines 201 and 202), the forward bias and the reverse bias of the diode are simply described. Let me explain.

ダイオードに順バイアスが印加されているのか、それとも逆バイアスが印加されているのかは、ダイオードのカソード電極側の電位Vcと、アノード電極側の電位Vaとの差によって定まる。ダイオードの閾値電圧Vfを0Vとすると、Va−Vc>0ならば、ダイオードに順バイアスが印加されていることとなり、Va−Vc<0ならば、ダイオードに逆バイアスが印加されていることとなる。したがって、例えば、電位Vaが、電位Vcを基準として正負反転する場合、電位Vaが正に変化するとダイオードに順バイアスが印加され、電位Vaが負に変化するとダイオードに逆バイアスが印加されることとなる。   Whether a forward bias or a reverse bias is applied to the diode is determined by the difference between the potential Vc on the cathode electrode side of the diode and the potential Va on the anode electrode side. When the threshold voltage Vf of the diode is 0 V, a forward bias is applied to the diode if Va−Vc> 0, and a reverse bias is applied to the diode if Va−Vc <0. . Therefore, for example, when the potential Va is reversed with respect to the potential Vc as a reference, a forward bias is applied to the diode when the potential Va changes to positive, and a reverse bias is applied to the diode when the potential Va changes to negative. Become.

以上を踏まえた上で、周期性ノイズがパッド209,210(信号線201,202)に印加された場合の静電気保護回路100の動作を説明する。周期性ノイズがパッド209(第1信号線201)に印加されると、図3(a)に示すように、第1信号線201の電位は、電源電位Vから、電源電位Vを基準として電位が正負反転するVnoisesinθとなる。そのため、第1ダイオード61のカソード電極に印加される電位が、電源電位Vに対して正負反転することとなる。Vnoisesinθが電源電位Vよりも増大する場合、第1ダイオード61のアノード電極の電位(中点電位VP1)は電源電位V程度となっているので、第1ダイオード61には逆バイアスが印加されることとなる。したがって、この場合、第1並列配線203に電流は流れない。しかしながら、Vnoisesinθが電源電位Vよりも減少する場合、第1ダイオード61には順バイアスが印加されるので、第2信号線202から第1信号線201に向う電流が第1並列配線203に流れることとなる。すると、第1コンデンサ63に蓄積された電荷が放電され、中点電位VP1が電源電位Vよりも低減する。この結果、第1トランジスタ71のゲートに印加される電圧が低下し、第1トランジスタ71がオフ状態となる。 Based on the above, the operation of the electrostatic protection circuit 100 when periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202) will be described. When the periodic noise is applied to the pad 209 (first signal line 201), the potential of the first signal line 201 is changed from the power supply potential V to the power supply potential V as shown in FIG. Becomes V noise sin θ that reverses positive and negative. For this reason, the potential applied to the cathode electrode of the first diode 61 is inverted with respect to the power supply potential V. When V noise sin θ increases from the power supply potential V, the potential of the anode electrode of the first diode 61 (the midpoint potential VP1) is about the power supply potential V, so that a reverse bias is applied to the first diode 61. The Rukoto. Therefore, in this case, no current flows through the first parallel wiring 203. However, when V noise sin θ decreases from the power supply potential V, a forward bias is applied to the first diode 61, so that a current from the second signal line 202 to the first signal line 201 is applied to the first parallel wiring 203. It will flow. Then, the electric charge accumulated in the first capacitor 63 is discharged, and the midpoint potential VP1 is reduced from the power supply potential V. As a result, the voltage applied to the gate of the first transistor 71 decreases, and the first transistor 71 is turned off.

また、第2並列配線204に配置された抵抗66と第2コンデンサ64とにVnoisesinθに起因する電流が流れ込むと、第2中点の中点電位VP2が、グランド電位から増減する。Vnoisesinθは、グランド電位よりも電位が高く、第2ダイオード62のアノード電極側の電位(中点電位VP2)はグランド電位なので、第2ダイオード62には常時逆バイアスが印加されることとなる。逆バイアスが印加されている場合、ダイオードに電流は流れ難いが、全く流れない、というわけではない。したがって、第2並列配線204にも電流が流れることとなり、中点電位VP2が増大する。すると、第2トランジスタ72のゲートに印加される電圧が上昇し、第2トランジスタ72がオフ状態となる。 Further, when a current caused by V noise sin θ flows into the resistor 66 and the second capacitor 64 arranged in the second parallel wiring 204, the midpoint potential VP2 of the second midpoint increases or decreases from the ground potential. Since V noise sin θ is higher than the ground potential and the potential on the anode electrode side of the second diode 62 (middle point potential VP2) is the ground potential, a reverse bias is always applied to the second diode 62. . When a reverse bias is applied, it is difficult for current to flow through the diode, but it does not mean that it does not flow at all. Therefore, a current also flows through the second parallel wiring 204, and the midpoint potential VP2 increases. Then, the voltage applied to the gate of the second transistor 72 increases, and the second transistor 72 is turned off.

周期性ノイズがパッド210(第2信号線202)に印加されると、図3(b)に示すように、第2信号線202の電位は、グランド電位から、グランド電位を基準として電位が正負反転するVnoise’sinθとなる。そのため、第1並列配線203に配置された抵抗65と第1コンデンサ63とにVnoise’sinθに起因する電流が流れると、第1コンデンサ63に蓄積された電荷が放電され、中点電位VP1が低減する。これにより、第1トランジスタ71のゲートに印加される電圧が低下し、第1トランジスタ71がオフ状態となる。 When periodic noise is applied to the pad 210 (second signal line 202), as shown in FIG. 3B, the potential of the second signal line 202 is positive or negative with respect to the ground potential from the ground potential. Inverted V noise 'sin θ. Therefore, when a current caused by V noise 'sin θ flows through the resistor 65 and the first capacitor 63 arranged in the first parallel wiring 203, the charge accumulated in the first capacitor 63 is discharged, and the midpoint potential VP1 is To reduce. As a result, the voltage applied to the gate of the first transistor 71 is lowered, and the first transistor 71 is turned off.

また、第2並列配線204に配置された第2ダイオード62のアノード電極にVnoise’sinθに起因する電流が流れ込むと、中点電位VP2が、グランド電位から増減する。Vnoise’sinθがグランド電位よりも増大する場合、第2ダイオード62のカソード電極の電位はグランド電位なので、第2ダイオード62には順バイアスが印加されることとなる。したがって、この場合、第2並列配線204に電流は流れることとなり、第2コンデンサ64に電荷が蓄積され、中点電位VP2が上昇する。この結果、第2トランジスタ72のゲートに印加される電圧が上昇し、第2トランジスタ72がオフ状態となる。これに対して、Vnoise’sinθがグランド電位よりも減少する場合、第2ダイオード62には逆バイアスが印加されるので、第2ダイオード62に電流は流れない。 Further, when a current caused by V noise 'sin θ flows into the anode electrode of the second diode 62 arranged in the second parallel wiring 204, the midpoint potential VP2 increases or decreases from the ground potential. When V noise 'sin θ is higher than the ground potential, the forward potential is applied to the second diode 62 because the potential of the cathode electrode of the second diode 62 is the ground potential. Therefore, in this case, a current flows through the second parallel wiring 204, charges are accumulated in the second capacitor 64, and the midpoint potential VP2 rises. As a result, the voltage applied to the gate of the second transistor 72 increases, and the second transistor 72 is turned off. On the other hand, when V noise 'sin θ decreases below the ground potential, a reverse bias is applied to the second diode 62, so that no current flows through the second diode 62.

以上、示したように、周期性ノイズがパッド209,210(信号線201,202)に印加されると、中点電位VP1,VP2それぞれの電位が、トランジスタ71,72の駆動状態を変化させる程度に振動する。この振動した中点電位VP1、VP2それぞれの時間平均値は、周期性ノイズが印加された際に、トランジスタ71,72をオフ状態とするように設計されている。上記したように、第1中点P1と第1トランジスタ71のゲートとの間には第1ローパスフィルタ回路90が設けられ、第2中点P2と第2トランジスタ72のゲートとの間には第2ローパスフィルタ回路91が設けられている。これにより、周期性ノイズによる中点電位VP1,VP2それぞれの振動が、ローパスフィルタ回路90,91によって平滑され、平滑された電位(時間的に平均した電位)が、トランジスタ71,72それぞれのゲートに印加される。この結果、トランジスタ71,72それぞれの駆動状態が安定化し、トランジスタ71,72が共にオン状態となる。   As described above, when periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the potentials of the midpoint potentials VP1 and VP2 change the driving state of the transistors 71 and 72, respectively. Vibrate. The time average values of the oscillated midpoint potentials VP1 and VP2 are designed to turn off the transistors 71 and 72 when periodic noise is applied. As described above, the first low-pass filter circuit 90 is provided between the first middle point P1 and the gate of the first transistor 71, and between the second middle point P2 and the gate of the second transistor 72, the first low-pass filter circuit 90 is provided. A two low-pass filter circuit 91 is provided. As a result, the vibrations of the midpoint potentials VP1 and VP2 due to the periodic noise are smoothed by the low-pass filter circuits 90 and 91, and the smoothed potential (potential that is temporally averaged) is applied to the gates of the transistors 71 and 72, respectively. Applied. As a result, the driving states of the transistors 71 and 72 are stabilized, and both the transistors 71 and 72 are turned on.

トランジスタ71,72が共にオン状態になると、第3トランジスタ73のゲートに、第1トランジスタ71と抵抗77を介して電源電位Vが印加され、第3トランジスタ73がオフ状態となる。また、第4トランジスタ74のゲートに、第2トランジスタ72と抵抗78を介してグランド電位が印加され、第4トランジスタ74がオフ状態となる。この結果、npnバイポーラトランジスタ31と抵抗33との電気的な接続、及び、pnpバイポーラトランジスタ32と抵抗34との電気的な接続が共に遮断され、放電部30の駆動が強制的にオフとされる。   When the transistors 71 and 72 are both turned on, the power supply potential V is applied to the gate of the third transistor 73 via the first transistor 71 and the resistor 77, and the third transistor 73 is turned off. In addition, the ground potential is applied to the gate of the fourth transistor 74 via the second transistor 72 and the resistor 78, and the fourth transistor 74 is turned off. As a result, the electrical connection between the npn bipolar transistor 31 and the resistor 33 and the electrical connection between the pnp bipolar transistor 32 and the resistor 34 are both cut off, and the driving of the discharge unit 30 is forcibly turned off. .

次に、本実施形態に係る静電気保護回路100の作用効果を説明する。上記したように、静電ノイズがパッド209,210(信号線201,202)に印加されると、被保護回路200への静電ノイズが印加されることが抑制回路10によって抑制される。また、周期性ノイズがパッド209,210(信号線201,202)に印加されると、抑制回路10の駆動が、制御回路50によって強制的にオフされる。これにより、被保護回路200を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路200が誤動作することを抑制することができる。   Next, the effect of the electrostatic protection circuit 100 according to the present embodiment will be described. As described above, when electrostatic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the suppression circuit 10 suppresses application of electrostatic noise to the protected circuit 200. When the periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the drive of the suppression circuit 10 is forcibly turned off by the control circuit 50. Thereby, it is possible to prevent the protected circuit 200 from malfunctioning due to the application of periodic noise while protecting the protected circuit 200 from electrostatic discharge.

なお、本実施形態で示した連結配線と番号付けと特許請求の範囲に記載の番号付けの対応関係は、以下のようになっている。第1連結配線211は(特許請求の範囲に記載の)第3連結配線、第2連結配線212は第4連結配線、第3連結配線213は第1連結配線、第4連結配線214は第2連結配線に相当する。他の連結配線の番号は、特許請求の範囲に記載と同一なので、その記載を省略する。また、中点の番号付けと特許請求の範囲に記載の番号付けの対応関係は、以下のようになっている。第1中点P1は(特許請求の範囲に記載の)第3中点、第2中点P2は第4中点、第3中点P3は第1中点、第4中点P4は第2中点に相当する。他の中点の番号は、特許請求の範囲に記載と同一なので、その記載を省略する。更に、抵抗と特許請求の範囲に記載の抵抗との対応関係は、以下のようになっている。抵抗65は(特許請求の範囲に記載の)第7抵抗、抵抗66は第8抵抗、抵抗75は第1抵抗、抵抗76は第2抵抗、抵抗77は第3抵抗、抵抗78は第4抵抗、抵抗33は第5抵抗、抵抗34は第6抵抗に相当する。   The correspondence relationship between the connection wiring and numbering shown in the present embodiment and the numbering described in the claims is as follows. The first connection wiring 211 is a third connection wiring (described in claims), the second connection wiring 212 is a fourth connection wiring, the third connection wiring 213 is a first connection wiring, and the fourth connection wiring 214 is a second connection wiring. Corresponds to connecting wiring. Since the numbers of the other connecting wires are the same as those described in the claims, the description thereof is omitted. The correspondence between the numbering of the midpoint and the numbering described in the claims is as follows. The first midpoint P1 is the third midpoint (described in the claims), the second midpoint P2 is the fourth midpoint, the third midpoint P3 is the first midpoint, and the fourth midpoint P4 is the second midpoint. Corresponds to the midpoint. Since the other midpoint numbers are the same as those described in the claims, their description is omitted. Furthermore, the correspondence between the resistance and the resistance described in the claims is as follows. The resistor 65 is a seventh resistor (described in the claims), the resistor 66 is an eighth resistor, the resistor 75 is a first resistor, the resistor 76 is a second resistor, the resistor 77 is a third resistor, and the resistor 78 is a fourth resistor. The resistor 33 corresponds to a fifth resistor, and the resistor 34 corresponds to a sixth resistor.

(第2実施形態)
次に、本発明の第2実施形態を、図4に基づいて説明する。図4は、第2実施形態に係る静電気保護回路の詳細を示す回路図であり、第1実施形態に示した図1に対応している。
(Second Embodiment)
Next, a second embodiment of the present invention will be described based on FIG. FIG. 4 is a circuit diagram showing details of the electrostatic protection circuit according to the second embodiment, and corresponds to FIG. 1 shown in the first embodiment.

第2実施形態に係る静電気保護回路100は、第1実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第1実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。   Since the electrostatic protection circuit 100 according to the second embodiment is often in common with that according to the first embodiment, the detailed description of the common parts will be omitted below, and different parts will be mainly described. In addition, the same code | symbol shall be provided to the element same as the element shown in 1st Embodiment.

第1実施形態では、第2電圧変換部60が、ダイオード61,62、コンデンサ63,64、及び、抵抗65,66を有し、遮断部70が、トランジスタ71〜74、抵抗75〜78を有し、静電気保護回路100がローパスフィルタ回路90,91を有する例を示した。これに対して、本実施形態では、第1実施形態に係る静電気保護回路100から、第2ダイオード62、第2コンデンサ64、抵抗66、第2トランジスタ72、抵抗76,78、第2ローパスフィルタ回路91、並列配線204,206、連結配線212,214が除去された点を特徴とする。   In the first embodiment, the second voltage conversion unit 60 includes diodes 61 and 62, capacitors 63 and 64, and resistors 65 and 66, and the blocking unit 70 includes transistors 71 to 74 and resistors 75 to 78. In the example, the electrostatic protection circuit 100 includes the low-pass filter circuits 90 and 91. On the other hand, in the present embodiment, the second diode 62, the second capacitor 64, the resistor 66, the second transistor 72, the resistors 76 and 78, and the second low-pass filter circuit from the electrostatic protection circuit 100 according to the first embodiment. 91, the parallel wirings 204 and 206, and the connection wirings 212 and 214 are removed.

ただ、本実施形態では、第1実施形態とは異なり、第4トランジスタ74が、Pチャネル型MOSFETであり、第4トランジスタ74のゲートは、第3トランジスタ73と同様にして、抵抗77を介して第3中点P3と電気的に接続されている。これにより、第4トランジスタ74は、第3トランジスタ73と同様の動作を行う構成となっている。第1実施形態で示したように、第3トランジスタ73は、周期性ノイズがパッド209,210(信号線201,202)に印加されるとオフ状態となる。したがって、第4トランジスタ74も第3トランジスタ73と共にオフ状態となる。   However, in the present embodiment, unlike the first embodiment, the fourth transistor 74 is a P-channel MOSFET, and the gate of the fourth transistor 74 is connected via the resistor 77 in the same manner as the third transistor 73. It is electrically connected to the third middle point P3. Thereby, the fourth transistor 74 is configured to perform the same operation as the third transistor 73. As shown in the first embodiment, the third transistor 73 is turned off when periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202). Accordingly, the fourth transistor 74 is also turned off together with the third transistor 73.

これによれば、周期性ノイズがパッド209,210(信号線201,202)に印加されると、抑制回路10の駆動が、制御回路50によって強制的にオフされるので、被保護回路200を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路200が誤動作することを抑制することができる。   According to this, when periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the drive of the suppression circuit 10 is forcibly turned off by the control circuit 50. While protecting against electrostatic discharge, malfunction of the protected circuit 200 due to application of periodic noise can be suppressed.

また、本実施形態に係る静電気保護回路100は、第1実施形態で示した静電気保護回路100より構成要素が少ないので、体格の増大とコストの増加が抑制される。   Moreover, since the electrostatic protection circuit 100 according to the present embodiment has fewer components than the electrostatic protection circuit 100 shown in the first embodiment, an increase in physique and an increase in cost are suppressed.

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

第2実施形態では、第1実施形態に係る静電気保護回路100から、第2ダイオード62、第2コンデンサ64、抵抗66、第2トランジスタ72、抵抗76,78、第2ローパスフィルタ回路91、並列配線204,206、連結配線212,214が除去された例を示した。しかしながら、第1実施形態に係る静電気保護回路100の変形例としては、上記例に限らず、例えば、図5に示す構成を採用することもできる。図5は、静電気保護回路の変形例を示す回路図である。   In the second embodiment, the second diode 62, the second capacitor 64, the resistor 66, the second transistor 72, the resistors 76 and 78, the second low-pass filter circuit 91, and the parallel wiring from the electrostatic protection circuit 100 according to the first embodiment. In the example, 204 and 206 and the connection wirings 212 and 214 are removed. However, a modified example of the electrostatic protection circuit 100 according to the first embodiment is not limited to the above example, and, for example, a configuration illustrated in FIG. 5 may be employed. FIG. 5 is a circuit diagram showing a modification of the electrostatic protection circuit.

図5に示す静電気保護回路100では、第1実施形態に係る静電気保護回路100から、第1ダイオード61、第1コンデンサ63、抵抗65、第1トランジスタ71、抵抗75,77、第1ローパスフィルタ回路90、並列配線203,205、連結配線211,213が除去されている。   In the electrostatic protection circuit 100 shown in FIG. 5, the first diode 61, the first capacitor 63, the resistor 65, the first transistor 71, the resistors 75 and 77, and the first low-pass filter circuit from the electrostatic protection circuit 100 according to the first embodiment. 90, parallel wirings 203 and 205, and connection wirings 211 and 213 are removed.

第3トランジスタ73は、第4トランジスタ74と同様に、Nチャネル型MOSFETであり、第3トランジスタ73のゲートは、第4トランジスタ74と同様にして、抵抗78を介して、第4中点P4と電気的に接続されている。この構成により、第3トランジスタ73は、第4トランジスタ74と同様の動作を行うので、周期性ノイズがパッド209,210(信号線201,202)に印加されると、第3トランジスタ73も第4トランジスタ74と共にオフ状態となる。   The third transistor 73 is an N-channel MOSFET like the fourth transistor 74, and the gate of the third transistor 73 is connected to the fourth middle point P4 via the resistor 78 in the same manner as the fourth transistor 74. Electrically connected. With this configuration, the third transistor 73 performs the same operation as that of the fourth transistor 74. Therefore, when the periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the third transistor 73 is also the fourth transistor. The transistor 74 is turned off together with the transistor 74.

これによれば、周期性ノイズがパッド209,210(信号線201,202)に印加されると、抑制回路10の駆動が、制御回路50によって強制的にオフされるので、被保護回路200を静電気放電から保護しつつ、周期性ノイズの印加によって被保護回路200が誤動作することを抑制することができる。また、第1実施形態で示した静電気保護回路100よりも構成要素が少なくなるので、体格の増大とコストの増加が抑制される。   According to this, when periodic noise is applied to the pads 209 and 210 (signal lines 201 and 202), the drive of the suppression circuit 10 is forcibly turned off by the control circuit 50. While protecting against electrostatic discharge, malfunction of the protected circuit 200 due to application of periodic noise can be suppressed. In addition, since the number of components is smaller than that of the electrostatic protection circuit 100 shown in the first embodiment, an increase in physique and an increase in cost are suppressed.

10・・・抑制回路
20・・・第1電圧変換部
30・・・放電部
50・・・制御回路
60・・・第2電圧変換部
70・・・遮断部
90,91・・・ローパスフィルタ回路
100・・・静電気保護回路
200・・・被保護回路
201,202・・・信号線
203〜208・・・並列配線
209,210・・・パッド
211〜217・・・連結配線
DESCRIPTION OF SYMBOLS 10 ... Suppression circuit 20 ... 1st voltage conversion part 30 ... Discharge part 50 ... Control circuit 60 ... 2nd voltage conversion part 70 ... Cutoff part 90, 91 ... Low pass filter Circuit 100 ... Static protection circuit 200 ... Protected circuits 201, 202 ... Signal lines 203-208 ... Parallel wiring 209,210 ... Pad 211-217 ... Connection wiring

Claims (14)

静電気放電から、被保護回路を保護する静電気保護回路であって、
前記被保護回路への前記静電気放電の印加を抑制する抑制回路と、
電圧レベルが周期的に変化する周期性ノイズが印加された際に、前記抑制回路の駆動をオフする制御回路と、を有することを特徴とする静電気保護回路。
An electrostatic protection circuit that protects a protected circuit from electrostatic discharge,
A suppression circuit for suppressing application of the electrostatic discharge to the protected circuit;
And a control circuit that turns off driving of the suppression circuit when periodic noise whose voltage level changes periodically is applied.
前記被保護回路には、複数の信号線が接続されており、
前記抑制回路は、前記信号線に印加された静電気放電を、所定電圧に変換する第1電圧変換部と、該第1電圧変換部によって変換された電圧若しくは前記静電気放電が入力されると、前記信号線に印加された静電気放電を放電する放電部と、を有し、
前記制御回路は、前記信号線に印加された周期性ノイズを、所定電圧に変換する第2電圧変換部と、該第2電圧変換部によって変換された電圧が入力されると、前記放電部を構成する素子間の電気的な接続を遮断する遮断部と、を有することを特徴とする請求項1に記載の静電気保護回路。
A plurality of signal lines are connected to the protected circuit,
The suppression circuit includes a first voltage conversion unit that converts electrostatic discharge applied to the signal line into a predetermined voltage, and the voltage converted by the first voltage conversion unit or the electrostatic discharge is input. A discharge part for discharging electrostatic discharge applied to the signal line,
The control circuit receives a second voltage conversion unit that converts periodic noise applied to the signal line into a predetermined voltage, and when the voltage converted by the second voltage conversion unit is input, The electrostatic protection circuit according to claim 1, further comprising: a blocking unit that blocks electrical connection between the constituent elements.
前記信号線として、第1信号線と、該第1信号線の電位よりも低い電位となる第2信号線と、があり、
前記第1信号線と前記第2信号線との間に複数の並列配線が電気的に接続されており、
前記第2電圧変換部は、第1並列配線に直列接続された第1ダイオードと第1コンデンサ、及び、第2並列配線に直列接続された第2ダイオードと第2コンデンサを有し、
前記遮断部は、第3並列配線に直列接続された、ゲートを有するPチャネル型の第1トランジスタと第1抵抗、第4並列配線に直列接続された、ゲートを有するNチャネル型の第2トランジスタと第2抵抗、前記放電部を構成する素子間に配置された、ゲートを有し、互いにチャネル型が異なる2つの第3トランジスタ、2つの第3トランジスタの内、Pチャネル型である第3トランジスタのゲートと、前記第1トランジスタと前記第1抵抗との間に位置する第1中点とを連結する第1連結配線に設けられた第3抵抗、及び、Nチャネル型である第3トランジスタのゲートと、前記第2トランジスタと前記第2抵抗との間に位置する第2中点とを連結する第2連結配線に設けられた第4抵抗を有し、
前記第1ダイオードのカソード電極が前記第1信号線に接続され、前記第1ダイオードのアノード電極が前記第1コンデンサの一端と接続され、
前記第2ダイオードのカソード電極が前記第2コンデンサの一端と接続され、前記第2ダイオードのアノード電極が前記第2信号線に接続され、
前記第1抵抗の一端が前記第2信号線に接続され、前記第1トランジスタのゲートが、前記第1コンデンサと前記第1ダイオードとの間に位置する第3中点と第3連結配線を介して電気的に接続され、
前記第2抵抗の一端が前記第1信号線に接続され、前記第2トランジスタのゲートが、前記第2コンデンサと前記第2ダイオードとの間に位置する第4中点と第4連結配線を介して電気的に接続されていることを特徴とする請求項2に記載の静電気保護回路。
As the signal lines, there are a first signal line and a second signal line having a potential lower than the potential of the first signal line,
A plurality of parallel wirings are electrically connected between the first signal line and the second signal line,
The second voltage conversion unit includes a first diode and a first capacitor connected in series to a first parallel wiring, and a second diode and a second capacitor connected in series to a second parallel wiring,
The blocking unit includes a P-channel first transistor having a gate connected in series to a third parallel wiring, a first resistor, and an N-channel second transistor having a gate connected in series to a fourth parallel wiring. And a second resistor, a second transistor having a gate and having a different channel type, and a third transistor having a P-channel type among the two third transistors, disposed between the elements constituting the discharge unit A third resistor provided in a first connection wiring that connects the gate of the first transistor and a first middle point located between the first transistor and the first resistor, and an N-channel third transistor A fourth resistor provided in a second connection wiring connecting the gate and a second middle point located between the second transistor and the second resistor;
A cathode electrode of the first diode is connected to the first signal line; an anode electrode of the first diode is connected to one end of the first capacitor;
A cathode electrode of the second diode is connected to one end of the second capacitor; an anode electrode of the second diode is connected to the second signal line;
One end of the first resistor is connected to the second signal line, and the gate of the first transistor is interposed between a third middle point located between the first capacitor and the first diode and a third connection wiring. Electrically connected
One end of the second resistor is connected to the first signal line, and the gate of the second transistor is connected to a fourth middle point located between the second capacitor and the second diode and a fourth connection line. The electrostatic protection circuit according to claim 2, wherein the electrostatic protection circuit is electrically connected.
前記放電部は、第5並列配線に直列接続されたnpnバイポーラトランジスタと第5抵抗、及び、第6並列配線に直列接続されたpnpバイポーラトランジスタと第6抵抗を有し、
前記npnバイポーラトランジスタのエミッタが第2信号線に接続され、前記pnpバイポーラトランジスタのエミッタが第1信号線に接続され、
前記pnpバイポーラトランジスタのベースが、前記npnバイポーラトランジスタのコレクタと前記第5抵抗の一端との間に位置する第5中点と第5連結配線を介して電気的に接続され、
前記npnバイポーラトランジスタのベースが、前記pnpバイポーラトランジスタのコレクタと前記第6抵抗の一端との間に位置する第6中点と第6連結配線を介して電気的に接続され、
Pチャネル型の前記第3トランジスタは、前記npnバイポーラトランジスタのコレクタと前記第5中点との間に設けられ、
Nチャネル型の前記第3トランジスタは、前記pnpバイポーラトランジスタのコレクタと前記第6中点との間に設けられていることを特徴とする請求項3に記載の静電気保護回路。
The discharge unit includes an npn bipolar transistor and a fifth resistor connected in series to a fifth parallel wire, and a pnp bipolar transistor and a sixth resistor connected in series to a sixth parallel wire,
The emitter of the npn bipolar transistor is connected to a second signal line, the emitter of the pnp bipolar transistor is connected to a first signal line;
A base of the pnp bipolar transistor is electrically connected to a fifth middle point located between a collector of the npn bipolar transistor and one end of the fifth resistor via a fifth connection wiring;
A base of the npn bipolar transistor is electrically connected to a sixth middle point located between a collector of the pnp bipolar transistor and one end of the sixth resistor via a sixth connection wiring;
The P-channel type third transistor is provided between a collector of the npn bipolar transistor and the fifth middle point,
4. The electrostatic protection circuit according to claim 3, wherein the N-channel third transistor is provided between a collector of the pnp bipolar transistor and the sixth middle point.
前記第2電圧変換部は、一端が前記第2信号線に接続されるように、前記第1並列配線に設けられた第7抵抗と、一端が前記第1信号線に接続されるように、前記第2並列配線に設けられた第8抵抗と、を有し、
前記第1抵抗、前記第2抵抗、前記第7抵抗、及び、前記第8抵抗それぞれの抵抗値は、前記第5抵抗と前記第6抵抗それぞれの抵抗値の和よりも大きいことを特徴とする請求項4に記載の静電気保護回路。
The second voltage converter is configured such that one end is connected to the second signal line, a seventh resistor provided in the first parallel wiring, and one end is connected to the first signal line. An eighth resistor provided in the second parallel wiring,
A resistance value of each of the first resistance, the second resistance, the seventh resistance, and the eighth resistance is greater than a sum of resistance values of the fifth resistance and the sixth resistance. The electrostatic protection circuit according to claim 4.
前記第1電圧変換部は、少なくとも1つのツェナーダイオードを有し、
該ツェナーダイオードは、前記第1信号線と前記第2信号線間の電圧が逆バイアスで印加されるように、前記第6中点と前記第1信号線とを接続する第7連結配線に設けられていることを特徴とする請求項4又は請求項5に記載の静電気保護回路。
The first voltage converter has at least one Zener diode,
The Zener diode is provided on a seventh connection wiring that connects the sixth middle point and the first signal line so that a voltage between the first signal line and the second signal line is applied with a reverse bias. The electrostatic protection circuit according to claim 4, wherein the electrostatic protection circuit is provided.
前記第3連結配線と前記第4連結配線それぞれに、ローパスフィルタ回路が設けられていることを特徴とする請求項3〜6いずれか1項に記載の静電気保護回路。   The electrostatic protection circuit according to claim 3, wherein a low-pass filter circuit is provided in each of the third connection wiring and the fourth connection wiring. 前記信号線として、第1信号線と、該第1信号線の電位よりも低い電位となる第2信号線と、があり、
前記第1信号線と前記第2信号線との間に複数の並列配線が電気的に接続されており、
前記第2電圧変換部は、第1並列配線に直列接続された第1ダイオードと第1コンデンサを有し、
前記遮断部は、第2並列配線に直列接続された、ゲートを有する第1トランジスタと第1抵抗、前記放電部を構成する素子間に配置された、ゲートを有する2つの第2トランジスタ、2つの前記第2トランジスタのゲートと、前記第1トランジスタと前記第1抵抗との間に位置する第1中点とを連結する第1連結配線に設けられた第2抵抗を有し、
前記第1抵抗の一端が前記第2信号線に接続され、前記第1トランジスタのゲートが、前記第1コンデンサと前記第1ダイオードとの間に位置する第2中点と第2連結配線を介して電気的に接続されていることを特徴とする請求項2に記載の静電気保護回路。
As the signal lines, there are a first signal line and a second signal line having a potential lower than the potential of the first signal line,
A plurality of parallel wirings are electrically connected between the first signal line and the second signal line,
The second voltage conversion unit includes a first diode and a first capacitor connected in series to a first parallel wiring,
The blocking unit includes a first transistor having a gate and a first resistor connected in series to a second parallel wiring, and two second transistors having a gate disposed between elements constituting the discharge unit, A second resistor provided in a first connection wiring that connects the gate of the second transistor and a first midpoint located between the first transistor and the first resistor;
One end of the first resistor is connected to the second signal line, and the gate of the first transistor is connected to a second middle point located between the first capacitor and the first diode and a second connection line. The electrostatic protection circuit according to claim 2, wherein the electrostatic protection circuit is electrically connected.
前記第1ダイオードのカソード電極が前記第1信号線に接続され、前記第1ダイオードのアノード電極が前記第1コンデンサの一端と接続されており、
前記第1トランジスタ及び前記第2トランジスタそれぞれは、Pチャネル型であることを特徴とする請求項8に記載の静電気保護回路。
A cathode electrode of the first diode is connected to the first signal line; an anode electrode of the first diode is connected to one end of the first capacitor;
9. The electrostatic protection circuit according to claim 8, wherein each of the first transistor and the second transistor is a P-channel type.
前記第1ダイオードのカソード電極が前記第1コンデンサの一端と接続され、前記第1ダイオードのアノード電極が前記第1信号線に接続されており、
前記第1トランジスタ及び前記第2トランジスタそれぞれは、Nチャネル型であることを特徴とする請求項8に記載の静電気保護回路。
A cathode electrode of the first diode is connected to one end of the first capacitor; an anode electrode of the first diode is connected to the first signal line;
The electrostatic protection circuit according to claim 8, wherein each of the first transistor and the second transistor is an N-channel type.
前記放電部は、第3並列配線に直列接続されたnpnバイポーラトランジスタと第3抵抗、及び、第4並列配線に直列接続されたpnpバイポーラトランジスタと第4抵抗を有し、
前記npnバイポーラトランジスタのエミッタが第2信号線に接続され、前記pnpバイポーラトランジスタのエミッタが第1信号線に接続され、
前記pnpバイポーラトランジスタのベースが、前記npnバイポーラトランジスタのコレクタと前記第3抵抗の一端との間に位置する第3中点と第3連結配線を介して電気的に接続され、
前記npnバイポーラトランジスタのベースが、前記pnpバイポーラトランジスタのコレクタと前記第4抵抗の一端との間に位置する第4中点と第4連結配線を介して電気的に接続され、
一方の前記第2トランジスタは、前記npnバイポーラトランジスタのコレクタと前記第3中点との間に設けられ、
他方の前記第2トランジスタは、前記pnpバイポーラトランジスタのコレクタと前記第4中点との間に設けられていることを特徴とする請求項8又は請求項9に記載の静電気保護回路。
The discharge unit includes an npn bipolar transistor and a third resistor connected in series to a third parallel wiring, and a pnp bipolar transistor and a fourth resistance connected in series to a fourth parallel wiring,
The emitter of the npn bipolar transistor is connected to a second signal line, the emitter of the pnp bipolar transistor is connected to a first signal line;
A base of the pnp bipolar transistor is electrically connected to a third middle point located between a collector of the npn bipolar transistor and one end of the third resistor via a third connection wiring;
A base of the npn bipolar transistor is electrically connected to a fourth middle point located between a collector of the pnp bipolar transistor and one end of the fourth resistor via a fourth connection wiring;
One of the second transistors is provided between the collector of the npn bipolar transistor and the third middle point,
10. The electrostatic protection circuit according to claim 8, wherein the other second transistor is provided between a collector of the pnp bipolar transistor and the fourth middle point.
前記第2電圧変換部は、一端が前記第2信号線に接続されるように、前記第1並列配線に設けられた第5抵抗を有し、
前記第1抵抗、及び、前記第5抵抗それぞれの抵抗値は、前記第3抵抗と前記第4抵抗それぞれの抵抗値の和よりも大きいことを特徴とする請求項11に記載の静電気保護回路。
The second voltage conversion unit has a fifth resistor provided in the first parallel wiring so that one end is connected to the second signal line.
The electrostatic protection circuit according to claim 11, wherein resistance values of the first resistor and the fifth resistor are larger than a sum of resistance values of the third resistor and the fourth resistor, respectively.
前記第1電圧変換部は、少なくとも1つのツェナーダイオードを有し、
該ツェナーダイオードは、前記第1信号線の電圧が逆バイアスで印加されるように、前記第4中点と前記第1信号線とを接続する第5連結配線に設けられていることを特徴とする請求項11又は請求項12に記載の静電気保護回路。
The first voltage converter has at least one Zener diode,
The Zener diode is provided in a fifth connection wiring that connects the fourth middle point and the first signal line so that the voltage of the first signal line is applied with a reverse bias. The electrostatic protection circuit according to claim 11 or 12.
前記第2連結配線に、ローパスフィルタ回路が設けられていることを特徴とする請求項8〜13いずれか1項に記載の静電気保護回路。   The electrostatic protection circuit according to claim 8, wherein a low-pass filter circuit is provided in the second connection wiring.
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