JP5214263B2

JP5214263B2 - ESD protection circuit

Info

Publication number: JP5214263B2
Application number: JP2008019269A
Authority: JP
Inventors: 政洋横関
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2008-01-30
Filing date: 2008-01-30
Publication date: 2013-06-19
Anticipated expiration: 2028-01-30
Also published as: JP2009182119A

Description

本発明は、半導体集積回路を静電気放電から保護する静電気放電保護回路に関する。 The present invention relates to an electrostatic discharge protection circuit for protecting a semiconductor integrated circuit from electrostatic discharge.

静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）による電荷が半導体集積回路に印加されると、その半導体集積回路内の素子が損傷を受ける可能性がある。そこで、従来より、半導体集積回路に静電気放電保護回路を備え、この静電気放電保護回路でＥＳＤによる電荷を放電することにより、その半導体集積回路内の素子を保護する技術が、例えば特許文献１に提案されている。 When a charge due to electrostatic discharge (ESD) is applied to a semiconductor integrated circuit, an element in the semiconductor integrated circuit may be damaged. Therefore, for example, Patent Document 1 proposes a technique for protecting an element in the semiconductor integrated circuit by providing an electrostatic discharge protection circuit in the semiconductor integrated circuit and discharging the charge due to ESD by the electrostatic discharge protection circuit. Has been.

図９は、特許文献１に提案された静電気放電保護回路の構成を示す図である。 FIG. 9 is a diagram showing a configuration of the electrostatic discharge protection circuit proposed in Patent Document 1. In FIG.

図９に示す静電気放電保護回路１００は、半導体集積回路に備えられており、この静電気放電保護回路１００には、図示しない直流電源が接続されることにより、それぞれ、電源電圧の電位ＶＤＤとなる第１の電源ライン１００＿１およびその電位ＶＤＤよりも低い電位ＶＳＳとなる第２の電源ライン１００＿２が備えられている。第２の電源ライン１００＿２はフレームグランドＧＮＤに接続されている。 The electrostatic discharge protection circuit 100 shown in FIG. 9 is provided in a semiconductor integrated circuit, and a DC power source (not shown) is connected to the electrostatic discharge protection circuit 100 so that the potential VDD becomes the power supply voltage potential VDD. One power supply line 100_1 and a second power supply line 100_2 having a potential VSS lower than the potential VDD are provided. The second power supply line 100_2 is connected to the frame ground GND.

また、この静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列に接続された、抵抗１０１ａおよびキャパシタ１０１ｂからなる時定数回路１０１が備えられている。 The electrostatic discharge protection circuit 100 includes a time constant circuit 101 including a resistor 101a and a capacitor 101b connected in series between the first power supply line 100_1 and the second power supply line 100_2. .

さらに、静電気放電保護回路１００には、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に接続された、比較的サイズの大きなＮチャネルトランジスタ１０２が備えられている。 Further, the electrostatic discharge protection circuit 100 includes a relatively large N-channel transistor 102 connected between the first power supply line 100_1 and the second power supply line 100_2.

また、静電気放電保護回路１００には、抵抗１０１ａとキャパシタ１０１ｂとの接続ノードと、Ｎチャネルトランジスタ１０２のゲートとの間に直列に接続された３つのインバータ１０３，１０４，１０５が備えられている。インバータ１０３は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０３ａとＮチャネルトランジスタ１０３ｂから構成されている。また、インバータ１０４は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０４ａとＮチャネルトランジスタ１０４ｂから構成されている。さらに、インバータ１０５は、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に直列接続された、Ｐチャネルトランジスタ１０５ａとＮチャネルトランジスタ１０５ｂから構成されている。 The electrostatic discharge protection circuit 100 includes three inverters 103, 104, and 105 connected in series between a connection node between the resistor 101 a and the capacitor 101 b and the gate of the N-channel transistor 102. The inverter 103 includes a P-channel transistor 103a and an N-channel transistor 103b connected in series between the first power supply line 100_1 and the second power supply line 100_2. The inverter 104 includes a P-channel transistor 104a and an N-channel transistor 104b connected in series between the first power supply line 100_1 and the second power supply line 100_2. Further, the inverter 105 includes a P-channel transistor 105a and an N-channel transistor 105b connected in series between the first power supply line 100_1 and the second power supply line 100_2.

また、静電気放電保護回路１００には、第１の電源ライン１００＿１にカソードが接続されるとともに第２の電源ライン１００＿２にアノードが接続されたダイオード１０６が備えられている。尚、このダイオード１０６の両端には、半導体集積回路を構成する内部回路（図示せず）が接続されている。 The electrostatic discharge protection circuit 100 includes a diode 106 having a cathode connected to the first power supply line 100_1 and an anode connected to the second power supply line 100_2. An internal circuit (not shown) constituting a semiconductor integrated circuit is connected to both ends of the diode 106.

先ず、この静電気放電保護回路１００における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１００＿１に所定の動作電圧が印加されており、キャパシタ１０１ｂには、抵抗１０１ａを介して所定の動作電圧分の電荷が充電されている。このため、インバータ１０３の入力側のノードは‘Ｈ’レベルにあり、次段のインバータ１０４の入力側のノードは‘Ｌ’レベルにあり、さらに次段のインバータ１０５の入力側のノードは‘Ｈ’レベルにある。従って、インバータ１０５の出力側のノードは‘Ｌ’レベルにある。即ち、Ｎチャネルトランジスタ１０２のゲートは‘Ｌ’レベルにある。このため、Ｎチャネルトランジスタ１０２はオフ状態にある。このように、図９に示す静電気放電保護回路１００では、通常動作時には第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に電流が流れない構成となっている。従って、通常動作時には、静電気放電保護回路１００は動作しない。 First, a normal operation in the electrostatic discharge protection circuit 100 will be described. During normal operation, a predetermined operating voltage is applied from the DC power source to the first power supply line 100_1, and the capacitor 101b is charged with a charge corresponding to the predetermined operating voltage via the resistor 101a. Therefore, the node on the input side of the inverter 103 is at the “H” level, the node on the input side of the inverter 104 in the next stage is at the “L” level, and the node on the input side of the inverter 105 in the next stage is “H”. 'At the level. Therefore, the node on the output side of the inverter 105 is at the “L” level. That is, the gate of the N-channel transistor 102 is at the “L” level. Therefore, the N channel transistor 102 is in an off state. As described above, the electrostatic discharge protection circuit 100 illustrated in FIG. 9 is configured such that no current flows between the first power supply line 100_1 and the second power supply line 100_2 during normal operation. Therefore, the electrostatic discharge protection circuit 100 does not operate during normal operation.

次に、半導体集積回路がＥＳＤイベントの発生を受けた場合における静電気放電保護回路１００の動作について説明する。ＥＳＤイベントは、半導体集積回路を搬送する時などに人体や搬送機器に静電気が帯電してそれが半導体集積回路内に流れることにより発生する。最初の時点では、第１の電源ライン１００＿１は、第２の電源ライン１００＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１００＿２を基準にして第１の電源ライン１００＿１に正のＥＳＤサージが印加されるものとする。このＥＳＤサージによる電荷は、抵抗１０１ａを経由してキャパシタ１０１ｂに充電される。ここで、抵抗１０１ａの抵抗値とキャパシタ１０１ｂの容量値とにより定まる時定数ＲＣの値は十分に大きく、従ってインバータ１０３の入力側のノードは、時定数ＲＣに応じた期間‘Ｌ’レベルに維持される。インバータ１０３の入力側のノードが‘Ｌ’レベルに維持された状態では、インバータ１０４，１０５を経由して、Ｎチャネルトランジスタ１０２のゲートは‘Ｈ’レベルの状態になる。従って、Ｎチャネルトランジスタ１０２はオン状態になる。このようにして、Ｎチャネルトランジスタ１０２でサージ電流を逃がして、第１の電源ライン１００＿１と第２の電源ライン１００＿２との間に高電圧が印加されることを防止することができる。尚、Ｎチャネルトランジスタ１０２のゲート電位は、ＥＳＤサージとともに低下する。 Next, the operation of the electrostatic discharge protection circuit 100 when the semiconductor integrated circuit receives an ESD event will be described. An ESD event occurs when static electricity is charged on a human body or a transport device when the semiconductor integrated circuit is transported and flows into the semiconductor integrated circuit. At the first time, the first power supply line 100_1 is equipotential with the second power supply line 100_2. Here, it is assumed that a positive ESD surge is applied to the first power supply line 100_1 with respect to the second power supply line 100_2 as an ESD event. The charge due to the ESD surge is charged in the capacitor 101b via the resistor 101a. Here, the value of the time constant RC determined by the resistance value of the resistor 101a and the capacitance value of the capacitor 101b is sufficiently large. Therefore, the node on the input side of the inverter 103 is maintained at the 'L' level for a period corresponding to the time constant RC. Is done. In a state where the node on the input side of the inverter 103 is maintained at the “L” level, the gate of the N-channel transistor 102 is set to the “H” level via the inverters 104 and 105. Accordingly, the N-channel transistor 102 is turned on. In this manner, a surge current can be released by the N-channel transistor 102 and high voltage can be prevented from being applied between the first power supply line 100_1 and the second power supply line 100_2. Note that the gate potential of the N-channel transistor 102 decreases with the ESD surge.

一方、ＥＳＤイベントとして、第１の電源ライン１００＿１を基準にして第２の電源ライン１００＿２に正のＥＳＤサージが印加された場合、このＥＳＤサージによる電荷は、ダイオード１０６を経由して第１の電源ライン１００＿１に流れる。このようにして、ダイオード１０６でサージ電流を逃がして、第２の電源ライン１００＿２と第１の電源ライン１００＿１との間に高電圧が印加されることを防止することができる。
米国特許出願公開第２００６／００３９０９３号明細書 On the other hand, when a positive ESD surge is applied to the second power supply line 100_2 with respect to the first power supply line 100_1 as an ESD event, the charge due to the ESD surge is transferred to the first power supply via the diode 106. Flows to line 100_1. In this manner, the surge current can be released by the diode 106, and a high voltage can be prevented from being applied between the second power supply line 100_2 and the first power supply line 100_1.
US Patent Application Publication No. 2006/0039093

従来の、上述した特許文献１に提案された静電気放電保護回路に代表される静電気放電保護回路において、ＥＳＤイベントを検出するための時定数回路は、１０μＳオーダーの大きな時定数を必要とする。このため、静電気放電保護回路内において、時定数回路を構成する抵抗およびキャパシタの占める回路面積は大きい。静電気放電保護回路は、通常、半導体集積回路のＩ／Ｏ領域に形成される。また、一般に、Ｉ／Ｏ領域において、上記キャパシタの占める回路面積は大きく、半導体集積回路全体でこのキャパシタが占有する回路面積の割合は、半導体集積回路の回路規模が増大するほど大きくなる。 In a conventional electrostatic discharge protection circuit typified by the electrostatic discharge protection circuit proposed in Patent Document 1 described above, a time constant circuit for detecting an ESD event requires a large time constant on the order of 10 μS. For this reason, the circuit area occupied by the resistors and capacitors constituting the time constant circuit in the electrostatic discharge protection circuit is large. The electrostatic discharge protection circuit is usually formed in the I / O region of the semiconductor integrated circuit. In general, in the I / O region, the circuit area occupied by the capacitor is large, and the ratio of the circuit area occupied by the capacitor in the entire semiconductor integrated circuit increases as the circuit scale of the semiconductor integrated circuit increases.

近年、半導体集積回路の益々の多機能化および高集積化に伴い、半導体集積回路の回路規模も益々増大する傾向にある。従って、半導体集積回路において、ＥＳＤイベントを検出するためのキャパシタが占有する回路面積の割合も益々大きくなる傾向にある。しかし、従来の静電気放電保護回路では、上記キャパシタが、半導体集積回路の、ＥＳＤイベントの検出以外の何らかの回路性能を高めるために寄与するものではないという問題がある。 In recent years, the circuit scale of a semiconductor integrated circuit tends to increase more and more as the semiconductor integrated circuit becomes more multifunctional and highly integrated. Therefore, in the semiconductor integrated circuit, the ratio of the circuit area occupied by the capacitor for detecting the ESD event tends to increase more and more. However, in the conventional electrostatic discharge protection circuit, there is a problem that the capacitor does not contribute to improving some circuit performance of the semiconductor integrated circuit other than the detection of the ESD event.

本発明は、上記事情に鑑み、静電気放電による電荷を十分に放電させることができるとともに、通常動作時においてノイズを除去することができる静電気放電保護回路を提供することを目的とする。 In view of the above circumstances, an object of the present invention is to provide an electrostatic discharge protection circuit that can sufficiently discharge electric charges due to electrostatic discharge and that can remove noise during normal operation.

上記目的を達成する本発明の静電気放電保護回路は、
直流電源が接続されることにより、それぞれ、所定の第１の電位となる第１の電源ラインおよびその第１の電位よりも低い第２の電位となる第２の電源ラインと、
上記第１の電源ラインと上記第２の電源ラインとの間に直列に接続された、第１の電源ライン側のキャパシタ、および第２の電源ライン側の、負の閾値電圧を有する第１のＮチャネルトランジスタからなる時定数回路と、
入力側が上記キャパシタと上記第１のＮチャネルトランジスタとの接続ノードに接続され、出力側が上記第１のＮチャネルトランジスタのゲートに接続されたインバータと、
上記第１の電源ラインと上記第２の電源ラインとの間に接続され、ゲートが、上記キャパシタと上記第１のＮチャネルトランジスタとの接続ノードに間接的に接続されその接続ノードの電位の上昇によるそのゲートの電位上昇を受けて導通する第２のＮチャネルトランジスタとを備えたことを特徴とする。 The electrostatic discharge protection circuit of the present invention that achieves the above object is as follows.
By connecting the DC power supply, a first power supply line having a predetermined first potential and a second power supply line having a second potential lower than the first potential,
A capacitor on the first power supply line side connected in series between the first power supply line and the second power supply line and a first threshold voltage having a negative threshold voltage on the second power supply line side A time constant circuit composed of an N-channel transistor;
An inverter having an input side connected to a connection node between the capacitor and the first N-channel transistor, and an output side connected to a gate of the first N-channel transistor;
Connected between the first power supply line and the second power supply line, the gate is indirectly connected to the connection node between the capacitor and the first N-channel transistor, and the potential of the connection node is increased. And a second N-channel transistor that conducts in response to a rise in the potential of its gate.

本発明の静電気放電保護回路は、ＥＳＤイベントの発生を受けた場合は、キャパシタと負の閾値を有する第１のＮチャネルトランジスタの接続ノードの電位が急上昇し、インバータから‘Ｌ’レベルが出力される。この‘Ｌ’レベルは第１のＮチャネルトランジスタのゲートに入力される。このため、第１のＮチャネルトランジスタのオン抵抗の値は大きく、従って第１のＮチャネルトランジスタは、キャパシタとともにＣＲ時定数回路を構成する高抵抗の役割りを担うこととなる。また、この‘Ｌ’レベルは間接的に第２のＮチャネルトランジスタのゲートに入力され、これにより第２のＮチャネルトランジスタがオン状態になり、ＥＳＤイベントによるサージ電流を逃がすことができる。このように、本発明では、キャパシタが有する値とＮチャネルトランジスタが有するオン抵抗の値（‘Ｌ’レベルの入力により、例えば数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけＮチャネルトランジスタがオン状態になる。従って、ＥＳＤイベントによるサージ電流を十分に放電することができる。 In the electrostatic discharge protection circuit according to the present invention, when an ESD event occurs, the potential of the connection node of the capacitor and the first N-channel transistor having a negative threshold rises rapidly, and the 'L' level is output from the inverter. The This 'L' level is input to the gate of the first N-channel transistor. For this reason, the value of the on-resistance of the first N-channel transistor is large, and therefore, the first N-channel transistor plays a role of a high resistance that constitutes a CR time constant circuit together with the capacitor. Further, this 'L' level is indirectly input to the gate of the second N-channel transistor, whereby the second N-channel transistor is turned on and the surge current due to the ESD event can be released. As described above, according to the present invention, the time constant CR determined by the product of the value of the capacitor and the value of the on-resistance of the N-channel transistor (for example, on the order of several MΩ by the input of the “L” level). The N-channel transistor is turned on for a time corresponding to the value. Therefore, the surge current due to the ESD event can be sufficiently discharged.

また、本発明の静電気放電保護回路は、通常動作時には、キャパシタと第１のＮチャネルトランジスタの接続ノードは‘Ｌ’レベルにあるため、インバータから‘Ｈ’レベルが出力されている。この‘Ｈ’レベルは、第１のＮチャネルトランジスタのゲートに入力される。即ち、第１のＮチャネルトランジスタのゲートは、インバータからの‘Ｈ’レベルのフィードバックを受け、所定の動作電圧（電源電圧）に保持される。このため、第１のＮチャネルトランジスタは例えば１００Ωオーダーの小さなオン抵抗値を持つこととなり、従って接続ノードは‘Ｌ’レベルに維持される。この‘Ｌ’レベルは、間接的に第２のＮチャネルトランジスタのゲートに入力されるため、第２のＮチャネルトランジスタは非導通状態にとどまる。 Further, in the electrostatic discharge protection circuit of the present invention, during normal operation, the connection node between the capacitor and the first N-channel transistor is at the “L” level, so that the inverter outputs the “H” level. This 'H' level is input to the gate of the first N-channel transistor. That is, the gate of the first N-channel transistor receives the 'H' level feedback from the inverter and is held at a predetermined operating voltage (power supply voltage). For this reason, the first N-channel transistor has a small on-resistance value on the order of, for example, 100Ω, and therefore the connection node is maintained at the “L” level. Since this 'L' level is indirectly input to the gate of the second N-channel transistor, the second N-channel transistor remains in a non-conductive state.

このように、通常動作時には、時定数回路を構成する第１のＮチャネルトランジスタは小さなオン抵抗値を有することとなる。このため、通常動作時には、第１のＮチャネルトランジスタと直列に接続されたキャパシタをデカップリングキャパシタとして機能させることができ、本発明の静電気放電保護回路に電源ノイズやグラウンドノイズを除去する役割りを担わせることができる。 Thus, during normal operation, the first N-channel transistor constituting the time constant circuit has a small on-resistance value. Therefore, during normal operation, the capacitor connected in series with the first N-channel transistor can function as a decoupling capacitor, and the electrostatic discharge protection circuit of the present invention plays a role of removing power supply noise and ground noise. You can carry it.

従って、本発明の静電気放電保護回路では、静電気放電による電荷を十分に放電させることができるとともに、通常動作時において電源ノイズやグラウンドノイズを除去することができる。 Therefore, the electrostatic discharge protection circuit of the present invention can sufficiently discharge electric charges due to electrostatic discharge, and can eliminate power supply noise and ground noise during normal operation.

ここで、上記インバータの出力を入力とする第２のインバータを備え、その第２のインバータの出力と上記第２のＮチャネルトランジスタのゲートとが接続されてなることも好ましい。 Here, it is also preferable that a second inverter having the output of the inverter as an input is provided, and the output of the second inverter and the gate of the second N-channel transistor are connected.

このようにすると、簡単な回路構成で、第２のＮチャネルトランジスタを、ＥＳＤイベントの発生を受けた場合にはオン状態に、また通常動作時にはオフ状態にすることができる。 In this way, with a simple circuit configuration, the second N-channel transistor can be turned on when an ESD event occurs, and can be turned off during normal operation.

また、上記第１の電源ラインにカソードが接続され上記第２の電源ラインにアノードが接続されたダイオードを備えたことも好ましい態様である。 It is also preferable that a diode having a cathode connected to the first power supply line and an anode connected to the second power supply line is provided.

このようにすると、ＥＳＤイベントとして、第１の電源ラインを基準にして第２の電源ラインに正のＥＳＤサージが印加された場合に、このＥＳＤサージによる電荷を、このダイオードを経由して第１の電源ラインに流すことができる。従って、第２の電源ラインと第１の電源ラインとの間に高電圧が印加されることを防止することができる。 In this case, when a positive ESD surge is applied to the second power supply line with respect to the first power supply line as an ESD event, the charge due to the ESD surge is transferred to the first via the diode. Can flow through the power line. Therefore, it is possible to prevent a high voltage from being applied between the second power supply line and the first power supply line.

本発明の静電気放電保護回路によれば、静電気放電による電荷を十分に放電させることができるとともに、通常動作時においてノイズを除去することができる。 According to the electrostatic discharge protection circuit of the present invention, electric charges due to electrostatic discharge can be sufficiently discharged, and noise can be removed during normal operation.

以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.

図１は、本発明の一実施形態の静電気放電保護回路の構成を示す図である。 FIG. 1 is a diagram showing a configuration of an electrostatic discharge protection circuit according to an embodiment of the present invention.

図１に示す静電気放電保護回路１０は、半導体集積回路に備えられており、この静電気放電保護回路１０には、図示しない直流電源が接続されることにより、それぞれ、所定の第１の電位ＶＤＤとなる第１の電源ライン１０＿１および第１の電位ＶＤＤよりも低い第２の電位ＶＳＳとなる第２の電源ライン１０＿２が備えられている。 The electrostatic discharge protection circuit 10 shown in FIG. 1 is provided in a semiconductor integrated circuit, and a DC power source (not shown) is connected to the electrostatic discharge protection circuit 10 so that a predetermined first potential VDD and The first power supply line 10_1 and the second power supply line 10_2 having the second potential VSS lower than the first potential VDD are provided.

また、静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に接続された時定数回路１１が備えられている。時定数回路１１は、第１の電源ライン１０＿１側のキャパシタ１１ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１１ｂ（本発明にいう第１のＮチャネルトランジスタの一例に相当）から構成されている。ここで、キャパシタ１１ａの値は数ｐＦのオーダーである。また、Ｎチャネルトランジスタ１１ｂは、負の閾値電圧を有する。 In addition, the electrostatic discharge protection circuit 10 includes a time constant circuit 11 connected between the first power supply line 10_1 and the second power supply line 10_2. The time constant circuit 11 includes a capacitor 11a on the first power supply line 10_1 side and an N channel transistor 11b on the second power supply line 10_2 side (corresponding to an example of the first N channel transistor in the present invention). Yes. Here, the value of the capacitor 11a is on the order of several pF. N channel transistor 11b has a negative threshold voltage.

さらに、静電気放電保護回路１０には、入力側がキャパシタ１１ａと第１のＮチャネルトランジスタ１１ｂの接続ノードＡに接続され、出力側が第１のＮチャネルトランジスタ１１ｂのゲートに接続されたインバータ１２が備えられている。このインバータ１２は、第１の電源ライン１０＿１側のＰチャネルトランジスタ１２ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１２ｂから構成されている。 Further, the electrostatic discharge protection circuit 10 includes an inverter 12 whose input side is connected to the connection node A of the capacitor 11a and the first N-channel transistor 11b and whose output side is connected to the gate of the first N-channel transistor 11b. ing. The inverter 12 includes a P-channel transistor 12a on the first power supply line 10_1 side and an N-channel transistor 12b on the second power supply line 10_2 side.

また、静電気放電保護回路１０には、インバータ１２の出力を入力とするインバータ１３（本発明にいう第２のインバータの一例に相当）が備えられている。このインバータ１３は、第１の電源ライン１０＿１側のＰチャネルトランジスタ１３ａ、および第２の電源ライン１０＿２側のＮチャネルトランジスタ１３ｂから構成されている。 Further, the electrostatic discharge protection circuit 10 is provided with an inverter 13 (corresponding to an example of a second inverter in the present invention) that receives the output of the inverter 12 as an input. The inverter 13 includes a P-channel transistor 13a on the first power supply line 10_1 side and an N-channel transistor 13b on the second power supply line 10_2 side.

さらに、静電気放電保護回路１０には、第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に接続されたＮチャネルトランジスタ１４（本発明いう第２のＮチャネルトランジスタの一例に相当）が備えられている。このＮチャネルトランジスタ１４のゲートは、インバータ１３の出力に接続されている。 Further, the electrostatic discharge protection circuit 10 includes an N-channel transistor 14 (corresponding to an example of the second N-channel transistor in the present invention) connected between the first power supply line 10_1 and the second power supply line 10_2. Is provided. The gate of the N-channel transistor 14 is connected to the output of the inverter 13.

また、静電気放電保護回路１０には、第１の電源ライン１０＿１にカソードが接続され第２の電源ライン１０＿２にアノードが接続されたダイオード１５が備えられている。 The electrostatic discharge protection circuit 10 includes a diode 15 having a cathode connected to the first power supply line 10_1 and an anode connected to the second power supply line 10_2.

先ず、ＥＳＤイベントの発生を受けた場合における静電気放電保護回路１０の動作について説明する。最初の時点では、第１の電源ライン１０＿１は、第２の電源ライン１０＿２と等電位にある。ここで、ＥＳＤイベントとして、第２の電源ライン１０＿２を基準にして第１の電源ライン１０＿１に正のＥＳＤサージが印加されるものとする。すると、キャパシタ１１ａとＮチャネルトランジスタ１１ｂの接続ノードＡの電位が急上昇し、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂのゲートがともに‘Ｈ’レベルになる。従って、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂはオフ状態，オン状態になる。従って、インバータ１２から‘Ｌ’レベルが出力される。この‘Ｌ’レベルは、負の閾値を有するＮチャネルトランジスタ１１ｂのゲートに入力される。このため、Ｎチャネルトランジスタ１１ｂのオン抵抗の値は大きく、従ってこのＮチャネルトランジスタ１１ｂは、キャパシタ１１ａとともにＣＲ時定数回路を構成する高抵抗の役割りを担うこととなる。 First, the operation of the electrostatic discharge protection circuit 10 when an ESD event is generated will be described. At the first time, the first power supply line 10_1 is equipotential with the second power supply line 10_2. Here, it is assumed that a positive ESD surge is applied to the first power supply line 10_1 with respect to the second power supply line 10_2 as an ESD event. Then, the potential of the connection node A between the capacitor 11a and the N-channel transistor 11b rises rapidly, and the gates of the P-channel transistor 12a and the N-channel transistor 12b are both set to the “H” level. Accordingly, the P-channel transistor 12a and the N-channel transistor 12b are turned off and on. Therefore, the ‘L’ level is output from the inverter 12. This 'L' level is input to the gate of the N-channel transistor 11b having a negative threshold. For this reason, the on-resistance value of the N-channel transistor 11b is large. Therefore, the N-channel transistor 11b plays a role of a high resistance that constitutes a CR time constant circuit together with the capacitor 11a.

また、インバータ１２から出力されている‘Ｌ’レベルはＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂのゲートに入力されているため、これらＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂは、それぞれ、オン状態，オフ状態になる。従って、インバータ１３からは‘Ｈ’レベルが出力される。この‘Ｈ’レベルはＮチャネルトランジスタ１４のゲートに入力される。従って、Ｎチャネルトランジスタ１４がオン状態になり、これによりＥＳＤイベントによるサージ電流を逃がすことができる。このように、本実施形態では、キャパシタ１１ａが有する値（数ｐＦのオーダーの値）とＮチャネルトランジスタ１１ｂが有するオン抵抗の値（‘Ｌ’レベルの入力により数ＭΩのオーダーの値）との積で決定される時定数ＣＲの値に対応する時間だけサージ印加ノード（ＶＤＤ）と等しい電圧レベルを保持する‘Ｈ’レベルのトリガ信号が、上記接続ノードＡに現われ、このトリガ信号が、その接続ノードＡとＮチャネルトランジスタ１４のゲートとの間に直列接続された２つのインバータ１２，１３を経由して、Ｎチャネルトランジスタ１４をオン状態にしてＥＳＤイベントによるサージ電流をグラウンドに放電する。この時、Ｎチャネルトランジスタ１１ｂのゲートがインバータ１２の出力ノードＢにおける電位（‘Ｌ’レベル）のフィードバックを受け、グラウンドレベルに保持されることにより、Ｎチャネルトランジスタ１１ｂは数ＭΩオーダーのオン抵抗値を持つため、時定数回路１１が有する時定数は数μＳオーダーとなり、従ってＥＳＤサージを十分にグラウンドへと放電することができる。 Further, since the 'L' level output from the inverter 12 is input to the gates of the P-channel transistor 13a and the N-channel transistor 13b, the P-channel transistor 13a and the N-channel transistor 13b are turned on and off, respectively. It becomes a state. Accordingly, the inverter 13 outputs the “H” level. This 'H' level is input to the gate of the N-channel transistor 14. Therefore, the N-channel transistor 14 is turned on, and thereby a surge current due to an ESD event can be released. As described above, in the present embodiment, the value of the capacitor 11a (a value on the order of several pF) and the value of the on-resistance of the N-channel transistor 11b (a value on the order of several MΩ due to the input of the 'L' level). An 'H' level trigger signal that holds a voltage level equal to the surge application node (VDD) for a time corresponding to the value of the time constant CR determined by the product appears at the connection node A, and this trigger signal is Via the two inverters 12 and 13 connected in series between the connection node A and the gate of the N-channel transistor 14, the N-channel transistor 14 is turned on to discharge a surge current due to an ESD event to the ground. At this time, the gate of the N-channel transistor 11b receives the feedback of the potential ('L' level) at the output node B of the inverter 12 and is held at the ground level, so that the N-channel transistor 11b has an on-resistance value on the order of several MΩ. Therefore, the time constant of the time constant circuit 11 is on the order of several microseconds, and therefore the ESD surge can be sufficiently discharged to the ground.

次に、静電気放電保護回路１０における通常の動作について説明する。通常動作時には、直流電源から第１の電源ライン１０＿１に所定の動作電圧が印加されている。ここで、直流電圧である動作電圧はキャパシタ１１ａにより遮断されており、従ってキャパシタ１１ａとＮチャネルトランジスタ１１ｂの接続ノードＡは‘Ｌ’レベルにある。このため、Ｐチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂのゲートはともに‘Ｌ’レベルにあり、これらＰチャネルトランジスタ１２ａ，Ｎチャネルトランジスタ１２ｂは、それぞれ、オン状態，オフ状態にある。従って、インバータ１２から‘Ｈ’レベルが出力されている。この‘Ｈ’レベルは、負の閾値電圧を有するＮチャネルトランジスタ１１ｂのゲートに入力されている。即ち、Ｎチャネルトランジスタ１１ｂのゲートはインバータ１２の出力ノードＢにおける電位（‘Ｈ’レベル）のフィードバックを受け、所定の動作電圧（電源電圧）に保持されている。このため、Ｎチャネルトランジスタ１１ｂは１００Ωオーダーの小さなオン抵抗値を持つこととなり、従って接続ノードＡは‘Ｌ’レベルに維持される。 Next, normal operation in the electrostatic discharge protection circuit 10 will be described. During normal operation, a predetermined operating voltage is applied from the DC power supply to the first power supply line 10_1. Here, the operating voltage, which is a DC voltage, is cut off by the capacitor 11a, and therefore the connection node A between the capacitor 11a and the N-channel transistor 11b is at the 'L' level. Therefore, the gates of the P-channel transistor 12a and the N-channel transistor 12b are both at the 'L' level, and the P-channel transistor 12a and the N-channel transistor 12b are in the on state and the off state, respectively. Accordingly, the inverter 12 outputs the “H” level. This 'H' level is input to the gate of the N-channel transistor 11b having a negative threshold voltage. In other words, the gate of the N-channel transistor 11b receives the feedback of the potential ('H' level) at the output node B of the inverter 12 and is held at a predetermined operating voltage (power supply voltage). Therefore, the N-channel transistor 11b has a small on-resistance value on the order of 100Ω, and therefore the connection node A is maintained at the “L” level.

また、インバータ１２から出力されている‘Ｈ’レベルがＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂのゲートに入力されているため、これらＰチャネルトランジスタ１３ａ，Ｎチャネルトランジスタ１３ｂは、それぞれ、オフ状態，オン状態にある。従って、インバータ１３から‘Ｌ’レベルが出力されている。この‘Ｌ’レベルがＮチャネルトランジスタ１４のゲートに入力されているため、Ｎチャネルトランジスタ１４はオフ状態にある。また、ダイオード１５は、第１の電源ライン１０＿１に所定の動作電圧が印加されている状態では非導通状態にとどまる。このように、図１に示す静電気放電保護回路１０では、通常動作時には第１の電源ライン１０＿１と第２の電源ライン１０＿２との間に電流が流れない構成となっている。 Further, since the “H” level output from the inverter 12 is input to the gates of the P-channel transistor 13a and the N-channel transistor 13b, the P-channel transistor 13a and the N-channel transistor 13b are turned off and on, respectively. Is in a state. Therefore, the ‘L’ level is output from the inverter 13. Since this ‘L’ level is input to the gate of the N-channel transistor 14, the N-channel transistor 14 is in an OFF state. Further, the diode 15 remains in a non-conductive state when a predetermined operating voltage is applied to the first power supply line 10_1. As described above, the electrostatic discharge protection circuit 10 shown in FIG. 1 is configured such that no current flows between the first power supply line 10_1 and the second power supply line 10_2 during normal operation.

ここで、上述したように、通常動作時には、時定数回路１１を構成するＮチャネルトランジスタ１１ｂは１００Ωオーダーの小さなオン抵抗値を有する。このため、通常動作時において、Ｎチャネルトランジスタ１１ｂと直列に接続されたキャパシタ１１ａをデカップリングキャパシタとして機能させることができ、本実施形態の静電気放電保護回路１０に電源ノイズやグラウンドノイズを除去する役割りを担わせることができる。従って、本実施形態の静電気放電保護回路１０では、静電気放電による電荷を十分に放電させることができるとともに、通常動作時において電源ノイズやグラウンドノイズを除去することができる。 Here, as described above, during normal operation, the N-channel transistor 11b constituting the time constant circuit 11 has a small on-resistance value on the order of 100Ω. Therefore, during normal operation, the capacitor 11a connected in series with the N-channel transistor 11b can function as a decoupling capacitor, and the electrostatic discharge protection circuit 10 of the present embodiment has a role of removing power supply noise and ground noise. Can be carried. Therefore, the electrostatic discharge protection circuit 10 of the present embodiment can sufficiently discharge electric charges due to electrostatic discharge, and can remove power supply noise and ground noise during normal operation.

次に、本実施形態の静電気放電保護回路１０の、通常動作時におけるノイズ除去効果を確認するために、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００（図９参照）とに対して、回路シミュレータを用いた解析を行なった。 Next, in order to confirm the noise removal effect during normal operation of the electrostatic discharge protection circuit 10 of the present embodiment, the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100 (see FIG. 9) On the other hand, an analysis using a circuit simulator was performed.

図２は、回路シミュレータで発生させたノイズを、本実施形態の静電気放電保護回路および従来の静電気放電保護回路に印加する様子を示した図である。 FIG. 2 is a diagram showing a state in which noise generated by the circuit simulator is applied to the electrostatic discharge protection circuit of the present embodiment and the conventional electrostatic discharge protection circuit.

図２（ａ）には、本実施形態の静電気放電保護回路１０に対して、回路シミュレータで発生させた電源ノイズやグラウンドノイズを印加する様子が示されている。また、図２（ｂ）には、従来の静電気放電保護回路１００に対して、回路シミュレータで発生させた電源ノイズやグラウンドノイズを印加する様子が示されている。 FIG. 2A shows a state in which power supply noise and ground noise generated by a circuit simulator are applied to the electrostatic discharge protection circuit 10 of the present embodiment. FIG. 2B shows a state in which power supply noise and ground noise generated by a circuit simulator are applied to the conventional electrostatic discharge protection circuit 100.

図２（ａ）に示す静電気放電保護回路１０には、回路シミュレータを構成するインバータ２１＿１，２１＿２，…，２１＿ｎが直列に接続されている。また、電源端子２２と静電気放電保護回路１０との間にはインダクタンス２３が配備されるとともに、グラウンド端子２４と静電気放電保護回路１０との間にはインダクタンス２５が配備されている。ここで、インダクタンス２３，２５は、ボンディングワイヤに寄生するインダクタンスを模した１０ｎＨのインダクタンスである。また、電源端子２２には電源電圧ＶＤＤとして１．０Ｖが印加され、グラウンド端子２４はグラウンドＧＮＤに設置される。 In the electrostatic discharge protection circuit 10 shown in FIG. 2A, inverters 21_1, 21_2,..., 21_n constituting a circuit simulator are connected in series. An inductance 23 is provided between the power supply terminal 22 and the electrostatic discharge protection circuit 10, and an inductance 25 is provided between the ground terminal 24 and the electrostatic discharge protection circuit 10. Here, the inductances 23 and 25 are 10 nH inductances imitating inductance parasitic on the bonding wire. Further, 1.0 V is applied to the power supply terminal 22 as the power supply voltage VDD, and the ground terminal 24 is installed at the ground GND.

図２（ａ）に示す静電気放電保護回路１０を備えた半導体集積回路において、その内部回路が通常動作時に発生するノイズとして、それぞれ、１ＭＨｚ，１０ＭＨｚ，１００ＭＨｚの周波数を有するクロックＣＬＫでインバータ２１＿１，２１＿２，…，２１＿ｎをスイッチング動作させることにより、電源電圧ＶＤＤ側のノードＮ１とグラウンドＧＮＤ側のノードＮ２との間に発生するノイズでモデル化している。 In the semiconductor integrated circuit provided with the electrostatic discharge protection circuit 10 shown in FIG. 2A, the inverters 21_1 and 21_2 are supplied with clocks CLK having frequencies of 1 MHz, 10 MHz, and 100 MHz, respectively, as noise generated in the internal circuit during normal operation. ,..., 21_n are modeled by noise generated between the node N1 on the power supply voltage VDD side and the node N2 on the ground GND side by performing a switching operation.

また、図２（ｂ）に示す従来の静電気放電保護回路１００についても、図２（ａ）に示す静電気放電保護回路１０と同様にして、１ＭＨｚ，１０ＭＨｚ，１００ＭＨｚの周波数を有するクロックＣＬＫでインバータ２１＿１，２１＿２，…，２１＿ｎをスイッチング動作させることにより、ノードＮ１とノードＮ２との間に発生するノイズでモデル化している。ここで、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路とに対して、回路シミュレータを用いて解析を行なった結果を、図３，図４，図５に示す。 Further, the conventional electrostatic discharge protection circuit 100 shown in FIG. 2B is also the inverter 21_1 with the clock CLK having the frequencies of 1 MHz, 10 MHz, and 100 MHz, similarly to the electrostatic discharge protection circuit 10 shown in FIG. , 21_2,..., 21_n are modeled by noise generated between the node N1 and the node N2. Here, FIG. 3, FIG. 4 and FIG. 5 show the results of analysis using the circuit simulator for the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit.

図３は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。 FIG. 3 is a diagram showing response waveforms to noise generated by the clock CLK having a frequency of 1 MHz in both the electrostatic discharge protection circuit of the present embodiment and the conventional electrostatic discharge protection circuit.

図３に示す縦軸は、電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０におけるノードＮ１，Ｎ２間の電位差および従来の静電気放電保護回路１００におけるノードＮ１，Ｎ２間の電位差を示す。また、横軸は時間を示す。 The vertical axis | shaft shown in FIG. 3 shows voltage (V). Specifically, a potential difference between the nodes N1 and N2 in the electrostatic discharge protection circuit 10 of the present embodiment and a potential difference between the nodes N1 and N2 in the conventional electrostatic discharge protection circuit 100 are shown. The horizontal axis indicates time.

図３には、本実施形態の静電気放電保護回路１０の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａが示されている。また、従来の静電気放電保護回路１００の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。 FIG. 3 shows a response waveform A with respect to noise generated by the clock CLK having a frequency of 1 MHz in the electrostatic discharge protection circuit 10 of the present embodiment. In addition, a response waveform B with respect to noise generated by the clock CLK having a frequency of 1 MHz in the conventional electrostatic discharge protection circuit 100 is also shown.

波形Ａでは、その波形Ａで表わされるノイズのピーク電圧値は０．９６Ｖから１．０５Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．９３Ｖから１．０７Ｖまでの大きな範囲内になっている。また、波形Ａでは、各時間それぞれにおいて、ノイズは速やかに減衰している。一方、波形Ｂでは、ノイズは緩やかに減衰している。 In the waveform A, the peak voltage value of the noise represented by the waveform A is within a small range from 0.96V to 1.05V. On the other hand, in the waveform B, the peak voltage value of noise is in a large range from 0.93V to 1.07V. In the waveform A, the noise is rapidly attenuated at each time. On the other hand, in the waveform B, the noise is gradually attenuated.

図４は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。 FIG. 4 is a diagram showing response waveforms to noise generated by the clock CLK having a frequency of 10 MHz in both the electrostatic discharge protection circuit of the present embodiment and the conventional electrostatic discharge protection circuit.

図４には、本実施形態の静電気放電保護回路１０の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａ（電圧１Ｖの近傍における波形）が示されている。また、従来の静電気放電保護回路１００の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。 FIG. 4 shows a response waveform A (a waveform in the vicinity of a voltage of 1 V) with respect to noise generated by the clock CLK having a frequency of 10 MHz in the electrostatic discharge protection circuit 10 of the present embodiment. In addition, a response waveform B with respect to noise generated by the clock CLK having a frequency of 10 MHz in the conventional electrostatic discharge protection circuit 100 is also shown.

波形Ａでは、ノイズのピーク電圧値は０．９７Ｖから１．０２Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．９４Ｖから１．０６Ｖまでの大きな範囲内になっている。また、波形Ａでは、各時間それぞれにおいて、ノイズは速やかに減衰している。一方、波形Ｂでは、ノイズの減衰は緩やかであり、また十分に減衰する前に次の時間で発生したノイズが重畳している。 In the waveform A, the peak voltage value of noise is within a small range from 0.97V to 1.02V. On the other hand, in the waveform B, the peak voltage value of noise is in a large range from 0.94V to 1.06V. In the waveform A, the noise is rapidly attenuated at each time. On the other hand, in the waveform B, the attenuation of the noise is moderate, and the noise generated at the next time is superimposed before it sufficiently attenuates.

図５は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。 FIG. 5 is a diagram showing response waveforms to noise generated by the clock CLK having a frequency of 100 MHz in both the electrostatic discharge protection circuit of the present embodiment and the conventional electrostatic discharge protection circuit.

図５には、本実施形態の静電気放電保護回路１０の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ａが示されている。また、従来の静電気放電保護回路１００の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形Ｂも示されている。 FIG. 5 shows a response waveform A to the noise generated by the clock CLK having a frequency of 100 MHz in the electrostatic discharge protection circuit 10 of the present embodiment. In addition, a response waveform B with respect to noise generated by the clock CLK having a frequency of 100 MHz in the conventional electrostatic discharge protection circuit 100 is also shown.

波形Ａでは、ノイズのピーク電圧値は０．９５Ｖから１．０５Ｖまでの小さな範囲内に収まっている。一方、波形Ｂでは、ノイズのピーク電圧値は０．８Ｖから１．２Ｖまでの大きな範囲内になっている。 In the waveform A, the noise peak voltage value is within a small range from 0.95V to 1.05V. On the other hand, in the waveform B, the peak voltage value of noise is in a large range from 0.8V to 1.2V.

図３，図４，図５から明らかなように、本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、通常動作時において、ノードＮ１，Ｎ２（電源電圧ＶＤＤ側，グラウンドＧＮＤ側）間に発生するノイズのピーク電圧値が小さく抑えられている。また、ノイズ自体も速やかに減衰している。 As apparent from FIGS. 3, 4, and 5, the electrostatic discharge protection circuit 10 according to the present embodiment is compared with the conventional electrostatic discharge protection circuit 100 during the normal operation. , Ground GND side), the peak voltage value of noise generated is suppressed small. Also, the noise itself is quickly attenuated.

さらに、本実施形態の静電気放電保護回路１０の、ＥＳＤイベント時における効果を確認するために、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００（図９参照）とに対して、回路シミュレーションの１つであるＳＰＩＣＥ（ＳｉｍｕｌａｔｉｏｎＰｒｏｇｒａｍｗｉｔｈＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＥｍｐｈａｓｉｓ）シミュレーションを用いた解析を行なった。 Furthermore, in order to confirm the effect of the electrostatic discharge protection circuit 10 of the present embodiment at the time of an ESD event, the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100 (see FIG. 9) are compared. Then, analysis using SPICE (Simulation Program with Integrated Circuit Emphasis) simulation, which is one of circuit simulations, was performed.

図６は、本実施形態の静電気放電保護回路と従来の静電気放電保護回路との、ＥＳＤサージに対する応答の違いを調べるＳＰＩＣＥシミュレーションの回路を示す図である。 FIG. 6 is a diagram showing a SPICE simulation circuit for examining a difference in response to an ESD surge between the electrostatic discharge protection circuit of this embodiment and the conventional electrostatic discharge protection circuit.

半導体集積回路の信頼性の観点からして、静電気放電現象は、主に、帯電した搬送機器（ロボットアーム等のマシン）から半導体集積回路に放電される静電気をモデル化したマシンモデルと、帯電した人体から半導体集積回路に放電される静電気をモデル化したヒューマンボディモデルの２種類に規格化される。 From the viewpoint of the reliability of semiconductor integrated circuits, the electrostatic discharge phenomenon is mainly charged with a machine model that models the static electricity discharged from a charged transfer device (machine such as a robot arm) to a semiconductor integrated circuit and a charged model. It is standardized to two types of human body models that model the static electricity discharged from the human body to the semiconductor integrated circuit.

図６（ａ）には、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との双方の、マシンモデルにおける応答の違いを調べる回路が示されている。また、図６（ｂ）には、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との双方の、ヒューマンボディモデルにおける応答の違いを調べる回路が示されている。 FIG. 6A shows a circuit for examining a difference in response in the machine model between the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100. FIG. 6B shows a circuit for examining the difference in response in the human body model between the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100.

先ず、図６（ａ）について説明する。図６（ａ）には、マシンモデルにおける静電気を発生させるＥＳＤパルスジェネレータ３１と、ＤＵＴ（ＤｅｖｉｃｅＵｎｄｅｒＴｅｓｔ）４０が示されている。 First, FIG. 6A will be described. FIG. 6A shows an ESD pulse generator 31 that generates static electricity and a DUT (Device Under Test) 40 in the machine model.

ＥＳＤパルスジェネレータ３１は、帯電した搬送機器から実際に放電される静静電気放電をモデル化したパルスジェネレータであり、このＥＳＤパルスジェネレータ３１には、２００Ｖステップで電圧が変化する交流電源３１ａと、２００ｐＦのキャパシタ３１ｂと、６００ｎＨのインダクタンス３１ｃと、０Ωの抵抗３１ｄとが備えられている。 The ESD pulse generator 31 is a pulse generator that models an electrostatic discharge that is actually discharged from a charged transport device. The ESD pulse generator 31 includes an AC power supply 31a that changes in voltage in 200V steps, and a 200 pF power supply. A capacitor 31b, a 600nH inductance 31c, and a 0Ω resistor 31d are provided.

ＤＵＴ４０は、本実施形態の静電気放電保護回路１０、もしくは従来の静電気放電保護回路１００である。 The DUT 40 is the electrostatic discharge protection circuit 10 of the present embodiment or the conventional electrostatic discharge protection circuit 100.

先ず、ＤＵＴ４０として本実施形態の静電気放電保護回路１０を実装し、ＥＳＤパルスジェネレータ３１で発生したＥＳＤサージを印加し、ＥＳＤパルスジェネレータ３１と静電気放電保護回路１０との接続点Ｐにおける電圧波形Ａを得る。次いで、本実施形態の静電気放電保護回路１０に代えて従来の静電気放電保護回路１００を実装し、ＥＳＤパルスジェネレータ３１で発生したＥＳＤサージを印加し、これによりＥＳＤパルスジェネレータ３１と静電気放電保護回路１００との接続点Ｐにおける電圧波形Ｂを得る。これらの波形Ａ，Ｂについては後述する。 First, the electrostatic discharge protection circuit 10 of this embodiment is mounted as the DUT 40, an ESD surge generated by the ESD pulse generator 31 is applied, and a voltage waveform A at a connection point P between the ESD pulse generator 31 and the electrostatic discharge protection circuit 10 is obtained. obtain. Next, a conventional electrostatic discharge protection circuit 100 is mounted in place of the electrostatic discharge protection circuit 10 of the present embodiment, and an ESD surge generated by the ESD pulse generator 31 is applied, whereby the ESD pulse generator 31 and the electrostatic discharge protection circuit 100 are applied. A voltage waveform B at the connection point P is obtained. These waveforms A and B will be described later.

次に、図６（ｂ）について説明する。図６（ｂ）には、ヒューマンボディモデルにおける静電気を発生させるＥＳＤパルスジェネレータ３２と、ＤＵＴ４０が示されている。 Next, FIG. 6B will be described. FIG. 6B shows an ESD pulse generator 32 that generates static electricity and a DUT 40 in the human body model.

ＥＳＤパルスジェネレータ３２は、帯電した人体から実際に放電される静静電気放電をモデル化したパルスジェネレータであり、このＥＳＤパルスジェネレータ３２には、２ＫＶステップで電圧が変化する交流電源３２ａと、１００ｐＦのキャパシタ３２ｂと、２．４μＨのインダクタンス３２ｃと、１．５ＫΩの抵抗３２ｄとが備えられている。 The ESD pulse generator 32 is a pulse generator that models an electrostatic discharge that is actually discharged from a charged human body. The ESD pulse generator 32 includes an AC power supply 32a whose voltage changes in 2 KV steps, and a 100 pF capacitor. 32b, an inductance 32c of 2.4 μH, and a resistor 32d of 1.5 KΩ are provided.

先ず、ＤＵＴ４０として本実施形態の静電気放電保護回路１０を実装し、ＥＳＤパルスジェネレータ３２で発生したＥＳＤサージを印加し、ＥＳＤパルスジェネレータ３２と静電気放電保護回路１０との接続点Ｑにおける電圧波形Ａを得る。次いで、本実施形態の静電気放電保護回路１０に代えて従来の静電気放電保護回路１００を実装し、ＥＳＤパルスジェネレータ３２で発生したＥＳＤサージを印加し、これによりＥＳＤパルスジェネレータ３２と静電気放電保護回路１００との接続点Ｑにおける電圧波形Ｂを得る。これらの波形Ａ，Ｂについても後述する。 First, the electrostatic discharge protection circuit 10 of this embodiment is mounted as the DUT 40, an ESD surge generated by the ESD pulse generator 32 is applied, and a voltage waveform A at a connection point Q between the ESD pulse generator 32 and the electrostatic discharge protection circuit 10 is obtained. obtain. Next, a conventional electrostatic discharge protection circuit 100 is mounted in place of the electrostatic discharge protection circuit 10 of the present embodiment, and an ESD surge generated by the ESD pulse generator 32 is applied, whereby the ESD pulse generator 32 and the electrostatic discharge protection circuit 100 are applied. A voltage waveform B is obtained at the connection point Q. These waveforms A and B will also be described later.

図７は、図６（ａ）に示すマシンモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｐにおける電圧波形Ａ，Ｂを示す図である。 FIG. 7 is a diagram showing voltage waveforms A and B at the connection point P between the ESD pulse generator and the DUT in the machine model shown in FIG.

図７に示す縦軸は、図６（ａ）に示す接続点Ｐにおける電圧波形Ａ，Ｂの電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０および従来の静電気放電保護回路１００の、接続点Ｐにおける電圧波形Ａ，Ｂの電圧を示す。また、横軸は、これら電圧波形Ａ，Ｂの時間を示す。 The vertical axis | shaft shown in FIG. 7 shows the voltage (V) of the voltage waveforms A and B in the connection point P shown to Fig.6 (a). Specifically, the voltage waveforms A and B at the connection point P of the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100 are shown. The horizontal axis indicates the time of these voltage waveforms A and B.

図７から明らかなように、電圧波形Ａと電圧波形Ｂとの相違は小さく、従って本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、マシンモデルにおける応答の違いはごく僅かである。 As is clear from FIG. 7, the difference between the voltage waveform A and the voltage waveform B is small. Therefore, the electrostatic discharge protection circuit 10 of this embodiment is different in response in the machine model compared to the conventional electrostatic discharge protection circuit 100. Is negligible.

図８は、図６（ｂ）に示すヒューマンボディモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｑにおける電圧波形Ａ，Ｂを示す図である。 FIG. 8 is a diagram showing voltage waveforms A and B at the connection point Q between the ESD pulse generator and the DUT in the human body model shown in FIG. 6B.

図８に示す縦軸は、図６（ｂ）に示す接続点Ｑにおける電圧波形Ａ，Ｂの電圧（Ｖ）を示す。詳細には、本実施形態の静電気放電保護回路１０および従来の静電気放電保護回路１００の、接続点Ｑにおける電圧波形Ａ，Ｂの電圧を示す。また、横軸は、これら電圧波形Ａ，Ｂの時間を示す。 The vertical axis | shaft shown in FIG. 8 shows the voltage (V) of the voltage waveforms A and B in the connection point Q shown in FIG.6 (b). Specifically, the voltage waveforms A and B at the connection point Q of the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100 are shown. The horizontal axis indicates the time of these voltage waveforms A and B.

図８から明らかなように、電圧波形Ａと電圧波形Ｂとの相違は見受けられず、従って本実施形態の静電気放電保護回路１０は、従来の静電気放電保護回路１００と比較し、ヒューマンボディモデルにおける応答の相違は無い。 As can be seen from FIG. 8, there is no difference between the voltage waveform A and the voltage waveform B. Therefore, the electrostatic discharge protection circuit 10 of the present embodiment is compared with the conventional electrostatic discharge protection circuit 100 in the human body model. There is no difference in response.

このように、本実施形態の静電気放電保護回路１０と従来の静電気放電保護回路１００との間には、静電気保護の観点からして、性能の相違が存在しないことが判る。 Thus, it can be seen that there is no difference in performance between the electrostatic discharge protection circuit 10 of the present embodiment and the conventional electrostatic discharge protection circuit 100 from the viewpoint of electrostatic protection.

本発明の一実施形態の静電気放電保護回路の構成を示す図である。It is a figure which shows the structure of the electrostatic discharge protection circuit of one Embodiment of this invention. 回路シミュレータで発生させたノイズを、本実施形態の静電気放電保護回路および従来の静電気放電保護回路に印加する様子を示した図である。It is the figure which showed a mode that the noise generated with the circuit simulator was applied to the electrostatic discharge protection circuit of this embodiment, and the conventional electrostatic discharge protection circuit. 本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。It is a figure which shows the response waveform with respect to the noise which generate | occur | produced with the clock CLK of the frequency of 1 MHz of both the electrostatic discharge protection circuit of this embodiment, and the conventional electrostatic discharge protection circuit. 本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１０ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。It is a figure which shows the response waveform with respect to the noise which generate | occur | produced with the clock CLK of the frequency of 10 MHz of both the electrostatic discharge protection circuit of this embodiment, and the conventional electrostatic discharge protection circuit. 本実施形態の静電気放電保護回路と従来の静電気放電保護回路との双方の、１００ＭＨｚの周波数のクロックＣＬＫにより発生したノイズに対する応答波形を示す図である。It is a figure which shows the response waveform with respect to the noise which generate | occur | produced with the clock CLK of the frequency of 100 MHz of both the electrostatic discharge protection circuit of this embodiment, and the conventional electrostatic discharge protection circuit. 本実施形態の静電気放電保護回路と従来の静電気放電保護回路との、ＥＳＤサージに対する応答の違いを調べるＳＰＩＣＥシミュレーションの回路を示す図である。It is a figure which shows the circuit of SPICE simulation which investigates the difference in the response with respect to ESD surge of the electrostatic discharge protection circuit of this embodiment, and the conventional electrostatic discharge protection circuit. 図６（ａ）に示すマシンモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｐにおける電圧波形Ａ，Ｂを示す図である。It is a figure which shows the voltage waveforms A and B in the connection point P of an ESD pulse generator and DUT in the machine model shown to Fig.6 (a). 図６（ｂ）に示すヒューマンボディモデルにおける、ＥＳＤパルスジェネレータとＤＵＴとの接続点Ｑにおける電圧波形Ａ，Ｂを示す図である。It is a figure which shows the voltage waveforms A and B in the connection point Q of an ESD pulse generator and DUT in the human body model shown in FIG.6 (b). 特許文献１に提案された静電気放電保護回路の構成を示す図である。It is a figure which shows the structure of the electrostatic discharge protection circuit proposed by patent document 1. FIG.

Explanation of symbols

１０静電気放電保護回路
１０＿１第１の電源ライン
１０＿２第２の電源ライン
１１時定数回路
１１ａ，３１ｂ，３２ｂキャパシタ
１１ｂＮチャネルトランジスタ
１２，１３，２１＿１，２１＿２，…，２１＿ｎインバータ
１２ａ，１３ａＰチャネルトランジスタ
１２ｂ，１３ｂ，１４Ｎチャネルトランジスタ
１５ダイオード
２２電源端子
２３，２５，３１ｃ，３２ｃインダクタンス
２４グラウンド端子
３１，３２ＥＳＤパルスジェネレータ
３１ａ，３２ａ交流電源
３１ｄ，３２ｄ抵抗
４０ＤＵＴ DESCRIPTION OF SYMBOLS 10 Electrostatic discharge protection circuit 10_1 1st power supply line 10_2 2nd power supply line 11 Time constant circuit 11a, 31b, 32b Capacitor 11b N channel transistor 12, 13, 21_1, 21_2, ..., 21_n Inverter 12a, 13a P channel transistor 12b , 13b, 14 N-channel transistor 15 Diode 22 Power supply terminal 23, 25, 31c, 32c Inductance 24 Ground terminal 31, 32 ESD pulse generator 31a, 32a AC power supply 31d, 32d Resistance 40 DUT

Claims

By connecting the DC power supply, a first power supply line having a predetermined first potential and a second power supply line having a second potential lower than the first potential,
A capacitor on the first power supply line side connected in series between the first power supply line and the second power supply line, and a first threshold voltage having a negative threshold voltage on the second power supply line side A time constant circuit composed of an N-channel transistor;
An inverter having an input side connected to a connection node between the capacitor and the first N-channel transistor, and an output side connected to a gate of the first N-channel transistor;
Connected between the first power supply line and the second power supply line, and the gate is indirectly connected to a connection node between the capacitor and the first N-channel transistor, and the potential of the connection node is increased. An electrostatic discharge protection circuit comprising: a second N-channel transistor which conducts in response to a rise in the potential of the gate due to the above.

2. The electrostatic discharge according to claim 1, further comprising a second inverter having the output of the inverter as an input, wherein the output of the second inverter is connected to the gate of the second N-channel transistor. Protection circuit.

3. The electrostatic discharge protection circuit according to claim 1, further comprising a diode having a cathode connected to the first power supply line and an anode connected to the second power supply line.