JP5395328B2 - Display device - Google Patents

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JP5395328B2 JP2007010952A JP2007010952A JP5395328B2 JP 5395328 B2 JP5395328 B2 JP 5395328B2 JP 2007010952 A JP2007010952 A JP 2007010952A JP 2007010952 A JP2007010952 A JP 2007010952A JP 5395328 B2 JP5395328 B2 JP 5395328B2
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本発明は、多階調表示モードと少階調表示モード（多階調表示モードよりも階調数の少ない）とを有する表示装置及びその駆動方法に係り、特に、液晶ディスプレイ、有機ＥＬディスプレイ、プラズマディスプレイ、電界放出ディスプレイ及びその駆動方法に関する。   The present invention relates to a display device having a multi-gradation display mode and a low-gradation display mode (having a smaller number of gradations than the multi-gradation display mode) and a driving method thereof, and in particular, a liquid crystal display, an organic EL display, The present invention relates to a plasma display, a field emission display, and a driving method thereof.

パーシャル表示（部分表示）時の非表示エリアを複数ライン選択して信号書込みを行うために、Ｈｓｙｎｃに同期してデータ転送を行うシフトレジスタと、シフトレジスタの出力信号とＥｎａｂｌｅ信号を基に出力信号を生成するＡＮＤ回路とで構成する走査回路を備える画像表示装置が知られている（特許文献１）。シフトレジスタに入力するスタート信号のＨｉ期間を複数水平期間、例えば４水平期間とし、Ｅｎａｂｌｅ信号を複数水平期間に１水平期間だけ、例えば４水平期間に１水平期間だけＨｉレベルとなる信号とすることで、複数ライン（４水平ライン）を同時に選択可能な走査回路を実現できる。   In order to perform signal writing by selecting a plurality of non-display areas during partial display (partial display), an output signal based on an output signal and an enable signal of the shift register that performs data transfer in synchronization with Hsync There is known an image display device including a scanning circuit configured with an AND circuit that generates a signal (Patent Document 1). The Hi period of the start signal input to the shift register is set to a plurality of horizontal periods, for example, 4 horizontal periods, and the Enable signal is set to a signal that becomes a Hi level only for one horizontal period for a plurality of horizontal periods, for example, 1 horizontal period for 4 horizontal periods. Thus, a scanning circuit capable of simultaneously selecting a plurality of lines (4 horizontal lines) can be realized.

表示階調数が少なくなった場合に、複数の階調電圧を生成する回路のうち、表示に必要のない階調電圧を生成する回路部分（ラダー抵抗）に流れる電流を下げる表示装置が知られている（特許文献２）。   A display device is known that reduces the current flowing through a circuit portion (ladder resistor) that generates a grayscale voltage that is not necessary for display among a plurality of grayscale voltage generation circuits when the number of display grayscales is reduced. (Patent Document 2).

特開2005-234029号公報JP 2005-234029 特開2002-366115号公報JP 2002-366115 A

特許文献１では、複数ライン同時選択で書き込みを行う場合でも、シフトレジスタの動作（クロック信号など）は通常表示と同様であるため、パーシャル表示を行う場合においてシフトレジスタ部分の消費電力を低減することは困難である。特許文献１では、非表示エリアに黒データを書き込む場合でも、複数水平期間に１水平期間の割合で電圧書込みを行う必要があるため、長時間にわたり出力アンプを停止し定常電力を削減することも困難である。   In Patent Document 1, even when writing is performed by simultaneous selection of a plurality of lines, the shift register operation (such as a clock signal) is the same as that of normal display. Therefore, when partial display is performed, power consumption of the shift register portion is reduced. It is difficult. In Patent Document 1, even when black data is written in a non-display area, it is necessary to perform voltage writing at a rate of one horizontal period in a plurality of horizontal periods. Therefore, it is possible to stop the output amplifier for a long time and reduce the steady power. Have difficulty.

特許文献２でも、表示に必要のない階調電圧を生成する回路部分に流れる電流を下げているだけであるため、消費電力を低減するには十分ではない。   Also in Patent Document 2, it is not sufficient to reduce power consumption because only the current flowing in the circuit portion that generates the gradation voltage that is not necessary for display is reduced.

本発明の目的は、消費電力を低減した表示装置及びその駆動方法を提供することである。特に、パーシャル表示や少階調表示での画質の劣化を抑制しつつ、駆動回路の消費電力を低減する。   An object of the present invention is to provide a display device with reduced power consumption and a driving method thereof. In particular, the power consumption of the drive circuit is reduced while suppressing deterioration in image quality in partial display and small gradation display.

第１の表示モード（例えば、非パーシャル表示、多階調表示）では、１フレーム期間の全期間で表示パネルをｎ（ｎは１以上の整数）ライン毎に走査し、第２の表示モード（例えば、パーシャル表示、少階調表示）では、１フレーム期間内の一部の期間（例えば、前半）で表示パネルをｍ（ｍはｎより大きい整数）ライン毎に走査し、１フレーム期間内の他の期間（例えば、後半）で表示パネルを駆動する駆動回路（例えば、バッファリングアンプ）に流れる電流を下げる。   In the first display mode (for example, non-partial display, multi-gradation display), the display panel is scanned every n (n is an integer of 1 or more) in the entire period of one frame period, and the second display mode ( For example, in partial display and small gradation display, the display panel is scanned every m lines (m is an integer larger than n) in a part of a period (for example, the first half) within one frame period. In another period (for example, the second half), the current flowing in the drive circuit (for example, a buffering amplifier) that drives the display panel is reduced.

例えば、走査回路は、２水平期間だけＨｉレベルとなる入力信号を２水平周期づつシフトするシフトレジスタと、シフトレジスタの出力データ（Ｈｉレベル：２水平期間）を２つの期間に時分割するためのＡＮＤ回路で構成され、ＡＮＤ回路に入力する時分割用の２本の駆動クロックにより順次水平ラインを選択して表示を行う。第２の表示モードの場合、シフトレジスタの制御クロック周期を１／２に短縮し、２本の駆動クロックを同相とすることで２ライン同時選択を行う。信号書込みの際の支配的な容量はドレイン線容量であるため、２ライン同時選択でも書き込み時間は通常と同じにすることができ、１画面の書込み時間を通常の半分に短縮できる。走査しない期間ではドレイン線を駆動するアンプの定常電流を小さくする。また、この期間に走査回路のシフトレジスタも停止する。 For example, the scanning circuit shifts an input signal that becomes Hi level for two horizontal periods by two horizontal periods, and time-divides output data (Hi level: two horizontal periods) of the shift register into two periods. An AND circuit is used, and a horizontal line is sequentially selected and displayed by two time-division driving clocks input to the AND circuit. In the case of the second display mode , two lines are simultaneously selected by shortening the control clock cycle of the shift register to ½ and making the two drive clocks in phase. Since the dominant capacity at the time of signal writing is the drain line capacity, even when two lines are simultaneously selected, the writing time can be made the same as usual, and the writing time for one screen can be reduced to half of the normal time. During the period of no scanning, the steady current of the amplifier that drives the drain line is reduced. Further, the shift register of the scanning circuit is also stopped during this period.

本発明によれば、１フレーム期間内の他の期間で表示パネルを駆動する駆動回路に流れる電流を下げるため、駆動回路の消費電力を低減できる。つまり、１フレーム期間のうち走査しない期間で、信号出力部のアンプ定常電流を小さくすることが出来るため消費電力を削減できる。   According to the present invention, since the current flowing through the drive circuit that drives the display panel in another period within one frame period is reduced, the power consumption of the drive circuit can be reduced. That is, power consumption can be reduced because the amplifier steady-state current of the signal output unit can be reduced during a period in which one frame is not scanned.

本発明によれば、シフトレジスタを停止する期間を設けることが出来るため、停止期間にシフトレジスタを駆動する電源関係を停止して、消費電力を削減することが可能となる。
書き込み時間を充分確保できるため、第２の表示モード時の画質劣化を抑制できる。また、走査回路において、第２の表示モードで表示を行う際に特別な信号が不要であるため回路規模の増大を抑制できる。 According to the present invention, since the period for stopping the shift register can be provided, it is possible to reduce the power consumption by stopping the power supply relationship for driving the shift register during the stop period.
Since a sufficient writing time can be secured, image quality deterioration in the second display mode can be suppressed. Further, in the scanning circuit, when a display is performed in the second display mode, a special signal is not necessary, so that an increase in circuit scale can be suppressed.

実施例１で、第２の表示モード（パーシャル表示／少階調表示モード）で、１フレーム期間の前半に２ライン毎に走査して全画面に表示データに応じた階調信号（例えば、階調電圧）を書き込み、１フレーム期間の後半に何れのラインも走査しない例を説明する。 In the first embodiment, in the second display mode ( partial display / small gradation display mode ) , a gradation signal (for example, a floor) corresponding to display data is displayed on the entire screen by scanning every two lines in the first half of one frame period. A description will be given of an example in which the control voltage is written and no line is scanned in the second half of one frame period.

実施例２で、第２の表示モード（パーシャル表示／少階調表示モード）で、１フレーム期間の前半のさらに２／３の期間に２ライン毎に走査して上半分の領域に表示データに応じた階調信号を書き込み、１フレーム期間の前半の残りの１／３の期間に４ライン毎に走査して表示データとは異なる低階調の階調信号を書き込み、１フレーム期間の後半に何れのラインも走査しない例を説明する。 In the second embodiment, in the second display mode ( partial display / small gradation display mode ) , scanning is performed every two lines in the second half of the first half of one frame period, and the display data is displayed in the upper half area. A corresponding gradation signal is written and a low gradation signal different from the display data is written by scanning every four lines in the remaining 1/3 period of the first half of one frame period. An example in which no line is scanned will be described.

図１は、本発明の実施例１の表示装置の構成図である。図１中、１は複数の画素がマトリックス状に配置された表示パネル、２は電源電圧から表示に必要な階調電圧を生成する電源回路、３は外部装置（例えば、携帯電話のＭＰＵ）からＰＳＬ信号、同期信号などの制御信号や設定値、表示データを入力し制御信号を生成し出力する制御回路、４は表示データを一時的に保持するメモリ、５は表示データに応じた階調電圧をドレイン線Ｄ１〜Ｄｍに印加する映像信号生成回路、６はゲート線Ｇ１〜Ｇｎを１ライン毎又は複数ライン毎に走査する走査回路を示す。   FIG. 1 is a configuration diagram of a display device according to a first embodiment of the present invention. In FIG. 1, 1 is a display panel in which a plurality of pixels are arranged in a matrix, 2 is a power supply circuit that generates a gradation voltage necessary for display from the power supply voltage, and 3 is an external device (for example, MPU of a mobile phone). A control circuit that inputs a control signal such as a PSL signal, a synchronization signal, a set value, and display data, generates a control signal, and outputs it. 4 is a memory that temporarily stores display data. 5 is a gradation voltage corresponding to the display data. Denotes a video signal generation circuit for applying the signal to the drain lines D1 to Dm, and 6 denotes a scanning circuit for scanning the gate lines G1 to Gn for each line or for each plurality of lines.

表示パネル１は、複数のドレイン線（信号線）Ｄ１〜Ｄｍと複数のゲート線（走査線）Ｇ１〜Ｇｎを備え、各ドレイン線と各ゲート線に各画素が接続される。各画素は、ＴＦＴ（薄膜トランジスタ）と容量素子を備える。電源回路２と制御回路３とメモリ４と映像信号生成回路５と走査回路６は、駆動回路として１つのＬＳＩで構成されてもよいし、別々のＬＳＩで構成されてもよい。メモリ４の記憶容量は、１フレーム分（１画面分）の表示データを保持できる記憶容量以上であるのが好ましい。ＰＳＬ信号は、第２の表示モードと第１の表示モードの切替を制御するための信号である。例えば、第２の表示モードではＰＳＬ信号をハイレベルとし、第１の表示モードではＰＳＬ信号をロウレベルとする。第２の表示モードでは、一部の表示領域のみに表示データを書き換え他の表示領域に表示データを書き換えなくてもよいし、一部の表示領域のみに表示データを表示し他の表示領域に黒データを表示してもよい。したがって、メモリ４の記憶容量は第２の表示モード時に必要となる表示データを記憶するだけでもよい。また、第２の表示モードでは表示データをＲＧＢ各色毎にＯＮ又はＯＦＦの２階調（１ビット）とし、第１の表示モードでは表示データをフル階調（例えば、６ビットや８ビット）とする。つまり、第２の表示モードでは、少階調表示モード（例えば、８色モード）となり、第１の表示モードでは、多階調表示モードとなる。ただし、少階調表示モードは、２階調（１ビット）に限らず、４階調（２ビット）や８階調（３ビット）でもよい。ＣＰＵインターフェースでは、ＰＳＬ信号の代わりに、第１の表示モードか第２の表示モードかを示す設定値であってもよい。パーシャル表示を行う場合には、メモリ４があった方が好ましいが、パーシャル表示を行わず、単に少階調表示を行う場合には、メモリ４はなくてもよい。 The display panel 1 includes a plurality of drain lines (signal lines) D1 to Dm and a plurality of gate lines (scanning lines) G1 to Gn, and each pixel is connected to each drain line and each gate line. Each pixel includes a TFT (thin film transistor) and a capacitor. The power supply circuit 2, the control circuit 3, the memory 4, the video signal generation circuit 5, and the scanning circuit 6 may be configured as a single LSI as a drive circuit, or may be configured as separate LSIs. The storage capacity of the memory 4 is preferably greater than or equal to the storage capacity capable of holding display data for one frame (one screen). The PSL signal is a signal for controlling switching between the second display mode and the first display mode . For example, the PSL signal is set to high level in the second display mode , and the PSL signal is set to low level in the first display mode . In the second display mode, it is not necessary to rewrite display data only in a part of the display area, and it is not necessary to rewrite display data in another display area, or display data is displayed only in a part of the display area. Black data may be displayed. Therefore, the storage capacity of the memory 4 may only store display data necessary for the second display mode . In the second display mode , the display data is set to two gradations (1 bit) of ON or OFF for each RGB color, and in the first display mode , the display data is set to full gradation (for example, 6 bits or 8 bits). To do. That is, in the second display mode , the low gradation display mode (for example, 8-color mode) is selected, and in the first display mode , the multi gradation display mode is selected. However, the low gradation display mode is not limited to 2 gradations (1 bit), but may be 4 gradations (2 bits) or 8 gradations (3 bits). In the CPU interface, a setting value indicating the first display mode or the second display mode may be used instead of the PSL signal. In the case of performing partial display, it is preferable to have the memory 4. However, if the partial display is not performed and only the small gradation display is performed, the memory 4 may be omitted.

電源回路２が、電源電圧を分圧して、表示データが示す階調数に応じた数の階調電圧を生成し、出力する。制御回路３が、外部装置からＰＳＬ信号と同期信号を入力して、制御信号群を生成し、出力する。メモリ４が、制御信号群に従って表示データを格納し、制御信号群に従って表示データを出力する。映像信号生成回路５が、制御信号群に従ってメモリ４から表示データを読み出し、表示データを階調電圧に変換して、ドレイン線Ｄ１〜Ｄｎに印加する。一方、走査回路６が、制御信号群に従って、ゲート線Ｇ１〜Ｇｎに順次選択電圧を印加し、ゲート線Ｇ１〜Ｇｎに接続された画素（画素のライン）を順次選択状態にする。選択状態となった画素が、階調電圧に応じた電荷を容量素子に保持し、その電荷に応じた輝度を１フレーム期間表示する。   The power supply circuit 2 divides the power supply voltage to generate and output a number of gradation voltages corresponding to the number of gradations indicated by the display data. The control circuit 3 inputs a PSL signal and a synchronization signal from an external device, generates a control signal group, and outputs it. The memory 4 stores display data according to the control signal group and outputs the display data according to the control signal group. The video signal generation circuit 5 reads the display data from the memory 4 according to the control signal group, converts the display data into a gradation voltage, and applies it to the drain lines D1 to Dn. On the other hand, the scanning circuit 6 sequentially applies a selection voltage to the gate lines G1 to Gn in accordance with the control signal group, and sequentially sets the pixels (pixel lines) connected to the gate lines G1 to Gn. The pixel in the selected state holds the charge corresponding to the gradation voltage in the capacitor element, and displays the luminance corresponding to the charge for one frame period.

図２は、本発明の実施例１の映像信号生成回路の内部ブロック図である。図２中、５１および５２は１ライン分の表示データをラッチするデータラッチ回路、５３はデジタルの表示データをアナログの階調電圧へ変換するＤＡコンバータ、５４は階調電圧をドレイン線Ｄ１〜Ｄｍに印加する出力回路を示す。   FIG. 2 is an internal block diagram of the video signal generation circuit according to the first embodiment of the present invention. In FIG. 2, 51 and 52 are data latch circuits for latching display data for one line, 53 is a DA converter for converting digital display data into analog gradation voltages, and 54 is a gradation voltage for drain lines D1 to Dm. An output circuit to be applied to is shown.

制御信号群は、タイミング信号と、ＰＳＬ信号に従って第１の表示モードと第２の表示モードとを区別するための信号を含む。映像信号生成回路５は、第１の表示モードの場合、図６に示すように表示データを複数の階調電圧ＶＤＨ〜ＶＤＬに変換して出力する。一方、映像信号生成回路５は、第２の表示モードの場合、図７、図８に示すように２値（ＶＰＨ、ＶＰＬ）に変換して出力する。 The control signal group includes a timing signal and a signal for distinguishing between the first display mode and the second display mode according to the PSL signal. In the first display mode , the video signal generation circuit 5 converts the display data into a plurality of gradation voltages VDH to VDL and outputs them as shown in FIG. On the other hand, in the second display mode , the video signal generation circuit 5 converts to a binary value (VPH, VPL) and outputs it as shown in FIGS.

データラッチ回路５１が、制御信号群に従って、表示データを順次入力し、１ライン分の表示データを出力する。データラッチ回路５２が、制御信号群に従って、１ライン分の表示データを入力し、１水平期間保持し、１ライン分の表示データを出力する。ＤＡコンバータ５３が、制御信号群に従って、１ライン分の表示データ中の各表示データに応じた各階調電圧を、電源回路２から出力された複数の階調電圧の中から選択する。出力回路５４が、各階調電圧を、各ドレイン線に印加する。   The data latch circuit 51 sequentially inputs display data according to the control signal group and outputs display data for one line. The data latch circuit 52 inputs display data for one line in accordance with the control signal group, holds one horizontal period, and outputs display data for one line. The DA converter 53 selects each gradation voltage corresponding to each display data in the display data for one line from the plurality of gradation voltages output from the power supply circuit 2 according to the control signal group. The output circuit 54 applies each gradation voltage to each drain line.

図３は、本発明の実施例１の出力回路の内部構成である。図３中、５４１は階調電圧をバッファリングする出力アンプ、５４２および５４３は出力アンプ５４１の定常電流を制御する電流制御回路を示す。１本のドレイン線Ｄ（ｘ）に対し、１つの出力アンプ５４１が設けられている。   FIG. 3 shows the internal configuration of the output circuit according to the first embodiment of the present invention. In FIG. 3, reference numeral 541 denotes an output amplifier that buffers the gradation voltage, and reference numerals 542 and 543 denote current control circuits that control the steady current of the output amplifier 541. One output amplifier 541 is provided for one drain line D (x).

ＢＩＡＳ信号（アナログ電圧）は、制御回路３から出力される制御信号群に含まれる。電流制御回路５４２および５４３は、ＭＯＳスイッチであるのが好ましい。ＢＩＡＳ信号がＭＯＳスイッチのゲートに入力され、ＢＩＡＳ信号の電圧値により出力アンプ５４１の定常電流が制御される。   The BIAS signal (analog voltage) is included in the control signal group output from the control circuit 3. Current control circuits 542 and 543 are preferably MOS switches. The BIAS signal is input to the gate of the MOS switch, and the steady current of the output amplifier 541 is controlled by the voltage value of the BIAS signal.

図４は、本発明の実施例１の走査回路の構成図である。図４中、６１はシフトレジスタ、６２はシフトレジスタ６１の出力信号と制御信号群に含まれるＧＣＫ信号（ゲートクロック信号）に基づいて、ゲート線にゲート信号を出力する選択回路を示す。選択回路６２は、２本のゲート線に対し、１つ設けられる。   FIG. 4 is a configuration diagram of the scanning circuit according to the first embodiment of the present invention. In FIG. 4, reference numeral 61 denotes a shift register, and 62 denotes a selection circuit that outputs a gate signal to a gate line based on an output signal of the shift register 61 and a GCK signal (gate clock signal) included in a control signal group. One selection circuit 62 is provided for two gate lines.

シフトレジスタ６１が、制御回路3から出力される制御信号群に含まれるＳＴ信号（スタート信号）とＳＣＫ信号（シフトクロック信号）ＡとＳＣＫ信号（シフトクロック信号）Ｂを入力し、ＳＲ信号（シフトレジスタ信号）１〜ｓ（例えば、ｓはｎ／２）を出力する。選択回路６２が、シフトレジスタ６１から出力されたＳＲ信号１〜ｓと、制御信号群に含まれるＧＣＫ信号（ゲートクロック信号）ＡとＧＣＫ信号（ゲートクロック信号）Ｂにより、時分割して２本のゲート線にゲート信号を出力する。   The shift register 61 inputs the ST signal (start signal), the SCK signal (shift clock signal) A, and the SCK signal (shift clock signal) B included in the control signal group output from the control circuit 3, and receives the SR signal (shift). Register signals) 1 to s (for example, s is n / 2). The selection circuit 62 is time-divisionally divided into two lines by the SR signals 1 to s output from the shift register 61 and the GCK signal (gate clock signal) A and GCK signal (gate clock signal) B included in the control signal group. A gate signal is output to the gate line.

図５は、本発明の実施例１の選択回路の構成図である。図５中、６２１および６２２は、ロジック回路を示す。制御回路３の出力信号（ロジック振幅）から、選択回路６２の出力（Ｇ信号１〜ｎ）の間にレベルシフタが接続されるのが好ましいが、他の個所であってもよい。   FIG. 5 is a configuration diagram of the selection circuit according to the first embodiment of the present invention. In FIG. 5, reference numerals 621 and 622 denote logic circuits. A level shifter is preferably connected between the output signal (logic amplitude) of the control circuit 3 and the output (G signals 1 to n) of the selection circuit 62, but may be another location.

ロジック回路６２１は、ＳＲ信号とＧＣＫ信号Ａを入力し、ＳＲ信号１とＧＣＫ信号Ａの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６２２は、ＳＲ信号とＧＣＫ信号Ｂを入力し、ＳＲ信号とＧＣＫ信号Ｂの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。ここで、ロジック回路は、例えばＡＮＤ回路である。   The logic circuit 621 receives the SR signal and the GCK signal A, and applies a selection voltage to the gate line G1 for a period corresponding to the values of the SR signal 1 and the GCK signal A. Similarly, the logic circuit 622 receives the SR signal and the GCK signal B, and applies a selection voltage to the gate line G1 for a period corresponding to the values of the SR signal and the GCK signal B. Here, the logic circuit is, for example, an AND circuit.

図６は、本発明の実施例１の第１の表示モード時のタイミングチャートである。第１の表示モードでは、ＰＳＬ信号がロウレベルとなる。出力アンプ５４１の定常電流Ｉｃｎｔを、第１の表示モード駆動時の最適電流Ｉ（ｎｍｌ）に設定するため、ＢＩＡＳ信号を第１の表示モード用のＶ（ｎｍｌ）に設定する。ＢＩＡＳ信号は、全てのドレイン線Ｄ１〜Ｄｍの出力アンプ５４１に共通である。 FIG. 6 is a timing chart in the first display mode according to the first embodiment of the present invention. In the first display mode , the PSL signal is at a low level. In order to set the steady current Icnt of the output amplifier 541 to the optimum current I (nml) at the time of driving the first display mode , the BIAS signal is set to V (nml) for the first display mode . The BIAS signal is common to the output amplifiers 541 of all the drain lines D1 to Dm.

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する信号である。ＳＣＫ信号は、２水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなる。ＧＣＫ信号は、１水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＧＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｂは、次の１水平期間、ハイレベルとなる。ＳＲ信号は、フレーム周期で、２水平期間、ハイレベルとなる信号である。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、フレーム周期で、１水平期間、ハイレベルとなる信号である。Ｇ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号２は、次の１水平期間、ハイレベルとなる。Ｇ信号３は、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、ハイレベルとなる期間が１水平期間毎にシフトする。   The ST signal is a signal that changes from a low level to a high level every frame period. The SCK signal is a signal that repeats a high level and a low level every two horizontal periods. The SCK signal A is at a high level for the first two horizontal periods within one frame period, and the SCK signal B is at a high level for the next two horizontal periods. The GCK signal is a signal that repeats a high level and a low level every horizontal period. The GCK signal A is at a high level for the first one horizontal period in one frame period, and the GCK signal B is at a high level for the next one horizontal period. The SR signal is a signal that becomes a high level for two horizontal periods in a frame period. The SR signal 1 becomes high level for the first two horizontal periods within one frame period. The SR signal 2 becomes high level for the next two horizontal periods. The SR signal 3 becomes high level for the next two horizontal periods. That is, in the SR signals 1 to s, the high level period is shifted every two horizontal periods. The G signal (gate signal) is a signal that becomes a high level in one horizontal period in a frame cycle. The G signal 1 becomes a high level for the first one horizontal period within one frame period. The G signal 2 becomes high level for the next one horizontal period. The G signal 3 becomes a high level for the next one horizontal period. That is, in the G signals 1 to n, the period of high level is shifted every horizontal period.

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた階調電圧Ｄ（ｘ）が印加される。つまり、第１の表示モードでは、表示パネルの画素が１ライン毎に走査され、各画素には表示データに応じた階調電圧が印加される。 When the ST signal is at the high level, the shift register 61 sets the SR signal 1 to the high level during the period in which the SCK signal A is at the high level (two horizontal periods), and then the SCK signal B is at the high level. In a period (two horizontal periods), the SR signal 2 is set to a high level, and then in a period (two horizontal periods) in which the SCK signal A is at a high level, the SR signal 3 is set to a high level. When the SR signal 1 is at the high level, the logic circuit 621 of the selection circuit 62 sets the G signal 1 to the high level during the period when the GCK signal A is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 622 of the selection circuit 62 sets the G signal 2 to the high level during the period when the GCK signal B is at the high level (one horizontal period). On the other hand, the gradation voltage D (x) corresponding to the display data is applied from the video signal generation circuit 5 to each drain line D1 to Dm every horizontal period. That is, in the first display mode , the pixels of the display panel are scanned for each line, and a gradation voltage corresponding to the display data is applied to each pixel.

図７は、本発明の実施例１の第２の表示モードで走査期間を短縮した場合のタイミングチャートである。第２の表示モードでは、ＰＳＬ信号がハイレベルとなる。第２の表示モードでは、１フレーム期間の前半に全画素ラインを順次走査し（アクティブ期間）、１フレーム期間の後半では何れの画素ラインも走査しない（スリープ期間）。そして、第２の表示モードでは、１フレーム期間の前半に、ＢＩＡＳ信号をＶ（ｐｓ）に設定して、出力アンプ５４１の定常電流Ｉｃｎｔを、Ｉ（ｐｓ）に設定し、１フレーム期間の後半に、ＢＩＡＳ信号をＶ（ｓｌｐ）に設定して、出力アンプ５４１の定常電流Ｉｃｎｔを、Ｉ（ｓｌｐ）に設定する。Ｖ（ｎｍｌ）＞Ｖ（ｐｓ）＞Ｖ（ｓｌｐ）とすることによって、Ｉ（ｎｍｌ）＞Ｉ（ｐｓ）＞Ｉ（ｓｌｐ）となる。よって、（第１の表示モードの出力アンプ５４１の電力）＞（第２の表示モードのアクティブ期間の出力アンプ５４１の電力）＞（第２の表示モードのスリープ期間の出力アンプ５４１の電力）となる。Ｉ（ｓｌｐ）は、出力アンプ５４１が、停止状態又はスリープ状態の電流である。よって、第２の表示モードでは、出力アンプの消費電力を低減できる。 FIG. 7 is a timing chart when the scanning period is shortened in the second display mode according to the first embodiment of the present invention. In the second display mode , the PSL signal is at a high level. In the second display mode , all the pixel lines are sequentially scanned in the first half of one frame period (active period), and none of the pixel lines are scanned in the second half of one frame period (sleep period). In the second display mode , the BIAS signal is set to V (ps) in the first half of one frame period, the steady current Icnt of the output amplifier 541 is set to I (ps), and the second half of one frame period. In addition, the BIAS signal is set to V (slp), and the steady current Icnt of the output amplifier 541 is set to I (slp). By setting V (nml)> V (ps)> V (slp), I (nml)> I (ps)> I (slp). Therefore, the (power of the first display mode of the output amplifier 541)> (the power of the output amplifier 541 of the active period of the second display mode)> (power of the output amplifier 541 of the sleep period of the second display mode) Become. I (slp) is a current when the output amplifier 541 is in the stop state or the sleep state. Therefore, the power consumption of the output amplifier can be reduced in the second display mode .

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の１水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の前半で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。ＳＲ信号２は、次の１水平期間、ハイレベルとなる。ＳＲ信号３は、その次の１水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が１水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。Ｇ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。   The ST signal changes from a low level to a high level every frame period. The SCK signal repeats a high level and a low level every horizontal period in the first half of one frame period, and becomes a low level in the second half of one frame period. The SCK signal A becomes high level for the first horizontal period in one frame period, and the SCK signal B becomes high level for the next one horizontal period, and the SCK signal A and SCK signal B are in the second half of one frame period. Both are low level. Both the GCK signal A and the GCK signal B become a high level in the first half of one frame period, and become a low level in the second half of one frame period. The SR signal is at a high level for one horizontal period in the first half of one frame period, and is at a low level in the second half of one frame period. The SR signal 1 becomes a high level for the first one horizontal period within one frame period. The SR signal 2 becomes high level for the next one horizontal period. The SR signal 3 becomes high level for the next one horizontal period. That is, in the SR signals 1 to s, the period of high level is shifted every horizontal period. The G signal (gate signal) is at a high level for one horizontal period in the first half of one frame period, and is at a low level in the second half of one frame period. Both the G signal 1 and the G signal 2 are at a high level for the first one horizontal period within one frame period. Both the G signal 3 and the G signal 4 are at a high level for the next one horizontal period. Both the G signal 5 and the G signal 6 become high level for the next one horizontal period. That is, in the G signals 1 to n, two adjacent G signals are grouped, and a period of high level is shifted every horizontal period.

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（１水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（１水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（１水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。   When the ST signal is at the high level, the shift register 61 sets the SR signal 1 to the high level during the period in which the SCK signal A is at the high level (one horizontal period), and then the SCK signal B is at the high level. In a period (one horizontal period), the SR signal 2 is set to a high level, and then, in a period (one horizontal period) in which the SCK signal A is at a high level, the SR signal 3 is set to a high level. When the SR signal 1 is at the high level, the logic circuit 621 of the selection circuit 62 sets the G signal 1 to the high level during the period when the GCK signal A is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 622 of the selection circuit 62 sets the G signal 2 to the high level during the period when the GCK signal B is at the high level (one horizontal period). On the other hand, one of two gradation voltages D (x) corresponding to display data is applied from the video signal generation circuit 5 to each drain line D1 to Dm every horizontal period, and in the second half of one frame period. Neither gradation voltage is applied.

第２の表示モードでは、シフトレジスタの制御信号（ＳＴ信号、ＳＣＫ信号Ａ、ＳＣＫ信号Ｂ）を１／２とし、ゲート線選択用のＧＣＫ信号Ａ、ＧＣＫ信号Ｂを同相信号として、毎水平周期毎出力することにより、第１の表示モードの半分の期間で、全水平ラインの電圧を書き換えることができる。また、画素に印加する電圧はオン・オフを制御するＶＰＬ・ＶＰＨの２値だけとし、２値制御（ＲＧＢでは８色表示）で画質劣化も発生しにくいことから、出力アンプの定常電流も最適化することにより通常よりも小さく出来る。 In the second display mode , the shift register control signals (ST signal, SCK signal A, SCK signal B) are halved, and the GCK signal A and GCK signal B for gate line selection are in-phase signals. By outputting every cycle, the voltages of all horizontal lines can be rewritten in a half period of the first display mode . In addition, the voltage applied to the pixel is limited to VPL and VPH, which controls on / off, and binary control (8 color display in RGB) is unlikely to cause image quality degradation. By making it smaller, it can be made smaller than usual.

第２の表示モードでは、１フレーム期間の前半に何れの画素ラインも走査せず（スリープ期間）、１フレーム期間の後半に全画素ラインを順次走査してもよい（アクティブ期間）。また、アクティブ期間とスリープ期間は、１フレーム期間の半分である必要はない。スリープ期間に対してアクティブ期間を長くすれば、画質を向上することができ、アクティブ期間に対してスリープ期間を長くすれば、消費電力をさらに低減できる。 In the second display mode , none of the pixel lines are scanned in the first half of one frame period (sleep period), and all the pixel lines may be sequentially scanned in the second half of one frame period (active period). Further, the active period and the sleep period need not be half of one frame period. If the active period is made longer than the sleep period, the image quality can be improved, and if the sleep period is made longer than the active period, power consumption can be further reduced.

図示はしていないが、さらに、１フレーム期間の後半ではシフトレジスタを動作する必要が無いため、シフトレジスタ動作用電源、或いは制御信号群（ＳＴ信号、ＳＣＫ信号、ＧＣＫ信号）の生成用アンプの定常電流をスリープ状態とする。これにより、第２の表示モードでは、走査回路６の消費電力を低減できる。図示はしていないが、さらに、第２の表示モードでは、１フレーム期間の前半（アクティブ期間）に、表示に必要のない階調電圧（例えば、最大と最小を除く中間の階調電圧）を生成する回路を停止し、１フレーム期間の後半（スリープ期間）に、全ての階調電圧を生成する回路を停止してもよい。これにより、第２の表示モードでは、電源回路２の消費電力を低減できる。さらに、１フレーム期間の後半に、電源回路２、映像信号生成回路５、走査回路６に流れる電流を下げ、電源回路２、映像信号生成回路５、走査回路６を停止し又はスリープ状態にしてもよい。 Although not shown, since it is not necessary to operate the shift register in the second half of one frame period, a power supply for operating the shift register or an amplifier for generating a control signal group (ST signal, SCK signal, GCK signal) The steady current is set to the sleep state. Thereby, the power consumption of the scanning circuit 6 can be reduced in the second display mode . Although not shown, in the second display mode , gradation voltages that are not necessary for display (for example, intermediate gradation voltages excluding maximum and minimum) are displayed in the first half of one frame period (active period). The circuit to generate may be stopped, and the circuit that generates all grayscale voltages may be stopped in the second half of one frame period (sleep period). Thereby, the power consumption of the power supply circuit 2 can be reduced in the second display mode . Further, in the latter half of one frame period, the current flowing through the power supply circuit 2, the video signal generation circuit 5, and the scanning circuit 6 is reduced, and the power supply circuit 2, the video signal generation circuit 5, and the scanning circuit 6 are stopped or put into the sleep state. Good.

図８は、本発明の実施例１の第２の表示モードの他のタイミングチャートである。図７に対して、スリープ期間を設けるのではなく、各ラインの書込み時間（走査期間）を長くする（通常よりも２倍近く）。これにより、出力アンプの定常電流を低く抑え、消費電力を低減する。 FIG. 8 is another timing chart of the second display mode according to the first embodiment of the present invention. In contrast to FIG. 7, the sleep period is not provided, but the writing time (scanning period) of each line is increased (nearly twice as much as normal). As a result, the steady current of the output amplifier is kept low and the power consumption is reduced.

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、２水平期間毎にハイレベルとロウレベルを繰り返す。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の全期間にハイレベルとなる。ＳＲ信号は、フレーム周期で、２水平期間、ハイレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、フレーム周期で、２水平期間、ハイレベルとなる。Ｇ信号１とＧ信号２は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は、次の２水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は、その次の２水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が２水平期間毎にシフトする。   The ST signal changes from a low level to a high level every frame period. The SCK signal repeats a high level and a low level every two horizontal periods. The SCK signal A is at a high level for the first two horizontal periods within one frame period, and the SCK signal B is at a high level for the next two horizontal periods. Both the GCK signal A and the GCK signal B are at a high level during the entire period of one frame period. The SR signal is at a high level for two horizontal periods in the frame period. The SR signal 1 becomes high level for the first two horizontal periods within one frame period. The SR signal 2 becomes high level for the next two horizontal periods. The SR signal 3 becomes high level for the next two horizontal periods. That is, in the SR signals 1 to s, the high level period is shifted every two horizontal periods. The G signal (gate signal) is at a high level for two horizontal periods in a frame period. The G signal 1 and the G signal 2 are at a high level during the first two horizontal periods within one frame period. The G signal 3 and the G signal 4 are at a high level for the next two horizontal periods. The G signal 5 and the G signal 6 are at a high level for the next two horizontal periods. That is, in the G signals 1 to n, two adjacent G signals are grouped, and the high level period is shifted every two horizontal periods.

シフトレジスタ６１が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６２のロジック回路６２１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（２水平期間）に、Ｇ信号１をハイレベルにする。選択回路６２のロジック回路６２２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（２水平期間）に、Ｇ信号２をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、２水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加される。つまり、第２の表示モードでは、表示パネルの画素が２ライン毎に走査され、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加される。 When the ST signal is at the high level, the shift register 61 sets the SR signal 1 to the high level during the period in which the SCK signal A is at the high level (two horizontal periods), and then the SCK signal B is at the high level. In a period (two horizontal periods), the SR signal 2 is set to a high level, and then, in a period (two horizontal periods) in which the SCK signal A is at a high level, the SR signal 3 is set to a high level. When the SR signal 1 is at the high level, the logic circuit 621 of the selection circuit 62 sets the G signal 1 to the high level during the period in which the GCK signal A is at the high level (two horizontal periods). When the SR signal 1 is at the high level, the logic circuit 622 of the selection circuit 62 sets the G signal 2 to the high level during the period in which the GCK signal B is at the high level (two horizontal periods). On the other hand, one of the two gradation voltages D (x) corresponding to the display data is applied from the video signal generation circuit 5 to each drain line D1 to Dm every two horizontal periods. That is, in the second display mode , the pixels of the display panel are scanned every two lines, and one of the two gradation voltages D (x) corresponding to the display data is applied.

図９（ａ）は、本発明の実施例１の第１の表示モードの表示画面である（図６に対応）。また、図９（ｂ）は、本発明の実施例１の第２の表示モードの表示画面である（図７または図８に対応）。 FIG. 9A shows a display screen in the first display mode according to the first embodiment of the present invention (corresponding to FIG. 6). FIG. 9B is a display screen in the second display mode according to the first embodiment of the present invention (corresponding to FIG. 7 or FIG. 8).

第１の表示モードでは、各画素が多階調の表示データ（例えば、６ビットや８ビット）に応じた輝度を表示する。第２の表示モードでは、２ライン毎の画素が少階調の表示データ（例えば、１ビット）に応じた輝度を表示する。第２の表示モード時は２ライン同時選択により垂直方向の解像度が下がるが、第２の表示モードという特殊な表示（携帯電話などで時計や着信状況など解像度を必要としない情報）を行う場合には問題にならない（特に、パネル解像度がＶＧＡなど高い場合）。 In the first display mode , each pixel displays luminance according to multi-gradation display data (for example, 6 bits or 8 bits). In the second display mode , the pixels corresponding to two lines display the luminance corresponding to the display data (for example, 1 bit) with a small gradation. In the second display mode, the resolution in the vertical direction is reduced by simultaneous selection of two lines. However, when a special display (information that does not require resolution such as a watch or incoming call status) is performed in the second display mode. Is not a problem (especially when the panel resolution is high, such as VGA).

図１から図３は、実施例１と共通である。
図１０は、本発明の実施例２の走査回路６の構成図である。図１０中、６３はシフトレジスタ、６４は選択回路を示す。選択回路６４は、４本のゲート線に対し、１つ設けられる。 1 to 3 are common to the first embodiment.
FIG. 10 is a configuration diagram of the scanning circuit 6 according to the second embodiment of the present invention. In FIG. 10, 63 indicates a shift register, and 64 indicates a selection circuit. One selection circuit 64 is provided for four gate lines.

シフトレジスタ６３が、制御回路3から出力される制御信号群に含まれるＳＴ信号とＳＣＫ信号ＡとＳＣＫ信号Ｂを入力し、ＳＲ信号１〜ｓ（例えば、ｓはｎ／４）を出力する。選択回路６４が、シフトレジスタ６３から出力されたＳＲ信号１〜ｓと、制御信号群に含まれるＧＣＫ信号ＡとＧＣＫ信号ＢとＧＣＫ信号ＣとＧＣＫ信号Ｄにより、時分割して４本のゲート線にゲート信号を出力する。   The shift register 63 inputs the ST signal, the SCK signal A, and the SCK signal B included in the control signal group output from the control circuit 3, and outputs the SR signals 1 to s (for example, s is n / 4). The selection circuit 64 is time-divided into four gates based on the SR signals 1 to s output from the shift register 63 and the GCK signal A, GCK signal B, GCK signal C, and GCK signal D included in the control signal group. Output a gate signal to the line.

図１１は、本発明の実施例２の選択回路の構成図である。図１１中、６４１〜６４４は、ロジック回路を示す。   FIG. 11 is a configuration diagram of a selection circuit according to the second embodiment of the present invention. In FIG. 11, 641 to 644 denote logic circuits.

ロジック回路６４１が、ＳＲ信号とＧＣＫ信号Ａを入力し、ＳＲ信号１とＧＣＫ信号Ａの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６４２が、ＳＲ信号とＧＣＫ信号Ｂを入力し、ＳＲ信号とＧＣＫ信号Ｂの値に応じた期間、ゲート線Ｇ１に選択電圧を印加する。同様に、ロジック回路６４３が、ＳＲ信号とＧＣＫ信号Ｃを入力し、ＳＲ信号とＧＣＫ信号Ｃの値に応じた期間、ゲート線Ｇ３に選択電圧を印加する。同様に、ロジック回路６４４が、ＳＲ信号とＧＣＫ信号Ｄを入力し、ＳＲ信号とＧＣＫ信号Ｄの値に応じた期間、ゲート線Ｇ４に選択電圧を印加する。   The logic circuit 641 receives the SR signal and the GCK signal A, and applies a selection voltage to the gate line G1 for a period corresponding to the values of the SR signal 1 and the GCK signal A. Similarly, the logic circuit 642 receives the SR signal and the GCK signal B and applies a selection voltage to the gate line G1 for a period corresponding to the values of the SR signal and the GCK signal B. Similarly, the logic circuit 643 inputs the SR signal and the GCK signal C, and applies a selection voltage to the gate line G3 for a period corresponding to the values of the SR signal and the GCK signal C. Similarly, the logic circuit 644 receives the SR signal and the GCK signal D and applies a selection voltage to the gate line G4 for a period corresponding to the values of the SR signal and the GCK signal D.

図１２は、本発明の実施例２の第１の表示モード時のタイミングチャートである。ＰＳＬ、ＢＩＡＳ、Ｉｃｎｔなどの意味は、実施例１と同じである。 FIG. 12 is a timing chart in the first display mode according to the second embodiment of the present invention. The meanings of PSL, BIAS, Icnt, and the like are the same as those in the first embodiment.

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する信号である。ＳＣＫ信号は、４水平期間毎にハイレベルとロウレベルを繰り返す信号である。ＳＣＫ信号Ａは、１フレーム期間内の最初の４水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の４水平期間、ハイレベルとなる。ＧＣＫ信号は、４水平期間の周期で、１水平期間ハイレベルとなる信号である。ＧＣＫ信号Ａは、１フレーム期間内の最初の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｂは、次の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｃは、さらに次の１水平期間、ハイレベルとなり、ＧＣＫ信号Ｄは、さらに次の１水平期間、ハイレベルとなる。つまり、ＧＣＫ信号Ａ〜Ｄは、ハイレベルとなる期間が１水平期間毎にシフトする。ＳＲ信号は、４水平期間、ハイレベルとなる信号である。ＳＲ信号１は、１フレーム期間内の最初の４水平期間、ハイレベルとなる。ＳＲ信号２は、次の４水平期間、ハイレベルとなる。ＳＲ信号３は、その次の４水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が４水平期間毎にシフトする。そして、ＳＲ信号１〜ｓの周期は、フレーム周期に同期する。Ｇ信号（ゲート信号）は、１水平期間、ハイレベルとなる信号である。Ｇ信号１は、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号２は、次の１水平期間、ハイレベルとなる。Ｇ信号３は、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、ハイレベルとなる期間が１水平期間毎にシフトする。そして、Ｇ信号１〜ｎの周期は、フレーム周期に同期する。   The ST signal is a signal that changes from a low level to a high level every frame period. The SCK signal is a signal that repeats a high level and a low level every four horizontal periods. The SCK signal A is at a high level for the first four horizontal periods within one frame period, and the SCK signal B is at a high level for the next four horizontal periods. The GCK signal is a signal that becomes a high level for one horizontal period in a cycle of four horizontal periods. The GCK signal A becomes high level for the first horizontal period in one frame period, the GCK signal B becomes high level for the next one horizontal period, and the GCK signal C further becomes high level for the next one horizontal period. , GCK signal D goes high for the next horizontal period. That is, the GCK signals A to D are shifted to the high level every horizontal period. The SR signal is a signal that is at a high level for four horizontal periods. The SR signal 1 becomes high level for the first four horizontal periods within one frame period. The SR signal 2 becomes high level for the next four horizontal periods. The SR signal 3 becomes high level for the next four horizontal periods. That is, in the SR signals 1 to s, the high level period is shifted every four horizontal periods. The period of the SR signals 1 to s is synchronized with the frame period. The G signal (gate signal) is a signal that is at a high level for one horizontal period. The G signal 1 becomes a high level for the first one horizontal period within one frame period. The G signal 2 becomes high level for the next one horizontal period. The G signal 3 becomes a high level for the next one horizontal period. That is, in the G signals 1 to n, the period of high level is shifted every horizontal period. The period of the G signals 1 to n is synchronized with the frame period.

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（４水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（４水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（４水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた階調電圧Ｄ（ｘ）が印加される。つまり、第１の表示モードでは、表示パネルの画素が１ライン毎に走査され、各画素には表示データに応じた階調電圧が印加される。 When the ST signal is at the high level, the shift register 63 sets the SR signal 1 to the high level during the period in which the SCK signal A is at the high level (four horizontal periods), and then the SCK signal B is at the high level. In the period (four horizontal periods), the SR signal 2 is set to the high level, and then, in the period (four horizontal periods) in which the SCK signal A is at the high level, the SR signal 3 is set to the high level. When the SR signal 1 is at the high level, the logic circuit 641 of the selection circuit 64 sets the G signal 1 to the high level during the period in which the GCK signal A is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 642 of the selection circuit 64 sets the G signal 2 to the high level during the period when the GCK signal B is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 643 of the selection circuit 64 sets the G signal 3 to the high level during the period when the GCK signal C is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 644 of the selection circuit 64 sets the G signal 4 to the high level during the period in which the GCK signal D is at the high level (one horizontal period). On the other hand, the gradation voltage D (x) corresponding to the display data is applied from the video signal generation circuit 5 to each drain line D1 to Dm every horizontal period. That is, in the first display mode , the pixels of the display panel are scanned for each line, and a gradation voltage corresponding to the display data is applied to each pixel.

図１３は、本発明の実施例２の第２の表示モードで走査期間を短縮した場合のタイミングチャートである。図１３では、全画面で第２の表示モード、つまり、全画面に表示データを表示する。２ライン同時駆動を行うために、シフトレジスタ６３の制御信号（ＳＴ信号、ＳＣＫ信号Ａ、ＳＣＫ信号Ｂ、ＧＣＫ信号）の周期を１／２とし、更に４本のＧＣＫ信号のうちＧＣＫ信号Ａ＝ＧＣＫ信号Ｂ、ＧＣＫ信号Ｃ＝ＧＣＫ信号Ｄとした。第２の表示モードのための走査期間での出力アンプ電流の抑制、及びスリープ期間（非走査期間）での出力アンプ電流の停止に関しては実施例１と同様の効果が得られる。 FIG. 13 is a timing chart when the scanning period is shortened in the second display mode according to the second embodiment of the present invention. In FIG. 13, the display data is displayed on the entire screen in the second display mode , that is, on the entire screen. In order to simultaneously drive two lines, the cycle of the control signal (ST signal, SCK signal A, SCK signal B, GCK signal) of the shift register 63 is halved, and among the four GCK signals, the GCK signal A = GCK signal B, GCK signal C = GCK signal D. The same effects as those of the first embodiment can be obtained with respect to the suppression of the output amplifier current during the scanning period for the second display mode and the stop of the output amplifier current during the sleep period (non-scanning period).

ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半で、２水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号は、１フレーム期間の前半で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間の最初の１水平期間で、ハイレベルとなる。ＧＣＫ信号ＣとＧＣＫ信号Ｄは共に、次の１水平期間で、ハイレベルとなる。ＳＲ信号は、１フレーム期間の前半で、２水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、ハイレベルとなる期間が２水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。Ｇ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。Ｇ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。Ｇ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。   The ST signal changes from a low level to a high level every frame period. The SCK signal repeats a high level and a low level every two horizontal periods in the first half of one frame period, and becomes a low level in the second half of one frame period. The SCK signal A becomes high level for the first two horizontal periods within one frame period, and the SCK signal B becomes high level for the next two horizontal periods, and the SCK signal A and the SCK signal B are in the second half of one frame period. Both are low level. The GCK signal repeats a high level and a low level every horizontal period in the first half of one frame period, and becomes a low level in the second half of one frame period. Both the GCK signal A and the GCK signal B are at a high level in the first horizontal period of one frame period. Both the GCK signal C and the GCK signal D become high level in the next one horizontal period. The SR signal becomes high level for two horizontal periods in the first half of one frame period, and becomes low level in the second half of one frame period. The SR signal 1 becomes high level for the first two horizontal periods within one frame period. The SR signal 2 becomes high level for the next two horizontal periods. The SR signal 3 becomes high level for the next two horizontal periods. That is, in the SR signals 1 to s, the high level period is shifted every two horizontal periods. The G signal (gate signal) is at a high level for one horizontal period in the first half of one frame period, and is at a low level in the second half of one frame period. Both the G signal 1 and the G signal 2 are at a high level for the first one horizontal period within one frame period. Both the G signal 3 and the G signal 4 are at a high level for the next one horizontal period. Both the G signal 5 and the G signal 6 become high level for the next one horizontal period. That is, in the G signals 1 to n, two adjacent G signals are grouped, and a period of high level is shifted every horizontal period.

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間（２水平期間）に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間（２水平期間）に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。   When the ST signal is at a high level, the shift register 63 sets the SR signal 1 to a high level during a period in which the SCK signal A is at a high level (two horizontal periods), and then the SCK signal B is at a high level. In a period (two horizontal periods), the SR signal 2 is set to a high level, and then, in a period (two horizontal periods) in which the SCK signal A is at a high level, the SR signal 3 is set to a high level. When the SR signal 1 is at the high level, the logic circuit 641 of the selection circuit 64 sets the G signal 1 to the high level during the period in which the GCK signal A is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 642 of the selection circuit 64 sets the G signal 2 to the high level during the period when the GCK signal B is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 643 of the selection circuit 64 sets the G signal 3 to the high level during the period when the GCK signal C is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 644 of the selection circuit 64 sets the G signal 4 to the high level during the period in which the GCK signal D is at the high level (one horizontal period). On the other hand, one of two gradation voltages D (x) corresponding to display data is applied from the video signal generation circuit 5 to each drain line D1 to Dm every horizontal period, and in the second half of one frame period. Neither gradation voltage is applied.

図１４は、本発明の実施例２の第２の表示モードの他のタイミングチャートである。図１４では、上半分の領域で第２の表示モードを行い、残りの下半分の領域で非表示（黒表示）を行う。非表示（黒表示）領域では、同時選択による解像度低下が問題にならない。従って、４ライン同時選択とすることで非走査期間を更に長くすることが出来る。これにより、出力アンプをスリープ状態に出来る時間が長くなるため、低消費電力が実現可能となる。
ＳＴ信号は、１フレーム期間毎にロウレベルからハイレベルへ変化する。ＳＣＫ信号は、１フレーム期間の前半（全表示領域の走査期間）のさらに２／３の期間（表示領域であるところの２値書き込み領域）で、２水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の前半の残りの１／３の期間（非表示領域であるところの黒書き込み領域）で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の後半（全表示領域の走査期間以外の期間）で、ロウレベルとなる。ＳＣＫ信号Ａは、１フレーム期間内の最初の２水平期間、ハイレベルとなり、ＳＣＫ信号Ｂは、次の２水平期間、ハイレベルとなり、１フレーム期間の後半で、ＳＣＫ信号ＡとＳＣＫ信号Ｂは共にロウレベルとなる。ＧＣＫ信号は、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、１水平期間毎にハイレベルとロウレベルを繰り返し、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＡとＧＣＫ信号Ｂは共に、１フレーム期間内の最初の１水平期間で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＧＣＫ信号ＣとＧＣＫ信号Ｄは共に、次の１水平期間で、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号は、フレーム周期で、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、２水平期間、ハイレベルとなり、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。ＳＲ信号１は、１フレーム期間内の最初の２水平期間、ハイレベルとなる。ＳＲ信号２は、次の２水平期間、ハイレベルとなる。ＳＲ信号３は、その次の２水平期間、ハイレベルとなる。つまり、ＳＲ信号１〜ｓは、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、ハイレベルとなる期間が２水平期間毎にシフトし、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、ハイレベルとなる期間が１水平期間毎にシフトする。Ｇ信号（ゲート信号）は、１フレーム期間の前半で、１水平期間、ハイレベルとなり、１フレーム期間の後半で、ロウレベルとなる。２値書き込み領域のＧ信号１とＧ信号２は共に、１フレーム期間内の最初の１水平期間、ハイレベルとなる。２値書き込み領域のＧ信号３とＧ信号４は共に、次の１水平期間、ハイレベルとなる。２値書き込み領域のＧ信号５とＧ信号６は共に、その次の１水平期間、ハイレベルとなる。黒書き込み領域のＧ信号９とＧ信号１０とＧ信号１１とＧ信号１２は共に、１フレーム期間の前半の残りの１／３の期間の最初の１水平期間、ハイレベルとなる。つまり、Ｇ信号１〜ｎは、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、隣接する２つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトし、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、隣接する４つのＧ信号をグループとして、ハイレベルとなる期間が１水平期間毎にシフトする。 FIG. 14 is another timing chart of the second display mode according to the second embodiment of the present invention. In FIG. 14, the second display mode is performed in the upper half area, and non-display (black display) is performed in the remaining lower half area. In the non-display (black display) area, a reduction in resolution due to simultaneous selection is not a problem. Therefore, the non-scanning period can be further extended by simultaneously selecting four lines. As a result, the time during which the output amplifier can be put into the sleep state is lengthened, so that low power consumption can be realized.
The ST signal changes from a low level to a high level every frame period. The SCK signal repeats a high level and a low level every two horizontal periods in a further 2/3 period (binary writing area as a display area) of the first half of one frame period (scanning period of the entire display area). During the remaining 1/3 period of the first half of one frame period (black writing area as a non-display area), the high level and the low level are repeated every horizontal period, and the latter half of one frame period (scanning of the entire display area) It becomes a low level in a period other than the period). The SCK signal A becomes high level for the first two horizontal periods within one frame period, and the SCK signal B becomes high level for the next two horizontal periods, and the SCK signal A and the SCK signal B are in the second half of one frame period. Both are low level. The GCK signal repeats the high level and the low level every horizontal period in the further 2/3 period (binary write area) of the first half of one frame period (the remaining 1/3 period of the first half of one frame period ( In the black writing area), it becomes high level, and in the second half of one frame period, it becomes low level. Both the GCK signal A and the GCK signal B become high level in the first one horizontal period in one frame period, and become low level in the second half of one frame period. Both the GCK signal C and the GCK signal D become high level in the next one horizontal period and become low level in the second half of one frame period. The SR signal has a frame period, and is in the second half of the first half of one frame period (binary writing area), becomes high level for two horizontal periods, and the remaining one third period of the first half of one frame period ( In the black writing area), the level is high for one horizontal period, and is low level in the second half of one frame period. The SR signal 1 becomes high level for the first two horizontal periods within one frame period. The SR signal 2 becomes high level for the next two horizontal periods. The SR signal 3 becomes high level for the next two horizontal periods. In other words, the SR signals 1 to s are the 2/3 period (binary writing area) of the first half of one frame period, and the high level period is shifted every two horizontal periods, and the remaining half of the first frame period is left. In this period (black writing region), the period of high level is shifted every horizontal period. The G signal (gate signal) is at a high level for one horizontal period in the first half of one frame period, and is at a low level in the second half of one frame period. Both the G signal 1 and the G signal 2 in the binary writing area are at the high level for the first horizontal period in one frame period. Both the G signal 3 and the G signal 4 in the binary writing area become high level for the next one horizontal period. Both the G signal 5 and the G signal 6 in the binary writing area are at the high level for the next one horizontal period. The G signal 9, G signal 10, G signal 11, and G signal 12 in the black writing region are all at the high level in the first one horizontal period of the remaining 1/3 period of the first half of one frame period. In other words, the G signals 1 to n are a 2/3 period (binary writing area) in the first half of one frame period, and two adjacent G signals are grouped, and a high level period is set for each horizontal period. In the remaining 1/3 period (black writing area) of the first half of one frame period, the period of high level is shifted every horizontal period with four adjacent G signals as a group.

シフトレジスタ６３が、ＳＴ信号がハイレベルである場合に、ＳＣＫ信号Ａがハイレベルである期間に、ＳＲ信号１をハイレベルにし、次に、ＳＣＫ信号Ｂがハイレベルである期間に、ＳＲ信号２をハイレベルにし、次に、ＳＣＫ信号Ａがハイレベルである期間に、ＳＲ信号３をハイレベルにする。選択回路６４のロジック回路６４１が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ａがハイレベルである期間（１水平期間）に、Ｇ信号１をハイレベルにする。選択回路６４のロジック回路６４２が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｂがハイレベルである期間（１水平期間）に、Ｇ信号２をハイレベルにする。選択回路６４のロジック回路６４３が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｃがハイレベルである期間（１水平期間）に、Ｇ信号３をハイレベルにする。選択回路６４のロジック回路６４４が、ＳＲ信号１がハイレベルである場合に、ＧＣＫ信号Ｄがハイレベルである期間（１水平期間）に、Ｇ信号４をハイレベルにする。一方、映像信号生成回路５から各ドレイン線Ｄ１〜Ｄｍに対し、１フレーム期間の前半のさらに２／３の期間（２値書き込み領域）で、１水平期間毎に、表示データに応じた２つの階調電圧の何れかＤ（ｘ）が印加され、１フレーム期間の前半の残りの１／３の期間（黒書き込み領域）で、１水平期間毎に、黒データに応じた階調電圧が印加され、１フレーム期間の後半では、何れの階調電圧も印加されない。   When the ST signal is at the high level, the shift register 63 sets the SR signal 1 to the high level during the period when the SCK signal A is at the high level, and then the SR signal during the period when the SCK signal B is at the high level. 2 is set to the high level, and then the SR signal 3 is set to the high level during the period when the SCK signal A is at the high level. When the SR signal 1 is at the high level, the logic circuit 641 of the selection circuit 64 sets the G signal 1 to the high level during the period in which the GCK signal A is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 642 of the selection circuit 64 sets the G signal 2 to the high level during the period when the GCK signal B is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 643 of the selection circuit 64 sets the G signal 3 to the high level during the period when the GCK signal C is at the high level (one horizontal period). When the SR signal 1 is at the high level, the logic circuit 644 of the selection circuit 64 sets the G signal 4 to the high level during the period in which the GCK signal D is at the high level (one horizontal period). On the other hand, for each drain line D1 to Dm from the video signal generation circuit 5, two horizontal periods corresponding to the display data are provided for each horizontal period in a further 2/3 period (binary writing area) of the first half of one frame period. One of the gradation voltages D (x) is applied, and the gradation voltage corresponding to the black data is applied every horizontal period in the remaining 1/3 period (black writing area) of the first half of one frame period. In the second half of one frame period, no gradation voltage is applied.

図１５（ａ）は、本発明の実施例２の第１の表示モードの表示画面である（図１２に対応）。また、図１５（ｂ）は、本発明の実施例２の全画面第２の表示モードの表示画面である（図１３に対応）。図１５（ｃ）は、本発明の実施例２の全画面の上半分領域第２の表示モードの表示画面である（図１４に対応）。 FIG. 15A is a display screen in the first display mode according to the second embodiment of the present invention (corresponding to FIG. 12). FIG. 15B is a display screen in the second display mode of the full screen according to the second embodiment of the present invention (corresponding to FIG. 13). FIG. 15C is a display screen in the second display mode of the upper half area of the entire screen according to the second embodiment of the present invention (corresponding to FIG. 14).

第２の表示モードの表示領域（図１５（ｂ）の全画面および図１５（ｃ）の上半分領域）の解像度が下がるのは、実施例１と同様である。 The resolution of the display area in the second display mode (the full screen in FIG. 15B and the upper half area in FIG. 15C) is lowered as in the first embodiment.

本発明は、携帯電話の液晶ディスプレイに利用可能である。   The present invention can be used for a liquid crystal display of a mobile phone.

本発明の実施例１の表示装置の構成図1 is a configuration diagram of a display device according to a first embodiment of the present invention. 本発明の実施例１の映像信号生成回路の内部ブロック図1 is an internal block diagram of a video signal generation circuit according to a first embodiment of the present invention. 本発明の実施例１の出力回路の内部構成図1 is an internal configuration diagram of an output circuit according to a first embodiment of the present invention. 本発明の実施例１の走査回路の構成図1 is a configuration diagram of a scanning circuit according to a first embodiment of the present invention. 本発明の実施例１の選択回路の構成図1 is a configuration diagram of a selection circuit according to a first embodiment of the present invention. 本発明の実施例１の第１の表示モード時のタイミングチャートTiming chart in first display mode of embodiment 1 of the present invention 本発明の実施例１の第２の表示モードで走査期間を短縮した場合のタイミングチャートTiming chart when scanning period is shortened in second display mode of embodiment 1 of the present invention 本発明の実施例１の第２の表示モードの他のタイミングチャートAnother timing chart of the second display mode of the embodiment 1 of the present invention 本発明の実施例１の表示画面Display screen of Embodiment 1 of the present invention 本発明の実施例２の走査回路の構成図Configuration diagram of a scanning circuit of Embodiment 2 of the present invention 本発明の実施例２の選択回路の構成図Configuration diagram of selection circuit of embodiment 2 of the present invention 本発明の実施例２の第１の表示モード時のタイミングチャートTiming chart in first display mode of embodiment 2 of the present invention 本発明の実施例２の第２の表示モードで走査期間を短縮した場合のタイミングチャートTiming chart when scanning period is shortened in second display mode of embodiment 2 of the present invention 本発明の実施例２の第２の表示モードの他のタイミングチャートAnother timing chart of the second display mode of the embodiment 2 of the present invention 本発明の実施例２の表示画面Display screen of embodiment 2 of the present invention

１‥表示パネル、２‥電源回路、３‥制御回路、４‥メモリ、５‥映像信号生成回路、６‥走査回路。 1. Display panel, 2. Power supply circuit, 3. Control circuit, 4. Memory, 5. Video signal generation circuit, 6. Scanning circuit.

Claims (13)

第１の表示モードと第２の表示モードとを有する表示装置において、
前記第１の表示モードでは、１フレーム期間の全期間で表示パネルを連続するｎ（ｎは１以上の整数）ラインを同時に走査して、画像信号に応じた画像を表示し、
前記第２の表示モードでは、前記１フレーム期間内の一部の期間で前記表示パネルを連続するｍ（ｍはｎより大きい整数）ラインを同時に走査して、画像信号に応じた画像を表示し、前記１フレーム期間内の他の期間にはいずれのラインも走査せず前記表示パネルを駆動する駆動回路に流れる電流を下げることを特徴とする表示装置。 In a display device having a first display mode and a second display mode,
In the first display mode, the display panel is continuously scanned over n lines (n is an integer of 1 or more) in the entire period of one frame period, and an image corresponding to the image signal is displayed.
In the second display mode, the display panel is simultaneously scanned with m (m is an integer greater than n) lines in a part of the one frame period to display an image according to an image signal. The display device is characterized in that the current flowing through the drive circuit for driving the display panel is lowered without scanning any line in the other period within the one frame period. 請求項１に記載の表示装置において、
前記駆動回路は、階調信号を前記表示パネルへ出力する出力回路を含み、
前記駆動回路に流れる電流として、前記出力回路に流れる電流を下げることを特徴とする表示装置。 The display device according to claim 1,
The drive circuit includes an output circuit that outputs a gradation signal to the display panel;
A display device, wherein a current flowing through the output circuit is reduced as a current flowing through the drive circuit. 請求項１に記載の表示装置において、
前記駆動回路は、前記表示パネルへ出力する階調信号をバッファリングするアンプを含み、
前記駆動回路に流れる電流として、前記アンプの定常電流を下げることを特徴とする表示装置。 The display device according to claim 1,
The drive circuit includes an amplifier that buffers a gradation signal to be output to the display panel;
A display device, wherein a steady current of the amplifier is reduced as a current flowing in the driving circuit. 請求項３に記載の表示装置において、
前記駆動回路は、表示データを階調信号へ変換する変換回路を含み、
前記アンプは、前記変換回路による変換後の前記階調信号をバッファリングすることを特徴とする表示装置。 The display device according to claim 3,
The drive circuit includes a conversion circuit that converts display data into a gradation signal,
The display device, wherein the amplifier buffers the gradation signal after conversion by the conversion circuit. 請求項１に記載の表示装置において、
前記第１の表示モードで前記駆動回路に流れる電流をＩｎｍｌ、前記第２の表示モードで前記１フレーム期間内の一部の期間に前記駆動回路に流れる電流をＩｐｓ、前記第２の表示モードで前記１フレーム期間内の他の期間に前記駆動回路に流れる電流をＩｓｌｐとした場合に、
Ｉｎｍｌ＞Ｉｐｓ＞Ｉｓｌｐ
であることを特徴とする表示装置。 The display device according to claim 1,
The current flowing in the drive circuit in the first display mode is Inml, the current flowing in the drive circuit in a part of the one frame period in the second display mode is Ips, and in the second display mode. When the current flowing through the driving circuit in another period within the one frame period is Islp,
Inml>Ips> Islp
A display device characterized by the above. 請求項１から５の何れかに記載の表示装置において、
前記第２の表示モードでの表示階調数は、前記第１の表示モードでの表示階調数よりも少ないことを特徴とする表示装置。 The display device according to any one of claims 1 to 5,
The display device characterized in that the number of display gradations in the second display mode is smaller than the number of display gradations in the first display mode. 請求項６に記載の表示装置において、
前記第１の表示モードでの表示階調数は、全階調数であり、
前記第２の表示モードでの表示階調数は、赤、緑、青の各色で２階調であることを特徴とする表示装置。 The display device according to claim 6,
The display gradation number in the first display mode is the total gradation number,
The number of display gradation levels in the second display mode is 2 gradation levels for each of red, green, and blue colors. 請求項１から７の何れかに記載の表示装置において、
前記第２の表示モードでの前記表示パネルの表示領域は、前記第１の表示モードでの前記表示パネルの表示領域よりも小さいことを特徴とする表示装置。 The display device according to any one of claims 1 to 7,
A display device, wherein a display area of the display panel in the second display mode is smaller than a display area of the display panel in the first display mode. 請求項８に記載の表示装置において、
前記第１の表示モードでの前記表示パネルの表示領域は、前記表示パネルの全表示領域であり、
前記第２の表示モードでの前記表示パネルの表示領域は、前記表示パネルの一部の表示領域であることを特徴とする表示装置。 The display device according to claim 8, wherein
The display area of the display panel in the first display mode is the entire display area of the display panel,
The display device according to claim 2, wherein the display area of the display panel in the second display mode is a partial display area of the display panel. 請求項８に記載の表示装置において、
前記第２の表示モードで、前記表示パネルの一部の表示領域を連続するｍラインを同時に走査し、
前記第２の表示モードで、前記表示パネルの他の表示領域をｌ（ｌはｍより大きい整数）ラインを同時に走査することを特徴とする表示装置。 The display device according to claim 8, wherein
In the second display mode, a continuous m line is simultaneously scanned over a part of the display area of the display panel;
In the second display mode, another display area of the display panel is simultaneously scanned with l (l is an integer greater than m) lines. 請求項１から１０の何れかに記載の表示装置において、
前記ｎは、１であり、
前記ｍは、２であり、
前記１フレーム期間内の一部の期間は、前記１フレーム期間内の前記表示領域の階調信号を書き換える走査期間であり、
前記１フレーム期間内の他の期間は、前記１フレーム期間内の前記表示領域以外の階調信号を書き換える走査期間であることを特徴とする表示装置。 The display device according to any one of claims 1 to 10,
N is 1;
M is 2;
The partial period in the one frame period is a scanning period in which the gradation signal of the display area in the one frame period is rewritten,
The other period in the one frame period is a scanning period in which gradation signals other than the display area in the one frame period are rewritten. 第１の表示モードと第２の表示モードとを有する表示装置において、
前記第１の表示モードでは、１フレーム期間の全期間で表示パネルを連続するｎ（ｎは１以上の整数）ラインを同時に走査して、画像信号に応じた画像を表示し、
前記第２の表示モードでは、前記１フレーム期間内の一部の期間で前記表示パネルを連続するｍ（ｍはｎより大きい整数）ラインを同時に走査して、画像信号に応じた画像を表示し、前記１フレーム期間内の他の期間にはいずれのラインも走査せず前記表示パネルを駆動する駆動回路を停止又はスリープ状態にすることを特徴とする表示装置。 In a display device having a first display mode and a second display mode,
In the first display mode, the display panel is continuously scanned over n lines (n is an integer of 1 or more) in the entire period of one frame period, and an image corresponding to the image signal is displayed.
In the second display mode, the display panel is simultaneously scanned with m (m is an integer greater than n) lines in a part of the one frame period to display an image according to an image signal. The display device is characterized in that the drive circuit for driving the display panel is stopped or put into a sleep state without scanning any line in the other period within the one frame period. マトリックス状に配列された複数の画素を有する表示パネルと、表示データに応じた階調信号を前記表示パネルへ出力する信号生成回路と、前記階調信号を受けるべき画素のラインを順次走査する走査回路とを備えた表示装置において、
前記走査回路は、１フレーム期間内の一部の期間で前記表示パネルの全画素を走査して、画像信号に応じた画像を表示し、前記１フレーム期間内の他の期間で画素の走査を停止し、
前記信号生成回路は、前記表示データを前記階調信号へ変換する変換回路と、前記変換回路による変換後の前記階調信号をバッファリングするアンプとを含み、
前記１フレーム期間内の他の期間にはいずれのラインも走査せず前記アンプの定常電流を下げることを特徴とする表示装置。 A display panel having a plurality of pixels arranged in a matrix, a signal generation circuit for outputting a gradation signal corresponding to display data to the display panel, and scanning for sequentially scanning a line of pixels to receive the gradation signal In a display device comprising a circuit,
The scanning circuit scans all the pixels of the display panel in a part of one frame period, displays an image according to an image signal, and scans the pixels in another period of the one frame period. Stop,
The signal generation circuit includes a conversion circuit that converts the display data into the gradation signal, and an amplifier that buffers the gradation signal after conversion by the conversion circuit,
A display device characterized in that the steady current of the amplifier is lowered without scanning any line during the other period within the one frame period.
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