JP5360460B2 - ESD protection circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electrostatic protection circuit that is prevented from being broken due to a surge voltage. <P>SOLUTION: An electrostatic protection circuit includes one bipolar transistor 20, two MOS transistors 30, and a control circuit 40 on a semiconductor substrate 10. The bipolar transistor 20 has a collector region 21 electrically connected to a signal line L<SB>1</SB>, an electrically floating base region 22, and an emitter region 23 electrically connected to a ground line L<SB>3</SB>, wherein each MOS transistor 30 has a source region 31 electrically connected to the signal line L<SB>1</SB>, a drain region used also as the base region 22, a gate insulating film 32 formed between the source region 31 and the drain region, and a gate electrode 33 electrically connected to the ground line L<SB>3</SB>by the control circuit 40 when the surge voltage is applied to the signal line L<SB>1</SB>. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路に関する。   The present invention relates to an electrostatic protection circuit that diverts a surge voltage applied to a signal line from a protected circuit.

一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ２０００Ｖの静電気を蓄積可能な人間（ユーザ）が静電対策を行わずにＩＣを取り扱うことによって生じることが多い。   In general, a semiconductor integrated circuit (IC) is vulnerable to a surge voltage generated by electrostatic discharge (ESD) and is easily destroyed by the surge voltage. The surge voltage is often generated when a person (user) capable of storing approximately 2000 V of static electricity handles the IC without taking countermeasures against static electricity.

通常、サージ電圧からＩＣを保護するために、サージ電圧を被保護回路から逸らせる静電保護回路がＩＣ内に設けられている。例えば、ＩＣの信号線路と接地電位線路とをダイオードを介して接続することにより、信号線路にサージ電圧が印加されたときにダイオードがオンするので、サージ電圧を接地電位線路に逸らせることが可能である。また、ダイオードの代わりに、電界効果トランジスタ（ＦＥＴ）を信号線路と接地電位線路との間に挿入接続し、ＦＥＴをゲート制御型ドレインアバランシェブレイクダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。   Usually, in order to protect the IC from the surge voltage, an electrostatic protection circuit for diverting the surge voltage from the protected circuit is provided in the IC. For example, by connecting the IC signal line and the ground potential line via a diode, the diode is turned on when a surge voltage is applied to the signal line, so that the surge voltage can be diverted to the ground potential line. It is. Also, instead of a diode, a field effect transistor (FET) is inserted and connected between the signal line and the ground potential line, and the FET is controlled in a gate-controlled drain avalanche breakdown mode, so that the surge voltage is controlled by the ground potential line. It is possible to deviate.

また、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを用いて、サージ
電圧を被保護回路から逸らせることも可能である。図１０は、ＭＯＳトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図１０に例示した静電保護回路１００は、ｎ型ＭＯＳトランジスタ１１０と、ｐ型ＭＯＳトランジスタ１２０とを備えたものである。ｎ型ＭＯＳトランジスタ１１０は、ゲート、ソース、ドレインおよびｐ型半導体基板を有しており、ｎ型ＭＯＳトランジスタ１１０のゲート、ソースおよびｐ型半導体基板がそれぞれ接地線路Ｌ３に接続され、ｎ型ＭＯＳトランジスタ１１０のドレインが信号線路Ｌ１に接続されている。また、ｐ型ＭＯＳトランジスタ１２０は、ゲート、ソース、ドレインおよびｎ型半導体基板を有しており、ｐ型ＭＯＳトランジスタ１２０のゲート、ソースおよびｎ型半導体基板がそれぞれ電源線路Ｌ２に接続され、ｐ型ＭＯＳトランジスタ１２０のドレインが信号線路Ｌ１に接続されている。これにより、この静電保護回路１００では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、ｐ型ＭＯＳトランジスタ１２０がオンしたり、ｎ型ＭＯＳトランジスタ１１０がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である（特許文献１参照）。 Further, for example, a surge voltage can be diverted from the protected circuit by using a metal-oxide-semiconductor (MOS) transistor. FIG. 10 illustrates an example of a circuit configuration of an electrostatic protection circuit using a MOS transistor. The electrostatic protection circuit 100 illustrated in FIG. 10 includes an n-type MOS transistor 110 and a p-type MOS transistor 120. The n-type MOS transistor 110 has a gate, a source, a drain, and a p-type semiconductor substrate. The gate, the source, and the p-type semiconductor substrate of the n-type MOS transistor 110 are connected to the ground line L 3 , respectively. It is connected to the drain of the transistor 110 to the signal line L 1. Further, p-type MOS transistor 120 has a gate, a source, and a drain and the n-type semiconductor substrate, p-type MOS transistor 120 of the gate, the source and the n-type semiconductor substrate is connected to the power supply line L 2, p drain type MOS transistor 120 is connected to the signal line L 1. As a result, the electrostatic protection circuit 100 does not operate when a signal voltage is applied to the signal line, and when a surge voltage is applied to the signal line, the p-type MOS transistor 120 according to the magnitude of the surge voltage. Is turned on or the n-type MOS transistor 110 is broken down, whereby the surge voltage can be diverted from the protected circuit (see Patent Document 1).

特開２００３−１３３４３４号公報JP 2003-133434 A

ところで、上記した静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いる場合がある。この高耐圧駆動用のＭＯＳトランジスタでは、高電圧に耐え得るようにするためにブレイクダウン電圧Ｖｂ（図１１参照）が高く設定されている。そのため、静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いた場合に、信号線路に信号電圧が印加されると、スナップバックした瞬間（図１１中の破線で囲まれた領域）に、少ない電流でも発熱量が多いため許容温度を超えてしまい、静電保護回路１００のＭＯＳトランジスタ自体が破壊されてしまうという問題があった。   By the way, a MOS transistor for high withstand voltage driving may be used for the electrostatic protection circuit 100 described above. In this high breakdown voltage driving MOS transistor, the breakdown voltage Vb (see FIG. 11) is set high in order to withstand a high voltage. Therefore, when a high voltage-resistant driving MOS transistor is used for the electrostatic protection circuit 100, when a signal voltage is applied to the signal line, the moment of snapback (region surrounded by a broken line in FIG. 11) In addition, since the amount of heat generated is large even with a small current, the allowable temperature is exceeded, and the MOS transistor itself of the electrostatic protection circuit 100 is destroyed.

本発明はかかる問題点に鑑みてなされたもので、その目的は、サージ電圧によって自身が破壊されるのを防止した静電保護回路およびそれを備えた半導体装置を提供することにある。   The present invention has been made in view of such problems, and an object of the present invention is to provide an electrostatic protection circuit which prevents the device itself from being destroyed by a surge voltage and a semiconductor device including the same.

本発明の第１の静電保護回路は、以下の（Ａ）〜（Ｋ）の各構成要素を備えたものである。本発明の半導体装置は、半導体基板上に、以下の（Ａ）〜（Ｋ）の各構成要素を有する第１の静電保護回路を備えたものである。
（Ａ）第１導電型の不純物を含む第１不純物領域
（Ｂ）第１不純物領域の表面に形成されると共に、第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域
（Ｃ）第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極
（Ｄ）第１不純物領域の表面に形成されると共に、第１導電型とは異なる第２導電型の不純物を含む第３不純物領域
（Ｅ）第３不純物領域の表面に形成されると共に、第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域
（Ｆ）第４不純物領域の表面に形成されると共に、信号線路に電気的に接続された第２電極
（Ｇ）第１不純物領域の表面のうち第３不純物領域の隣接領域に形成されると共に、第２導電型の不純物を含む第５不純物領域
（Ｈ）第５不純物領域の表面に形成されると共に、第１導電型の不純物を含む第６不純物領域
（Ｉ）第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極
（Ｊ）少なくとも第１不純物領域の表面のうち第３不純物領域と第５不純物領域との間に形成されたゲート絶縁膜
（Ｋ）ゲート絶縁膜の表面に形成されると共に、信号線路にサージ電圧が印加されたときに参照電位線路に電気的に接続される第４電極 The first electrostatic protection circuit of the present invention comprises the following components (A) to (K). The semiconductor device of the present invention includes a first electrostatic protection circuit having the following components (A) to (K) on a semiconductor substrate.
(A) First impurity region containing first conductivity type impurities (B) First conductivity region formed on the surface of the first impurity region and having a higher concentration than the first conductivity type impurity concentration of the first impurity region. The second impurity region (C) containing the impurity of the type is formed on the surface of the second impurity region, and the first electrode (D) electrically connected to the signal line is formed on the surface of the first impurity region. The third impurity region (E) containing impurities of a second conductivity type different from the first conductivity type is formed on the surface of the third impurity region, and is higher than the impurity concentration of the second conductivity type of the third impurity region. Second electrode (G) formed on the surface of the fourth impurity region (F) containing the second conductivity type impurity at the concentration and electrically connected to the signal line (G) surface of the first impurity region Of the second impurity region and adjacent to the third impurity region. The fifth impurity region (H) containing the impurity of the type is formed on the surface of the fifth impurity region, and the sixth impurity region (I) containing the impurity of the first conductivity type is formed on the surface of the sixth impurity region. And a third electrode (J) electrically connected to the reference potential line, a gate insulating film (K) formed between the third impurity region and the fifth impurity region of at least the surface of the first impurity region. A fourth electrode formed on the surface of the film and electrically connected to the reference potential line when a surge voltage is applied to the signal line

本発明の第１の静電保護回路および半導体装置では、第１不純物領域、第５不純物領域および第６不純物領域によってバイポーラトランジスタが形成され、第１不純物領域、第３不純物領域、第５不純物領域、ゲート絶縁膜および第４電極によってＭＯＳトランジスタが形成される。ここで、第５不純物領域はバイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを兼ねていることから、バイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとが互いに電気的に接続されていると言える。これにより、信号線路にサージ電圧が印加され、サージ電圧が第１不純物領域および第３不純物領域に伝わり、第１不純物領域および第３不純物領域がサージ電圧となった場合に、第３電極および第４電極が参照電位線路に電気的に接続されているときには、第１不純物領域のうち第４電極直下の部分にチャネルが形成され、第３不純物領域のサージ電圧がチャネルを介して第５不純物領域に伝わる。このようにして、第５不純物領域にサージ電圧が伝わると、第５不純物領域と、参照電位線路に電気的に接続されている第６不純物領域との間が順方向バイアスされ、また、第１不純物領域がサージ電圧となっているので、バイポーラトランジスタがバイポーラ動作を開始し、サージ電圧が第１不純物領域から第５不純物領域を通って第６不純物領域へ放電される。   In the first electrostatic protection circuit and the semiconductor device of the present invention, a bipolar transistor is formed by the first impurity region, the fifth impurity region, and the sixth impurity region, and the first impurity region, the third impurity region, and the fifth impurity region are formed. A MOS transistor is formed by the gate insulating film and the fourth electrode. Here, since the fifth impurity region serves as the base of the bipolar transistor and the drain or source of the MOS transistor, it can be said that the base of the bipolar transistor and the drain or source of the MOS transistor are electrically connected to each other. . Thereby, when a surge voltage is applied to the signal line, the surge voltage is transmitted to the first impurity region and the third impurity region, and the first impurity region and the third impurity region become a surge voltage, the third electrode and the second When the four electrodes are electrically connected to the reference potential line, a channel is formed in a portion of the first impurity region immediately below the fourth electrode, and a surge voltage of the third impurity region is transmitted through the channel to the fifth impurity region. It is transmitted to. Thus, when a surge voltage is transmitted to the fifth impurity region, a forward bias is applied between the fifth impurity region and the sixth impurity region electrically connected to the reference potential line, and the first impurity region Since the impurity region has a surge voltage, the bipolar transistor starts a bipolar operation, and the surge voltage is discharged from the first impurity region to the sixth impurity region through the fifth impurity region.

本発明の第２の静電保護回路は、半導体基板と、バイポーラトランジスタと、ＭＯＳトランジスタとを備えたものである。ここで、バイポーラトランジスタは、電気的に浮遊しているベースと、信号線路に電気的に接続されたコレクタと、参照電位線路に電気的に接続されるエミッタとを有している。一方、ＭＯＳトランジスタは、信号線路にサージ電圧が印加されたときに参照電位線路に電気的に接続されるゲートと、一方が信号線路に電気的に接続され、他方がベースに電気的に接続されたソースおよびドレインとを有している。半導体基板の表面に、バイポーラトランジスタが形成されている。半導体基板の表面で、かつバイポーラトランジスタのコレクタ領域内に、ＭＯＳトランジスタのチャネル領域とソースとドレインとが形成されている。 The second electrostatic protection circuit of the present invention includes a semiconductor substrate, a bipolar transistor, and a MOS transistor. Here, the bipolar transistor has an electrically floating base, a collector electrically connected to the signal line, and an emitter electrically connected to the reference potential line. On the other hand, the MOS transistor has a gate electrically connected to the reference potential line when a surge voltage is applied to the signal line, one electrically connected to the signal line, and the other electrically connected to the base. Source and drain. A bipolar transistor is formed on the surface of the semiconductor substrate. A channel region, a source, and a drain of the MOS transistor are formed on the surface of the semiconductor substrate and in the collector region of the bipolar transistor.

本発明の第２の静電保護回路では、バイポーラトランジスタのベースとＭＯＳトランジスタのソースまたはドレインとが互いに電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧がコレクタと、信号線路に電気的に接続されたソースまたはドレインに伝わり、コレクタおよびソースがサージ電圧となった場合に、エミッタが参照電位線路に電気的に接続されているときには、ＭＯＳトランジスタにチャネルが形成され、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介してベースに伝わる。このようにして、ベースにサージ電圧が伝わると、ベースと、参照電位線路に電気的に接続されているエミッタとの間が順方向バイアスされ、また、コレクタがサージ電圧となっているので、バイポーラトランジスタがバイポーラ動作を開始し、サージ電圧がコレクタからベースを通ってエミッタへ放電される。   In the second electrostatic protection circuit of the present invention, the base of the bipolar transistor and the source or drain of the MOS transistor are electrically connected to each other. As a result, a surge voltage is applied to the signal line, the surge voltage is transmitted to the collector and the source or drain electrically connected to the signal line, and when the collector and the source become a surge voltage, the emitter becomes the reference potential line. Is electrically connected to the MOS transistor, a channel is formed in the MOS transistor, and the surge voltage of the source or drain electrically connected to the signal line is transmitted to the base through the channel. In this way, when a surge voltage is transmitted to the base, a forward bias is applied between the base and the emitter electrically connected to the reference potential line, and the collector is a surge voltage. The transistor begins bipolar operation and a surge voltage is discharged from the collector through the base to the emitter.

本発明の第１の静電保護回路および半導体装置によれば、第５不純物領域がバイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタのスレッショルド電圧で制御することができる。これにより、低電圧で静電保護動作を開始することができるので、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。   According to the first electrostatic protection circuit and the semiconductor device of the present invention, the fifth impurity region serves as both the base of the bipolar transistor and the drain or source of the MOS transistor. Can be controlled by the threshold voltage of the MOS transistor. Thereby, since the electrostatic protection operation can be started at a low voltage, it is possible to prevent the electrostatic protection circuit itself from being destroyed by the surge voltage.

本発明の第２の静電保護回路によれば、バイポーラトランジスタのベースとＭＯＳトランジスタのドレインまたはソースとを互いに電気的に接続するようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタのスレッショルド電圧で制御することができる。これにより、低電圧で静電保護動作を開始することができるので、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。   According to the second electrostatic protection circuit of the present invention, since the base of the bipolar transistor and the drain or source of the MOS transistor are electrically connected to each other, the trigger of the bipolar operation during electrostatic protection is triggered by the MOS transistor. Can be controlled by the threshold voltage. Thereby, since the electrostatic protection operation can be started at a low voltage, it is possible to prevent the electrostatic protection circuit itself from being destroyed by the surge voltage.

以下、本発明の実施の形態について、図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る静電保護回路１の断面構成および接続関係を表したものである。本実施の形態の静電保護回路１は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ１と接地線路Ｌ３（参照電位線路）との間に挿入接続されている。 [First Embodiment]
FIG. 1 shows a cross-sectional configuration and connection relationship of an electrostatic protection circuit 1 according to a first embodiment of the present invention. The electrostatic protection circuit 1 according to the present embodiment is formed on a silicon substrate together with an integrated circuit in a semiconductor device, and a signal line L 1 and a ground line L 3 electrically connected to the integrated circuit (see (Potential line).

この静電保護回路１は、図１に示したように、半導体基板１０上に、１つのバイポーラトランジスタ２０と、２つのＭＯＳトランジスタ３０と、制御回路４０とを備えている。   As shown in FIG. 1, the electrostatic protection circuit 1 includes one bipolar transistor 20, two MOS transistors 30, and a control circuit 40 on a semiconductor substrate 10.

半導体基板１０は、例えば、ｐ型不純物を含むシリコン基板である。   The semiconductor substrate 10 is a silicon substrate containing a p-type impurity, for example.

バイポーラトランジスタ２０は、半導体基板１０の表面に深く形成されたコレクタ領域２１と、このコレクタ領域２１の表面の一部に形成されたベース領域２２と、このベース領域２２の表面の一部に形成されたエミッタ領域２３とを有している。   The bipolar transistor 20 is formed on a collector region 21 formed deep on the surface of the semiconductor substrate 10, a base region 22 formed on a part of the surface of the collector region 21, and a part of the surface of the base region 22. And an emitter region 23.

コレクタ領域２１は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を含んで構成されている。ベース領域２２は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。また、エミッタ領域２３は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を、コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されている。   The collector region 21 includes, for example, an impurity having a conductivity type (n-type) different from the conductivity type of the semiconductor substrate 10. The base region 22 includes, for example, an impurity having the same conductivity type (p-type) as the conductivity type of the semiconductor substrate 10. The emitter region 23 includes, for example, an impurity having a conductivity type (n-type) different from the conductivity type of the semiconductor substrate 10 at a higher concentration than the impurity concentration of the collector region 21.

コレクタ領域２１の表面には、第１コレクタ電位取出領域２４が２カ所に形成されている。この第１コレクタ電位取出領域２４は、コレクタ領域２１と同一の導電型の不純物を、コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されており、コレクタ領域２１と電気的に接続されている。また、各第１コレクタ電位取出領域２４の表面には、第２コレクタ電位取出領域２５が形成されている。この第２コレクタ電位取出領域２５は、第１コレクタ電位取出領域２４と同一の導電型の不純物を、第１コレクタ電位取出領域２４の不純物濃度よりも高濃度に含んで構成されており、第１コレクタ電位取出領域２４と電気的に接続されている。各第２コレクタ電位取出領域２５の表面には、ビア２６を介してコレクタ電極２７が形成されている。これらビア２６およびコレクタ電極２７は、例えば、アルミニウム（Ａｌ）などの金属からなり、第２コレクタ電位取出領域２５と電気的に接続されている。従って、コレクタ電極２７は、ビア２６、第２コレクタ電位取出領域２５および第１コレクタ電位取出領域２４を介してコレクタ領域２１と電気的に接続されている。また、コレクタ電極２７は、信号線路Ｌ１とも電気的に接続されている。 Two first collector potential extraction regions 24 are formed on the surface of the collector region 21. The first collector potential extraction region 24 includes impurities having the same conductivity type as the collector region 21 at a higher concentration than the impurity concentration of the collector region 21, and is electrically connected to the collector region 21. Yes. A second collector potential extraction region 25 is formed on the surface of each first collector potential extraction region 24. The second collector potential extraction region 25 includes impurities having the same conductivity type as that of the first collector potential extraction region 24 at a higher concentration than the impurity concentration of the first collector potential extraction region 24. The collector potential extraction region 24 is electrically connected. A collector electrode 27 is formed on the surface of each second collector potential extraction region 25 through a via 26. The via 26 and the collector electrode 27 are made of, for example, a metal such as aluminum (Al) and are electrically connected to the second collector potential extraction region 25. Accordingly, the collector electrode 27 is electrically connected to the collector region 21 via the via 26, the second collector potential extraction region 25, and the first collector potential extraction region 24. The collector electrode 27 is connected to the signal line L 1 both electrically.

また、エミッタ領域２３の表面には、ビア２６を介してエミッタ電極２８が形成されている。エミッタ電極２８は、例えば、アルミニウム（Ａｌ）などの金属からなり、ビア２６を介してエミッタ領域２３と電気的に接続されている。また、エミッタ電極２８は、常時、接地線路Ｌ３とも電気的に接続されている。 An emitter electrode 28 is formed on the surface of the emitter region 23 via a via 26. The emitter electrode 28 is made of a metal such as aluminum (Al), for example, and is electrically connected to the emitter region 23 through the via 26. The emitter electrode 28 is always is electrically connected also to the ground line L 3.

２つのＭＯＳトランジスタ３０は、コレクタ領域２１の表面のうちバイポーラトランジスタ２０の隣接領域に形成されている。各ＭＯＳトランジスタ３０は、コレクタ領域２１の表面に形成されたソース領域３１およびドレイン領域と、少なくともコレクタ領域２１の表面のうちソース領域３１とドレイン領域との間に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたゲート電極３３とを有している。なお、図１には、ゲート絶縁膜３２が、ソース領域３１の表面の一部と、ドレイン領域の表面の一部と、コレクタ領域２１の表面のうちソース領域３１とドレイン領域との間の領域とに渡って形成されている場合が例示されている。   The two MOS transistors 30 are formed in a region adjacent to the bipolar transistor 20 in the surface of the collector region 21. Each MOS transistor 30 includes a source region 31 and a drain region formed on the surface of the collector region 21, and a gate insulating film 32 formed between at least the surface of the collector region 21 between the source region 31 and the drain region, And a gate electrode 33 formed on the gate insulating film 32. In FIG. 1, the gate insulating film 32 includes a part of the surface of the source region 31, a part of the surface of the drain region, and a region between the source region 31 and the drain region of the surface of the collector region 21. The case where it is formed over is illustrated.

ソース領域３１は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されている。ドレイン領域は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されており、バイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはバイポーラトランジスタ２０のベース領域２２と一体に（または兼用して）形成されている。このドレイン領域（ベース領域２２）は、導電性の異なる領域（コレクタ領域２１、エミッタ領域２３）と、後述の絶縁層５２とにより囲まれており、他の部位と電気的に接続されておらず、電気的に浮遊している。ゲート絶縁膜３２は、例えば、シリコン酸化物（ＳｉＯ２）からなる。ゲート電極３３は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜３２側から順に積層した２層構造となっている。 The source region 31 includes, for example, an impurity having the same conductivity type (p-type) as that of the semiconductor substrate 10. The drain region includes, for example, an impurity having the same conductivity type (p-type) as the conductivity type of the semiconductor substrate 10 and is electrically connected to the base region 22 of the bipolar transistor 20 or is connected to the bipolar transistor. 20 base regions 22 are formed integrally (or in combination). This drain region (base region 22) is surrounded by regions having different conductivity (collector region 21 and emitter region 23) and an insulating layer 52 described later, and is not electrically connected to other portions. Is electrically floating. The gate insulating film 32 is made of, for example, silicon oxide (SiO 2 ). The gate electrode 33 has, for example, a two-layer structure in which a polysilicon layer containing an impurity of the same conductivity type (p-type) as the conductivity type of the semiconductor substrate 10 and a silicide layer are sequentially stacked from the gate insulating film 32 side. Yes.

各ソース領域３１の表面の一部には、ソース電位取出領域３４が形成されている。このソース電位取出領域３４は、ソース領域３１と同一の導電型の不純物を、ソース領域３１の不純物濃度よりも高濃度に含んで構成されており、ソース領域３１と電気的に接続されている。また、各ソース電位取出領域３４の表面には、ビア２６を介してソース電極３５が形成されている。ソース電極３５は、例えば、アルミニウム（Ａｌ）などの金属からなり、ソース電位取出領域３４と電気的に接続されている。従って、ソース電極３５は、ビア２６およびソース電位取出領域３４を介してソース領域３１と電気的に接続されている。また、ソース電極３５は、信号線路Ｌ１とも電気的に接続されている。 A source potential extraction region 34 is formed on a part of the surface of each source region 31. The source potential extraction region 34 includes impurities having the same conductivity type as the source region 31 at a higher concentration than the impurity concentration of the source region 31, and is electrically connected to the source region 31. A source electrode 35 is formed on the surface of each source potential extraction region 34 through a via 26. The source electrode 35 is made of a metal such as aluminum (Al), for example, and is electrically connected to the source potential extraction region 34. Therefore, the source electrode 35 is electrically connected to the source region 31 via the via 26 and the source potential extraction region 34. The source electrode 35, both the signal line L 1 are electrically connected.

また、ソース電位取出領域３４と、第２コレクタ電位取出領域２５との間には、これらを分離する素子分離層５０が設けられている。また、１つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０と、半導体基板１０上に形成された他の素子との間には、これらを分離する素子分離層５１が設けられている。さらに、半導体基板１０の表面のうちビア２６の形成されていない部分（具体的には、コレクタ領域２１、ベース領域２２、エミッタ領域２３、第２コレクタ電位取出領域２５、ソース領域３１およびソース電位取出領域３４のうち半導体基板１０の表面上に露出している部分）の上に、絶縁層５２が形成されている。   An element isolation layer 50 is provided between the source potential extraction region 34 and the second collector potential extraction region 25 to separate them. In addition, an element isolation layer 51 is provided between one bipolar transistor 20 and two MOS transistors 30 and another element formed on the semiconductor substrate 10. Further, a portion of the surface of the semiconductor substrate 10 where the via 26 is not formed (specifically, the collector region 21, the base region 22, the emitter region 23, the second collector potential extraction region 25, the source region 31 and the source potential extraction). An insulating layer 52 is formed on a portion of the region 34 exposed on the surface of the semiconductor substrate 10.

ここで、素子分離層５０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。素子分離層５１は、下部分離層５１Ａと、上部分離層５１Ｂとを有している。下部分離層５１Ａは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されている。上部分離層５１Ｂは、例えば、ＳＴＩ構造や、ＬＯＣＯＳ構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。絶縁層５２は、例えば、シリコン酸化物（ＳｉＯ２）からなる。 Here, the element isolation layer 50 has, for example, an STI (Shallow Trench Isolation) structure or a LOCOS (Local Oxidation of Silicon) structure, and its upper surface is formed to be slightly higher than the upper surface of the semiconductor substrate 10. Has been. The element isolation layer 51 includes a lower isolation layer 51A and an upper isolation layer 51B. The lower isolation layer 51A includes, for example, an impurity having a conductivity type different from that of the collector region 21. The upper isolation layer 51 </ b> B has, for example, an STI structure or a LOCOS structure, and is formed so that its upper surface is slightly higher than the upper surface of the semiconductor substrate 10. The insulating layer 52 is made of, for example, silicon oxide (SiO 2 ).

制御回路４０は、信号線路Ｌ１にサージ電圧が印加されたときにゲート電極３３と接地線路Ｌ３とを互いに電気的に接続し、信号線路Ｌ１に信号電圧が印加されたときにゲート電極３３と接地線路Ｌ３とを互いに電気的に接続するためのものである。この制御回路４０は、例えば、図２に示したように、２つのｐ型ＭＯＳトランジスタＴｒ１，Ｔｒ２と、２つのｎ型ＭＯＳトランジスタＴｒ３，Ｔｒ４と、抵抗素子Ｒと、容量素子Ｃとを備えている。 The control circuit 40 is electrically connected to each other and the ground line L 3 and the gate electrode 33 when the surge voltage is applied to the signal line L 1, the gate electrode when a signal voltage is applied to the signal line L 1 33 and the ground line L 3 is intended to electrically connect to each other. The control circuit 40 includes, for example, two p-type MOS transistors Tr1 and Tr2, two n-type MOS transistors Tr3 and Tr4, a resistance element R, and a capacitance element C as shown in FIG. Yes.

ｐ型ＭＯＳトランジスタＴｒ１，Ｔｒ２はそれぞれ、ゲート、ソース、ドレインおよび半導体基板上に形成されたｎ型ウェル（図示せず）を有しており、ｎ型ＭＯＳトランジスタＴｒ３，Ｔｒ４はそれぞれ、ゲート、ソース、ドレインおよび半導体基板上に形成されたｐ型ウェル（図示せず）を有している。   Each of the p-type MOS transistors Tr1 and Tr2 has a gate, a source, a drain, and an n-type well (not shown) formed on the semiconductor substrate, and each of the n-type MOS transistors Tr3 and Tr4 has a gate and a source. , A drain and a p-type well (not shown) formed on the semiconductor substrate.

ｐ型ＭＯＳトランジスタＴｒ１において、ソースおよびｎ型ウェルがそれぞれコレクタ電極２７およびソース電極３５に接続され、ゲートがｎ型ＭＯＳトランジスタＴｒ３のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＴｒ３のドレインに接続されている。ｎ型ＭＯＳトランジスタＴｒ３において、ソースおよびｐ型ウェルがそれぞれエミッタ電極２８に接続され、ゲートが上記したようにｐ型ＭＯＳトランジスタＴｒ１のゲートに接続され、ドレインが上記したようにｐ型ＭＯＳトランジスタＴｒ１のドレインに接続されている。また、ｐ型ＭＯＳトランジスタＴｒ１のゲートおよびｎ型ＭＯＳトランジスタＴｒ３のゲートの接続点Ｐ１が、抵抗素子Ｒおよび容量素子Ｃを互いに直列に接続した接続点Ｐ０に接続されている。   In the p-type MOS transistor Tr1, the source and n-type well are connected to the collector electrode 27 and the source electrode 35, respectively, the gate is connected to the gate of the n-type MOS transistor Tr3, and the drain is connected to the drain of the n-type MOS transistor Tr3. ing. In the n-type MOS transistor Tr3, the source and p-type well are connected to the emitter electrode 28, the gate is connected to the gate of the p-type MOS transistor Tr1 as described above, and the drain is connected to the p-type MOS transistor Tr1 as described above. Connected to the drain. A connection point P1 between the gate of the p-type MOS transistor Tr1 and the gate of the n-type MOS transistor Tr3 is connected to a connection point P0 in which the resistance element R and the capacitance element C are connected in series.

また、ｐ型ＭＯＳトランジスタＴｒ２において、ソースおよびｎ型ウェルがそれぞれコレクタ電極２７およびソース電極３５に接続され、ゲートがｎ型ＭＯＳトランジスタＴｒ４のゲートに接続され、ドレインがｎ型ＭＯＳトランジスタＴｒ４のドレインに接続されている。ｎ型ＭＯＳトランジスタＴｒ４において、ソースおよびｐ型ウェルがそれぞれエミッタ電極２８に接続され、ゲートが上記したようにｐ型ＭＯＳトランジスタＴｒ２のゲートに接続され、ドレインが上記したようにｐ型ＭＯＳトランジスタＴｒ２のドレインに接続されている。また、ｐ型ＭＯＳトランジスタＴｒ２のゲートおよびｎ型ＭＯＳトランジスタＴｒ４のゲートの接続点Ｐ３が、ｐ型ＭＯＳトランジスタＴｒ１のドレインおよびｎ型ＭＯＳトランジスタＴｒ３のドレインの接続点Ｐ２に接続されている。さらに、ｐ型ＭＯＳトランジスタＴｒ２のドレインおよびｎ型ＭＯＳトランジスタＴｒ４のドレインの接続点Ｐ４がゲート電極３３に接続されている。   In the p-type MOS transistor Tr2, the source and n-type well are connected to the collector electrode 27 and the source electrode 35, respectively, the gate is connected to the gate of the n-type MOS transistor Tr4, and the drain is connected to the drain of the n-type MOS transistor Tr4. It is connected. In the n-type MOS transistor Tr4, the source and the p-type well are connected to the emitter electrode 28, the gate is connected to the gate of the p-type MOS transistor Tr2 as described above, and the drain is connected to the p-type MOS transistor Tr2 as described above. Connected to the drain. A connection point P3 between the gate of the p-type MOS transistor Tr2 and the gate of the n-type MOS transistor Tr4 is connected to a connection point P2 between the drain of the p-type MOS transistor Tr1 and the drain of the n-type MOS transistor Tr3. Further, a connection point P 4 between the drain of the p-type MOS transistor Tr 2 and the drain of the n-type MOS transistor Tr 4 is connected to the gate electrode 33.

さらに、抵抗素子Ｒの一端がコレクタ電極２７およびソース電極３５に接続され、抵抗素子Ｒの他端が上記接続点Ｐ０に接続されている。また、容量素子Ｃの一端が上記接続点Ｐ０に接続され、容量素子Ｃの他端がエミッタ電極２８に接続されている。   Furthermore, one end of the resistance element R is connected to the collector electrode 27 and the source electrode 35, and the other end of the resistance element R is connected to the connection point P0. One end of the capacitive element C is connected to the connection point P0, and the other end of the capacitive element C is connected to the emitter electrode 28.

ところで、本実施の形態の静電保護回路１において、図１に例示した１つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０は、例えば、図３に示したような等価回路によって表現することが可能である。この等価回路において、３０Ａは、ＭＯＳトランジスタ３０のソース領域３１、コレクタ領域２１のうちゲート電極３３直下の部分（いわゆるチャネルボディ）およびドレイン領域（ベース領域２２）により構成されるバイポーラトランジスタを表したものである。   Incidentally, in the electrostatic protection circuit 1 of the present embodiment, the one bipolar transistor 20 and the two MOS transistors 30 illustrated in FIG. 1 can be expressed by an equivalent circuit as shown in FIG. 3, for example. is there. In this equivalent circuit, 30A represents a bipolar transistor composed of a source region 31 and a collector region 21 of the MOS transistor 30 and a portion immediately below the gate electrode 33 (so-called channel body) and a drain region (base region 22). It is.

この等価回路からもわかるように、本実施の形態では、バイポーラトランジスタ２０のベース領域２２と、ＭＯＳトランジスタ３０のドレイン領域とが互いに電気的に接続されており、さらに、ドレイン領域（ベース領域２２）が電気的に浮遊している。   As can be seen from this equivalent circuit, in this embodiment, the base region 22 of the bipolar transistor 20 and the drain region of the MOS transistor 30 are electrically connected to each other, and further, the drain region (base region 22). Is electrically floating.

これにより、図４に示したように信号線路Ｌ１にサージ電圧Ｖ１が印加されると、サージ電圧Ｖ１がコレクタ領域２１およびソース領域３１に伝わり、コレクタ領域２１およびソース領域３１がサージ電圧Ｖ１となる。このとき、制御回路４０では、容量素子Ｃがチャージされる前に、立ち上がりの早いサージ電圧Ｖ１が入力されるので、ｐ型ＭＯＳトランジスタＴｒ１のゲート電位がＬｏｗ（ロー）となり、ＭＯＳトランジスタＴｒ１がオンする。また、ｎ型ＭＯＳトランジスタＴｒ３はオフとなっているので、ｎ型ＭＯＳトランジスタＴｒ３の出力はＨｉｇｈ（ハイ）となる。これにより、ｐ型ＭＯＳトランジスタＴｒ２はオフ、ｎ型ＭＯＳトランジスタＴｒ４はオンとなるので、ｎ型ＭＯＳトランジスタＴｒ４の出力はＬｏｗ（ロー）となる。その結果、ＭＯＳトランジスタ３０のゲート電極３３がｎ型ＭＯＳトランジスタＴｒ４を介して接地線路Ｌ３に電気的に接続される。また、エミッタ電極２８も接地線路Ｌ３に電気的に接続されているので、コレクタ領域２１のうちゲート電極３３直下の部分（チャネルボディ）にチャネルが形成され、ソース領域３１のサージ電圧Ｖ１がチャネルを介してベース領域２２に伝わる。このようにして、ベース領域２２にサージ電圧Ｖ１が伝わると、ベース領域２２と、接地線路Ｌ３に電気的に接続されているエミッタ領域２３との間が順方向バイアスされ、また、コレクタ領域２１がサージ電圧Ｖ１となっているので、バイポーラトランジスタ２０がバイポーラ動作を開始し、サージ電圧Ｖ１がコレクタ領域２１からベース領域２２、エミッタ領域２３およびエミッタ電極２８を通って接地線路Ｌ３へ放電される。従って、サージ電圧Ｖ１は信号線路Ｌ１を伝播せず、静電保護回路１を介して接地線路Ｌ３へ逸らされる。 Accordingly, when the surge voltage V 1 is applied to the signal line L 1 as shown in FIG. 4, the surge voltage V 1 is transmitted to the collector region 21 and the source region 31, and the collector region 21 and the source region 31 are surge voltage. the V 1. At this time, the control circuit 40, before the capacitor C is charged, since the early surge voltages V 1-rising is input, p-type MOS gate potential of the transistor Tr1 is Low (low), and the MOS transistor Tr1 Turn on. In addition, since the n-type MOS transistor Tr3 is off, the output of the n-type MOS transistor Tr3 is High. As a result, the p-type MOS transistor Tr2 is turned off and the n-type MOS transistor Tr4 is turned on, so that the output of the n-type MOS transistor Tr4 becomes Low. As a result, the gate electrode 33 of the MOS transistor 30 is electrically connected to the ground line L 3 via the n-type MOS transistor Tr4. Since the emitter electrode 28 is also electrically connected to the ground line L 3 , a channel is formed in a portion (channel body) of the collector region 21 immediately below the gate electrode 33, and the surge voltage V 1 of the source region 31 is increased. It is transmitted to the base region 22 through the channel. In this way, when the surge voltage V 1 is transmitted to the base region 22, base region 22, between the electrically the attached emitter region 23 is forward biased to the ground line L 3, The collector region Since 21 is the surge voltage V 1 , the bipolar transistor 20 starts the bipolar operation, and the surge voltage V 1 passes from the collector region 21 to the ground line L 3 through the base region 22, the emitter region 23 and the emitter electrode 28. Discharged. Therefore, the surge voltage V 1 does not propagate through the signal line L 1 but is diverted to the ground line L 3 via the electrostatic protection circuit 1.

一方、図５に示したように信号線路Ｌ１に信号電圧Ｖ０が印加されると、制御回路４０では、容量素子Ｃがチャージされ、ｐ型ＭＯＳトランジスタＴｒ１のゲート電位がＨｉｇｈ（ハイ）となり、ＭＯＳトランジスタＴｒ１がオフする。また、ｎ型ＭＯＳトランジスタＴｒ３がオンするので、ｎ型ＭＯＳトランジスタＴｒ３の出力はＬｏｗ（ロー）となる。これにより、ｐ型ＭＯＳトランジスタＴｒ２はオン、ｎ型ＭＯＳトランジスタＴｒ４はオフとなるので、ｎ型ＭＯＳトランジスタＴｒ４の出力はＨｉｇｈ（ハイ）となる。その結果、ＭＯＳトランジスタ３０のゲート電極３３は接地線路Ｌ３に電気的に接続されることなく、電気的に浮遊するので、静電保護回路１は動作せず、信号電圧Ｖ０が信号線路Ｌ１を伝播していき、信号線路Ｌ１に接続された集積回路（図示せず）が動作する。 On the other hand, when the signal voltage V 0 is applied to the signal line L 1 as shown in FIG. 5, the capacitive element C is charged in the control circuit 40, and the gate potential of the p-type MOS transistor Tr 1 becomes High (high). The MOS transistor Tr1 is turned off. Further, since the n-type MOS transistor Tr3 is turned on, the output of the n-type MOS transistor Tr3 becomes Low. As a result, the p-type MOS transistor Tr2 is turned on and the n-type MOS transistor Tr4 is turned off, so that the output of the n-type MOS transistor Tr4 becomes High. As a result, the gate electrode 33 of the MOS transistor 30 without being electrically connected to the ground line L 3, since the electrically floating, the electrostatic protection circuit 1 does not operate, the signal voltage V 0 is the signal line L 1 will continue to propagate, integrated circuit connected to the signal line L 1 (not shown) is operated.

このように、本実施の形態では、ベース領域２２がバイポーラトランジスタ２０のベースとＭＯＳトランジスタ３０のドレインとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタ３０のスレッショルド電圧で制御することができる。これにより、図６に示したように、信号線路Ｌ１および接地線路Ｌ３間の電圧Ｖｄが低電圧（例えば０．３Ｖ）であっても静電保護動作を開始することができるので、サージ電圧Ｖ１によって静電保護回路１そのものが破壊されるのを防止することができる。 As described above, in this embodiment, the base region 22 serves as both the base of the bipolar transistor 20 and the drain of the MOS transistor 30, so that the bipolar operation is triggered by the threshold voltage of the MOS transistor 30 during electrostatic protection. Can be controlled. Thus, as shown in FIG. 6, it is possible to voltage Vd between the signal line L 1 and a ground line L 3 starts even electrostatic protection operation a low voltage (e.g. 0.3V), surge can be the voltage V 1 is as the electrostatic discharge protection circuit 1 prevents the destruction.

また、静電保護動作時における内部インピーダンスが非常に小さいので、高電圧の静電気が印加された場合であっても、電圧Ｖｄを１０Ｖ程度に低く抑えることができ、低消費電力を実現することができる。これにより、静電保護素子１の発熱を低く抑えることができるので、静電保護耐性が大幅に向上する。また、図６に示したように、６．５Ａ程度の高電流まで耐性を維持することが可能であることから、例えば、人体帯電モデルにおいて１０４００Ｖ程度、マシンモデルにおいて５２０Ｖ程度の高電圧が印加された場合であっても、耐性を維持することが可能であり、静電保護耐性が極めて優れている。   In addition, since the internal impedance during the electrostatic protection operation is very small, the voltage Vd can be suppressed to about 10 V even when high-voltage static electricity is applied, and low power consumption can be realized. it can. Thereby, since heat_generation | fever of the electrostatic protection element 1 can be restrained low, electrostatic protection tolerance improves significantly. Further, as shown in FIG. 6, since it is possible to maintain the resistance to a high current of about 6.5 A, for example, a high voltage of about 10400 V is applied to the human body charging model and about 520 V is applied to the machine model. Even in this case, the resistance can be maintained, and the electrostatic protection resistance is extremely excellent.

［第２の実施の形態］
図７は、本発明の第２の実施の形態に係る静電保護回路２の断面構成および接続関係を表したものである。本実施の形態の静電保護回路２は、上記実施の形態の静電保護回路１と同様、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ１と接地線路Ｌ３（参照電位線路）との間に挿入接続されている。 [Second Embodiment]
FIG. 7 illustrates a cross-sectional configuration and connection relationship of the electrostatic protection circuit 2 according to the second embodiment of the present invention. The electrostatic protection circuit 2 of the present embodiment is formed on a silicon substrate together with an integrated circuit, like the electrostatic protection circuit 1 of the above-described embodiment, and is a signal line electrically connected to the integrated circuit. It is inserted and connected between L 1 and the ground line L 3 (reference potential line).

この静電保護回路２は、図７に示したように、上記実施の形態のベース領域２２およびソース領域３１に、ピラー構造６０を備えている点で、上記実施の形態の静電保護回路１の構成と主に相違する。また、この静電保護回路２は、第１コレクタ電位取出領域２４の表面に第２コレクタ電位取出領域２５を備えておらず、第１コレクタ電位取出領域２４に隣接してソース電位取出領域２９を備えている点で、第１コレクタ電位取出領域２４の表面に第２コレクタ電位取出領域２５を備え、かつソース電位取出領域２９を備えていない上記実施の形態の静電保護回路１の構成と主に相違する。そこで、以下では、上記実施の形態との相違点について主に説明し、上記実施の形態との共通点については適宜省略するものとする。   As shown in FIG. 7, the electrostatic protection circuit 2 includes the pillar structure 60 in the base region 22 and the source region 31 of the above embodiment, and thus the electrostatic protection circuit 1 of the above embodiment. Mainly different from the configuration of. Further, the electrostatic protection circuit 2 does not include the second collector potential extraction region 25 on the surface of the first collector potential extraction region 24, and the source potential extraction region 29 is adjacent to the first collector potential extraction region 24. The configuration of the electrostatic protection circuit 1 according to the above-described embodiment, which includes the second collector potential extraction region 25 on the surface of the first collector potential extraction region 24 and does not include the source potential extraction region 29, and the main Is different. Therefore, hereinafter, differences from the above embodiment will be mainly described, and common points with the above embodiment will be omitted as appropriate.

この静電保護回路２は、図７に示したように、２つのバイポーラトランジスタ２０と、２つのＭＯＳトランジスタ３０と、３つのピラー構造６０とを備えている。   As shown in FIG. 7, the electrostatic protection circuit 2 includes two bipolar transistors 20, two MOS transistors 30, and three pillar structures 60.

２つのバイポーラトランジスタ２０は、２つのＭＯＳトランジスタ３０の間に形成されている。一方のＭＯＳトランジスタ３０のドレイン領域が、一方のバイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはそのベース領域２２と一体に（または兼用して）形成されている。また、他方のＭＯＳトランジスタ３０のドレイン領域が、他方のバイポーラトランジスタ２０のベース領域２２と電気的に接続されているか、またはそのベース領域２２と一体に（または兼用して）形成されている。   The two bipolar transistors 20 are formed between the two MOS transistors 30. The drain region of one MOS transistor 30 is electrically connected to the base region 22 of one bipolar transistor 20 or formed integrally with (or serves as) the base region 22. In addition, the drain region of the other MOS transistor 30 is electrically connected to the base region 22 of the other bipolar transistor 20 or is formed integrally with (or also serves as) the base region 22.

３つのピラー構造６０は、２つのバイポーラトランジスタ２０の間と、一方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間と、他方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間とに、１つずつ形成されている。各ピラー構造６０は、例えば、ＤＴＩ（Deep Trench Isolation）構造を有しており、半導体基板１０の最表面からコレクタ領域２１の底面近傍にまで達する柱形状となっている。また、各ピラー構造６０は、例えば、各ピラー構造６０の中心からコレクタ領域２１に向かって複数の層が積層された積層構造となっている。この積層構造は、例えば、その中心に設けられた柱状のピラー層６０Ａと、このピラー層６０Ａの側面および底面を覆うピラー層６０Ｂと、このピラー層６０Ｂの側面および底面を覆うピラー層６０Ｃとにより構成されている。   The three pillar structures 60 are provided between the two bipolar transistors 20, between one MOS transistor 30 and the first collector potential extraction region 24 adjacent thereto, and between the other MOS transistor 30 and the first collector potential adjacent thereto. One is formed between each and the take-out area 24. Each pillar structure 60 has, for example, a DTI (Deep Trench Isolation) structure, and has a column shape extending from the outermost surface of the semiconductor substrate 10 to the vicinity of the bottom surface of the collector region 21. In addition, each pillar structure 60 has, for example, a stacked structure in which a plurality of layers are stacked from the center of each pillar structure 60 toward the collector region 21. For example, the stacked structure includes a pillar-shaped pillar layer 60A provided at the center thereof, a pillar layer 60B that covers the side surface and the bottom surface of the pillar layer 60A, and a pillar layer 60C that covers the side surface and the bottom surface of the pillar layer 60B. It is configured.

３つのピラー構造６０のうち２つのバイポーラトランジスタ２０の間に設けられているピラー構造６０において、ピラー層６０Ａは、ピラー層６０Ｂと、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）とによって囲まれている。これにより、ピラー層６０Ａは、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ベース領域２２と空間分離されている。また、ピラー層６０Ｃは、ピラー層６０Ｂとコレクタ領域２１との間に形成されており、互いに隣り合う２つのベース領域２２と接している。   In the pillar structure 60 provided between two bipolar transistors 20 among the three pillar structures 60, the pillar layer 60A includes a pillar layer 60B and an insulating film 52 (insulating film 52A) formed on the pillar structure 60. And surrounded by Thereby, the pillar layer 60A is spatially separated from the surrounding collector region 21, pillar layer 60C, and base region 22. The pillar layer 60C is formed between the pillar layer 60B and the collector region 21, and is in contact with the two base regions 22 adjacent to each other.

ここで、ピラー層６０Ａは、例えば、半導体基板１０の導電型と同一の導電型の不純物を含むポリシリコンを含んで構成されている。ピラー層６０Ｂは、例えば、シリコン酸化物（ＳｉＯ２）からなり、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）と共に、ピラー層６０Ａを、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ベース領域２２と絶縁分離している。ピラー層６０Ｃは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されており、互いに隣り合う２つのベース領域２２と電気的に接続されている。これにより、ピラー層６０Ｃは、コレクタ電極２７に高電圧が印加された場合に、コレクタ領域２１およびピラー層６０Ｃを完全に空乏化させ、ベース領域２２直下の電界を均一にすることにより耐圧を大きくする役割を有している。 Here, the pillar layer 60 </ b> A is configured to include, for example, polysilicon including impurities of the same conductivity type as that of the semiconductor substrate 10. The pillar layer 60B is made of, for example, silicon oxide (SiO 2 ), and together with the insulating film 52 (insulating film 52A) formed on the pillar structure 60, the pillar layer 60A is replaced with the surrounding collector region 21 and the pillar layer. 60C is isolated from the base region 22. The pillar layer 60C includes, for example, an impurity having a conductivity type different from that of the collector region 21, and is electrically connected to two base regions 22 adjacent to each other. Thereby, when a high voltage is applied to the collector electrode 27, the pillar layer 60C has a high breakdown voltage by completely depleting the collector region 21 and the pillar layer 60C and making the electric field directly below the base region 22 uniform. Have a role to play.

また、３つの素子分離層５０のうち一方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間と、他方のＭＯＳトランジスタ３０とそれに近接する第１コレクタ電位取出領域２４との間とに設けられている２つのピラー構造６０において、ピラー層６０Ａは、ピラー層６０Ｂと、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）とによって囲まれている。これにより、ピラー層６０Ａは、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ソース領域３１、ソース電位取出領域２９（後述）と空間分離されている。また、ピラー層６０Ｃは、ピラー層６０Ｂとコレクタ領域２１との間に形成されており、ピラー構造６０を介して互いに隣り合うソース領域３１およびソース電位取出領域２９と接している。   Further, between one MOS transistor 30 of the three element isolation layers 50 and the first collector potential extraction region 24 adjacent thereto, and between the other MOS transistor 30 and the first collector potential extraction region 24 adjacent thereto. 2A, the pillar layer 60A is surrounded by a pillar layer 60B and an insulating film 52 (insulating film 52A) formed on the pillar structure 60. As a result, the pillar layer 60A is spatially separated from the surrounding collector region 21, pillar layer 60C, source region 31, and source potential extraction region 29 (described later). Further, the pillar layer 60 </ b> C is formed between the pillar layer 60 </ b> B and the collector region 21, and is in contact with the source region 31 and the source potential extraction region 29 that are adjacent to each other through the pillar structure 60.

ここで、ピラー層６０Ａは、例えば、半導体基板１０の導電型と同一の導電型の不純物を含むポリシリコンを含んで構成されている。ピラー層６０Ｂは、例えば、シリコン酸化物（ＳｉＯ２）からなり、ピラー構造６０上に形成された絶縁膜５２（絶縁膜５２Ａ）と共に、ピラー層６０Ａを、その周囲のコレクタ領域２１や、ピラー層６０Ｃ、ソース領域３１、ソース電位取出領域２９と絶縁分離している。ピラー層６０Ｃは、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含んで構成されており、ピラー構造６０を介して互いに隣り合うソース領域３１およびソース電位取出領域２９と電気的に接続されている。これにより、ピラー層６０Ｃは、コレクタ電極２７に高電圧が印加された場合に、コレクタ領域２１およびピラー層６０Ｃを完全に空乏化させ、ソース領域３１直下の電界を均一にすることにより耐圧を大きくする役割を有している。 Here, the pillar layer 60 </ b> A is configured to include, for example, polysilicon including impurities of the same conductivity type as that of the semiconductor substrate 10. The pillar layer 60B is made of, for example, silicon oxide (SiO 2 ), and together with the insulating film 52 (insulating film 52A) formed on the pillar structure 60, the pillar layer 60A is replaced with the surrounding collector region 21 and the pillar layer. 60C, source region 31, and source potential extraction region 29 are insulated and separated. The pillar layer 60C includes, for example, an impurity having a conductivity type different from that of the collector region 21, and is electrically connected to the source region 31 and the source potential extraction region 29 adjacent to each other via the pillar structure 60. It is connected. Thereby, when a high voltage is applied to the collector electrode 27, the pillar layer 60C has a high breakdown voltage by completely depleting the collector region 21 and the pillar layer 60C and making the electric field directly below the source region 31 uniform. Have a role to play.

なお、ピラー構造６０としてピラー層６０Ａ，６０Ｂ，６０Ｃを設けたのは、高耐圧化に寄与するピラー層６０Ｃを形成するために、製造コストの低減の観点から以下の工程を用いたためである。すなわち、まず、コレクタ領域２１の所定の領域にディープトレンチ（図示せず）を３つ形成したのち、各ディープトレンチ内に薄いピラー層６０Ｂを形成する。次に、斜めインプラおよび拡散によりピラー層６０Ｂ直下にピラー層６０Ｃを形成し、ピラー層６０Ｂ上にピラー層６０Ａを形成してディープトレンチを埋め込む。このようにして、ピラー構造６０を形成することができる。   The reason why the pillar layers 60A, 60B, and 60C are provided as the pillar structure 60 is that the following steps are used from the viewpoint of reducing the manufacturing cost in order to form the pillar layer 60C that contributes to high breakdown voltage. That is, first, after forming three deep trenches (not shown) in a predetermined region of the collector region 21, a thin pillar layer 60B is formed in each deep trench. Next, a pillar layer 60C is formed immediately below the pillar layer 60B by oblique implantation and diffusion, and a pillar layer 60A is formed on the pillar layer 60B to embed a deep trench. In this way, the pillar structure 60 can be formed.

もっとも、製造コストを考慮しない場合には、コレクタ領域２１の所定の領域にディープトレンチ（図示せず）を３つ形成したのち、各ディープトレンチ内に、例えば、コレクタ領域２１の導電型とは異なる導電型の不純物を含む半導体層（ピラー層）を再成長させてディープトレンチを埋め込むことにより、高耐圧に貢献するピラー構造６０を形成することも可能である。   However, if the manufacturing cost is not considered, after forming three deep trenches (not shown) in a predetermined region of the collector region 21, for example, the conductivity type of the collector region 21 is different in each deep trench. It is also possible to form the pillar structure 60 that contributes to a high breakdown voltage by re-growing a semiconductor layer (pillar layer) containing a conductive impurity and burying the deep trench.

ソース電位取出領域２９は、第１コレクタ電位取出領域２４と共に、半導体基板１０の最表面に設けられており、ソース電位取出領域２９および第１コレクタ電位取出領域２４の表面には、ビア２６を介してコレクタ電極２７が形成されている。ソース電位取出領域２９は、ピラー層６０Ｃと同一の導電型の不純物を、ピラー構造６０の不純物濃度よりも高濃度に含んで構成されている。これにより、ビア２６およびコレクタ電極２７は、第１コレクタ電位取出領域２４およびソース電位取出領域２９と電気的に接続されている。さらに、ソース電位取出領域２９は、後述するように、ソース領域３１と接するピラー層６０Ｃと接しており、ピラー層６０Ｃを介してソース領域３１と電気的に接続されている。従って、コレクタ電極２７は、ビア２６および第１コレクタ電位取出領域２４を介してコレクタ領域２１と電気的に接続されており、かつ、ビア２６、ソース電位取出領域２９およびピラー層６０Ｃを介してソース領域３１とも電気的に接続されている。さらに、コレクタ電極２７は、信号線路Ｌ１とも電気的に接続されている。 The source potential extraction region 29 is provided on the outermost surface of the semiconductor substrate 10 together with the first collector potential extraction region 24, and the surface of the source potential extraction region 29 and the first collector potential extraction region 24 is via vias 26. Thus, a collector electrode 27 is formed. The source potential extraction region 29 includes impurities having the same conductivity type as that of the pillar layer 60 </ b> C at a higher concentration than the impurity concentration of the pillar structure 60. Thereby, the via 26 and the collector electrode 27 are electrically connected to the first collector potential extraction region 24 and the source potential extraction region 29. Further, as described later, the source potential extraction region 29 is in contact with the pillar layer 60C in contact with the source region 31, and is electrically connected to the source region 31 through the pillar layer 60C. Therefore, the collector electrode 27 is electrically connected to the collector region 21 via the via 26 and the first collector potential extraction region 24, and is connected to the source via the via 26, the source potential extraction region 29, and the pillar layer 60C. The region 31 is also electrically connected. Further, the collector electrode 27 is connected to the signal line L 1 both electrically.

ところで、本実施の形態の静電保護回路２において、図７に例示した２つのバイポーラトランジスタ２０および２つのＭＯＳトランジスタ３０は、上記実施の形態と同様、例えば、図３に示したような等価回路によって表現することが可能である。従って、本実施の形態においても、バイポーラトランジスタ２０のベース領域２２と、ＭＯＳトランジスタ３０のドレイン領域とが互いに電気的に接続されており、さらに、ドレイン領域（ベース領域２２）が電気的に浮遊している。   By the way, in the electrostatic protection circuit 2 of the present embodiment, the two bipolar transistors 20 and the two MOS transistors 30 illustrated in FIG. 7 are, for example, equivalent circuits as shown in FIG. Can be expressed by: Therefore, also in this embodiment, the base region 22 of the bipolar transistor 20 and the drain region of the MOS transistor 30 are electrically connected to each other, and the drain region (base region 22) is electrically floating. ing.

これにより、図４に示したように信号線路Ｌ１にサージ電圧Ｖ１が印加された場合には、上記実施の形態と同様、そのサージ電圧Ｖ１は信号線路Ｌ１を伝播せず、静電保護回路２を介して接地線路Ｌ３へ逸らされる。一方、図５に示したように信号線路Ｌ１に信号電圧Ｖ０が印加された場合には、上記実施の形態と同様、静電保護回路２は動作せず、信号電圧Ｖ０が信号線路Ｌ１を伝播していき、信号線路Ｌ１に接続された集積回路（図示せず）が動作する。 As a result, when the surge voltage V 1 is applied to the signal line L 1 as shown in FIG. 4, the surge voltage V 1 does not propagate through the signal line L 1 and is static as in the above embodiment. diverted to ground line L 3 via a discharge protection circuit 2. On the other hand, when the signal voltage V 0 is applied to the signal line L 1 as shown in FIG. 5, the electrostatic protection circuit 2 does not operate and the signal voltage V 0 is L 1 continue to propagate, integrated circuit connected to the signal line L 1 (not shown) is operated.

このように、本実施の形態では、ベース領域２２がバイポーラトランジスタ２０のベースとＭＯＳトランジスタ３０のドレインとを兼ねるようにしたので、静電保護時におけるバイポーラ動作のトリガーをＭＯＳトランジスタ３０のスレッショルド電圧で制御することができる。これにより、図６に示したように、信号線路Ｌ１および接地線路Ｌ３間の電圧Ｖｄが低電圧（例えば０．３Ｖ）であっても静電保護動作を開始することができるので、サージ電圧Ｖ１によって静電保護回路２そのものが破壊されるのを防止することができる。 As described above, in this embodiment, the base region 22 serves as both the base of the bipolar transistor 20 and the drain of the MOS transistor 30, so that the bipolar operation is triggered by the threshold voltage of the MOS transistor 30 during electrostatic protection. Can be controlled. Thus, as shown in FIG. 6, it is possible to voltage Vd between the signal line L 1 and a ground line L 3 starts even electrostatic protection operation a low voltage (e.g. 0.3V), surge can be the voltage V 1 is intended that the electrostatic protection circuit 2 to prevent from being destroyed.

また、静電保護動作時における内部インピーダンスが非常に小さいので、高電圧の静電気が印加された場合であっても、電圧Ｖｄを１０Ｖ程度に低く抑えることができ、低消費電力を実現することができる。これにより、静電保護素子２の発熱を低く抑えることができるので、静電保護耐性が大幅に向上する。また、図６に示したように、６．５Ａ程度の高電流まで耐性を維持することが可能であることから、例えば、人体帯電モデルにおいて１０４００Ｖ程度、マシンモデルにおいて５２０Ｖ程度の高電圧が印加された場合であっても、耐性を維持することが可能であり、静電保護耐性が極めて優れている。   In addition, since the internal impedance during the electrostatic protection operation is very small, the voltage Vd can be suppressed to about 10 V even when high-voltage static electricity is applied, and low power consumption can be realized. it can. Thereby, since heat_generation | fever of the electrostatic protection element 2 can be restrained low, electrostatic protection tolerance improves significantly. Further, as shown in FIG. 6, since it is possible to maintain the resistance to a high current of about 6.5 A, for example, a high voltage of about 10400 V is applied to the human body charging model and about 520 V is applied to the machine model. Even in this case, the resistance can be maintained, and the electrostatic protection resistance is extremely excellent.

以上、２つの実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記各実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記各実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。   The electrostatic protection circuit of the present invention has been described with reference to two embodiments, but the present invention is not limited to the above embodiments, and the configuration of the electrostatic protection circuit of the present invention is as described above. As long as it is possible to obtain the same effect as that of each embodiment, it can be freely modified.

例えば、上記各実施の形態では、ＭＯＳトランジスタ３０のドレイン領域（バイポーラトランジスタ２０のベース領域２２）が電気的に浮遊していていたが、例えば、ベース領域２２の表面の一部に、ベース領域２２と電気的に接続されたベース電極（図示せず）を設け、このベース電極と、接地線路Ｌ３との間に高抵抗素子Ｒ１を挿入接続してもよい。これにより、例えば、図８に示したように、ＭＯＳトランジスタ３０のドレイン領域（バイポーラトランジスタ２０のベース領域２２）と、接地線路Ｌ３とが高抵抗素子Ｒ１を介して電気的に接続されるので、電気的に浮遊した状態を損なうことなく、ノイズによる誤動作を防止することができる。すなわち、上記各実施の形態の構造では、サージ電圧Ｖ１が印加された際に、ソース領域３１のサージ電圧Ｖ１がチャネルを介して浮遊状態にあるベース領域２２に伝わることで効果を発揮するので、ベース領域２２を電気的に浮遊した状態にする必要があるが、ノイズによる誤動作を引き起こす可能性が考えられる。しかし、本変形例のように、高抵抗素子Ｒ１を挿入接続した場合には、ノイズが発生した場合でも、ノイズを、高抵抗素子Ｒ１を介して接地線路Ｌ３へ逃すことができ、ベース領域２２の電位を安定化できるので、ノイズによる誤動作を防止することができる。 For example, in each of the above embodiments, the drain region of the MOS transistor 30 (the base region 22 of the bipolar transistor 20) is electrically floating. For example, the base region 22 is formed on a part of the surface of the base region 22. and electrically provided the connected base electrode (not shown), and the base electrode, the high-resistance element R1 may be inserted and connected between the ground line L 3. Thus, for example, as shown in FIG. 8, and the drain region of the MOS transistor 30 (the base region 22 of the bipolar transistor 20), since the ground line L 3 are electrically connected through a high resistance element R1 Thus, malfunction due to noise can be prevented without impairing the electrically floating state. That is, the in the structure of the embodiment, when the surge voltage V 1 is applied, the surge voltage V 1 of the source region 31 to be effective in being transmitted to the base region 22 in the floating state through the channel Therefore, the base region 22 needs to be in an electrically floating state, but it may cause a malfunction due to noise. However, as in this modification, when inserted and connected a high-resistance element R1, even if noise is generated, noise, via the high-resistance element R1 can escape to the ground line L 3, the base region Since the potential of 22 can be stabilized, malfunction due to noise can be prevented.

また、上記各実施の形態では、エミッタ電極２８を直接に接地線路Ｌ３に接続していたが、例えば、図９に示したように、エミッタ電極２８と接地線路Ｌ３との間に、制御回路４０内のｐ型ＭＯＳトランジスタＴｒ４を挿入するようにしてもよい。このようにした場合には、制御回路４０によって、エミッタ電極２８およびゲート電極３３は、信号線路Ｌ１にサージ電圧Ｖ１が印加されたときにｐ型ＭＯＳトランジスタＴｒ４を介して接地線路Ｌ３と接続され、信号線路Ｌ１に信号電圧Ｖ０が印加されたときにｐ型ＭＯＳトランジスタＴｒ２を介して信号線路Ｌ１と接続されることになる。 In each of the above embodiments, the emitter electrode 28 is directly connected to the ground line L 3. For example, as shown in FIG. 9, a control is performed between the emitter electrode 28 and the ground line L 3. A p-type MOS transistor Tr4 in the circuit 40 may be inserted. In such a case, the control circuit 40, the emitter electrode 28 and the gate electrode 33, a ground line L 3 via the p-type MOS transistor Tr4 when a surge voltages V 1 to the signal line L 1 is applied It is connected, to be connected to the signal line L 1 through the p-type MOS transistor Tr2 when the signal voltage V 0 is applied to the signal line L 1.

また、上記各実施の形態では、半導体基板１０がｐ型不純物を含むシリコン基板である場合を例示して説明したが、ｎ型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がｐ型となっている場合には、ｎ型と読み替え、ｎ型となっている場合には、ｐ型と読み替えるものとする。   In each of the above embodiments, the case where the semiconductor substrate 10 is a silicon substrate containing a p-type impurity has been described as an example. However, the semiconductor substrate 10 may be a silicon substrate containing an n-type impurity. However, in this case, when the conductivity type exemplified in the other components is p-type, it is read as n-type, and when it is n-type, it is read as p-type.

また、上記各実施の形態では、ＭＯＳトランジスタ３０が２つ設けられていたが、１つだけ設けられていてもよいし、３つ以上設けられていてもよい。また、上記第１実施の形態では、バイポーラトランジスタ２０が１つ設けられていたが、２つ以上設けられていてもよい。また、上記第２実施の形態では、バイポーラトランジスタ２０が２つ設けられていたが、１つだけ設けられていてもよいし、３つ以上設けられていてもよい。   In each of the above embodiments, two MOS transistors 30 are provided. However, only one MOS transistor 30 may be provided, or three or more MOS transistors 30 may be provided. In the first embodiment, one bipolar transistor 20 is provided. However, two or more bipolar transistors 20 may be provided. In the second embodiment, two bipolar transistors 20 are provided. However, only one bipolar transistor 20 may be provided, or three or more bipolar transistors 20 may be provided.

本発明の第１の実施の形態に係る静電保護回路の断面構成図である。It is a section lineblock diagram of the electrostatic protection circuit concerning a 1st embodiment of the present invention. 図１の制御回路の回路構成図である。It is a circuit block diagram of the control circuit of FIG. 図２のバイポーラトランジスタおよびＭＯＳトランジスタの等価回路図である。FIG. 3 is an equivalent circuit diagram of the bipolar transistor and the MOS transistor of FIG. 2. 図１の静電保護回路にサージ電圧が印加されたときの動作について説明するための回路構成図である。It is a circuit block diagram for demonstrating operation | movement when a surge voltage is applied to the electrostatic protection circuit of FIG. 図１の静電保護回路に信号電圧が印加されたときの動作について説明するための回路構成図である。FIG. 2 is a circuit configuration diagram for explaining an operation when a signal voltage is applied to the electrostatic protection circuit of FIG. 1. 図１の静電保護回路の電流電圧特性の一例を表す特性図である。It is a characteristic view showing an example of the current-voltage characteristic of the electrostatic protection circuit of FIG. 本発明の第２の実施の形態に係る静電保護回路の断面構成図である。It is a cross-sectional block diagram of the electrostatic protection circuit which concerns on the 2nd Embodiment of this invention. 図１または図７の静電保護回路の一変形例の回路構成図である。FIG. 8 is a circuit configuration diagram of a variation of the electrostatic protection circuit of FIG. 1 or FIG. 7. 図１または図７の静電保護回路の他の変形例の回路構成図である。FIG. 8 is a circuit configuration diagram of another modification of the electrostatic protection circuit of FIG. 1 or FIG. 7. 従来の静電保護回路の回路構成図である。It is a circuit block diagram of the conventional electrostatic protection circuit. 従来の静電保護回路の電流電圧特性の一例を表す特性図である。It is a characteristic view showing an example of the current voltage characteristic of the conventional electrostatic protection circuit.

符号の説明Explanation of symbols

１…静電保護回路、１０…半導体基板、２０…バイポーラトランジスタ、２１…コレクタ領域、２２…ベース領域、２３…エミッタ領域、２４…第１コレクタ電位取出領域、２５…第２コレクタ電位取出領域、２６…ビア、２７…コレクタ電極、２８…エミッタ電極、３０…ＭＯＳトランジスタ、３１…ソース領域、３２…ゲート絶縁膜、３３…ゲート電極、３４…ソース電位取出領域、３５…ソース電極、４０…制御回路、５０，５１…素子分離層、５１Ａ…下部分離層、５１Ｂ…上部分離層、５２…絶縁層、Ｌ１…信号線路、Ｌ２…電源線路、Ｌ３…接地線路、Ｒ…抵抗素子、Ｒ１…高抵抗素子、Ｖ０…信号電圧、Ｖ１…サージ電圧。 DESCRIPTION OF SYMBOLS 1 ... Electrostatic protection circuit, 10 ... Semiconductor substrate, 20 ... Bipolar transistor, 21 ... Collector region, 22 ... Base region, 23 ... Emitter region, 24 ... First collector potential extraction region, 25 ... Second collector potential extraction region, 26 ... via, 27 ... collector electrode, 28 ... emitter electrode, 30 ... MOS transistor, 31 ... source region, 32 ... gate insulating film, 33 ... gate electrode, 34 ... source potential extraction region, 35 ... source electrode, 40 ... control Circuit, 50, 51 ... element isolation layer, 51A ... lower isolation layer, 51B ... upper isolation layer, 52 ... insulating layer, L 1 ... signal line, L 2 ... power supply line, L 3 ... ground line, R ... resistance element, R 1 ... high resistance element, V 0 ... signal voltage, V 1 ... surge voltage.

Claims (14)

第１導電型の不純物を含む第１不純物領域と、
前記第１不純物領域の表面に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極と、
前記第１不純物領域の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、
前記第３不純物領域の表面に形成されると共に、前記第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域と、
前記第４不純物領域の表面に形成されると共に、前記信号線路に電気的に接続された第２電極と、
前記第１不純物領域の表面のうち前記第３不純物領域の隣接領域に形成されると共に、前記第２導電型の不純物を含む第５不純物領域と、
前記第５不純物領域の表面に形成されると共に、前記第１導電型の不純物を含む第６不純物領域と、
前記第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極と、
少なくとも前記第１不純物領域の表面のうち前記第３不純物領域と前記第５不純物領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されると共に、前記信号線路にサージ電圧が印加されたときに、前記参照電位線路に電気的に接続される第４電極と
を備えた静電保護回路。 A first impurity region containing a first conductivity type impurity;
A second impurity region formed on a surface of the first impurity region and including a first conductivity type impurity having a concentration higher than a first conductivity type impurity concentration of the first impurity region;
A first electrode formed on the surface of the second impurity region and electrically connected to the signal line;
A third impurity region formed on a surface of the first impurity region and including an impurity of a second conductivity type different from the first conductivity type;
A fourth impurity region formed on a surface of the third impurity region and including a second conductivity type impurity having a concentration higher than a second conductivity type impurity concentration of the third impurity region;
A second electrode formed on the surface of the fourth impurity region and electrically connected to the signal line;
A fifth impurity region formed in a region adjacent to the third impurity region in the surface of the first impurity region and including the second conductivity type impurity;
A sixth impurity region formed on a surface of the fifth impurity region and including the impurity of the first conductivity type;
A third electrode formed on the surface of the sixth impurity region and electrically connected to a reference potential line;
A gate insulating film formed between the third impurity region and the fifth impurity region of at least the surface of the first impurity region;
And a fourth electrode formed on the surface of the gate insulating film and electrically connected to the reference potential line when a surge voltage is applied to the signal line. 前記第３電極は、常時、前記参照電位線路に電気的に接続されている
請求項１に記載の静電保護回路。 The electrostatic protection circuit according to claim 1, wherein the third electrode is always electrically connected to the reference potential line. 前記第３電極は、前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続される
請求項１に記載の静電保護回路。 The electrostatic protection circuit according to claim 1, wherein the third electrode is electrically connected to the reference potential line when a surge voltage is applied to the signal line. 前記第５不純物領域は、電気的に浮遊している
請求項１に記載の静電保護回路。 The electrostatic protection circuit according to claim 1, wherein the fifth impurity region is electrically floating. 前記第５不純物領域の表面の一部に形成された第５電極と、
前記第５電極と前記参照電位線路との間に挿入接続された高抵抗素子と
を備える
請求項１に記載の静電保護回路。 A fifth electrode formed on a part of the surface of the fifth impurity region;
The electrostatic protection circuit according to claim 1, further comprising: a high-resistance element that is inserted and connected between the fifth electrode and the reference potential line. 前記信号線路にサージ電圧が印加されたときに前記第４電極と前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記第４電極と前記信号線路とを互いに電気的に接続する制御回路を備える
請求項２に記載の静電保護回路。 When the surge voltage is applied to the signal line, the fourth electrode and the reference potential line are electrically connected to each other, and when the signal voltage is applied to the signal line, the fourth electrode and the signal line The electrostatic protection circuit according to claim 2, further comprising a control circuit that electrically connects the two to each other. 前記信号線路にサージ電圧が印加されたときに前記第３電極および前記第４電極と前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記第３電極および前記第４電極と前記信号線路とを互いに電気的に接続する制御回路を備える
請求項３に記載の静電保護回路。 When a surge voltage is applied to the signal line, the third electrode, the fourth electrode, and the reference potential line are electrically connected to each other, and when a signal voltage is applied to the signal line, the third electrode The electrostatic protection circuit according to claim 3, further comprising: a control circuit that electrically connects the electrode, the fourth electrode, and the signal line to each other. 半導体基板上に静電保護回路を備えた半導体装置であって、
前記静電保護回路は、
第１導電型の不純物を含む第１不純物領域と、
前記第１不純物領域の表面に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の表面に形成されると共に、信号線路に電気的に接続された第１電極と、
前記第１不純物領域の表面に形成されると共に、前記第１導電型とは異なる第２導電型の不純物を含む第３不純物領域と、
前記第３不純物領域の表面に形成されると共に、前記第３不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第４不純物領域と、
前記第４不純物領域の表面に形成されると共に、前記信号線路に電気的に接続された第２電極と、
前記第１不純物領域の表面のうち前記第３不純物領域の隣接領域に形成されると共に、前記第２導電型の不純物を含む第５不純物領域と、
前記第５不純物領域の表面に形成されると共に、前記第１導電型の不純物を含む第６不純物領域と、
前記第６不純物領域の表面に形成されると共に、参照電位線路に電気的に接続される第３電極と、
少なくとも前記第１不純物領域の表面のうち前記第３不純物領域と前記第５不純物領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されると共に、前記信号線路にサージ電圧が印加されたときに、前記参照電位線路に電気的に接続される第４電極と
を有する
半導体装置。 A semiconductor device having an electrostatic protection circuit on a semiconductor substrate,
The electrostatic protection circuit is
A first impurity region containing a first conductivity type impurity;
A second impurity region formed on a surface of the first impurity region and including a first conductivity type impurity having a concentration higher than a first conductivity type impurity concentration of the first impurity region;
A first electrode formed on the surface of the second impurity region and electrically connected to the signal line;
A third impurity region formed on a surface of the first impurity region and including an impurity of a second conductivity type different from the first conductivity type;
A fourth impurity region formed on a surface of the third impurity region and including a second conductivity type impurity having a concentration higher than a second conductivity type impurity concentration of the third impurity region;
A second electrode formed on the surface of the fourth impurity region and electrically connected to the signal line;
A fifth impurity region formed in a region adjacent to the third impurity region in the surface of the first impurity region and including the second conductivity type impurity;
A sixth impurity region formed on a surface of the fifth impurity region and including the impurity of the first conductivity type;
A third electrode formed on the surface of the sixth impurity region and electrically connected to a reference potential line;
A gate insulating film formed between the third impurity region and the fifth impurity region of at least the surface of the first impurity region;
And a fourth electrode formed on the surface of the gate insulating film and electrically connected to the reference potential line when a surge voltage is applied to the signal line. 半導体基板と、
電気的に浮遊しているベースと、信号線路に電気的に接続されたコレクタと、参照電位線路に電気的に接続されるエミッタとを有するバイポーラトランジスタと、
前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続されるゲートと、一方が前記信号線路に電気的に接続され、他方がベースに電気的に接続されたソースおよびドレインとを有するＭＯＳトランジスタと
を備え、
前記半導体基板の表面に、前記バイポーラトランジスタが形成され、
前記半導体基板の表面で、かつ前記バイポーラトランジスタの前記コレクタ領域内に、前記ＭＯＳトランジスタのチャネル領域と前記ソースとドレインとが形成されている
静電保護回路。 A semiconductor substrate;
A bipolar transistor having an electrically floating base, a collector electrically connected to the signal line, and an emitter electrically connected to the reference potential line;
A gate electrically connected to the reference potential line when a surge voltage is applied to the signal line; a source electrically connected to the signal line and the other electrically connected to a base; A MOS transistor having a drain, and
The bipolar transistor is formed on the surface of the semiconductor substrate,
The channel region of the MOS transistor, the source, and the drain are formed on the surface of the semiconductor substrate and in the collector region of the bipolar transistor. 前記バイポーラトランジスタの前記ベースと、前記ＭＯＳトランジスタの前記ドレインとが、一体の不純物領域となっている
請求項９に記載の静電保護回路。 The electrostatic protection circuit according to claim 9, wherein the base of the bipolar transistor and the drain of the MOS transistor are integrated impurity regions. 前記エミッタは、常時、前記参照電位線路に電気的に接続されている
請求項９または請求項１０に記載の静電保護回路。 The electrostatic protection circuit according to claim 9, wherein the emitter is always electrically connected to the reference potential line. 前記エミッタは、前記信号線路にサージ電圧が印加されたときに前記参照電位線路に電気的に接続される
請求項９または請求項１０に記載の静電保護回路。 The electrostatic protection circuit according to claim 9, wherein the emitter is electrically connected to the reference potential line when a surge voltage is applied to the signal line. 前記信号線路にサージ電圧が印加されたときに前記ゲートと前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記ゲートと前記信号線路とを互いに電気的に接続する制御回路を備える
請求項１１に記載の静電保護回路。 The gate and the reference potential line are electrically connected to each other when a surge voltage is applied to the signal line, and the gate and the signal line are electrically connected to each other when a signal voltage is applied to the signal line. A control circuit to connect
The electrostatic protection circuit according to 請 Motomeko 11. 前記信号線路にサージ電圧が印加されたときに前記エミッタおよび前記ゲートと前記参照電位線路とを互いに電気的に接続し、前記信号線路に信号電圧が印加されたときに前記エミッタおよび前記ゲートと前記信号線路とを互いに電気的に接続する制御回路を備える
請求項１２に記載の静電保護回路。 When the surge voltage is applied to the signal line, the emitter and the gate and the reference potential line are electrically connected to each other, and when the signal voltage is applied to the signal line, the emitter, the gate and the reference line Provided with a control circuit for electrically connecting signal lines to each other
The electrostatic protection circuit according to 請 Motomeko 12.
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