JP5358950B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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Description
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、銅（Ｃｕ）配線を備えた半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a semiconductor device provided with a copper (Cu) wiring and the semiconductor device.
従来、半導体装置の配線材料としては、アルミニウム（Ａｌ）のほか、抵抗値等の観点からＣｕが用いられている。一般に、Ｃｕを用いた配線形成には、配線溝を形成した絶縁膜の全面にタンタル（Ｔａ）やチタン（Ｔｉ）等を用いたバリアメタル膜及びＣｕ膜を順に堆積してからそれらを絶縁膜まで研磨することによってその絶縁膜内に配線を形成する、いわゆるダマシンプロセスが用いられている。このような配線形成後の表面には、通常、絶縁性のキャップ膜が形成される。 Conventionally, in addition to aluminum (Al), Cu is used as a wiring material for semiconductor devices from the viewpoint of resistance value and the like. In general, in forming a wiring using Cu, a barrier metal film and a Cu film using tantalum (Ta), titanium (Ti) or the like are sequentially deposited on the entire surface of the insulating film in which the wiring trench is formed, and then the insulating film is formed. A so-called damascene process is used in which wiring is formed in the insulating film by polishing to a minimum. An insulating cap film is usually formed on the surface after such wiring formation.
また、近年では、Ｃｕ膜の堆積に電解メッキ法を用いる場合におけるそのシード膜として、マンガン（Ｍｎ）を含有する薄いＣｕ膜（ＣｕＭｎシード膜）を形成し、そこに厚くＣｕ膜を堆積していく方法が提案されている。配線溝形成後の絶縁膜に、バリアメタル膜を形成することなくＣｕＭｎシード膜を形成し、電解メッキ法によりＣｕ膜を堆積して、所定のアニール処理を行うことで、配線の絶縁膜との界面領域に、Ｃｕの拡散バリアとしてＭｎシリケート（自己形成バリア膜）を形成する試み等がなされている（例えば、特許文献１参照。）。
しかし、ＣｕＭｎシード膜を用いた配線形成には、次のような問題点があった。すなわち、Ｍｎシリケートを拡散バリアとして形成する方法の場合、上記のように、配線溝形成後の絶縁膜にＣｕＭｎシード膜及びＣｕ膜を堆積した後、所定のアニール処理を行う。酸素（Ｏ）を含有する雰囲気でのアニール処理により、配線の絶縁膜との界面領域にＭｎシリケートが形成され、さらに、配線の抵抗に影響する余剰Ｍｎを堆積したＣｕ膜表面に酸化マンガン（ＭｎＯ）として析出させる。そして、表面のＭｎＯ（余剰Ｍｎ）を含むＣｕ膜が研磨され、拡散バリアであるＭｎシリケート及び配線が形成される。 However, the wiring formation using the CuMn seed film has the following problems. That is, in the method of forming Mn silicate as a diffusion barrier, a predetermined annealing process is performed after depositing a CuMn seed film and a Cu film on the insulating film after forming the wiring trench as described above. By annealing in an atmosphere containing oxygen (O), Mn silicate is formed in the interface region with the insulating film of the wiring, and further, manganese oxide (MnO) is deposited on the surface of the Cu film on which excess Mn that affects the resistance of the wiring is deposited. ). Then, the Cu film containing MnO (surplus Mn) on the surface is polished, and Mn silicate and wiring that are diffusion barriers are formed.
上記手法におけるＣｕ膜堆積後のアニール処理は、Ｃｕ膜表面にＭｎＯを十分に析出させるため、高温で長時間行われる。そのようなアニール処理は、Ｃｕ等のエレクトロマイグレーションを引き起こして配線の信頼性を劣化させる可能性がある。さらに、拡散バリアとして形成されるＭｎシリケートは、Ｔａ等のバリアメタル膜に比べると絶縁膜との密着力に課題が残っているのが現状である。また、Ｍｎは、配線に含有されることでその抵抗に影響を及ぼす一方、配線のエレクトロマイグレーション耐性及びストレスマイグレーション耐性を向上させる性質も有している。 The annealing process after the Cu film deposition in the above method is performed at a high temperature for a long time in order to sufficiently precipitate MnO on the surface of the Cu film. Such annealing treatment may cause electromigration of Cu or the like and deteriorate the reliability of the wiring. In addition, Mn silicate formed as a diffusion barrier still has a problem in adhesion with an insulating film as compared with a barrier metal film such as Ta. Further, while Mn is contained in the wiring and affects its resistance, it also has a property of improving the electromigration resistance and stress migration resistance of the wiring.
本発明はこのような点に鑑みてなされたものであり、信頼性の高い配線を備えた半導体装置の製造方法を提供することを目的とする。また、そのような信頼性の高い配線を備えた半導体装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide a method for manufacturing a semiconductor device having highly reliable wiring. It is another object of the present invention to provide a semiconductor device provided with such highly reliable wiring.
本発明の一観点によれば、第１の絶縁膜に配線溝を形成する工程、前記配線溝形成後の前記第１の絶縁膜上に導電性のバリアメタル膜を形成する工程、前記バリアメタル膜上にＭｎを含有する第１のＣｕ膜を形成する工程、前記第１のＣｕ膜上に第２のＣｕ膜を形成し前記配線溝を埋め込む工程、前記第２のＣｕ膜の形成後に、形成された前記第２のＣｕ膜、前記第１のＣｕ膜及び前記バリアメタル膜の研磨を行い前記配線溝内に前記バリアメタル膜で側面及び底面を覆われた配線部を形成する工程、及び前記研磨後の前記配線部の表面をシランとアンモニアのガスに曝して前記配線部の表面に選択的に窒化シリコンからなる第２の絶縁膜を形成する工程を有する半導体装置の製造方法が提供される。
According to an aspect of the present invention, a step of forming a wiring groove in a first insulating film, a step of forming a conductive barrier metal film on the first insulating film after the formation of the wiring groove, the barrier metal A step of forming a first Cu film containing Mn on the film, a step of forming a second Cu film on the first Cu film and embedding the wiring groove, and after forming the second Cu film, Polishing the formed second Cu film, the first Cu film and the barrier metal film to form a wiring portion whose side and bottom surfaces are covered with the barrier metal film in the wiring groove; and There is provided a method of manufacturing a semiconductor device, which includes a step of selectively forming a second insulating film made of silicon nitride on the surface of the wiring portion by exposing the surface of the wiring portion after the polishing to a gas of silane and ammonia. The
このような半導体装置の製造方法によれば、第１の絶縁膜の配線溝にバリアメタル膜を介してＭｎを含有する配線部が形成され、その配線部の表面にＯを含有しない第２の絶縁膜が形成される。 According to such a method for manufacturing a semiconductor device, the wiring portion containing Mn is formed in the wiring groove of the first insulating film via the barrier metal film, and the second surface not containing O is formed on the surface of the wiring portion. An insulating film is formed.
開示する半導体装置の製造方法により、エレクトロマイグレーション耐性及びストレスマイグレーション耐性の高い高信頼性の配線が形成でき、そのような配線を備えた高信頼性の半導体装置が実現可能になる。 With the disclosed semiconductor device manufacturing method, highly reliable wiring with high electromigration resistance and stress migration resistance can be formed, and a highly reliable semiconductor device including such wiring can be realized.
以下、図面を参照して詳細に説明する。なお、ここでは、半導体装置の配線層部分を中心に説明する。
まず、第１の実施の形態について説明する。
Hereinafter, it will be described in detail with reference to the drawings. Here, the description will focus on the wiring layer portion of the semiconductor device.
First, the first embodiment will be described.
図２は配線層形成工程の説明図であって、（Ａ）は層間絶縁膜形成工程の要部断面模式図、（Ｂ）は配線溝形成工程の要部断面模式図、（Ｃ）はバリアメタル膜及び配線材料形成工程の要部断面模式図である。 2A and 2B are explanatory views of a wiring layer forming process, in which FIG. 2A is a schematic cross-sectional view of the main part of the interlayer insulating film forming process, FIG. 2B is a schematic cross-sectional view of the main part of the wiring groove forming process, and FIG. It is a principal part cross-sectional schematic diagram of a metal film and wiring material formation process.
まず、図２（Ａ）に示すように、下地２上に層間絶縁膜３を形成する。下地２は、トランジスタ等の回路素子が形成された半導体基板上の絶縁膜等である。続いて、図２（Ｂ）に示すように、リソグラフィ技術を用い、その層間絶縁膜３に配線溝４を形成する。
First, as shown in FIG. 2A, an interlayer
配線溝４の形成後は、図２（Ｃ）に示すように、まず層間絶縁膜３の全面にＴａ等の薄いバリアメタル膜５を形成する。そして、そのバリアメタル膜５上にＭｎを含有する薄いＣｕ膜（ＣｕＭｎシード膜）６を形成し、次いで、電解メッキ法により、そのＣｕＭｎシード膜６上に厚いＣｕ膜７を形成して配線溝４を埋め込む。
After the formation of the
配線溝４の埋め込み後は、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜３まで研磨を行い、層間絶縁膜３上に形成されている不要なＣｕ膜７、ＣｕＭｎシード膜６及びバリアメタル膜５を除去する。この研磨は、配線溝４の埋め込み後、Ｍｎシリケート形成及び余剰Ｍｎ除去を目的とするようなアニール処理を行うことなく、実施される。
After embedding the
図１は第１の実施の形態の配線層形成工程の説明図であって、（Ａ）は研磨工程後の要部断面模式図、（Ｂ）は絶縁膜形成工程の要部断面模式図、（Ｃ）はキャップ膜形成工程の要部断面模式図である。 1A and 1B are explanatory views of a wiring layer forming process according to the first embodiment, wherein FIG. 1A is a schematic cross-sectional view of a main part after a polishing process, and FIG. 1B is a schematic cross-sectional view of a main part of an insulating film forming process. (C) is a principal part cross-sectional schematic diagram of a cap film formation process.
配線溝４をバリアメタル膜５、ＣｕＭｎシード膜６及びＣｕ膜７によって埋め込んだ後の研磨により、図１（Ａ）に示すように、まず配線溝４内には、側面と底面をバリアメタル膜５で覆われた、ＣｕＭｎシード膜６及びＣｕ膜７を有する配線部１が形成される。
By polishing after embedding the
続いて、図１（Ａ）に示した研磨後の表面を、図１（Ｂ）に示すように、シラン（ＳｉＨ4）とアンモニア（ＮＨ3）のガスに曝す。このようなガスに曝すことで、配線部１の上面に選択的に、特にそのＣｕ膜７の上面に、Ｏを含有しない窒化シリコン（ＳｉＮ）からなる保護層８が形成される。保護層８は、その厚さが数ｎｍと非常に薄く形成される。なお、図１には、Ｃｕ膜７の上面にのみ保護層８が形成されている場合を図示している。
Subsequently, the polished surface shown in FIG. 1A is exposed to silane (SiH 4 ) and ammonia (NH 3 ) gas as shown in FIG. 1B. By exposing to such a gas, a
そして、このようにして保護層８を形成した後、ＣＶＤ（Chemical Vapor Deposition）法により、図１（Ｃ）に示すように、全面にＳｉＣ等の絶縁性のキャップ膜９を形成する。このキャップ膜９は、配線部１のＣｕが層間絶縁膜３或いはより上層に形成される他の配線層内に拡散するのを防止する機能のほか、上層の配線層にこの配線部１に達するビアホールをエッチングにより形成する際のエッチングストッパとして機能する。
Then, after forming the
この第１の実施の形態において、キャップ膜９は、Ｏを含有していても、含有していなくても、いずれであっても構わない。例えば、ＳｉＣは、一般的な形成方法によれば、３原子％〜１８原子％程度のＯが含有される。Ｏを含有しないＳｉＣは、その誘電率が７以上であるのに対し、Ｏを含有するＳｉＣは、その誘電率を４以下に低減することができ、半導体装置の低誘電率化の点で有利である。
In the first embodiment, the
このキャップ膜９の形成時には、その材質にもよるが、３５０℃〜４５０℃程度の熱が配線層にかかり、配線部１の構造は、そのときの熱によって変化する。
すなわち、その熱によって層間絶縁膜３に存在するＯが拡散し、バリアメタル膜５を通過すると、配線部１の側面及び底面のバリアメタル膜５との界面領域には、そのＯと図１（Ａ），（Ｂ）に示したＣｕＭｎシード膜６のＭｎが反応してＭｎＯが析出し、薄いＭｎＯ層１０が形成される。また、ＭｎＯ層１０の形成に消費されないＣｕＭｎシード膜６のＭｎの一部は、その熱によってＣｕ膜７内に拡散し、Ｃｕ膜７内においてＣｕとの合金を形成する。
When the
That is, when the O present in the
一方、配線部１の上面には、Ｏを含有しないＳｉＮの保護層８が形成されているため、キャップ膜９にＯが含有されていない場合は勿論、たとえキャップ膜９にＯが含有されている場合でも、配線部１の上面へのＭｎの析出が効果的に抑制されるようになる。
On the other hand, since the
ここで、配線部１のＭｎの析出について説明する。
図３はＭｎを析出させた配線層の一例の要部断面模式図である。
上記の図１（Ａ）に示したような状態から、図１（Ｂ）に示したようにＳｉＨ4とＮＨ3のガスに曝してＳｉＮの保護層８を形成することなく、図１（Ｃ）に示したようにキャップ膜９を形成する。ここではそのキャップ膜９としてＯを含有する低誘電率のＳｉＣを形成する場合を想定する。
Here, precipitation of Mn in the
FIG. 3 is a schematic cross-sectional view of an essential part of an example of a wiring layer on which Mn is deposited.
1C without exposing the SiH 4 and NH 3 gas to the SiN
その場合、そのキャップ膜９の形成時には、そのときの熱によって、配線部１のバリアメタル膜５との界面領域にＭｎＯ層１０が形成される。さらに、ＳｉＣのキャップ膜９がＯを含有していることで、配線部１のＭｎ（ＣｕＭｎシード膜６のＭｎ、或いはＣｕＭｎシード膜６からＣｕ膜７に拡散したＭｎ。）がキャップ膜９との界面領域に拡散し、キャップ膜９に含有されているＯとの反応が起こる。その結果、配線部１のキャップ膜９との界面領域には、Ｍｎがキャップ膜９のＯ、及びシリコン（Ｓｉ）並びに炭素（Ｃ）と反応し、Ｃを含有するＭｎシリケートの層（ＭｎＳｉＯXＣY層）１１が形成されるようになる。
In that case, when the
このようにして形成されるＭｎＯ層１０及びＭｎＳｉＯXＣY層１１は、それらに一定量のＭｎが含有されている場合には、配線部１のエレクトロマイグレーション耐性及びストレスマイグレーション耐性を向上させる役割を果たす。ただし、配線部１のキャップ膜９との界面領域に形成されるＭｎＳｉＯXＣY層１１は、それに一定量以上のＭｎが含有されると、配線層の寿命低下を引き起こしてしまう。
図４はエレクトロマイグレーションを説明する配線層の要部断面模式図である。
一定量以上のＭｎを含有するＭｎＳｉＯXＣY層１１が形成された場合には、異なる配線部１間に生じる電界により、配線部１のＣｕ，Ｍｎ或いはＭｎＳｉＯXＣY層１１のＭｎが層間絶縁膜３の方へ拡散してしまう場合がある。上面をキャップ膜９で、側面及び底面をバリアメタル膜５で、それぞれ覆われた配線部１及びＭｎＳｉＯXＣY層１１からＣｕ，Ｍｎが外部へ拡散する場合、そのＣｕ，Ｍｎは層間絶縁膜３とキャップ膜９との界面を拡散していきやすい。
FIG. 4 is a schematic cross-sectional view of an essential part of a wiring layer for explaining electromigration.
When the MnSiO x C y layer 11 containing a certain amount or more of Mn is formed, Cu or Mn of the
ＭｎＳｉＯXＣY層１１のＭｎ含有量は、配線部１の形成時に用いるＣｕＭｎシード膜６に予め含有されているＭｎの量に依存してくる。ＣｕＭｎシード膜６のＭｎ含有量が配線層の寿命に与える影響をＴＤＤＢ（Time-Dependent Dielectric Breakdown）試験により検討した結果を次の図５に示す。
The Mn content of the MnSiO X C Y layer 11 depends on the amount of Mn previously contained in the
図５はＴＤＤＢ試験の結果を示す図である。
図５には、ＣｕＭｎシード膜６のＭｎ含有率を０原子％（Ｃｕシード膜を用いた場合。）、１原子％、２原子％とした場合についてそれぞれＴＤＤＢ試験を行った結果を示している。なお、ＴＤＤＢ試験は、ＣｕＭｎシード膜６のＭｎ含有率を変える以外は同条件で形成した配線層について試験を行っており、また、温度、印加電圧等の試験条件はＣｕＭｎシード膜６のＭｎ含有率によらず同じにしている。
FIG. 5 is a diagram showing the results of the TDDB test.
FIG. 5 shows the results of the TDDB test in the case where the Mn content of the
ＴＤＤＢ試験の結果、ＣｕＭｎシード膜６のＭｎ含有率が１原子％の場合には、０原子％の場合に比べて長寿命化する傾向が認められ、２原子％の場合には、短寿命化が認められた。同様の検討から、ＣｕＭｎシード膜６のＭｎ含有率が２原子％を上回ると、短寿命化が著しくなることが確認された。
As a result of the TDDB test, when the Mn content of the
このように、配線部１の上面に直接Ｏを含有するＳｉＣのキャップ膜９を形成すると、配線部１内のＭｎが一定量以上の場合、却ってエレクトロマイグレーション耐性が劣化してしまうようになる。
As described above, when the
これに対し、図１（Ｂ）に示したように、配線部１の上面にＯを含有しない薄いＳｉＮの保護層８を形成しておくと、その上に形成されるキャップ膜９がたとえＯを含有していても、配線部１の上面へのＭｎの析出が抑えられ、ＭｎＳｉＯXＣYの生成が抑えられるようになる。したがって、Ｍｎ含有量の高いＭｎＳｉＯXＣYが形成されることによるエレクトロマイグレーション耐性の劣化を回避することが可能になる。その結果、配線部１形成時のＣｕＭｎシード膜６のＭｎ含有率を高め、例えばそのＭｎ含有率を２原子％以上にしても、高いエレクトロマイグレーション耐性を確保し、かつ、高いストレスマイグレーション耐性を得ることが可能になる。
On the other hand, when a thin SiN
ＣｕＭｎシード膜６のＭｎ含有率は、形成する半導体装置の要求特性等に応じて設定すればよい。ただし、ＣｕＭｎシード膜６のＭｎ含有率を高くするほど、最終的に得られる配線部１の抵抗が高くなることに留意する必要がある。エレクトロマイグレーション耐性及びストレスマイグレーション耐性のほか、さらに配線部１の抵抗を考慮すると、ＣｕＭｎシード膜６のＭｎ含有率は、１原子％〜５原子％とすることが好ましく、２原子％〜５原子％とすることがより好ましい。
The Mn content of the
なお、保護層８は、その厚さが薄く、かつ、配線部１の上面に選択的に形成されるため、保護層８の形成による容量の増加は無視し得る程度である。
また、配線部１は、層間絶縁膜３の配線溝４に、層間絶縁膜３及び配線部１との密着性が良好なバリアメタル膜５を介して形成するようにしている。バリアメタル膜５を形成することなくＭｎを用いて自己形成バリア膜を形成するようにした場合に比べ、特に幅広の配線を形成するような場合の研磨時に発生するバリアメタル膜５及び配線部１の層間絶縁膜３からの剥離等を効果的に抑制することが可能になっている。
Since the
Further, the
さらに、上記のようにＣｕＭｎシード膜６を用いて配線部１を形成する場合、その周りのバリアメタル膜５は、Ｍｎを含有しないＣｕシード膜を用いて配線を形成する場合に比べ、より薄い膜厚で形成することができる。一般に、バリアメタル膜の膜厚を厚くするほどＣｕの拡散を確実に防止することが可能になる。ただし、バリアメタル膜を厚くすると、配線内のＣｕ占有率が減少する、Ｃｕ占有率を確保すると配線の微細化に対応できない、といった問題が生じてくる。これに対し、ＣｕＭｎシード膜６を用いると、バリアメタル膜５を薄く形成した場合でも、配線部１に薄いＭｎＯ層１０が形成されるため、このＭｎＯ層１０とバリアメタル膜５により、配線部１からのＣｕの拡散を効果的に抑制することが可能になる。
Furthermore, when the
以上、第１の実施の形態の配線層について説明したが、その形成にあたっては、半導体装置の低誘電率化の観点から、層間絶縁膜３としてＭＳＱ（methyl silsesquioxane）等のＬｏｗ−ｋ膜が好適に用いられる。なお、ＭＳＱの場合、その誘電率は２．６であり、スピンコート法によって塗布した後、３５０℃〜４００℃程度の温度でキュアが行われる。層間絶縁膜３として、同様にスピンコート法で形成可能な炭化水素系ポリマー、例えばＳｉＬＫやポーラスＳｉＬＫ（Dow Chemical社製）、或いはプラズマＣＶＤ法によって形成可能なＳｉＯＣ等を用いてもよい。
Although the wiring layer of the first embodiment has been described above, a low-k film such as MSQ (methyl silsesquioxane) is suitable as the
バリアメタル膜５としては、Ｔａのほか、窒化タンタル（ＴａＮ）、Ｔｉ、窒化チタン（ＴｉＮ）等を用いることができる。このバリアメタル膜５と、その上に形成されるＣｕＭｎシード膜６は、例えばスパッタリング法により形成することができる。そして、そのＣｕＭｎシード膜６上に電解メッキ法によりＣｕ膜７が形成される。
As the
保護層８は、上記のように、バリアメタル膜５、ＣｕＭｎシード膜６及びＣｕ膜７を順次形成して層間絶縁膜３上の不要な部分を研磨した後に、それをＳｉＨ4とＮＨ3のガスに曝すことによって形成される。例えば、１０〜２００ｓｃｃｍのＳｉＨ4に希釈ガスとして例えば窒素（Ｎ2）を用いて、１〜６０秒の範囲でその雰囲気に曝す。その後、ＮＨ3等のＮとＨを含むガス、又はＮ2と水素（Ｈ2）の混合ガス雰囲気でプラズマを発生させてＳｉＮの保護層８を形成する。基板温度は３５０℃〜４００℃が好ましい。
As described above, the
保護層８形成後の表面に形成するキャップ膜９としては、ＳｉＣのほか、窒化炭化シリコン（ＳｉＣＮ）、ＳｉＮ、窒化ホウ素（ＢＮ）等を用いることもできる。半導体装置の低誘電率化の観点から、キャップ膜９には低誘電率のものが好適に用いられる。なお、上記のように保護層８を形成することによって配線部１の上面にＭｎが析出するのを抑制することができるため、この第１の実施の形態ではキャップ膜９がＯを含有するか否かは問われない。
As the
上記の配線層を第１層目とした場合、その上に形成される第２層目の配線層は、例えば、次のような流れで形成することができる。
図６は第１の実施の形態のビアホール及び配線溝の形成工程の要部断面模式図である。
When the wiring layer is the first layer, the second wiring layer formed thereon can be formed, for example, in the following flow.
FIG. 6 is a schematic cross-sectional view of an essential part of the via hole and wiring groove forming step according to the first embodiment.
まず、第２層目の配線層形成用の層間絶縁膜２１を形成する。例えば、ＭＳＱを形成し、３５０℃〜４００℃程度のキュアを行って、層間絶縁膜２１を形成する。そして、その層間絶縁膜２１に、デュアルダマシンプロセスに従い、第１層目の配線部１に達するビアホール２２及び配線溝２３を形成する。
First, an
その際は、例えば、キャップ膜９を開口するエッチング時に、キャップ膜９と同時に、配線部１の上面に形成されている保護層８を除去する。このエッチングは、キャップ膜９の開口に適した条件で行えばよい。或いは、保護層８は、次工程のバリアメタル膜２４の形成前に、アルゴン（Ａｒ）ガスによるスパッタリングによって除去するようにしてもよい。保護層８は、配線部１の上面にごく薄く形成されているため、エッチング及びスパッタリングのいずれの方法によっても容易に除去することができる。
In that case, for example, at the time of etching to open the
図７は第１の実施の形態のビアホール及び配線溝の埋め込み工程の要部断面模式図である。
ビアホール２２及び配線溝２３の形成後は、第１層目の配線層と同様に、例えば、スパッタリング法によるＴａ等のバリアメタル膜２４並びにＣｕＭｎシード膜２５の形成、及び電解メッキ法によるＣｕ膜２６の形成を行う。これにより、ビアホール２２及び配線溝２３を同時に埋め込む。なお、ＣｕＭｎシード膜２５のＭｎ含有率は、第１層目の配線層について述べたのと同様に、エレクトロマイグレーション耐性並びにストレスマイグレーション耐性及び抵抗の観点から、例えば、１原子％〜５原子％とすればよい。
FIG. 7 is a schematic cross-sectional view of an essential part of the via hole and wiring groove embedding process according to the first embodiment.
After the formation of the via
図８は第１の実施の形態のＣｕ膜等の研磨工程の要部断面模式図である。
バリアメタル膜２４、ＣｕＭｎシード膜２５及びＣｕ膜２６の形成後、ＣＭＰ法により、層間絶縁膜２１上のそれらの不要な部分を除去する。これにより、ビアホール２２及び配線溝２３内に、側面及び底面をバリアメタル膜２４で覆われた、ＣｕＭｎシード膜２５及びＣｕ膜２６を有する配線部２０が形成される。なお、層間絶縁膜２１と配線部２０との間にいずれとも密着性が良いバリアメタル膜２４が形成されていることにより、この研磨の際に加わる力でバリアメタル膜２４及び配線部２０が層間絶縁膜２１から剥離してしまうといった不具合の発生が回避される。
FIG. 8 is a schematic cross-sectional view of an essential part of a polishing process for a Cu film or the like according to the first embodiment.
After the formation of the
図９は第１の実施の形態の保護層の形成工程の要部断面模式図である。
バリアメタル膜２４、ＣｕＭｎシード膜２５及びＣｕ膜２６の研磨後、その表面をＳｉＨ4とＮＨ3のガスに曝し、配線部２０の上面に選択的に、Ｏを含有しない、厚さ数ｎｍ程度の薄いＳｉＮの保護層２７を形成する。この保護層２７は、第１層目の保護層８と同様の条件で形成することができる。
FIG. 9 is a schematic cross-sectional view of an essential part of a protective layer forming process according to the first embodiment.
After polishing the
図１０は第１の実施の形態のキャップ膜の形成工程の要部断面模式図である。
保護層２７の形成後、プラズマＣＶＤ法により、Ｏを含有するＳｉＣからなるキャップ膜２８を形成する。このキャップ膜２８の形成時には、層間絶縁膜２１から拡散してバリアメタル膜２４を通過したＯと、ＣｕＭｎシード膜２５のＭｎが反応し、配線部２０のバリアメタル膜２４との界面領域にＭｎＯ層２９が形成される。一方、配線部２０の上面にはＯを含有しないＳｉＮの保護層２７が形成されているため、配線部２０の上面へのＭｎの析出は抑えられる。
FIG. 10 is a schematic cross-sectional view of an essential part of a cap film forming process according to the first embodiment.
After the formation of the
この図６〜図１０に示した工程により、第２層目の配線層が形成される。第３層目以降の配線層を形成する場合は、例えば、それぞれの配線層を、この第２層目の配線層と同様にして形成していくようにすればよい。 A second wiring layer is formed by the steps shown in FIGS. When the third and subsequent wiring layers are formed, for example, each wiring layer may be formed in the same manner as the second wiring layer.
以上説明したように、この第１の実施の形態によれば、ＣｕＭｎシード膜のＭｎ含有率を一定以上にした場合でも、配線部上面に保護層を選択的に形成することにより、キャップ膜との間にＭｎを含有するバリア性の低い層が形成されない。配線部の側面及び底面にはＭｎＯ層が形成され、その外側にはバリアメタル膜が形成される。このような配線を構成することにより、配線部内の一定のＭｎ量、及び配線部並びにバリアメタル膜の層間絶縁膜との密着力を確保しつつ、エレクトロマイグレーション耐性及びストレスマイグレーション耐性の向上を図ることができる。 As described above, according to the first embodiment, even when the Mn content of the CuMn seed film is set to a certain level or more, the protective film is selectively formed on the upper surface of the wiring portion, thereby A layer having a low barrier property containing Mn is not formed between the layers. A MnO layer is formed on the side surface and the bottom surface of the wiring portion, and a barrier metal film is formed on the outside thereof. By configuring such wiring, it is possible to improve electromigration resistance and stress migration resistance while ensuring a certain amount of Mn in the wiring section and adhesion of the wiring section and the barrier metal film to the interlayer insulating film. Can do.
さらに、配線形成にあたっては、Ｍｎシリケート形成及び余剰Ｍｎ除去を目的としたアニール処理が不要であり、キャップ膜形成時の熱によってエレクトロマイグレーション耐性及びストレスマイグレーション耐性の高い構造の配線を形成することができる。 Furthermore, when forming the wiring, annealing for the purpose of forming Mn silicate and removing excess Mn is unnecessary, and wiring having a structure with high electromigration resistance and stress migration resistance can be formed by heat at the time of cap film formation. .
したがって、高信頼性の配線層を形成することができ、そのような配線層を備えた高信頼性の半導体装置が実現可能になる。
次に、第２の実施の形態について説明する。
Therefore, a highly reliable wiring layer can be formed, and a highly reliable semiconductor device including such a wiring layer can be realized.
Next, a second embodiment will be described.
図１１は第２の実施の形態の配線層形成工程の説明図であって、（Ａ）は研磨工程後の要部断面模式図、（Ｂ）はキャップ膜形成工程の要部断面模式図である。
まず、上記図２に示したように、下地２上の層間絶縁膜３に配線溝４を形成し、バリアメタル膜５、ＣｕＭｎシード膜６及びＣｕ膜７を順次形成して配線溝４を埋め込む。そして、ＣＭＰ法により層間絶縁膜３上の不要な部分を除去する。これにより、図１１（Ａ）に示すように、まず配線溝４内には、側面及び底面をバリアメタル膜５で覆われた、ＣｕＭｎシード膜６及びＣｕ膜７を有する配線部１が形成される。
FIGS. 11A and 11B are explanatory views of a wiring layer forming process according to the second embodiment, wherein FIG. 11A is a schematic cross-sectional view of the main part after the polishing process, and FIG. is there.
First, as shown in FIG. 2, a
この第２の実施の形態においては、この図１１（Ａ）に示した研磨後の状態から、ＣＶＤ法により、図１１（Ｂ）に示すように、全面にＯを含有しないキャップ膜４１を形成する。このようなＯを含有しないキャップ膜４１としては、例えば、ＳｉＣＮ，ＳｉＮ，ＢＮ，ＳｉＣ等の絶縁膜を形成することができる。特にＳｉＣＮは、誘電率が低く、半導体装置の低誘電率化の観点から好ましい。
In the second embodiment, a
このようにＯを含有しないキャップ膜４１の形成時には、そのときの熱により、層間絶縁膜３に存在するＯが拡散してバリアメタル膜５を通過し、配線部１のバリアメタル膜５との界面領域にＭｎＯ層１０が形成される。ＣｕＭｎシード膜６のＭｎの一部はＣｕ膜７内に拡散する。配線部１とキャップ膜４１との界面領域においては、キャップ膜４１にＯが含有されていないことで、Ｍｎの析出が効果的に抑制される。
Thus, when the
このようにＯを含有しないキャップ膜４１を形成することによっても、ＣｕＭｎシード膜６のＭｎ含有率を一定以上にした場合でも、配線部１とキャップ膜４１との界面領域にはバリア性の低い層が形成されない。さらに、ＭｎＯ層１０及びバリアメタル膜５はそれぞれ、配線部１から層間絶縁膜３へのＣｕの拡散防止に寄与し、バリアメタル膜５は、層間絶縁膜３との密着力確保にも寄与する。
Thus, even when the
Ｏを含有しないキャップ膜４１は、次のような条件で形成することができる。例えば、ＳｉＣＮの場合は、トリメチルシラン（ＳｉＨ（ＣＨ3）3）等のＳｉ，Ｃを含む原料と、ＮＨ3等のＮを含む原料ガスを用い、プラズマＣＶＤによって成膜される。ＳｉＮの場合は、ＳｉＨ4とＮＨ3によるプラズマＣＶＤによって成膜される。この場合、Ｎ2など希釈ガスを加えてもよい。ＢＮの場合は、ＢＣｌ3又はＢＨ3にＮＨ3やＮ2等のＮを含有するガスとのプラズマＣＶＤによって成膜される。ＳｉＣの場合は、ＳｉＨ（ＣＨ3）3等のＳｉ，Ｃを含む原料に、Ａｒ等の希釈ガスを加えてプラズマＣＶＤによって成膜される。いずれの場合も、３５０℃〜４００℃の範囲で成膜される。
The
上記の配線層を第１層目とした場合、その上に形成される第２層目の配線層は、例えば、次のような流れで形成することができる。
図１２は第２の実施の形態のビアホール及び配線溝の形成工程の要部断面模式図である。
When the wiring layer is the first layer, the second wiring layer formed thereon can be formed, for example, in the following flow.
FIG. 12 is a schematic cross-sectional view of an essential part of the via hole and wiring groove forming process according to the second embodiment.
まず、第２層目の配線層形成用のＭＳＱ等の層間絶縁膜２１を形成し、デュアルダマシンプロセスに従い、第１層目の配線部１に達するビアホール２２及び配線溝２３を形成する。
First, an
図１３は第２の実施の形態のビアホール及び配線溝の埋め込み工程の要部断面模式図である。
ビアホール２２及び配線溝２３の形成後、スパッタリング法によるＴａ等のバリアメタル膜２４並びにＣｕＭｎシード膜２５の形成、及び電解メッキ法によるＣｕ膜２６の形成を行う。ＣｕＭｎシード膜２５のＭｎ含有率は、１原子％〜５原子％とすればよい。
FIG. 13 is a schematic cross-sectional view of an essential part of the via hole and wiring groove filling step according to the second embodiment.
After the formation of the via
図１４は第２の実施の形態のＣｕ膜等の研磨工程の要部断面模式図である。
バリアメタル膜２４、ＣｕＭｎシード膜２５及びＣｕ膜２６の形成後、ＣＭＰ法により、層間絶縁膜２１上のそれらの不要な部分を除去する。これにより、バリアメタル膜２４で覆われた、ＣｕＭｎシード膜２５及びＣｕ膜２６を有する配線部２０が形成される。
FIG. 14 is a schematic cross-sectional view of an essential part of a polishing process for a Cu film or the like according to the second embodiment.
After the formation of the
図１５は第２の実施の形態のキャップ膜の形成工程の要部断面模式図である。
バリアメタル膜２４、ＣｕＭｎシード膜２５及びＣｕ膜２６の研磨後、プラズマＣＶＤ法により、Ｏを含有しないＳｉＣＮからなるキャップ膜４２を形成する。このキャップ膜４２は、第１層目のキャップ膜４１と同様の条件で形成することができる。このキャップ膜４２の形成時に、配線部２０のバリアメタル膜２４との界面領域にＭｎＯ層２９が形成される。配線部２０とキャップ膜４２との界面領域には、キャップ膜４２にＯが含有されていないため、Ｍｎの析出が抑制される。
FIG. 15 is a schematic cross-sectional view of an essential part of a cap film forming process according to the second embodiment.
After polishing the
この図１２〜図１５に示した工程により、第２層目の配線層が形成される。第３層目以降の配線層を形成する場合は、例えば、それぞれの配線層を、この第２層目の配線層と同様にして形成していくようにすればよい。 A second wiring layer is formed by the steps shown in FIGS. When the third and subsequent wiring layers are formed, for example, each wiring layer may be formed in the same manner as the second wiring layer.
以上説明したように、この第２の実施の形態によっても、配線部内の一定のＭｎ量、及び配線部並びにバリアメタル膜の層間絶縁膜との密着力を確保しつつ、エレクトロマイグレーション耐性及びストレスマイグレーション耐性の向上を図ることができる。したがって、高信頼性の配線層を形成することができ、そのような配線層を備えた高信頼性の半導体装置が実現可能になる。 As described above, according to the second embodiment, the electromigration resistance and the stress migration can be achieved while ensuring a certain amount of Mn in the wiring portion and the adhesion between the wiring portion and the barrier metal film with the interlayer insulating film. Resistance can be improved. Therefore, a highly reliable wiring layer can be formed, and a highly reliable semiconductor device including such a wiring layer can be realized.
図１６はＴＤＤＢ試験の結果を比較する図である。
図１６には、ＣｕＭｎシード膜のＭｎ含有率を０原子％、上記第１の実施の形態及び第２の実施の形態によらないでＣｕＭｎシード膜のＭｎ含有率を２原子％とした場合のほか、上記第１の実施の形態及び第２の実施の形態においてＣｕＭｎシード膜のＭｎ含有率を２原子％とした場合について、それぞれ行ったＴＤＤＢ試験の結果を示している。
FIG. 16 is a diagram for comparing the results of the TDDB test.
FIG. 16 shows a case where the Mn content of the CuMn seed film is 0 atomic%, and the Mn content of the CuMn seed film is 2 atomic% without depending on the first and second embodiments. In addition, the results of the TDDB tests performed for the cases where the Mn content of the CuMn seed film is 2 atomic% in the first and second embodiments are shown.
単にＣｕＭｎシード膜のＭｎ含有率を０原子％から２原子％に増加させると、短寿命化が著しい一方、上記第１の実施の形態及び第２の実施の形態の手法を用いた場合には、ＣｕＭｎシード膜のＭｎ含有率を２原子％とした場合にも０原子％のときと同様の長い寿命が得られることが確認された。 When the Mn content of the CuMn seed film is simply increased from 0 atomic% to 2 atomic%, the lifetime is significantly shortened. On the other hand, when the techniques of the first embodiment and the second embodiment are used, It was confirmed that a long life similar to that at 0 atomic% was obtained even when the Mn content of the CuMn seed film was 2 atomic%.
以上、第１の実施の形態及び第２の実施の形態について説明したが、半導体装置の多層配線を形成する場合には、全配線層を第１の実施の形態の方法で形成したり全配線層を第２の実施の形態の方法で形成したりしてもよく、或いは層ごとに第１の実施の形態の方法又は第２の実施の形態の方法を適宜選択して用いるようにしてもよい。 Although the first embodiment and the second embodiment have been described above, when forming a multilayer wiring of a semiconductor device, all wiring layers are formed by the method of the first embodiment, or all wiring is formed. The layer may be formed by the method of the second embodiment, or the method of the first embodiment or the method of the second embodiment may be appropriately selected and used for each layer. Good.
また、以上述べた配線層の構成及びその形成方法は、様々な形態のトランジスタ等の回路素子を備える半導体装置の配線層部分に適用可能である。
以上説明した実施の形態に関し、さらに以下の付記を開示する。
The wiring layer configuration and the method for forming the wiring layer described above can be applied to a wiring layer portion of a semiconductor device including circuit elements such as various types of transistors.
Regarding the embodiment described above, the following additional notes are further disclosed.
（付記１） 配線を備えた半導体装置の製造方法において、
第１の絶縁膜に配線溝を形成する工程と、
前記配線溝形成後の前記第１の絶縁膜上にバリアメタル膜を形成する工程と、
前記バリアメタル膜上にＭｎを含有する第１のＣｕ膜を介して第２のＣｕ膜を形成し前記配線溝を埋め込む工程と、
前記第２のＣｕ膜の形成に続いて、形成された前記第２のＣｕ膜、前記第１のＣｕ膜及び前記バリアメタル膜の研磨を行い前記配線溝内に前記バリアメタル膜で側面及び底面を覆われた配線部を形成する工程と、
前記研磨後の前記配線部の表面にＯを含有しない第２の絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(Supplementary Note 1) In a method for manufacturing a semiconductor device provided with wiring,
Forming a wiring trench in the first insulating film;
Forming a barrier metal film on the first insulating film after forming the wiring trench;
Forming a second Cu film on the barrier metal film via a first Cu film containing Mn and embedding the wiring groove;
Subsequent to the formation of the second Cu film, the formed second Cu film, the first Cu film, and the barrier metal film are polished to form side and bottom surfaces in the wiring trench with the barrier metal film. Forming a wiring portion covered with
Forming a second insulating film not containing O on the surface of the wiring part after the polishing;
A method for manufacturing a semiconductor device, comprising:
（付記２） 前記第１のＣｕ膜は、１原子％〜５原子％のＭｎを含有していることを特徴とする付記１記載の半導体装置の製造方法。
（付記３） 前記研磨後の前記配線部の表面に選択的に、前記第２の絶縁膜を形成することを特徴とする付記１又は２記載の半導体装置の製造方法。
(Additional remark 2) The said 1st Cu film | membrane contains 1 atomic%-5 atomic% Mn, The manufacturing method of the semiconductor device of
(Supplementary note 3) The method for manufacturing a semiconductor device according to
（付記４） 前記研磨後の表面をＳｉＨ4とＮＨ3のガスに曝して前記配線部の表面に選択的にＳｉＮからなる前記第２の絶縁膜を形成することを特徴とする付記３記載の半導体装置の製造方法。
(Supplementary Note 4) of
（付記５） 前記第２の絶縁膜の形成後に、前記第１の絶縁膜上及び前記第２の絶縁膜上に第３の絶縁膜を形成する工程を有することを特徴とする付記３又は４記載の半導体装置の製造方法。
(Additional remark 5) After forming the said 2nd insulating film, it has the process of forming the 3rd insulating film on the said 1st insulating film and the said 2nd insulating film,
（付記６） 前記研磨後の前記配線部上、前記バリアメタル膜上及び前記第１の絶縁膜上に、前記第２の絶縁膜を形成することを特徴とする付記１又は２記載の半導体装置の製造方法。
(Supplementary Note 6) The semiconductor device according to
（付記７） 前記第２の絶縁膜は、ＳｉＣＮ、ＳｉＮ又はＢＮからなることを特徴とする付記６記載の半導体装置の製造方法。
（付記８） 配線を備えた半導体装置において、
配線溝が形成された第１の絶縁膜と、
前記配線溝の表面に形成されたバリアメタル膜と、
前記配線溝内に形成され前記バリアメタル膜で側面及び底面を覆われたＭｎ及びＣｕを含有する配線部と、
前記配線部の表面に形成されたＯを含有しない第２の絶縁膜と、
を有することを特徴とする半導体装置。
(Additional remark 7) The said 2nd insulating film consists of SiCN, SiN, or BN, The manufacturing method of the semiconductor device of
(Appendix 8) In a semiconductor device provided with wiring,
A first insulating film in which a wiring trench is formed;
A barrier metal film formed on the surface of the wiring groove;
A wiring portion containing Mn and Cu formed in the wiring groove and covered with side and bottom surfaces with the barrier metal film;
A second insulating film not containing O formed on the surface of the wiring portion;
A semiconductor device comprising:
（付記９） 前記配線部は、前記バリアメタル膜との界面領域にＭｎＯ層を有していることを特徴とする付記８記載の半導体装置。
（付記１０） 前記第２の絶縁膜は、前記配線部の表面に選択的に形成されていることを特徴とする付記８又は９記載の半導体装置。
(Additional remark 9) The said wiring part has a MnO layer in the interface area | region with the said barrier metal film, The semiconductor device of
(Additional remark 10) The said 2nd insulating film is selectively formed in the surface of the said wiring part, The semiconductor device of
（付記１１） 前記第２の絶縁膜は、ＳｉＮからなることを特徴とする付記１０記載の半導体装置。
（付記１２） 前記第１の絶縁膜上及び前記第２の絶縁膜上に第３の絶縁膜が形成されていることを特徴とする付記１０又は１１記載の半導体装置。
(Additional remark 11) The said 2nd insulating film consists of SiN, The semiconductor device of
(Supplementary note 12) The semiconductor device according to
（付記１３） 前記第２の絶縁膜は、前記配線部上、前記バリアメタル膜上及び前記第１の絶縁膜上に形成されていることを特徴とする付記８又は９記載の半導体装置。
（付記１４） 前記第２の絶縁膜は、ＳｉＣＮ、ＳｉＮ又はＢＮからなることを特徴とする付記１３記載の半導体装置。
(Additional remark 13) The said 2nd insulating film is formed on the said wiring part, the said barrier metal film, and the said 1st insulating film, The semiconductor device of
(Additional remark 14) The said 2nd insulating film consists of SiCN, SiN, or BN, The semiconductor device of Additional remark 13 characterized by the above-mentioned.
１，２０ 配線部
２ 下地
３，２１ 層間絶縁膜
４，２３ 配線溝
５，２４ バリアメタル膜
６，２５ ＣｕＭｎシード膜
７，２６ Ｃｕ膜
８，２７ 保護層
９，２８，４１，４２ キャップ膜
１０，２９ ＭｎＯ層
１１ ＭｎＳｉＯXＣY層
２２ ビアホール
DESCRIPTION OF
Claims (3)
前記配線溝形成後の前記第１の絶縁膜上に導電性のバリアメタル膜を形成する工程と、
前記バリアメタル膜上にマンガンを含有する第１の銅膜を形成する工程と、
前記第１の銅膜上に第２の銅膜を形成し前記配線溝を埋め込む工程と、
前記第２の銅膜の形成後に、形成された前記第２の銅膜、前記第１の銅膜及び前記バリアメタル膜の研磨を行い前記配線溝内に前記バリアメタル膜で側面及び底面を覆われた配線部を形成する工程と、
前記研磨後の前記配線部の表面をシランとアンモニアのガスに曝して前記配線部の表面に選択的に窒化シリコンからなる第２の絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a wiring trench in the first insulating film;
Forming a conductive barrier metal film on the first insulating film after forming the wiring trench;
Forming a first copper film containing manganese on the barrier metal film;
Forming a second copper film on the first copper film and embedding the wiring groove;
After the formation of the second copper film, the formed second copper film, the first copper film, and the barrier metal film are polished to cover the side and bottom surfaces of the wiring trench with the barrier metal film. Forming a broken wiring portion;
Exposing the surface of the wiring portion after polishing to a gas of silane and ammonia to selectively form a second insulating film made of silicon nitride on the surface of the wiring portion ;
A method for manufacturing a semiconductor device, comprising:
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