JP5346459B2 - Oscillation circuit and semiconductor device including the same - Google Patents
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Description
本発明は、発振回路およびそれを備えた半導体装置に関する。 The present invention relates to an oscillation circuit and a semiconductor device including the oscillation circuit.
近年、同一の絶縁表面上に様々な回路が集積された半導体装置の開発が進められており、回路に必要なクロック回路として、様々な発振回路が知られている。 In recent years, development of semiconductor devices in which various circuits are integrated on the same insulating surface has been promoted, and various oscillation circuits are known as clock circuits necessary for the circuits.
発振回路はCMOSを用いて開発されており、代表的な例としてCMOSインバータを利用した発振回路が挙げられる(例えば、特許文献1参照)。
しかしながら、従来の発振回路では、次のような課題があった。発振回路に供給される電源電圧が変動すると、インバータに流れる電流値が変化するため、発振周波数が変化してしまう。そのため、発振回路からの出力をクロック信号として利用した場合、発振周波数が変化するとクロック信号が変動してしまい、回路の誤動作を招いてしまう。 However, the conventional oscillation circuit has the following problems. When the power supply voltage supplied to the oscillation circuit varies, the value of the current flowing through the inverter changes, and the oscillation frequency changes. For this reason, when the output from the oscillation circuit is used as a clock signal, the clock signal fluctuates when the oscillation frequency changes, resulting in malfunction of the circuit.
また、近年、無線通信によりデータの交信を行う半導体装置として注目されているRFID(Radio Frequency Identification)タグなどにおいて、外部からの電波や電磁波などの無線信号を用いて電源電圧を得る場合などは、信号の発信箇所との距離によって電源電圧が変化しやすく、この電源電圧の変化が発振周波数を変化させている。 In addition, in recent years, in an RFID (Radio Frequency Identification) tag that has been attracting attention as a semiconductor device that communicates data by wireless communication, when a power supply voltage is obtained using a radio signal such as an external radio wave or electromagnetic wave, The power supply voltage easily changes depending on the distance from the signal transmission point, and the change in the power supply voltage changes the oscillation frequency.
また、発振周波数は、電源電圧のリップルや無線信号によるノイズに弱く、一定に保つことが困難である。 In addition, the oscillation frequency is weak against power supply ripple and noise caused by radio signals, and is difficult to keep constant.
そこで、本発明では上記問題を鑑み、電源電圧の変動などに対する発振周波数の変化を抑制し、より安定な周波数の信号を出力する発振回路およびそれを備えた半導体装置を提供することを課題とする。 In view of the above problems, an object of the present invention is to provide an oscillation circuit that suppresses a change in oscillation frequency with respect to fluctuations in power supply voltage and the like and outputs a signal with a more stable frequency, and a semiconductor device including the oscillation circuit. .
本発明の一は、電源電圧端子間の電位差にかかわらず一定電流を流す定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、nチャネル型トランジスタと、pチャネル型トランジスタと、容量と、を有する発振回路である。なお、電源電圧端子は、第1の端子および第2の端子からなるものとし、これらの端子より電源電圧が供給される。 One aspect of the present invention is a constant current circuit that allows a constant current to flow regardless of a potential difference between power supply voltage terminals, a voltage controlled oscillation circuit that changes an oscillation frequency according to a potential difference between power supply voltage terminals, an n-channel transistor, a p-channel An oscillation circuit having a type transistor and a capacitor. The power supply voltage terminal includes a first terminal and a second terminal, and the power supply voltage is supplied from these terminals.
上記構成における電圧制御発振回路は、電源電圧端子間の電位差が一定の場合、入力端子の電圧によって発振周波数を変えられる。なお、入力端子の電圧が大きくなると、発振周波数は大きくなり、入力端子の電圧が小さくなると、発振周波数は小さくなる。また、入力電圧端子の電圧が一定の場合は、電源電圧端子間の電位差によって発振周波数が変化する。その場合、電源電圧端子間の電位差が大きくなると、発振周波数は小さくなり、電源電圧端子間の電位差が小さくなると、発振周波数は大きくなる。 In the voltage controlled oscillation circuit having the above configuration, the oscillation frequency can be changed by the voltage at the input terminal when the potential difference between the power supply voltage terminals is constant. Note that when the voltage at the input terminal increases, the oscillation frequency increases, and when the voltage at the input terminal decreases, the oscillation frequency decreases. When the voltage at the input voltage terminal is constant, the oscillation frequency changes due to the potential difference between the power supply voltage terminals. In that case, when the potential difference between the power supply voltage terminals increases, the oscillation frequency decreases, and when the potential difference between the power supply voltage terminals decreases, the oscillation frequency increases.
また、定電流回路とpチャネル型トランジスタのゲート電極は、第2のノードで接続されており、pチャネル型トランジスタのソース電極は、第1の端子と接続されている。なお、定電流回路の電流値に応じた電流を、pチャネル型トランジスタに流すことができる。 The constant current circuit and the gate electrode of the p-channel transistor are connected at the second node, and the source electrode of the p-channel transistor is connected to the first terminal. Note that a current corresponding to the current value of the constant current circuit can be supplied to the p-channel transistor.
また、pチャネル型トランジスタのドレイン電極と、nチャネル型トランジスタのドレイン電極は接続されており、nチャネル型トランジスタのソース電極は、第2の端子に接続されている。なお、pチャネル型トランジスタに流れる電流によって、nチャネル型トランジスタのゲート電極に電圧が発生する。 The drain electrode of the p-channel transistor and the drain electrode of the n-channel transistor are connected, and the source electrode of the n-channel transistor is connected to the second terminal. Note that a voltage is generated in the gate electrode of the n-channel transistor due to the current flowing in the p-channel transistor.
また、電圧制御発振回路とnチャネル型トランジスタのゲート電極は、第1のノードで接続されており、nチャネル型トランジスタのゲート電極に発生する電圧によって、電圧制御発振回路の発振周波数が決まる。第1のノードは、容量を介して第2の端子にも接続されている。また、第1のノードは、電圧制御発振回路における入力端子に相当する。 The voltage-controlled oscillation circuit and the gate electrode of the n-channel transistor are connected at the first node, and the oscillation frequency of the voltage-controlled oscillation circuit is determined by the voltage generated at the gate electrode of the n-channel transistor. The first node is also connected to the second terminal via a capacitor. The first node corresponds to an input terminal in the voltage controlled oscillation circuit.
電源電圧端子間の電位差が変化した場合、定電流回路に流れる電流は、一定である。しかし、定電流回路に接続されているpチャネル型トランジスタの電流は、ゲートソース間電圧が一定の場合でも、ドレインソース間電圧によって、変化する。pチャネル型トランジスタの電流が変化すると、nチャネル型トランジスタのゲート端子電圧が変化する。 When the potential difference between the power supply voltage terminals changes, the current flowing through the constant current circuit is constant. However, the current of the p-channel transistor connected to the constant current circuit varies depending on the drain-source voltage even when the gate-source voltage is constant. When the current of the p-channel transistor changes, the gate terminal voltage of the n-channel transistor changes.
電源電圧端子間の電位差が変化し、電圧制御発振回路の入力端子が一定の場合は、電圧制御発振回路の発振周波数は、電源電圧端子間の電位差によって変化するが、本発明では、nチャネル型トランジスタのゲート端子電圧が変化するため、電源電圧端子間の電位差に伴う発振周波数の変化を抑制することができる。 When the potential difference between the power supply voltage terminals changes and the input terminal of the voltage controlled oscillation circuit is constant, the oscillation frequency of the voltage controlled oscillation circuit varies depending on the potential difference between the power supply voltage terminals. Since the gate terminal voltage of the transistor changes, a change in oscillation frequency due to a potential difference between the power supply voltage terminals can be suppressed.
なお、第1のノードに接続されている容量は、電源電圧端子間の電位差が急に変化をした場合において、第1のノードにおける電圧の変化を抑制することができる。 Note that the capacitor connected to the first node can suppress a change in voltage at the first node when the potential difference between the power supply voltage terminals suddenly changes.
本発明の一は、第1の端子と第2の端子との間に電気的に接続された定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、nチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるpチャネル型トランジスタと、容量と、を有し、pチャネル型トランジスタのソース電極およびドレイン電極の一方は、第1の端子に電気的に接続され、pチャネル型トランジスタのソース電極およびドレイン電極の他方は、nチャネル型トランジスタのソース電極およびドレイン電極の一方およびゲート電極に電気的に接続され、nチャネル型トランジスタのソース電極およびドレイン電極の他方は、第2の端子に電気的に接続され、nチャネル型トランジスタのゲート電極は、容量を介して第2の端子に電気的に接続される発振回路である。なお、第1の端子と第2の端子が電圧制御発振回路における電源電圧端子に相当する。また、定電流回路に抵抗は必ずしも必要でない。 According to one aspect of the present invention, a constant current circuit electrically connected between a first terminal and a second terminal, a voltage controlled oscillation circuit in which an oscillation frequency is changed by a potential difference between power supply voltage terminals, an n-channel A p-channel transistor whose gate-source voltage is constant by a constant current circuit, and a capacitor. One of the source electrode and the drain electrode of the p-channel transistor is electrically connected to the first terminal. The other of the source and drain electrodes of the p-channel transistor is electrically connected to one of the source and drain electrodes of the n-channel transistor and the gate electrode, and the source and drain electrodes of the n-channel transistor Is electrically connected to the second terminal, and the gate electrode of the n-channel transistor is connected to the second terminal via a capacitor. An oscillation circuit that is electrically connected to the terminal. Note that the first terminal and the second terminal correspond to a power supply voltage terminal in the voltage controlled oscillation circuit. Moreover, a resistor is not necessarily required for the constant current circuit.
また、本発明の一は、第1の端子と第2の端子との間に電気的に接続された定電流回路と、電源電圧端子間の電位差によって発振周波数が変化する電圧制御発振回路と、pチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるnチャネル型トランジスタと、容量と、を有し、nチャネル型トランジスタのソース電極およびドレイン電極の一方は、第2の端子に電気的に接続され、nチャネル型トランジスタのソース電極およびドレイン電極の他方は、pチャネル型トランジスタのソース電極およびドレイン電極の一方およびゲート電極に電気的に接続され、pチャネル型トランジスタのソース電極およびドレイン電極の他方は、第1の端子に電気的に接続され、pチャネル型トランジスタのゲート電極は、容量を介して第1の端子に電気的に接続される発振回路である。なお、第1の端子と第2の端子が電圧制御発振回路における電源電圧端子に相当する。また、定電流回路に抵抗は必ずしも必要でない。 Another aspect of the present invention is a constant current circuit electrically connected between the first terminal and the second terminal, a voltage controlled oscillation circuit in which the oscillation frequency changes due to a potential difference between the power supply voltage terminals, a p-channel transistor, an n-channel transistor whose gate-source voltage is constant by a constant current circuit, and a capacitor, and one of the source electrode and the drain electrode of the n-channel transistor is connected to the second terminal The other of the source electrode and the drain electrode of the n-channel transistor is electrically connected to one of the source electrode and the drain electrode of the p-channel transistor and the gate electrode, and the source electrode of the p-channel transistor and The other of the drain electrodes is electrically connected to the first terminal, and the gate electrode of the p-channel transistor is connected via a capacitor. The first terminal Te is an oscillation circuit electrically connected. Note that the first terminal and the second terminal correspond to a power supply voltage terminal in the voltage controlled oscillation circuit. Moreover, a resistor is not necessarily required for the constant current circuit.
また、本発明の一は、信号処理回路と、信号処理回路に記憶されたデータを送信するための信号を送受信するアンテナ回路とを有し、信号処理回路は上記構成の発振回路と、アンテナ回路より受信した信号から電源電圧を生成する整流回路と、を含む半導体装置であり、発振回路の第1の端子および第2の端子には、電源電圧が供給される。 Another embodiment of the present invention includes a signal processing circuit and an antenna circuit that transmits and receives a signal for transmitting data stored in the signal processing circuit. The signal processing circuit includes the oscillation circuit having the above structure and the antenna circuit. And a rectifier circuit that generates a power supply voltage from the received signal. A power supply voltage is supplied to the first terminal and the second terminal of the oscillation circuit.
本発明の一は、信号処理回路と、信号処理回路に記憶されたデータを送信するための信号を送受信するアンテナ回路とを有し、信号処理回路は上記構成の発振回路と、アンテナ回路より受信した信号から電源電圧を生成する整流回路と、電源回路と、を含む半導体装置であり、発振回路の第1の端子および第2の端子には、電源電圧が電源回路を介して供給される。また、電源回路はレギュレータ回路であってもよい。 One embodiment of the present invention includes a signal processing circuit and an antenna circuit that transmits and receives a signal for transmitting data stored in the signal processing circuit. The signal processing circuit receives the oscillation circuit having the above structure and the antenna circuit. The semiconductor device includes a rectifier circuit that generates a power supply voltage from the signal and a power supply circuit, and the power supply voltage is supplied to the first terminal and the second terminal of the oscillation circuit via the power supply circuit. Further, the power supply circuit may be a regulator circuit.
さらに、上記構成の半導体装置は、電源電圧を蓄えるバッテリーを有していてもよい。 Furthermore, the semiconductor device having the above structure may include a battery that stores a power supply voltage.
また、本発明において、トランジスタは特に限定されない。非晶質シリコンや多結晶シリコンに代表される非単結晶半導体膜を用いた薄膜トランジスタ(TFT)、半導体基板やSOI基板を用いて形成されるトランジスタ、接合型トランジスタ、バイポーラトランジスタ、ZnOやa−InGaZnOなどの化合物半導体を用いたトランジスタ、有機半導体やカーボンナノチューブを用いたトランジスタなどを適用することができる。また、トランジスタが配置されている基板の種類についても特に限定されず、例えば、単結晶基板、SOI基板、ガラス基板、プラスチック基板などを用いることができる。 In the present invention, the transistor is not particularly limited. Thin film transistors (TFTs) using non-single crystal semiconductor films typified by amorphous silicon and polycrystalline silicon, transistors formed using semiconductor substrates and SOI substrates, junction transistors, bipolar transistors, ZnO and a-InGaZnO A transistor using a compound semiconductor such as a transistor, a transistor using an organic semiconductor, or a carbon nanotube can be used. There is no particular limitation on the kind of the substrate on which the transistor is provided, and for example, a single crystal substrate, an SOI substrate, a glass substrate, a plastic substrate, or the like can be used.
本発明において、接続されている、とは、電気的に接続されていることと同義である。したがって、本発明が開示する構成において、所定の接続関係、例えば図または文章に示された接続関係に加え、その間に電気的な接続を可能とする他の素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど)が配置されていてもよい。もちろん、間に他の素子を介さずに配置されていてもよく、電気的に接続されている、とは、直接的に接続されている場合を含むものとする。 In the present invention, being connected is synonymous with being electrically connected. Therefore, in the configuration disclosed by the present invention, in addition to a predetermined connection relationship, for example, the connection relationship shown in the figure or text, other elements (for example, a switch, a transistor, a capacitor element) that enable electrical connection therebetween , Inductors, resistance elements, diodes, etc.) may be arranged. Needless to say, they may be arranged without interposing other elements, and being electrically connected includes the case of being directly connected.
本発明によって、電源の変動などに起因するノイズの混入に強く、かつ、広範囲におよぶ電圧範囲で変化の少ない、安定した周波数を有する信号を出力する発振回路を実現できる。また、本発明の発振回路により、安定したクロックを生成することが可能となるため、信頼性の高い、無線で情報の送受信が可能な半導体装置を提供することができる。 According to the present invention, it is possible to realize an oscillation circuit that outputs a signal having a stable frequency that is resistant to noise due to fluctuations in the power supply and that has little change in a wide voltage range. In addition, since the oscillation circuit of the present invention can generate a stable clock, a highly reliable semiconductor device capable of transmitting and receiving information wirelessly can be provided.
以下、本発明の実施の形態について図面を参照しながら説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して、解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は、異なる図面間においても共通とする。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and it is easy for those skilled in the art to make various changes in form and details without departing from the spirit and scope of the present invention. To be understood. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes. Note that in the structures of the present invention described below, the same reference numerals are used in different drawings.
(実施の形態1)
本発明の発振回路の構成を、図1に示す。図1において、端子208は入力電圧端子であり、端子209は入力電圧の基準電圧端子である。なお、本明細書において、入力電圧端子と入力電圧の基準電圧端子は、それぞれ第1の端子、第2の端子ともいい、これらをあわせて電源電圧端子ともいう。nチャネル型トランジスタ(以下、「NMOS」という)206のゲート電極はノードN1に、NMOS206のソース電極は端子209に接続されている。pチャネル型トランジスタ(以下、「PMOS」という)205のドレイン電極と、NMOS206のドレイン電極は接続されており、これらの接続箇所はノードN1とも接続されている。PMOS205のソース電極は端子208に、PMOS205のゲート電極はノードN2にそれぞれ接続されている。また、ノードN1は、容量224を介して、端子209と接続されている。ノードN2の電圧によって、PMOS205に電流が流れ、NMOS206とPMOS205が接続されていることにより、NMOS206にも電流が流れる。NMOS206に電流が流れると、その電流に対応した電圧がノードN1に発生する。なお、容量224は、ノードN2の電圧や端子208の電圧が急に変動した場合、PMOS205の電流が変化しても、NMOS206によって発生する電圧の変動を抑制することができる。
(Embodiment 1)
The configuration of the oscillation circuit of the present invention is shown in FIG. In FIG. 1, a
また、ノードN2には、定電流回路10が接続されている。 A constant current circuit 10 is connected to the node N2.
定電流回路10は、カレントミラー回路を構成するPMOS201、202、NMOS203、204および抵抗207を有している。PMOS201、202のゲート電極およびPMOS202のドレイン電極は、ノードN2に接続されており、PMOS201、202のソース電極は、端子208に接続されている。PMOS201のドレイン電極は、NMOS204のゲート電極およびNMOS203のドレイン電極に接続されている。NMOS204のドレイン電極は、ノードN2に接続されている。NMOS204のソース電極は、NMOS203のゲート電極と接続され、なおかつ抵抗207を介して端子209に接続されている。また、NMOS203のソース電極は、端子209に接続されている。
The constant current circuit 10 includes
定電流回路10は、抵抗207に流れる一定電流をNMOS203、204およびPMOS201、202に流すことができる。なお、抵抗207に流れる一定電流は、抵抗207の抵抗値によって変化させることができる。このようにして、抵抗207に流れる一定電流に対応した電圧が、ノードN2に発生する。
The constant current circuit 10 can pass a constant current flowing through the
一方、ノードN1には、電圧制御発振回路11が接続されている。 On the other hand, the voltage controlled oscillation circuit 11 is connected to the node N1.
電圧制御発振回路11は、PMOS210、212、213、216、217、220、221およびNMOS211、214、215、218、219、222、223を有している。ノードN1には、NMOS211、215、219、223のゲート電極が接続されている。NMOS211、215、219、223のソース電極は、端子209に接続され、PMOS210、212、216、220のソース電極は、端子208に接続されている。また、NMOS211のドレイン電極は、PMOS210のゲート電極とドレイン電極およびPMOS212、216、220のゲート電極に接続されている。PMOS212のドレイン電極は、PMOS213のソース電極に接続され、PMOS216のドレイン電極は、PMOS217のソース電極に接続され、PMOS220のドレイン電極は、PMOS221のソース電極に接続されている。NMOS215のドレイン電極は、NMOS214のソース電極に接続され、NMOS219のドレイン電極は、NMOS218のソース電極に接続され、NMOS223のドレイン電極は、NMOS222のソース電極に接続されている。PMOS213のドレイン電極は、NMOS214のドレイン電極、PMOS217のゲート電極およびNMOS218のゲート電極に接続されている。PMOS217のドレイン電極は、NMOS218のドレイン電極、PMOS221のゲート電極およびNMOS222のゲート電極に接続されている。PMOS221のドレイン電極は、NMOS222のドレイン電極、PMOS213のゲート電極、NMOS214電極のゲートおよび出力端子230に接続されている。
The voltage controlled oscillation circuit 11 includes
ノードN1に発生する電圧により、NMOS211、215、219、223に流れる電流が決定される。また、PMOS210にも、NMOS211と同様の電流が流れる。そのため、PMOS210のゲート電極には、PMOS210に流れる電流に対応した電圧が発生する。このPMOS210のゲート電極に発生した電圧によって、PMOS212、216、220に流れる電流が決定される。
The current flowing through the
なお、PMOS213およびNMOS214は、PMOS213、NMOS214のゲート電極が入力端子となり、ドレイン電極が出力端子となるインバータの構成をしている。PMOS217およびNMOS218、PMOS221およびNMOS222も同様に、それぞれインバータの構成をしている。各インバータを構成している入力端子には、他のインバータを構成している出力端子が接続されており、出力信号が入力信号となるフィードバック回路を構成している。これは、リングオシレータと呼ばれ、出力端子230より周波数を有する信号を出力することができる。なお、各インバータを構成するPMOSとNMOSには、ノードN1の電圧に対応した電流が流れることになるため、流れる電流によって発振周波数が変動する。つまり、ノードN1の電圧によって、発振周波数を変化させることができる。
Note that the
次に、上記に示した発振回路の動作について説明する。端子208と端子209の間に電圧を加えると、ノードN2に発生した電圧によって、定電流回路10より、PMOS205に電流が流れる。また、NMOS206にも、PMOS205と同様の電流が流れ、電流に対応した電圧がノードN1に発生する。このように、電圧が発生するノードN1に接続されている電圧制御発振回路11が、ノードN1に発生した電圧に対応した周波数を有する信号を出力する。
Next, the operation of the oscillation circuit described above will be described. When a voltage is applied between the terminal 208 and the terminal 209, a current flows from the constant current circuit 10 to the
なお、端子208と端子209の間の電圧を大きくしても、定電流回路10は、一定電流を流すため、PMOS205のゲートソース間電圧は変化しない。PMOS205に流れる電流は、たとえPMOS205のゲートソース間電圧が一定の場合でも、PMOS205のドレインソース間電圧によって変化する。このように、PMOS205の電流が変化すると、NMOS206に流れる電流が変化するため、ノードN1に発生する電圧は変化する。
Note that even if the voltage between the terminal 208 and the terminal 209 is increased, the constant current circuit 10 allows a constant current to flow, and thus the gate-source voltage of the
なお、電圧制御発振回路11は、端子208と端子209の間の電圧が一定の場合、ノードN1の電圧に対応した周波数を有する信号を出力する。ノードN1の電圧が、V1から、V1より大きいV2へと変動した場合(V1<V2)、V1に対応した周波数をF1、V2に対応した周波数をF2とすると、F1よりF2の方が大きくなる(F1<F2)。一方、ノードN1の電圧を一定とした場合、電圧制御発振回路11は、端子208と端子209の間の電圧に対応した周波数を有する信号を出力する。端子208と端子209の間の電圧を、V3から、V3より大きいV4へと変動した場合(V3<V4)、V3に対応した周波数をF3、V4に対応した周波数をF4とすると、F3よりF4の方が小さくなる(F3>F4)。 Note that when the voltage between the terminal 208 and the terminal 209 is constant, the voltage controlled oscillation circuit 11 outputs a signal having a frequency corresponding to the voltage at the node N1. When the voltage of the node N1 changes from V1 to V2 larger than V1 (V1 <V2), if the frequency corresponding to V1 is F1, and the frequency corresponding to V2 is F2, F2 is larger than F1. (F1 <F2). On the other hand, when the voltage of the node N1 is constant, the voltage controlled oscillation circuit 11 outputs a signal having a frequency corresponding to the voltage between the terminal 208 and the terminal 209. When the voltage between the terminal 208 and the terminal 209 is changed from V3 to V4 larger than V3 (V3 <V4), assuming that the frequency corresponding to V3 is F3 and the frequency corresponding to V4 is F4, F4 from F3 Becomes smaller (F3> F4).
例えば、端子208と端子209の間の電圧が大きくなった場合であっても、同時にノードN1の電圧も大きくなるため、電圧制御発振回路11の発振周波数を一定に保つことができる。一方、端子208と端子209の間の電圧が小さくなった場合には、同時にノードN1の電圧も小さくなるため、電圧制御発振回路11の発振周波数を一定に保つことができる。 For example, even when the voltage between the terminal 208 and the terminal 209 increases, the voltage at the node N1 also increases at the same time, so that the oscillation frequency of the voltage controlled oscillation circuit 11 can be kept constant. On the other hand, when the voltage between the terminal 208 and the terminal 209 decreases, the voltage at the node N1 also decreases at the same time, so that the oscillation frequency of the voltage controlled oscillation circuit 11 can be kept constant.
以上のように、端子208と端子209の間の電圧が変化した場合であっても、本発明の発振回路は発振周波数の変化を抑制し、より安定な周波数を有する信号を出力することができる。 As described above, even when the voltage between the terminal 208 and the terminal 209 changes, the oscillation circuit of the present invention can suppress a change in the oscillation frequency and output a signal having a more stable frequency. .
定電流回路10は、上記形態に限らず、定電流を流す構成であり、PMOS205のゲートソース間電圧が一定となるものであればよい。
The constant current circuit 10 is not limited to the above-described form, and may be configured to flow a constant current, as long as the gate-source voltage of the
電圧制御発振回路11は、上記形態に限らず、ノードN1の電圧によって周波数を有する信号を発生させるものであればよい。 The voltage controlled oscillation circuit 11 is not limited to the above form, and may be any circuit that generates a signal having a frequency according to the voltage of the node N1.
(実施の形態2)
本実施の形態では、実施の形態1とは異なる本発明の発振回路の一構成を図2に示す。図2において、端子1708は入力電圧端子であり、端子1709は入力電圧の基準電圧端子である。PMOS1705のゲート電極はノードN11に、PMOS1705のソース電極は端子1708に接続されている。PMOS1705のドレイン電極とNMOS1706のドレイン電極は接続されており、これらの接続箇所はノードN11とも接続されている。NMOS1706のソース電極は端子1709に、NMOS1706のゲート電極はノードN12にそれぞれ接続されている。また、ノードN11は、容量1724を介して、端子1708と接続されている。ノードN12の電圧によって、NMOS1706に電流が流れ、PMOS1705とNMOS1706が接続されていることにより、PMOS1705にも電流が流れる。PMOS1705に電流が流れると、その電流に対応した電圧がノードN11に発生する。なお、容量1724は、ノードN12の電圧や端子1708の電圧が急に変動した場合、NMOS1706の電流が変化しても、PMOS1705によって発生する電圧の変動を抑制することができる。
(Embodiment 2)
In this embodiment mode, FIG. 2 shows one configuration of the oscillation circuit of the present invention which is different from that in Embodiment Mode 1. In FIG. 2, a terminal 1708 is an input voltage terminal, and a terminal 1709 is an input voltage reference voltage terminal. The gate electrode of the
また、ノードN12には、定電流回路110が接続されている。 A constant current circuit 110 is connected to the node N12.
定電流回路110は、カレントミラー回路を構成するPMOS1701、1702、NMOS1703、1704および抵抗1707を有している。NMOS1703、1704のゲート電極およびNMOS1704のドレイン電極は、ノードN12に接続されている。NMOS1703、1704のソース電極は、端子1709に接続されている。NMOS1703のドレイン電極は、PMOS1702のゲート電極およびPMOS1701のドレイン電極に接続されている。PMOS1702のドレイン電極は、ノードN12に接続されている。PMOS1702のソース電極は、PMOS1701のゲート電極と接続され、なおかつ抵抗1707を介して端子1708に接続されている。また、PMOS1701のソース電極は、端子1708に接続されている。
The constant current circuit 110 includes
定電流回路110は、抵抗1707に流れる一定電流を、PMOS1701、1702およびNMOS1703、1704に流すことができる。なお、抵抗1707に流れる一定電流は、抵抗1707の抵抗値によって変化させることができる。このようにして、抵抗1707に流れる一定電流に対応した電圧が、ノードN12に発生する。
The constant current circuit 110 can pass a constant current flowing through the
一方、ノードN11には、電圧制御発振回路111が接続されている。 On the other hand, the voltage controlled oscillation circuit 111 is connected to the node N11.
電圧制御発振回路111は、PMOS1710、1712、1713、1716、1717、1720、1721およびNMOS1711、1714、1715、1718、1719、1722、1723を有している。ノードN11には、PMOS1710、1712、1716、1720のゲート電極が接続されている。PMOS1710、1712、1716、1720のソース電極は、端子1708に接続され、NMOS1711、1715、1719、1723のソース電極は端子1709に接続されている。また、PMOS1710のドレイン電極は、NMOS1711のゲート電極およびドレイン電極ならびにNMOS1715、1719、1723のゲート電極に接続されている。PMOS1712のドレイン電極は、PMOS1713のソース電極に接続され、PMOS1716のドレイン電極は、PMOS1717のソース電極に接続され、PMOS1720のドレイン電極は、PMOS1721のソース電極に接続されている。NMOS1715のドレイン電極は、NMOS1714のソース電極に接続され、NMOS1719のドレイン電極は、NMOS1718のソース電極に接続され、NMOS1723のドレイン電極は、NMOS1722のソース電極に接続されている。PMOS1713のドレイン電極は、NMOS1714のドレイン電極、PMOS1717のゲート電極およびNMOS1718のゲート電極に接続されている。PMOS1717のドレイン電極は、NMOS1718のドレイン電極、PMOS1721のゲート電極およびNMOS1722のゲート電極に接続されている。PMOS1721のドレイン電極は、NMOS1722のドレイン電極、PMOS1713のゲート電極、NMOS1714のゲート電極および出力端子1730に接続されている。
The voltage controlled oscillation circuit 111 includes
ノードN11に発生する電圧により、PMOS1710、1712、1716、1720に流れる電流が決定される。また、NMOS1711にも、PMOS1710と同様の電流が流れる。そのため、NMOS1711のゲート電極には、NMOS1711に流れる電流に対応した電圧が発生する。このNMOS1711のゲート電極に発生した電圧によって、NMOS1715、1719、1723に流れる電流が決定される。
The current flowing through the
なお、PMOS1713およびNMOS1714は、PMOS1713、NMOS1714のゲート電極が入力端子となり、ドレイン電極が出力端子となるインバータの構成をしている。PMOS1717およびNMOS1718、PMOS1721およびNMOS1722も同様に、それぞれインバータの構成をしている。各インバータを構成している入力端子には、他のインバータを構成している出力端子が接続されており、出力信号が入力信号となるフィードバック回路を構成している。これは、リングオシレータと呼ばれ、出力端子1730より周波数を有する信号を出力することができる。なお、各インバータを構成するPMOSとNMOSには、ノードN11の電圧に対応した電流が流れることになるため、流れる電流によって発振周波数が変動する。つまり、ノードN11の電圧によって、周波数を有する信号を変化させることができる。
Note that the
次に、上記に示した発振回路の動作について説明する。端子1708と端子1709の間に電圧を加えると、ノードN12に発生した電圧によって、定電流回路110より、NMOS1706に電流が流れる。また、PMOS1705にも、NMOS1706と同様の電流が流れ、電流に対応した電圧が、ノードN11に発生する。このように、電圧が発生するノードN11に接続されている電圧制御発振回路111が、ノードN11に発生した電圧に対応した周波数を有する信号を出力する。
Next, the operation of the oscillation circuit described above will be described. When a voltage is applied between the terminal 1708 and the terminal 1709, a current flows from the constant current circuit 110 to the
なお、端子1708と端子1709の間の電圧を大きくしても、定電流回路110は、一定電流を流すため、NMOS1706のゲートソース間電圧は変化しない。NMOS1706に流れる電流は、たとえNMOS1706のゲートソース間電圧が一定の場合でも、NMOS1706のドレインソース間電圧によって変化する。このように、NMOS1706の電流が変化すると、PMOS1705に流れる電流が変化するため、ノードN11に発生する電圧は変化する。
Note that even if the voltage between the terminal 1708 and the terminal 1709 is increased, the constant current circuit 110 causes a constant current to flow, and thus the gate-source voltage of the
なお、電圧制御発振回路111は、端子1708と端子1709の間の電圧が一定の場合、端子1708とノードN11の間の電圧に対応した周波数を有する信号を出力する。端子1708とノードN11の間の電圧が、V5から、V5より大きいV6へと変動した場合(V5<V6)、V5に対応した周波数をF5、V6に対応した周波数をF6とすると、F5よりF6の方が大きくなる(F5<F6)。一方、端子1708とノードN11の間の電圧を一定とした場合、電圧制御発振回路111は、端子1708と端子1709の間の電圧に対応した周波数を有する信号を出力する。端子1708と端子1709の間の電圧を、V7から、V7より大きいV8へと変動した場合(V7<V8)、V7に対応した周波数をF7、V8に対応した周波数をF8とすると、F7よりF8の方が小さくなる(F7>F8)。
Note that when the voltage between the terminal 1708 and the terminal 1709 is constant, the voltage controlled oscillation circuit 111 outputs a signal having a frequency corresponding to the voltage between the terminal 1708 and the node N11. When the voltage between the terminal 1708 and the node N11 fluctuates from V5 to V6 larger than V5 (V5 <V6), assuming that the frequency corresponding to V5 is F5 and the frequency corresponding to V6 is F6, F5 to F6 Becomes larger (F5 <F6). On the other hand, when the voltage between the terminal 1708 and the node N11 is constant, the voltage controlled oscillation circuit 111 outputs a signal having a frequency corresponding to the voltage between the terminal 1708 and the
例えば、端子1708と端子1709の間の電圧が大きくなった場合であっても、同時に端子1708とノードN11の間の電圧も大きくなるため、電圧制御発振回路111の発振周波数を一定に保つことができる。一方、端子1708と端子1709の間の電圧が小さくなった場合には、同時にノードN11の電圧も小さくなるため、電圧制御発振回路111の発振周波数を一定に保つことができる。
For example, even when the voltage between the terminal 1708 and the terminal 1709 increases, the voltage between the terminal 1708 and the node N11 also increases at the same time, so that the oscillation frequency of the voltage controlled oscillation circuit 111 can be kept constant. it can. On the other hand, when the voltage between the
以上のように、端子1708と端子1709の間の電圧が変化した場合であっても、本発明の発振回路は発振周波数の変化を抑制し、より安定な周波数を有する信号を出力することができる。 As described above, even when the voltage between the terminal 1708 and the terminal 1709 changes, the oscillation circuit of the present invention can suppress a change in the oscillation frequency and output a signal having a more stable frequency. .
定電流回路110は、上記形態に限らず、定電流を流す構成であり、NMOS1706のゲートソース間電圧が一定となるものであればよい。 The constant current circuit 110 is not limited to the above-described form, and may have a configuration that allows a constant current to flow.
電圧制御発振回路111は、上記形態に限らず、端子1708とノードN11の間の電圧によって、周波数を有する信号を発生させるものであればよい。 The voltage controlled oscillation circuit 111 is not limited to the above form, and any circuit that generates a signal having a frequency by the voltage between the terminal 1708 and the node N11 may be used.
(実施の形態3)
本実施の形態では、上記実施の形態で示した発振回路を有し、かつ無線で情報の送受信が可能な半導体装置に関して図面を参照して説明する。
(Embodiment 3)
In this embodiment, a semiconductor device including the oscillation circuit described in the above embodiment and capable of transmitting and receiving information wirelessly will be described with reference to drawings.
近年、超小型ICチップと、無線通信用のアンテナを組み合わせたRFIDタグなどの半導体装置が脚光を浴びている。RFIDタグは、無線通信装置(リーダ/ライタともいう)を使った通信信号の授受により、データの書き込みおよび読み出しができる。なお、RFIDタグ(以下、単にRFIDという)は、IC(Integrated Circuit)タグ、ICチップ、RFタグ、無線タグ、電子タグとも呼ばれる。 In recent years, a semiconductor device such as an RFID tag combining an ultra-small IC chip and an antenna for wireless communication has attracted attention. An RFID tag can write and read data by transmitting and receiving a communication signal using a wireless communication device (also referred to as a reader / writer). Note that an RFID tag (hereinafter simply referred to as an RFID) is also referred to as an IC (Integrated Circuit) tag, an IC chip, an RF tag, a wireless tag, or an electronic tag.
RFIDなどの無線で情報の送受信が可能な半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、RFIDでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。したがって、商品管理の効率化、低コスト化などが期待されている。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている。 As an application field of semiconductor devices capable of transmitting and receiving information wirelessly such as RFID, for example, merchandise management in the distribution industry can be cited. At present, merchandise management using bar codes and the like is the mainstream, but since bar codes are optically read, data cannot be read if there is a shield. On the other hand, since RFID reads data wirelessly, it can be read even if there is a shield. Accordingly, it is expected to improve the efficiency of product management and cost reduction. In addition, a wide range of applications such as boarding tickets, air passenger tickets, and automatic payment of fare are expected.
このようなRFIDとして本発明を用いた半導体装置の一形態について、図3に示すブロック図を用いて説明する。 One mode of a semiconductor device using the present invention as such an RFID will be described with reference to a block diagram shown in FIG.
図3のRFID300は、アンテナ回路301および信号処理回路302によって構成されている。また、信号処理回路302は、整流回路303、電源回路304、復調回路305、発振回路306、論理回路307、メモリコントロール回路308、メモリ回路309、論理回路310、アンプ311、変調回路312によって構成されている。
An
RFID300において、アンテナ回路301によって受信された通信信号は、信号処理回路302における復調回路305に入力される。受信される通信信号、すなわちアンテナ回路301とリーダ/ライタ間で送受信される信号の周波数は、125kHz、13.56MHz、915MHz、2.45GHzなどがあり、それぞれISO規格などで設定される。もちろん、アンテナ回路301とリーダ/ライタ間で送受信される信号の周波数はこれに限定されず、例えばサブミリ波である300GHz〜3THz、ミリ波である30GHz〜300GHz、マイクロ波である3GHz〜30GHz、極超短波である300MHz〜3GHz、超短波である30MHz〜300MHz、短波である3MHz〜30MHz、中波である300kHz〜3MHz、長波である30kHz〜300kHz、および超長波である3kHz〜30kHzのいずれの周波数も用いることができる。また、アンテナ回路301とリーダ/ライタ間で送受信される信号は、搬送波を変調した信号である。搬送波の変調方式は、アナログ変調であってもデジタル変調であってよく、振幅変調、位相変調、周波数変調およびスペクトラム拡散のいずれであってもよい。好ましくは、振幅変調または周波数変調にするとよい。
In the
本実施の形態では、通信信号としての搬送波が915MHzである場合について述べる。なお、RFIDにおいて、信号を処理するためには、基準となるクロック信号が必要であり、ここでは実施の形態1または実施の形態2に示した発振回路306を用いて、クロック信号を生成する。発振回路306から出力された発振信号は、クロック信号として論理回路307に供給される。また、変調された搬送波は、復調回路305で復調される。復調後の信号も、論理回路307に送られ解析される。論理回路307で解析された信号は、メモリコントロール回路308に送られ、それに基づき、メモリコントロール回路308は、メモリ回路309を制御し、メモリ回路309に記憶されたデータを取り出し、論理回路310に送る。論理回路310に送られた信号は、論理回路310でエンコード処理されたのち、アンプ311で増幅され、その信号によって変調回路312は、搬送波に変調をかける。この変調された搬送波により、リーダ/ライタがRFIDからの信号を認識する。一方、整流回路303に入った搬送波は、整流された後、電源回路304に入力される。このようにして得られた電源電圧を、電源回路304より、復調回路305、発振回路306、論理回路307、メモリコントロール回路308、メモリ回路309、論理回路310、アンプ311、変調回路312などに供給する。なお、電源回路304は必ずしも必要ではないが、ここでは入力電圧を降圧、昇圧や正負反転させる機能を有している。以上のようにして、RFID300は動作する。
In this embodiment, a case where a carrier wave as a communication signal is 915 MHz will be described. Note that a reference clock signal is necessary to process a signal in the RFID. Here, the clock signal is generated using the
なお、アンテナ回路301におけるアンテナの形状については、特に限定されない。例えば、図4(A)のように、基板上の信号処理回路352の周りに、一面のアンテナ351を配した構造を取ってもよい。また、図4(B)のように、基板上の信号処理回路352の周りに、細いアンテナ351を信号処理回路352の周りを回るように配した構造を取ってもよい。また、図4(C)のように、基板上の信号処理回路352に対して、高周波数の電磁波を受信するための、アンテナ351の形状を取ってもよい。また、図4(D)にように、基板上の信号処理回路352に対して、180度無指向性(どの方向からでも同じく受信可能)なアンテナ351の形状を取ってもよい。また、図4(E)にように、基板上の信号処理回路352に対して、棒状に長く伸ばしたアンテナ351の形状を取ってもよい。また、信号処理回路とアンテナ回路における、アンテナとの接続については特に限定されない。例えばアンテナ351と信号処理回路352を、ワイヤボンディング接続やバンプ接続を用いて接続する、あるいはチップ化した信号処理回路352の一面を電極にしてアンテナ351に貼り付ける、という方法を取ってもよい。また、信号処理回路352とアンテナ351との貼り付けにはACF(anisotropic conductive film;異方性導電性フィルム)を用いることができる。なお、アンテナに必要な長さは、受信に用いる周波数によって異なる。例えば、周波数が2.45GHzの場合は、半波長ダイポールアンテナを設けるなら約60mm(1/2波長)、モノポールアンテナを設けるなら約30mm(1/4波長)とすればよい。
Note that there is no particular limitation on the shape of the antenna in the
なお、アンテナ351は、信号処理回路352と共に同じ基板上に積層して設ける構成としてもよいし、外付けのアンテナを用いた構成であってもよい。もちろん、信号処理回路352の、上部もしくは下部にアンテナ351が設けられた構成であってもよい。
Note that the
また、図3におけるアンテナ回路301に、図4(B)の形状を採用した場合、アンテナ回路301は図5(A)に示すようにアンテナ401、共振容量402によって構成することができる。このような場合、アンテナ401および共振容量402を併せてアンテナ回路403ということにする。
When the shape of FIG. 4B is employed for the
また、整流回路303は、アンテナ回路301が、受信する搬送波により誘導される交流信号を、直流信号に変換する回路であればよい。例えば、図5(B)に示すように、ダイオード404、ダイオード405、平滑容量406によって整流回路407を構成すればよい。
The rectifier circuit 303 only needs to be a circuit that the
RFIDはリーダ/ライタとの距離などによって、得られる電源電圧値が変化しやすいが、本発明の発振回路を用いることで、たとえ電源電圧値が変化した場合であっても、電源電圧値に起因するクロック信号の変化を抑制し、安定したクロックを生成することができる。よって、信頼性の高い、無線で情報の送受信が可能な半導体装置を得ることができる。 Although the power supply voltage value obtained by RFID is easily changed depending on the distance to the reader / writer, etc., even when the power supply voltage value changes by using the oscillation circuit of the present invention, it is caused by the power supply voltage value. It is possible to suppress a change in the clock signal to be generated and generate a stable clock. Thus, a highly reliable semiconductor device capable of transmitting and receiving information wirelessly can be obtained.
なお、本発明におけるRFIDは図3に示す構成に加え、図6に示すようにバッテリー361を有していてもよい。整流回路303から出力される電源電圧が、信号処理回路302を動作させるのに十分でないときには、バッテリー361からも信号処理回路302を構成する各回路、例えば復調回路305、発振回路306、論理回路307、メモリコントロール回路308、メモリ回路309、論理回路310、アンプ311、変調回路312などに電源電圧を供給することができる。なお、バッテリー361より、発振回路306に電源電圧を供給した場合であっても、他のアナログ回路が発生するノイズや、デジタル回路が発生するパルスノイズによる影響により、必ずしも一定の電源電圧を発振回路306に供給できるわけではない。そのため、図6に示すRFID360においても、本発明の発振回路を用いることは効果的であり、RFIDとしての信頼性を向上させることが可能となる。例えば、整流回路303から出力される電源電圧が、信号処理回路302を動作させるために必要な電源電圧より十分に大きいときに、整流回路303から出力される電源電圧のうちの余剰分を、バッテリー361に充電し、蓄えるエネルギーを得てもよい。また、RFIDに、アンテナ回路301および整流回路303とは別に、さらにアンテナ回路および整流回路を設けることにより、無作為に生じている電波などからバッテリー361に蓄えるエネルギーを得てもよい。
Note that the RFID in the present invention may have a battery 361 as shown in FIG. 6 in addition to the structure shown in FIG. When the power supply voltage output from the rectifier circuit 303 is not sufficient to operate the
なお、バッテリーとは、充電することで、連続使用時間を回復することができる電池のことをいう。バッテリーとしては、シート状に形成された電池を用いることが好ましく、例えば、ゲル状電解質を用いるリチウムポリマー電池や、リチウムイオン電池、リチウム2次電池などを用いることで、小型化が可能である。もちろん、充電可能な電池であれば何でもよく、ニッケル水素電池、ニッケルカドミウム電池などであってもよいし、また大容量のコンデンサーなどを用いてもよい。 In addition, a battery means the battery which can recover | restore continuous use time by charging. As the battery, a battery formed in a sheet shape is preferably used. For example, a lithium polymer battery using a gel electrolyte, a lithium ion battery, a lithium secondary battery, or the like can be used to reduce the size. Of course, any rechargeable battery may be used, such as a nickel metal hydride battery or a nickel cadmium battery, or a large-capacity capacitor.
また、電源回路304に、レギュレータ回路を用いて安定した電源電圧を供給してもよい。この場合においても、上記と同様、他のアナログ回路が発生するノイズや、デジタル回路が発生するパルスノイズによる影響により、必ずしも一定の電源電圧を、発振回路306に供給できるわけではない。よって、本発明の発振回路を用いることは効果的であり、RFIDとしての信頼性をさらに向上させることができる。もちろん、図6におけるRFIDが有する電源回路に、レギュレータ回路を用いることもできる。
Further, a stable power supply voltage may be supplied to the power supply circuit 304 using a regulator circuit. Even in this case, as described above, a constant power supply voltage cannot always be supplied to the
また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
(実施の形態4)
本実施の形態では、上記実施の形態で示したRFIDなどの半導体装置の作製方法の一例に関して、部分断面図を用いて説明する。
(Embodiment 4)
In this embodiment, an example of a method for manufacturing a semiconductor device such as an RFID described in the above embodiment will be described with reference to partial cross-sectional views.
まず、図7(A)に示すように、基板501の一表面に絶縁膜502を介して剥離層503を形成し、続けて下地膜として機能する絶縁膜504と半導体膜505(例えば、非晶質珪素を含む膜)を積層して形成する。なお、絶縁膜502、剥離層503、絶縁膜504および半導体膜505は、連続して形成することができる。
First, as shown in FIG. 7A, a
なお、基板501は、ガラス基板、石英基板、金属基板(例えばステンレス基板など)、セラミック基板、Si基板などの半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリルなどの基板を選択することもできる。なお、本工程では、剥離層503は、絶縁膜502を介して基板501の全面に設けているが、必要に応じて、基板501の全面に剥離層を設けた後に、フォトリソグラフィ法により選択的に設けてもよい。
The
また、絶縁膜502、絶縁膜504は、CVD法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。例えば、絶縁膜502、絶縁膜504を2層構造とする場合、第1層目の絶縁膜として窒化酸化シリコン膜を形成し、第2層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第1層目の絶縁膜として窒化シリコン膜を形成し、第2層目の絶縁膜として酸化シリコン膜を形成してもよい。絶縁膜502は、基板501から剥離層503またはその上に形成される素子に、不純物元素が混入するのを防ぐブロッキング層として機能する。絶縁膜504は、基板501、剥離層503からその上に形成される素子に、不純物元素が混入するのを防ぐブロッキング層として機能する。このように、ブロッキング層として機能する絶縁膜502、絶縁膜504を形成することによって、基板501からは、Naなどのアルカリ金属やアルカリ土類金属が、剥離層503からは、剥離層に含まれる不純物元素が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板501として石英を用いる場合には、絶縁膜502、504を省略してもよい。
The insulating
また、剥離層503は、金属膜や、金属膜と金属酸化膜の積層構造などを用いることができる。金属膜としては、タングステン(W)、モリブデン(Mo)、チタン(Ti)、タンタル(Ta)、ニオブ(Nb)、ニッケル(Ni)、コバルト(Co)、ジルコニウム(Zr)、亜鉛(Zn)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(Os)、イリジウム(Ir)から選択された元素、または当該元素を主成分とする合金材料、もしくは化合物材料からなる膜を単層または積層して形成する。また、これらの材料は、スパッタ法やプラズマCVD法などの各種CVD法などを用いて形成することができる。金属膜と金属酸化膜の積層構造としては、上述した金属膜を形成した後に、酸素雰囲気下またはN2O雰囲気下におけるプラズマ処理、酸素雰囲気下またはN2O雰囲気下における加熱処理を行うことによって、金属膜表面に当該金属膜の酸化物または酸化窒化物を設けることができる。例えば、金属膜としてスパッタ法やCVD法などによりタングステン膜を設けた場合、タングステン膜にプラズマ処理を行うことによって、タングステン膜表面にタングステン酸化物からなる金属酸化膜を形成することができる。また、この場合、タングステンの酸化物は、WOxで表される。Xの値は2〜3であり、Xが2の場合(WO2)、Xが2.5の場合(W2O5)、Xが2.75の場合(W4O11)、Xが3の場合(WO3)などがある。タングステンの酸化物を形成するにあたり、上記に挙げたXの値に特に制約はなく、エッチングレートなどを基に、どの酸化物を形成するかを決めるとよい。他にも、例えば、金属膜(例えば、タングステン)を形成した後に、当該金属膜上にスパッタ法で酸化珪素(SiO2)などの絶縁膜を設けると共に、金属膜上に金属酸化物(例えば、タングステン上にタングステン酸化物)を形成してもよい。また、プラズマ処理として、例えば、高密度プラズマ処理を行ってもよい。また、金属酸化膜の他にも、金属窒化物や金属酸化窒化物を用いてもよい。この場合、金属膜に、窒素雰囲気下または窒素と酸素雰囲気下で、プラズマ処理や加熱処理を行えばよい。
For the
また、半導体膜505は、スパッタリング法、LPCVD法、プラズマCVD法などにより、25〜200nm(好ましくは30〜150nm)の厚さで形成する。
The
次に、図7(B)に示すように、半導体膜505にレーザー光を照射して結晶化を行う。なお、レーザー光の照射と、RTAまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法などにより半導体膜505の結晶化を行ってもよい。その後、得られた半導体膜を所望の形状にエッチングして、結晶化した半導体膜505a〜505fを形成し、当該半導体膜505a〜505fを覆うようにゲート絶縁膜506を形成する。
Next, as illustrated in FIG. 7B, the
ゲート絶縁膜506は、CVD法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。例えば、ゲート絶縁膜506を2層構造とする場合、第1層目の絶縁膜として酸化窒化シリコン膜を形成し、第2層目の絶縁膜として窒化酸化シリコン膜を形成するとよい。また、第1層目の絶縁膜として酸化シリコン膜を形成し、第2層目の絶縁膜として窒化シリコン膜を形成してもよい。
The
半導体膜505a〜505fの作製工程の一例を以下に簡単に説明すると、まず、プラズマCVD法を用いて、膜厚50〜60nmの非晶質半導体膜を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体膜上に保持させた後、非晶質半導体膜に脱水素化の処理(500℃、1時間)と、熱結晶化の処理(550℃、4時間)を行って結晶質半導体膜を形成する。その後、レーザー光を照射し、フォトリソグラフィ法を用いることによって、結晶化された半導体膜505a〜505fを形成する。なお、結晶化を助長する金属元素を用いる熱結晶化を行わずに、レーザー光の照射だけで非晶質半導体膜の結晶化を行ってもよい。
An example of a manufacturing process of the
結晶化に用いるレーザー発振器としては、連続発振型のレーザービーム(CWレーザービーム)やパルス発振型のレーザービーム(パルスレーザービーム)がある。ここで用いることができるレーザービームとしては、Arレーザー、Krレーザー、エキシマレーザーなどの気体レーザー、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、もしくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザー、ガラスレーザー、ルビーレーザー、アレキサンドライトレーザー、Ti:サファイアレーザー、銅蒸気レーザーまたは金蒸気レーザーのうち、一種または複数種から発振されるものがある。このようなレーザービームの基本波、およびこれらの基本波の第2高調波から第4高調波のレーザービームを照射することで、大粒径の結晶を得ることができる。例えば、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。このときレーザーのパワー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を10〜2000cm/sec程度として照射する。なお、単結晶のYAG、YVO4、フォルステライト(Mg2SiO4)、YAlO3、GdVO4、もしくは多結晶(セラミック)のYAG、Y2O3、YVO4、YAlO3、GdVO4に、ドーパントとしてNd、Yb、Cr、Ti、Ho、Er、Tm、Taのうち1種または複数種添加されているものを媒質とするレーザー、Arイオンレーザー、またはTi:サファイアレーザーは、連続発振をさせることが可能であり、Qスイッチ動作やモード同期などを行うことによって10MHz以上の発振周波数でパルス発振をさせることも可能である。10MHz以上の発振周波数でレーザービームを発振させると、半導体膜がレーザーによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される。したがって、発振周波数が低いパルスレーザーを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。 As a laser oscillator used for crystallization, there are a continuous wave laser beam (CW laser beam) and a pulsed laser beam (pulse laser beam). Examples of the laser beam that can be used here include gas lasers such as Ar laser, Kr laser, and excimer laser, single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline. (Ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 with one or more of Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta added as dopants May be oscillated from one or more of laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, copper vapor laser or gold vapor laser. By irradiating the fundamental wave of such a laser beam and the second to fourth harmonics of these fundamental waves, a crystal having a large grain size can be obtained. For example, the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) can be used. In this case, a laser power density is about 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 10 to 2000 cm / sec. Note that single crystal YAG, YVO 4 , forsterite (Mg 2 SiO 4 ), YAlO 3 , GdVO 4 , or polycrystalline (ceramic) YAG, Y 2 O 3 , YVO 4 , YAlO 3 , GdVO 4 , dopants Nd, Yb, Cr, Ti, Ho, Er, Tm, Ta as a medium, a laser, Ar ion laser, or Ti: sapphire laser with one or more added as a medium should be continuously oscillated It is also possible to perform pulse oscillation at an oscillation frequency of 10 MHz or more by performing Q switch operation, mode synchronization, or the like. When a laser beam is oscillated at an oscillation frequency of 10 MHz or higher, the semiconductor film is irradiated with the next pulse during the period from when the semiconductor film is melted by the laser to solidification. Therefore, unlike the case of using a pulse laser having a low oscillation frequency, the solid-liquid interface can be continuously moved in the semiconductor film, so that crystal grains continuously grown in the scanning direction can be obtained.
ゲート絶縁膜506は、半導体膜505a〜505fに対し高密度プラズマ処理を行い、表面を酸化または窒化することで形成してもよい。例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素(NO2)、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合、マイクロ波の導入によりプラズマを励起すると、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された、酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、半導体膜の表面を酸化または窒化することができる。
The
このような高密度プラズマを用いた処理により、1〜20nm、代表的には5〜10nmの絶縁膜が半導体膜に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と半導体膜との界面準位密度はきわめて低くすることができる。このような、高密度プラズマ処理は、半導体膜(結晶性シリコン、あるいは多結晶シリコン)を直接酸化(もしくは窒化)するため、形成される絶縁膜の厚さは、理想的には、ばらつきをきわめて小さくすることができる。加えて、結晶性シリコンの結晶粒界でも、酸化が強くされることがないため、非常に好ましい状態となる。すなわち、ここで示す高密度プラズマ処理で、半導体膜の表面を固相酸化することにより、結晶粒界において異常に酸化反応をさせることなく、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。 By such treatment using high-density plasma, an insulating film with a thickness of 1 to 20 nm, typically 5 to 10 nm, is formed over the semiconductor film. Since the reaction in this case is a solid-phase reaction, the interface state density between the insulating film and the semiconductor film can be extremely low. Such high-density plasma treatment directly oxidizes (or nitrides) a semiconductor film (crystalline silicon or polycrystalline silicon), so that the thickness of the formed insulating film ideally varies greatly. Can be small. In addition, since the oxidation is not strengthened even at the crystal grain boundary of crystalline silicon, a very preferable state is obtained. That is, by performing solid-phase oxidation on the surface of the semiconductor film by the high-density plasma treatment shown here, an insulating film with good uniformity and low interface state density can be obtained without causing an abnormal oxidation reaction at the crystal grain boundary. Can be formed.
ゲート絶縁膜506は、高密度プラズマ処理によって形成される絶縁膜のみを用いてもよいし、それにプラズマや熱反応を利用したCVD法で酸化シリコン、酸窒化シリコン、窒化シリコンなどの絶縁膜を堆積し、積層させてもよい。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
As the
また、半導体膜に対し、連続発振レーザーもしくは10MHz以上の周波数で発振するレーザービームを照射しながら、一方向に走査して結晶化させて得られた半導体膜505a〜505fは、そのビームの走査方向に結晶が成長する特性がある。その走査方向をチャネル長方向(チャネル形成領域が形成されたときにキャリアが流れる方向)に合わせてトランジスタを配置し、上記ゲート絶縁層を組み合わせることで、特性ばらつきが小さく、しかも電界効果移動度が高い薄膜トランジスタ(TFT:Thin Film Transistor)を得ることができる。
In addition, the
次に、ゲート絶縁膜506上に、第1の導電膜と第2の導電膜とを積層して形成する。ここでは、第1の導電膜は、CVD法やスパッタリング法などにより、20〜100nmの厚さで形成する。第2の導電膜は、100〜400nmの厚さで形成する。第1の導電膜と第2の導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成する。または、リンなどの不純物元素をドーピングした、多結晶珪素に代表される半導体材料により形成する。第1の導電膜と第2の導電膜の組み合わせの例として、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜などが挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第1の導電膜と第2の導電膜を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、2層構造ではなく、3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
Next, a first conductive film and a second conductive film are stacked over the
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、半導体膜505a〜505fの上方にゲート電極507を形成する。ここでは、ゲート電極507として、第1の導電膜507aと第2の導電膜507bの積層構造で設けた例を示している。
Next, a mask made of a resist is formed by photolithography, and an etching process for forming a gate electrode and a gate line is performed, so that the
次に、図7(C)に示すように、ゲート電極507をマスクとして、半導体膜505a〜505fに、イオンドープ法またはイオン注入法により、n型を付与する不純物元素を低濃度に添加する。その後、フォトリソグラフィ法により、レジストからなるマスクを選択的に形成して、p型を付与する不純物元素を高濃度に添加する。n型を示す不純物元素としては、リン(P)やヒ素(As)などを用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1015〜1×1019/cm3の濃度で含まれるように半導体膜505a〜505fに選択的に導入し、n型を示す不純物領域508を形成する。また、p型を付与する不純物元素としてボロン(B)を用い、1×1019〜1×1020/cm3の濃度で含まれるように選択的に半導体膜505c、505eに導入し、p型を示す不純物領域509を形成する。
Next, as illustrated in FIG. 7C, an impurity element imparting n-type conductivity is added at a low concentration to the
続いて、ゲート絶縁膜506とゲート電極507を覆うように、絶縁膜を形成する。絶縁膜は、プラズマCVD法やスパッタリング法などにより、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。次に、絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、ゲート電極507の側面に接する絶縁膜510(サイドウォールともよばれる)を形成する。絶縁膜510は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。
Subsequently, an insulating film is formed so as to cover the
続いて、フォトリソグラフィ法により形成したレジストからなるマスクと、ゲート電極507および絶縁膜510をマスクとして用いて、半導体膜505a、505b、505d、505fにn型を付与する不純物元素を高濃度に添加して、n型を示す不純物領域511を形成する。ここでは、n型を付与する不純物元素としてリン(P)を用い、1×1019〜1×1020/cm3の濃度で含まれるように半導体膜505a、505b、505d、505fに選択的に導入し、不純物領域508より高濃度のn型を示す不純物領域511を形成する。
Subsequently, an impurity element imparting n-type conductivity is added to the
以上の工程により、図7(D)に示すように、nチャネル型薄膜トランジスタ500a、500b、500d、500fとpチャネル型薄膜トランジスタ500c、500eが形成される。なお、これら薄膜トランジスタ500a〜500fは、本発明のRFIDなどの半導体装置を構成する薄膜トランジスタである。もちろん、このようにして作製される薄膜トランジスタを、本発明の発振回路を構成する薄膜トランジスタとして利用することも可能である。
Through the above steps, n-channel
なお、nチャネル型薄膜トランジスタ500aには、ゲート電極507と重なる半導体膜505aの領域にチャネル形成領域、ゲート電極507および絶縁膜510と重ならない領域にソース領域またはドレイン領域を形成する不純物領域511、絶縁膜510と重なる領域であってチャネル形成領域と不純物領域511の間に低濃度不純物領域(LDD領域)が、それぞれ形成されている。また、nチャネル型薄膜トランジスタ500b、500d、500fも同様にチャネル形成領域、低濃度不純物領域および不純物領域511が形成されている。
Note that the n-channel
また、pチャネル型薄膜トランジスタ500cには、ゲート電極507と重なる半導体膜505cの領域にチャネル形成領域、ゲート電極507と重ならない領域にソース領域またはドレイン領域を形成する不純物領域509が、それぞれ形成されている。また、pチャネル型薄膜トランジスタ500eも、同様にチャネル形成領域および不純物領域509が形成されている。なお、ここでは、pチャネル型薄膜トランジスタ500c、500eには、LDD領域を設けていないが、pチャネル型薄膜トランジスタにLDD領域を設けてもよいし、nチャネル型薄膜トランジスタにLDD領域を設けない構成としてもよい。
The p-channel
次に、図8(A)に示すように、半導体膜505a〜505f、ゲート電極507などを覆うように、絶縁膜を単層または積層して形成し、当該絶縁膜上に薄膜トランジスタ500a〜500fのソース領域またはドレイン領域を形成する不純物領域509、511と、電気的に接続する導電膜513を形成する。絶縁膜は、CVD法、スパッタリング法、SOG法、液滴吐出法、スクリーン印刷法などにより、珪素の酸化物や珪素の窒化物などの無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシなどの有機材料やシロキサン材料などにより、単層または積層で形成する。ここでは、当該絶縁膜を2層で設け、1層目の絶縁膜512aとして窒化酸化珪素膜で形成し、2層目の絶縁膜512bとして酸化窒化珪素膜で形成する。また、導電膜513は、薄膜トランジスタ500a〜500fのソース電極またはドレイン電極を形成する。
Next, as illustrated in FIG. 8A, an insulating film is formed as a single layer or a stacked layer so as to cover the
絶縁膜512a、512bを形成する前、または絶縁膜512a、512bのうちの1つまたは複数の薄膜を形成した後に、半導体膜の結晶性の回復や半導体膜に添加された不純物元素の活性化、半導体膜の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザーアニール法またはRTA法などを適用するとよい。
Before forming the insulating
また、導電膜513は、CVD法やスパッタリング法などにより、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。導電膜513は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜513を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、半導体膜と良好なコンタクトをとることができる。
The
次に、導電膜513を覆うように、絶縁膜514を形成し、当該絶縁膜514上に、薄膜トランジスタのソース電極またはドレイン電極を形成する導電膜513と電気的に接続する導電膜515を形成する。なお、図8(B)では、薄膜トランジスタ500aのソース電極またはドレイン電極を形成する導電膜513と電気的に接続された導電膜515が図示されている。導電膜515は、上述した導電膜513で示したいずれかの材料を用いて形成することができる。
Next, an insulating
続いて、図8(B)に示すように、アンテナとして機能する導電膜516が、導電膜515に電気的に接続されるように形成する。
Next, as illustrated in FIG. 8B, a
絶縁膜514は、CVD法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、DLC(ダイヤモンドライクカーボン)などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
The insulating
また、導電膜516は、CVD法、スパッタリング法、スクリーン印刷やグラビア印刷などの印刷法、液滴吐出法、ディスペンサ法、メッキ法などを用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層構造または積層構造で形成する。
The
例えば、スクリーン印刷法を用いて、アンテナとして機能する導電膜516を形成する場合には、粒径が数nmから数十μmの導電体粒子を、有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)などのいずれか1つ以上の金属粒子や、ハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた1つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂などの有機樹脂が挙げられる。また、導電膜の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下)を用いる場合、150〜300℃の温度範囲で焼成することにより硬化させて導電膜を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
For example, when the
次に、図8(C)に示すように、導電膜516を覆うように絶縁膜517を形成した後、薄膜トランジスタ500a〜500f、導電膜516などを含む層(以下、「素子形成層518」と記す)を基板501から剥離する。ここでは、レーザー光(例えば、UV光)を照射することによって、薄膜トランジスタ500a〜500fを避けた領域に開口部を形成後、物理的な力を用いて基板501から素子形成層518を剥離している。また、基板501から素子形成層518を剥離する前に、形成した開口部にエッチング剤を導入して、剥離層503を選択的に除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体または液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素(ClF3)を使用する。そうすると、素子形成層518は、基板501から剥離された状態となる。なお、剥離層503は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え、剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層503を除去した後にも、基板501上に素子形成層518を保持しておくことが可能となる。また、素子形成層518が剥離された基板501を再利用することによって、コストの削減をすることができる。
Next, as illustrated in FIG. 8C, after an
絶縁膜517は、CVD法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、DLC(ダイヤモンドライクカーボン)などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。
The insulating
本実施の形態では、図9(A)に示すように、レーザー光の照射により素子形成層518に開口部を形成した後に、当該素子形成層518の一方の面(絶縁膜517の露出した面)に第1のシート材519を貼り合わせた後、基板501から素子形成層518を剥離する。
In this embodiment mode, as shown in FIG. 9A, after an opening is formed in the
次に、図9(B)に示すように、素子形成層518の他方の面(剥離により露出した面)に、第2のシート材520を貼り合わせた後、加熱処理と加圧処理の一方または両方を行って第2のシート材520を貼り合わせる。第1のシート材519、第2のシート材520としては、ホットメルトフィルムなどを用いることができる。
Next, as illustrated in FIG. 9B, after the
また、第1のシート材519、第2のシート材520として、静電気などを防止する帯電防止対策を施したフィルム(以下、帯電防止フィルムと記す)を用いることもできる。帯電防止フィルムとしては、帯電防止可能な材料を樹脂中に分散させたフィルム、および帯電防止可能な材料が貼り付けられたフィルムなどが挙げられる。帯電防止可能な材料が設けられたフィルムは、片面に帯電防止可能な材料を設けたフィルムであってもよいし、両面に帯電防止可能な材料を設けたフィルムであってもよい。さらに、片面に帯電防止可能な材料が設けられたフィルムは、帯電防止可能な材料が設けられた面をフィルムの内側になるように層に貼り付けてもよいし、フィルムの外側になるように貼り付けてもよい。なお、帯電防止可能な材料はフィルムの全面、あるいは一部に設けてあればよい。ここでの帯電防止可能な材料としては、金属、インジウムと錫の酸化物(ITO:Indium Tin Oxide)、両性界面活性剤や陽イオン性界面活性剤や非イオン性界面活性剤などの界面活性剤を用いることができる。また、他にも帯電防止材料として、側鎖にカルボキシル基および4級アンモニウム塩基をもつ架橋性共重合体高分子を含む樹脂材料などを用いることができる。これらの材料をフィルムに貼り付ける、練り込む、あるいは塗布することによって帯電防止フィルムとすることができる。帯電防止フィルムで封止を行うことによって、商品として取り扱う際に、外部からの静電気などによって半導体素子に悪影響が及ぶことを抑制することができる。
In addition, as the
以上の工程により、本発明の半導体装置を作製することができる。なお、本実施の形態では、アンテナを、薄膜トランジスタと同じ基板上に形成している例について説明したが、本発明はこの構成に限定されない。薄膜トランジスタを有する層が形成される第1の基板と、アンテナとして機能する導電層が形成される第2の基板とを導電性粒子を含む樹脂により貼り合わせることで、薄膜トランジスタとアンテナとを電気的に接続してもよい。 Through the above steps, the semiconductor device of the present invention can be manufactured. Note that although an example in which the antenna is formed over the same substrate as the thin film transistor is described in this embodiment mode, the present invention is not limited to this structure. The thin film transistor and the antenna are electrically connected to each other by bonding a first substrate over which a layer having a thin film transistor is formed and a second substrate over which a conductive layer functioning as an antenna is formed using a resin containing conductive particles. You may connect.
上記では基板上に薄膜トランジスタなどの素子を形成した後に剥離する工程を示したが、剥離せずにそのまま製品としてもよい。また、ガラス基板上に薄膜トランジスタなどの素子を設けた後に、当該ガラス基板を素子が設けられた面と反対側から研磨することにより半導体装置の薄膜化、小型化を行うことができる。 In the above, the step of peeling after forming an element such as a thin film transistor on the substrate is shown, but the product may be used as it is without peeling. In addition, after an element such as a thin film transistor is provided over a glass substrate, the semiconductor substrate can be thinned and miniaturized by polishing the glass substrate from the side opposite to the surface where the element is provided.
また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
(実施の形態5)
本実施の形態では、上記実施の形態とは異なる本発明の発振回路もしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の発振回路もしくは半導体装置が有するトランジスタは、上記実施の形態で説明した絶縁基板上の薄膜トランジスタの他、単結晶基板上のMOSトランジスタで構成することもできる。
(Embodiment 5)
In this embodiment, a method for manufacturing a transistor included in the oscillation circuit or the semiconductor device of the present invention, which is different from that in the above embodiment, will be described. The transistor included in the oscillation circuit or the semiconductor device of the present invention can be formed using a MOS transistor over a single crystal substrate in addition to the thin film transistor over the insulating substrate described in the above embodiment mode.
本実施の形態では、本発明の発振回路もしくは半導体装置が有する、トランジスタの作製方法の一例に関して、図10〜図12に示す部分断面図を用いて説明する。 In this embodiment, an example of a method for manufacturing a transistor included in the oscillation circuit or the semiconductor device of the present invention will be described with reference to partial cross-sectional views shown in FIGS.
まず、図10(A)に示すように、半導体基板900に、素子を分離した領域902、903(以下、領域902、903とも記す)を形成する。半導体基板900に設けられた領域902、903は、それぞれ絶縁膜901(フィールド酸化膜ともいう)によって分離されている。なお、ここでは、半導体基板900としてn型の導電型を有する単結晶Si基板を用い、半導体基板900の領域903にpウェル904を設けた例を示している。
First, as illustrated in FIG. 10A,
基板900は、半導体基板であれば特に限定されず用いることができる。例えば、n型またはp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板など)、貼り合わせ法またはSIMOX(Separation by Implanted Oxygen)法を用いて作製されたSOI(Silicon on Insulator)基板などを用いることができる。
The
素子分離領域902、903は、選択酸化法(LOCOS(Local Oxidation of Silicon)法)またはトレンチ分離法などを適宜用いることができる。
For the
また、半導体基板900の領域903に形成されたpウェルは、半導体基板900にp型の導電型を有する不純物元素を選択的に導入することによって形成することができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。
The p well formed in the
なお、本実施の形態では、半導体基板900としてn型の導電型を有する半導体基板を用いているため、領域902には不純物元素を導入していないが、n型を示す不純物元素を導入することにより、領域902にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)などを用いることができる。一方、p型の導電型を有する半導体基板を用いる場合には、領域902にn型を示す不純物元素を導入してnウェルを形成し、領域903には不純物元素を導入しない構成としてもよい。
Note that in this embodiment, a semiconductor substrate having an n-type conductivity is used as the
次に、領域902、903を覆うように、絶縁膜905、906をそれぞれ形成する(図10(B))。
Next, insulating
絶縁膜905、906は、例えば、熱処理を行い、半導体基板900に設けられた領域902、903の表面を酸化させることにより、酸化珪素膜で形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させ、酸化珪素膜と酸素と窒素を有する膜(酸窒化珪素膜)との積層構造で形成してもよい。
The insulating
また、プラズマ処理を用いて絶縁膜905、906を形成してもよい。例えば、半導体基板900に設けられた領域902、903の表面に、高密度プラズマ処理により酸化処理または窒化処理を行うことにより、絶縁膜905、906として、酸化珪素膜または窒化珪素膜を形成することができる。また、高密度プラズマ処理により、領域902、903の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域902、903の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成される。したがって、絶縁膜905、906は、酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により領域902、903の表面に酸化珪素膜を形成した後に、高密度プラズマ処理により酸化処理または窒化処理を行ってもよい。
Alternatively, the insulating
なお、絶縁膜905、906は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
Note that the insulating
次に、領域902、903の上方に形成された絶縁膜905、906を覆うように、導電膜を形成する(図10(C))。ここでは、導電膜として、導電膜907と導電膜908を順に積層して形成した例を示している。もちろん、導電膜は、単層または3層以上の積層構造で形成してもよい。
Next, a conductive film is formed so as to cover the insulating
導電膜907、908としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リンなどの不純物元素をドーピングした、多結晶珪素に代表される半導体材料により形成することもできる。
The
ここでは、導電膜907として窒化タンタルを用いて形成し、その上に導電膜908としてタングステンを用いて、導電膜を積層構造で設けている。また、他にも、導電膜907として、窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用い、導電膜908として、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。
Here, the
次に、積層して設けられた導電膜907、908を選択的にエッチングして除去することによって、領域902、903の上方の一部に導電膜907、908を残存させ、図11(A)に示すように、それぞれゲート電極909、910を形成する。
Next, the
次に、領域902を覆うようにレジストマスク911を選択的に形成し、当該レジストマスク911、ゲート電極910をマスクとして、領域903に不純物元素を導入することによって、不純物領域を形成する(図11(B))。不純物元素としては、n型を付与する不純物元素またはp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)などを用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。ここでは、不純物元素として、リン(P)を用いる。
Next, a resist
不純物元素を導入することによって、図11(B)に示すように、領域903に、ソース領域またはドレイン領域を形成する不純物領域912と、チャネル形成領域913が形成される。
By introducing the impurity element, an
次に、領域903を覆うようにレジストマスク914を選択的に形成し、当該レジストマスク914、ゲート電極909をマスクとして、領域902に不純物元素を導入することによって不純物領域を形成する(図11(C))。不純物元素としては、n型を付与する不純物元素またはp型を付与する不純物元素を用いる。n型を示す不純物元素としては、リン(P)やヒ素(As)などを用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。ここでは、図11(B)で、領域903に導入した不純物元素と異なる導電型を有する不純物元素(例えば、ボロン(B))を導入する。その結果、領域902にソース領域またはドレイン領域を形成する不純物領域915と、チャネル形成領域916が形成される。
Next, a resist
次に、絶縁膜905、906、ゲート電極909、910を覆うように第2の絶縁膜917を形成し、当該第2の絶縁膜917上に領域902、903にそれぞれ形成された不純物領域912、915と電気的に接続する配線918を形成する(図12)。
Next, a second
第2の絶縁膜917は、CVD法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、DLC(ダイヤモンドライクカーボン)などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
The second
配線918は、CVD法やスパッタリング法などにより、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。配線918は、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線918を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。
The
以上のようにして、単結晶基板を用いてMOSトランジスタを作製することができる。なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンFET構造などでもよい。なお、フィンFET構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。 As described above, a MOS transistor can be manufactured using a single crystal substrate. Note that the structure of the transistor is not limited to the above structure, and may be, for example, an inverted stagger structure or a fin FET structure. Note that in the fin FET structure, the short channel effect accompanying the miniaturization of the transistor size can be suppressed.
また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
(実施の形態6)
本実施の形態では、上記実施の形態とは異なる本発明の発振回路、もしくは半導体装置が有するトランジスタの作製方法について説明する。本発明の発振回路もしくは半導体装置におけるトランジスタは、上記実施の形態で説明した、単結晶基板上のMOSトランジスタとは異なる作製方法で設けられたMOSトランジスタで構成することもできる。
(Embodiment 6)
In this embodiment, a method for manufacturing a transistor included in the oscillation circuit or the semiconductor device of the present invention, which is different from that in the above embodiment, will be described. The transistor in the oscillation circuit or the semiconductor device of the present invention can be formed using a MOS transistor provided by a different manufacturing method from the MOS transistor over the single crystal substrate described in the above embodiment mode.
本実施の形態では、本発明の発振回路もしくは半導体装置が有するトランジスタの作製方法の一例に関して、図13〜図16に示す部分断面図を用いて説明する。 In this embodiment, an example of a method for manufacturing a transistor included in the oscillation circuit or the semiconductor device of the present invention will be described with reference to partial cross-sectional views shown in FIGS.
まず、図13(A)に示すように、基板1200上に絶縁膜を形成する。ここでは、n型の導電型を有する単結晶Siを基板1200として用い、当該基板1200上に絶縁膜1201と絶縁膜1202を形成する。例えば、基板1200に熱処理を行うことにより、絶縁膜1201として酸化珪素を形成し、当該絶縁膜1201上にCVD法を用いて窒化珪素を成膜する。
First, as illustrated in FIG. 13A, an insulating film is formed over the
また、基板1200は、半導体基板であれば特に限定されず用いることができる。例えば、n型またはp型の導電型を有する単結晶Si基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、サファイア基板、ZnSe基板など)、貼り合わせ法またはSIMOX(Separation by IMplanted OXygen)法を用いて作製されたSOI(Silicon on Insulator)基板などを用いることができる。
Further, the
また、絶縁膜1202は、絶縁膜1201を形成した後に、高密度プラズマ処理により、当該絶縁膜1201を窒化することにより設けてもよい。なお、基板1200上に設ける絶縁膜は、単層または3層以上の積層構造で設けてもよい。
Alternatively, the insulating
次に、図13(B)に示すように、絶縁膜1202上に選択的にレジストマスク1203のパターンを形成し、当該レジストマスク1203をマスクとして選択的にエッチングすることによって、基板1200に選択的に凹部1204を形成する。基板1200、絶縁膜1201、1202のエッチングは、プラズマを利用したドライエッチングにより行うことができる。
Next, as illustrated in FIG. 13B, a pattern of a resist
次に、図13(C)に示すように、レジストマスク1203のパターンを除去した後、基板1200に形成された凹部1204を充填するように絶縁膜1205を形成する。
Next, as shown in FIG. 13C, after the pattern of the resist
絶縁膜1205は、CVD法やスパッタリング法などを用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどの絶縁材料を用いて形成する。ここでは、絶縁膜1205として、常圧CVD法または減圧CVD法によりTEOS(テトラエトキシシラン)ガスを用いて酸化珪素膜を形成する。
The insulating
次に、図14(A)に示すように、研削処理、研磨処理またはCMP(Chemical Mechanical Polishing)処理を行うことによって、基板1200の表面を露出させる。ここでは、基板1200の表面を露出させることにより、基板1200の凹部1204に形成された絶縁膜1206間に、領域1207、1208が設けられる。なお、絶縁膜1206は、基板1200の表面に形成された絶縁膜1205が研削処理、研磨処理またはCMP処理により除去されることにより得られたものである。続いて、p型の導電型を有する不純物元素を選択的に導入することによって、領域1208にpウェル1209を形成する。
Next, as shown in FIG. 14A, a surface of the
p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。ここでは、不純物元素として、ボロン(B)を領域1208に導入する。
As the p-type impurity element, boron (B), aluminum (Al), gallium (Ga), or the like can be used. Here, boron (B) is introduced into the
なお、本実施の形態では、基板1200としてn型の導電型を有する半導体基板を用いているため、領域1207には不純物元素を導入していないが、n型を示す不純物元素を導入することにより領域1207にnウェルを形成してもよい。n型を示す不純物元素としては、リン(P)やヒ素(As)などを用いることができる。
Note that in this embodiment, since a semiconductor substrate having n-type conductivity is used as the
一方、p型の導電型を有する半導体基板を用いる場合には、領域1207にn型を示す不純物元素を導入してnウェルを形成し、領域1208には不純物元素を導入しない構成としてもよい。
On the other hand, in the case of using a semiconductor substrate having p-type conductivity, an n-type impurity element may be introduced into the
次に、図14(B)に示すように、基板1200の領域1207、1208の表面上に、絶縁膜1210、1211をそれぞれ形成する。
Next, as illustrated in FIG. 14B, insulating
例えば、基板1200に設けられた領域1207、1208の表面を、熱処理を行い酸化させることにより、酸化珪素膜で、絶縁膜1210、1211を形成することができる。また、熱酸化法により酸化珪素膜を形成した後に、窒化処理を行うことによって酸化珪素膜の表面を窒化させ、酸化珪素膜と酸素と窒素を有する膜(酸窒化珪素膜)との積層構造で形成してもよい。
For example, the insulating
他にも、上述したように、プラズマ処理を用いて、絶縁膜1210、1211を形成してもよい。例えば、基板1200に設けられた領域1207、1208の表面に、高密度プラズマ処理により酸化処理または窒化処理を行うことにより、絶縁膜1210、1211として酸化珪素(SiOx)膜または窒化珪素(SiNx)膜を形成することができる。また、高密度プラズマ処理により、領域1207、1208の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、領域1207、1208の表面に接して酸化珪素膜が形成され、当該酸化珪素膜上に酸窒化珪素膜が形成される。したがって、絶縁膜1210、1211は、酸化珪素膜と酸窒化珪素膜とが積層された膜となる。また、熱酸化法により、領域1207、1208の表面に酸化珪素膜を形成した後に、高密度プラズマ処理により酸化処理または窒化処理を行ってもよい。
In addition, as described above, the insulating
なお、基板1200の領域1207、1208に形成された絶縁膜1210、1211は、後に完成されるトランジスタにおいてゲート絶縁膜として機能する。
Note that the insulating
次に、図14(C)に示すように、基板1200に設けられた領域1207、1208の上方に形成された絶縁膜1210、1211を覆うように導電膜を形成する。ここでは、導電膜として、導電膜1212と導電膜1213を順に積層して形成した例を示している。もちろん、導電膜は、単層または3層以上の積層構造で形成してもよい。
Next, as illustrated in FIG. 14C, a conductive film is formed so as to cover the insulating
導電膜1212、1213としては、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)などから選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リンなどの不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
The
ここでは、導電膜1212として窒化タンタルを用いて形成し、その上に導電膜1213としてタングステンを用いて、導電膜を積層構造で設ける。また、他にも、導電膜1212として、窒化タンタル、窒化タングステン、窒化モリブデンまたは窒化チタンから選ばれた単層または積層膜を用い、導電膜1213として、タングステン、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。
Here, the
次に、図15(A)に示すように、積層して設けられた導電膜1212、1213を選択的にエッチングして除去することによって、基板1200の領域1207、1208の上方の一部に導電膜1212、1213を残存させ、それぞれゲート電極として機能する導電膜1214、1215を形成する。また、ここでは、基板1200において、導電膜1214、1215と重ならない領域1207、1208の表面が露出するようにする。
Next, as shown in FIG. 15A, the
具体的には、基板1200の領域1207において、導電膜1214の下方に形成された絶縁膜1210のうち、当該導電膜1214と重ならない部分を選択的に除去し、導電膜1214と絶縁膜1210の端部が概略一致するように形成する。また、領域1208において、導電膜1215の下方に形成された絶縁膜1211のうち、当該導電膜1215と重ならない部分を選択的に除去し、導電膜1215と絶縁膜1211の端部が概略一致するように形成する。
Specifically, in the
この場合、導電膜1214、1215の形成と同時に重ならない部分の絶縁膜などを除去してもよいし、導電膜1214、1215を形成後、残存したレジストマスクまたは当該導電膜1214、1215をマスクとして重ならない部分の絶縁膜などを除去してもよい。
In this case, an insulating film or the like that does not overlap with the formation of the
次に、図15(B)に示すように、基板1200の領域1207、1208に不純物元素を選択的に導入する。ここでは、領域1208に、導電膜1215をマスクとして、n型を付与する低濃度の不純物元素を選択的に導入し、不純物領域1217を形成する。一方、領域1207には、導電膜1214をマスクとして、p型を付与する低濃度の不純物元素を選択的に導入し、不純物領域1216を形成する。n型を付与する不純物元素としては、リン(P)やヒ素(As)などを用いることができる。p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。
Next, as illustrated in FIG. 15B, an impurity element is selectively introduced into the
次に、導電膜1214、1215の側面に接するサイドウォール1218を形成する。具体的には、プラズマCVD法やスパッタリング法などにより、珪素、珪素の酸化物または珪素の窒化物の無機材料を含む膜や、有機樹脂などの有機材料を含む膜を、単層または積層して形成する。そして、当該絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングして、導電膜1214、1215の側面に接するように形成することができる。なお、サイドウォール1218は、LDD(Lightly Doped drain)領域を形成する際のドーピング用のマスクとして用いる。また、ここでは、サイドウォール1218は、導電膜1214、1215の下方に形成された絶縁膜や浮遊ゲート電極の側面にも接するように形成されている。
Next, sidewalls 1218 in contact with the side surfaces of the
続いて、図15(C)に示すように、当該サイドウォール1218、導電膜1214、1215をマスクとして、基板1200の領域1207、1208に不純物元素を導入することによって、ソース領域またはドレイン領域として機能する不純物領域を形成する。ここでは、基板1200の領域1208に、サイドウォール1218と導電膜1215をマスクとして、高濃度のn型を付与する不純物元素を導入する。また、領域1207に、サイドウォール1218と導電膜1214をマスクとして、高濃度のp型を付与する不純物元素を導入する。
Subsequently, as illustrated in FIG. 15C, an impurity element is introduced into the
その結果、基板1200の領域1207には、ソース領域またはドレイン領域を形成する不純物領域1220と、LDD領域を形成する低濃度不純物領域1221と、チャネル形成領域1222が形成される。また、基板1200の領域1208には、ソース領域またはドレイン領域を形成する不純物領域1223と、LDD領域を形成する低濃度不純物領域1224と、チャネル形成領域1225が形成される。
As a result, an
なお、本実施の形態では、導電膜1214、1215と重ならない基板1200の領域1207、1208を露出させた状態で、不純物元素を導入している。したがって、基板1200の領域1207、1208にそれぞれ形成されるチャネル形成領域1222、1225は、導電膜1214、1215と自己整合的に形成することができる。
Note that in this embodiment mode, the impurity element is introduced in a state where the
次に、基板1200の領域1207、1208上に設けられた絶縁膜や導電膜などを覆うように、第2の絶縁膜1226を形成し、当該絶縁膜1226に開口部1227を形成する(図16(A))。
Next, a second
第2の絶縁膜1226は、CVD法やスパッタ法などにより、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などの酸素または窒素を有する絶縁膜や、DLC(ダイヤモンドライクカーボン)などの炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機材料、またはシロキサン樹脂などのシロキサン材料からなる、単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えば、アルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
The second
次に、CVD法を用いて開口部1227に導電膜1228を形成し、当該導電膜1228と電気的に接続するように絶縁膜1226上に導電膜1229a〜1229dを選択的に形成する(図16(B))。
Next, a
導電膜1228、1229a〜1229dは、CVD法やスパッタリング法などにより、アルミニウム(Al)、タングステン(W)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニッケル(Ni)、白金(Pt)、銅(Cu)、金(Au)、銀(Ag)、マンガン(Mn)、ネオジム(Nd)、炭素(C)、シリコン(Si)から選択された元素、またはこれらの元素を主成分とする合金材料、もしくは化合物材料で、単層または積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、または、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方または両方とを含む合金材料に相当する。導電膜1228、1229a〜1229dは、例えば、バリア膜とアルミニウムシリコン(Al−Si)膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン(Al−Si)膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜1228を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体膜と良好なコンタクトをとることができる。ここでは、導電膜1228は、CVD法によりタングステン(W)を選択成長することにより形成することができる。
The
以上の工程により、基板1200の領域1207に形成されたp型のトランジスタと、領域1208に形成されたn型のトランジスタとを具備する発振回路もしくは半導体装置を得ることができる。
Through the above steps, an oscillation circuit or a semiconductor device including a p-type transistor formed in the
なお、トランジスタの構造は上記の構造に限定されるものではく、例えば、逆スタガ構造、フィンFET構造などでもよい。なお、フィンFET構造では、トランジスタサイズの微細化に伴う短チャネル効果を抑制することができる。 Note that the structure of the transistor is not limited to the above structure, and may be, for example, an inverted stagger structure or a fin FET structure. Note that in the fin FET structure, the short channel effect accompanying the miniaturization of the transistor size can be suppressed.
また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
(実施の形態7)
本実施の形態では、本発明のRFIDなどの半導体装置の用途について説明する。本発明の半導体装置は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票など)、包装用容器類(包装紙やボトルなど)、記録媒体(DVDソフトやビデオテープなど)、乗物類(自転車など)、身の回り品(鞄や眼鏡など)、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器などの商品や荷物の荷札などの物品に設ける、いわゆるIDラベル、IDタグ、IDカードとして使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)および携帯電話などを指す。RFIDはリーダ/ライタとの距離などによって得られる電源電圧値が変化しやすいが、本発明の発振回路を用いることで、たとえ電源電圧値が変化した場合であっても、電源電圧値に起因するクロック信号の変化を抑制し、安定したクロックを生成することができる。よって、信頼性の高い、無線で情報の送受信が可能な半導体装置を得ることができる。
(Embodiment 7)
In this embodiment mode, application of a semiconductor device such as an RFID of the present invention will be described. The semiconductor device of the present invention includes, for example, banknotes, coins, securities, bearer bonds, certificate documents (driver's license, resident card, etc.), packaging containers (wrapping paper, bottles, etc.), recording media (DVD software) And video tapes), vehicles (bicycles, etc.), personal items (such as bags and glasses), foods, plants, animals, human bodies, clothing, daily necessities, electronic devices, etc. and luggage tags It can be used as a so-called ID label, ID tag, or ID card provided on an article. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like. Although the power supply voltage value obtained by RFID is easily changed depending on the distance to the reader / writer or the like, even if the power supply voltage value is changed by using the oscillation circuit of the present invention, it is caused by the power supply voltage value. A stable clock can be generated by suppressing changes in the clock signal. Thus, a highly reliable semiconductor device capable of transmitting and receiving information wirelessly can be obtained.
本実施例では、本発明の応用例、およびそれらを付した商品の一例について、図17を参照して説明する。 In this embodiment, an application example of the present invention and an example of a product with the application will be described with reference to FIG.
図17(A)は、本発明に係るRFIDを有する半導体装置の完成品の状態の一例である。ラベル台紙1601(セパレート紙)上に、RFID1602を内蔵した複数のIDラベル1603が形成されている。IDラベル1603は、ボックス1604内に収納されている。また、IDラベル1603上には、その商品や役務に関する情報(商品名、ブランド、商標、商標権者、販売者、製造者など)が記されており、一方、内蔵されているRFIDには、その商品(または商品の種類)固有のIDナンバーが付されており、偽造や、商標権、特許権などの知的財産権侵害、不正競争などの不法行為を容易に把握することができる。また、RFID内には、商品の容器やラベルに明記しきれない多大な情報、例えば、商品の産地、販売地、品質、原材料、効能、用途、数量、形状、価格、生産方法、使用方法、生産時期、使用時期、賞味期限、取扱説明、商品に関する知的財産情報などを入力しておくことができ、取引者や消費者は、簡易なリーダによって、それらの情報にアクセスすることができる。また、生産者側からは容易に書換え、消去なども可能であるが、取引者、消費者側からは書換え、消去などができない仕組みになっている。
FIG. 17A illustrates an example of a state of a completed semiconductor device having an RFID according to the present invention. A plurality of
図17(B)は、RFID1612を内蔵した、ラベル状のIDタグ1611を示している。IDタグ1611を商品に備え付けることにより、商品管理が容易になる。例えば、商品が盗難された場合に、商品の経路を辿ることによって、その犯人を迅速に把握することができる。このように、IDタグを備えることにより、いわゆるトレーサビリティに優れた商品を流通させることができる。
FIG. 17B illustrates a label-
図17(C)は、本発明に係るRFID1622を内包した、IDカード1621の完成品の状態の一例である。上記IDカード1621としては、キャッシュカード、クレジットカード、プリペイドカード、電子乗車券、電子マネー、テレフォンカード、会員カードなどのあらゆるカード類が含まれる。
FIG. 17C is an example of a state of a finished product of the
図17(D)は、無記名債券1631の完成品の状態を示している。無記名債券1631には、RFID1632が埋め込まれており、その周囲は樹脂によって成形され、RFIDを保護している。ここで、該樹脂中にはフィラーが充填された構成となっている。無記名債券1631は、本発明に係るIDラベル、IDタグ、IDカードと同じ要領で作製することができる。なお、上記無記名債券類には、切手、切符、チケット、入場券、商品券、図書券、文具券、ビール券、おこめ券、各種ギフト券、各種サービス券などが含まれるが、勿論これらに限定されるものではない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類などに本発明のRFID1632を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。
FIG. 17D shows the state of a completed product of
図17(E)は、本発明に係るRFID1642を内包した、IDラベル1641を貼付した書籍1643を示している。本発明のRFID1642は、表面に貼ったり、埋め込んだりして、物品に固定される。図17(E)に示すように、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明のRFID1642は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。
FIG. 17E illustrates a
また、ここでは図示しないが、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器などに本発明のRFIDを設けることにより、検品システムなどのシステムの効率化を図ることができる。また乗物類にRFIDを設けることにより、偽造や盗難を防止することができる。また、動物などの生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜などの生き物に無線タグを埋め込むことによって、生まれた年や性別または種類などを容易に識別することが可能となる。 Although not shown here, by providing the RFID of the present invention to packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., the efficiency of systems such as inspection systems can be improved. Can be planned. In addition, forgery and theft can be prevented by providing RFID for vehicles. In addition, it is possible to easily identify individual creatures by embedding them in creatures such as animals. For example, by burying a wireless tag in a living creature such as livestock, it is possible to easily identify the year of birth, gender or type.
以上、本発明のRFIDは物品(生き物を含む)であれば、どのようなものにでも設けて使用することができる。 As described above, the RFID of the present invention can be provided and used for any goods (including living creatures).
また、本実施の形態は、本明細書中の他の実施の形態の記載と、適宜組み合わせることが可能である。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
10 定電流回路
11 電圧制御発振回路
201 PMOS
202 PMOS
203 NMOS
204 NMOS
205 PMOS
206 NMOS
207 抵抗
208 端子
209 端子
210 PMOS
211 NMOS
212 PMOS
213 PMOS
214 NMOS
215 NMOS
216 PMOS
217 PMOS
218 NMOS
219 NMOS
220 PMOS
221 PMOS
222 NMOS
223 NMOS
224 容量
230 出力端子
300 RFID
301 アンテナ回路
302 信号処理回路
303 整流回路
304 電源回路
305 復調回路
306 発振回路
307 論理回路
308 メモリコントロール回路
309 メモリ回路
310 論理回路
311 アンプ
312 変調回路
351 アンテナ
352 信号処理回路
360 RFID
361 バッテリー
401 アンテナ
402 共振容量
403 アンテナ回路
404 ダイオード
405 ダイオード
406 平滑容量
407 整流回路
10 constant current circuit 11 voltage controlled
202 PMOS
203 NMOS
204 NMOS
205 PMOS
206 NMOS
211 NMOS
212 PMOS
213 PMOS
214 NMOS
215 NMOS
216 PMOS
217 PMOS
218 NMOS
219 NMOS
220 PMOS
221 PMOS
222 NMOS
223 NMOS
224
301
361 Battery 401 Antenna 402 Resonance capacity 403
Claims (4)
前記第1の電位よりも低い第2の電位を供給する機能を有する第2の端子と、A second terminal having a function of supplying a second potential lower than the first potential;
前記第1の電位と前記第2の電位の電位差を電源電圧とし、前記電源電圧および入力端子に入力される電位に応じて異なる周波数の信号を出力する機能を有する電圧制御発振回路と、A voltage controlled oscillation circuit having a function of outputting a signal having a different frequency according to the power supply voltage and a potential input to an input terminal, using a potential difference between the first potential and the second potential as a power supply voltage;
容量素子と、pチャネル型の第1のトランジスタと、nチャネル型の第2のトランジスタと、pチャネル型の第3のトランジスタと、pチャネル型の第4のトランジスタと、nチャネル型の第5のトランジスタと、nチャネル型の第6のトランジスタと、抵抗素子と、を有し、A capacitor, a p-channel first transistor, an n-channel second transistor, a p-channel third transistor, a p-channel fourth transistor, and an n-channel fifth transistor A transistor, an n-channel sixth transistor, and a resistance element,
前記第1のトランジスタのソースまたはドレインの一方は、前記第1の端子に電気的に接続され、One of a source and a drain of the first transistor is electrically connected to the first terminal;
前記第1のトランジスタのソースまたはドレインの他方は、前記第2のソースまたはドレインの一方、および前記第2のトランジスタのゲートに電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to one of the second source and the drain and the gate of the second transistor;
前記第2のトランジスタのゲートは、前記容量素子を介して前記第2の端子に電気的に接続され、A gate of the second transistor is electrically connected to the second terminal via the capacitor;
前記第2のトランジスタのソースまたはドレインの他方は、前記第2の端子に電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the second terminal;
前記第2のトランジスタのゲートは前記入力端子に電気的に接続され、A gate of the second transistor is electrically connected to the input terminal;
前記第1のトランジスタのゲートは、前記第3のトランジスタのゲートに接続され、A gate of the first transistor is connected to a gate of the third transistor;
前記第3のトランジスタのソースまたはドレインの一方、および前記第4のトランジスタのソースまたはドレインの一方は、前記第1の端子に電気的に接続され、One of a source and a drain of the third transistor and one of a source and a drain of the fourth transistor are electrically connected to the first terminal;
前記第3のトランジスタのソースまたはドレインの他方は、前記第5のトランジスタのソースまたはドレインの一方、前記第3のトランジスタのゲート、および前記第4のトランジスタのゲートに電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to one of the source and the drain of the fifth transistor, the gate of the third transistor, and the gate of the fourth transistor;
前記第5のトランジスタのソースまたはドレインの他方は、前記抵抗を介して前記第2の端子に電気的に接続され、The other of the source and the drain of the fifth transistor is electrically connected to the second terminal via the resistor;
前記第4のトランジスタのソースまたはドレインの他方は、前記第5のトランジスタのゲート、および前記第6のトランジスタのソースまたはドレインの一方に電気的に接続され、The other of the source and the drain of the fourth transistor is electrically connected to the gate of the fifth transistor and one of the source and the drain of the sixth transistor;
前記第6のトランジスタのソースまたはドレインの他方は、前記第2の端子に電気的に接続され、The other of the source and the drain of the sixth transistor is electrically connected to the second terminal;
前記第6のトランジスタのゲートは、前記第5のトランジスタのソースまたはドレインの他方に電気的に接続されることを特徴とする発振回路。An oscillation circuit, wherein the gate of the sixth transistor is electrically connected to the other of the source and the drain of the fifth transistor.
前記第1の電位よりも高い第2の電位を供給する機能を有する第2の端子と、A second terminal having a function of supplying a second potential higher than the first potential;
前記第1の電位と前記第2の電位の電位差を電源電圧とし、前記電源電圧および入力端子に入力される電位に応じて異なる周波数の信号を出力する機能を有する電圧制御発振回路と、A voltage controlled oscillation circuit having a function of outputting a signal having a different frequency according to the power supply voltage and a potential input to an input terminal, using a potential difference between the first potential and the second potential as a power supply voltage;
容量素子と、nチャネル型の第1のトランジスタと、pチャネル型の第2のトランジスタと、nチャネル型の第3のトランジスタと、nチャネル型の第4のトランジスタと、pチャネル型の第5のトランジスタと、pチャネル型の第6のトランジスタと、抵抗素子と、を有し、A capacitor, an n-channel first transistor, a p-channel second transistor, an n-channel third transistor, an n-channel fourth transistor, and a p-channel fifth transistor A p-channel sixth transistor, and a resistance element,
前記第1のトランジスタのソースまたはドレインの一方は、前記第1の端子に電気的に接続され、One of a source and a drain of the first transistor is electrically connected to the first terminal;
前記第1のトランジスタのソースまたはドレインの他方は、前記第2のソースまたはドレインの一方、および前記第2のトランジスタのゲートに電気的に接続され、The other of the source and the drain of the first transistor is electrically connected to one of the second source and the drain and the gate of the second transistor;
前記第2のトランジスタのゲートは、前記容量素子を介して前記第2の端子に電気的に接続され、A gate of the second transistor is electrically connected to the second terminal via the capacitor;
前記第2のトランジスタのソースまたはドレインの他方は、前記第2の端子に電気的に接続され、The other of the source and the drain of the second transistor is electrically connected to the second terminal;
前記第2のトランジスタのゲートは前記入力端子に電気的に接続され、A gate of the second transistor is electrically connected to the input terminal;
前記第1のトランジスタのゲートは、前記第3のトランジスタのゲートに接続され、A gate of the first transistor is connected to a gate of the third transistor;
前記第3のトランジスタのソースまたはドレインの一方、および前記第4のトランジスタのソースまたはドレインの一方は、前記第1の端子に電気的に接続され、One of a source and a drain of the third transistor and one of a source and a drain of the fourth transistor are electrically connected to the first terminal;
前記第3のトランジスタのソースまたはドレインの他方は、前記第5のトランジスタのソースまたはドレインの一方、前記第3のトランジスタのゲート、および前記第4のトランジスタのゲートに電気的に接続され、The other of the source and the drain of the third transistor is electrically connected to one of the source and the drain of the fifth transistor, the gate of the third transistor, and the gate of the fourth transistor;
前記第5のトランジスタのソースまたはドレインの他方は、前記抵抗を介して前記第2の端子に電気的に接続され、The other of the source and the drain of the fifth transistor is electrically connected to the second terminal via the resistor;
前記第4のトランジスタのソースまたはドレインの他方は、前記第5のトランジスタのゲート、および前記第6のトランジスタのソースまたはドレインの一方に電気的に接続され、The other of the source and the drain of the fourth transistor is electrically connected to the gate of the fifth transistor and one of the source and the drain of the sixth transistor;
前記第6のトランジスタのソースまたはドレインの他方は、前記第2の端子に電気的に接続され、The other of the source and the drain of the sixth transistor is electrically connected to the second terminal;
前記第6のトランジスタのゲートは、前記第5のトランジスタのソースまたはドレインの他方に電気的に接続されることを特徴とする発振回路。An oscillation circuit, wherein the gate of the sixth transistor is electrically connected to the other of the source and the drain of the fifth transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007267644A JP5346459B2 (en) | 2006-10-31 | 2007-10-15 | Oscillation circuit and semiconductor device including the same |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006295314 | 2006-10-31 | ||
JP2006295314 | 2006-10-31 | ||
JP2007267644A JP5346459B2 (en) | 2006-10-31 | 2007-10-15 | Oscillation circuit and semiconductor device including the same |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008136180A JP2008136180A (en) | 2008-06-12 |
JP2008136180A5 JP2008136180A5 (en) | 2010-11-11 |
JP5346459B2 true JP5346459B2 (en) | 2013-11-20 |
Family
ID=39560659
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007267644A Expired - Fee Related JP5346459B2 (en) | 2006-10-31 | 2007-10-15 | Oscillation circuit and semiconductor device including the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5346459B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102474256B (en) * | 2009-09-24 | 2016-03-02 | 株式会社半导体能源研究所 | Drive circuit, comprise the display device of drive circuit and comprise the electronic apparatus of display device |
JP2011211500A (en) * | 2010-03-30 | 2011-10-20 | Lintec Corp | Oscillation circuit, active tag, and oscillation output control method |
KR102352633B1 (en) * | 2014-07-25 | 2022-01-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Oscillator circuit and semiconductor device including the same |
US9692396B2 (en) * | 2015-05-13 | 2017-06-27 | Qualcomm Incorporated | Ring oscillator architecture with controlled sensitivity to supply voltage |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63276316A (en) * | 1987-05-07 | 1988-11-14 | Nec Corp | Oscillation circuit |
NL8701831A (en) * | 1987-08-04 | 1989-03-01 | Philips Nv | OSCILLATOR WITH FREQUENCY STABILIZERS. |
JP2799535B2 (en) * | 1992-10-16 | 1998-09-17 | 三菱電機株式会社 | Reference current generation circuit |
JP3304539B2 (en) * | 1993-08-31 | 2002-07-22 | 富士通株式会社 | Reference voltage generation circuit |
JP3638696B2 (en) * | 1996-02-14 | 2005-04-13 | 沖電気工業株式会社 | VCO circuit driving method and VCO circuit |
JP2003168291A (en) * | 2001-11-29 | 2003-06-13 | Fujitsu Ltd | Semiconductor integrated circuit and power source supply method |
US20040012449A1 (en) * | 2002-07-16 | 2004-01-22 | Illegems Paul F. | Ring oscillator with frequency stabilization |
JP2005130092A (en) * | 2003-10-22 | 2005-05-19 | Yamaha Corp | Voltage controlled oscillator |
JP2005333484A (en) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | Ring oscillation circuit |
-
2007
- 2007-10-15 JP JP2007267644A patent/JP5346459B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008136180A (en) | 2008-06-12 |
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Legal Events
Date | Code | Title | Description |
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A521 | Request for written amendment filed |
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