JP5345814B2 - Mounting circuit board and semiconductor device - Google Patents
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Abstract
Description
本発明は、例えば、サーバ、パーソナルコンピュータ等に搭載するCPU部品等の半導体部品を実装回路基板上にフリップチップ実装するための電極構造に関するものである。 The present invention relates to an electrode structure for flip-chip mounting a semiconductor component such as a CPU component mounted on a server, a personal computer or the like on a mounting circuit board.
近年、サーバなどのコンピュータの高速・高性能化に向けて著しい発展を遂げている。コンピュータの心臓部でもあるCPU部品もその性能アップを図るため、半導体大規模集積回路チップの大型化が進んでいる。 In recent years, significant progress has been made toward higher speed and higher performance of computers such as servers. In order to improve the performance of CPU components, which are the heart of computers, semiconductor large-scale integrated circuit chips are becoming larger.
この大型の半導体大規模集積回路装置のベアチップを直接実装回路基板上にはんだバンプを介して接合するフリップチップ実装する方法や、半導体大規模集積回路装置のベアチップを一旦パッケージに搭載して電極上にはんだボールを載せるBGA(Ball Grid Array )を実装回路基板にフリップチップ実装する方法など実装技術も大型部品を搭載するため必要不可欠な技術となっている。 A flip chip mounting method in which a bare chip of this large-scale semiconductor large-scale integrated circuit device is directly bonded to a mounting circuit board via solder bumps, or a bare chip of a semiconductor large-scale integrated circuit device is once mounted on a package and placed on an electrode. Mounting techniques such as a method of flip-chip mounting a BGA (Ball Grid Array) on which a solder ball is placed on a mounting circuit board are also indispensable techniques for mounting large components.
ここで、図9を参照して従来の大型のBGAの実装方法を説明する。まず、図9(a)に示すように、実装回路基板51に設けた基板電極52上にはんだペースト53をスクリーンマスク(図示は省略)を介して印刷する。次いで、アレイ状に配置された電極62上にボールグリッドとなるはんだバンプ63を設けたパッケージ61をはんだバンプ63と基板電極52とが対向するように位置を合わせて搭載する。
Here it will be described how to implement conventional large BGA with reference to FIG. First, as shown in FIG. 9 (a), the
次いで、図9(b)に示すように、コンベア炉などを用いてはんだの融点以上の所定の温度条件で加熱することによりはんだペースト53とはんだバンプ63とを溶融させてはんだ接合部64を形成することによって実装回路基板51にはんだ付けしている。この場合のはんだ接合部64の形状は、はんだの表面張力と半導体集積回路装置60の自重のバランスで中央部が膨れた形状になる。
Then, as shown in FIG. 9 (b), the
このようなはんだを用いた接合においてはボイドの生成が問題になる。ボイドの生成は様々な態様があり、それに対応するためには各種の提案がなされている(例えば、特許文献1或いは特許文献2参照)。例えば、特許文献1においては、本発明者等は基板電極の位置からずらして金属層を形成し、本来の基板電極の位置まで金属層を伝ってはんだを表面拡散させることによりボイドを抑える方法を提案している。
しかし、上述の提案は転写はんだバンプの形成に伴うボイドの生成抑制手段であり、既に形成しているはんだバンプとはんだペーストとの接合に伴うボイドの生成には適用できないという問題がある。 However, the above proposal is a means for suppressing the generation of voids associated with the formation of transfer solder bumps, and there is a problem that it cannot be applied to the generation of voids associated with the joining of solder bumps already formed and solder paste.
本発明者が鋭意研究した結果、上記の図9に示したフリップチップ接合の場合、溶融工程において、はんだペースト53中のはんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がはんだ接合部中にボイドとして残るという問題があるので、その事情を図10及び図11を参照して説明する。 As a result of intensive studies by the present inventors, in the case of the flip chip bonding shown in FIG. 9 described above, in the melting process, when the solder powder in the solder paste 53 aggregates, flux or bubbles that could not be released to the outside are generated. since there is a problem that remains as voids in the solder joint, it will be described with reference to FIGS. 10 and 11 the situation.
図10(a)に示すように、はんだペースト53ははんだ粉末54とフラックス55とからなる。図10(b)に示すように、はんだバンプ63との接合のための加熱工程においてはんだ粉末54同士が凝集する。この時、はんだ粉末54同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がボイド56となる。
As shown in FIG. 10 (a),
次いで、図10(c)に示すように、はんだペースト53とはんだバンプ63とを溶融させてはんだ接合部64を形成して室温まで冷却した場合、外部に放出しきれなかったボイド56がはんだ接合部64中に残留することになる。
Then, as shown in FIG. 10 (c), when cooled to room temperature to melt the
即ち、はんだ接合部64の中央部付近に存在するボイド56は粉末同士の凝集によって形成されるものが多いが、その内の多くははんだが溶融している最中にその流動性に乗って外部に放出されるものが多い。一方、図10(d)に示すように、基板電極52近辺で電極面をボイド56の一部として形成されたものは、溶融中のはんだの中でも外部に放出されにくく界面付近に多くのボイド56が残留することが判明した。
That is, many of the
図11(a)に示すように、実際に実装半導体装置を動作させた場合、パッケージ51の発熱によりパッケージ51が熱膨張する。この時、パッケージ51と実装回路基板61の熱膨張係数の差によって、はんだ接合部64に応力が加わる。
As shown in FIG. 11A , when the mounted semiconductor device is actually operated, the
この応力は、図11(b)に示すように、はんだ接合部64でも接合界面(電極近傍)の最もくびれた部分に集中する。したがって、実装半導体装置の動作・停止が繰り返されると、はんだ接合64にも応力が繰り返し加わることになり、金属疲労によってはんだ接合部64にクラックが発生し破壊してしまうという問題がある。
This stress, as shown in FIG. 11 (b), to focus on the most constricted part of the joint even
さらに、この応力が最も加わる箇所には前述したように多くのボイド56が存在しており、金属疲労によって発生するクラックの進行を促進させてしまうおそれがあった。
Further, as described above, there are
したがって、本発明は、フリップチップ接合界面におけるボイドの残留を抑制することを目的とする。 Accordingly, an object of the present invention is to suppress residual voids at the flip chip bonding interface.
本発明の一観点からは、被実装部品の電極と接合する電極の上に繊維状金属、発泡金属、或いは、多孔質金属のいずれか、または、多数の柱状導電性部材からなる空隙を有する導電性部材を設けるとともに、前記空隙を有する導電性部材の頂面全面に接するようにはんだペーストが設けられていることを特徴とする実装回路基板が提供される。 From one aspect of the present invention, a conductive material having a void formed of a fibrous metal, a foam metal, a porous metal, or a large number of columnar conductive members on an electrode to be joined to an electrode of a mounted component. There is provided a mounting circuit board characterized in that a solder paste is provided so as to be in contact with the entire top surface of the conductive member having the gap.
また、本発明の別の観点からは、上述の実装回路基板に半導体部品をフリップチップ接合構造により実装したことを特徴とする半導体装置が提供される。 According to another aspect of the present invention, a semiconductor device is provided in which a semiconductor component is mounted on the above-described mounting circuit board by a flip chip bonding structure.
開示の実装回路基板及び半導体装置によれば、はんだ粉末の溶融にともなって発生するボイドを基板電極の接合界面からはなれた位置に押し込めることができ、それによって、接合界面に残留するボイドを低減することができる。 According to the disclosed mounting circuit board and semiconductor device, voids generated as the solder powder melts can be pushed into positions separated from the bonding interface of the substrate electrodes, thereby reducing voids remaining at the bonding interface. be able to.
また、接合界面に残留するボイドを低減することにより、金属疲労によって発生するクラックの進行を抑制することができるので、信頼性の高い実装半導体装置を提供することができる。 Further, by reducing the voids remaining at the bonding interface, the progress of cracks caused by metal fatigue can be suppressed, so that a highly reliable mounted semiconductor device can be provided.
ここで、図1及び図2を参照して、本発明の実施の形態を説明するが、本発明は、接合界面付近におけるボイドの残留を抑制するために、基板電極上に空隙を有する導電性部材、即ち、低密度電極を設け、はんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡を空隙内に逃がして、接合界面から遠ざけるものである。 Here, an embodiment of the present invention will be described with reference to FIG. 1 and FIG. 2, but the present invention is a conductive material having a void on the substrate electrode in order to suppress voids remaining in the vicinity of the bonding interface. A member, that is, a low-density electrode is provided, and the flux or bubbles that could not be released to the outside when the solder powder aggregates are released into the gap and away from the joint interface.
まず、図1(a)に示すように、実装回路基板10上に設けた基板電極11上に空隙を有する低密度電極12を設ける。この低密度電極12は、繊維状導電性部材、多孔質金属箔、発泡金属箔、ポーラスメッキ、マトリクス状導電性ピラー、或いは、スリット部材などはんだ接合可能で電極内部まではんだが侵入できる金属であれば良い。次いで、低密度電極12上にはんだ粉末14とフラックス15とからなるはんだペースト13をスクリーンマスクを介して印刷する。
First, as shown in FIG. 1A, a
次いで、図1(b)に示すように、電極21上にボールグリッドとなるはんだバンプ22を設けたパッケージ20をはんだバンプ22と基板電極11とが対向するように位置を合わせて搭載する。
Next, as shown in FIG. 1B, the
次いで、図1(c)に示すように、コンベア炉などを用いてはんだの融点以上の所定の温度条件で加熱することによりはんだペースト13とはんだバンプ22とを溶融させてはんだ接合部23を形成する。
Next, as shown in FIG. 1C, the
図2は、溶融工程におけるボイドの状況の説明図であり、まず、図2(a)に示すように、はんだペースト13とはんだバンプ(図示は省略)とを当接させる。次いで、図2(b)に示すように加熱によりはんだペースト13を溶融させる。この溶融初期においては、はんだペースト13と低密度電極12との界面で従来と同様に、はんだ粉末同士が凝集する際に外部に放出しきれなかったフラックスまたは気泡がボイド17として生成されるとともに、溶融はんだ16中にもボイド18が発生する。
FIG. 2 is an explanatory diagram of the state of voids in the melting step. First, as shown in FIG. 2A, the
次いで、図2(c)に示すように、溶融が進むに連れてはんだペースト13と低密度電極12との界面近傍で生成されたボイド17は低密度電極12の空隙内に進入することによって、界面に残留するボイド17が大幅に低減することになる。
Next, as shown in FIG. 2 (c), the
次いで、図2(d)に示すように、溶融が進んでフラックス15が飛散してはんだ接合部23が形成されるが、この時、はんだ接合部23と低密度電極12との界面にはボイド17がほとんど残留していない状態となる。また、はんだ接合部23中のボイド18は溶融している最中にその流動性に乗って外部に放出されることになる。
Next, as shown in FIG. 2D, melting proceeds and the
このように、本発明においては、接合界面で発生するボイドの逃げ場を予め基板電極側に設けているので、発生したボイドが接合界面に残留することが抑制され、それによって、金属疲労によって発生するクラックの進行を抑止することができる。 As described above, in the present invention, since a void escape field generated at the bonding interface is provided in advance on the substrate electrode side, the generated void is suppressed from remaining on the bonding interface, and thereby generated due to metal fatigue. The progress of cracks can be suppressed.
以上を前提として、次に、図3乃至図5を参照して本発明の実施例1のフリップチップ接合方法を説明する。図3(a)は、半導体パッケージ30の概念的構成説明図であり、例えば、40mm×40mmで厚さが1.5mmのパッケージ31の実装面にボール電極32を26×26のマトリクスの内の外周5列で配列している。このボール電極32は1.27mmのピッチで配列させた直径0.6mmのCu電極(33)とその上に設けた直径0.7mmのはんだバンプ(34)からなる。なお、このはんだバンプ(34)は、例えば、融点が220℃のSn−3Ag−0.5Cuからなる。
Based on the above, the flip-chip bonding method according to the first embodiment of the present invention will be described next with reference to FIGS. FIG. 3A is an explanatory diagram of a conceptual configuration of the
図3(b)は実装回路基板40の加工前の概念的構成説明図であり、例えば、110mm×110mm×1.5mmの基板本体41の実装面に直径が0.6mmのCu基板電極42を半導体パッケージ30に設けたCu電極(33)と同じピッチで同じ配列状態で設けている。
FIG. 3B is an explanatory diagram of a conceptual configuration before processing the mounting
このCu基板電極(42)上に、厚さが、例えば、0.04mmのレジスト膜を形成し、露光・現像により例えば、直径が0.02mmの穴を0.04mmのピッチで形成する。次いで、スパッタ法より銅メッキシード層を形成したのち、電解銅めっきによりレジスト膜に形成した穴の内部をCuで埋める。この後、レジスト表面に付着したCuを研磨で除去したのち、レジストを除去することにより、Cu基板電極(42)上に多数のCuピラー(43)を形成する。 A resist film having a thickness of, for example, 0.04 mm is formed on the Cu substrate electrode (42), and holes having a diameter of, for example, 0.02 mm are formed at a pitch of 0.04 mm by exposure and development. Next, after forming a copper plating seed layer by sputtering, the inside of the hole formed in the resist film by electrolytic copper plating is filled with Cu. Thereafter, after Cu removed from the resist surface is removed by polishing, the resist is removed to form a large number of Cu pillars (43) on the Cu substrate electrode (42).
図4は、このようにして形成したCuピラー43の概念的構成説明図であり、図4(a)は平面図であり、図4(b)は斜視図である。このCuピラー43が本発明で言うところの空隙を有する低密度電極であり、Cuピラー43同士の間隙がボイドの逃げ場となる空隙を構成する。
FIGS. 4A and 4B are explanatory diagrams of the conceptual configuration of the
次いで、図5(a)に示すように、Cuピラー43を形成したCu基板電極42上にはんだペースト44を例えば0.15mmの厚さに塗布した後、パッケージ31のはんだバンプ34との位置合わせを行う。
Next, as shown in FIG. 5A, a
次いで、図5(b)に示すように、パッケージ31を載せた実装回路基板40を接合部の最高温度がSn−3Ag−0.5Cuの融点(220℃)を超える例えば240℃になるように設定したN2雰囲気のコンベア式リフローで接合する。この時、はんだペースト44とはんだバンプ34は溶融して一体になりはんだ接合部35を形成する。
Next, as shown in FIG. 5B, the maximum temperature of the bonding portion of the mounting
その後、透過型X線観察装置でボイドの状態を観察する。電極の密度を低くしてはんだ接合を行うとはんだ接合部35中にボイド36の存在は認められるが、0.1mmを超えるような大きなボイドは抑制される。
Thereafter, the state of the void is observed with a transmission X-ray observation apparatus. When solder bonding is performed with the electrode density lowered, the presence of
一方、電極を従来のように通常密度の基板電極を用いると0.1mmを超える大きなボイドが数多く観察される。以上のことからはんだペーストを用いたフリップチップ接合の場合、基板電極を一部として生成しようとするボイドに対して電極の密度を低くして接合を行うことで電極界面付近で生成される大きなボイドの残留を抑制することができる。 On the other hand, when a normal density substrate electrode is used as in the conventional case, many large voids exceeding 0.1 mm are observed. From the above, in the case of flip-chip bonding using solder paste, large voids generated near the electrode interface by bonding with a lower electrode density compared to the voids to be generated as part of the substrate electrode Can be suppressed.
次に、図6を参照して、本発明の実施例2のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例1と全く同様であり、基板電極上に設ける低密度電極として繊維状導電性部材を設けたものである。 Next, the flip-chip bonding method according to the second embodiment of the present invention will be described with reference to FIG. 6. The basic configuration of the semiconductor package and the mounted circuit board is exactly the same as that of the first embodiment, and the substrate electrode A fibrous conductive member is provided as a low density electrode to be provided.
図6(a)に示すように、Cu基板電極42上にCuで作製した繊維状金属45を置いて、その上に実施例1と同様のはんだペースト44を印刷する。この繊維状金属45が本発明で言うところの空隙を有する低密度電極であり、繊維状金属45の編み目がボイドの逃げ場となる空隙を構成する。この場合の繊維状金属45は繊維の太さ及び編み目の粗さは任意である。また、繊維状金属45は導電性接着剤等でCu基板電極42上に仮固定しておく。また、繊維状金属45の周囲をソルダーレジストで押さえるようにしても良い。
As shown in FIG. 6A, a
次いで、図6(b)に示すように、最高温度が例えば240℃になるように設定したN2雰囲気のコンベア式リフローで接合する。上述の実施例1と同様に透過型X線観察装置でボイドを調べたところCu基板電極に直接はんだ付けしたものと、繊維状金属45にはんだ付けしたものとでは繊維状金属45にはんだ付けした方がはんだ接合部35におけるボイド36の量が少なくなっている。なお、この場合の透過型X線観察装置によるボイドの観察は、繊維状金属45上に設けたはんだペースト44のみを溶融させた状態で行った。
Next, as shown in FIG. 6B, bonding is performed by a conveyor-type reflow in an N 2 atmosphere set so that the maximum temperature is 240 ° C., for example. When the void was examined with the transmission X-ray observation apparatus in the same manner as in Example 1 described above, the solder was directly soldered to the
次に、図7を参照して、本発明の実施例3のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例1と全く同様であり、基板電極上に設ける低密度電極として発泡金属箔を設けたものである。なお、発泡金属箔自体は既知である(必要ならば、特開2002−367810号公報参照)。 Next, the flip-chip bonding method according to the third embodiment of the present invention will be described with reference to FIG. 7, but the basic configuration of the semiconductor package and the mounting circuit board is exactly the same as that of the first embodiment, and is formed on the substrate electrode. A foam metal foil is provided as a low density electrode to be provided. In addition, the metal foam itself is known (see JP 2002-367810 A if necessary).
図7(a)に示すように、Cu基板電極42上に発泡金属箔46を置いて、その上に実施例1と同様のはんだペースト44を印刷する。この発泡金属箔46が本発明で言うところの空隙を有する低密度電極であり、発泡金属箔46中の孔がボイドの逃げ場となる空隙を構成する。また、発泡金属箔46は導電性接着剤等でCu基板電極42上に仮固定しておく。また、発泡金属箔46の周囲をソルダーレジストで押さえるようにしても良い。
As shown in FIG. 7A, a
次いで、図7(b)に示すように、最高温度が例えば240℃になるように設定したN2雰囲気のコンベア式リフローで接合する。上述の実施例1と同様に透過型X線観察装置でボイドを調べたところCu基板電極に直接はんだ付けしたものと、発泡金属箔46にはんだ付けしたものとでは発泡金属箔46にはんだ付けした方がはんだ接合部35におけるボイド36の量が少なくなっている。なお、この場合の透過型X線観察装置によるボイドの観察も、発泡金属箔46上に設けたはんだペースト44のみを溶融させた状態で行った。
Next, as shown in FIG. 7B, joining is performed by a conveyor-type reflow in an N 2 atmosphere set so that the maximum temperature is, for example, 240 ° C. When the void was examined with the transmission X-ray observation apparatus in the same manner as in Example 1 described above, the soldering directly to the Cu substrate electrode and the soldering to the foamed
次に、図8を参照して、本発明の実施例4のフリップチップ接合方法を説明するが、半導体パッケージ及び実装回路基板の基本的構成は実施例1と全く同様であり、基板電極上に設ける低密度電極として多孔質金属箔を設けたものである。なお、多孔質金属は電極材として粉末を焼き固めて作製するもので、多孔質金属箔自体は既知である(必要ならば、特開2007−169766号公報参照)。 Next, the flip-chip bonding method according to the fourth embodiment of the present invention will be described with reference to FIG. 8. The basic configuration of the semiconductor package and the mounting circuit board is exactly the same as that of the first embodiment, and is formed on the substrate electrode. A porous metal foil is provided as a low density electrode to be provided. Note that the porous metal is prepared by baking and solidifying powder as an electrode material, and the porous metal foil itself is known (see Japanese Patent Application Laid-Open No. 2007-169766 if necessary).
図8(a)に示すように、Cu基板電極42上に多孔質金属箔47を置いて、その上に実施例1と同様のはんだペースト44を印刷する。この多孔質金属箔47が本発明で言うところの空隙を有する低密度電極であり、多孔質金属箔47の孔がボイドの逃げ場となる空隙を構成する。また、多孔質金属箔47は導電性接着剤等でCu基板電極42上に仮固定しておく。また、多孔質金属箔47の周囲をソルダーレジストで押さえるようにしても良い。
As shown in FIG. 8A, a
次いで、図8(b)に示すように、最高温度が例えば240℃になるように設定したN2雰囲気のコンベア式リフローで接合する。上述の実施例1と同様に透過型X線観察装置でボイドを調べたところCu基板電極に直接はんだ付けしたものと、多孔質金属箔47にはんだ付けしたものとでは多孔質金属箔47にはんだ付けした方がはんだ接合部35におけるボイド36の量が少なくなっている。なお、この場合の透過型X線観察装置によるボイドの観察も、多孔質金属箔47上に設けたはんだペースト44のみを溶融させた状態で行った。
Next, as shown in FIG. 8B, bonding is performed by a conveyor type reflow in an N 2 atmosphere set so that the maximum temperature is, for example, 240 ° C. When the voids were examined with the transmission X-ray observation apparatus in the same manner as in Example 1 described above, the solder was directly soldered to the
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではない。例えば、Cuピラーの形成方法は上記の実施例1で示した形成方法に限られるものではなく、蒸着やその他の方法でも構わない。また、レジスト膜の上に付着したCuの除去方法も研磨でもいいが、ウェットやドライなどの方法でも適用できる。 As mentioned above, although each Example of this invention was described, this invention is not restricted to the conditions shown in each Example. For example, the formation method of the Cu pillar is not limited to the formation method shown in the first embodiment, and vapor deposition or other methods may be used. Moreover, although the removal method of Cu adhering on a resist film may be grinding | polishing, methods, such as wet and dry, are applicable.
さらに、ピラー、繊維状金属、多孔質金属の構成材料はCuに限られるものではなく、Au,Ag,Pd,Ni,Pt,Sn、Bi,Pb,Inなどはんだ接合が可能な材料であればどの材料でも適用でき、また、これらを組み合わせた合金や複数の層構成で電極を形成しても同様の効果が得られる。 Furthermore, the constituent material of the pillar, the fibrous metal, and the porous metal is not limited to Cu, and any material that can be soldered, such as Au, Ag, Pd, Ni, Pt, Sn, Bi, Pb, and In. Any material can be applied, and the same effect can be obtained by forming an electrode with an alloy combining these materials or with a plurality of layers.
また、上記の各実施例においては基板電極をCuからなる単層電極として構成しているが、単層電極に限られるものではなく、Cu層の上に、Cr或いはTi等の密着層及びNi.Pd,Pt等のバリア層を順次積層させ、バリア層上に上述の低密度電極を形成しても良い。 In each of the above embodiments, the substrate electrode is configured as a single layer electrode made of Cu. However, the substrate electrode is not limited to a single layer electrode, and an adhesion layer such as Cr or Ti and Ni on the Cu layer. . Barrier layers such as Pd and Pt may be sequentially stacked, and the above-described low density electrode may be formed on the barrier layer.
また、上記の各実施例においては、Sn−3Ag−0.5Cuをはんだ材料として用いたが、他のはんだ材であっても融点以上で溶融して接合するはんだ材であれば同様の効果が得られる。 In each of the above embodiments, Sn-3Ag-0.5Cu was used as a solder material. However, even if other solder materials are used, the same effect can be obtained if they are melted at a melting point or higher and joined. can get.
10 実装回路基板
11 基板電極
12 低密度電極
13 はんだペースト
14 はんだ粉末
15 フラックス
16 溶融はんだ
17,18 ボイド
20 パッケージ
21 電極
22 はんだバンプ
23 はんだ接合部
30 半導体パッケージ
31 パッケージ
32 ボール電極
33 Cu電極
34 はんだバンプ
35 はんだ接合部
36 ボイド
40 実装回路基板
41 基板本体
42 Cu基板電極
43 Cuピラー
44 はんだペースト
45 繊維状金属
46 発泡金属箔
47 多孔質金属箔
51 実装回路基板
52 基板電極
53 はんだペースト
54 はんだ粉末
55 フラックス
56 ボイド
60 半導体集積回路装置
61 パッケージ
62 電極
63 はんだバンプ
64 はんだ接合部
DESCRIPTION OF
51
Claims (2)
前記空隙を有する導電性部材の頂面全面に接するようにはんだペーストが設けられていることを特徴とする実装回路基板。 On the electrode to be joined with the electrode of the mounted component, either a fibrous metal, a foam metal, or a porous metal, or a conductive member having a gap made of a large number of columnar conductive members ,
A mounting circuit board, wherein a solder paste is provided so as to be in contact with the entire top surface of the conductive member having the gap.
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---|---|---|---|
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