JP5342898B2 - Inverted staggered thin film transistor and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は逆スタガ構造の薄膜トランジスタ及びその製造方法に関する。 The present invention relates to an inverted staggered thin film transistor and a method for manufacturing the same.
液晶表示装置に用いられるアモルファス薄膜トランジスタ（ａ−ＴＦＴ）は、以下の方法により形成される。図９は、ａ−ＴＦＴの構成を示す断面図である。まず、透明絶縁性基板１、例えばガラス基板上に金属膜を成膜する。この金属膜をフォトリソ工程によって所望パターンに形成することにより、ゲート電極２を形成する。そして、ゲート電極２上に、プラズマＣＶＤ法によってゲート絶縁膜３、不純物を含まない非晶質シリコン５００、及び不純物を含んだ非晶質シリコン５０１を順次連続成膜する。そして、フォトリソ工程によってＴＦＴとなる領域に、非晶質シリコン５００、５０１を島状に形成する。その後、金属膜をスパッタ法で成膜し、フォトリソ工程でソース電極７１ならびにドレイン電極７２をそれぞれ一括で形成する。不純物を含んだ非晶質シリコン５０１は、ソース電極７１と非晶質シリコン５００、及びドレイン電極７２と非晶質シリコン５００のオーミックコンタクト層の役目を持つ。 An amorphous thin film transistor (a-TFT) used in a liquid crystal display device is formed by the following method. FIG. 9 is a cross-sectional view showing the configuration of the a-TFT. First, a metal film is formed on the transparent insulating substrate 1, for example, a glass substrate. By forming this metal film into a desired pattern by a photolithography process, the gate electrode 2 is formed. Then, the gate insulating film 3, the amorphous silicon 500 containing no impurities, and the amorphous silicon 501 containing impurities are successively formed on the gate electrode 2 by plasma CVD. Then, amorphous silicon 500 and 501 are formed in an island shape in a region to be a TFT by a photolithography process. Thereafter, a metal film is formed by a sputtering method, and the source electrode 71 and the drain electrode 72 are collectively formed by a photolithography process. The amorphous silicon 501 containing impurities serves as an ohmic contact layer of the source electrode 71 and the amorphous silicon 500, and the drain electrode 72 and the amorphous silicon 500.
一方、ａ−ＴＦＴのチャネル領域４３０となる、ソース電極７１とドレイン電極７２の間では、非晶質シリコン５０１を取り除く必要がある。このため、ソース電極７１とドレイン電極７２を形成後、両電極が存在しない領域の非晶質シリコン５０１をエッチングによって取り除き、チャネル領域４３０を形成する。その後、窒化シリコン膜でパッシベーション膜を形成する。ａ−ＴＦＴのチャネル領域４３０は、ソース電極７１とドレイン電極７２をエッチングマスクとしてセルファラインで形成でき、利便性を有する。さらに、ゲート絶縁膜３、不純物を含まない非晶質シリコン５００、及び不純物を含んだ非晶質シリコン５０１を連続成膜できる。このため、製造工程が容易でさらに大気への暴露等による汚染も少なく、ＴＦＴ特性のバラツキが小さくできる。以上のことから、ａ−ＴＦＴは、広く液晶表示装置に用いられてきた。 On the other hand, it is necessary to remove the amorphous silicon 501 between the source electrode 71 and the drain electrode 72 which becomes the channel region 430 of the a-TFT. For this reason, after forming the source electrode 71 and the drain electrode 72, the amorphous silicon 501 in a region where neither electrode is present is removed by etching to form a channel region 430. Thereafter, a passivation film is formed with a silicon nitride film. The channel region 430 of the a-TFT can be formed by self-alignment using the source electrode 71 and the drain electrode 72 as an etching mask, which is convenient. Further, the gate insulating film 3, the amorphous silicon 500 containing no impurities, and the amorphous silicon 501 containing impurities can be continuously formed. For this reason, the manufacturing process is easy, contamination due to exposure to the atmosphere is small, and variations in TFT characteristics can be reduced. From the above, a-TFT has been widely used in liquid crystal display devices.
しかし、ａ−ＴＦＴのチャネル領域４３０は非晶質シリコン５００で形成していることから通常は水素を多くんでおり、膜中には欠陥準位が多く存在する。その為、電界効果移動度（μ）は、１ｃｍ２／Ｖ・ｓ以下程度と低く、また、リーク電流（Ｉｏｆｆ）については大きいといった特性しかならない。さらに、長時間動作時では閾値電圧（Ｖｔｈ）シフトが発生するといった問題を抱えている。これらＴＦＴはスイッチング素子としては問題ないが、これらＴＦＴを用いて、液晶表示装置を駆動させるための周辺回路を形成するのは困難である。 However, since the channel region 430 of the a-TFT is formed of amorphous silicon 500, it usually contains a lot of hydrogen, and there are many defect levels in the film. Therefore, the field effect mobility (μ) is as low as about 1 cm 2 / V · s or less, and the leakage current (Ioff) is high. Furthermore, there is a problem that a threshold voltage (Vth) shift occurs during long-time operation. These TFTs have no problem as switching elements, but it is difficult to form a peripheral circuit for driving a liquid crystal display device using these TFTs.
そこで、これら問題を克服するＴＦＴとして、エキシマレーザーを利用した多結晶シリコンＴＦＴ（ｐ−ＴＦＴ）がある。エキシマレーザー（ＸｅＣｌ 波長：３０８ｎｍ）は酸化膜やその他ガラス基板への熱的影響をほとんど与えることなく、非晶質シリコンのみを溶融させ多結晶や微結晶などの結晶性シリコンに変換する。多結晶シリコンを形成するには、できるだけシリコンの溶融時間を長くコントロールする必要がある。ただし、エキシマレーザーは、非晶質シリコンに対して吸収係数が１０６ｃｍ−１でその吸収は非晶質シリコン表面より７ｎｍ程度までの表面付近に限られてしまうことから結晶性の不均一が生じやすいといった問題がある。すなわちＴＦＴ特性についてバラツキが大きくなるといった問題がある。 Therefore, as a TFT that overcomes these problems, there is a polycrystalline silicon TFT (p-TFT) using an excimer laser. The excimer laser (XeCl wavelength: 308 nm) melts only amorphous silicon and converts it into crystalline silicon such as polycrystal or microcrystal with almost no thermal influence on the oxide film and other glass substrates. In order to form polycrystalline silicon, it is necessary to control the melting time of silicon as long as possible. However, the excimer laser has an absorption coefficient of 10 6 cm −1 with respect to amorphous silicon, and its absorption is limited to the vicinity of the surface up to about 7 nm from the amorphous silicon surface. There is a problem that it is likely to occur. That is, there is a problem that variation in TFT characteristics increases.
また、逆スタガ構造のＴＦＴにおいては、ゲート絶縁膜３との界面付近にのみ微結晶シリコン（μ−ＴＦＴ）あるいは多結晶シリコンを形成したものが開示されている（特許文献１）。実際に、ＴＦＴのオン電流が流れる部分は、ゲート絶縁膜３との界面付近のシリコン膜中であり、そこに多結晶シリコンや微結晶シリコンを形成する。これにより、この部分の結晶性が良くなり、結晶欠陥によるトラップ密度や欠陥準位が抑えられる。そして、高い電界効果移動度と低閾値電圧シフトのＴＦＴ特性が得られる。 Further, a TFT having an inverted stagger structure is disclosed in which microcrystalline silicon (μ-TFT) or polycrystalline silicon is formed only near the interface with the gate insulating film 3 (Patent Document 1). Actually, the portion where the on-current of the TFT flows is in the silicon film near the interface with the gate insulating film 3, and polycrystalline silicon or microcrystalline silicon is formed there. Thereby, the crystallinity of this portion is improved, and the trap density and defect level due to crystal defects are suppressed. Thus, TFT characteristics with high field effect mobility and low threshold voltage shift can be obtained.
そして、さらに安定した微結晶な結晶性シリコン（以下、微結晶シリコン）を形成する為の方法が特許文献２に開示されている。特許文献２の方法では、非晶質シリコン上に高融点金属膜を形成する。また、非晶質シリコン及び高融点金属膜によって挟み込まれた絶縁膜を形成する。そして、高融点金属膜を固体レーザー（ＣＷレーザー）を使ったレーザー照射によって加熱し、その下の非晶質シリコンを微結晶シリコンに変換する。その後、高融点金属膜は除去される。 Further, Patent Document 2 discloses a method for forming a more stable microcrystalline crystalline silicon (hereinafter referred to as microcrystalline silicon). In the method of Patent Document 2, a refractory metal film is formed on amorphous silicon. In addition, an insulating film sandwiched between amorphous silicon and a refractory metal film is formed. Then, the refractory metal film is heated by laser irradiation using a solid laser (CW laser), and the underlying amorphous silicon is converted into microcrystalline silicon. Thereafter, the refractory metal film is removed.
ところがＣＷレーザーなどは高出力化が難しく、大面積化された今日の液晶表示装置に用いられるガラス基板サイズ全体を照射するにはスループットがかかり過ぎる。またその為に非晶質シリコン膜の膜厚を薄膜にしないと結晶化がうまくいかない。しかし、薄膜過ぎることによって、レーザー照射時にシリコン膜の一部が消失するような問題が発生し得る。また結晶性シリコンの薄膜を補う為に、絶縁膜を一様に除去後、非晶質シリコンを積層しなければならない。この時、非晶質シリコンと結晶性シリコンとの接合部の界面で密着性不足による剥がれの問題が製造過程で起こり得る。シリコン消失や密着性不足はＴＦＴの信頼性を損ねるばかりか、剥がれが生じた部分からの発塵による歩留まり低下や装置汚染を招き、生産性への影響を与えてしまう恐れがある。 However, it is difficult to increase the output of a CW laser or the like, and it takes too much throughput to irradiate the entire glass substrate size used in today's large-area liquid crystal display devices. For this reason, crystallization cannot be achieved unless the thickness of the amorphous silicon film is reduced. However, if the film is too thin, a problem that a part of the silicon film disappears during laser irradiation may occur. In addition, in order to compensate for the thin film of crystalline silicon, it is necessary to deposit amorphous silicon after uniformly removing the insulating film. At this time, a problem of peeling due to insufficient adhesion at the interface between the amorphous silicon and crystalline silicon may occur in the manufacturing process. The loss of silicon and insufficient adhesion not only impair the reliability of the TFT, but also lead to a decrease in yield and device contamination due to dust generation from the part where peeling occurs, which may affect productivity.
また、ソース電極と結晶性シリコンのソース領域、及びドレイン電極と結晶性シリコンのドレイン領域とをコンタクトさせる方法が特許文献３、４に開示されている。これらの方法では、先に、ソース領域とドレイン領域の結晶性シリコン内に不純物を導入させて低抵抗化させておき、さらにソース電極およびドレイン電極との接合部にシリサイド層を形成する。これにより、ショットキー障壁を下げ、接合部分の抵抗を下げることができる。 Patent Documents 3 and 4 disclose a method in which a source electrode and a crystalline silicon source region, and a drain electrode and a crystalline silicon drain region are brought into contact with each other. In these methods, impurities are first introduced into the crystalline silicon of the source region and the drain region to reduce the resistance, and a silicide layer is formed at the junction between the source electrode and the drain electrode. As a result, the Schottky barrier can be lowered and the resistance of the junction portion can be lowered.
シリサイドを形成する構造や方法についてはいくつもの先行例があるが、かかる先行例としては高融点金属であるチタン（Ｔｉ）膜にレーザーアニールを施し、シリコンとの接合部にＴｉシリサイドを形成し、コンタクト低抵抗化が可能であることを開示している。いずれの先行例においても、シリコン層を形成しておき、その後シリサイド層を形成することが目的である。本発明では、チャネル領域の選択的な結晶化が目的であって、かつ同時にソース領域とドレイン領域に高融点金属とシリコンとの反応によってシリサイド層を形成させるものである。先行例とはこれらの違いがある。 There are a number of prior examples of structures and methods for forming silicide, and as such a prior example, laser annealing is performed on a titanium (Ti) film, which is a refractory metal, and Ti silicide is formed at a junction with silicon, It discloses that contact resistance can be reduced. In any preceding example, the purpose is to form a silicon layer and then form a silicide layer. The purpose of the present invention is to selectively crystallize the channel region, and at the same time, a silicide layer is formed in the source region and the drain region by the reaction of the refractory metal and silicon. There are these differences from the previous example.
液晶表示装置に周辺駆動回路を搭載することが可能となればこれまで駆動用ＩＣを実装させていたものが減らせることが可能になる。このため、コスト削減や実装における品質ロスや生産性向上が可能である。しかし、周辺駆動回路に好適なＴＦＴは、オン電流が大きい、すなわち電界効果移動度が大きいことが望まれる。また従来ａ−ＴＦＴでは実現困難である、長時間動作させた場合での閾値電圧シフトが小さいことが要求される。特に昨今急速に開発が進んでいる有機ＥＬ表示装置に用いられるＴＦＴは、さらなるオン電流の向上や、先の要求以上のＴＦＴ性能が必要である。 If it becomes possible to mount a peripheral drive circuit on a liquid crystal display device, it is possible to reduce the number of devices on which a drive IC has been mounted. For this reason, it is possible to reduce costs and improve quality loss and productivity in mounting. However, a TFT suitable for a peripheral driver circuit is desired to have a large on-current, that is, a large field effect mobility. In addition, it is required that the threshold voltage shift is small when operated for a long time, which is difficult to achieve with conventional a-TFTs. In particular, TFTs used in organic EL display devices that have been rapidly developed recently require further improvements in on-current and TFT performance that exceeds the previous requirements.
本発明は、上記の問題点を解決するためになされたものであり、生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a thin film transistor having an inverted stagger structure with improved productivity and good transistor characteristics, and a method for manufacturing the same.
他方、本発明にかかる逆スタガ構造の薄膜トランジスタの製造方法は、ソース領域、ドレイン領域、及びチャネル領域となる非晶質半導体膜を成膜する工程と、前記チャネル領域上に絶縁膜を形成する工程と、前記絶縁膜及び前記非晶質半導体膜を覆い、前記ソース領域及び前記ドレイン領域に接するように光−熱変換膜として金属膜を成膜する工程と、前記光−熱変換膜を介してレーザーアニールを施すことにより、前記非晶質半導体膜を前記チャネル領域が前記ソース領域及び前記ドレイン領域における結晶粒よりも小さい結晶粒により構成される結晶性半導体膜に変換し、前記ソース領域と前記光−熱変換膜との間及び前記ドレイン領域と前記光−熱変換膜との間にシリサイド層を形成する工程とを備えるものである。 On the other hand, in the method for manufacturing a thin film transistor having an inverted stagger structure according to the present invention, a step of forming an amorphous semiconductor film to be a source region, a drain region, and a channel region, and a step of forming an insulating film on the channel region And a step of forming a metal film as a light-to-heat conversion film so as to cover the insulating film and the amorphous semiconductor film and be in contact with the source region and the drain region, and through the light-to-heat conversion film By performing laser annealing, the amorphous semiconductor film is converted into a crystalline semiconductor film in which the channel region is composed of crystal grains smaller than crystal grains in the source region and the drain region. Forming a silicide layer between the light-to-heat conversion film and between the drain region and the light-to-heat conversion film.
本発明によれば、生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造の薄膜トランジスタ及びその製造方法を提供することができる。 According to the present invention, it is possible to provide an inverted staggered thin film transistor with improved productivity and good transistor characteristics and a method for manufacturing the same.
実施の形態
始めに、本実施の形態にかかる薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた半導体装置について説明する。ここでは、一例として、図１、２を参照して、本実施の形態にかかるＴＦＴを用いた液晶表示装置について説明する。図１は、液晶表示パネルをアレイ状に配置したアレイパネル基板の構成を示す平面概略図である。図２は、液晶表示パネルの構成を示す平面概略図である。
Embodiment First, a semiconductor device using a thin film transistor (TFT) according to the present embodiment will be described. Here, as an example, a liquid crystal display device using a TFT according to this embodiment will be described with reference to FIGS. FIG. 1 is a schematic plan view showing a configuration of an array panel substrate in which liquid crystal display panels are arranged in an array. FIG. 2 is a schematic plan view showing the configuration of the liquid crystal display panel.
図１に示すように、ガラス基板等の絶縁性基板１には、液晶表示パネルが区画配置される。液晶表示パネルがアレイ状に配置したアレイパネル基板を液晶表示パネルの単位に切り出し、対向する基板間の隙間に液晶を注入する。そして、両基板の外側に偏光板、位相差板等をそれぞれ貼り付け、ＩＣチップやプリント基板の実装を行うことにより、図２に示される液晶表示パネルとなる。液晶表示パネルは、絶縁性基板１上にＴＦＴ１０８がアレイ状に配列される。すなわち、液晶表示パネルは、ＴＦＴ１０８がアレイ状に配列したＴＦＴアレイ基板１００を有する。ＴＦＴアレイ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の蓄積容量配線１１２、及び複数のソース配線（表示信号線）１１１が形成されている。 As shown in FIG. 1, a liquid crystal display panel is sectioned on an insulating substrate 1 such as a glass substrate. An array panel substrate on which the liquid crystal display panel is arranged in an array is cut out in units of the liquid crystal display panel, and liquid crystal is injected into a gap between the opposing substrates. Then, a liquid crystal display panel shown in FIG. 2 is obtained by attaching a polarizing plate, a retardation plate, etc. to the outside of both substrates and mounting an IC chip or a printed board. In the liquid crystal display panel, TFTs 108 are arrayed on an insulating substrate 1. That is, the liquid crystal display panel includes a TFT array substrate 100 in which TFTs 108 are arranged in an array. The TFT array substrate 100 is provided with a display area 101 and a frame area 102 provided so as to surround the display area 101. In the display area 101, a plurality of gate lines (scanning signal lines) 110, a plurality of storage capacitor lines 112, and a plurality of source lines (display signal lines) 111 are formed.
複数のゲート配線１１０及び複数の蓄積容量配線１１２は、平行に設けられている。蓄積容量配線１１２は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と蓄積容量配線１１２とは、交互に配置されている。そして、複数のソース配線１１１は平行に設けられている。ゲート配線１１０とソース配線１１１とは、互いに交差するように形成されている。同様に、蓄積容量配線１１２とソース配線１１１とは、互いに交差するように形成されている。また、ゲート配線１１０とソース配線１１１とは直交している。同様に、蓄積容量配線１１２とソース配線１１１とは直交している。そして、隣接するゲート配線１１０及び蓄積容量配線１１２と、隣接するソース配線１１１とで囲まれた領域が画素１０５となる。ＴＦＴアレイ基板１００では、画素１０５がマトリクス状に配列される。 The plurality of gate lines 110 and the plurality of storage capacitor lines 112 are provided in parallel. The storage capacitor line 112 is provided between the adjacent gate lines 110. That is, the gate wiring 110 and the storage capacitor wiring 112 are alternately arranged. The plurality of source lines 111 are provided in parallel. The gate wiring 110 and the source wiring 111 are formed so as to cross each other. Similarly, the storage capacitor line 112 and the source line 111 are formed so as to cross each other. Further, the gate wiring 110 and the source wiring 111 are orthogonal to each other. Similarly, the storage capacitor line 112 and the source line 111 are orthogonal to each other. A region surrounded by the adjacent gate wiring 110 and the storage capacitor wiring 112 and the adjacent source wiring 111 is the pixel 105. In the TFT array substrate 100, the pixels 105 are arranged in a matrix.
さらに、ＴＦＴアレイ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられる。走査信号駆動回路１０３と表示信号駆動回路１０４は、表示領域１０１内のＴＦＴ１０８と同時に形成されたＴＦＴ１１３やＴＦＴ１１４によって回路が構成されている。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴアレイ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴアレイ基板１００の端部で、表示信号駆動回路１０４と接続される。 Further, a scanning signal driving circuit 103 and a display signal driving circuit 104 are provided in the frame region 102 of the TFT array substrate 100. The scanning signal driving circuit 103 and the display signal driving circuit 104 are constituted by TFTs 113 and 114 formed simultaneously with the TFTs 108 in the display area 101. The gate line 110 extends from the display area 101 to the frame area 102. The gate wiring 110 is connected to the scanning signal driving circuit 103 at the end of the TFT array substrate 100. Similarly, the source wiring 111 extends from the display area 101 to the frame area 102. The source wiring 111 is connected to the display signal driving circuit 104 at the end of the TFT array substrate 100.
ＴＦＴアレイ基板１００には、外部から接続できる外部端子が形成されている。走査信号駆動回路１０３と外部端子とは外部配線によって接続される。同様に、表示信号駆動回路１０４と外部端子とは外部配線によって接続される。この外部端子を介して、走査信号駆動回路１０３の近傍には、プリント基板１１５やＩＣチップ１１６が接続される。 The TFT array substrate 100 is formed with external terminals that can be connected from the outside. The scanning signal driving circuit 103 and the external terminal are connected by an external wiring. Similarly, the display signal driving circuit 104 and the external terminal are connected by external wiring. A printed circuit board 115 and an IC chip 116 are connected in the vicinity of the scanning signal driving circuit 103 via the external terminals.
外部端子を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。 Various signals from the outside are supplied to the scanning signal driving circuit 103 and the display signal driving circuit 104 via the external terminals. The scanning signal driving circuit 103 supplies a gate signal (scanning signal) to the gate wiring 110 based on a control signal from the outside. By this gate signal, the gate wiring 110 is sequentially selected. The display signal driving circuit 104 supplies a display signal to the source wiring 111 based on an external control signal or display data. As a result, a display voltage corresponding to the display data can be supplied to each pixel 105.
画素１０５内には、少なくとも１つのＴＦＴ１０８と、ＴＦＴ１０８と接続された蓄積容量１０９とが形成されている。画素１０５内において、ＴＦＴ１０８と蓄積容量１０９は直列に接続されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧を印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。 In the pixel 105, at least one TFT 108 and a storage capacitor 109 connected to the TFT 108 are formed. In the pixel 105, the TFT 108 and the storage capacitor 109 are connected in series. The TFT 108 is disposed near the intersection of the source wiring 111 and the gate wiring 110. For example, the TFT 108 serves as a switching element for supplying a display voltage to the pixel electrode. The gate electrode of the TFT 108 is connected to the gate wiring 110, and the ON / OFF of the TFT 108 is controlled by a gate signal input from the gate terminal. The source electrode of the TFT 108 is connected to the source wiring 111. When a voltage is applied to the gate electrode and the TFT 108 is turned on, a current flows from the source wiring 111. Thereby, a display voltage is applied from the source line 111 to the pixel electrode connected to the drain electrode of the TFT 108. An electric field corresponding to the display voltage is generated between the pixel electrode and the counter electrode.
一方、蓄積容量１０９は、ＴＦＴ１０８だけでなく、蓄積容量配線１１２を介して対向電極とも電気的に接続されている。従って、蓄積容量１０９は、画素電極と対向電極との間の容量と並列接続されていることになる。蓄積容量１０９によって画素電極に印加される電圧を一定時間保持することができる。ＴＦＴアレイ基板１００の表面には、配向膜（不図示）が形成される。ＴＦＴアレイ基板１００は、以上のように構成される。 On the other hand, the storage capacitor 109 is electrically connected not only to the TFT 108 but also to the counter electrode via the storage capacitor wiring 112. Therefore, the storage capacitor 109 is connected in parallel with the capacitor between the pixel electrode and the counter electrode. The voltage applied to the pixel electrode by the storage capacitor 109 can be held for a certain time. An alignment film (not shown) is formed on the surface of the TFT array substrate 100. The TFT array substrate 100 is configured as described above.
ＴＦＴアレイ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴアレイ基板１００側に配置される。そして、ＴＦＴアレイ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴアレイ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴアレイ基板１００と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。液晶表示装置は、以上のように構成される。 A counter substrate is disposed opposite to the TFT array substrate 100. The counter substrate is, for example, a color filter substrate, and is disposed on the viewing side. On the counter substrate, a color filter, a black matrix (BM), a counter electrode, an alignment film, and the like are formed. For example, in the case of an IPS liquid crystal display device, the counter electrode is disposed on the TFT array substrate 100 side. Then, a liquid crystal layer is sandwiched between the TFT array substrate 100 and the counter substrate. That is, liquid crystal is injected between the TFT array substrate 100 and the counter substrate. Furthermore, a polarizing plate, a retardation plate, and the like are provided on the outer surfaces of the TFT array substrate 100 and the counter substrate. Also, a backlight unit or the like is disposed on the non-viewing side of the liquid crystal display panel configured as described above. The liquid crystal display device is configured as described above.
画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴアレイ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。 The liquid crystal is driven by the electric field between the pixel electrode and the counter electrode. That is, the alignment direction of the liquid crystal between the substrates changes. As a result, the polarization state of the light passing through the liquid crystal layer changes. That is, the polarization state of light that has been linearly polarized after passing through the polarizing plate is changed by the liquid crystal layer. Specifically, light from the backlight unit and external light incident from the outside are linearly polarized by the polarizing plate on the TFT array substrate 100 side. Then, the polarization state changes as this linearly polarized light passes through the liquid crystal layer.
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、蓄積容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。 Therefore, the amount of light passing through the polarizing plate on the counter substrate side changes depending on the polarization state. That is, among the transmitted light that passes through the liquid crystal display panel from the backlight unit, the amount of light that passes through the viewing-side polarizing plate changes. The alignment direction of the liquid crystal changes depending on the applied display voltage. Therefore, the amount of light passing through the viewing-side polarizing plate can be changed by controlling the display voltage. That is, a desired image can be displayed by changing the display voltage for each pixel. In this series of operations, the storage capacitor 109 contributes to maintaining the display voltage by forming an electric field in parallel with the electric field between the pixel electrode and the counter electrode.
上記のように、液晶表示装置は、画素１０５に形成されたスイッチング用のＴＦＴ１０８、走査信号駆動回路１０３を構成するＴＦＴ１１３、及び表示信号駆動回路１０４を構成するＴＦＴ１１４を有する。この中で、特に走査信号駆動回路１０３や表示信号駆動回路１０４で使われるＴＦＴ１１３やＴＦＴ１１４には常時ＴＦＴ動作しているものがある。 As described above, the liquid crystal display device includes the switching TFT 108 formed in the pixel 105, the TFT 113 constituting the scanning signal driving circuit 103, and the TFT 114 constituting the display signal driving circuit 104. Among these, in particular, some TFTs 113 and 114 used in the scanning signal driving circuit 103 and the display signal driving circuit 104 are always in TFT operation.
従来のＴＦＴでは、連続動作が長時間になると閾値電圧シフトが発生し、正常な駆動動作をしなくなる。すなわち正常な表示ができなくなる。これまで走査信号駆動回路１０３や表示信号駆動回路１０４の動作には外付けのＩＣチップを用いていた。ここで、本実施の形態によれば、ＴＦＴ１１３やＴＦＴ１１４の閾値電圧シフトが抑えることができるようになる。このため、絶縁性基板１上に、ＴＦＴ１０８３と同時にＴＦＴ１１３やＴＦＴ１１４を形成することが可能となる。これにより、ＩＣチップの部品点数を減らせることが可能となる。すなわち、減量化、軽量化、さらには小型化が期待できる。また、ＩＣチップ等の実装における品質ロスや生産性向上が可能である。 In a conventional TFT, a threshold voltage shift occurs when the continuous operation is prolonged, and a normal driving operation is not performed. That is, normal display cannot be performed. Up to now, an external IC chip has been used for the operation of the scanning signal driving circuit 103 and the display signal driving circuit 104. Here, according to this embodiment, the threshold voltage shift of the TFT 113 and the TFT 114 can be suppressed. Therefore, the TFT 113 and the TFT 114 can be formed on the insulating substrate 1 simultaneously with the TFT 1083. As a result, the number of parts of the IC chip can be reduced. That is, weight reduction, weight reduction, and further miniaturization can be expected. Moreover, quality loss and productivity improvement in mounting an IC chip or the like are possible.
また、画素１０５のＴＦＴ１０８はスイッチング動作として機能すればよいのでＴＦＴ１１３やＴＦＴ１１４ほどのＴＦＴ特性は必要としない。よって、本実施の形態にかかるＴＦＴは、ＴＦＴ１０８、１１３、１１４にとって好適なものである。 Further, since the TFT 108 of the pixel 105 only needs to function as a switching operation, the TFT characteristics as low as those of the TFT 113 and the TFT 114 are not required. Therefore, the TFT according to this embodiment is suitable for the TFTs 108, 113, and 114.
なお、上記の説明では、ＴＦＴが用いられる半導体装置の一例として液晶表示装置について説明したが、これに限らない。例えば、有機ＥＬ表示装置等の他の平面型表示装置（フラットパネルディスプレイ）等に用いることも可能である。特に、有機ＥＬ表示装置に用いられるＴＦＴには、オン電流の向上等が実現できる高いＴＦＴ性能が要求されるため、本実施の形態にかかるＴＦＴを用いることが好ましい。 In the above description, a liquid crystal display device has been described as an example of a semiconductor device in which a TFT is used. For example, it can be used for other flat display devices (flat panel displays) such as organic EL display devices. In particular, a TFT used in this embodiment is preferably used because a TFT used in an organic EL display device is required to have a high TFT performance capable of improving an on-current.
次に、図３を参照して、ＴＦＴ１０８、１１３、１１４等のＴＦＴの構成について説明する。図３は、ＴＦＴの構成を示した断面図である。本実施の形態にかかるＴＦＴは、逆スタガ構造のＴＦＴである。 Next, the configuration of TFTs such as TFTs 108, 113, and 114 will be described with reference to FIG. FIG. 3 is a cross-sectional view showing the configuration of the TFT. The TFT according to this embodiment is an inverted staggered TFT.
絶縁性基板１上には、ゲート電極２が形成される。そして、ゲート電極２を覆うように、ゲート絶縁膜３が形成される。ゲート絶縁膜３上には、結晶性半導体膜４０が形成される。ゲート絶縁膜３としては、例えば、窒化シリコン膜（ＳｉＮ膜）と酸化膜（ＳｉＯｘ膜）が絶縁性基板１側から順次積層された積層膜を用いることができる。ゲート絶縁膜３のＳｉＯｘ膜と結晶性半導体膜４０とは直接接する。結晶性半導体膜４０としては、例えば結晶性シリコン膜が用いられる。結晶性半導体膜４０は、非晶質半導体膜に対して、エキシマレーザーアニール（ＥＬＡ）を行うことによって形成される。 A gate electrode 2 is formed on the insulating substrate 1. Then, a gate insulating film 3 is formed so as to cover the gate electrode 2. A crystalline semiconductor film 40 is formed on the gate insulating film 3. As the gate insulating film 3, for example, a stacked film in which a silicon nitride film (SiN film) and an oxide film (SiO x film) are sequentially stacked from the insulating substrate 1 side can be used. The SiO x film of the gate insulating film 3 and the crystalline semiconductor film 40 are in direct contact. For example, a crystalline silicon film is used as the crystalline semiconductor film 40. The crystalline semiconductor film 40 is formed by performing excimer laser annealing (ELA) on the amorphous semiconductor film.
結晶性半導体膜４０は、ソース領域４１、ドレイン領域４２、及びチャネル領域４３から構成される。チャネル領域４３は、ゲート電極２と対向するように形成される。ソース領域４１及びドレイン領域４２は、チャネル領域４３を挟むように形成される。ソース領域４１及びドレイン領域４２は、不純物を含んだ半導体膜であり、チャネル領域４３と比較して低抵抗化されている。ここで、チャネル領域４３とは、ゲート電極２にゲート電圧を印加した際に、チャネルが形成される領域を示す。具体的には、ゲート電極２にゲート電圧を印加すると、チャネル領域４３における、ゲート電極２側の面には、チャネルが形成される。そして、ソース領域４１とドレイン領域４２との間に所定の電圧を与えた状態でゲート電圧を印加すると、ソース領域４１とドレイン領域４２の間にはドレイン電流が流れる。 The crystalline semiconductor film 40 includes a source region 41, a drain region 42, and a channel region 43. The channel region 43 is formed so as to face the gate electrode 2. The source region 41 and the drain region 42 are formed so as to sandwich the channel region 43. The source region 41 and the drain region 42 are semiconductor films containing impurities and have a lower resistance than the channel region 43. Here, the channel region 43 indicates a region where a channel is formed when a gate voltage is applied to the gate electrode 2. Specifically, when a gate voltage is applied to the gate electrode 2, a channel is formed on the surface of the channel region 43 on the gate electrode 2 side. When a gate voltage is applied with a predetermined voltage applied between the source region 41 and the drain region 42, a drain current flows between the source region 41 and the drain region 42.
結晶性半導体膜４０において、ソース領域４１及びドレイン領域４２では、略同一の大きさの結晶粒によって構成される。また、結晶性半導体膜４０において、チャネル領域４３では、ソース領域４１及びドレイン領域４２よりも小さい結晶粒によって構成される。チャネル領域４３の結晶粒を小さくすることにより、結晶サイズバラツキを抑えることができる。すなわち、ＴＦＴ特性バラツキを小さくできる。このような特性を得られることでスイッチング素子となるＴＦＴとして適している。 In the crystalline semiconductor film 40, the source region 41 and the drain region 42 are composed of crystal grains having substantially the same size. In the crystalline semiconductor film 40, the channel region 43 is composed of crystal grains smaller than the source region 41 and the drain region 42. By reducing the crystal grains of the channel region 43, variation in crystal size can be suppressed. That is, variations in TFT characteristics can be reduced. By obtaining such characteristics, the TFT is suitable as a switching element.
このような特性を可能とするために、結晶サイズが１００ｎｍ程度もしくはそれ以下であることが好ましい。すなわち、結晶性半導体膜４０の中で、少なくともチャネル領域４３は、微結晶によって構成されることが好ましい。換言すると、少なくともチャネル領域４３において、微結晶半導体膜となっていることが好ましい。なお、同じ領域内であれば、略同一の大きさの結晶粒となっている。 In order to enable such characteristics, the crystal size is preferably about 100 nm or less. In other words, at least the channel region 43 in the crystalline semiconductor film 40 is preferably composed of microcrystals. In other words, at least the channel region 43 is preferably a microcrystalline semiconductor film. In addition, if it is in the same area | region, it is a crystal grain of the substantially same magnitude | size.
チャネル領域４３上には、絶縁膜５が島状に形成される。チャネル領域４３と絶縁膜５とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。ソース領域４１及びドレイン領域４２上には、シリサイド層６１がそれぞれ形成される。ここで、シリサイド層６１とは、後述する高融点金属膜６の材料と、結晶性半導体膜４０の材料との反応生成物層である。ソース領域４１と、その上のシリサイド層６１とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。同様に、ドレイン領域４２と、その上のシリサイド層６１とは、略同一の平面寸法を有し、上面視にて、略一致するように形成される。すなわち、チャネル領域４３上には、シリサイド層６１は形成されない。換言すると、絶縁膜５とシリサイド層６１とは重ならないように形成される。 On the channel region 43, the insulating film 5 is formed in an island shape. The channel region 43 and the insulating film 5 have substantially the same planar dimensions and are formed so as to substantially coincide with each other when viewed from above. Silicide layers 61 are formed on the source region 41 and the drain region 42, respectively. Here, the silicide layer 61 is a reaction product layer of a material of the refractory metal film 6 described later and a material of the crystalline semiconductor film 40. The source region 41 and the silicide layer 61 on the source region 41 have substantially the same planar dimensions and are formed so as to substantially coincide with each other when viewed from above. Similarly, the drain region 42 and the silicide layer 61 on the drain region 42 have substantially the same planar dimensions and are formed so as to substantially coincide with each other when viewed from above. That is, the silicide layer 61 is not formed on the channel region 43. In other words, the insulating film 5 and the silicide layer 61 are formed so as not to overlap.
シリサイド層６１上には、高融点金属膜６がそれぞれ形成される。すなわち、高融点金属膜６と結晶性半導体膜４０との間に、シリサイド層６１が形成される。シリサイド層６１は、高融点金属膜６及び結晶性半導体膜４０と直接接する。また、高融点金属膜６は、チャネル領域４３側に突出するように形成される。すなわち、高融点金属膜６は、絶縁膜５上にも形成される。 A refractory metal film 6 is formed on the silicide layer 61. That is, the silicide layer 61 is formed between the refractory metal film 6 and the crystalline semiconductor film 40. The silicide layer 61 is in direct contact with the refractory metal film 6 and the crystalline semiconductor film 40. The refractory metal film 6 is formed so as to protrude toward the channel region 43 side. That is, the refractory metal film 6 is also formed on the insulating film 5.
高融点金属膜６上には、ソース電極７１及びドレイン電極７２が形成される。ソース電極７１は、一方の、シリサイド層６１及び高融点金属膜６を介してソース領域４１と接続される。ドレイン電極７２は、他方の、シリサイド層６１及び高融点金属膜６を介してドレイン領域４２と接続される。ＴＦＴは、以上のように構成されている。 A source electrode 71 and a drain electrode 72 are formed on the refractory metal film 6. The source electrode 71 is connected to the source region 41 through one of the silicide layer 61 and the refractory metal film 6. The drain electrode 72 is connected to the drain region 42 via the other silicide layer 61 and the refractory metal film 6. The TFT is configured as described above.
また、ここでは、図示を省略するが、ソース電極７１及びドレイン電極７２上には、全体を覆うようにパッシベーション膜が形成される。さらに、スイッチング素子としてのＴＦＴ１０８の場合、ドレイン電極７２上のパッシベーション膜に開口が形成される。これにより、パッシベーション膜上に形成された画素電極がこの開口に埋設される。そして、画素電極とドレイン電極７２とが接続される。 Although not shown here, a passivation film is formed on the source electrode 71 and the drain electrode 72 so as to cover the whole. Further, in the case of the TFT 108 as a switching element, an opening is formed in the passivation film on the drain electrode 72. Thereby, the pixel electrode formed on the passivation film is embedded in this opening. Then, the pixel electrode and the drain electrode 72 are connected.
以上のように、本実施の形態にかかるＴＦＴは、少なくともチャネル領域４３において、微結晶半導体膜になっている。このため、従来のａ−ＴＦＴに比べ、ゲート絶縁膜３との界面付近を流れるオン電流を大きくし、それによって高い電界効果移動度が得られる。また、結晶性半導体膜４０やその界面でのトラップ密度や欠陥準位を低減し、長時間動作させた時の閾値電圧シフトを従来のａ−ＴＦＴよりも大幅に抑えることが可能となる。このような特性が得られることで液晶表示装置等を駆動させるための周辺回路を形成するＴＦＴとして適している。 As described above, the TFT according to this embodiment is a microcrystalline semiconductor film at least in the channel region 43. For this reason, compared with the conventional a-TFT, the on-current flowing near the interface with the gate insulating film 3 is increased, and thereby high field effect mobility can be obtained. Further, the trap density and defect level at the crystalline semiconductor film 40 and its interface can be reduced, and the threshold voltage shift when operated for a long time can be significantly suppressed as compared with the conventional a-TFT. By obtaining such characteristics, the TFT is suitable as a TFT for forming a peripheral circuit for driving a liquid crystal display device or the like.
ソース領域４１およびドレイン領域４２の結晶性半導体膜４０には不純物を導入しており、低抵抗になっている。さらに、ソース領域４１と高融点金属膜６との間、及びドレイン領域４２と高融点金属膜６との間には、シリサイド層６１が形成されている。これにより、ショットキー障壁高さを下げ、オーミック性が得られ、コンタクト抵抗を下げることができる。そして、ソース電極７１からドレイン電極７２を流れる電流も大きくすることができる。すなわち、より高い電界効果移動度が得られる。 Impurities are introduced into the crystalline semiconductor film 40 in the source region 41 and the drain region 42 to reduce the resistance. Further, a silicide layer 61 is formed between the source region 41 and the refractory metal film 6 and between the drain region 42 and the refractory metal film 6. Thereby, the height of the Schottky barrier can be lowered, ohmic characteristics can be obtained, and the contact resistance can be lowered. The current flowing from the source electrode 71 to the drain electrode 72 can also be increased. That is, higher field effect mobility can be obtained.
次に、図４を参照して、ＴＦＴの製造方法について説明する。図４は、ＴＦＴの製造方法を示す断面図である。 Next, a manufacturing method of the TFT will be described with reference to FIG. FIG. 4 is a cross-sectional view showing a TFT manufacturing method.
まず、絶縁性基板１上に、スパッタ法を用いて金属膜を成膜する。絶縁性基板１としては、例えばガラス基板や石英基板などの光透過性を有する絶縁性基板を用いることができる。金属膜としては、アルミニウム（Ａｌ）もしくはそれを含む合金、好ましくは高融点金属であるモリブデン（Ｍｏ）、クロム（Ｃｒ）を用いることができる。金属膜として高融点金属を用いることにより、後のＥＬＡにおいて熱ダメージによる損傷をかなり抑えることができる。 First, a metal film is formed on the insulating substrate 1 using a sputtering method. As the insulating substrate 1, for example, an insulating substrate having optical transparency such as a glass substrate or a quartz substrate can be used. As the metal film, aluminum (Al) or an alloy containing the same, preferably molybdenum (Mo) or chromium (Cr) which is a refractory metal can be used. By using a refractory metal as the metal film, damage due to thermal damage can be considerably suppressed in later ELA.
そして、金属膜上に、感光性樹脂であるフォトレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第一のフォトリソ工程（写真製版工程）を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、フォトレジストをマスクとして、金属膜をエッチングし、所望の形状にパターニングする。その後、フォトレジストパターンを除去する。これにより、ゲート電極２が形成される。なお、ゲート電極２の端面はテーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するゲート絶縁膜の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。以上の工程により、図４（ａ）に示す構成となる。 Then, a photoresist, which is a photosensitive resin, is applied onto the metal film by spin coating, and a first photolithography process (photoengraving process) is performed in which the applied resist is exposed and developed. As a result, the photoresist is patterned into a desired shape. Thereafter, using the photoresist as a mask, the metal film is etched and patterned into a desired shape. Thereafter, the photoresist pattern is removed. Thereby, the gate electrode 2 is formed. Note that the end surface of the gate electrode 2 is preferably tapered. With the tapered shape, coverage with a gate insulating film to be formed later is improved. And there exists an effect that an insulation film proof pressure improves. With the above process, the configuration shown in FIG.
次に、形成したゲート電極２の上に、プラズマＣＶＤ法を用いてゲート絶縁膜３、非晶質半導体膜４００、絶縁膜５を順次連続成膜する。ゲート絶縁膜３は、ＳｉＯｘ膜とＳｉＮ膜との積層膜である。また、少なくとも非晶質半導体膜４００と接触する側のゲート絶縁膜３は、ＳｉＯｘ膜で形成する。すなわち、非晶質半導体膜４００とＳｉＯｘ膜とが直接接する。これにより、後にＥＬＡによって形成される結晶性半導体膜４０の結晶性がよくなる。また、結晶性半導体膜４０とＳｉＯｘ膜界面との固定電荷を減少することができる。 Next, the gate insulating film 3, the amorphous semiconductor film 400, and the insulating film 5 are sequentially formed on the formed gate electrode 2 by using a plasma CVD method. The gate insulating film 3 is a laminated film of a SiO x film and a SiN film. Further, at least the gate insulating film 3 on the side in contact with the amorphous semiconductor film 400 is formed of a SiO x film. That is, the amorphous semiconductor film 400 and the SiO x film are in direct contact with each other. Thereby, the crystallinity of the crystalline semiconductor film 40 formed later by ELA is improved. In addition, the fixed charge between the crystalline semiconductor film 40 and the SiO x film interface can be reduced.
ＥＬＡの際、非晶質半導体膜４００を完全に溶融させて所望の結晶性を得る為にはある程度の照射エネルギー密度が必要である。本実施の形態では、非晶質半導体膜４００と接するＳｉＯｘ膜が熱バッファー膜となって照射エネルギー密度を抑えることができる。従って、ＳｉＯｘ膜の膜厚は、ＳｉＮ膜よりもできるだけ厚くしていることが望ましい。ＳｉＯｘ膜の膜厚は例えば２００ｎｍ、ＳｉＮ膜の膜厚は例えば５０ｎｍとする。 In ELA, a certain irradiation energy density is required to completely melt the amorphous semiconductor film 400 to obtain a desired crystallinity. In this embodiment, the SiO x film in contact with the amorphous semiconductor film 400 serves as a thermal buffer film, so that the irradiation energy density can be suppressed. Therefore, it is desirable that the thickness of the SiO x film be as thick as possible than that of the SiN film. The film thickness of the SiO x film is 200 nm, for example, and the film thickness of the SiN film is 50 nm, for example.
また、非晶質半導体膜４００を結晶化させる潜熱（１５００Ｋ程度）以上の熱がゲート絶縁膜３に伝播する。ＳｉＮ膜は熱伝導率が大きいため、ＳｉＯｘ膜の下層にＳｉＮ膜を形成することにより、基板側に熱が伝わりやすくなる。これにより、例えばＡｌ合金からなるゲート電極２がＳｉＯｘ膜から直接熱ダメージを受け難くできる。勿論、ゲート電極２の材料に高融点金属であるＭｏ、Ｃｒを用いれば、Ａｌ合金を用いる場合に比べ、熱ダメージによる損傷はかなり抑えることができる。 In addition, heat equal to or higher than the latent heat (about 1500 K) for crystallizing the amorphous semiconductor film 400 propagates to the gate insulating film 3. Since the SiN film has a large thermal conductivity, heat is easily transferred to the substrate side by forming the SiN film under the SiO x film. As a result, the gate electrode 2 made of, for example, an Al alloy can be made less susceptible to direct thermal damage from the SiO x film. Of course, if Mo or Cr, which is a refractory metal, is used as the material of the gate electrode 2, damage due to thermal damage can be considerably suppressed as compared with the case of using an Al alloy.
非晶質半導体膜４００としては、非晶質シリコン膜を用いることができる。非晶質半導体膜４００の膜厚は、２０ｎｍ以上、４０ｎｍ以下とする。好ましくは、非晶質半導体膜４００の膜厚は３０ｎｍとする。これよりも薄い膜厚（例えば、１５ｎｍ）の場合、ＥＬＡの照射エネルギー密度の設定範囲が非常に狭くなり、我々が結晶性半導体膜４０としての結晶性シリコン膜を評価したところ、シリコン膜の消失が生じた。なお、ＥＬＡの照射エネルギー密度は、高融点金属膜６に熱ダメージを与えない程度に抑える必要がある。このため、４０ｎｍよりも厚い膜厚の場合、十分な結晶性（結晶化率＞約９０％程度）を得ることが困難になる。絶縁膜５としては、酸化膜を用いることができる。絶縁膜５の膜厚は、例えば２０ｎｍとする。以上の工程により、図４（ｂ）に示す構成となる。 As the amorphous semiconductor film 400, an amorphous silicon film can be used. The thickness of the amorphous semiconductor film 400 is 20 nm or more and 40 nm or less. Preferably, the amorphous semiconductor film 400 has a thickness of 30 nm. When the film thickness is thinner than this (for example, 15 nm), the setting range of the irradiation energy density of ELA becomes very narrow, and when we evaluated the crystalline silicon film as the crystalline semiconductor film 40, the disappearance of the silicon film Occurred. Note that the irradiation energy density of ELA must be suppressed to such an extent that the refractory metal film 6 is not thermally damaged. For this reason, in the case of a film thickness thicker than 40 nm, it becomes difficult to obtain sufficient crystallinity (crystallization rate> about 90%). An oxide film can be used as the insulating film 5. The film thickness of the insulating film 5 is 20 nm, for example. With the above process, the configuration shown in FIG.
連続成膜後、ＥＬＡ時の非晶質半導体膜４００のアブレーション（非晶質半導体膜４００の消失）や、原因がよく分かっていないが、非晶質半導体膜４００の表面にシミ状のムラが発見されたので、これらを抑制する目的で４００℃以上の脱水素処理を行う。第二のフォトリソ工程により、絶縁膜５上にレジスト８０を所望の形状に形成する。このレジスト８０をマスクとして、絶縁膜５をエッチングして絶縁膜５を島状に形成する。 After continuous film formation, the ablation of the amorphous semiconductor film 400 during ELA (disappearance of the amorphous semiconductor film 400) and the cause are not well understood. Since it was discovered, the dehydrogenation process of 400 degreeC or more is performed in order to suppress these. A resist 80 is formed in a desired shape on the insulating film 5 by the second photolithography process. Using this resist 80 as a mask, the insulating film 5 is etched to form the insulating film 5 in an island shape.
その後、レジスト８０を残したまま、非晶質半導体膜４００に対して、不純物８１をドーピングする。本実施の形態では、不純物８１として、リン（Ｐ）を用いる。島状の絶縁膜５直下の非晶質半導体膜４００にはレジスト８０及び絶縁膜５がマスクとなり、不純物８１はドーピングされない。すなわち、不純物を含む領域と不純物を含まない領域とがセルファライン構造で形成される。非晶質半導体膜４００において、不純物を含まない領域は、不純物を含む領域に挟まれる。非晶質半導体膜４００において不純物を含まない領域が後の工程でチャネル領域４３となる。また、非晶質半導体膜４００において、一方の不純物を含む領域が後の工程でソース領域４１、チャネル領域４３を挟んで反対側の不純物を含む領域が後の工程でドレイン領域４２となる。以降、後の工程で、ソース領域４１となる領域をソース領域４１０、ドレイン領域４２となる領域をドレイン領域４２０、チャネル領域４３となる領域をチャネル領域４３０という。以上の工程により、図４（ｃ）に示す構成となる。 Thereafter, the impurity 81 is doped into the amorphous semiconductor film 400 with the resist 80 remaining. In this embodiment mode, phosphorus (P) is used as the impurity 81. The resist 80 and the insulating film 5 serve as a mask in the amorphous semiconductor film 400 immediately below the island-shaped insulating film 5, and the impurity 81 is not doped. That is, a region including impurities and a region not including impurities are formed with a self-aligned structure. In the amorphous semiconductor film 400, a region not containing impurities is sandwiched between regions containing impurities. A region that does not contain impurities in the amorphous semiconductor film 400 becomes a channel region 43 in a later step. In the amorphous semiconductor film 400, a region containing one impurity becomes a source region 41 in a later step, and a region containing an impurity on the opposite side across the channel region 43 becomes a drain region 42 in a later step. Hereinafter, in a later step, a region to be the source region 41 is referred to as a source region 410, a region to be the drain region 42 is referred to as a drain region 420, and a region to be the channel region 43 is referred to as a channel region 430. With the above process, the configuration shown in FIG.
ドーピング後、レジスト８０は剥離して取り除く。次に、非晶質半導体膜４００及び絶縁膜５上に、スパッタ法により高融点金属膜６を成膜する。ここで、高融点金属膜６とは、例えば１０００℃以上の超高温極限環境下でも十分な強度を保ち、化学的に安定でかつ急激な温度変化にも耐えるといった特性を有する高融点金属からなる膜である。高融点金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）等が挙げられる。換言すると、高融点金属膜６とは、不透明な導体である。また、高融点金属としては、シリサイド化できるものを用いる。本実施の形態では、高融点金属膜６の高融点金属としてＭｏを用いる。そして、Ｍｏを１００ｎｍの厚さに成膜する。このようにして、ソース領域４１０及びドレイン領域４２０上では、非晶質半導体膜４００に接して高融点金属膜６が形成される。そして、チャネル領域４３０上では、絶縁膜５に接して高融点金属膜６が形成される。 After doping, the resist 80 is peeled off and removed. Next, the refractory metal film 6 is formed on the amorphous semiconductor film 400 and the insulating film 5 by sputtering. Here, the refractory metal film 6 is made of a refractory metal having characteristics such as maintaining sufficient strength even in an extremely high temperature extreme environment of, for example, 1000 ° C. or more, being chemically stable and capable of withstanding rapid temperature changes. It is a membrane. Examples of the refractory metal include tantalum (Ta), titanium (Ti), nickel (Ni), tungsten (W), molybdenum (Mo), and chromium (Cr). In other words, the refractory metal film 6 is an opaque conductor. As the refractory metal, a metal that can be silicided is used. In the present embodiment, Mo is used as the refractory metal of the refractory metal film 6. Then, Mo is deposited to a thickness of 100 nm. In this manner, the refractory metal film 6 is formed on the source region 410 and the drain region 420 in contact with the amorphous semiconductor film 400. Then, on the channel region 430, the refractory metal film 6 is formed in contact with the insulating film 5.
その後、レーザー光８２を高融点金属膜６に照射して、レーザーアニールを施す。具体的には、レーザー光８２としてエキシマレーザー（ＸｅＣｌ 波長：３０８ｎｍ）を照射してＥＬＡを施す。エキシマレーザーは酸化膜やその他基板への熱的影響をほとんど与えることなく、非晶質半導体膜４００のみを溶融させることができる。高融点金属膜６は、レーザー光８２の照射によって加熱されて高温になる。すなわち、高融点金属膜６は、レーザー光８２を吸収して熱を発生する光−熱変換膜として働く。このように、レーザー光８２の照射によって高融点金属膜６は加熱され、熱が下方に伝播する。換言すると、高融点金属膜６は、レーザー光８２を吸収して発熱し、熱を下層に伝播することができる膜である。 Thereafter, laser annealing is performed by irradiating the refractory metal film 6 with a laser beam 82. Specifically, an excimer laser (XeCl wavelength: 308 nm) is irradiated as the laser beam 82 to perform ELA. The excimer laser can melt only the amorphous semiconductor film 400 with little thermal influence on the oxide film and other substrates. The refractory metal film 6 is heated to a high temperature by being irradiated with the laser beam 82. That is, the refractory metal film 6 functions as a light-heat conversion film that absorbs the laser light 82 and generates heat. Thus, the refractory metal film 6 is heated by the irradiation of the laser beam 82, and the heat propagates downward. In other words, the refractory metal film 6 is a film that absorbs the laser light 82 to generate heat and can propagate the heat to the lower layer.
ソース領域４１０及びドレイン領域４２０では、高融点金属膜６を介してＥＬＡが施される。これに対して、チャネル領域４３０では、高融点金属膜６及び絶縁膜５を介して、ＥＬＡが施される。すなわち、ソース領域４１０及びドレイン領域４２０では、高融点金属膜６からの発熱が非晶質半導体膜４００に直接伝播するのに対して、チャネル領域４３０では、この熱が絶縁膜５を介して非晶質半導体膜４００に伝播する。この様な熱伝播経路により加熱されることで非晶質半導体膜４００は膜厚方向に対し一旦は完全に半導体膜が溶融し、極短時間内で再結晶化が進む。 In the source region 410 and the drain region 420, ELA is performed through the refractory metal film 6. On the other hand, in the channel region 430, ELA is performed through the refractory metal film 6 and the insulating film 5. That is, in the source region 410 and the drain region 420, heat generated from the refractory metal film 6 directly propagates to the amorphous semiconductor film 400, whereas in the channel region 430, this heat is not transmitted through the insulating film 5. Propagates to the crystalline semiconductor film 400. When heated by such a heat propagation path, the amorphous semiconductor film 400 is once completely melted in the film thickness direction, and recrystallization proceeds in a very short time.
ＥＬＡでの照射エネルギー密度は、最小でも、チャネル領域４３０の非晶質半導体膜４００の膜厚方向に対して一旦は完全に溶融させて再結晶化する程度とする。また、ＥＬＡでの照射エネルギー密度は、最大でも、レーザー光８２の照射中にゲート電極２、ゲート絶縁膜３、及び高融点金属膜６に熱ダメージを与えない程度とする。具体的には、照射エネルギー密度は、２００ｍＪ／ｃｍ２以上３００ｍＪ／ｃｍ２以下に設定する。 The irradiation energy density in ELA is at least minimally melted once in the film thickness direction of the amorphous semiconductor film 400 in the channel region 430 and recrystallized. Further, the irradiation energy density in ELA is set to a level that does not cause thermal damage to the gate electrode 2, the gate insulating film 3, and the refractory metal film 6 during the irradiation of the laser beam 82 at the maximum. Specifically, the irradiation energy density is set to 200 mJ / cm 2 or more and 300 mJ / cm 2 or less.
チャネル領域４３０では、絶縁膜５によって結晶成長が抑制され、大きな結晶が出来難い。すなわち、チャネル領域４３では、ソース領域４１及びドレイン領域４２と比較して、結晶粒の大きさが小さくなる。このように、絶縁膜５下方の非晶質半導体膜４００は、選択的に結晶化される。そして、基板面方向（膜厚方向とは垂直な方向）において、結晶粒の大きさが異なる結晶性半導体膜４０が形成される。 In the channel region 430, crystal growth is suppressed by the insulating film 5, and it is difficult to form a large crystal. That is, in the channel region 43, the size of crystal grains is smaller than that of the source region 41 and the drain region 42. Thus, the amorphous semiconductor film 400 below the insulating film 5 is selectively crystallized. Then, in the substrate surface direction (direction perpendicular to the film thickness direction), the crystalline semiconductor film 40 having different crystal grain sizes is formed.
図５は、チャネル領域４３における、結晶性半導体膜４０としての結晶シリコンの結晶性をラマン分析によって評価した分析データである。図５において、縦軸はラマン散乱光強度Ｉｎｔ．、横軸はラマンシフト［ｃｍ−１］を表す。観察の為に高融点金属膜６と絶縁膜５は除去している。また、ラマン分析では結晶性半導体膜４０の深さ方向まで観察している。 FIG. 5 shows analysis data obtained by evaluating the crystallinity of crystalline silicon as the crystalline semiconductor film 40 in the channel region 43 by Raman analysis. In FIG. 5, the vertical axis indicates the Raman scattered light intensity Int. The horizontal axis represents the Raman shift [cm −1 ]. The refractory metal film 6 and the insulating film 5 are removed for observation. In the Raman analysis, the depth of the crystalline semiconductor film 40 is observed.
図５（ａ）は本目的とした所望の結晶性状態のものである。結晶性シリコンを示す５２０ｃｍ−２付近で鋭いピークになっているのがわかる。この時の結晶化率を計算すると概ね９６％である。一方、図５（ｂ）は、非晶質シリコン膜の膜厚を５０ｎｍとして最大照射エネルギー密度（３００ｍＪ／ｃｍ２）で結晶化したもので結晶化率は概ね８８％である。図５（ｂ）のような結晶性シリコンでもＴＦＴ特性上構わないが、結晶化率が高いほうが好ましい。また、この結晶化するための照射エネルギー密度はできるだけ抑えられる本発明の条件が好ましい。 FIG. 5A shows the desired crystalline state for this purpose. It can be seen that there is a sharp peak in the vicinity of 520 cm −2 indicating crystalline silicon. The crystallization rate at this time is calculated to be approximately 96%. On the other hand, FIG. 5B shows a crystallized rate of approximately 88% when the amorphous silicon film is crystallized at a maximum irradiation energy density (300 mJ / cm 2 ) with a film thickness of 50 nm. Crystalline silicon as shown in FIG. 5B may be used for TFT characteristics, but a higher crystallization rate is preferable. Further, it is preferable that the irradiation energy density for crystallization is as low as possible under the conditions of the present invention.
図６は、チャネル領域４３の結晶性シリコン表面のＡＦＭ像である。概ね１００ｎｍ程度の円形状粒が密集する構造となっているのがわかる。すなわち、チャネル領域４３における結晶性シリコンの結晶サイズは、１００ｎｍ程度もしくはそれ以下である。すなわち、チャネル領域４３における結晶性シリコンは微結晶シリコンである。 FIG. 6 is an AFM image of the crystalline silicon surface of the channel region 43. It can be seen that the structure is such that circular grains of about 100 nm are densely packed. That is, the crystal size of crystalline silicon in the channel region 43 is about 100 nm or less. That is, the crystalline silicon in the channel region 43 is microcrystalline silicon.
また、非晶質半導体膜４００を結晶性半導体膜４０に変換されると同時に、高融点金属膜６の金属と、結晶性半導体膜４０のシリコンとが接触していることで熱反応が起こる。これにより、高融点金属膜６と結晶性半導体膜４０との間にシリサイド層６１が形成される。具体的には、高融点金属膜６と非晶質半導体膜４００とが直接接触した状態でＥＬＡが施されたソース領域４１およびドレイン領域４２では、シリサイド層６１が形成される。すなわち、高融点金属膜６のモリブデンとシリコンとの接合部分で熱反応によりシリサイド層６１としてのモリブデンシリサイド層が形成される。一方、チャネル領域４３では、高融点金属膜６が絶縁膜５上に形成されていることから、高融点金属膜６と絶縁膜５との接合部では熱反応は生じない。すなわち、チャネル領域４３では、絶縁膜５によってシリサイド層６１の形成が抑えられる。以上の工程により、図４（ｄ）に示す構成となる。 In addition, the amorphous semiconductor film 400 is converted into the crystalline semiconductor film 40, and at the same time, the metal of the refractory metal film 6 and the silicon of the crystalline semiconductor film 40 are in contact with each other, and a thermal reaction occurs. Thereby, a silicide layer 61 is formed between the refractory metal film 6 and the crystalline semiconductor film 40. Specifically, the silicide layer 61 is formed in the source region 41 and the drain region 42 to which ELA is applied in a state where the refractory metal film 6 and the amorphous semiconductor film 400 are in direct contact. That is, a molybdenum silicide layer as the silicide layer 61 is formed by thermal reaction at the junction between molybdenum and silicon of the refractory metal film 6. On the other hand, in the channel region 43, since the refractory metal film 6 is formed on the insulating film 5, no thermal reaction occurs at the junction between the refractory metal film 6 and the insulating film 5. That is, in the channel region 43, the formation of the silicide layer 61 is suppressed by the insulating film 5. With the above process, the configuration shown in FIG.
次に、高融点金属膜６を残したまま、ソース電極７１及びドレイン電極７２となる金属膜をスパッタ法を用いて成膜する。そして、第三のフォトリソ工程およびエッチング工程により、金属膜を所望のパターンに形成する。これにより、高融点金属膜６上に、ソース電極７１及びドレイン電極７２が形成される。また、このエッチング工程の際、チャネル領域４３上の絶縁膜５はエッチングストッパーとして働く。そして、ゲート絶縁膜３とは反対側のチャネル領域４３の結晶性半導体膜４０へのエッチングダメージ等を抑えることができる。なお、金属膜のエッチングと同時に、高融点金属膜６及びシリサイド層６１をエッチングする。 Next, with the refractory metal film 6 left, a metal film to be the source electrode 71 and the drain electrode 72 is formed by sputtering. Then, the metal film is formed in a desired pattern by the third photolithography process and the etching process. Thereby, the source electrode 71 and the drain electrode 72 are formed on the refractory metal film 6. In this etching process, the insulating film 5 on the channel region 43 functions as an etching stopper. In addition, etching damage to the crystalline semiconductor film 40 in the channel region 43 on the side opposite to the gate insulating film 3 can be suppressed. The refractory metal film 6 and the silicide layer 61 are etched simultaneously with the etching of the metal film.
その後、ソース電極７１とドレイン電極７２のパターンをマスクとして結晶性半導体膜４０のエッチングを行う。また、絶縁膜５がマスクとなり、絶縁膜５直下の結晶性半導体膜４０はエッチングされない。これにより、チャネル領域４３が形成される。絶縁膜５は、ソース電極７１及びドレイン電極７２のエッチングや結晶性半導体膜４０のエッチングからチャネル領域４３を保護する。これにより、これらのエッチングの際にも、ゲート絶縁膜３とは反対側の結晶性半導体膜４０の表面に対するダメージを抑えることができる。 Thereafter, the crystalline semiconductor film 40 is etched using the pattern of the source electrode 71 and the drain electrode 72 as a mask. In addition, the insulating film 5 serves as a mask, and the crystalline semiconductor film 40 immediately below the insulating film 5 is not etched. Thereby, the channel region 43 is formed. The insulating film 5 protects the channel region 43 from etching of the source electrode 71 and the drain electrode 72 and etching of the crystalline semiconductor film 40. Thereby, even during these etchings, damage to the surface of the crystalline semiconductor film 40 on the side opposite to the gate insulating film 3 can be suppressed.
このように、結晶性半導体膜４０のエッチングの際に、ソース電極７１及びドレイン電極７２をマスクとして使用しているため、フォトリソ工程を増加させることはなく、生産工程を簡略化している。このため、フォトリソ工程で消費されるレジストなどの材料を減量化することができる。 As described above, since the source electrode 71 and the drain electrode 72 are used as a mask when the crystalline semiconductor film 40 is etched, the photolithography process is not increased and the production process is simplified. For this reason, it is possible to reduce the amount of materials such as resist consumed in the photolithography process.
また、第三のフォトリソ工程で、ハーフトーンマスク、グレイトーンマスク等の多階調マスクを用いて厚さに階調をつけたレジストを形成してもよい。具体的には、ソース領域４１及びドレイン領域４２上と、チャネル領域４３上とで厚みが異なるレジストを形成してもよい。すなわち、ソース領域４１及びドレイン領域４２上ではレジストを厚くし、チャネル領域４３上ではレジストを薄くし、その他の領域にはレジストを形成しない。以上の工程により、図３に示すＴＦＴが完成する。 Further, in the third photolithography process, a resist with gradations may be formed using a multi-tone mask such as a halftone mask or a gray tone mask. Specifically, resists having different thicknesses on the source region 41 and the drain region 42 and on the channel region 43 may be formed. That is, the resist is thickened on the source region 41 and the drain region 42, the resist is thinned on the channel region 43, and no resist is formed in other regions. Through the above steps, the TFT shown in FIG. 3 is completed.
その後、プラズマＣＶＤ法を用いて、ソース電極７１及びドレイン電極７２上に全体を覆うようにパッシベーション膜を成膜する。パッシベーション膜としては、例えば、ＳｉＮ膜、ＳｉＯｘ膜、あるいはこれらの積層膜を用いる。そして、第四のフォトリソ工程およびエッチング工程を用いて、パッシベーション膜を所望のパターンに形成する。これにより、ドレイン電極７２上のパッシベーション膜を除去して、コンタクトホールを形成する。すなわち、コンタクトホールでは、ドレイン電極７２が露出する。 Thereafter, a passivation film is formed on the source electrode 71 and the drain electrode 72 by plasma CVD so as to cover the whole. As the passivation film, for example, a SiN film, a SiO x film, or a laminated film thereof is used. Then, a passivation film is formed in a desired pattern using the fourth photolithography process and the etching process. Thereby, the passivation film on the drain electrode 72 is removed, and a contact hole is formed. That is, the drain electrode 72 is exposed in the contact hole.
次に、パッシベーション膜上に、透明電極を形成するため、ＩＴＯやＩＺＯなどの透明性を有する導電膜を成膜する。そして、第五のフォトリソ工程により所望の形状にパターニングして透明電極を形成する。ここで、透明電極はコンタクトホールを介して、ドレイン電極７２と接続するようにパターニングされる。スイッチング素子用のＴＦＴ１０８の場合、透明電極である画素電極がコンタクトホールを介して、ドレイン電極７２と接続する。そして、ＴＦＴアレイ基板１００が完成する。 Next, a transparent conductive film such as ITO or IZO is formed on the passivation film to form a transparent electrode. Then, a transparent electrode is formed by patterning into a desired shape by the fifth photolithography process. Here, the transparent electrode is patterned so as to be connected to the drain electrode 72 through the contact hole. In the case of the TFT 108 for a switching element, a pixel electrode that is a transparent electrode is connected to the drain electrode 72 through a contact hole. Then, the TFT array substrate 100 is completed.
このように、本実施の形態によれば、非晶質半導体膜４００が選択的に結晶化される。そして、チャネル領域４３は、結晶粒が小さい結晶性半導体膜４０によって構成される。このため、大粒径結晶による特性バラツキを小さくできる。また、結晶性半導体膜４０にすることで従来のａ−ＴＦＴよりもオン電流が大きい、すなわち高電界移動度を有し、閾値電圧シフトが小さいＴＦＴを得ることができる。また、シリサイド層６１を形成することにより、ショットキー障壁高さを下げ、オーミック性が得られ、コンタクト抵抗を下げることができる。そして、より高い電界効果移動度が得られることができることから、ＴＦＴ特性と信頼性の高いＴＦＴを形成することができる。 Thus, according to the present embodiment, the amorphous semiconductor film 400 is selectively crystallized. The channel region 43 is constituted by the crystalline semiconductor film 40 with small crystal grains. For this reason, the characteristic variation by a large grain crystal can be made small. Further, by using the crystalline semiconductor film 40, a TFT having an on-current larger than that of a conventional a-TFT, that is, a high electric field mobility and a small threshold voltage shift can be obtained. Further, by forming the silicide layer 61, the height of the Schottky barrier can be lowered, ohmic characteristics can be obtained, and the contact resistance can be lowered. Since higher field effect mobility can be obtained, a TFT having high TFT characteristics and high reliability can be formed.
また、結晶性半導体膜及びシリサイド層を有するＴＦＴを形成する場合、一般的に、２回のレーザーアニール工程が必要である。具体的には、１回目のレーザーアニールにより、非晶質半導体膜を結晶化させてから、結晶性半導体膜上に高融点金属膜を形成して、２回目のレーザーアニールにより、シリサイド層を形成させる。なお、この場合、本実施の形態とは異なり、ソース領域、ドレイン領域、及びチャネル領域における結晶粒は同一の大きさを有する。 In addition, when a TFT having a crystalline semiconductor film and a silicide layer is formed, two laser annealing steps are generally required. Specifically, the amorphous semiconductor film is crystallized by the first laser annealing, and then the refractory metal film is formed on the crystalline semiconductor film, and the silicide layer is formed by the second laser annealing. Let Note that in this case, unlike in this embodiment, crystal grains in the source region, the drain region, and the channel region have the same size.
これに対して、本実施の形態では、１回のＥＬＡを施すことにより、結晶化とシリサイド層６１の形成とを同時に行うことができる。すなわち、余計な工程を必要とせず、生産性を向上させることができる。このように、本実施の形態では、生産性を向上させ、かつトランジスタ特性が良好な逆スタガ構造のＴＦＴを得ることができる。 In contrast, in the present embodiment, crystallization and formation of the silicide layer 61 can be performed simultaneously by performing ELA once. That is, it is possible to improve productivity without requiring an extra step. As described above, in this embodiment mode, it is possible to obtain a TFT having an inverted stagger structure with improved productivity and good transistor characteristics.
上記の製造方法では、ソース電極７１及びドレイン電極７２となる金属膜のエッチングと同時に、高融点金属膜６及びシリサイド層６１をエッチングする。このため、高融点金属膜６は、ソース電極７１及びドレイン電極７２のパターンからはみ出さないように形成される。これに限らず、この金属膜のエッチングと、高融点金属膜６及びシリサイド層６１のエッチングとを別々に行ってもよい。これにより、図７に示されるようなＴＦＴを形成することができる。図７は、ＴＦＴの第２の構成を示す断面図である。 In the above manufacturing method, the refractory metal film 6 and the silicide layer 61 are etched simultaneously with the etching of the metal film to be the source electrode 71 and the drain electrode 72. Therefore, the refractory metal film 6 is formed so as not to protrude from the pattern of the source electrode 71 and the drain electrode 72. However, the etching of the metal film and the etching of the refractory metal film 6 and the silicide layer 61 may be performed separately. Thereby, a TFT as shown in FIG. 7 can be formed. FIG. 7 is a cross-sectional view showing a second configuration of the TFT.
具体的には、ソース電極７１及びドレイン電極７２からチャネル領域４３側に向けて突出するように高融点金属膜６を形成することができる。また、チャネル領域４３とは反対側における、高融点金属膜６、シリサイド層６１、及び結晶性半導体膜４０の端面をソース電極７１及びドレイン電極７２によって覆うことができる。 Specifically, the refractory metal film 6 can be formed so as to protrude from the source electrode 71 and the drain electrode 72 toward the channel region 43 side. Further, the end surfaces of the refractory metal film 6, the silicide layer 61, and the crystalline semiconductor film 40 on the side opposite to the channel region 43 can be covered with the source electrode 71 and the drain electrode 72.
図７に示されたＴＦＴは、以下のような工程により形成される。なお、重複する説明は簡略化又は省略する。図４（ｄ）に示されるように、ＥＬＡを施した後、フォトリソ工程およびエッチング工程を用いて、高融点金属膜６、シリサイド層６１、及び結晶性半導体膜４０を所望のパターンに形成する。次に、ソース電極７１及びドレイン電極７２となる金属膜を成膜する。そして、フォトリソ工程およびエッチング工程を用いて、金属膜を所望のパターンに形成する。これにより、ソース電極７１及びドレイン電極７２が形成され、ＴＦＴが完成する。 The TFT shown in FIG. 7 is formed by the following process. Note that overlapping descriptions are simplified or omitted. As shown in FIG. 4D, after the ELA is performed, the refractory metal film 6, the silicide layer 61, and the crystalline semiconductor film 40 are formed in a desired pattern by using a photolithography process and an etching process. Next, a metal film to be the source electrode 71 and the drain electrode 72 is formed. Then, a metal film is formed in a desired pattern using a photolithography process and an etching process. Thereby, the source electrode 71 and the drain electrode 72 are formed, and the TFT is completed.
また、シリサイド層６１が形成されていればよく、図８に示されるように高融点金属膜６は途中で除去されてもよい。図８は、ＴＦＴの第３の構成を示す断面図である。具体的には、ＥＬＡを施し、シリサイド層６１を形成した後、高融点金属膜６を除去する。そして、ソース電極７１及びドレイン電極７２となる金属膜を成膜する。その後、ソース電極７１及びドレイン電極７２を形成することにより、図８に示す構成となる。 The silicide layer 61 may be formed, and the refractory metal film 6 may be removed in the middle as shown in FIG. FIG. 8 is a cross-sectional view showing a third configuration of the TFT. Specifically, after applying ELA and forming the silicide layer 61, the refractory metal film 6 is removed. Then, a metal film to be the source electrode 71 and the drain electrode 72 is formed. Thereafter, by forming the source electrode 71 and the drain electrode 72, the configuration shown in FIG. 8 is obtained.
言うまでもなく、ＴＦＴ特性を向上するために結晶性半導体膜４０の界面の結晶欠陥の回復処理や膜中の欠陥準位低減のための熱処理工程については説明を省略した。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Needless to say, in order to improve the TFT characteristics, the description of the crystal defect recovery process at the interface of the crystalline semiconductor film 40 and the heat treatment process for reducing the defect level in the film are omitted. Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.
１ 絶縁性基板、２ ゲート電極、３ ゲート絶縁膜、５ 絶縁膜、６ 高融点金属膜、
４０ 結晶性半導体膜、４１ ソース領域、４２ ドレイン領域、４３ チャネル領域、
６１ シリサイド層、７１ ソース電極、７２ ドレイン電極、８０ レジスト、
８１ 不純物、８２ レーザー光、１００ ＴＦＴアレイ基板、１０１ 表示領域、
１０２ 額縁領域、１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、
１０５ 画素、１０８ ＴＦＴ、１０９ 蓄積容量、１１０ ゲート配線、
１１１ ソース配線、１１２ 蓄積容量配線、１１３ ＴＦＴ、１１４ ＴＦＴ、
１１５ プリント基板、１１６ ＩＣチップ、４００ 非晶質半導体膜、
４１０ ソース領域、４２０ ドレイン領域、４３０ チャネル領域、
５００ 非晶質シリコン、５０１ 非晶質シリコン
1 insulating substrate, 2 gate electrode, 3 gate insulating film, 5 insulating film, 6 refractory metal film,
40 crystalline semiconductor film, 41 source region, 42 drain region, 43 channel region,
61 silicide layer, 71 source electrode, 72 drain electrode, 80 resist,
81 impurities, 82 laser light, 100 TFT array substrate, 101 display area,
102 frame region, 103 scanning signal driving circuit, 104 display signal driving circuit,
105 pixels, 108 TFT, 109 storage capacitor, 110 gate wiring,
111 source wiring, 112 storage capacitor wiring, 113 TFT, 114 TFT,
115 printed circuit board, 116 IC chip, 400 amorphous semiconductor film,
410 source region, 420 drain region, 430 channel region,
500 Amorphous silicon, 501 Amorphous silicon
Claims (4)
前記チャネル領域上に絶縁膜を形成する工程と、
前記絶縁膜及び前記非晶質半導体膜を覆い、前記ソース領域及び前記ドレイン領域に接するように光−熱変換膜として金属膜を成膜する工程と、
前記光−熱変換膜を介してレーザーアニールを施すことにより、前記非晶質半導体膜を前記チャネル領域が前記ソース領域及び前記ドレイン領域における結晶粒よりも小さい結晶粒により構成される結晶性半導体膜に変換し、前記ソース領域と前記光−熱変換膜との間及び前記ドレイン領域と前記光−熱変換膜との間にシリサイド層を形成する工程とを備える逆スタガ構造の薄膜トランジスタの製造方法。 Forming an amorphous semiconductor film to be a source region, a drain region, and a channel region;
Forming an insulating film on the channel region;
Forming a metal film as a light-to-heat conversion film so as to cover the insulating film and the amorphous semiconductor film and be in contact with the source region and the drain region;
By performing laser annealing through the light-heat conversion film, the amorphous semiconductor film is made of a crystalline semiconductor film in which the channel region is composed of crystal grains smaller than crystal grains in the source region and the drain region. And a step of forming a silicide layer between the source region and the light-heat conversion film and between the drain region and the light-heat conversion film.
前記非晶質半導体膜を成膜する工程では、前記酸化膜と前記非晶質半導体膜が接する請求項１乃至３のいずれか１項に記載の逆スタガ構造の薄膜トランジスタの製造方法。 Before the step of forming the amorphous semiconductor film, further comprising a step of forming a stacked film of a silicon nitride film and an oxide film having a thickness greater than that of the silicon nitride film,
Wherein in the step of forming an amorphous semiconductor film, the oxide film and the method for fabricating the thin film transistor of a reverse stagger structure according to any one of claims 1 to 3 amorphous semiconductor film is in contact.
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