JP5338490B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP5338490B2 JP5338490B2 JP2009135799A JP2009135799A JP5338490B2 JP 5338490 B2 JP5338490 B2 JP 5338490B2 JP 2009135799 A JP2009135799 A JP 2009135799A JP 2009135799 A JP2009135799 A JP 2009135799A JP 5338490 B2 JP5338490 B2 JP 5338490B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- outer edge
- groove
- manufacturing
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Weting (AREA)
Description
本発明は、外縁部を残して半導体ウエハの裏面の研削を行なう半導体装置の製造方法に関し、特に、半導体素子を製造する際の歩留まりを向上できる半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device that grinds the back surface of a semiconductor wafer while leaving an outer edge portion, and more particularly to a method for manufacturing a semiconductor device that can improve the yield when manufacturing semiconductor elements.
半導体ウエハの薄層化は、半導体素子の特性向上に不可欠の技術となっている。半導体ウエハの薄層化は、半導体ウエハの表面に半導体素子を形成した後に、半導体ウエハを裏面から研削して所望の厚さとする方法でおこなわれる。この方法において、半導体ウエハを単純に裏面から研削する場合には、半導体ウエハは機械的強度が低下して割れやすくなる。また、半導体ウエハの表面に形成した電極による層内の内部応力を原因として、半導体ウエハが反りやすくなる。この結果、例えば、直径6インチの半導体ウエハを100μm以下の厚さに薄層化した場合、割れや反りによる半導体ウエハの不良率が急激に増加してしまう。 The thinning of semiconductor wafers has become an indispensable technique for improving the characteristics of semiconductor elements. The semiconductor wafer is thinned by a method of forming a semiconductor element on the surface of the semiconductor wafer and then grinding the semiconductor wafer from the back surface to obtain a desired thickness. In this method, when the semiconductor wafer is simply ground from the back surface, the mechanical strength of the semiconductor wafer is reduced and the semiconductor wafer is easily cracked. Also, the semiconductor wafer is likely to warp due to internal stress in the layer due to the electrodes formed on the surface of the semiconductor wafer. As a result, for example, when a semiconductor wafer having a diameter of 6 inches is thinned to a thickness of 100 μm or less, the defect rate of the semiconductor wafer due to cracking or warping increases rapidly.
上述した割れや反りを原因として半導体ウエハの不良率が増加するのを防止する手段として、TAIKOプロセスと呼ばれる方法が知られている(例えば、特許文献1参照)。TAIKOプロセスでは、外縁部の数mmを残して半導体ウエハの裏面を研削して、半導体ウエハの外縁部の内側を薄層化し、外縁部の内側に凹部を形成する。TAIKOプロセスを適用すると、半導体ウエハの外縁部は研削されず、元の厚さを保持するので、半導体ウエハの機械的強度は低下しない。このため、半導体ウエハの割れや反りは低減する。 A method called a TAIKO process is known as means for preventing an increase in the defect rate of a semiconductor wafer due to the above-described cracks and warpage (see, for example, Patent Document 1). In the TAIKO process, the back surface of the semiconductor wafer is ground while leaving a few mm of the outer edge portion, the inside of the outer edge portion of the semiconductor wafer is thinned, and a recess is formed inside the outer edge portion. When the TAIKO process is applied, the outer edge portion of the semiconductor wafer is not ground and the original thickness is maintained, so that the mechanical strength of the semiconductor wafer is not lowered. For this reason, cracks and warpage of the semiconductor wafer are reduced.
TAIKOプロセスを適用して電力用半導体素子の製造する場合、半導体ウエハの裏面の外縁部の内側に凹部を形成した後に、凹部の底面に更に回路パターンを形成することがある。この場合、レジストをスピンコート法により凹部の底面に塗布し、凹部の底面にレジストパターンを形成する。そして、レジストをスピンコート法により凹部の底面に塗布する時、凹部の底面に塗布されたレジストが外縁部で堰き止められ、外縁部付近に溜まってしまう。この結果、凹部の外縁部付近では、レジスト膜が厚く形成される。これにより、レジストパターンを形成する時に、外縁部付近のレジスト膜において開口不良が発生する。このため、電力用半導体素子を製造する際の歩留まりが低下する。 When a power semiconductor device is manufactured by applying the TAIKO process, a circuit pattern may be further formed on the bottom surface of the recess after the recess is formed inside the outer edge of the back surface of the semiconductor wafer. In this case, a resist is applied to the bottom surface of the recess by spin coating, and a resist pattern is formed on the bottom surface of the recess. When the resist is applied to the bottom surface of the recess by spin coating, the resist applied to the bottom surface of the recess is blocked by the outer edge portion and collected near the outer edge portion. As a result, a thick resist film is formed in the vicinity of the outer edge of the recess. Thereby, when forming a resist pattern, an opening defect occurs in the resist film near the outer edge. For this reason, the yield at the time of manufacturing a power semiconductor device is lowered.
また、TAIKOプロセスにおいて、半導体ウエハの裏面を機械研削する場合には、機械研削で生じた破砕層を除去するために、凹部の底面をスピン式によりウェットエッチングすることがある。この場合、凹部の底面に滴下されたエッチング液が、外縁部で堰き止められ、外縁部付近に留まってしまう。この結果、凹部の外縁部付近では、半導体ウエハがエッチングされて薄くなる。これにより、半導体ウエハの表面に形成された半導体素子に耐圧不良が生じる。このため、半導体素子を製造する際の歩留まりが低下する。 In the TAIKO process, when the back surface of the semiconductor wafer is mechanically ground, the bottom surface of the recess may be wet-etched by a spin method in order to remove a crushed layer generated by the mechanical grinding. In this case, the etching solution dropped on the bottom surface of the recess is blocked by the outer edge portion and remains in the vicinity of the outer edge portion. As a result, the semiconductor wafer is etched and thinned near the outer edge of the recess. Thereby, a breakdown voltage defect occurs in the semiconductor element formed on the surface of the semiconductor wafer. For this reason, the yield at the time of manufacturing a semiconductor element falls.
本発明は、上述の課題を解決するためになされ、半導体素子を製造する際の歩留まりを向上できる半導体装置の製造方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device capable of improving the yield when manufacturing a semiconductor element.
第1の発明に係る半導体装置の製造方法は、半導体ウエハ表面に半導体素子を形成する工程と、前記半導体素子を形成した後に、外縁部を残して前記半導体ウエハ裏面を研削して前記外縁部の内側に凹部を形成する工程と、前記外縁部の一部を研削して前記外縁部の内側から外側に通じる溝部を形成する工程と、前記溝部を形成した後に、レジストをスピンコート法により前記凹部の底面に塗布する工程と、を備え、前記溝部として複数の溝部を形成し、前記半導体ウエハ外周の長さ及び前記複数の溝部の幅の合計値をそれぞれR1及びR2とした場合に、(R1−R2)/R1の値を0.2〜0.8の範囲にすることを特徴とするものである。 According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a semiconductor element on a surface of a semiconductor wafer; and grinding the back surface of the semiconductor wafer while leaving the outer edge portion after forming the semiconductor element. A step of forming a recess on the inner side, a step of grinding a part of the outer edge portion to form a groove portion that leads from the inner side to the outer side of the outer edge portion, and after forming the groove portion, the resist is formed by spin coating. A plurality of groove portions are formed as the groove portions, and the total length of the outer circumference of the semiconductor wafer and the width of the plurality of groove portions is R1 and R2, respectively. The value of -R2) / R1 is in the range of 0.2 to 0.8 .
第2の発明に係る半導体装置の製造方法は、半導体ウエハ表面に半導体素子を形成する工程と、前記半導体素子を形成した後に、外縁部を残して前記半導体ウエハ裏面を研削して前記外縁部の内側に凹部を形成する工程と、前記外縁部の一部を研削して前記外縁部の内側から外側に通じる溝部を形成する工程と、前記溝部を形成した後に、前記凹部の底面をスピン式によりウェットエッチングする工程と、を備え、前記溝部として複数の溝部を形成し、前記半導体ウエハ外周の長さ及び前記複数の溝部の幅の合計値をそれぞれR1及びR2とした場合に、(R1−R2)/R1の値を0.2〜0.8の範囲にすることを特徴とするものである。
According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: a step of forming a semiconductor element on a surface of a semiconductor wafer; and after forming the semiconductor element, the rear surface of the semiconductor wafer is ground to leave the outer edge portion. A step of forming a recess on the inside, a step of grinding a part of the outer edge to form a groove that leads from the inside to the outside of the outer edge, and after forming the groove, the bottom surface of the recess is formed by a spin method. Wet etching , forming a plurality of groove portions as the groove portions, and assuming that the total value of the length of the outer circumference of the semiconductor wafer and the width of the plurality of groove portions is R1 and R2, respectively (R1-R2 ) / R1 is in the range of 0.2 to 0.8 .
本発明により、半導体素子を製造する際の歩留まりを向上できる。 According to the present invention, the yield at the time of manufacturing a semiconductor element can be improved.
実施の形態1.
以下に、実施の形態1に係る電力用半導体装置を製造方法について説明する。この製造方法にはTAIKOプロセスを適用する。図1〜図7は、実施の形態1に係る電力用半導体装置の製造方法を示す工程図である。図1、図2、図5及び図7は、半導体ウエハの断面を示す断面工程図である。図3及び図4は、半導体ウエハの裏面を示す工程図である。図6は、半導体ウエハの裏面の溝部を示す工程図である。
A method for manufacturing the power semiconductor device according to the first embodiment will be described below. A TAIKO process is applied to this manufacturing method. 1 to 7 are process diagrams showing the method for manufacturing the power semiconductor device according to the first embodiment. 1, 2, 5, and 7 are cross-sectional process diagrams showing a cross section of a semiconductor wafer. 3 and 4 are process diagrams showing the back surface of the semiconductor wafer. FIG. 6 is a process diagram showing a groove on the back surface of the semiconductor wafer.
まず、図1に示すように、半導体ウエハ10の表面に、アルミ電極12を有する電力用半導体素子14を形成する。
First, as shown in FIG. 1, a
次に、図2に示すように、電力用半導体素子14を保護するために、半導体ウエハ10の表面を保護基板16に貼り付ける。この時点では、半導体ウエハ10は薄層化されておらず、その厚さは725μm程度である。
Next, as shown in FIG. 2, the surface of the
次に、図3に示すように、半導体ウエハ10の裏面の外縁部18にレジストパタン20を形成する。この時、外縁部18にはレジストパタン20が形成されてない隙間22を設けるようにする。
Next, as shown in FIG. 3, a resist
次に、半導体ウエハ10の裏面においてレジストパタン20が形成されていない部分をドライエッチングする。これにより、図4及び図5に示すように、幅が2mm程度の外縁部18を残して半導体ウエハ10の裏面を研削して、外縁部18の内側を薄層化し、外縁部18の内側に凹部24を形成する。
Next, dry etching is performed on a portion of the back surface of the
そして、外縁部18の隙間22も同時に研削して、外縁部18の内側から外側に通じる溝部26を形成する。溝部26を形成する時には、図6に示すように、外縁部18の凹部24側の角隅部28を丸める。
And the
次に、図7に示すように、凹部24の底面に更に回路パターンを形成するため、スピンコート法により、凹部24の底面にレジスト30を塗布する。
Next, as shown in FIG. 7, in order to form a circuit pattern on the bottom surface of the
実施の形態1の効果について比較例と比べながら説明する。図8及び図9は、比較例に係る電力用半導体装置の製造方法の要部を示す工程図である。図8は、半導体ウエハの裏面を示す工程図である。図9は、半導体ウエハの断面を示す断面工程図である。 The effects of the first embodiment will be described in comparison with a comparative example. 8 and 9 are process diagrams showing the main part of the method for manufacturing the power semiconductor device according to the comparative example. FIG. 8 is a process diagram showing the back surface of the semiconductor wafer. FIG. 9 is a sectional process diagram showing a section of the semiconductor wafer.
比較例では、図8に示すように、半導体ウエハ10の裏面を研削して外縁部18の内側に凹部24を形成する時に、外縁部18の内側から外側に通じる溝部26を形成しない。このため、図9に示すように、スピンコート法により、凹部24の底面にレジスト30を塗布する時、凹部24の外縁部18付近にレジスト30が溜まってしまう。これにより、凹部24の外縁部18付近では、レジスト膜が厚く形成され、開口不良が発生する。
In the comparative example, as shown in FIG. 8, when the
一方、実施の形態1では、半導体ウエハ10の裏面を研削する時に、外縁部18の内側から外側に通じる溝部26を形成する。このため、スピンコート法により凹部24の底面にレジスト30を塗布する時、余分なレジスト30が溝部26を介して半導体ウエハ10の外側に排出される。また、角隅部28を丸めるため、余分なレジスト30が溝部26を介して排出され易くなる。
On the other hand, in the first embodiment, when the back surface of the
このため、凹部24の外縁部18付近にレジスト30が溜まるのを防止できる。従って、凹部24の外縁部18付近に形成されるレジスト膜で開口不良が発生するのを防止し、電力用半導体素子14を製造する際の歩留まりを向上できる。
For this reason, it is possible to prevent the resist 30 from accumulating near the
実施の形態1の変形例について説明する。図10は、実施の形態1の変形例に係る半導体ウエハの裏面の溝部を示す工程図である。この変形例では、溝部26を形成する時に、角隅部28を丸める代わりに、半導体ウエハ10の裏面における外縁部18と溝部26の境界の方向であって外縁部18の外側から内側に向かうa方向と、レジストを塗付する時に溝部26が移動する方向とは反対のb方向の角度αを90度より大きくする。これにより、余分なレジスト30が溝部26を介して半導体ウエハ10の外側に排出され易くなる。このため、凹部24の外縁部18付近にレジスト30が溜まるのを防止し、歩留まりを向上できる。
A modification of the first embodiment will be described. FIG. 10 is a process diagram showing the groove on the back surface of the semiconductor wafer according to the modification of the first embodiment. In this modification, instead of rounding the
なお、実施の形態1では、角隅部28を丸めなくても、角度αを90度より大きくしなくても構わない。この場合にも、余分なレジスト30が溝部26を介して半導体ウエハ10の外側に排出されうる。このため、凹部24の外縁部18付近にレジスト30が溜まるのを防止し、歩留まりを向上できる。
In the first embodiment, the angle α may not be larger than 90 degrees without rounding the
また、ドライエッチングを適用して凹部24及び溝部26を形成したが、ウエットエッチングを適用してもよい。ウエットエッチングを適用する場合には、レジストパタンをマスクにして弗硝酸でエッチングしてもよいし、酸化膜をマスクとして水酸化カリウムでエッチングしてもよい。あるいは、エッチングポットに設けられたシールパッキンをマスクにしてエッチングしてもよい。また、ドライエッチングやウエットエッチングではなく、機械研削を適用して凹部24及び溝部26を形成してもよい。いずれの方法を取っても、同様の効果が得られる。
Moreover, although the recessed
実施の形態2.
以下に、実施の形態2に係る半導体装置の製造方法について説明する。この製造方法にはTAIKOプロセスを適用する。図11〜図16は、実施の形態2に係る半導体装置の製造方法を示す工程図である。図11、図12、図14及び図16は、半導体ウエハの断面を示す断面工程図である。図13は、半導体ウエハの裏面を示す工程図である。図15は、半導体ウエハの裏面の溝部を示す工程図である。
A method for manufacturing the semiconductor device according to the second embodiment will be described below. A TAIKO process is applied to this manufacturing method. 11 to 16 are process diagrams showing the method for manufacturing the semiconductor device according to the second embodiment. 11, FIG. 12, FIG. 14 and FIG. 16 are cross-sectional process diagrams showing a cross section of a semiconductor wafer. FIG. 13 is a process diagram showing the back surface of the semiconductor wafer. FIG. 15 is a process diagram showing a groove on the back surface of the semiconductor wafer.
まず、図11に示すように、半導体ウエハ10の表面に、アルミ電極12を有する半導体素子32を形成する。
First, as shown in FIG. 11, the
次に、図12に示すように、半導体素子32を保護するために、半導体ウエハ10表面を保護基板16に貼り付ける。
Next, as shown in FIG. 12, the surface of the
次に、図13及び図14に示すように、幅が2mm程度の外縁部18を残して半導体ウエハ10の裏面を機械研削して、半導体ウエハ10の外縁部18の内側を薄層化し、外縁部18の内側に凹部24を形成する。
Next, as shown in FIGS. 13 and 14, the back surface of the
そして、外縁部18の一部も同時に機械研削して、外縁部18の内側から外側に通じる溝部26を形成する。この時、図15に示すように、外縁部18の凹部24側の角隅部28を丸める。
A part of the
次に、図16に示すように、機械研削によって生じた破砕層を除去するために、凹部24の底面を、エッチング液34を用いてスピン式によりウェットエッチングする。
Next, as shown in FIG. 16, in order to remove the crushed layer generated by the mechanical grinding, the bottom surface of the
実施の形態2の効果について説明する。半導体ウエハ10の裏面を機械研削する時に、外縁部18の内側から外側に通じる溝部26を形成する。このため、凹部24の底面をスピン式によりウェットエッチングする時、余分なエッチング液34が溝部26を介して半導体ウエハ10の外側に排出される。また、外縁部18の凹部24側の角隅部28を丸めるため、余分なエッチング液34は排出され易くなる。
The effect of the second embodiment will be described. When the back surface of the
このため、凹部24の底面の外縁部18付近にエッチング液34が溜まり、凹部24の底面の外縁部18付近が必要以上に研削されるのを防止できる。従って、半導体素子32に耐圧不良が生じるのを防止し、半導体素子32を製造する際の歩留まりを向上できる。
For this reason, it is possible to prevent the
実施の形態2の変形例について説明する。図17は、実施の形態2の変形例に係る半導体ウエハの裏面の溝部を示す工程図である。この変形例では、溝部26を形成する時に、角隅部28を丸める代わりに、半導体ウエハ10の裏面における外縁部18と溝部26の境界の方向であって外縁部18の外側から内側に向かうa方向と、凹部24の底面をウェットエッチングする時に溝部26が移動する方向とは反対のb方向の角度αを90度より大きくする。これにより、余分なエッチング液34が溝部26を介して半導体ウエハ10の外側に排出され易くなる。このため、凹部24の外縁部18付近にエッチング液34が溜まるのを効果的に防止し、歩留まりを向上できる。
A modification of the second embodiment will be described. FIG. 17 is a process diagram showing a groove on the back surface of the semiconductor wafer according to a modification of the second embodiment. In this modification, instead of rounding the
実施の形態3.
以下に、実施の形態3に係る電力用半導体装置の製造方法について実施の形態1とは異なる点のみを説明する。実施の形態3では、半導体ウエハ10として直径が6インチのものを用いる。そして、外縁部18の内側に凹部24を形成する時に、凹部24における半導体ウエハ10の厚さを80μmにする。
Only the differences from the first embodiment of the method for manufacturing a power semiconductor device according to the third embodiment will be described below. In the third embodiment, the
図18は、実施の形態3に係る半導体ウエハの厚さと反り量の関係を表すグラフである。直径が6インチの半導体ウエハ10では、厚みが130μm以下になると、反り量が急激に増大し、反りを原因とする割れが発生し易くなる。実施の形態3では、凹部24における半導体ウエハ10の厚さを80μmにしている。このため、実施の形態1と比較して、より効果的に半導体ウエハ10の反りを防止しながら、凹部24の外縁部18付近にレジスト30が溜まるのを防止し、歩留まりを向上できる。
FIG. 18 is a graph showing the relationship between the thickness of the semiconductor wafer and the warpage amount according to the third embodiment. In the
なお、実施の形態3では、凹部24における半導体ウエハ10の厚さを80μmにしなくても、130μm以下であれば、同様の効果が得られる。
In the third embodiment, even if the thickness of the
実施の形態4.
以下に、実施の形態4に係る電力用半導体装置の製造方法について実施の形態1とは異なる点のみを説明する。図19は、実施の形態4に係る半導体ウエハの裏面の溝部を示す平面図である。実施の形態4では、半導体ウエハ10として直径が6インチのものを用いる。そして、溝部26を形成する時に、溝部26の半導体ウエハ10外周方向の幅W1を9mmにする。
Only the points of the method for manufacturing the power semiconductor device according to the fourth embodiment that are different from the first embodiment will be described below. FIG. 19 is a plan view showing a groove on the back surface of the semiconductor wafer according to the fourth embodiment. In the fourth embodiment, a
図20は、実施の形態4に係る半導体ウエハの溝部の幅W1と反り量の関係を表すグラフである。図21は、実施の形態4に係る半導体ウエハの溝部の幅W1と凹部の外縁部付近のレジスト膜の厚さの関係を表すグラフである。図20には、外縁部18に溝部26が設けられていない時の反り量に対する相対値が示されている。図21には、裏面00の全体が研削されて外縁部18が設けられていない時のレジスト膜の厚さに対する相対値が示されている。図20に示すように、溝部26の幅W1が10mmより大きくなると、反り量は増加する。また、図21に示すように、溝部26の幅W1が1mmより小さくなると、レジスト膜の厚さは増加する。
FIG. 20 is a graph showing the relationship between the width W1 of the groove of the semiconductor wafer according to the fourth embodiment and the amount of warpage. FIG. 21 is a graph showing the relationship between the width W1 of the groove of the semiconductor wafer according to the fourth embodiment and the thickness of the resist film near the outer edge of the recess. FIG. 20 shows a relative value with respect to the warping amount when the
実施の形態4では、溝部26の幅W1を9mmにしている。このため、外縁部18に溝部26が設けられていない時と比較して反り量は増加せず、外縁部18が設けられていない時と比較してレジスト膜の厚さは増加しない。つまり、半導体ウエハ10の反りを実施の形態1よりも効果的に防止するともに、凹部24の外縁部18付近にレジストが溜まるのを防止し、歩留まりを向上できる。
In the fourth embodiment, the width W1 of the
なお、実施の形態4では、溝部26の半導体ウエハ10外周方向の幅W1を9mmにしなくても、1mm〜10mmの範囲にすれば、同様の効果が得られる。
In the fourth embodiment, even if the width W1 of the
実施の形態5.
以下に、実施の形態5に係る電力用半導体装置の製造方法について実施の形態4とは異なる点を説明する。図22は、実施の形態5に係る半導体ウエハの裏面を示す工程図である。実施の形態5では、実施の形態4と同様に、半導体ウエハ10として直径が6インチのものを用い、溝部26の半導体ウエハ10外周方向の幅W1を9mmにする。そして、溝部26として15個の溝部26を形成する。これにより、半導体ウエハ10の外周の長さ及び15個の溝部26の幅W1の合計値をそれぞれR1及びR2とした場合に、(R1−R2)/R1の値を、0.718とする。
Embodiment 5 FIG.
In the following, the method of manufacturing the power semiconductor device according to the fifth embodiment will be described while referring to differences from the fourth embodiment. FIG. 22 is a process diagram showing the back surface of the semiconductor wafer according to the fifth embodiment. In the fifth embodiment, similar to the fourth embodiment, the
図23は、実施の形態5に係る半導体ウエハの(R1−R2)/R1の値と反り量の関係を表すグラフである。図24は、実施の形態5に係る半導体ウエハの(R1−R2)/R1の値と凹部の外縁部付近のレジスト膜の厚さの関係を表すグラフである。図23には、外縁部18に溝部26が設けられていない時の反り量に対する相対値が示されている。図24には、半導体ウエハ10の裏面の全体が研削されて外縁部18が設けられていない時のレジスト膜の厚さに対する相対値が示されている。図23に示すように、(R1−R2)/R1の値が0.2より小さくなると、反り量は急激に増加する。また、図24に示すように、(R1−R2)/R1の値が0.8より大きくなると、外縁部18付近のレジスト膜の厚さは急激に増加する。
FIG. 23 is a graph showing the relationship between the value of (R1-R2) / R1 and the amount of warpage of the semiconductor wafer according to the fifth embodiment. FIG. 24 is a graph showing the relationship between the value of (R1-R2) / R1 of the semiconductor wafer according to the fifth embodiment and the thickness of the resist film near the outer edge of the recess. FIG. 23 shows a relative value with respect to the warp amount when the
実施の形態5では、幅W1を9mmにした溝部26を15個形成し、(R1−R2)/R1の値を0.718とした。このため、外縁部18に溝部26が設けられていない時と比較して反り量はそれほど増加せず、外縁部18が設けられていない時と比較してレジスト膜の厚さはそれほど増加しない。つまり、半導体ウエハ10の反りを実施の形態4よりも効果的に防止するともに、凹部24の外縁部18付近にレジストが溜まるのを防止し、歩留まりを向上できる。
In the fifth embodiment, 15
なお、実施の形態5では、(R1−R2)/R1の値を0.718にしなくても、0.2〜0.8の範囲にすれば、同様の効果が得られる。 In the fifth embodiment, even if the value of (R1-R2) / R1 is not set to 0.718, the same effect can be obtained by setting the value within the range of 0.2 to 0.8.
実施の形態6.
以下に、実施の形態6に係る半導体装置の製造方法について実施の形態1とは異なる点を説明する。図25は、実施の形態6に係る半導体ウエハの裏面を示す工程図である。実施の形態6では、半導体ウエハ10の裏面を研削して凹部24を形成する前に、半導体ウエハ10の表面から裏面まで切り抜いたノッチ領域36を形成する。そして、ノッチ領域36に溝部26を形成するため、半導体ウエハ10をキャリア保管容器内やプロセス装置内で搬送する場合に、薄層化された溝部26が接触するのを防止できる。このため、半導体ウエハ10が割れるのを防止し、歩留まりを向上できる。
In the following, the method of manufacturing a semiconductor device according to the sixth embodiment will be described while referring to differences from the first embodiment. FIG. 25 is a process diagram showing the back surface of the semiconductor wafer according to the sixth embodiment. In the sixth embodiment, the
実施の形態6の変形例を説明する。図26は、実施の形態6の変形例に係る半導体ウエハの裏面を示す工程図である。この変形例では、ノッチ領域36とは別に、半導体ウエハ10の表面から裏面まで切り抜いた切抜き領域38を形成し、溝部26を切抜き領域38にも形成する。このため、凹部24の底面にレジスト30を塗布する時、余分なレジスト30が複数の溝部26を介して半導体ウエハ10の外側に排出される。従って、実施の形態6よりも効果的にレジスト30が溜まるのを防止して歩留まりを向上するとともに、半導体ウエハ10が割れるのを防止できる。
A modification of the sixth embodiment will be described. FIG. 26 is a process diagram showing the back surface of the semiconductor wafer according to the modification of the sixth embodiment. In this modification, a
10 半導体ウエハ
14 電力用半導体素子
18 外縁部
24 凹部
26 溝部
28 角隅部
30 レジスト
32 半導体素子
34 エッチング液
36 ノッチ領域
DESCRIPTION OF
Claims (7)
前記半導体素子を形成した後に、外縁部を残して前記半導体ウエハ裏面を研削して前記外縁部の内側に凹部を形成する工程と、
前記外縁部の一部を研削して前記外縁部の内側から外側に通じる溝部を形成する工程と、
前記溝部を形成した後に、レジストをスピンコート法により前記凹部の底面に塗布する工程と、を備え、
前記溝部として複数の溝部を形成し、前記半導体ウエハ外周の長さ及び前記複数の溝部の幅の合計値をそれぞれR1及びR2とした場合に、(R1−R2)/R1の値を0.2〜0.8の範囲にすることを特徴とする半導体装置の製造方法。 Forming a semiconductor element on the surface of the semiconductor wafer;
After forming the semiconductor element, the step of grinding the back surface of the semiconductor wafer leaving an outer edge portion to form a recess inside the outer edge portion;
Grinding a part of the outer edge to form a groove that leads from the inside to the outside of the outer edge; and
After forming the groove, applying a resist to the bottom surface of the recess by spin coating ,
When a plurality of groove portions are formed as the groove portions, and the total value of the length of the outer circumference of the semiconductor wafer and the width of the plurality of groove portions is R1 and R2, respectively, the value of (R1-R2) / R1 is 0.2. A method for manufacturing a semiconductor device, characterized in that the range is in the range of -0.8 .
前記半導体素子を形成した後に、外縁部を残して前記半導体ウエハ裏面を研削して前記外縁部の内側に凹部を形成する工程と、
前記外縁部の一部を研削して前記外縁部の内側から外側に通じる溝部を形成する工程と、
前記溝部を形成した後に、前記凹部の底面をスピン式によりウェットエッチングする工程と、を備え、
前記溝部として複数の溝部を形成し、前記半導体ウエハ外周の長さ及び前記複数の溝部の幅の合計値をそれぞれR1及びR2とした場合に、(R1−R2)/R1の値を0.2〜0.8の範囲にすることを特徴とする半導体装置の製造方法。 Forming a semiconductor element on the surface of the semiconductor wafer;
After forming the semiconductor element, the step of grinding the back surface of the semiconductor wafer leaving an outer edge portion to form a recess inside the outer edge portion;
Grinding a part of the outer edge to form a groove that leads from the inside to the outside of the outer edge; and
A step of performing wet etching on the bottom surface of the concave portion by a spin method after forming the groove portion , and
When a plurality of groove portions are formed as the groove portions, and the total value of the length of the outer circumference of the semiconductor wafer and the width of the plurality of groove portions is R1 and R2, respectively, the value of (R1-R2) / R1 is 0.2. A method for manufacturing a semiconductor device, characterized in that the range is in the range of -0.8 .
前記溝部を形成する時に、前記溝部の前記半導体ウエハ外周方向の幅を1mm〜10mmの範囲にすることを特徴とする請求項1に記載の半導体装置の製造方法。 The semiconductor wafer has a diameter of 6 inches;
2. The method of manufacturing a semiconductor device according to claim 1, wherein when the groove portion is formed, a width of the groove portion in the outer peripheral direction of the semiconductor wafer is in a range of 1 mm to 10 mm.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009135799A JP5338490B2 (en) | 2009-06-05 | 2009-06-05 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009135799A JP5338490B2 (en) | 2009-06-05 | 2009-06-05 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010283185A JP2010283185A (en) | 2010-12-16 |
JP5338490B2 true JP5338490B2 (en) | 2013-11-13 |
Family
ID=43539669
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009135799A Active JP5338490B2 (en) | 2009-06-05 | 2009-06-05 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5338490B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012253304A (en) | 2011-06-07 | 2012-12-20 | Toshiba Corp | Method of manufacturing nitride semiconductor light-emitting element |
JP2013012690A (en) | 2011-06-30 | 2013-01-17 | Toshiba Corp | Processing method and processing device of semiconductor wafer, and semiconductor wafer |
WO2013172140A1 (en) * | 2012-05-18 | 2013-11-21 | 富士電機株式会社 | Semiconductor device |
DE112015006676T5 (en) * | 2015-07-08 | 2018-03-15 | Mitsubishi Electric Corporation | One stage wafer and method of making a one step wafer |
CN111799152B (en) * | 2020-07-20 | 2024-05-28 | 绍兴同芯成集成电路有限公司 | Wafer double-sided metal process |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004281551A (en) * | 2003-03-13 | 2004-10-07 | Toshiba Corp | Semiconductor substrate, its manufacturing method, semiconductor device, its manufacturing method, and semiconductor package |
JP4816278B2 (en) * | 2006-06-15 | 2011-11-16 | 富士電機株式会社 | Manufacturing method of semiconductor device |
-
2009
- 2009-06-05 JP JP2009135799A patent/JP5338490B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010283185A (en) | 2010-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5338490B2 (en) | Manufacturing method of semiconductor device | |
JP2005123425A (en) | Semiconductor substrate manufacturing method, semiconductor substrate and method for manufacturing semiconductor device | |
JP2006229113A (en) | Semiconductor device and its fabrication process | |
JP5796412B2 (en) | Manufacturing method of semiconductor device | |
JP6510393B2 (en) | Semiconductor device manufacturing method | |
JP2017123458A (en) | Semiconductor wafer, semiconductor structure, and method of manufacturing the semiconductor wafer | |
JP2017054861A (en) | Method of manufacturing semiconductor device | |
TW201523721A (en) | Semiconductor element manufacturing method and semiconductor element | |
US20060073676A1 (en) | Pre-process before cutting a wafer and method of cutting a wafer | |
JP5471064B2 (en) | Manufacturing method of semiconductor device | |
CN105321928A (en) | Method for forming semiconductor structure and interconnect structure | |
US8273662B2 (en) | Method for manufacturing a semiconductor device | |
JP5638218B2 (en) | Semiconductor device and manufacturing method thereof | |
US8304899B2 (en) | Element wafer and method for manufacturing the same | |
JP2007208074A (en) | Method of manufacturing semiconductor device | |
CN107251201A (en) | The manufacture method of semiconductor device | |
KR20110099320A (en) | A test method on the support substrate of a substrate of "the semiconductor on insulator" type | |
KR102019658B1 (en) | Soi wafer manufacturing method | |
JP6591240B2 (en) | Device manufacturing method | |
TWI527104B (en) | Semiconductor device and manufacturing method therefor | |
CN104576325A (en) | Method for manufacturing silicon carbide SBD device and front protecting method of device | |
JP6245376B2 (en) | Manufacturing method of semiconductor device | |
US20220319835A1 (en) | Lamination wafers and method of producing bonded wafers using the same | |
JP7331370B2 (en) | Semiconductor device manufacturing method | |
CN106670957A (en) | Method for polishing ultrathin silicon ring |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110518 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130514 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130516 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130722 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5338490 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |