JP5337039B2 - 静電センサ - Google Patents

Description

本発明は、静電容量の容量変化を使用した静電センサに関する。

近年のコンピュータや携帯電話端末、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）などの電子機器は、指で圧力を加えることによって電子機器を操作するための入力装置を備えるものが主流となっている。こうした入力装置としては、ジョイスティック、タッチパッドなどが知られている。

こうした入力装置は、対向して設けられた２枚の電極が、押圧されることにより電極間距離が変化し、静電容量が変化することを利用して、ユーザからの入力を検知、解析する。たとえば、特許文献１にはこうした静電容量の変化を利用した入力装置が開示されている。

特開２００１−３２５８５８号公報

本発明はこうした状況においてなされたものであり、そのある態様の例示的な目的のひとつは、静電容量変化を検出し、各種信号処理を行う技術の提供にある。

本発明のある態様は、静電センサに関する。この静電センサは、複数のスイッチと、各スイッチに割り当てられた複数のセンサ容量と、複数のセンサ容量の容量値にもとづき、複数のスイッチそれぞれのオン、オフを判定する制御回路と、を備える。複数のセンサ容量はそれぞれ、複数のチャンネルのいずれかに割り当てられている。制御回路は、各チャンネルに割り当てられたセンサ容量の合成容量を検出する容量検出部と、容量検出部により検出されたチャンネルごとの合成容量を所定のしきい値と比較し、チャンネルごとの２値デジタル信号に変換する比較部と、比較部から出力されるチャンネルごとの２値デジタル信号をデコードし、各スイッチのオン、オフを判定するデコーダと、を含む。

この態様によると、あるスイッチのオンオフの判定を、複数のセンサ容量の押圧状態にもとづいて判定するため、スイッチのオン、オフの誤検出を防止できる。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、スイッチのオン、オフの誤検出を防止できる。

第１の実施の形態に係る静電センサの構成を示すブロック図である。 図１の制御回路の端子表を示す図である。 図１の制御回路のピン配置図である。 各モードのジェスチャの検出条件のテーブルを示す図である。 データ補正演算部の構成を示すブロック図である。 図６（ａ）、（ｂ）は、データ補正演算部の動作を示す図である。 図１の制御回路のレジスタマップを示す図である。 第２の実施の形態に係る制御回路のデータ補正演算部の構成を示すブロック図である。 図９（ａ）、（ｂ）は、分割センサ容量の配置および分割センサ容量によるしきい値判定の様子を示す図である。 図１０（ａ）〜（ｄ）は、同時押し判定回路による判定処理を示す図である。

符号の説明

１０…第１電圧印加部、１２…第２電圧印加部、１４…第１サンプルホールド回路、１６…第２サンプルホールド回路、２０…増幅部、２２…処理部、３０…可変容量素子、３２…参照キャパシタ、３００…キャパシタ対、５０…カバー、１００…容量電圧変換回路、１０２…第１検出端子、１０４…第２検出端子、１０６…出力端子、１１０…ＤＳＰ、２００…制御回路、２０２…容量検出部、２０４…Ａ／Ｄコンバータ、２０６…データ補正演算部、２０８…変換シーケンス制御部、２１０…データレジスタ、２１２…インタフェース部、２１４…パワーマネージメント部、２１６…クロック生成部、２１８…リセット信号生成部、２３０…ノイズフィルタ、２３２…チャタリングキャンセル部、２４０…データ更新部、２４２…チャタリング防止部、２４４…四分割デコーダ、２４６…同時押し判定回路、２２０…入力装置、２３０…操作ボタン、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、ＳＷ４…第４スイッチ、ＳＷ５…第５スイッチ、Ｓ

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図１は、第１の実施の形態に係る静電センサ３００の構成を示すブロック図である。静電センサ３００は、複数の可変容量（以下、センサ容量という）Ｃ０〜Ｃ７と、制御回路２００と、を備える。

センサ容量Ｃはそれぞれ対向して設けられた２つの電極を含み、外部からの押圧によって２つの電極間距離が変化することにより容量値が変化する。制御回路２００は、静電容量Ｃ０〜Ｃ７の容量値を測定し、その値にもとづいて各電極対の押圧状態を識別し、必要に応じた信号処理を施して外部へと押圧状態に関する情報を出力する。

以下の実施の形態では、８チャンネルのセンサ入力を備える制御回路２００について説明するが、１６チャンネル、あるいはその他のチャンネル数にも本発明は適用可能である。

制御回路２００は、入出力端子として１番ピンＰ１〜１６番ピンＰ１６を備え、その内部に容量検出部２０２、Ａ／Ｄコンバータ２０４、データ補正演算部２０６、変換シーケンス制御部２０８、データレジスタ２１０、インタフェース部２１２、パワーマネージメント部２１４、クロック生成部２１６、リセット信号生成部２１８を備える。

図２は、図１の制御回路２００の端子表を示す図である。図３は、図１の制御回路２００のピン配置図である。

図１を参照する。１５番ピンＰ１５には制御回路２００のアナログ回路ブロックの電源電圧ＡＶＤＤが、１６番ピンＰ１６には、制御回路２００のデジタル回路ブロックの電源電圧ＤＶＤＤが供給される。７番ピンは接地電圧ＧＮＤに接続される。

１番ピンＰ１、２番ピンＰ２には、図１に図示されない外部プロセッサが接続される。インタフェース部２１２は、外部プロセッサ（ホストプロセッサともいう）との間でＩ^２Ｃ（Inter IC）バスを介してシリアルデータ通信を行うために設けられる。１番ピンＰ１を介してシリアルデータＳＤＡが送受信され、２番ピンＰ２には、シリアルデータ伝送の同期クロックＳＣＬが入力される。

パワーマネージメント部２１４は、制御回路２００の電源管理を行うブロックである。パワーマネージメント部２１４は、制御回路２００の動作モードを示すデータＩＮＴを３番ピンＰ３から外部へと出力する。このデータＩＮＴは、ホストプロセッサに対する起動信号として、容量変化の検出（ウェイクアップ）を知らせる割込信号ＩＮＴとしても機能する。一定期間容量変化が検出されないと、パワーマネージメント部２１４は、間欠駆動を行うアイドルモードに自動的に遷移する。

パワーマネージメントによって、以下のモードが切り替えされる。
１． ノーマルモード
通常の動作状態である。動作状態ピンＩＮＴはローレベル（Ｌ）に設定される。

２． アイドルモード
間欠動作する状態である。ノーマルモードにおいて未操作（指未検出）状態が一定時間経過すると、センサオフセットキャリブレーションを実行した後、遷移する。アイドルモードにおいてユーザによる操作（指）を検出すると、ノーマルモードに復帰する。間欠動作を無効に設定した場合、ノーマルモードと同じように検出工程を常時行う。動作状態ピンＩＮＴはハイレベル（Ｈ）に設定される。

３． シャットダウンモード
すべてのアナログ回路、ロジック回路が完全に停止した状態である。ＳＤＮ端子をローレベル（Ｌ）にすることで移行する。シャットダウンモードにおいてＳＤＮ端子をハイレベル（Ｈ）にすると、ノーマルモードに復帰する。

４． キャリブレーションモード
基準容量Ｃｒｅｆと、各チャンネルの容量Ｃｉの容量差を検出し、オフセット調整を自動的に実行するモードである。

動作状態ピンＩＮＴは、いずれのセンサにも押圧が検出されないとアイドルモードとなり、ハイレベルとなる。アイドルモードでは、ホストプロセッサが制御回路２００にアクセスする必要がないため、このピンＩＮＴの状態をすれば、ホストプロセッサを好適に休止することができる。

リセット信号生成部２１８には、４番ピンＰ４を介して、外部からのシャットダウン信号ＳＤＮが入力される。リセット信号生成部２１８はシャットダウン信号ＳＤＮにもとづいて制御回路２００の動作を初期化する。

クロック生成部２１６は、内蔵するＣＲ発振器からのクロックをシステムクロックとし、制御回路２００のその他のブロックへと供給する。

５番ピンには、基準容量Ｃｒｅｆが接続される。この基準容量Ｃｒｅｆの容量値は、ユーザの入力操作とは無関係に一定に保たれている。６番ピンＰ６、８番ピンＰ８〜１４番ピンＰ１４にはそれぞれ、センサ容量Ｃ０〜Ｃ７が接続される。つまりセンサ入力ＳＩＮ０〜ＳＩＮ７として機能する。

なお、チャンネル１、３、５、７に対応する８番ピンＰ８、１０番ピンＰ１０、１２番ピンＰ１２、１４番ピンＰ１４は、センサ容量を接続する代わりに、ＬＥＤ（Light Emitting Diode）が接続可能となっている。ＬＥＤを接続する場合、８番ピンＰ８、１０番ピンＰ１０、１２番ピンＰ１２、１４番ピンＰ１４はそれぞれ、ＬＥＤ制御出力ＬＥＤ０、ＬＥＤ１、ＬＥＤ２、ＬＥＤ３と呼ばれる。ＬＥＤが接続された場合、制御回路２００に内蔵される図示しないＬＥＤドライバがアクティブとなり輝度が制御される。また、ＬＥＤが接続されるチャンネルについてはセンサ容量の監視が無効化される。

容量検出部２０２は、変換対象となるセンサ容量Ｃ０〜Ｃ７のいずれかを選択するインタフェース回路と、選択されたセンサ容量Ｃｉ（ｉ＝０〜７）の容量値を電圧に変換する容量電圧変換（Ｃ／Ｖ変換）を行うＣ／Ｖ変換回路と、を備える。たとえばＣ／Ｖ変換回路は、各センサ容量Ｃｉと基準容量Ｃｒｅｆとの容量差を電圧に変換して検出する。Ｃ／Ｖ変換回路としては、本出願人が提案する技術（特開２００６−２５３７６４号公報）を好適に利用できる。容量検出部２０２は、複数のセンサ容量Ｃ０〜Ｃ７を時分割的に選択し、各容量値に応じた電圧をシーケンシャルに出力する。

なお、容量検出部２０２は、その内部に複数のＣ／Ｖ変換回路を備えてもよい。この場合、複数のセンサ容量の容量値に応じた電圧が、パラレルに出力される。

Ａ／Ｄコンバータ２０４は、容量検出部２０２によって電圧に変換されたセンサ容量Ｃｉの容量値をデジタル値に変換する。Ａ／Ｄコンバータ２０４はアナログ電源電圧ＡＶＤＤを基準として１０ビットの分解能を有している。

変換シーケンス制御部２０８は、容量検出部２０２のインタフェース回路によるセンサ容量Ｃｉの選択処理とＡ／Ｄコンバータ２０４による容量値に応じた電圧のＡ／Ｄ変換処理それぞれのタイミング生成を行う。

データ補正演算部２０６は、Ｃ／Ｖ変換、Ａ／Ｄ変換された各センサ容量Ｃｉの容量値に応じたデータ（以下、検出データＤｉという）を必要に応じて補正し、しきい値比較、ジェスチャ検出など、各アプリケーションに応じた処理を行って、所定のデータフォーマットに変換する。

データレジスタ２１０には、データ補正演算部２０６により生成されたセンサ容量Ｃｉごとのデータが保持される。また、データレジスタ２１０には、制御回路２００の動作を制御するための制御データなども保持される。

以上が制御回路２００の全体構成である。次に、データ補正演算部２０６によるジェスチャ検出機能について説明する。
ジェスチャ検出機能とは、所定のボタンが、所定の順番でオンしたことを検出する機能である。具体的には、制御回路２００は、以下のジェスチャ検出のために、最大でチャンネル０、２、４、６の４つのセンサ入力ＳＩＮ０、ＳＩＮ２、ＳＩＮ４、ＳＩＮ６を割り当て可能である。ジェスチャ検出に割り当てるセンサは、個別のレジスタ（後述するＥＮ）によって設定される。

ジェスチャ検出は、全検出モードと冗長モードが切り換え可能となっている。全検出モードとは、４つのチャンネルのセンサがすべて順序正しく押された場合のみを検出するモードである。冗長モードとは、４つのチャンネルのうち、いずれか一つがスキップして押された場合も、ジェスチャとして検出するモードである。各モードに対して、順方向（ＤＩＲ＿Ａ）で押された場合と逆方向（ＤＩＲ＿Ｂ）で押された場合の２パターンを検出できる。

図４は、各モードのジェスチャの検出条件のテーブルを示す図である。図４の条件は、４チャンネルＳＩＮ０、ＳＩＮ２、ＳＩＮ４、ＳＩＮ６がすべて検出対象の場合を示しており、いずれかのチャンネルが不使用の場合、そのチャンネルの条件は冗長となるから無視すればよい。

図５は、データ補正演算部２０６の構成を示すブロック図である。図６（ａ）、（ｂ）は、データ補正演算部２０６の動作を示す図である。データ補正演算部２０６は、ノイズフィルタ２３０およびチャタリングキャンセル部２３２を備える。

ノイズフィルタ２３０は、Ａ／Ｄコンバータ２０４から各センサ容量Ｃｉの容量値を示す８ビットのデータＤＩＮを受ける。ノイズフィルタ２３０は、現在の時刻ｔ_ｉの出力値ＤＯＵＴ_ｊと、前回の時刻ｔ_ｉ−１出力値ＤＯＵＴ_ｊ−１の差を、所定幅Δにクランプする。
つまり、
ａｂｓ（ＤＩＮ_ｊ−ＤＯＵＴ_ｊー１）＜Δのとき、
ＤＯＵＴ_ｊ＝ＤＩＮ
となり、
ａｂｓ（ＤＩＮ_ｊ−ＤＯＵＴ_ｊー１）＞Δのとき、
ＤＯＵＴ_ｊ＝ＤＯＵＴ_ｊー１±Δ
となる。

図６（ａ）は、ノイズフィルタ２３０の動作を示す時間波形図である。実線がノイズフィルタ２３０の出力データＤＯＵＴを、破線がノイズフィルタ２３０の入力データＤＩＮを示す。ノイズフィルタ２３０によって、Ａ／Ｄコンバータ２０４の出力データの増減幅が制限されるため、追従性を悪化させて、ノイズを低減することができる。

ノイズフィルタ２３０の機能は、入力データＤＩＮの値に応じて切り換え可能に構成される。つまりデータＤ_ｊが所定のしきい値レベルより低いとき（つまりボタンがオフ状態のとき）、上述の機能を実行して追従性を悪化させる。

反対に、データＤ_ｊが所定のしきい値レベルより高いとき（つまりボタンがオン状態のとき）、以下の動作を行う。すなわち、データが増加する際には、入力されたデータをそのまま出力する。反対にデータが減少する際には、減少幅を所定の値にクランプする。

このように、データがしきい値以上でオン判定される場合には、データの増加方向の変動にはそのまま追従させ、減少方向の追従性を悪化させる。ノイズフィルタ２３０の処理を経たデータがしきい値レベル（ＯＮ＿ＴＨもしくはＯＦＦ＿ＴＨ）と比較される。したがって、センサ容量の容量値がしきい値付近で変動した場合に、ボタンのオン、オフが交互に繰り返して判定されるのを防止できる。

図５に戻る。チャタリングキャンセル部２３２は、デジタル的なフィルタとして機能する。チャタリングキャンセル部２３２には、各ボタンがオン（１）かオフ（０）を示すデータが入力される。チャタリングキャンセル部２３２は、そのデータをデータ更新ごとに過去のデータと比較し、所定の回数（後述のＳＡＭＰ［３：０］で設定される）連続して「１」が入力された場合に、そのセンサをオン状態と判定する。たとえばチャタリングキャンセル部２３２は、入力が１でカウントアップ、入力が０のときリセットされるカウンタで構成される。

図６（ｂ）は、チャタリングキャンセル部２３２による多重判定処理を示す図である。同図は所定回数が４の場合を示す。

チャタリングキャンセル部２３２の出力は、データレジスタ２１０の所定のアドレス（３２ｈ）に書き込まれる。

図７は、図１の制御回路２００のレジスタマップを示す図である。各アドレスは１バイト（８ビット）で構成される。各ビットを上位から順にＢｉｔ７〜Ｂｉｔ０と表記する。レジスタには、制御回路２００の動作や機能を設定するための以下のデータが格納される。

（１）アドレス１０ｈ〜１７ｈ
センサ出力値（ＳＥＮＳ＿ＤＡＴＡ）
アドレス１０ｈ〜１７ｈにはそれぞれ、各センサ容量Ｃ０〜Ｃ７の容量値を示すデータが格納される。各アドレス１０ｈ〜１７ｈはそれぞれ１バイト（８ビット）を有する。Ａ／Ｄコンバータ２０４によって１０ビットでＡ／Ｄ変換されその後、データ補正演算部２０６によってオフセット補正されたデジタルデータの上位８ビットが格納される。データ補正演算部２０６が後述のフィルタ処理を実行する場合、フィルタリング後のデータが格納される。アドレス１０ｈ〜１７ｈの初期値は、２進数で（１０００００００）が格納される。つまり、Ｂｉｔ７＝１、Ｂｉｔ６〜Ｂｉｔ０＝０が初期値である。

（２）アドレス３２ｈ
ボタンＯｎ／Ｏｆｆ（ＢＴＮ）
このアドレスの１バイト（８ビット）分のデータ領域Ｂｉｔ７〜Ｂｉｔ０にはそれぞれ、各センサ容量Ｃ０〜Ｃ８を独立のボタンとして使用する場合の、各ボタンのオン、オフを示すデータが格納される。ボタンのオン状態で１が、オフ状態で０が格納される。初期値はすべて０である。

（３）アドレス３５ｈ
ボタン状態値（ＢＴＮ＿ＳＴＡＴＥ）
このアドレスは、「ボタン状態値」を保持するために利用される。このアドレスのデータは、アドレスＥ２ｈに値８０ｈが書き込まれるまで保持される。

（３−１）有効チャンネル（ＣＨ［２：０］）
下位３ビットのＢｉｔ２〜Ｂｉｔ０が割り当てられる。有効チャンネルＣＨ［２：０］は、同時押し、長押しが有効になっているときの対象となるチャンネル２進数で表示する。初期値は２進数で（０００）である。

（３−２）ボタン有効データ（ＳＩＭＵＬ）
下位５ビット目Ｂｉｔ４が割り当てられる。「ボタン有効データ」は、「有効チャンネルデータ」がアサートされていることを示し、１がアサート（オン）を、０がネゲート（オフ）を示す。初期値は０である。

（３−３）長押し有効データ（ＣＯＮＴＩＮＵ）
最上位ビットＢｉｔ７が割り当てられる。１のとき、設定時間以上連続して「有効チャンネルデータ」がアサート（オン）されていることを示す。０のときネゲートを示す。初期値は０である。

（４）アドレス４０ｈ〜４７ｈ
オフセット補正値（ＯＦＦＳＥＴ）
これらのアドレスには、各チャンネル０〜７の「オフセット補正値」が格納される。

制御回路２００は、起動後に初期シーケンスを完了すると、無操作時の各センサ容量Ｃｉの容量値が８ビット（２５６階調）のセンター値である１２８と一致するようにオフセット補正を行う。この際のオフセット値が、チャンネルごとに、アドレス４０ｈ〜４７ｈに保持される。

（５）アドレス６０ｈ／６１ｈ
ジェスチャ速度判定（ＧＥＳ＿ＶＥＬ）
アドレス６０ｈの全８ビットと、６１ｈの下位４ビットの計１２ビットには、ジェスチャの入力に要した時間を示すデータが格納される。このデータは、内部クロックのカウント値として表現される。０〜４０９５クロックまでがカウント可能である。

（６）アドレス６２ｈ
ジェスチャ方向判定（ＧＥＳ＿ＤＩＲ）
（６−１）ジェスチャ方向Ａ（ＤＩＲ＿Ａ）
最下位ビットＢｉｔ０が割り当てられる。順方向のジェスチャが検出されたときに１が格納される。
（６−２）ジェスチャ方向Ｂ（ＤＩＲ＿Ｂ）
下位２ビット目Ｂｉｔ１が割り当てられる。逆方向のジェスチャが検出されたときに１が格納される。

（７）アドレスＥ２ｈ
ジェスチャ・クリア（ＧＥＳ＿ＣＬＲ）
アドレスＥ２ｈの最上位ビットＢｉｔ７には、ＧＥＳ＿ＶＥＬとＧＥＳ＿ＤＩＲの値をクリアする。ＢＴＮ＿ＳＴＡＴＥ、ＧＥＳ＿ＶＥＬとＧＥＳ＿ＤＩＲは、ジェスチャが１回検出されるとその値を保持するため、次のジェスチャを検出するために値を取得後、本レジスタによってクリアする。１でクリアされ、０で自動的に０に戻る。

（８）アドレスＥ３ｈ
ジェスチャ機能設定（ＧＥＳ＿ＣＴＬ）
上述のように、ジェスチャの検出に割り当て可能なチャンネルは、０、２、４、６の４チャンネルである。ＧＥＳ＿ＣＴＬの下位３ビットＢｉｔ３〜Ｂｉｔ０にはそれぞれ、ジェスチャの検出の対象とすべきかを設定するイネーブルデータＥＮ［３］〜ＥＮ［０］が書き込まれる。イネーブルデータＥＮ［０］〜ＥＮ［３］はそれぞれ、チャンネル０、２、４、６に対応する。たとえばＥＮ［０：３］＝（１１１０）の場合、チャンネル０、２、４がジェスチャ検出の対象となり、チャンネル６は検出対象から除外される。初期値は（１１１１）である。

ＧＥＳ＿ＣＴＬの下位５ビット目Ｂｉｔ４には、ジェスチャ検出のモードＭＯＤＥを設定するデータが格納される。ＭＯＤＥ＝１のとき全検出モード、ＭＯＤＥ＝０のとき冗長モードとなる。

（９）アドレスＥ４ｈ
ジェスチャクロック設定（ＧＥＳ＿ＣＬＫ）
ジェスチャ検出に使用するクロックは、クロック生成部２１６のＣＲ発振器により生成されるクロックを分周して生成される。ジェスチャクロック設定ＧＥＳ＿ＣＬＫには、分周比を設定するための２ビットのデータＧ＿ＤＩＶ［１：０］が格納される。Ｇ＿ＤＩＶ＝（００）、（０１）、（１０）、（１１）のとき、分周比ｒはそれぞれ１、２、４、８となる。Ｇ＿ＤＩＶの初期値は（００）である。

ＣＲ発振器の周波数をｆ、ジェスチャサンプリング間隔ｔｓは、
ｔｓ＝１／（ｆ／（２・１６・１６）・ｒ）
で与えられる。たとえばＣＲ発振器の周波数が１．１ＭＨｚの場合、ジェスチャサンプリング間隔ｔｓは、０．４６ｍｓ、０．９３ｍｓ、１．８６ｍｓ、３．７２ｍｓとなる。ジェスチャサンプリング間隔ｔｓごとに、ジェスチャ検出の対象となるチャンネルのボタンのオン、オフが監視され、ジェスチャ検出の判定がなされる。

（１０）アドレスＥ５ｈ
ジェスチャタイムアウト値設定（ＧＥＳ＿ＴＩＭＥＯＵＴ）
ジェスチャの最大判定時間ｔｍａｘを設定するための８ビットデータＴＯ［７：０］が格納される。ジェスチャ最大判定時間ｔｍａｘは、
ｔｍａｘ＝ｔｓ×ＴＯ×１６［ｓ］
で与えられる。この時間ｔｍａｘを超えて入力されるジェスチャは認識されない。言い換えれば一連のジェスチャが、ジェスチャ最大判定時間ｔｍａｘの期間内に実行されると、ジェスチャ検出のフラグが立つ。初期値は（１１１１１１１１）である。

（１１）アドレスＥＤｈ
ソフトリセット（ＲＥＳＥＴ）
デバイスにリセットをかける際に利用される。１でリセットが実行され、実行後、自動で０に復帰する。すべての内部レジスタの値は初期化されるため、復帰時には電源投入後と同様にホストプロセッサから再設定の書き込みが必要となる。

（１２）アドレスＥＥｈ
ソフトキャリブレーション（ＣＡＬＩＢ）
センサオフセットキャンセル処理を、任意に実行させる場合に使用される。１が書き込まれるとキャリブレーションが実行され、実行後に自動的に０復帰する。容量検出部２０２のゲインを調節した後には必ず１に設定する。

（１３）アドレスＥＦｈ
設定終了・検出開始（ＤＯＮＥ）
初期設定項目の書き込み後、このアドレスに１が書き込まれると、検出工程に入る。検出開始後、再設定を行う場合、ソフトリセット、設定、検出開始の順でホストプロセッサからコマンドが送信される。

（１４）アドレスＦ０ｈ
センサチャンネル設定（ＳＥＮＳ＿ＣＨ）
センサとして使用するチャンネルを定義するためのレジスタである。最上位ビットＢｉｔ７がセンサ入力ＳＩＮ７に、最下位ビットＢｉｔ０がセンサ入力ＳＩＮ０に対応する。１のとき有効、０のとき無効である。初期値は（００００００００）であり全チャンネルが無効化されている。

（１５）アドレスＦ２ｈ
ＬＥＤチャンネル設定（ＬＥＤ＿ＣＨ）
ＬＥＤドライバとして使用するチャンネルを定義するために使用される。下位４ビットＢｉｔ０〜Ｂｉｔ３はそれぞれ、８番、１０番、１２番、１４番ピンのＬＥＤを使用するかを示すデータが格納される。上位４ビットは使用されない。１のとき有効、０のとき無効であり、初期値は（００００００００）である。

（１６）アドレスＦ３ｈ
アイドルモード解除対象チャンネル設定（ＩＤＬＥ＿ＣＨ）
アイドルモードからノーマルモードへの移行を有効にするチャンネルを定義するレジスタである。Ｂｉｔ７〜Ｂｉｔ０がそれぞれ、センサ入力ＳＩＮ７〜ＳＩＮ０に対応する。１のとき有効、０のとき無効であり、初期値は（１１１１１１１１）である。

（１７）アドレスＦ５ｈ
センサ連動駆動対象チャンネル設定（ＬＥＤ＿ＬＩＮＫ）
ＬＥＤが接続されるチャンネルについて、ボタンと連動して発光させるか、ホストプロセッサからの指示に応じて発光するかを設定するためのレジスタである。下位４ビットＢｉｔ３〜Ｂｉｔ０は、それぞれＬＥＤ３〜ＬＥＤ０に対応する。１のときボタンと連動、０のときホストプロセッサからのデータＤＬＥＤに連動する。下位４ビットの初期値は（１１１１）である。上位４ビットは使用されない。

（１８）アドレスＦ６ｈ
長押し連続時間、チャタリングキャンセルサンプリング回数設定（ＴＩＭＥＳ）
アドレスＦ６ｈの上位４ビットのＢｉｔ７〜Ｂｉｔ４は、長押し判定時間を設定するデータＣＯＮＴ＿Ｔ［３：０］が格納される。ＣＯＮＴ＿Ｔ［３：０］は、１０進数で０〜１５の値が設定され、所定の単位時間に、ＣＯＮＴ＿Ｔの値を乗じた時間が長押し判定時間となる。０のとき長押し判定機能が無効化される。

アドレスＦ６ｈの下位４ビットのＢｉｔ３〜Ｂｉｔ０は、チャタリングキャンセルサンプリング回数ＳＡＭＰ［３：０］が格納される。このデータにより設定されるサンプリング回数以下の連続ボタンレベルは無視される。設定が０のとき、サンプリング機能が無効化される。

（１９）アドレスＦ７ｈ
ボタンＯＦＦ−ＯＮ判定第２スレッショルド値（ＴＨ＿ＯＮ２）
センサ出力のボタンオフからボタンオンへの切り換え判定のスレッショルド値を設定するデータが格納される。対象となるセンサチャンネルは、後述のレジスタＴＨ＿ＯＮ２＿ＣＨで指定されたチャンネルである。８ビットのセンサ出力値（レジスタＳＥＮＳ＿ＤＡＴＡ）を１２８＋ＴＨ＿ＯＮ２［６：０］と０比較し、大きければスイッチを有効にする。初期値は（００１００００）である。

（２０）アドレスＦ８ｈ
ボタンＯＦＦ−ＯＮ判定第２スレッショルド値適用チャンネル設定：ＴＨ＿ＯＮ２＿ＣＨ
センサ出力のボタンオフからボタンオンへの切り換え判定のスレッショルド値として上述のＴＨ＿ＯＮ２で設定した値を適用するチャンネルを設定するために使用される。１のときＴＨ＿ＯＮ２を使用、０のときＴＨ＿ＯＮを使用する。

（２１）アドレスＦＡｈ
同時押し選択、間欠駆動イネーブル、未検出有効期間設定：ＣＭＤ
（２１−１）同時押し判定要素選択レジスタ（ＳＩＭＵＬ＿ＳＥＬ）
最上位ビットＢｉｔ７に対応。複数のスイッチの同時押しが発生した場合に、優先するチャンネルを決める判定要素を設定する。１のときセンサレベルが大きいチャンネルが優先される。０のとき先に押されたチャンネルが優先される。

（２１−２）間欠駆動イネーブル（ＩＮＴＥＲＭＩＴ＿ＥＮ）
上位４ビット目Ｂｉｔ４に対応。アイドルモード時に、間欠駆動を行うか否かを選択するために使用される。１のとき間欠駆動、０のとき間欠駆動しない。初期値は１である。

（２１−３）未検出有効期間設定（ＩＤＬＥ＿Ｔ［３：０］）
下位４ビットＢｉｔ３〜Ｂｉｔ０に対応。アイドルモードに移行するまでの時間は、所定の単位時間にＩＤＬＥ＿Ｔの値を乗じて決定される。設定値が０のとき、アイドルモードへの移行機能が無効化される。

（２２）アドレスＦＢｈ
ゲイン設定、フィルタ機能（ＦＩＬＴＥＲ）
ノイズフィルタ機能の設定に使用される。

（２２−１）ゲイン設定（ＧＡＩＮ［２：０］）
上位３ビットが割り当てられる。８段階のゲイン調節に使用される。

（２２−２）フィルタ・イネーブル（ＦＩＬＴＥＲ＿ＥＮ）
ノイズフィルタ機能の有効・無効を設定するためのレジスタである。上位４ビット目Ｂｉｔ４が割り当てられる。１のとき有効、０のとき無効である。初期状態は無効である。

（２２−３）ノイズフィルタ追従（ＤＥＬＴＡ［３：０］）
ノイズフィルタ機能が有効の際の、追従カウントΔを設定するために使用される。下位４ビットＢｉｔ３〜Ｂｉｔ０が割り当てられる。

（２３）アドレスＦＣｈ
ボタンＯＦＦ−ＯＮ判定スレッショルド値（ＴＨ＿ＯＮ）
下位７ビットＢｉｔ６〜Ｂｉｔ０が使用される。センサ出力のボタンオフからボタンオンへの切り換え判定のスレッショルド値を設定するデータが格納される。レジスタＴＨ＿ＯＮ２＿ＣＨで指定された以外のチャンネルに適用される。８ビットのセンサ出力値（レジスタＳＥＮＳ＿ＤＡＴＡ）を１２８＋ＴＨ＿ＯＮ［６：０］と０比較し、大きければスイッチを有効にする。初期値は（００１００００）である。

（２４）アドレスＦＤｈ
ボタンＯＮ−ＯＦＦ判定スレッショルド値（ＴＨ＿ＯＦＦ）
下位７ビットＢｉｔ６〜Ｂｉｔ０が使用される。センサ出力のボタンオンからボタンオフへの切り換え判定のスレッショルド値を設定するデータが格納される。８ビットのセンサ出力値（レジスタＳＥＮＳ＿ＤＡＴＡ）を１２８＋ＴＨ＿ＯＦＦ［６：０］と０比較し、小さければスイッチを無効にする。初期値は（００００００１）である。

（２５）アドレスＦＥｈ
ＬＥＤポートデータ（ＤＬＥＤ）
ＬＥＤをセンサとリンクさせない場合に、ＬＥＤのオン・オフを制御するデータが格納される。下位４ビットＢｉｔ３〜Ｂｉｔ０がそれぞれ、ダイオードチャンネルＬＥＤ３〜ＬＥＤ０の状態を示す。１が点灯、０が消灯である。

（第２の実施の形態）
図８は、第２の実施の形態に係る制御回路のデータ補正演算部２０６ａの構成を示すブロック図である。データ補正演算部２０６ａは、データ更新部２４０、チャタリング防止部２４２、四分割デコーダ２４４、同時押し判定回路２４６を備える。

データ更新部２４０は、前段のＡ／Ｄコンバータ２０４からの各チャンネルのデータを受け、サンプリングごとに更新する。チャタリング防止部２４２は図６のノイズフィルタ２３０および／またはチャタリングキャンセル部２３２と同様に機能する。チャタリング防止部２４２からは、各チャンネルの容量値に応じたデジタルデータが、出力される。

次に四分割デコーダ２４４の機能を説明する。携帯電話端末などの筐体に、複数のボタン（スイッチ）を設ける場合を想定する。各ボタンについて１個のセンサ容量を割り当てた場合、各ボタンのオン、オフは、対応するセンサ容量の容量値によって判定される。したがってユーザが第１のボタンを押した際に、隣接する別の第２のボタンが同時に押されると、ユーザがいずれのボタンを押そうと意図しているのかを判定しにくい場合がある。この問題を解決するために、本実施の形態では、各ボタンに対して複数のセンサ容量（分割センサ容量という）が割り当てられる。

図９（ａ）、（ｂ）は、分割センサ容量の配置および分割センサ容量によるしきい値判定の様子を示す図である。図９（ａ）には３個のボタンＢ１〜Ｂ３が示されており、各ボタンに対して４個の分割センサ容量Ｃｄが割り当てられる。つまり分割センサ容量は、計１２個設けられる。複数の分割センサ容量は、制御回路２００の複数のチャンネルのいずれかに割り当てられる。ただし、同じボタンに割り当てられた分割センサ容量は、異なるチャンネルに割り当てることが好ましい。つまり、同一のチャンネルに割り当てられた分割センサ容量Ｃｄは、同じボタンには属さないことが好ましい。
さらに、同じチャンネルに属する２つの分割センサ容量Ｃｄは、互いに隣接しないことが望ましい。ここでの「隣接しない」とは、縦、横、斜めに最隣接（Most neighbouring）しないことをいう。最隣接とは、２つの分割センサ容量の間に、別の分割センサ容量が存在しない状態をいう。したがって、たとえば図９（ａ）において、ボタンＢ１の容量Ｃｄ１に対して、ボタンＢ１の容量Ｃｄ２、Ｃｄ１、Ｃｄ４は隣接しているといえる。また、ボタンＢ１の容量Ｃｄ１に対して、ボタンＢ２の容量Ｃｄ４、ボタンＢ３の容量Ｃｄ５、Ｃｄ６は隣接しているといえる。

制御回路２００の６チャンネルのセンサ入力を用いて、３個のボタンを判定する場合、１チャンネルあたり、２個の分割センサ容量が割り当てられる。データ補正演算部２０６の前段の容量検出部２０２は、各チャンネルについて２個の分割センサ容量の合計容量が測定される。図９（ａ）において、分割センサ容量Ｃｄに付された数字は、対応するチャンネルの番号を示す。

つまり四分割デコーダ２４４には、各チャンネルの合成容量を示すデータが入力される。四分割デコーダ２４４の比較部（不図示）は、チャンネルごとの合成容量を所定のしきい値と比較し、チャンネルごとのオン、オフを示す２値デジタル信号に変換する。

いま、ユーザの指によって、図９（ａ）の破線Ｆ１で示される領域が押圧されたとする。この状態においてユーザは、ボタンＢ１のオンを意図しており、隣接するボタンＢ２の一部が押圧されている。図９（ｂ）はこのときの各チャンネルの容量値を示す。各チャンネルの容量値がしきい値レベルＴＨを超えるとき、そのチャンネルはオンである。

四分割デコーダ２４４のデコーダ（不図示）は、比較部から出力されるチャンネルごとの２値デジタル信号をデコードし、各スイッチのオン、オフを判定する。このデコーダは、各チャンネルＣＨｊ（ｊ＝１〜６）ごとのオン、オフ状態を示すデータＤｊ（ｊ＝１〜６）をデコードする。

デコーダは、ｉ番目のボタンＢｉのオンオフを判定する際に、そのボタンに割り当てられている複数のチャンネルのデータがすべてオン状態か否かを判定する。すべてがオンのとき、そのボタンがオンと判定される。

つまりｉ番目のボタンＢｉに、チャンネルｋ、ｌ、ｍ、ｎが割り当てられる場合、
Ｂｉ＝Ｄｋ・Ｄｌ・Ｄｍ・Ｄｎ
で与えられる。ここで「・」は論理積を表す。なお、データの論理値の割り当てによっては、論理積以外の論理演算を適宜使用すればよい。

図９（ａ）の例では、１番目のボタンＢ１には、チャンネルｋ＝１、ｌ＝２、ｍ＝３、ｎ＝４が割り当てられている。したがって、チャンネル１、２、３、４がすべてオンを示すとき、つまりＤ１＝Ｄ２＝Ｄ３＝Ｄ４＝１のときに、ボタンＢ１がオンと判定される。
同様に２番目のボタンＢ２には、チャンネルｋ＝３、ｌ＝４、ｍ＝５、ｎ＝６が割り当てられる。図９（ａ）、（ｂ）の例では、Ｄ３＝Ｄ４＝１、Ｄ５＝Ｄ６＝０であるから、ボタンＢ２はオフと判定される。３番目のボタンＢ３にはチャンネルｋ＝１、ｌ＝２、ｍ＝５、ｎ＝６が割り当てられる。Ｄ１＝Ｄ２＝１、Ｄ５＝Ｄ６＝０であるから、ボタンＢ３はオフと判定される。

このように、第２の実施の形態に係る制御回路２００ｂは、１つのボタンに複数の分割センサ容量を割り当て、各分割センサ容量の判定値をデコード処理する。言い換えれば、１つのボタンのセンサ容量を複数に分割し、分割されたセンサ容量を異なるチャンネルの判定部に割り当て、各チャンネルの判定結果をデコード処理する。その結果、１つのボタンに単一のセンサ容量を割り当てる従来の判定方法よりも精度を高めることができる。

図９（ａ）、（ｂ）の例では、チャンネルの数よりも分割センサ容量の数の方が多い場合を説明したが、チャンネル数が多い場合には１つのチャンネルに単一の分割センサ容量を割り当ててもよい。

四分割デコーダ２４４によって、いずれのボタンＢ１〜Ｂ３がオンしたかが判定される。各ボタンのオン、オフを示すデータは、後段の同時押し判定回路２４６へと出力される。同時押し判定回路２４６は、複数のボタンが同時に押された場合、以下の判定基準にもとづいて処理する。図１０（ａ）〜（ｄ）は、同時押し判定回路２４６による判定処理を示す図である。２チャンネルの入力データＡｉｎ、Ｂｉｎと、それぞれに対する判定の結果得られる出力データＡｏｕｔ、Ｂｏｕｔが示される。

（１）判定基準１
同時押し判定回路２４６には所定の判定時間τが設定される。あるボタンが判定時間τの間、連続してオンを示すとき、そのボタンは、判定時間の経過後にオンを示すデータとして出力される。図１０（ａ）に示すように、入力データＡｉｎは判定時間τ未満でオフとなるため、出力データＡｏｕｔはオフのままである。入力データＢｉｎは、判定時間τ以上、オンを示すハイレベルを維持する。この場合、出力データＢｏｕｔは、入力データＢｉｎがハイレベルとなってから判定時間τ経過後にハイレベルとなる。

（２）判定基準２
ある入力データがハイレベルとなってから、判定時間τの経過前に別の入力データがハイレベルとなった場合、いずれの入力も無効とされる。

（３）判定基準３
複数の入力データがともにハイレベルの状態のなった後、いずれかがローレベルに遷移して単一入力のみが有効となると、その時刻から判定基準１に従って、有効なチャンネルの判定が行われる。

図１０（ｂ）、（ｃ）に示すように、入力データＡｉｎがハイレベルとなり、その後、判定時間τが経過する前に入力データＢｉｎがハイレベルとなった場合、いずれの入力も無効とされる。

図１０（ｂ）では、その後、入力データＡｉｎがローレベルに遷移するが、入力データＢｉｎが判定時間τの経過前にローレベルとなるため、判定基準３にしたがって出力データＢｏｕｔはローレベルとなる。

図１０（ｃ）では、２つの入力データの一方Ａｉｎがローレベルに遷移し、その後入力データＢｉｎが判定時間τ以上ハイレベルを維持するため、判定時間τの経過後に出力データＢｏｕｔがハイレベルとなる。

（４）判定基準４
ある入力データが有効と判定されると、その間に他の入力データがハイレベルとなって複数チャンネルがハイレベルとなっても、先に有効となったチャンネルが優先され、後にハイレベルとなったチャンネルは無効化される。先に有効となったチャンネルがローレベルとなると、その時点から、判定条件１に従って有効なチャンネルの判定が行われる。

図１０（ｄ）では、はじめに入力データＡｉｎがハイレベルとなり、判定時間τ経過後に出力データＡｏｕｔがハイレベルとなる。その後、入力データＢｉｎもハイレベルとなるが、すでに入力データＡｉｎが有効と判定されているため、無視される。その後、入力データＡｉｎがローレベルとなり、出力データＡｏｕｔがローレベルとなると、その時点から入力データＢｉｎの判定が開始される。判定開始から判定時間τ経過後に、チャンネルＢが有効と判定され、出力データＢｏｕｔがハイレベルとなる。

チャンネル数が３以上の場合、３チャンネル目以降は２チャンネル目のチャンネルとみなして同様に処理を行う。

実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、センサや入力装置に利用できる。

Claims (7)

1. 複数のボタンと、
   前記複数のボタンそれぞれに割り当てられた複数のセンサ容量と、
   前記複数のボタンそれぞれのオン、オフを判定する制御回路と、
   前記複数のセンサ容量と前記制御回路を接続する複数のチャンネルと、
   を備え、
   前記制御回路は、
   前記複数のチャンネルごとの容量を検出する容量検出部と、
   前記容量検出部により検出された前記容量を所定のしきい値と比較し、比較結果を出力する比較部と、
   前記比較結果にもとづき、各ボタンのオン、オフを判定するデコーダと、
   を備え、
   前記チャンネルの少なくともひとつは前記複数のセンサ容量のうち少なくとも２つが接続され、かつ、該少なくとも２つのセンサ容量は前記複数のボタンのうち異なるボタンにそれぞれ割り当てられていることを特徴とする静電センサ。
2. 前記デコーダは、あるボタンに割り当てられた複数のチャンネルすべてについて、前記合成容量が前記しきい値より高いとき、そのボタンをオン状態と判定することを特徴とする請求項１に記載の静電センサ。
3. 前記複数のボタンそれぞれのオン、オフ状態を示すデータを受ける同時押し判定回路をさらに備え、
   前記同時押し判定回路は、あるボタンに対応するデータが所定の判定時間の間、連続してオン状態を示すとき、そのボタンのオン状態を有効なものと判定することを特徴とする請求項１または２に記載の静電センサ。
4. 前記同時押し判定回路は、あるボタンに対応するデータがオン状態を示してから前記判定時間の経過前に、別のボタンに対応するデータがオン状態を示すと、２つのボタンのオン状態を無効なものと判定することを特徴とする請求項３に記載の静電センサ。
5. 前記同時押し判定回路は、２つのボタンに対応するデータがともにオン状態を示す状態から、一方のボタンに対応するデータがオフ状態を示す状態に遷移すると、その時刻から、他方のボタンに対応するデータが前記判定時間の間、連続してオン状態を示すか否かを測定することを特徴とする請求項３に記載の静電センサ。
6. 前記同時押し判定回路は、あるボタンのオン状態が有効と判定されている間、他のボタンに対応するデータがオン状態を示しても前記他のボタンのオン状態を無効と判定することを特徴とする請求項３に記載の静電センサ。
7. 同じチャンネルに割り当てられた前記少なくとも２つのセンサ容量は、互いに隣接しないよう配置されることを特徴とする請求項１から６のいずれかに記載の静電センサ。

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