JP5324390B2 - Laminated electronic components - Google Patents
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Abstract
Description
本発明は、サーミスタ、バリスタ、インダクタ、コンデンサなどの積層電子部品の構造に関する。 The present invention relates to the structure of multilayer electronic components such as thermistors, varistors, inductors, and capacitors.
たとえば積層型サーミスタ素子は、セラミック層と内部電極層とが交互に積層された直方体形状の素子本体を有する。素子本体の両端面には、それぞれ外部電極が形成してあり、交互に積層される内部電極に各外部電極が接続してある。素子本体の内部では、一対の内部電極に挟まれたセラミック層が抵抗体層となり、サーミスタ素子を構成している。 For example, a laminated thermistor element has a rectangular parallelepiped element body in which ceramic layers and internal electrode layers are alternately laminated. External electrodes are formed on both end faces of the element body, and the external electrodes are connected to the alternately stacked internal electrodes. Inside the element body, a ceramic layer sandwiched between a pair of internal electrodes serves as a resistor layer to constitute a thermistor element.
このサーミスタ素子を初めとして、積層電子部品では、セラミック層を挟んで積層される内部電極層の重なり面積を大きくすることで、電気特性が向上し、サイズの小型化が図れる。そこで、内部電極層の幅を素子本体の幅と同じに設計する電極パターンが開発されている(特許文献1参照)。 In the multilayer electronic component including the thermistor element, electrical characteristics are improved and the size can be reduced by increasing the overlapping area of the internal electrode layers stacked with the ceramic layer interposed therebetween. Therefore, an electrode pattern has been developed in which the width of the internal electrode layer is designed to be the same as the width of the element body (see Patent Document 1).
ところが、このように内部電極層の幅を素子本体の幅と同じに設計すると、内部電極層の幅方向の側端が素子本体から露出することになる。また、電子部品を半田でロー付けする際の接合性を考慮して、外部電極は、素子本体の端面から当該端面付近の4側面を覆う形状になっている。そのため、内部電極層の一端が接続してある一方の外部電極とは反対側に位置する他方の外部電極に対して、内部電極層の他端(自由端)が短絡してしまう可能性がある。 However, when the width of the internal electrode layer is designed to be the same as the width of the element body, the side end in the width direction of the internal electrode layer is exposed from the element body. In consideration of the bondability when the electronic component is brazed with solder, the external electrode has a shape that covers the four side surfaces near the end surface from the end surface of the element body. Therefore, the other end (free end) of the internal electrode layer may be short-circuited with the other external electrode located on the opposite side to the one external electrode to which one end of the internal electrode layer is connected. .
そこで、内部電極層の他端は、他方の外部電極に接触する位置までは伸ばすことができず、そのことが、セラミック層を挟んで積層される内部電極層の重なり面積を大きくすることができない限界になっている。なお、特許文献1には、外部電極で覆われていない素子本体の側面を、耐湿性を向上させるために絶縁性保護膜で覆うことが開示してある。しかしながら、特許文献1に記載の絶縁性保護膜は、外部電極と素子本体との間には形成されていない。 Therefore, the other end of the internal electrode layer cannot be extended to a position in contact with the other external electrode, which cannot increase the overlapping area of the internal electrode layers stacked with the ceramic layer interposed therebetween. It is the limit. Note that Patent Document 1 discloses that a side surface of an element body that is not covered with an external electrode is covered with an insulating protective film in order to improve moisture resistance. However, the insulating protective film described in Patent Document 1 is not formed between the external electrode and the element body.
本発明は、このような実状に鑑みてなされ、その目的は、電気特性が向上し、サイズの小型化が図れる積層電子部品を提供することである。 The present invention has been made in view of such a situation, and an object of the present invention is to provide a multilayer electronic component with improved electrical characteristics and reduced size.
上記目的を達成するために、本発明に係る積層電子部品は、
セラミック層と内部電極層とが交互に積層された直方体形状の素子本体と、
前記素子本体の少なくとも4側面全周に形成してある絶縁膜と、
前記素子本体の4側面を除く対向する1対の端面にそれぞれ形成してあり、前記内部電極層の何れかと接続する一対の第1外部電極膜と、
それぞれの前記第1外部電極膜を覆い、しかも前記4側面に形成してある前記絶縁膜の端部を所定重なり範囲で覆う一対の第2外部電極膜と、を有する。
In order to achieve the above object, the multilayer electronic component according to the present invention is
A rectangular parallelepiped element body in which ceramic layers and internal electrode layers are alternately laminated;
An insulating film formed on at least four side surfaces of the element body;
A pair of first external electrode films formed on a pair of opposed end faces excluding the four side surfaces of the element body, and connected to any of the internal electrode layers;
A pair of second external electrode films covering the first external electrode films and covering the end portions of the insulating film formed on the four side surfaces within a predetermined overlapping range.
本発明に係る積層電子部品では、素子本体の4側面には絶縁膜が形成してある。そのため、内部電極層の幅を素子本体の幅と同じに設定しても、内部電極層の幅方向の側端は、素子本体の側面から露出しない。 In the multilayer electronic component according to the present invention, insulating films are formed on the four side surfaces of the element body. Therefore, even if the width of the internal electrode layer is set to be the same as the width of the element body, the side end in the width direction of the internal electrode layer is not exposed from the side surface of the element body.
また、素子本体の対向する端面には第1外部電極膜が形成してあり、第1外部電極膜に接続する第2外部電極膜は、絶縁膜の端部を所定重なり範囲で覆うように形成してある。そのため、素子本体の内部において、内部電極の自由端を、第1外部電極膜には接続しないで第1外部電極膜の近くまで伸ばすことができる。それらの結果、セラミック層を挟んで積層される内部電極層の重なり面積を最大限に大きくすることができる。そのために、電子部品の電気特性が向上すると共に、内部電極層の積層数を減らすことができ、電子部品の小型化に寄与する。内部電極層の積層数を減らすことができれば、積層ズレによる特性のバラツキも抑制することができ、電気特性が安定する。 Also, a first external electrode film is formed on the opposing end surface of the element body, and the second external electrode film connected to the first external electrode film is formed so as to cover the end of the insulating film within a predetermined overlapping range. It is. Therefore, in the element main body, the free end of the internal electrode can be extended to the vicinity of the first external electrode film without being connected to the first external electrode film. As a result, the overlapping area of the internal electrode layers laminated with the ceramic layer interposed therebetween can be maximized. Therefore, the electrical characteristics of the electronic component are improved and the number of internal electrode layers stacked can be reduced, contributing to downsizing of the electronic component. If the number of stacked internal electrode layers can be reduced, variation in characteristics due to stacking deviation can be suppressed, and electrical characteristics can be stabilized.
また、素子本体の内部で内部電極層の面積を最大限に大きくすることができ、内部電極層の側端を素子本体の表面近くに位置させることができるため、その内部電極層の側端を通して素子本体の外部に逃がすことができる熱量も増大する。しかも、内部電極層の側端近くに位置する外部電極膜を通しても、素子本体の内部に生じる熱量を素子本体の外部に逃がすこともできる。素子本体からの放熱が良好になれば、電子部品の定格電力も大きくすることができる。また、放熱性向上により自己発熱が小さくなり、動作時の抵抗誤差も小さくなる。 In addition, the area of the internal electrode layer can be maximized inside the element body, and the side end of the internal electrode layer can be positioned near the surface of the element body, so The amount of heat that can be released to the outside of the element body also increases. Moreover, the amount of heat generated inside the element body can be released to the outside of the element body also through the external electrode film located near the side edge of the internal electrode layer. If the heat dissipation from the element body is improved, the rated power of the electronic component can be increased. Moreover, self-heating is reduced by improving heat dissipation, and resistance error during operation is also reduced.
さらに、第2外部電極膜の外側には、めっき膜が形成されることが好ましいが、めっき膜を形成する際に、素子本体の側面に形成してある絶縁膜の両端が第2外部電極膜により覆われているため、めっき液が素子本体の内部に進入するおそれが少ない。 Furthermore, it is preferable that a plating film is formed outside the second external electrode film, but when forming the plating film, both ends of the insulating film formed on the side surface of the element body are the second external electrode film. Therefore, the plating solution is less likely to enter the element body.
好ましくは、それぞれの前記所定重なり範囲が、前記素子本体の前記端面間の距離に対して、1/20〜1/7の長さ、さらに好ましくは1/12〜1/6の長さである。このような範囲とすることにより、短絡を防止しつつ内部電極層の重なり面積を大きくすることができる。しかもハンダ接合時の強度向上も図れる。 Preferably, each of the predetermined overlapping ranges has a length of 1/20 to 1/7, more preferably a length of 1/12 to 1/6 with respect to the distance between the end faces of the element body. . By setting it as such a range, the overlapping area of an internal electrode layer can be enlarged, preventing a short circuit. In addition, the strength at the time of soldering can be improved.
好ましくは、前記第1外部電極膜が、焼き付け処理により形成される電極膜であり、前記第2外部電極膜が、樹脂含有ペースト膜である。第2外部電極膜を樹脂含有ペースト膜とすることにより、第1外部電極膜に対して電気的な接続を確保しつつ、素子本体の側面に形成してある絶縁膜の上に電極膜を形成しやすい。 Preferably, the first external electrode film is an electrode film formed by baking, and the second external electrode film is a resin-containing paste film. By forming the second external electrode film as a resin-containing paste film, an electrode film is formed on the insulating film formed on the side surface of the element body while ensuring electrical connection to the first external electrode film. It's easy to do.
また、第1外部電極膜を、焼き付け処理により形成される電極膜とすることにより、焼成時の高温により、いわゆるカーケンドール効果が生じ、内部電極層に含まれる金属と第1外部電極膜に含まれる金属とが相互に拡散して強固に接続される。なお、カーケンドール効果を有効に生じさせるためには、内部電極層と第1外部電極膜とに、Ag、PdやPt等の面心立方の結晶構造を有する異種の金属を含有していることが好ましい。 In addition, by using the first external electrode film as an electrode film formed by baking, a so-called Kirkendall effect occurs due to the high temperature during firing, and the metal is included in the internal electrode layer and the first external electrode film. Metals diffused to each other and are firmly connected. In order to effectively generate the Kirkendall effect, the internal electrode layer and the first external electrode film contain different kinds of metals having a face-centered cubic crystal structure such as Ag, Pd, and Pt. Is preferred.
好ましくは、前記絶縁膜は、前記素子本体の4側面以外に前記端面も覆っているが、前記端面では、前記内部電極層の端部が前記絶縁膜を突き抜けて前記第1外部電極膜に接続してある。カーケンドール効果が生じれば、素子本体の端面にまで薄い絶縁膜が形成されている場合であっても、その絶縁膜を通して、内部電極層と第1外部電極膜との間で金属の相互拡散が生じ、内部電極層の一端が第1外部電極膜まで突出して延びることになる。 Preferably, the insulating film covers the end surface in addition to the four side surfaces of the element body, and the end portion of the internal electrode layer penetrates the insulating film and is connected to the first external electrode film on the end surface. It is. If the Kirkendall effect occurs, even if a thin insulating film is formed up to the end face of the element body, the metal diffuses between the internal electrode layer and the first external electrode film through the insulating film. As a result, one end of the internal electrode layer protrudes and extends to the first external electrode film.
好ましくは、前記内部電極層は、
前記第1外部電極膜と端部がそれぞれ接続する一対の第1内部電極層と、
これらの第1内部電極層と同一平面に形成され、これらの第1内部電極層と接続しないフローティング電極層と、
前記フローティング電極層の一部と前記第1内部電極層とに対して前記セラミック層を介して積層され、前記第1外部電極膜にそれぞれ接続するが相互には接続されない一対の第2内部電極層と、を有する。
Preferably, the internal electrode layer is
A pair of first internal electrode layers each having an end connected to the first external electrode film;
A floating electrode layer that is formed in the same plane as these first internal electrode layers and is not connected to these first internal electrode layers;
A pair of second internal electrode layers that are laminated to a part of the floating electrode layer and the first internal electrode layer via the ceramic layer, and are connected to the first external electrode film but not to each other. And having.
フローティング電極層を有する内部電極層のパターンは、フローティング電極層を有さない内部電極層のパターンに比較して、特性のバラツキを小さくすることができる。 The pattern of the internal electrode layer having the floating electrode layer can reduce variation in characteristics compared to the pattern of the internal electrode layer not having the floating electrode layer.
好ましくは、前記フローティング電極層の両自由端(素子本体の端面方向に延びる端部)は、それぞれ前記所定重なり範囲内に位置する。このような範囲内までフローティング電極層の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜との間で短絡することもない。 Preferably, both free ends of the floating electrode layer (ends extending in the direction of the end face of the element body) are respectively located within the predetermined overlapping range. By extending the free end of the floating electrode layer to such a range, the overlapping area of the electrodes can be increased, and there is no short circuit between the pair of external electrode films.
あるいは、前記内部電極層は、
一方の前記第1外部電極膜と一端が接続する第1内部電極層と、
前記第1内部電極層に対して前記セラミック層を介して積層され、他方の前記第1外部電極膜と一端が接続する第2内部電極層と、を有してもよい。
Alternatively, the internal electrode layer is
A first internal electrode layer connected at one end to one of the first external electrode films;
The first internal electrode layer may be laminated via the ceramic layer, and the other first external electrode film and a second internal electrode layer connected at one end may be included.
この場合において、好ましくは、第1内部電極層および第2内部電極層において、前記第1外部電極膜に接続する一端と反対側の自由端が、それぞれ前記所定重なり範囲内に位置する。このような範囲内までこれらの内部電極層の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜との間で短絡することもない。 In this case, preferably, in the first internal electrode layer and the second internal electrode layer, free ends opposite to one end connected to the first external electrode film are positioned within the predetermined overlapping range. By extending the free ends of these internal electrode layers to such a range, the overlapping area of the electrodes can be increased, and there is no short circuit between the pair of external electrode films.
以下、本発明を、図面に示す実施形態に基づき説明する。
第1実施形態
Hereinafter, the present invention will be described based on embodiments shown in the drawings.
First embodiment
図1に示すように、本発明の一実施形態に係る積層電子部品としての積層サーミスタ素子2は、セラミック層4と内部電極層6a〜6c,7a〜7b,8a〜8bが交互に積層してある素子本体10を有する。本実施形態では、素子本体4は、X軸方向の長辺方向とY軸方向の短辺方向とZ軸方向の積層方向とを有する直方体形状を有する。
As shown in FIG. 1, a laminated thermistor element 2 as a laminated electronic component according to an embodiment of the present invention has
素子本体10は、Y軸方向に対向する二つの側面と、Z軸方向には向き合う二つの側面と、Z軸方向に向き合う二つの端面とを有する。これらの4つの側面および2つの端面は、絶縁膜11で覆われている。絶縁膜11は、例えばシリコン酸化物膜、アルミニウム酸化物膜、ジルコニウム酸化物膜、チタン酸化物膜、マグネシウム酸化物膜などで構成される。絶縁膜11は、たとえば溶液のディッピング法、スピンコート法、スパッタ法などで素子本体10の外周面全体に形成される。
The
絶縁膜11の厚みは、素子本体10の4つの側面では、好ましくは0.05〜10μmであり、素子本体10の二つの端面では、好ましくは0〜2μmである。絶縁膜11の厚みは、素子本体10の4つの側面と二つの端面とで同じであってもよく異なっていても良い。素子本体10の二つの端面では、絶縁膜11の厚みは0であっても良いが、0でなくとも、後述するカーケンドール効果により内部電極層6a〜8a,6b〜8bの端部は絶縁膜11を貫通して端子電極15a,15bに接続される。
The thickness of the insulating
素子本体10のX軸方向の両端には、それぞれ一対の端子電極15a,15bが形成してある。各端子電極15aは、それぞれ三層の外部電極膜12a,14a,16aおよび12b,14b,16bで構成してある。最も内側に位置する第1外部電極膜12a,12bは、それぞれ、素子本体10の端面のみに形成してあり、素子本体10の側面にまではほとんど延びていない。
A pair of
各第1外部電極膜12a,12bの外側には、第1外部電極膜12a,12bを覆い、しかも素子本体10の4側面に位置する絶縁膜11のX軸方向の端部をそれぞれX軸方向の所定重なり範囲L1で覆う一対の第2外部電極膜14a,14bがそれぞれ形成してある。各第2外部電極膜14a,14bの外側には、これらの膜をそれぞれ全体的に覆う一対の第3外部電極膜16a,16bがそれぞれ形成してある。
The outer sides of the first
素子本体10の内部のZ軸方向の略中央に位置する同一平面上の内部電極層6a〜6cは、セラミック層4を介して、内部電極層7a〜7b,8a〜8bによりにより挟まれている。内部電極層6a〜6cは、絶縁膜11を突き抜けて第1外部電極膜12a,12bにそれぞれ接続してある第1内部電極層6a,6bと、これらの第1内部電極層と同一平面に形成され、これらの第1内部電極層6a,6bと接続しないフローティング電極層6cとを有する。
The
フローティング電極層6cのX軸方向の両端(自由端)は、第1内部電極層6a,6bに対して第1隙間パターン3で絶縁されており、それぞれ所定重なり範囲L1内に位置するようになっている。第2内部電極層7a,7bは、それぞれフローティング電極層6cの一部と第1内部電極層6a,6bとに対してセラミック層4を介して積層され、第1外部電極膜12a,12bにそれぞれ接続するが、第2隙間パターン5により相互には接続されないようになっている。第2内部電極層8a,8bに関しても、第2内部電極層7a,7bと同様である。
Both ends (free ends) in the X-axis direction of the floating
図3(a)および図3(b)に示すように、第1隙間パターン5および第2隙間パターン7は、Y軸方向に沿って直線状に伸び、これらのX軸方向の幅d1およびd2は、相互に同じであることが好ましいが、異なっていても良く、好ましくは30〜100μmである。全ての内部電極層6a〜6c,7a〜7b,8a〜8bは、図2(b)、図3(a)および図3(b)に示すように、素子本体10のY軸方向の幅と同じであり、図1に示す絶縁膜11が形成されていない状態で、素子本体10の側面から露出している。
As shown in FIGS. 3A and 3B, the
セラミック層4は、たとえばNTCサーミスタ層などの半導体セラミックで構成してあり、たとえば、マンガン、ニッケル、コバルト、鉄などの遷移金属元素の中から選ばれる2種あるいはそれ以上の元素から構成され、スピネル構造を有する複合酸化物を主成分として含む材料で構成される。また、特性向上等のためにセラミック層4には、副成分が含有されていてもよい。主成分および副成分の組成および含有量は、所望の特性に応じて適宜決定すればよい。
The
セラミック層4は、たとえば図2(a)および図2(b)に示すように、一層以上に積層されたグリーンシートが内部電極層6a〜6c,7a〜7b,8a〜8bと共に焼成することにより得られる。セラミック層4の厚みは、特に制限されないが、本実施形態では、内部電極層6a〜6c,7a〜7b,8a〜8bの間では、好ましくは10〜100μm程度である。なお、本実施形態では、電極層の積層数は、特に限定されず、電極層6a〜6cおよび7a〜7bを繰り返し単位として、セラミック層4を介して、何層にも積層してもよい。
For example, as shown in FIGS. 2 (a) and 2 (b), the
内部電極層6a〜6c,7a〜7b,8a〜8bを構成する導電材としては、特に制限されないが、たとえば、Ag、Pd、Au、Pt等の貴金属およびこれらの合金(Ag−Pdなど)、あるいはCu、Ni等の卑金属およびこれらの合金などで構成される。ただし、後述するカーケンドール効果による第1外部電極膜12a,12bとの接合性を向上させる観点からは、面心立方の結晶構造を有する異種の金属により構成されるとより好ましい。
The conductive material that constitutes the
また、端子電極15a,15bにおける第1外部電極膜12a,12bの材質も特に限定されず、内部電極を構成する導電材と同様の材料を用いることができる。ただし、第1外部電極膜12a,12bは、焼き付け処理により形成される電極膜であり、後述するカーケンドール効果による内部電極層6a,6b,7a,7b,8a,8bとの接合性向上効果を促進するためには、面心立方の結晶構造を有する異種の金属により構成されるとより好ましい。このような観点から、第1外部電極膜12a,12bは、銀または銀を主成分とする合金を含むものであると好ましく、内部電極層6a〜6c,7a〜7b,8a〜8bは、パラジウム若しくは白金、または、これらの金属を主成分とする合金を含むものであるとより好ましい。
Further, the material of the first
すなわち、このような場合には、第1外部電極膜12a,12bを素子本体10の端面に焼き付け処理する時の高温により、絶縁膜11を貫通して、これらの金属が拡散する、いわゆるカーケンドール効果が生じるようになる。このカーケンドール効果が生じると、内部電極層6a〜6b,7a〜7b,8a〜8bに含まれる金属が、第1外部電極膜12a,12b側に拡散し、この拡散に伴って内部電極層6a〜6b,7a〜7b,8a〜8bの一端部が第1外部電極12a,12b側に突出し、両者は密接に接合される。
That is, in such a case, the so-called Kirkendole in which these metals diffuse through the insulating
第1外部電極膜12a,12bの外側に形成される第2外部電極膜14a,14bは、樹脂含有ペースト膜であり、高温での熱処理を必要とせず、素子本体10の側面端部に形成してある絶縁膜11の表面に対しても良好に密着する。樹脂含有ペースト膜に含まれる金属としては、特に限定されないが、好ましくは銀、パラジウム、銀パラジウム合金、金、白金、金白金合金である。また、樹脂含有ペースト膜に含まれる樹脂としては、特に限定されないが、好ましくはエポキシ樹脂、シリコン樹脂、ポリイミド樹脂である。
The second
第2外部電極膜14a,14bの外側には、第3外部電極膜16a,16bが形成されることが好ましく、第3外部電極膜16a,16bは、NiめっきおよびSnめっきの多層膜、またはCuめっき、Niめっき、Snめっきの多層膜であってもよい。めっき膜から成る第3外部電極膜16a,16bを形成することで、図4に示すように、積層サーミスタ素子2の端子電極15a,15bを、回路基板26のランドパターン26にハンダ20で接合する際に、ハンダ食われを有効に防止できる。
The third
本実施形態では、第1外部電極膜12a,12bの各厚みは、好ましくは5〜50μmであり、第2外部電極膜14a,14bの各厚みは、好ましくは5〜50μmであり、第3外部電極膜16a,16bの各厚みは、好ましくは1〜10μmである。
In the present embodiment, the thickness of each of the first
積層サーミスタ素子2の寸法は、特に限定されず、用途に応じて適当な寸法とすればよく、通常、X軸方向寸法(図1に示す寸法L0)が0.4〜1.6mmであり、Y軸方向寸法が0.2〜0.8mmであり、Z軸方向寸法が0.2〜0.8mm程度である。 The dimension of the laminated thermistor element 2 is not particularly limited, and may be an appropriate dimension depending on the application. Usually, the X-axis direction dimension (dimension L0 shown in FIG. 1) is 0.4 to 1.6 mm. The Y-axis direction dimension is 0.2 to 0.8 mm, and the Z-axis direction dimension is about 0.2 to 0.8 mm.
各端子電極15a,15bのX軸方向の長さL2は、前述したX軸方向の所定重なり範囲L1に、各端子電極15a,15bの厚みを足した長さである。本実施形態では、所定重なり範囲L1は、好ましくは0.01〜0.5mm、さらに好ましくは0.03〜0.5mmである。また、各端子電極15a,15bの厚みは、素子2のX軸方向長さL0に比較して十分に小さいため、素子2のX軸方向長さL0は、素子本体10の端面間の距離と略等しく、比率L1/L0は、好ましくは1/2〜1/3、さらに好ましくは1/5〜2/5である。
The length L2 in the X-axis direction of each
前述したように、フローティング電極層6cのX軸方向の両自由端は、それぞれ所定重なり範囲L1内に位置し、その重複範囲L3は、それぞれ好ましくは、最低が50μm以上であり、最大が、範囲L1以下である。端子電極15a,15bが形成されてない素子本体10の側面におけるX軸方向の長さL4は、素子2のX軸方向長さL0から各端子電極15a,15bのX軸方向の長さL2を引いた長さである。
As described above, both free ends in the X-axis direction of the floating
次に、本実施形態に係る積層型サーミスタ2の製造方法の一例を説明する。本実施形態に係る積層型サーミスタを製造する方法としては、特に制限されず、公知の方法を用いればよいが、以下の説明では、シート法を用いる場合を例示する。 Next, an example of a method for manufacturing the laminated thermistor 2 according to this embodiment will be described. A method for manufacturing the laminated thermistor according to the present embodiment is not particularly limited, and a known method may be used. However, in the following description, a case where a sheet method is used is illustrated.
まず、内部電極層6a〜8bを形成することとなる所定パターンの内部電極ペースト膜が形成されたグリーンシートと、内部電極層6a〜8bを持たないグリーンシートとを、用意する。
First, a green sheet on which an internal electrode paste film having a predetermined pattern for forming the
グリーンシートは、上述したNTCサーミスタ層を構成する材料によって形成される。なお、この種の材料には、Si、Na、Caなどの不可避的不純物が0.1重量%程度以下、含まれていてもよい。 The green sheet is formed of the material constituting the NTC thermistor layer described above. Note that this type of material may contain inevitable impurities such as Si, Na, and Ca in an amount of about 0.1 wt% or less.
そして、このような材料を用い、公知の技術によってグリーンシートを製造する。具体的には、たとえば、まずNTCサーミスタ層を構成する材料の原料を湿式混合等の手段によって均一に混合した後、乾燥させる。次に、適切に選定された焼成条件で仮焼成し、仮焼粉を湿式粉砕する。そして、粉砕された仮焼粉末にバインダを加えてスラリー化する。次に、スラリーをドクターブレード法またはスクリーン印刷法等の手段によってシート化し、その後に乾燥させてグリーンシートを得る。 And a green sheet is manufactured by a well-known technique using such a material. Specifically, for example, first, the raw materials of the material constituting the NTC thermistor layer are uniformly mixed by means such as wet mixing and then dried. Next, calcination is performed under appropriately selected calcination conditions, and the calcination powder is wet pulverized. Then, a binder is added to the pulverized calcined powder to form a slurry. Next, the slurry is formed into a sheet by means such as a doctor blade method or a screen printing method, and then dried to obtain a green sheet.
内部電極ペーストは、上述した各種金属を含む。この内部電極ペーストを印刷法等の手段によって、グリーンシートの上に塗布することで、所定パターンの内部電極ペースト膜が形成されたグリーンシートが得られる。 The internal electrode paste contains the various metals described above. By applying the internal electrode paste onto the green sheet by means such as a printing method, a green sheet on which an internal electrode paste film having a predetermined pattern is formed is obtained.
次に、これらのグリーンシートを重ね合せ、圧力を加えて圧着し、乾燥工程等の必要な工程を経た後、切断し、グリーン状態の素子本体10を取出す。切断は、ダイシングソー等を用いて行なうことができる。
Next, these green sheets are overlapped, pressure is applied and pressure-bonded, and after necessary steps such as a drying step, the green sheets are cut and the
次に、取出されたグリーン状態の素子本体10を所定条件で焼成した後、素子本体10の外面に絶縁膜11を形成する。その後に、素子本体10のX軸方向の端面に形成してある絶縁膜11のみを研磨などで除去し、あるいは除去することなく、前述したような方法で第1外部電極膜12a,12b、第2外部電極膜14a,14bおよび第3電極膜16a,16bを形成する。その結果、図1に示すように、端子電極15a,15bが形成してある積層サーミスタ素子2が得られる。
Next, after the
本実施形態に係る積層サーミスタ素子2では、素子本体10の4側面には絶縁膜11が形成してある。そのため、内部電極層6a〜8bの幅を素子本体10の幅と同じに設定しても、内部電極層6a〜8bの幅方向の側端は、素子本体10の側面から露出しない。
In the laminated thermistor element 2 according to this embodiment, insulating
また、素子本体10の対向する端面には第1外部電極膜12a,12bが形成してあり、第1外部電極膜12a,12bにそれぞれ接続する第2外部電極膜14a,14bは、絶縁膜11の側面を所定重なり範囲L1で覆うように形成してある。そのため、素子本体10の内部において、フローティング電極層6cのX軸方向の自由端を、第1外部電極膜12a,12bには接続しないで第1外部電極膜12a,12bの近くまで伸ばすことができる。それらの結果、セラミック層4を挟んで積層される内部電極層6a〜8bの重なり面積を最大限に大きくすることができる。そのために、積層サーミスタ素子2の電気特性が向上すると共に、内部電極層6a〜8bの積層数を減らすことができ、素子2の小型化に寄与する。内部電極層6a〜8bの積層数を減らすことができれば、積層ズレによる特性のバラツキも抑制することができ、電気特性が安定する。
In addition, first
また、素子本体10の内部で内部電極層6a〜8bの面積を最大限に大きくすることができ、内部電極層6a〜8bの側端を素子本体10の表面近くに位置させることができるため、その内部電極層6a〜8bの側端を通して素子本体10の外部に逃がすことができる熱量も増大する。しかも、内部電極層6a〜8bの側端近くに位置する外部電極膜14a,14b,16a,16bを通しても、素子本体10の内部に生じる熱量を素子本体10の外部に逃がすこともできる。素子本体10からの放熱が良好になれば、素子2の定格電力も大きくすることができる。また、放熱性向上により自己発熱が小さくなり、動作時の抵抗誤差も小さくなる。
Further, the area of the
さらに、本実施形態では、第2外部電極膜14a,14bの外側には、めっき膜から成る第3外部電極膜16a,16bが形成されるので、めっき膜を形成する際に、素子本体10の側面に形成してある絶縁膜11の両端が第2外部電極膜14a,14bにより覆われているため、めっき液が素子本体10の内部に進入するおそれが少ない。
Furthermore, in the present embodiment, the third
また本実施形態では、第1外部電極膜12a,12bが、焼き付け処理により形成される電極膜であり、第2外部電極膜14a,14bが、樹脂含有ペースト膜であることにより、第1外部電極膜12a,12bに対して電気的な接続を確保しつつ、素子本体10の側面に形成してある絶縁膜11の上に電極膜14a,14bを形成しやすい。
In the present embodiment, the first
さらに本実施形態では、フローティング電極層6cを有する内部電極層のパターンであるために、フローティング電極層を有さない内部電極層のパターンに比較して、特性のバラツキを小さくすることができる。これは、たとえばグリーン積層体からグリーンチップに切断する際に、X軸方向の切断位置が多少ずれたとしても、チップ内では、内部電極層6a〜8b間の重なり面積は、変化しないため、チップ間で重なり面積のバラツキが生じにくいことに起因している。
第2実施形態
Further, in the present embodiment, since the pattern of the internal electrode layer having the floating
Second embodiment
本実施形態に係る積層サーミスタ素子102は、図5に示すように、内部電極層106および107の繰り返しパターンを、図1に示す内部電極層6a〜8bに比較して変化させて素子本体110を構成した以外は、図1〜図4に示す実施形態と同様な構成を有し、以下に示す以外は、同様な作用効果を奏する。
As shown in FIG. 5, the
本実施形態では、素子本体110の内部に位置する内部電極層は、一方の第1外部電極膜12aと一端が接続する第1内部電極層106と、第1内部電極層106に対してセラミック層4を介して積層され、他方の第1外部電極膜12bと一端が接続する第2内部電極層107と、を有する。
In the present embodiment, the internal electrode layer positioned inside the
第1内部電極層106および第2内部電極層107において、第1外部電極膜12a,12bにそれぞれ接続する一端と反対側の自由端が、それぞれ所定重なり範囲L1内に位置する。このような範囲L1内までこれらの内部電極層106,107の自由端を伸ばすことで、電極の重なり面積を大きくすることができ、しかも、一対の外部電極膜12a,12bとの間で短絡することもない。
In the first
この実施形態では、各端子電極15a,15bは、それぞれ第1外部電極膜12a,12bと第2外部電極膜12b,14bとの二層膜で構成してあるが、図1と同様に、第3外部電極膜16a,16bがそれぞれ形成してあっても良い。また、素子本体110の内部では、内部電極層106および107がセラミック層4を介して交互に多数積層してあっても良い。
その他の実施形態
In this embodiment, each
Other embodiments
なお、本発明は、上述した実施し形態に限定されず、種々に改変することが可能である。 The present invention is not limited to the above-described embodiment, and can be variously modified.
たとえばセラミック層4としては、サーミスタ層に限定されず、バリスタ層であっても良く、素子全体としては、積層バリスタ素子となる。バリスタ層としては、バリスタ特性を発現し得るバリスタ材料から構成されるものであれば特に制限なく適用できる。より具体的には、ZnOを主成分とし、このZnO中にPr等の希土類元素やBi等の副成分、Al等の微量添加物等を配合したものが好適な例として挙げられる。
For example, the
さらにセラミック層4としては、誘電体層であってもよく、その場合には、素子全体としては、積層コンデンサ素子となり、あるいはその他の素子であっても良い。本発明の構造は、内部電極層の重なり面積が重要であるサーミスタ素子やバリスタ素子に特に有効であり、特に、素子2のX軸方向の寸法が小さい小型素子にきわめて有効である。
Furthermore, the
次に、本発明の実施の形態をより具体化した実施例を挙げ、本発明をさらに詳細に説明する。ただし、本発明は、これらの実施例のみに限定されるものではない。
実施例1
Next, the present invention will be described in more detail with reference to examples that further embody the embodiment of the present invention. However, the present invention is not limited to these examples.
Example 1
まず、NTCサーミスタ層を構成する材料の原料として、市販の四三酸化マンガン(Mn3 O4 )、酸化ニッケル、酸化コバルトおよび酸化鉄を準備した。これらの原料をボールミルで16時間、湿式粉砕し、乾燥して、NTCサーミスタ層用の原料を得た。 First, commercially available manganese trioxide (Mn 3 O 4 ), nickel oxide, cobalt oxide and iron oxide were prepared as raw materials for the material constituting the NTC thermistor layer. These raw materials were wet pulverized with a ball mill for 16 hours and dried to obtain raw materials for the NTC thermistor layer.
そして、得られた原料100重量部と、ポリビニルブチラール樹脂10重量部と、可塑剤としてのジオクチルフタレート(DOP)5重量部と、溶媒としてのアルコール100重量部とをボールミルで混合してペースト化し、NTCサーミスタ層用ペーストを得た。 Then, 100 parts by weight of the obtained raw material, 10 parts by weight of polyvinyl butyral resin, 5 parts by weight of dioctyl phthalate (DOP) as a plasticizer, and 100 parts by weight of alcohol as a solvent are mixed with a ball mill to form a paste. An NTC thermistor layer paste was obtained.
そして、上記にて調製したNTCサーミスタ層用ペーストと、内部電極用ペーストと、を用い、以下のようにして、図1に示される積層サーミスタ2を製造した。なお、本実施例においては内部電極層用ペーストとして、導電材として、Pdを含む市販の電極用ペーストを使用した。 Then, using the NTC thermistor layer paste prepared above and the internal electrode paste, the laminated thermistor 2 shown in FIG. 1 was manufactured as follows. In this example, a commercially available electrode paste containing Pd as the conductive material was used as the internal electrode layer paste.
まず、得られたNTCサーミスタ層用ペーストを用いて、ドクターブレード法にて、PETフィルム上に、グリーンシートを形成した。次いで、このグリーンシートの上に、内部電極用ペーストを用いて、スクリーン印刷により、内部電極パターン膜を印刷し、内部電極パターン膜が印刷されたグリーンシートを製造した。次いで、上記のグリーンシートとは別に、NTCサーミスタ層用ペーストを用いて、ドクターブレード法にて、PETフィルム上に内部電極パターン膜の印刷されていないグリーンシートを製造した。 First, a green sheet was formed on a PET film by a doctor blade method using the obtained NTC thermistor layer paste. Next, an internal electrode pattern film was printed on the green sheet by screen printing using an internal electrode paste, and a green sheet on which the internal electrode pattern film was printed was manufactured. Next, separately from the above green sheet, a green sheet on which an internal electrode pattern film was not printed on a PET film was manufactured by a doctor blade method using NTC thermistor layer paste.
そして、上記にて製造した各グリーンシートを交互に積層し、得られた積層体を加熱・加圧することにより、グリーンチップを製造した。 And each green sheet manufactured above was laminated | stacked alternately, and the green chip | tip was manufactured by heating and pressurizing the obtained laminated body.
次いで、得られたグリーンチップを所定のサイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。 Next, the obtained green chip was cut into a predetermined size and subjected to binder removal processing, firing and annealing under the following conditions to obtain a multilayer ceramic fired body.
脱バインダ処理条件は、昇温速度:30℃/時間、保持温度:300〜400℃、温度保持時間:8時間、雰囲気:空気中とした。 The binder removal treatment conditions were temperature rising rate: 30 ° C./hour, holding temperature: 300 to 400 ° C., temperature holding time: 8 hours, atmosphere: in air.
焼成条件は、昇温速度:200℃/時間、保持温度:1000〜1400℃、温度保持時間:2時間、冷却速度:200℃/時間、雰囲気:空気中とした。 The firing conditions were temperature rising rate: 200 ° C./hour, holding temperature: 1000-1400 ° C., temperature holding time: 2 hours, cooling rate: 200 ° C./hour, atmosphere: in air.
アニール条件は、昇温速度:200℃/時間、保持温度:600〜800℃、温度保持時間:2時間、冷却速度:200℃/時間、雰囲気:空気中とした。 The annealing conditions were temperature rising rate: 200 ° C./hour, holding temperature: 600 to 800 ° C., temperature holding time: 2 hours, cooling rate: 200 ° C./hour, atmosphere: in air.
次に、得られた積層セラミック焼成体の外面に絶縁膜11をスパッタ法により形成した。絶縁膜11はSiO2からなり、0.05〜10μmの厚みであった。
Next, the insulating
次いで、得られた素子本体10の端面に、銀を含む第1外部電極膜12a,12bを焼き付け処理した。焼き付け温度は600〜900℃であった。第1外部電極膜12a,12bの厚みは、それぞれ5〜50μmであった。
Next, the first
その後に、第1外部電極膜12a,12bを被覆するように、樹脂含有電極膜から成る第2電極膜14a,14bを形成した。樹脂含有電極膜は、金属として銀を含み、樹脂としてはエポキシ樹脂を含んでいた。樹脂含有電極膜から成る第2電極膜14a,14bは、熱処理により乾燥させた。熱処理温度は100〜300℃であった。第2外部電極膜14a,14bの厚みは5〜50μmであった。
Thereafter,
次に、第2外部電極膜14a,14bをそれぞれ被覆するように、Niめっき膜およびSnめっきの多層膜から成る第3外部電極膜16a,16bをめっき法により形成した。第3外部電極膜16a,16bの厚みは、それぞれ1〜10μmであった。
Next, third
得られた素子2における図1に示す寸法関係は、以下の通りであった。L0=1.6mm、L1=0.3mm、L3=0.24mm、内部電極層の積層数は34であり、それらの間に挟まれるセラミック層の厚みは、20μmであった。
実施例2
The dimensional relationship shown in FIG. 1 for the obtained element 2 was as follows. L0 = 1.6 mm, L1 = 0.3 mm, L3 = 0.24 mm, the number of laminated internal electrode layers was 34, and the thickness of the ceramic layer sandwiched between them was 20 μm.
Example 2
図5に示す内部電極層106および107の繰り返しパターンを有する積層構造の素子本体110とし、以下に示す以外は、実施例1と同様にして、積層サーミスタ素子を製造した。図5に示す寸法関係は、以下の通りであった。L0=1.6mm、L1=0.3mm、L3=0.24mm、内部電極層の積層数は34であり、それらの間に挟まれるセラミック層の厚みは、20μmであった。
実施例3
A laminated thermistor element was manufactured in the same manner as in Example 1 except that the
Example 3
L0=1.0mm、L1=0.22mm、L3=0.16mm、内部電極層の積層数は18であり、実施例1と同様にして、積層サーミスタ素子を製造した。
実施例4
L0 = 1.0 mm, L1 = 0.22 mm, L3 = 0.16 mm, the number of laminated internal electrode layers was 18, and a laminated thermistor element was produced in the same manner as in Example 1.
Example 4
L0=1.0mm、L1=0.22mm、L3=0.16mm、内部電極層の積層数は18とした以外は、実施例2と同様にして、積層サーミスタ素子を製造した。
比較例1
A laminated thermistor element was produced in the same manner as in Example 2, except that L0 = 1.0 mm, L1 = 0.22 mm, L3 = 0.16 mm, and the number of laminated internal electrode layers was 18.
Comparative Example 1
図5において、絶縁膜11を形成せずに、しかも、内部電極層106および107の自由端が、重なり範囲L1内に位置せず、長さL4内に位置し、重複範囲L3がマイナス0.06mmとした以外は、実施例2と同様にして、積層サーミスタ素子を製造した。
比較例2
In FIG. 5, the insulating
Comparative Example 2
図5において、絶縁膜11を形成せずに、しかも、内部電極層106および107の自由端を、重なり範囲L1内に位置させず、長さL4内に位置させ、重複範囲L3をマイナス0.06mmとした以外は、実施例4と同様にして、積層サーミスタ素子を製造した。
評価
In FIG. 5, the insulating
Evaluation
実施例1〜4および比較例1〜2に係る試料を、それぞれ100個作成し、端子電極15a,45b間の抵抗と、抵抗のバラツキを調べた。同じ素子サイズである実施例1,2および比較例1を比較すると、比較例1の抵抗値の平均に対して、実施例2の抵抗値の平均値は10%低減することができ、実施例1では5%低減することが確認できた。
100 samples according to Examples 1 to 4 and Comparative Examples 1 to 2 were prepared, and the resistance between the
また、比較例1の抵抗バラツキの平均に対して、実施例1の抵抗バラツキの平均値は60%低減することができ、実施例2では40%低減することが確認できた。 In addition, it was confirmed that the average resistance variation of Example 1 can be reduced by 60% and that of Example 2 can be reduced by 40% with respect to the average resistance variation of Comparative Example 1.
また、同じ素子サイズである実施例3,4および比較例2を比較すると、比較例2の抵抗値の平均に対して、実施例3の抵抗値の平均値は15%低減することができ、実施例4では30%低減することが確認できた。 Further, when Examples 3 and 4 and Comparative Example 2 having the same element size are compared, the average resistance value of Example 3 can be reduced by 15% with respect to the average resistance value of Comparative Example 2. In Example 4, it was confirmed that the reduction was 30%.
また、比較例2の抵抗バラツキの平均に対して、実施例3の抵抗バラツキの平均値は70%低減することができ、実施例4では50%低減することが確認できた。 In addition, it was confirmed that the average resistance variation of Example 3 can be reduced by 70% compared to the average resistance variation of Comparative Example 2, and that 50% can be reduced by Example 4.
これらの結果、実施例3および4に示すように、特にサイズが小さくなるほど、比較例2に比べて抵抗値の絶対値が小さくなると共に、抵抗値のバラツキが小さくなり、特に、図1に示すパターン(実施例3)では、抵抗値の絶対値の低減効果および抵抗バラツキの低減効果が顕著であった。 As a result, as shown in Examples 3 and 4, the smaller the size, the smaller the absolute value of the resistance value and the smaller the variation of the resistance value compared to Comparative Example 2, and in particular, as shown in FIG. In the pattern (Example 3), the effect of reducing the absolute value of the resistance value and the effect of reducing the resistance variation were significant.
2…積層サーミスタ
4…セラミック層
6a,6b,106…第1内部電極層
6c…フローティング電極層
7a,7b,8a,8b,107…第2内部電極層
10…素子本体
11…絶縁膜
12a,12b…第1外部電極膜
14a,14b…第2外部電極膜
16a,16b…第3外部電極膜
15a,15b…端子電極
DESCRIPTION OF SYMBOLS 2 ...
Claims (8)
前記素子本体の少なくとも4側面全周に形成してある絶縁膜と、
前記素子本体の4側面を除く対向する1対の端面にそれぞれ形成してあり、前記内部電極層の何れかと接続する一対の焼き付け処理により形成される第1外部電極膜と、
それぞれの前記第1外部電極膜を覆い、しかも前記4側面に形成してある前記絶縁膜の端部を所定重なり範囲で覆う一対の樹脂含有ペースト膜である第2外部電極膜と、を有し、
前記内部電極層の幅と前記素子本体の幅とが同じであり、前記内部電極層の自由端の少なくとも1つは前記所定重なり範囲内に位置する積層型サーミスタ。 A rectangular parallelepiped element body in which the thermistor layers and internal electrode layers are alternately laminated;
An insulating film formed on at least four side surfaces of the element body;
A first external electrode film formed on a pair of opposed end faces excluding the four side surfaces of the element body, and formed by a pair of baking processes connected to any of the internal electrode layers;
Covering each of the first external electrode film, moreover have a, a second external electrode layer is a pair of resin-containing paste film covering a predetermined overlapping range an end portion of the insulating film is formed on the four side surfaces ,
The laminated thermistor , wherein the width of the internal electrode layer and the width of the element body are the same, and at least one of the free ends of the internal electrode layer is located within the predetermined overlapping range .
前記第1外部電極膜と端部がそれぞれ接続する一対の第1内部電極層と、
これらの第1内部電極層と同一平面に形成され、これらの第1内部電極層と接続しないフローティング電極層と、
前記フローティング電極層の一部と前記第1内部電極層とに対して前記サーミスタ層を介して積層され、前記第1外部電極膜にそれぞれ接続するが相互には接続されない一対の第2内部電極層と、を有する請求項1〜4の何れかに記載の積層型サーミスタ。 The internal electrode layer is
A pair of first internal electrode layers each having an end connected to the first external electrode film;
A floating electrode layer that is formed in the same plane as these first internal electrode layers and is not connected to these first internal electrode layers;
A pair of second internal electrode layers stacked on the part of the floating electrode layer and the first internal electrode layer via the thermistor layer and connected to the first external electrode film but not connected to each other And a laminated thermistor according to any one of claims 1 to 4 .
一方の前記第1外部電極膜と一端が接続する第1内部電極層と、
前記第1内部電極層に対して前記サーミスタ層を介して積層され、他方の前記第1外部電極膜と一端が接続する第2内部電極層と、を有する請求項1〜4の何れかに記載の積層型サーミスタ。 The internal electrode layer is
A first internal electrode layer connected at one end to one of the first external electrode films;
The stacked via the thermistor layer to the first inner electrode layers, according to any of claims 1-4 in which the other of said first external electrode layer and the one end having a second inner electrode layer connected Laminated thermistor.
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