JP5318223B2 - ストレージサブシステム、及びその制御方法 - Google Patents
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Description
0×0000000_00000000〜0×1FFFFFFF_FFFFFFFF の範囲である。同様に、ディスクI/F部のアドレス、キャッシュメモリ部のアドレス、他の被制御ユニット部のアドレスは図11に示す通りである。このようにユニット毎に実アドレスが割り当てられている。
(0×1000000_400000000)が設定されている。また、テーブル2は、テーブル1と同様に、プロセッサコア♯1用であって、これには、ホストI/F部のアドレスの他の一部(0×2000000_400000000)が設定されている。さらに、テーブル3もプロセッサコア♯1用であって、これには、キャッシュメモリ部のアドレスの一部(0×4000040_800000000)が設定されている。この表は、ローカルメモリ部30に、アドレス変換部変換テーブル情報(図3)として、登録されている。
12 ホスト装置
16(16A,16B) ストレージ制御部
18 スイッチ回路
20(20A,20B) ホストI/F回路
22(20A,20B) キャッシュメモリ
24(24A,24B) ディスクI/F回路
28 マルチコアプロセッサ
Claims (13)
- 複数のプロセッサコアを有する制御回路と、
前記制御回路からの制御を受けて、上位装置に対してデータストレージサービスを提供する被制御ユニットと、
前記制御回路を前記被制御ユニットに接続するスイッチ回路と、
を備え、
前記被制御ユニットには第1のアドレス空間が適用され、
前記制御回路には前記第1のアドレス空間とは異なる第2のアドレス空間が適用され、
前記第2のアドレス空間が、前記複数のプロセッサコアのそれぞれから前記スイッチ回路に対して発行されるアクセスに割り振られており、
前記スイッチ回路は、前記第2のアドレス空間に属するアドレスに基づいて、前記アクセスを発行したプロセッサコアを判定し、前記プロセッサコアからのアクセスに含まれるアドレスを前記第1のアドレス空間のアドレスに変換し、
前記被制御ユニットは、前記上位装置に対する第1のインターフェースと、記憶デバイスに対する第2のインターフェースと、前記第1と第2のインターフェースとの間でデータを一時記憶するキャッシュメモリと、を備え、
前記第1のインターフェースと、前記第2のインターフェースと、前記キャッシュメモリのそれぞれの記憶領域に、前記第1のアドレス空間として、共通な論理アドレスが適用され、
前記制御回路と前記スイッチ回路とはPCI-Expressによって接続されている、ストレージサブシステム。 - 前記第2のアドレス空間に属するアドレスが、前記複数のプロセッサコアそれぞれのアクセスに対して、互いに重複しないように割り振られている、請求項1記載のストレージサブシステム。
- 前記スイッチ回路は、前記第2のアドレス空間に属するアドレスを前記第1のアドレス空間に変換する変換テーブルを備え、前記プロセッサコアから発行される前記アクセスのアドレス範囲に属する複数の領域のそれぞれに異なる変換テーブルが適用され、前記変換テーブルの設定値を、前記プロセッサコアから発行されるアクセスのアドレスに適用して、当該アクセスのアドレスを前記第1のアドレス空間のアドレスに変換する、請求項1又は2記載のストレージサブシステム。
- 前記スイッチ回路は、前記プロセッサコアが発行したアクセスのアドレスの全部または一部に前記設定値を加算して前記第1のアドレス空間に属するアドレスを求め、このアドレスにしたがって、前記アクセスを目的とする前記被制御ユニットに転送する、請求項3記載のストレージサブシステム。
- 前記設定値は、前記プロセッサコアがアクセスしたい前記被制御ユニットに適用された前記第1のアドレス空間に属するアドレスからなる、請求項3又は4記載のストレージサブシステム。
- 前記プロセッサコアは、アクセスしたい前記被制御ユニットのアドレス空間に自身が発行するアクセスのアドレスが変換されるように、前記変換テーブルの設定値を変更する、請求項3乃至5の何れか1項記載のストレージサブシステム。
- 前記プロセッサコアは、アクセスしたい前記被制御ユニットのアドレス空間に変換されるように、前記変換テーブルを複数のものの中から選択し、選択した変換テーブルに対応するアドレスを用いてアクセスを前記スイッチ回路に発行し、当該スイッチ回路は選択された変換テーブルの設定値に前記アクセスのアドレスを適用する、請求項3乃至6の何れか1項記載のストレージサブシステム。
- 前記プロセッサコアが、前記設定値を持った変換テーブルがないことを判定すると、複数の変換テーブルの中から前記スイッチ回路が変換に使用した履歴が古い一つの変換テーブルを選択して、当該変換テーブルの設定値を変更する、請求項3乃至7の何れか1項記載のストレージサブシステム。
- 前記スイッチ回路は、前記プロセッサコアからのアクセスが不当であるか否かを検出し、不当なアクセスを前記被制御ユニットに転送しない、請求項1乃至8の何れか1項記載のストレージサブシステム。
- 前記スイッチ回路は、不当なアクセスを発行したプロセッサコアを記録するレジスタを備え、当該レジスタに登録されたプロセッサコアからのアクセスを前記被制御ユニットに転送しない、請求項9記載のストレージサブシステム。
- 前記スイッチ回路は、前記プロセッサコアから発行されたアクセスに所定累計回数の不当があったことを判定し、
前記スイッチ回路から前記判定結果を受けた前記制御回路は、当該不当であったアクセスを発行したプロセッサコアを閉塞し、
閉塞されたプロセッサコアを有する前記制御回路に代わって複数ある制御回路の中から他の制御回路がコマンド処理を行う、請求項9又は10記載のストレージサブシステム。 - 複数のプロセッサコアを有する制御回路と、
前記制御回路からの制御を受けて、上位装置に対してデータストレージサービスを提供する被制御ユニットと、
前記制御回路を前記被制御ユニットに接続するスイッチ回路と、
を備えるストレージサブシステムであって、
前記被制御ユニットは、
前記上位装置に対する第1のインターフェースと、
記憶デバイスに対する第2のインターフェースと、
前記第1と第2のインターフェースとの間でデータを一時記憶するキャッシュメモリと、を備え、
前記被制御ユニットには第1のアドレス空間が適用され、
前記制御回路には前記第1のアドレス空間とは異なる第2のアドレス空間が適用され、
前記第2のアドレス空間が、前記複数のプロセッサコアのそれぞれから前記スイッチ回路に対して発行されるアクセスに割り振られており、
前記スイッチ回路は、前記第2のアドレス空間に属するアドレスに基づいて、前記アクセスを発行したプロセッサコアを判定し、前記プロセッサコアからのアクセスに含まれるアドレスを前記第1のアドレス空間のアドレスに変換に変換し、
前記プロセッサコアからの第1アクセスが、前記第1のインターフェースのプロトコル制御部に、前記上位装置からのデータを転送するためのパラメータを設定し、
前記プロセッサコアからの第2のアクセスが、前記プロトコル制御部を起動して前記上位装置から前記パラメータに基づいてデータを転送し、
さらに、前記スイッチ回路が、前記プロセッサコアからのアクセスが不当であるか否かを検出し、不当なアクセスを前記被制御ユニットに転送しないように構成され、不当なアクセスを発行したプロセッサコアを記録するレジスタを備え、前記第1のアクセスが不当であると判定すると、当該第1のアクセスを発行したプロセッサコアを前記レジスタに記録し、当該レジスタの記録内容を参照して、前記第2のアクセスを前記被制御ユニットに転送しないストレージサブシステム。 - 複数のプロセッサコアを有する制御回路と、
前記制御回路からの制御を受けて、上位装置に対してデータストレージサービスを提供する被制御ユニットと、
前記制御回路を前記被制御ユニットに接続するスイッチ回路と、
を備え、
前記被制御ユニットには第1のアドレス空間が適用され、
前記制御回路には前記第1のアドレス空間とは異なる第2のアドレス空間が適用され、
前記第2のアドレス空間が、前記複数のプロセッサコアのそれぞれから前記スイッチ回路に対して発行されるアクセスに割り振られており、
前記被制御ユニットは、前記上位装置に対する第1のインターフェースと、記憶デバイスに対する第2のインターフェースと、前記第1と第2のインターフェースとの間でデータを一時記憶するキャッシュメモリと、を備え、
前記第1のインターフェースと、前記第2のインターフェースと、前記キャッシュメモリのそれぞれの記憶領域に、前記第1のアドレス空間として、共通な論理アドレスが適用され、
前記制御回路と前記スイッチ回路とはPCI-Expressによって接続されている、
ストレージサブシステムの制御方法であって、
前記スイッチ回路は、前記第2のアドレス空間に属するアドレスに基づいて、前記アクセスを発行したプロセッサコアを判定し、前記プロセッサコアからのアクセスに含まれるアドレスを前記第1のアドレス空間のアドレスに変換する、ストレージサブシステムの制御方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2009/057408 WO2010116536A1 (en) | 2009-04-06 | 2009-04-06 | Storage subsystem and its control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012519316A JP2012519316A (ja) | 2012-08-23 |
JP5318223B2 true JP5318223B2 (ja) | 2013-10-16 |
Family
ID=41137365
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011537756A Expired - Fee Related JP5318223B2 (ja) | 2009-04-06 | 2009-04-06 | ストレージサブシステム、及びその制御方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8219760B2 (ja) |
JP (1) | JP5318223B2 (ja) |
WO (1) | WO2010116536A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9507937B2 (en) * | 2012-03-30 | 2016-11-29 | Intel Corporation | Reporting malicious activity to an operating system |
US20130297851A1 (en) * | 2012-05-02 | 2013-11-07 | Chung-Wen Huang | Peripheral device and data access control method thereof |
WO2013168192A1 (en) * | 2012-05-08 | 2013-11-14 | Hitachi, Ltd. | Storage apparatus and method for controlling storage apparatus |
US9706564B2 (en) | 2013-03-14 | 2017-07-11 | Cavium, Inc. | Apparatus and method for media access control scheduling with a priority calculation hardware coprocessor |
US20140269281A1 (en) * | 2013-03-14 | 2014-09-18 | Cavium, Inc. | Apparatus and Method for Providing Sort Offload |
US9237581B2 (en) | 2013-03-14 | 2016-01-12 | Cavium, Inc. | Apparatus and method for media access control scheduling with a sort hardware coprocessor |
WO2014199447A1 (ja) * | 2013-06-11 | 2014-12-18 | 株式会社日立製作所 | 計算機およびフェールオーバ方法 |
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WO2018051505A1 (ja) * | 2016-09-16 | 2018-03-22 | 株式会社日立製作所 | ストレージシステム |
US10909007B2 (en) * | 2017-03-24 | 2021-02-02 | Hitachi, Ltd. | Storage system and storage control method for replacing storage controllers in a communication-disabled state during a shutdown-less replacement |
US10884953B2 (en) * | 2017-08-31 | 2021-01-05 | Hewlett Packard Enterprise Development Lp | Capability enforcement processors |
US11176063B2 (en) * | 2019-11-01 | 2021-11-16 | EMC IP Holding Company LLC | Optimized use of processor memory for I/O operations |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6225318A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | パス自動閉塞方式 |
KR100496856B1 (ko) * | 1999-05-20 | 2005-06-22 | 삼성전자주식회사 | 어드레스 확장이 가능한 데이터 처리 시스템 |
JP2002334068A (ja) * | 2001-05-08 | 2002-11-22 | Hitachi Ltd | データ処理装置 |
JP4311637B2 (ja) * | 2003-10-30 | 2009-08-12 | 株式会社日立製作所 | 記憶制御装置 |
US7421532B2 (en) | 2003-11-18 | 2008-09-02 | Topside Research, Llc | Switching with transparent and non-transparent ports |
US7502872B2 (en) * | 2005-05-23 | 2009-03-10 | International Bsuiness Machines Corporation | Method for out of user space block mode I/O directly between an application instance and an I/O adapter |
JP4814617B2 (ja) * | 2005-11-01 | 2011-11-16 | 株式会社日立製作所 | ストレージシステム |
JP2008021252A (ja) * | 2006-07-14 | 2008-01-31 | Hitachi Ltd | 計算機システム及びアドレス割当方法 |
JP4859471B2 (ja) | 2006-02-02 | 2012-01-25 | 株式会社日立製作所 | ストレージシステム及びストレージコントローラ |
JP4872402B2 (ja) * | 2006-03-20 | 2012-02-08 | 日本電気株式会社 | マルチプロセッサシステムのメモリアクセス負荷分散装置および方法 |
JP2008225906A (ja) * | 2007-03-13 | 2008-09-25 | Toyota Motor Corp | 情報処理システム及びその情報処理システムを構成するコア識別コントローラ |
JP5056845B2 (ja) * | 2007-03-28 | 2012-10-24 | 富士通株式会社 | スイッチおよび情報処理装置 |
JP4475598B2 (ja) * | 2007-06-26 | 2010-06-09 | 株式会社日立製作所 | ストレージシステム及びストレージシステムの制御方法 |
-
2009
- 2009-04-06 US US12/526,663 patent/US8219760B2/en active Active
- 2009-04-06 JP JP2011537756A patent/JP5318223B2/ja not_active Expired - Fee Related
- 2009-04-06 WO PCT/JP2009/057408 patent/WO2010116536A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2012519316A (ja) | 2012-08-23 |
US8219760B2 (en) | 2012-07-10 |
US20110296117A1 (en) | 2011-12-01 |
WO2010116536A1 (en) | 2010-10-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130314 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
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|
R150 | Certificate of patent or registration of utility model |
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