JP5316209B2 - Circuit board and circuit board manufacturing method - Google Patents
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Description
本発明は、回路基板及び回路基板の製造方法に関する。 The present invention relates to a circuit board and a method for manufacturing the circuit board.
近年、コンピュータ等の電子機器の高速化や大集積化に対応するため、コンピュータシステムに用いられる回路基板（配線基板）への半導体チップ（半導体素子）の高密度の実装が行われている。回路基板への半導体チップの高密度の実装を実現するため、半導体チップを回路基板に直接実装するフリップチップ接合（フリップチップ実装）が行われている。例えば、フリップチップ接合においては、半導体チップに設置された電極（接続端子）と、回路基板に設置された接続パッドとを接合することで、半導体チップがフェースダウンで回路基板に直接接合される。 In recent years, high-density mounting of semiconductor chips (semiconductor elements) on a circuit board (wiring board) used in a computer system has been performed in order to cope with high speed and large integration of electronic devices such as computers. In order to realize high-density mounting of the semiconductor chip on the circuit board, flip chip bonding (flip chip mounting) is performed in which the semiconductor chip is directly mounted on the circuit board. For example, in flip chip bonding, the semiconductor chip is directly bonded face-down to the circuit board by bonding electrodes (connection terminals) installed on the semiconductor chip and connection pads installed on the circuit board.
フリップチップ接合の一つとして、回路基板の接続パッド（電極パッド）の上に形成された錫（Ｓｎ）又は半田等の導電性材料を加熱溶融し、溶融した導電性材料と半導体チップの電極とを接合することにより、半導体チップと回路基板とを電気的に導通させる方式がある。この方式は、回路基板の接続パッドの上に形成された錫（Ｓｎ）又は半田等の導電性材料を加熱溶融させるため、低荷重で半導体素子を回路基板に実装できる。 As one of flip chip bonding, a conductive material such as tin (Sn) or solder formed on a connection pad (electrode pad) of a circuit board is heated and melted, and the melted conductive material and an electrode of a semiconductor chip There is a system in which the semiconductor chip and the circuit board are electrically connected by bonding. In this method, since a conductive material such as tin (Sn) or solder formed on the connection pad of the circuit board is heated and melted, the semiconductor element can be mounted on the circuit board with a low load.
回路基板の接続パッドの上に錫（Ｓｎ）又は半田等の導電性材料を形成する方法として、半田めっき法、スーパージャフィット法及び全面印刷プリコート法等の種々の方法がある。しかし、隣接する接続パッドの狭ピッチ化により、接続パッドの上に形成される錫（Ｓｎ）又は半田等の導電性材料が隣接する接続パッドの間で繋がり、隣接する接続パッドの間でブリッジが発生する問題がある。本件は、回路基板の接続パッドの上に形成される導電性材料が、隣接する接続パッドの間で繋がることを抑止する技術を提供する。 As a method for forming a conductive material such as tin (Sn) or solder on the connection pads of the circuit board, there are various methods such as a solder plating method, a super just method, and a full surface printing precoat method. However, due to the narrow pitch of adjacent connection pads, a conductive material such as tin (Sn) or solder formed on the connection pads is connected between adjacent connection pads, and a bridge is formed between adjacent connection pads. There are problems that occur. The present invention provides a technique for preventing a conductive material formed on a connection pad of a circuit board from being connected between adjacent connection pads.
本件の一観点によれば、回路基板は、接続パットと、接続パッドの側面に形成された側壁と、接続パッドの上に形成された導電性材料と、を備え、側壁の上端は、接続パッドの上面よりも突出している。 According to one aspect of the present invention, the circuit board includes a connection pad, a side wall formed on a side surface of the connection pad, and a conductive material formed on the connection pad, and an upper end of the side wall is connected to the connection pad. It protrudes from the top surface.
本件によれば、回路基板の接続パッドの上に形成される導電性材料が、隣接する接続パッドの間で繋がることを抑止することができる。 According to this case, it is possible to prevent the conductive material formed on the connection pads of the circuit board from being connected between the adjacent connection pads.
以下、図面を参照して発明を実施するための形態に係る回路基板及びその製造方法について説明する。以下の実施形態の構成は例示であり、本件の回路基板及びその製造方法は実施形態の構成に限定されない。 Hereinafter, a circuit board and a manufacturing method thereof according to an embodiment for carrying out the invention will be described with reference to the drawings. The configuration of the following embodiment is an exemplification, and the circuit board and the manufacturing method thereof are not limited to the configuration of the embodiment.
図１から図５を参照して、全面印刷プリコート法について説明する。図１（Ａ）は、接続パッド（端子電極）１が形成された支持基板２の上面図である。図１（Ｂ）は、図１（Ａ）の点線Ａで示した位置を矢印方向Ｂから見た支持基板２の断面図である。図１（Ａ）及び（Ｂ）は、支持基板２の一部を示している。支持基板２は、例えば、樹脂基板やセラミック基板等であるが、これに限らず、接続パッド１を形成することが可能な種々の基板を支持基板２として用いてもよい。
The full surface printing precoat method will be described with reference to FIGS. FIG. 1A is a top view of a
図１（Ａ）及び（Ｂ）に示すように、支持基板２の主面（半導体チップ搭載面）上に、ソルダーレジスト３が形成されている。ソルダーレジスト３には開口が形成されている。接続パッド１及び支持基板２が、ソルダーレジスト３の開口から露出している。接続パッド１は、支持基板２に半導体チップ（半導体素子）を搭載する際、半導体チップの入出力端子（突起電極）と電気的に接続される。支持基板２の上に接続パッド１をペリフェラル状に形成してもよいし、支持基板２の上に接続パッド１をエリア状に形成してもよい。
As shown in FIGS. 1A and 1B, a solder resist 3 is formed on the main surface (semiconductor chip mounting surface) of the
図１（Ａ）及び（Ｂ）に示す支持基板２に対して、図２（Ａ）及び（Ｂ）に示すように、導電性ペースト４を印刷する。例えば、図示しないメタルマスクを用いて、導電性ペースト４をソルダーレジスト３の開口に埋め込む。図２（Ａ）は、支持基板２の上面図であ
る。図２（Ｂ）は、図２（Ａ）の点線Ｃで示した位置を矢印方向Ｄから見た支持基板２の断面図である。図２（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）と同様に支持基板２の一部を示している。
As shown in FIGS. 2A and 2B, the conductive paste 4 is printed on the
導電性ペースト４には、導電性材料５及びフラックスが含まれている。導電性材料５は、例えば、錫（Ｓｎ）又は半田等であるが、これに限らず、導電性材料５は、半導体チップの入出力端子と支持基板２の接続パッド１とを接続させるための金属又は合金であればよい。
The conductive paste 4 contains a
メタルマスクには、接続パッド１及び支持基板２の上に導電性ペースト４を形成する箇所に対応した開口が設けられている。例えば、スキージを用いて、導電性ペースト４をメタルマスクの開口に埋め込む場合、メタルマスクの開口を介して、導電性ペースト４がソルダーレジスト３の開口に埋め込まれる。ソルダーレジスト３の開口に埋め込まれた導電性ペースト４は、ソルダーレジスト３の開口から露出している接続パッド１及び支持基板２の上に形成される。
The metal mask is provided with openings corresponding to locations where the conductive paste 4 is formed on the
次に、支持基板２を加熱することにより、導電性ペースト４のリフロー処理を行う。導電性ペースト４のリフロー処理を行うことにより、図３（Ａ）及び（Ｂ）に示すように、接続パッド１の表面に導電性材料５が析出する。図３（Ａ）は、支持基板２の上面図である。図３（Ｂ）は、図３（Ａ）の点線Ｅで示した位置を矢印方向Ｆから見た支持基板２の断面図である。図３（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）と同様に支持基板２の一部を示している。
Next, the conductive substrate 4 is reflowed by heating the
図３（Ａ）及び（Ｂ）に示すように、支持基板２の上にはフラックス残渣６及び導電性材料５の凝集物７が形成されている。導電性ペースト４のリフロー処理を行った場合、導電性ペースト４に含まれるフラックスの溶媒成分が気化し、フラックスの樹脂成分であるフラックス残渣６が支持基板２の上に形成される。また、導電性ペースト４のリフロー処理を行った場合、支持基板２の表面に析出した導電性材料５が凝集して、導電性材料５の凝集物７が支持基板２の上に形成される。
As shown in FIGS. 3A and 3B, a
次に、支持基板２に対して洗浄処理を行う。例えば、フラックス洗浄液を用いて、支持基板２に対して洗浄処理を行うことにより、図４（Ａ）及び（Ｂ）に示すように、支持基板２の上に形成されているフラックス残渣６及び導電性材料５の凝集物７を洗浄除去する。図４（Ａ）は、支持基板２の上面図である。図４（Ｂ）は、図４（Ａ）の点線Ｇで示した位置を矢印方向Ｈから見た支持基板２の断面図である。図４（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）と同様に支持基板２の一部を示している。
Next, a cleaning process is performed on the
接続パッド１の表面に析出した導電性材料５と、支持基板２の表面に析出した導電性材料５とが繋がることにより、図５（Ａ）及び（Ｂ）に示すように、接続パッド１の表面に析出した導電性材料５が隣接する接続パッド１の間で繋がる場合がある。これは、接続パッド１の表面に析出した導電性材料５の量が多い場合や、隣接する接続パッド１のピッチ間隔が狭い場合に発生しやすい。
As shown in FIGS. 5A and 5B, the
図５（Ａ）は、支持基板２の上面図である。図５（Ｂ）は、図５（Ａ）の点線Ｉで示した位置を矢印方向Ｊから見た支持基板２の断面図である。図５（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）と同様に支持基板２の一部を示している。接続パッド１の表面に析出した導電性材料５が隣接する接続パッド１の間で繋がると、隣接する接続パッド１が短絡し、支持基板２の不良となる。
FIG. 5A is a top view of the
本実施形態では、支持基板２の上に形成された接続パッド１の上に形成する導電性材料
５が、隣接する接続パッド１の間で繋がることを抑止するために、接続パッド１の両側面に側壁１０を形成した状態で、接続パッド１の上に導電性材料５を形成する。以下、実施例に基づいて、本実施形態に係る回路基板の製造方法を具体的に説明するが、本実施形態は以下の実施例に限定されるものではない。
In the present embodiment, in order to prevent the
〈実施例１〉
図６から図１３を参照して、実施例１に係る回路基板の製造方法を説明する。実施例１では、接続パッド１の上面及び側面に金属膜１１を形成することにより、接続パッド１の両側面に側壁１０を形成し、側壁１０の上端を接続パッド１の上面よりも突出させた状態で、接続パッド１の上に導電性材料５Ａを形成する例を説明する。
<Example 1>
A method for manufacturing a circuit board according to the first embodiment will be described with reference to FIGS. In the first embodiment, the
まず、実施例１では、図６に示すように、支持基板２の上に形成された接続パッド１の上面及び側面に金属膜１１を形成する。図６は、実施例１に係る支持基板２の断面図である。なお、支持基板２の主面上には、ソルダーレジスト３が形成されているが、図６から図１３では、ソルダーレジスト３の図示を省略している。
First, in Example 1, as shown in FIG. 6, the
接続パッド１は、支持基板２に半導体チップ（半導体素子）を搭載する際、半導体チップの入出力端子（突起電極）と電気的に接続される。支持基板２の上に接続パッド１をペリフェラル状に形成してもよいし、支持基板２の上に接続パッド１をエリア状に形成してもよい。支持基板２は、例えば、樹脂基板やセラミック基板等であるが、これに限らず、接続パッド１を形成することが可能な種々の基板を支持基板２として用いてもよい。
The
接続パッド１のサイズは、高さ１０μｍ、幅２０μｍとしている。接続パッド１の材料は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）である。例えば、電解めっき法により、接続パッド１を支持基板２の上に形成する。また、隣接する接続パッド１の間隔は２０μｍとしている。但し、接続パッド１の高さ及び幅の値、隣接する接続パッド１の間隔の値は例示であり、これらの値に限定されず、他の値であってもよい。なお、接続パッド１の材料が銅（Ｃｕ）である場合、無電解めっき法により、接続パッド１の表面にニッケル（Ｎｉ）及び金（Ａｕ）を順次形成してもよい。
The size of the
金属膜１１の形成は、例えば、電解めっき法により行う。実施例１で示す例では、金属膜１１の膜厚を２μｍとしている。但し、金属膜１１の膜厚の値は例示であり、この値に限定されず、他の値であってもよい。例えば、金属膜１１の膜厚を、接続パッド１の幅寸法Ｗ１（μｍ）に対して、２．５％以上、５０％未満の値にしてもよい。金属膜１１は、導電性材料５Ａとの濡れ性が悪い材料を使用する。金属膜１１は、例えば、クロム（Ｃｒ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）等の金属、又はこれらの金属を含む合金である。
The
次に、図７に示すように、支持基板２及び金属膜１１の上にドライフィルムレジスト１２を形成する。図７は、実施例１に係る支持基板２の断面図である。ドライフィルムレジスト１２は、感光性樹脂膜である。例えば、真空ラミネータを用いて、ドライフィルムレジスト１２を支持基板２の上にラミネートすることで、支持基板２及び金属膜１１の上にドライフィルムレジスト１２を形成する。
Next, as shown in FIG. 7, a dry film resist 12 is formed on the
次に、接続パッド１の上方に形成されている金属膜１１及びドライフィルムレジスト１２を除去する。例えば、ウェットブラスト装置を用いて、ウェットブラスト処理により、ドライフィルムレジスト１２の上面をエッチングするとともに、金属膜１１の上面をエッチングする。ウェットブラスト処理は、砥粒及び水が混合されたスラリーを高圧のエアでスプレーする方法である。例えば、金属膜１１の膜厚を２μｍとする場合、金属膜１１を２００秒のエッチング時間でエッチングする。これは、アルミナＡ１♯１２００の粒子を
用いて、エア圧０．２５Ｐａ、処理速度２０ｍｍ／ｓで、基板サイズ１８０ｍｍ×７０ｍｍの支持基板２を２０回スプレーする場合の条件である。
Next, the
除去対象の金属膜１１に対応する部分が開口されているマスクを用いて、ウェットブラスト処理を行うことにより、金属膜１１及びドライフィルムレジスト１２が除去され、金属膜１１から接続パッド１が露出する。ウェットブラスト処理により、接続パッド１の上面に形成されている金属膜１１は除去されるが、接続パッド１の両側面には金属膜１１が残存することになる。すなわち、図８に示すように、接続パッド１の両側面に側壁１０が形成される。図８は、実施例１に係る支持基板２の断面図である。
By performing wet blasting using a mask having an opening corresponding to the
なお、ドライフィルムレジスト１２を露光及び現像することにより、ドライフィルムレジスト１２を除去し、ウェットブラスト処理により、接続パッド１の上面に形成されている金属膜１１を除去してもよい。
Alternatively, the dry film resist 12 may be removed by exposing and developing the dry film resist 12, and the
次に、図９に示すように、支持基板２の上に形成されている接続パッド１の一部を除去する。図９は、実施例１に係る支持基板２の断面図である。例えば、１０ｇの過硫酸アンモニウムを２００ｍＬの水に溶解させたＣｕエッチング液に、支持基板２を６００秒間浸漬させ、支持基板２の上に形成されている接続パッド１の上面部分をエッチング除去する。この場合、接続パッド１の上面部分が３μｍエッチングされる。すなわち、接続パッド１の高さが１０μｍの場合、エッチング後の接続パッド１の高さは７μｍとなる。なお、接続パッド１の表面にニッケル（Ｎｉ）及び金（Ａｕ）が形成されている場合には、Ｎｉエッチング液及びＡｕエッチング液を用いて、接続パッドの表面に形成されているニッケル（Ｎｉ）及び金（Ａｕ）を除去する。
Next, as shown in FIG. 9, a part of the
接続パッド１の上面部分をエッチング除去することにより、接続パッド１の両側面に形成されている側壁１０の上端と、接続パッド１の上面との間に段差が生じ、接続パッド１の両側面に形成されている側壁１０の上端が、接続パッド１の上面よりも突出する。接続パッド１の両側面に形成されている側壁１０の上端が、接続パッド１の上面よりも突出することで、図９に示すように、接続パッド１の上には、接続パッド１の上面よりも突出している側壁１０の内側に空間が形成される。
By etching away the upper surface portion of the
次に、図１０に示すように、支持基板２の上のドライフィルムレジスト１２を除去する。図１０は、実施例１に係る支持基板２の断面図である。例えば、支持基板２をドライフィルム剥離液に浸漬させ、支持基板２の上のドライフィルムレジスト１２を剥離することにより、支持基板２の上のドライフィルムレジスト１２を除去する。
Next, as shown in FIG. 10, the dry film resist 12 on the
次に、全面印刷プリコート法により、接続パッド１、支持基板２及び側壁１０の上に、導電性ペースト４を形成する。例えば、メタルマスクを用いて、導電性ペースト４を支持基板２に印刷することにより、図１１に示すように、接続パッド１、支持基板２及び側壁１０の上に、導電性ペースト４を形成する。図１１は、実施例１に係る支持基板２の断面図である。導電性ペースト４には、導電性材料５Ａ及びフラックスが含まれている。導電性材料５Ａは、例えば、錫（Ｓｎ）等の金属又は半田等の合金である。半田は、例えば、錫（Ｓｎ）及び銀（Ａｇ）を主成分とする錫−銀（Ｓｎ−Ａｇ）半田、錫（Ｓｎ）及びビスマス（Ｂｉ）を主成分とする錫−ビスマス（Ｂｉ）半田、錫（Ｓｎ）及び鉛（Ｐｂ）を主成分とする錫−鉛（Ｓｎ−Ｐｂ）半田等である。
Next, the conductive paste 4 is formed on the
次に、支持基板２を加熱することにより、導電性ペースト４のリフロー処理を行う。すなわち、導電性ペースト４に含まれる導電性材料５Ａの温度が融点以上となるように支持基板２を加熱する。導電性ペースト４のリフロー処理を行うことにより、図１２に示すように、接続パッド１の上面に導電性材料５Ａが析出する。図１２は、実施例１に係る支持
基板２の断面図である。例えば、導電性ペースト４として、錫−銀（Ｓｎ−Ａｇ）半田ペーストを用いる場合、支持基板２の表面の最高温度が２５０℃に設定されたリフロー装置を用いて、支持基板２の表面の温度を２２０℃以上にして、窒素雰囲気中で１５秒以上、導電性ペースト４のリフロー処理を行う。
Next, the conductive substrate 4 is reflowed by heating the
導電性ペースト４のリフロー処理を行った場合、接続パッド１の両側面には側壁１０が形成されているため、接続パッド１の両側面には導電性材料５Ａは析出せず、接続パッド１の上面に導電性材料５Ａが析出する。接続パッド１の上面に導電性材料５Ａが析出することにより、接続パッド１の上に導電性材料５Ａが形成される。接続パッド１の両側面に形成された側壁１０は、導電性材料５Ａが接続パッド１の側面に形成されることを抑止する機能を果たす。
When the reflow treatment of the conductive paste 4 is performed, since the
接続パッド１の両側面に形成されている側壁１０の上端が接続パッド１の上面よりも突出しているため、接続パッド１の上面よりも突出している側壁１０の内側に形成された空間に導電性材料５Ａが形成される。そして、接続パッド１の上面に導電性材料５Ａが更に析出することにより、導電性材料５Ａは、接続パッド１の両側面に形成されている側壁１０よりも突出して形成される。
Since the upper end of the
導電性材料５Ａの温度が融点以上となるように支持基板２を加熱することで、接続パッド１の上に形成された導電性材料５Ａが溶融し、導電性材料５Ａと接続パッド１とが接合される。
By heating the
図１２に示すように、支持基板２の上にはフラックス残渣６及び導電性材料５Ａの凝集物７が形成されている。導電性ペースト４のリフロー処理を行った場合、導電性ペースト４に含まれるフラックスの溶媒成分が気化し、フラックスの樹脂成分であるフラックス残渣６が支持基板２の上に形成される。また、導電性ペースト４のリフロー処理を行った場合、支持基板２の表面に析出した導電性材料５Ａが凝集して、導電性材料５Ａの凝集物７が支持基板２の上に形成される。
As shown in FIG. 12, the
次に、支持基板２に対して洗浄処理を行う。例えば、支持基板２を、フラックス洗浄液中で揺動させることにより、フラックス残渣６及び導電性材料５Ａの凝集物７を洗浄除去する。フラックス残渣６及び導電性材料５Ａの凝集物７を洗浄除去することにより、図１３に示すように、回路基板が製造される。図１３は、実施例１に係る回路基板の断面図である。
Next, a cleaning process is performed on the
金属膜１１は導電性材料５Ａとの濡れ性が悪いため、接続パッド１の両側面に形成された側壁１０に対する導電性材料５Ａの接触角が大きくなる。したがって、接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ａが球形状となり、接続パッド１の上に形成される導電性材料５Ａの上部が球形状となる。
Since the
図１３に示すように、接続パッド１の上に形成された導電性材料５Ａの上部は球形状となっており、接続パッド１の上に形成された導電性材料５Ａの上部の横方向の幅は下部の横方向の幅よりも大きくなっている。すなわち、接続パッド１の上には、いわゆる茸形状（マッシュルーム形状）の導電性材料５Ａが形成されている。
As shown in FIG. 13, the upper part of the
接続パッド１の上に形成された導電性材料５Ａの量が不足した状態で半導体素子を回路基板に搭載すると、フリップチップ接合時の熱や機械的応力により、半導体素子の電極と接続パッド１の上に形成された導電性材料５Ａとの接合部分が破断する可能性がある。導電性材料５Ａの上部の横方法の幅が下部の横方向の幅よりも大きくなることで、導電性材料５Ａの上部の横方向の幅と下部の横方向の幅とが同じ場合よりも多くの量の導電性材料
５Ａが接続パッド１の上に形成される。接続パッド１の上に形成された導電性材料５Ａの上部の横方向の幅を下部の横方向の幅よりも大きくすることで、接続パッド１の上に形成された導電性材料５Ａの量が不足することを抑止することができる。
When the semiconductor element is mounted on the circuit board in a state where the amount of the
接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ａが球状となるため、接続パッド１の上に形成される導電性材料５Ａは、接続パッド１の両側面に形成された側壁１０の外側には形成されにくい。接続パッド１の両側面に形成された側壁１０の外側に導電性材料５Ａが形成されにくい結果、接続パッド１の上に形成された導電性材料５Ａが、隣接する接続パッド１の間で繋がるという状態が抑止される。したがって、接続パッド１の両側面に側壁１０を形成することで、接続パッド１の上に形成された導電性材料５Ａが、隣接する接続パッド１の間で繋がることを抑止できる。すなわち、接続パッド１の両側面に側壁１０を形成することで、隣接する接続パッド１の間で導電性材料５Ａのブリッジが発生することを抑止することができる。
Since the
〈実施例２〉
図１４から図２１を参照して、実施例２に係る回路基板の製造方法を説明する。実施例２では、接続パッド１の上面及び側面に樹脂膜２０を形成することにより、接続パッド１の両側面に側壁１０を形成し、側壁１０の上端を接続パッド１の上面よりも突出させた状態で、接続パッド１の上に導電性材料５Ａを形成する例を説明する。
<Example 2>
With reference to FIGS. 14 to 21, a method of manufacturing a circuit board according to the second embodiment will be described. In the second embodiment, the
実施例２では、まず、図１４に示すように、接続パッド１の上面及び側面、並びに支持基板２の上に樹脂膜２０を形成する。図１４は、実施例２に係る支持基板２の断面図である。なお、支持基板２の主面上には、ソルダーレジスト３が形成されているが、図１４から図２１では、ソルダーレジスト３の図示を省略している。
In Example 2, first, as illustrated in FIG. 14, a
接続パッド１は、支持基板２に半導体チップ（半導体素子）を搭載する際、半導体チップの入出力端子（突起電極）と電気的に接続される。支持基板２の上に接続パッド１をペリフェラル状に形成してもよいし、支持基板２の上に接続パッド１をエリア状に形成してもよい。支持基板２は、例えば、樹脂基板やセラミック基板等であるが、これに限らず、接続パッド１を形成することが可能な種々の基板を支持基板２として用いてもよい。
The
接続パッド１のサイズは、高さ１０μｍ、幅２０μｍとしている。接続パッド１の材料は、例えば、銅（Ｃｕ）又はアルミニウム（Ａｌ）である。例えば、電解めっき法により、接続パッド１を支持基板２の上に形成する。実施例２に示す例では、隣接する接続パッド１の間隔は２０μｍとしている。但し、接続パッド１の高さ及び幅の値、隣接する接続パッド１の間隔の値は例示であり、これらの値に限定されず、他の値であってもよい。なお、接続パッド１の材料が銅（Ｃｕ）である場合、無電解めっき法により、接続パッド１の表面にニッケル（Ｎｉ）及び金（Ａｕ）を順次形成してもよい。
The size of the
樹脂膜２０の形成は、例えば、Chemical Vapor Deposition（ＣＶＤ）法により行う。
実施例２に示す例では、樹脂膜２０の膜厚を２μｍとしている。但し、樹脂膜２０の膜厚の値は例示であり、この値に限定されず、他の値であってもよい。例えば、樹脂膜２０の膜厚を、接続パッド１の幅寸法Ｗ１（μｍ）に対して、２．５％以上、５０％未満の値にしてもよい。樹脂膜２０は、導電性材料５Ａとの濡れ性が悪い絶縁材料を使用する。導電性材料５Ａとの濡れ性が悪い絶縁材料として、例えば、ポリパラキシリレン誘導体がある。
The
In the example shown in Example 2, the thickness of the
ポリパラキシリレン誘導体は、以下の化学式１又は２で表される。
The polyparaxylylene derivative is represented by the following
化学式１及び２において、Ｘ１及びＸ２は、水素、低級アルキル基、又はハロゲン元素を表し、Ｘ１及びＸ２は、同一でも異なっていてもよい。また、化学式１及び２において、ｎは重合数で１以上の整数である。
In
なお、支持基板２の上の樹脂膜２０を除去してもよい。支持基板２の上の樹脂膜２０の除去は、フォトリソグラフィ及びエッチングにより行えばよい。支持基板２の上の樹脂膜２０を除去した場合、接続パッド１の上面及び側面にのみ樹脂膜２０が形成されることになる。
Note that the
次に、図１５に示すように、樹脂膜２０の上にドライフィルムレジスト１２を形成する。図１５は、実施例２に係る支持基板２の断面図である。ドライフィルムレジスト１２は、感光性樹脂膜である。例えば、真空ラミネータを用いて、ドライフィルムレジスト１２を支持基板２の上にラミネートすることで、樹脂膜２０の上にドライフィルムレジスト１２を形成する。
Next, as shown in FIG. 15, a dry film resist 12 is formed on the
次に、接続パッド１の上方に形成されているドライフィルムレジスト１２及び樹脂膜２０を除去する。例えば、ウェットブラスト装置を用いて、ウェットブラスト処理により、ドライフィルムレジスト１２の上面をエッチングするとともに、樹脂膜２０の上面をエッチングする。ウェットブラスト処理は、砥粒及び水が混合されたスラリーを高圧のエアでスプレーする方法である。例えば、樹脂膜２０の膜厚を２μｍとする場合、樹脂膜２０を２００秒のエッチング時間でエッチングする。これは、アルミナＡ１♯１２００の粒子を用いて、エア圧０．２５Ｐａ、処理速度２０ｍｍ／ｓで、基板サイズ１８０ｍｍ×７０ｍｍの支持基板２を２０回スプレーする場合の条件である。
Next, the dry film resist 12 and the
除去対象の樹脂膜２０に対応する部分が開口されているマスクを用いて、ウェットブラ
スト処理を行うことにより、ドライフィルムレジスト１２及び樹脂膜２０が除去され、樹脂膜２０から接続パッド１が露出する。ウェットブラスト処理により、接続パッド１の上面に形成されている樹脂膜２０は除去されるが、接続パッド１の両側面には樹脂膜２０が残存することになる。すなわち、図１６に示すように、接続パッド１の両側面に側壁１０が形成される。図１６は、実施例２に係る支持基板２の断面図である。
The dry film resist 12 and the
なお、ドライフィルムレジスト１２を露光及び現像することにより、ドライフィルムレジスト１２を除去し、ウェットブラスト処理により、接続パッド１の上に形成されている樹脂膜２０を除去してもよい。
Alternatively, the dry film resist 12 may be removed by exposing and developing the dry film resist 12, and the
次に、図１７に示すように、支持基板２の上に形成されている接続パッド１の一部を除去する。図１７は、実施例２に係る支持基板２の断面図である。例えば、１０ｇの過硫酸アンモニウムを２００ｍＬの水に溶解させたＣｕエッチング液に、支持基板２を６００秒間浸漬させ、支持基板２の上に形成されている接続パッド１の上面部分をエッチング除去する。この場合、接続パッド１の上面部分が３μｍエッチングされる。すなわち、接続パッド１の高さが１０μｍの場合、エッチング後の接続パッド１の高さは７μｍとなる。なお、接続パッド１の表面にニッケル（Ｎｉ）及び金（Ａｕ）が形成されている場合には、Ｎｉエッチング液及びＡｕエッチング液を用いて、接続パッド１の表面に形成されているニッケル（Ｎｉ）及び金（Ａｕ）を除去する。
Next, as shown in FIG. 17, a part of the
接続パッド１の上面部分をエッチング除去することにより、接続パッド１の両側面に形成されている側壁１０の上端と、接続パッド１の上面との間に段差が生じ、接続パッド１の両側面に形成されている側壁１０の上端が、接続パッド１の上面よりも突出する。接続パッド１の両側面に形成されている側壁１０の上端が、接続パッド１の上面よりも突出することで、図１７に示すように、接続パッド１の上には、接続パッド１の上面よりも突出している側壁１０の内側に空間が形成される。
By etching away the upper surface portion of the
次に、図１８に示すように、支持基板２の上方に形成されているドライフィルムレジスト１２を除去する。図１８は、実施例２に係る支持基板２の断面図である。例えば、支持基板２をドライフィルム剥離液に浸漬させ、支持基板２の上方に形成されているドライフィルムレジスト１２を剥離することにより、支持基板２の上方に形成されているドライフィルムレジスト１２を除去する。
Next, as shown in FIG. 18, the dry film resist 12 formed above the
次に、全面印刷プリコート法により、支持基板２の上方に導電性ペースト４を形成する。例えば、メタルマスクを用いて、導電性ペースト４を支持基板２に印刷することにより、図１９に示すように、支持基板２の上方に導電性ペースト４が形成される。図１９は、実施例２に係る支持基板２の断面図である。導電性ペースト４には、導電性材料５Ａ及びフラックスが含まれている。導電性材料５Ａは、例えば、錫（Ｓｎ）等の金属又は半田等の合金である。半田は、例えば、錫（Ｓｎ）及び銀（Ａｇ）を主成分とする錫−銀（Ｓｎ−Ａｇ）半田、錫（Ｓｎ）及びビスマス（Ｂｉ）を主成分とする錫−ビスマス（Ｂｉ）半田、錫（Ｓｎ）及び鉛（Ｐｂ）を主成分とする錫−鉛（Ｓｎ−Ｐｂ）半田等である。
Next, the conductive paste 4 is formed above the
次に、支持基板２を加熱することにより、導電性ペースト４のリフロー処理を行う。すなわち、導電性ペースト４に含まれる導電性材料５Ａの温度が融点以上となるように、支持基板２を加熱する。導電性ペースト４のリフロー処理を行うことにより、図２０に示すように、接続パッド１の上面に導電性材料５Ａが析出する。図２０は、実施例２に係る支持基板２の断面図である。例えば、導電性ペースト４として、錫−銀（Ｓｎ−Ａｇ）半田ペーストを用いる場合、支持基板２の表面の最高温度が２５０℃に設定されたリフロー装置を用いて、支持基板２の表面の温度を２２０℃以上にして、窒素雰囲気中で１５秒以上、導電性ペースト４のリフロー処理を行う。
Next, the conductive substrate 4 is reflowed by heating the
導電性ペースト４のリフロー処理を行った場合、接続パッド１の両側面には側壁１０が形成されているため、接続パッド１の両側面には導電性材料５Ａは析出せず、接続パッド１の上面に導電性材料５Ａが析出する。接続パッド１の上面に導電性材料５Ａが析出することにより、接続パッド１の上に導電性材料５Ａが形成される。接続パッド１の両側面に形成された側壁１０は、導電性材料５Ａが接続パッド１の側面に形成されることを抑止する機能を果たす。
When the reflow treatment of the conductive paste 4 is performed, since the
接続パッド１の両側面に形成されている側壁１０の上端が接続パッド１の上面よりも突出しているため、接続パッド１の上面よりも突出している側壁１０の内側に形成された空間に導電性材料５Ａが形成される。そして、接続パッド１の上面に導電性材料５Ａが更に析出することにより、導電性材料５Ａは、接続パッド１の両側面に形成されている側壁１０よりも突出して形成される。
Since the upper end of the
導電性材料５Ａの温度が融点以上となるように支持基板２を加熱することで、接続パッド１の上に形成された導電性材料５Ａが溶融し、導電性材料５Ａと接続パッド１とが接合される。
By heating the
図２０に示すように、支持基板２の上方にはフラックス残渣６及び導電性材料５Ａの凝集物７が形成されている。導電性ペースト４のリフロー処理を行った場合、導電性ペースト４に含まれるフラックスの溶媒成分が気化し、フラックスの樹脂成分であるフラックス残渣６が支持基板２の上方に形成される。また、導電性ペースト４のリフロー処理を行った場合、樹脂膜２０の表面に析出した導電性材料５Ａが凝集して、導電性材料５Ａの凝集物７が樹脂膜２０の上に形成される。
As shown in FIG. 20, a
次に、支持基板２に対して洗浄処理を行う。例えば、支持基板２をフラックス洗浄液中で揺動させることにより、フラックス残渣６及び導電性材料５Ａの凝集物７を洗浄除去する。フラックス残渣６及び導電性材料５Ａの凝集物７を洗浄除去することにより、図２１に示すように、回路基板が製造される。図２１は、実施例２に係る回路基板の断面図である。
Next, a cleaning process is performed on the
樹脂膜２０は導電性材料５Ａとの濡れ性が悪いため、接続パッド１の両側面に形成された側壁１０に対する導電性材料５Ａの接触角が大きくなる。したがって、接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ａが球形状となり、接続パッド１の上に形成される導電性材料５Ａの上部が球形状となる。
Since the
図２１に示すように、接続パッド１の上に形成された導電性材料５Ａの上部は球形状となっており、接続パッド１の上に形成された導電性材料５Ａの上部の横方向の幅は下部の横方向の幅よりも大きくなっている。すなわち、接続パッド１の上には、いわゆる茸形状（マッシュルーム形状）の導電性材料５Ａが形成されている
接続パッド１の上に形成された導電性材料５Ａの量が不足した状態で半導体素子を回路基板に搭載すると、フリップチップ接合時の熱や機械的応力により、半導体素子の電極と接続パッド１の上に形成された導電性材料５Ａとの接合部分が破断する可能性がある。導電性材料５Ａの上部の横方向の幅が下部の横方向の幅よりも大きくなることで、導電性材料５Ａの上部の横方向の幅と下部の横方向の幅とが同じ場合よりも多くの量の導電性材料５Ａが接続パッド１の上に形成される。接続パッド１の上に形成された導電性材料５Ａの上部の横方向の幅を下部の横方向の幅よりも大きくすることで、接続パッド１の上に形成された導電性材料５Ａの量が不足することを抑止することができる。
As shown in FIG. 21, the upper portion of the
接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ａが球状とな
るため、接続パッド１の上に形成される導電性材料５Ａは、接続パッド１の両側面に形成された側壁１０の外側には形成されにくい。接続パッド１の両側面に形成された側壁１０の外側に導電性材料５Ａが形成されにくい結果、接続パッド１の上に形成された導電性材料５Ａが、隣接する接続パッド１の間で繋がるという状態が抑止される。したがって、接続パッド１の両側面に側壁１０を形成することで、接続パッド１の上に形成された導電性材料５Ａが、隣接する接続パッド１の間で繋がることを抑止できる。すなわち、接続パッド１の両側面に側壁１０を形成することで、隣接する接続パッド１の間で導電性材料５Ａのブリッジが発生することを抑止することができる。
Since the
〈実施例３〉
図２２から図２７を参照して、実施例３に係る支持基板２の製造方法を説明する。実施例３では、接続パッド１の上面及び側面に金属膜１１を形成することにより、接続パッド１の両側面に側壁１０を形成し、側壁１０の上端を接続パッド１の上面よりも突出させた状態で、接続パッド１の上に導電性材料５Ｂを形成する例を説明する。
<Example 3>
With reference to FIGS. 22 to 27, a method of manufacturing the
接続パッド１の上面及び側面に金属膜１１を形成してから、支持基板２の上のドライフィルムレジスト１２を除去するまでの工程は、実施例１の図６から図１０を参照して説明した工程と同様である。したがって、実施例３では、支持基板２の上のドライフィルムレジスト１２を除去した後の工程を説明する。
The process from the formation of the
支持基板２の上のドライフィルムレジスト１２を除去した後、インクジェット塗布装置を用いて、図２２に示すように、導電性インク３０を接続パッド１の上面に堆積させる。図２２に示すように、導電性インク３０の上部は、表面張力により球状となっている。図２２は、実施例３に係る支持基板２の断面図である。導電性インク３０は、ペースト状であり、導電性インク３０には、導電性材料５Ｂの粒子及び疎水性有機溶剤が含まれている。導電性材料５Ｂは、例えば、銀（Ａｇ）、金（Ａｕ）又は銅（Ｃｕ）等の金属である。
After the dry film resist 12 on the
導電性インク３０を接続パッド１の上面に所定量以上堆積させると、導電性インク３０と接続パッド１の両側面に形成された側壁１０の上面とが接触する。金属膜１１は導電性インク３０との濡れ性が悪いため、接続パッド１の両側面に形成された側壁１０に対する導電性材料５Ｂの接触角が大きくなる。したがって、接続パッド１の両側面に形成された側壁１０の上面と接する導電性インク３０が球状となる。
When a predetermined amount or more of the
導電性インク３０を接続パッド１の上面に所定量以上堆積することにより、図２３に示すように、接続パッド１の上に形成された導電性インク３０の上部の横方向の幅を下部の横方向の幅よりも大きくすることができる。すなわち、導電性インク３０を接続パッド１の上面に所定量以上堆積することにより、接続パッド１の上にいわゆる茸形状（マッシュルーム形状）の導電性インク３０を形成することができる。図２３は、実施例３に係る支持基板２の断面図である。
By depositing a predetermined amount or more of the
次に、導電性インク３０に含まれる導電性材料５Ｂの融点未満の温度で支持基板２を加熱することにより、導電性インク３０の焼結処理を行う。例えば、導電性インク３０として、銀（Ａｇ）インクを用いる場合、オーブンを用いて、支持基板２の温度を１００℃にして、支持基板２を３０分加熱する。
Next, the
導電性インク３０の焼結処理を行うことにより、導電性インク３０に含まれる疎水性有機溶剤が気化し、導電性インク３０に含まれる導電性材料５Ｂの粒子同士が凝集することにより、図２４に示すように、接続パッド１の上に導電性材料５Ｂが形成される。この際、導電性材料５Ｂと接続パッド１との接触部分の導電性材料５Ｂが接続パッド１に固相拡散することにより、導電性材料５Ｂと接続パッド１とが接合される。導電性材料５Ｂと接
続パッド１とを接合することにより、図２４に示すように、回路基板が製造される。図２４は、実施例３に係る回路基板の断面図である。
By conducting the sintering treatment of the
図２４に示すように、接続パッド１の上に形成された導電性材料５Ｂの上部は球形状となっており、接続パッド１の上に形成された導電性材料５Ｂの上部の横方向の幅は下部の横方向の幅よりも大きくなっている。すなわち、接続パッド１の上には、いわゆる茸形状（マッシュルーム形状）の導電性材料５Ｂが形成されている。
As shown in FIG. 24, the upper part of the
接続パッド１の上に形成された導電性材料５Ｂの量が不足した状態で半導体素子を回路基板に搭載すると、フリップチップ接合時の熱や機械的応力により、半導体素子の電極と接続パッド１の上に形成された導電性材料５Ｂとの接合部分が破断する可能性がある。導電性材料５Ｂの上部の横方向の幅が下部の横方向の幅よりも大きくなることで、導電性材料５Ｂの上部の横方向の幅と下部の横方向の幅とが同じ場合よりも多くの量の導電性材料５Ｂが接続パッド１の上に形成される。接続パッド１の上に形成された導電性材料５Ｂの上部の横方向の幅を下部の横方向の幅よりも大きくすることで、接続パッド１の上に形成された導電性材料５Ｂの量が不足することを抑止することができる。
When the semiconductor element is mounted on the circuit board in a state where the amount of the
接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ｂが球状となるため、接続パッド１の上に形成される導電性材料５Ｂは、接続パッド１の両側面に形成された側壁１０の外側には形成されにくい。接続パッド１の両側面に形成された側壁１０の外側に導電性材料５Ｂが形成されにくい結果、接続パッド１の上に形成された導電性材料５Ｂが、隣接する接続パッド１の間で繋がるという状態が抑止される。したがって、接続パッド１の両側面に側壁１０を形成することで、接続パッド１の上に形成された導電性材料５Ｂが、隣接する接続パッド１の間で繋がることを抑止できる。すなわち、接続パッド１の両側面に側壁１０を形成することで、隣接する接続パッド１の間で導電性材料５Ｂのブリッジが発生することを抑止することができる。
Since the
また、実施例３では、接続パッド１の上面及び側面に樹脂膜２０を形成することにより、接続パッド１の両側面に側壁１０を形成し、側壁１０の上端を接続パッド１の上面よりも突出させた状態で、接続パッド１の上に導電性材料５Ｂを形成する例を説明する。
In the third embodiment, the
接続パッド１の上面及び側面に樹脂膜２０を形成してから、支持基板２の上のドライフィルムレジスト１２を除去するまでの工程は、実施例２の図１４から図１８を参照して説明した工程と同様である。したがって、実施例３では、支持基板２の上のドライフィルムレジスト１２を除去した後の工程を説明する。
The process from the formation of the
支持基板２の上のドライフィルムレジスト１２を除去した後、インクジェット塗布装置を用いて、図２５に示すように、導電性インク３０を接続パッド１の上面に堆積させる。図２５に示すように、導電性インク３０の上部は、表面張力により球状となっている。図２５は、実施例３に係る支持基板２の断面図である。導電性インク３０は、ペースト状であり、導電性インク３０には、導電性材料５Ｂの粒子及び疎水性有機溶剤が含まれている。導電性材料５Ｂは、例えば、銀（Ａｇ）、金（Ａｕ）又は銅（Ｃｕ）等の金属である。
After the dry film resist 12 on the
導電性インク３０を接続パッド１の上面に所定量以上堆積させると、導電性インク３０と接続パッド１の両側面に形成された側壁１０の上面とが接触する。樹脂膜２０は導電性インク３０との濡れ性が悪いため、接続パッド１の両側面に形成された側壁１０に対する導電性材料５Ｂの接触角が大きくなる。したがって、接続パッド１の両側面に形成された側壁１０の上面と接する導電性インク３０が球状となる。
When a predetermined amount or more of the
導電性インク３０を接続パッド１の上面に所定量以上堆積することにより、図２６に示
すように、接続パッド１の上に形成された導電性インク３０の上部の横方向の幅を下部の横方向の幅よりも大きくすることができる。すなわち、導電性インク３０を接続パッド１の上面に所定量以上堆積することにより、接続パッド１の上にいわゆる茸形状（マッシュルーム形状）の導電性インク３０を形成することができる。図２６は、実施例３に係る支持基板２の断面図である。
By depositing a predetermined amount or more of the
次に、導電性インク３０に含まれる導電性材料５Ｂの融点未満の温度で支持基板２を加熱することにより、導電性インク３０の焼結処理を行う。例えば、導電性インク３０として、銀（Ａｇ）インクを用いる場合、オーブンを用いて、支持基板２の温度を１００℃にして、支持基板２を３０分加熱する。
Next, the
導電性インク３０の焼結処理を行うことにより、導電性インク３０に含まれる疎水性有機溶剤が気化し、導電性インク３０に含まれる導電性材料５Ｂの粒子同士が凝集することにより、図２７に示すように、接続パッド１の上に導電性材料５Ｂが形成される。この際、導電性材料５Ｂと接続パッド１との接触部分の導電性材料５Ｂが接続パッド１に固相拡散することにより、導電性材料５Ｂと接続パッド１とが接合される。導電性材料５Ｂと接続パッド１とを接合することにより、図２７に示すように、回路基板が製造される。図２７は、実施例３に係る回路基板の断面図である。
By conducting the sintering treatment of the
図２７に示すように、接続パッド１の上に形成された導電性材料５Ｂの上部は球形状となっており、接続パッド１の上に形成された導電性材料５Ｂの上部の横方向の幅は下部の横方向の幅よりも大きくなっている。すなわち、接続パッド１の上には、いわゆる茸形状（マッシュルーム形状）の導電性材料５Ｂが形成されている。
As shown in FIG. 27, the upper portion of the
接続パッド１の上に形成された導電性材料５Ｂの量が不足した状態で半導体素子を回路基板に搭載すると、フリップチップ接合時の熱や機械的応力により、半導体素子の電極と接続パッド１の上に形成された導電性材料５Ｂとの接合部分が破断する可能性がある。導電性材料５Ｂの上部の横方向の幅が下部の横方向の幅よりも大きくなることで、導電性材料５Ｂの上部の横方向の幅と下部の横方向の幅とが同じ場合よりも多くの量の導電性材料５Ｂが接続パッド１の上に形成される。接続パッド１の上に形成された導電性材料５Ｂの上部の横方向の幅を下部の横方向の幅よりも大きくすることで、接続パッド１の上に形成された導電性材料５Ｂの量が不足することを抑止することができる。
When the semiconductor element is mounted on the circuit board in a state where the amount of the
接続パッド１の両側面に形成された側壁１０の上面と接する導電性材料５Ｂが球状となるため、接続パッド１の上に形成される導電性材料５Ｂは、接続パッド１の両側面に形成された側壁１０の外側には形成されにくい。接続パッド１の両側面に形成された側壁１０の外側に導電性材料５Ｂが形成されにくい結果、接続パッド１の上に形成された導電性材料５Ｂが、隣接する接続パッド１の間で繋がるという状態が抑止される。したがって、接続パッド１の両側面に側壁１０を形成することで、接続パッド１の上に形成された導電性材料５Ｂが、隣接する接続パッド１の間で繋がることを抑止できる。すなわち、接続パッド１の両側面に側壁１０を形成することで、隣接する接続パッド１の間で導電性材料５Ｂのブリッジが発生することを抑止することができる。
Since the
図２８に、接続パッド１、隣接する接続パッド１のピッチ、接続パッド１の側面に形成された側壁１０、接続パッド１の上に形成された導電性材料５の寸法を示す。ここで、導電性材料５は、実施例１及び２における導電性材料５Ａと、実施例３における導電性材料５Ｂの両方を含む。
FIG. 28 shows the dimensions of the
図２８に示すように、接続パッド１の横方向の距離（μｍ）を接続パッド幅寸法Ｗ１とし、隣接する接続パッド１のピッチ（μｍ）を接続パッドピッチＷ２とし、接続パッド１
の縦方向の距離（μｍ）を接続パッド高さ寸法ｈ１とする。また、図２８に示すように、接続パッド１の両側面に形成された側壁１０の縦方向の距離（μｍ）を側壁高さ寸法ｈ２とし、接続パッド１の両側面に形成された側壁１０の縦方向の距離（μｍ）と接続パッド１の縦方向の距離（μｍ）との差を側壁飛び出し高さ寸法ｈ３とする。さらに、図２８に示すように、接続パッド１の上に形成された導電性材料５の縦方向の距離（μｍ）を導電性材料高さ寸法ｈ４とする。
As shown in FIG. 28, the lateral distance (μm) of the
Is the connection pad height dimension h1. In addition, as shown in FIG. 28, the vertical distance (μm) of the
側壁飛び出し高さ寸法ｈ３と、導電性材料高さ寸法ｈ４との関係を図２９及び図３０に示す。図２９及び図３０に示すように、側壁飛び出し高さ寸法ｈ３が大きくなれば、導電性材料高さ寸法ｈ４は大きくなる。すなわち、側壁飛び出し高さ寸法ｈ３が大きくなれば、接続パッド１の上面よりも突出している側壁１０の内側に形成された空間に導電性材料５がより多く形成されるため、導電性材料高さ寸法ｈ４は大きくなる。
29 and 30 show the relationship between the side wall protruding height dimension h3 and the conductive material height dimension h4. As shown in FIGS. 29 and 30, when the side wall protruding height dimension h3 increases, the conductive material height dimension h4 increases. That is, if the side wall protrusion height dimension h3 is increased, more
接続パッド１の上に形成された導電性材料５の量は、接続パッド１の上に形成された導電性材料５の縦方向の距離（μｍ）によって変動する。したがって、接続パッド１の上に形成された導電性材料５の量が不足しているか否かは、導電性材料高さ寸法ｈ４によって判断することが可能である。
The amount of the
接続パッド幅寸法Ｗ１が１７．５μｍの場合（図２９の場合）、導電性材料高さ寸法４が３．５μｍ以上であれば、接続パッド１の上に形成された導電性材料５の量が不足した状態とはならない。すなわち、接続パッド幅寸法Ｗ１が１７．５μｍの場合（図２９の場合）、導電性材料高さ寸法ｈ４が３．５μｍ以上であれば、導電性材料高さ寸法ｈ４は合格値といえる。
When the connection pad width dimension W1 is 17.5 μm (in the case of FIG. 29), if the conductive material height dimension 4 is 3.5 μm or more, the amount of the
また、接続パッド幅寸法Ｗ１が４０μｍの場合（図３０の場合）、導電性材料高さ寸法ｈ４が８．０μｍ以上であれば、接続パッド１の上に形成された導電性材料５の量が不足した状態とはならない。すなわち、接続パッド幅寸法Ｗ１が４０μｍの場合（図３０の場合）、導電性材料高さ寸法ｈ４が８．０μｍ以上であれば、導電性材料高さ寸法ｈ４は合格値といえる。
When the connection pad width dimension W1 is 40 μm (in the case of FIG. 30), if the conductive material height dimension h4 is 8.0 μm or more, the amount of the
導電性材料高さ寸法ｈ４が合格値である場合において、回路基板の伝送特性の劣化を調べた。図２９に示すように、導電性材料高さ寸法ｈ４が、３．７μｍ、１１．９μｍ、１２．７５μｍの場合、回路基板の伝送特性の劣化は発生しなかったが、導電性材料高さ寸法ｈ４が、１５．３μｍの場合、回路基板の伝送特性の劣化が発生した。図３０に示すように、導電性材料高さ寸法ｈ４が、８．８μｍ、２２．０μｍ、３１．６μｍの場合、回路基板の伝送特性の劣化は発生しなかったが、導電性材料高さ寸法ｈ４が、３６．０μｍの場合、回路基板の伝送特性の劣化が発生した。 When the conductive material height dimension h4 is an acceptable value, the deterioration of the transmission characteristics of the circuit board was examined. As shown in FIG. 29, when the conductive material height dimension h4 is 3.7 μm, 11.9 μm, and 12.75 μm, the transmission characteristics of the circuit board did not deteriorate, but the conductive material height dimension When h4 was 15.3 μm, the transmission characteristics of the circuit board deteriorated. As shown in FIG. 30, when the conductive material height dimension h4 is 8.8 [mu] m, 22.0 [mu] m, 31.6 [mu] m, the transmission characteristics of the circuit board did not deteriorate, but the conductive material height dimension When h4 was 36.0 μm, the transmission characteristics of the circuit board deteriorated.
図２９及び図３０のｈ３／Ｗ１は、側壁飛び出し高さ寸法ｈ３を接続パッド幅寸法Ｗ１で割ったものである。図２９及び図３０に示すように、ｈ３／Ｗ１が、０．１、０．２５、０．３５の場合、導電性材料高さ寸法ｈ４は合格値であるとともに、回路基板の伝送特性の劣化は発生していない。したがって、０．１≦ｈ３／Ｗ１≦０．３５となるように、側壁飛び出し高さ寸法ｈ３の範囲を調整すれば、導電性材料高さ寸法ｈ４が合格値となるとともに、回路基板の伝送特性の劣化は発生しない。 29 and 30, h3 / W1 is obtained by dividing the side wall protruding height dimension h3 by the connection pad width dimension W1. As shown in FIGS. 29 and 30, when h3 / W1 is 0.1, 0.25, or 0.35, the conductive material height dimension h4 is an acceptable value, and the transmission characteristics of the circuit board are deteriorated. Has not occurred. Therefore, if the range of the side wall protrusion height dimension h3 is adjusted so that 0.1 ≦ h3 / W1 ≦ 0.35, the conductive material height dimension h4 becomes an acceptable value, and the transmission characteristics of the circuit board. Degradation does not occur.
なお、実施例１から実施例３で説明した接続パッド１の両側面に側壁１０を形成する方法は、半田めっき法やスーパージャフィット法に適用してもよい。
The method for forming the
１ 接続パッド
２ 支持基板
３ ソルダーレジスト
４ 導電性ペースト
５、５Ａ、５Ｂ 導電性材料
６ フラックス残渣
７ 凝集物
１０ 側壁
１１ 金属膜
１２ ドライフィルムレジスト
２０ 樹脂膜
３０ 導電性インク
DESCRIPTION OF
Claims (6)
前記複数の接続パッドの側面に形成された側壁と、
前記複数の接続パッドの上に形成された導電性材料と、を備え、
前記側壁の上端は、前記接続パッドの上面よりも突出し、
隣接する一方の前記接続パッドの側面に形成された側壁と、隣接する他方の前記接続パッドの側面に形成された側壁との間に空間が形成されていることを特徴とする回路基板。 A plurality of connection pads,
Sidewalls formed on side surfaces of the plurality of connection pads;
A conductive material formed on the plurality of connection pads,
The upper end of the side wall also protrudes from the upper surface of the connection pads,
A circuit board, wherein a space is formed between a side wall formed on a side surface of one adjacent connection pad and a side wall formed on a side surface of the other adjacent connection pad.
前記複数の接続パッドの上面に形成された膜の上及び前記複数の接続パッドの間にレジストを形成する工程と、
前記複数の接続パッドの上面に形成された膜の上のレジスト及び前記複数の接続パッドの上面に形成された膜をエッチングにより除去することで、前記複数の接続パッドの側面に側壁を形成する工程と、
前記複数の接続パッドの上部をエッチングにより除去することで、前記側壁の上端を前記接続パッドの上面よりも突出させる工程と、
前記複数の接続パッドの間に形成されたレジストをエッチングにより除去することで、隣接する一方の前記接続パッドの側面に形成された側壁と、隣接する他方の前記接続パッドの側面に形成された側壁との間に空間を形成する工程と、
前記接続パッドの上に導電性材料を形成する工程と、を備えることを特徴とする回路基板の製造方法。 Forming a film on top and side surfaces of a plurality of connection pads formed on the support substrate;
Forming a resist on the film formed on the upper surface of the plurality of connection pads and between the plurality of connection pads;
By removing the resist and the film formed on the upper surface of the plurality of connection pads on said plurality of films formed on the surfaces of the connection pads by etching to form a sidewall on a side surface of the plurality of connection pads When,
Removing the upper portions of the plurality of connection pads by etching so that the upper end of the side wall protrudes from the upper surface of the connection pads;
By removing the resist formed between the plurality of connection pads by etching, a side wall formed on the side surface of one adjacent connection pad and a side wall formed on the side surface of the other adjacent connection pad Forming a space between and
And a step of forming a conductive material on the connection pad.
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|---|---|---|---|
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|---|---|
| JP2010263159A JP2010263159A (en) | 2010-11-18 |
| JP5316209B2 true JP5316209B2 (en) | 2013-10-16 |
Family
ID=43360993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009114824A Expired - Fee Related JP5316209B2 (en) | 2009-05-11 | 2009-05-11 | Circuit board and circuit board manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5316209B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103688601A (en) | 2012-04-27 | 2014-03-26 | 松下电器产业株式会社 | Ceramic substrate composite and method for producing ceramic substrate composite |
| JP6110084B2 (en) * | 2012-07-06 | 2017-04-05 | 株式会社 大昌電子 | Printed wiring board and manufacturing method thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09191174A (en) * | 1996-01-11 | 1997-07-22 | Hitachi Ltd | Printed wiring board, its production and structure for mounting electronic device on printed wiring board |
| JP2910720B2 (en) * | 1997-03-07 | 1999-06-23 | 日本電気株式会社 | Soldering method |
-
2009
- 2009-05-11 JP JP2009114824A patent/JP5316209B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010263159A (en) | 2010-11-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130312 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130611 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |