JPH11340270A - Solder bump formation method and manufacture of semiconductor module - Google Patents

Solder bump formation method and manufacture of semiconductor module

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JPH11340270A
JPH11340270A JP14896898A JP14896898A JPH11340270A JP H11340270 A JPH11340270 A JP H11340270A JP 14896898 A JP14896898 A JP 14896898A JP 14896898 A JP14896898 A JP 14896898A JP H11340270 A JPH11340270 A JP H11340270A
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method
forming
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JP14896898A
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喜久 ▲高▼瀬
Yoshihisa Takase
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Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

PROBLEM TO BE SOLVED: To provide a method for forming the solder bump of excellent accuracy and excellent reliability on a semiconductor element at a low cost, and the manufacturing method of a semiconductor module to which a flip chip is mounted by using it.
SOLUTION: Photosensitive polyimide is coated on a semiconductor wafer where a barrier metal 18 is formed and is pre-baked. Thereafter, the pattern of a first layer is exposed, curing is performed and the polyimide layer 20 of the first layer is formed. Then, the photosensitive polyimide is coated and pre-baked again, the pattern of a second layer is exposed thereafter, curing is performed and the polyimide layer 21 of the second layer is formed. Then, by filling cream solder paste 22 in the opening part of the first layer and the second layer with a squeegee by using the cream solder paste and passing it through a solder reflow furnace, solder is solidified by surface tension and a round desired solder bump 23 is formed.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は半導体集積回路素子の入出力電極の形成法に係り、特にフリップチップ実装に好適なはんだバンプ形成方法及び半導体モジュールの製造方法に関するものである。 The present invention relates relates to a method of forming the input and output electrodes of the semiconductor integrated circuit devices, and more particularly to a method of manufacturing a suitable solder bump forming method and a semiconductor module in flip-chip mounting.

【0002】 [0002]

【従来の技術】近年、電子機器の小型化に伴い、IC、 In recent years, with the miniaturization of electronic devices, IC,
LSIなどの半導体素子は高密度、高集積化が進められている。 Semiconductor elements such as LSI high-density, high integration has been advanced. また、半導体素子の実装面からみても電極間隔の狭ピッチ化、入出力電極数の増大といった傾向にある。 Further, narrowing of the pitch of the mounting surface as viewed from the electrode interval be of semiconductor devices, there is a tendency such increase in the number of input and output electrodes. さらに電卓、ノートパソコン、携帯電話にみられるように薄型化が要求されている。 In addition calculator, notebook computers, thin as seen in the mobile phone is being requested.

【0003】これらの要求に対して、フリップチップ方式やTAB方式などのワイヤレスボンディング方式が一括接合や位置合わせ精度からくる信頼性、実装の薄型化、高密度化などの面からマッチしており、今後の半導体素子の実装技術の一つの大きな柱となることが予想され多くの研究開発がなされている。 [0003] To meet these requirements, reliability wireless bonding method such as a flip chip method or a TAB method comes from collective bonding or positioning accuracy, thinning of implementation, are matched in terms of such densification, many of the research and development is expected to have been made to become one of the major pillars of the implementation technology of the future of the semiconductor element.

【0004】ワイヤレスボンディング方式では、一般に半導体素子のアルミニウム電極上に突起電極あるいはバンプと呼ばれる金属突起物が形成される。 [0004] In the wireless bonding method is generally a metal protrusions called protruding electrodes or bump on an aluminum electrode of the semiconductor element is formed.

【0005】この突起電極の一つとしてはんだバンプがあり、古い技術ではあるが実装性の観点から利点が多く、現在ファインピッチ、低コスト化を目指して研究開発が進められている。 [0005] There are solder bumps as one of the projection electrodes, the advantage in view there is implementation of the old art Many currently fine pitch, research and development aiming at cost reduction has been promoted.

【0006】従来はんだバンプを形成する方法としては、ウエハの回路素子表面の全面にはんだとなじみの良い金属を蒸着法あるいはスパッタ法でメタライズした後、所定の電極位置にはんだをマスク蒸着するとか、あるいは電解めっきを施してはんだバンプを形成する方法がとられていた。 [0006] As a method for forming a conventional solder bumps, after metallizing at entire surface solder and familiar good metal circuit device surface of the wafer deposition or sputtering, Toka mask deposited solder to predetermined electrode position, or a method of forming solder bumps subjected to electrolytic plating had been taken.

【0007】これらの方式の大きな欠点は半導体ウエハの回路素子表面の全面にメタライズするため半導体素子へのストレスが大きく信頼性上問題が発生する場合も多々あった。 [0007] There was many cases major disadvantage is that stress increases reliability problem for the semiconductor device to metallization on the entire surface of the circuit element surface of the semiconductor wafer of these methods may occur. さらに、はんだをマスク蒸着する方法では厚いはんだを供給するのが極めてコスト高である。 Furthermore, to provide a thick solder in a manner to mask deposition solder is very costly. また電解めっき法では若干コストが下がるものの半導体ウエハ製造の一貫として製造する必要があった。 In the electrolytic plating it has been necessary to manufacture as part of a semiconductor wafer fabrication of what little cost decreases. 例えば電解めっき法ではバンプ形成の前に半導体素子のプロービングによる電気検査を行なうと検査傷により電解めっき時に電流密度の集中がおこり、バンプ高さのバラツキが大きくなるため半導体製造過程でバンプまで形成した後、電気検査をする必要があり汎用の半導体チップには採用できなかった。 For example, in the electrolytic plating occurs concentration of the current density during electroplating Inspection scratches and performing electrical testing by probing a semiconductor device prior to the bump formation was formed in the semiconductor manufacturing process for variations in bump height is increased until the bumps after, could not be employed in a general-purpose semiconductor chips need to electrical testing. また電極数の違いにより電流制御が複雑であり、やはりバンプ精度の点で問題があった。 The current controlled by the difference in the number of electrodes is complex, there is also a problem in terms of bump accuracy.

【0008】一方低コストが期待される方法として特開平2−90529号公報があるが、この方法も現実にはAl電極へ直接はんだ付けする方法であり、Al電極の材質(通常は微量のSiあるいはCu等が添加されている)の違い、あるいはAl電極に形成されたAlの自然酸化膜の厚みの差によってはんだ付け不良が発生した。 On the other hand but low cost is Hei 2-90529 discloses a method to be expected, this method is a method for soldering directly to the Al electrode in reality, the material of the Al electrode (usually traces Si or difference in Cu or the like is added), or soldering defects due to a difference in thickness of the natural oxide film of Al is formed on the Al electrode has occurred.
さらには、この方法はドライフィルムを用いているためドライフィルムの厚みに制約され、高さの高いはんだバンプの形成が困難であった。 Furthermore, the method is restricted to the thickness of the dry film due to the use of dry film, the formation of tall solder bump is difficult.

【0009】 [0009]

【発明が解決しようとする課題】従来の技術は、いずれも供給はんだ量の精度や、はんだバンプ形成工程における各種のストレスによる信頼性上での課題、あるいはバンプ形成コストの点で充分配慮がなされておらず、汎用技術としてのバンプ形成法としては採用し難いという課題を有していた。 SUMMARY OF THE INVENTION It is an object of the prior art are all of accuracy and the supply amount of solder challenges in reliability due to various stresses in the solder bump forming step or due consideration in view of the bump forming cost, is made and yet it not, as a bump formation method as a general-purpose technique has a problem that it is difficult to adopt.

【0010】本発明は上記従来の課題を解決し、低コストで、精度良く、信頼性にも優れたはんだバンプを半導体素子上に形成する方法及びそれを用いてフリップチップ実装をした半導体モジュールの製造方法を提供することを目的とするものである。 [0010] The present invention solves the conventional problems described above, at a low cost, high accuracy, the method and a semiconductor module where the flip-chip mounted therewith to form a solder bump excellent in reliability on a semiconductor element it is an object to provide a manufacturing method.

【0011】 [0011]

【課題を解決するための手段】上記の課題を解決するために、低コストあるいは信頼性面からは蒸着法、スパッタ法等による従来の真空系を用いた方法は採用せず、また精度面、はんだバンプの高さ確保についてはマスクの形状を工夫することによりはんだバンプを形成するための新しい方法を提供するものである。 In order to solve the above problems BRIEF SUMMARY OF THE INVENTION, low cost or evaporation from reliable surface, the method does not employ using a conventional vacuum system by a sputtering method, etc., also accuracy surface, the height securing the solder bump is to provide a new method for forming a solder bump by devising the shape of the mask.

【0012】このための手段として無電解めっきによりメタライズする工程と、半導体素子の電極面積よりも大きな面積の開口部を有するマスクで電極を覆う工程と、 [0012] a step of covering the step of metallizing by electroless plating as the means for this, the electrode with a mask having an opening area larger than the electrode area of ​​the semiconductor element,
開口部にクリームはんだを充填する工程とマスクを除去する工程(場合によっては永久レジストとして除去しない)と、クリームはんだを加熱する工程を経ることによりクリームはんだ中のはんだが融け、はんだが凝集し、 A step of removing the process and mask filling the cream solder into the opening (not removed as permanent resist in some cases), melt the solder in the solder paste by a step of heating the cream solder, the solder is aggregated,
しかもはんだの表面張力でマスクの厚みよりも高いはんだバンプの形成が達成される。 Moreover the formation of high solder bumps can be achieved than the thickness of the mask in the surface tension of the solder.

【0013】この方法によって、極めて簡単な設備かつ手法によりパッシベーション膜や電極が腐食されず、又無電解めっきによるメタライズ工程により電極のみがメタライズされるため、従来のようにウエハ全面に蒸着等により形成された蒸着メタライズ層による応力がほとんど発生しない。 [0013] formed by this method, an extremely by simple equipment and techniques without passivation film and electrodes are corroded, and since only the electrode by metallizing process by electroless plating is metalized, vapor deposition or the like over the entire surface of the wafer as in the prior art stress due to have been deposited metallized layer hardly occurs. また所望のはんだバンプの高さはマスクによりクリームはんだペースト量が制御されるが通常、 The height of the desired solder bumps amount solder paste is controlled by the mask, but usually,
高精度印刷用のクリームはんだに使われている40μm 40μm, which is used in the solder paste for high-precision printing
以上のはんだ粒径のものから、より小さなはんだ粒径(5〜20μm)のものを開発、使用することにより、 From those of the solder particle size of at least, develop more things smaller solder particle size (5 to 20 [mu] m), by using,
さらにマスクへの充填精度をあげ、結果としてバンプの高さ精度を飛躍的に向上することができた。 Further increase the filling accuracy of the mask, it was possible to dramatically improve the height accuracy of the bump as a result. また、半導体素子の電極ピッチの低ピッチ化に対応し、マスクの形状(マスク開口部の形状を細長く形成する)あるいはマスクの構成(マスクを2層に形成する)を工夫することにより、電極間の間隔が狭い場合も対応できる。 Further, by corresponding to the low pitch of the electrode pitch of the semiconductor element, devising the shape of the mask (mask opening shape of the elongated form of) or the mask construction (forming a mask layer 2), the inter-electrode If the interval is narrow it can cope. これらのことにより、低コストで、精度の高いはんだバンプを半導体素子の全ての電極上に一括形成することができる。 By these, at low cost, it can be collectively formed with high precision solder bumps on all of the electrodes of the semiconductor element. さらにこのはんだバンプを形成した半導体素子をフリップチップ実装することにより低コストの半導体モジュールの製造が可能となる。 Production of low-cost semiconductor module is made possible by further flip-chip mounting a semiconductor element formed with the solder bumps.

【0014】 [0014]

【発明の実施の形態】本発明による半導体素子のアルミニウム電極へのはんだバンプ形成方法の基本は、(1) Basic solder bump forming method of the aluminum electrode of the semiconductor device according to the embodiment of the present invention is (1)
アルミニウム電極に無電解めっきによりメタライズする工程、(2)メタライズされた電極表面を所望の開口部を有するマスクで覆う工程、(3)マスクの開口部にクリームはんだを充填する工程、(4)マスクを除去する工程(場合によっては永久レジストとして除去しない)、(5)クリームはんだを加熱する工程である。 The step of metallizing by electroless plating aluminum electrode, (2) allowing the metallized electrode surface covered with a mask having a desired opening, filling the cream solder into the opening (3) mask, (4) Mask step of removing (if the not removed as a permanent resist), a step of heating (5) cream solder.

【0015】(実施の形態1)以下、本発明の第1の実施の形態について図1(a)〜(e)を参照しながら説明する。 [0015] (Embodiment 1) will be described below with reference to the first embodiment of the present invention FIG. 1 (a) ~ (e).

【0016】先ず、図1(a)に示すように従来の方法により各種のトランジスタ、配線等が形成されたシリコン基板1上にアルミニウム電極2を形成した後、全面にSi [0016] First, after forming an aluminum electrode 2 for various transistors in a conventional manner, as shown, on the silicon substrate 1 on which a wiring and the like are formed FIG. 1 (a), the entire surface Si 34からなるパッシベーション膜3を形成し、更にパッシベーション膜3を選択的にエッチング除去してアルミニウム電極2の大部分が露出した半導体素子(図3、表1)を準備した。 3 to form a N 4 passivation film 3 made of, were prepared further semiconductor device is selectively majority of removed by etching aluminum electrode 2 a passivation film 3 is exposed (Fig. 3, Table 1). なお、図3は半導体素子のパッドの配置図を示し、表1は同パッド座標を示している。 Incidentally, FIG. 3 shows a layout of pads of the semiconductor element, Table 1 shows the same pad coordinates.

【0017】 [0017]

【表1】 [Table 1]

【0018】次に、メタライズ工程として、図1(b) Next, as the metallization process, and FIG. 1 (b)
に示すように前記半導体素子のアルミニウム電極2の表面をソフトエッチングし、Alの酸化膜を除去した後、 After the surface of the aluminum electrode 2 of the semiconductor element to soft etching to remove the oxide film of Al as shown in,
ジンケート処理液に浸漬し亜鉛の粒子を析出させた後、 After precipitation of the immersed particles of zinc into zincate treatment liquid,
酸化還元反応型の無電解ニッケルめっき液に浸漬してアルミニウム電極2上にニッケル膜4を形成した。 It was immersed in an electroless nickel plating solution of the redox reaction type to form a nickel film 4 on the aluminum electrode 2. 次に置換反応型の無電解金めっき液に浸漬し、ニッケル膜4の表面に厚さ0.05μmのフラッシュ金めっき膜5を形成し、Ni−Auからなるバリアメタル層を形成した。 Then immersed in an electroless gold plating solution of the substitution reaction type, to form a flash gold plated layer 5 having a thickness of 0.05μm on the surface of the nickel film 4 and a barrier metal layer made of Ni-Au.

【0019】次に、マスクで覆い、クリームはんだを充填する工程として、図1(c),(d)に示すように、 Next, covered with a mask, a step of filling the solder paste, as shown in FIG. 1 (c), (d),
先ず、マスクとして通常のスクリーン印刷で使用するメタルマスク6を用意した。 First, it was prepared a metal mask 6 to be used in the conventional screen printing as a mask. 但し、メタルマスク6の開口部の形状は下記の説明の内容で計算し、半導体素子の電極面積より大きく細長い形状とした(図4)。 However, the shape of the opening of the metal mask 6 is calculated as the content of the following description, and the larger elongated shape than the electrode area of ​​the semiconductor element (Fig. 4). メタルマスク6の開口部が半導体素子の電極と一致するようにセッティングし、はんだ粒径が5〜20μmのクリームはんだペースト7を用いスキージでメタルマスク6の開口部にクリームはんだペースト7を充填した後、メタルマスク6を持ち上げ、半導体素子の電極を含む半導体素子の表面にクリームはんだを印刷した。 And setting as the openings of the metal mask 6 is coincident with the electrode of the semiconductor element, after the solder particle diameter filled with cream solder paste 7 to the openings of the metal mask 6 with a squeegee using a cream solder paste 7 of 5~20μm , lifting the metal mask 6 was printed cream solder on the surface of the semiconductor device including the electrode of the semiconductor element.

【0020】次に、加熱工程として、図1(e)に示すようにはんだリフロー炉に通すことにより、クリームはんだペースト中のはんだ粒子が融け、はんだ付け性が良好な先に形成したバリアメタル層の上にはんだの表面張力で凝集し、丸い所望のはんだバンプ8が形成される。 Next, as the heating step, by passing through a solder reflow furnace as shown in FIG. 1 (e), melt the solder particles in the solder paste, a barrier metal layer solderability is formed on the good previously aggregate at the surface tension of the solder on the round desired solder bumps 8 are formed.

【0021】ここで、マスクの開口部の形状を説明する。 [0021] Here, describing the shape of the opening of the mask. クリームはんだペーストの量がはんだバンプの高さに関係するため、マスクの開口部必要容積を計算した。 To related to the height of the solder bumps in the amount of cream solder pastes were calculated opening required volume of the mask.
先ず、図2に示すようにはんだバンプの形状を仮定し、 First, assuming the shape of the solder bumps as shown in FIG. 2,
はんだバンプの体積を次の式により求めた。 The volume of the solder bump was determined by the following formula.

【0022】 V=V1+V2=(4/3πr 3 ×1/2)+xyh ここで、V:はんだバンプの体積、V1:はんだバンプ上半分の体積(球の半分;4/3πr 3 ×1/2)、V [0022] V = V1 + V2 = (4 / 3πr 3 × 1/2) + xyh Here, V: volume of the solder bump, V1: on the solder bumps half volume (half of a sphere; 4 / 3πr 3 × 1/ 2) , V
2:はんだバンプ上半分より下の体積(Al電極開口部面積(xy)×高さ(h))である。 2: it is a bottom of the volume from the solder bumps half (Al electrode opening area (xy) × height (h)).

【0023】本実施の形態で使用したクリームはんだのフラックス成分は体積で約50%なのでクリームはんだの体積は溶融後、洗浄するとフラックス成分はなくなるため約半分になる。 The flux component of the solder paste used in this embodiment is the volume of about 50% since the cream solder volume will be about half for no longer flux components when after melting, cleaning.

【0024】従って所望のはんだバンプを得るには2V [0024] Therefore 2V to obtain the desired solder bump
のクリームはんだの量が必要となるため、マスクの開口部の容積は2Vになるよう設計した。 Since the amount of the cream solder is required, the volume of the opening of the mask was designed to be 2V.

【0025】本実施の形態では、図2に示すように、はんだバンプ12の高さ(H)を80μmにするために、 [0025] In this embodiment, as shown in FIG. 2, in order to the height of the solder bumps 12 (H) in 80 [mu] m,
r=50μm、h=30μmとし、x,yは、Al電極の開口部サイズx=100μm、y=100μmを用い、はんだバンプの体積(V=561、799μm 3 r = 50 [mu] m, and h = 30 [mu] m, x, y, the opening size x = 100 [mu] m of Al electrodes, with y = 100 [mu] m, the volume of the solder bumps (V = 561,799μm 3)
を計算した。 It was calculated.

【0026】ここで、メタルマスクの厚みに関しては、 [0026] In this case, with respect to the thickness of the metal mask,
75μm以下がメタルマスクの製造上、またクリームはんだペーストのメタルマスクからのペーストの抜け性の点で最適であることが実験でわかった(メタルマスクの厚みが75μm以上になるとペーストの抜け性が悪くなり結果としてはんだバンプの高さバラツキが大きくなる)。 75μm or less on the production of the metal mask, also be optimal in terms of loss of the paste from the metal mask of the cream solder paste was found in the experiment (omission of the thickness of the metal mask is more than 75μm paste is poor It becomes height variation increases of solder bump as a result).

【0027】本実施の形態では厚さ50μmのメタルマスクを用いたのでメタルマスクの開口部の面積(S) [0027] Since a metal mask having a thickness of 50μm in this embodiment the area of ​​the openings of the metal mask (S)
は、S=2V/50=22,472μm 2となる。 Becomes S = 2V / 50 = 22,472μm 2 . メタルマスクの開口部の面積(S)はとなりの電極との間隔を考慮して縦、横のサイズを決める必要がある。 Area of ​​the opening of the metal mask (S) is taken into account the distance between the next to the electrode's vertical, it is necessary to determine the horizontal size. 本実施の形態の半導体素子には、電極ピッチが200μmのところ(図3:パッド配置図及び表1:パッド座標;N The semiconductor device of this embodiment, when the electrode pitch is 200 [mu] m (Fig. 3: pad layout and Table 1: Pad coordinates; N
o. o. 2とNo. 2 and No. 3の間のピッチ)があるので、半導体素子の電極サイズ100μm×100μmに対し、110 Since there are three pitches between), with respect to electrode size 100 [mu] m × 100 [mu] m of the semiconductor device, 110
μm×204μmの細長い形状(図4)を採用した。 It was adopted μm × 204μm elongated shape (Fig. 4).

【0028】つまり、はんだリフロー炉に通すことにより、クリームはんだペースト中のはんだ粒子が融け、はんだ付け性が良好な先に形成したバリアメタル層15の上にはんだの表面張力ではんだが凝集し、丸い所望のはんだバンプ12が形成される現象を利用した。 [0028] That is, by passing through a solder reflow furnace, melting the solder particles in the solder paste, solder aggregates in the surface tension of the solder on the soldering resistance barrier metal layer 15 formed on the good previously, utilizing the phenomenon that round desired solder bump 12 is formed. 電極の間隔が狭い半導体素子の場合は、マスクの開口部の形状を細長く形成し、はんだバンプの高さがほぼ一定となるように開口部の容積を調整した。 If the interval is narrow semiconductor element electrodes, the shape of the opening portion of the mask elongated form, the height of the solder bumps was adjusted the volume of the openings to be substantially constant.

【0029】本実施の形態の半導体素子の電極配置(図3)に対しては、図4に示すような細長い形状を有するメタルマスクを作製した。 [0029] the electrode arrangement of the semiconductor device of the present embodiment (FIG. 3) was prepared a metal mask having an elongated shape as shown in FIG.

【0030】次にはんだ粒径が5〜20μmのクリームはんだペーストを用いたが、半導体素子の電極開口部サイズは通常60〜150μmと小さいためはんだ粒径が20μm以上であるとはんだバンプの高さバラツキが非常に大きくなった。 [0030] Then the solder particle size using a cream solder paste 5 to 20 [mu] m, the height of the solder bump and the electrode opening size of the semiconductor device is usually solder particle size for 60~150μm and small 20μm or more variation has become very large. 一方はんだ粒径が5μm以下になるとペースト中のはんだ粒子が酸化されやすくはんだバンプの中にボイドが発生しやすくなり信頼性上問題があった。 Meanwhile solder particle size had reliability problems become void is likely to occur in the solder bumps solder particles tends to be oxidized in the paste becomes a 5μm or less.

【0031】上記の点を考慮した本実施の形態のはんだバンプは6インチウエハ内でバンプ高さ80μmに対してバラツキが±7μm以下であった。 [0031] The solder bumps of the present embodiment in consideration of the above points is variation was less than ± 7 [mu] m with respect to the bump height 80μm in 6-inch wafer.

【0032】このはんだバンプを形成した半導体素子を用いて、通常のフリップチップ実装を実施した(図1、 [0032] Using the semiconductor devices obtained by forming the solder bumps was performed conventional flip-chip mounting (Fig. 1,
(f))。 (F)). つまり、はんだバンプ8を形成した半導体素子ウエハを個片の半導体チップにダイシングした後、予め回路基板電極10上に共晶はんだペースト11を印刷した回路基板9にはんだバンプ8を形成した半導体チップを搭載しはんだリフローする。 That is, after dicing the semiconductor device wafer formed with solder bumps 8 to individual semiconductor chips, a semiconductor chip having a bump 8 solder circuit board 9 printed with eutectic solder paste 11 in advance on the circuit board electrodes 10 equipped with solder reflow. その後、アンダーフィル材としてエポキシ系の樹脂で封止し半導体モジュール(図1、(f);アンダーフィル材は図からは省略している)を作製した。 Thereafter, the semiconductor module (Fig. 1, (f); underfill material is omitted from the figure) sealed with epoxy resin as an underfill material was prepared. この半導体モジュールについて信頼性試験をしたところ充分満足するものであった。 The semiconductor module was achieved, thereby satisfactory was the reliability test.

【0033】はんだバンプ形成のためのバリアメタルとしては、従来の蒸着法あるいはスパッタ法により形成したはんだ接続が可能なメタライズ層でも構わないことは言うまでもない。 [0033] As the barrier metal for the solder bump formation, it is needless to say that may be a conventional evaporation method or metallized layer capable solder connection formed by sputtering.

【0034】また、メタルマスクの替わりに樹脂マスク(ポリイミド、PET等)を作製し同様のバンプ形成を行なったところ、メタルマスクと同様の結果を得た。 Moreover, it was subjected to a place prepared similar bump forming resin mask (polyimide, PET, etc.) of the metal mask, to obtain a result similar to the metal mask.

【0035】(実施の形態2)以下、本発明の第2の実施の形態について図5(a)〜(e)を参照しながら説明する。 [0035] (Embodiment 2) will be described with reference to FIG. 5, a second embodiment of the present invention (a) ~ (e).

【0036】先ず、図5(a)に示すように従来の方法により各種のトランジスタ、配線等が形成されたシリコン基板19上にアルミニウム電極17を形成した後、全面にSi 34からなるパッシベーション膜16を形成し、更にパッシベーション膜16を選択的にエッチング除去してアルミニウム電極17の大部分が露出した半導体素子(図3、表1)を準備した。 [0036] First, after forming an aluminum electrode 17 to various transistors in a conventional manner, as shown, on the silicon substrate 19 on which a wiring and the like are formed FIG. 5 (a), the consist Si 3 N 4 on the entire surface passivation forming a film 16, further semiconductor device (Fig. 3, Table 1) in which most of the aluminum electrode 17 is selectively removed by etching the passivation film 16 was exposed was prepared.

【0037】次に、メタライズ工程として、図5(a) Next, as the metallization step, FIGS. 5 (a)
に示すように前記半導体素子のアルミニウム電極17の表面をソフトエッチングし、Alの酸化膜を除去した後、ジンケート処理液に浸漬し亜鉛の粒子を析出させた後、酸化還元反応型の無電解ニッケルめっき液に浸漬してアルミニウム電極17上にニッケル膜を形成した。 The surface of the aluminum electrode 17 of the semiconductor device to soft etching, as shown in, after removing the oxide film of Al, after deposition of the particles of zinc was immersed in zincate treatment solution, the redox reactive electroless nickel It is immersed in the plating solution to form a nickel film on the aluminum electrode 17. 次に置換反応型の無電解金めっき液に浸漬し、ニッケル膜の表面に厚さ0.05μmのフラッシュ金めっき膜を形成し、Ni−Auからなるバリアメタル18を形成した。 Then immersed in an electroless gold plating solution of the substitution reaction type, flash gold plated film having a thickness of 0.05μm on the surface of the nickel film is formed, by forming a barrier metal 18 made of Ni-Au.

【0038】次に、上記バリアメタルを形成した半導体ウエハ上に感光性ポリイミド“フォトニース”(東レ(株)製)をスピンナーで均一に塗布しプリベーク(7 Next, the barrier photosensitive polyimide "Photoneece" on the formed semiconductor wafer a metal uniformly coated and prebaked at spinner (produced by Toray Industries, Inc.) (7
0℃×1min、90℃×1min、105℃×2mi 0 ℃ × 1min, 90 ℃ × 1min, 105 ℃ × 2mi
n)をした。 n) it was. その後、半導体素子の電極表面と同じかあるいは小さい開口部が形成できる第1層のパターン(半導体素子の電極上にバンプの低部のサイズを決定する形状)を露光し、現像前ベーク(80℃×1min)を行なった後現像する。 Then, exposing the first layer pattern can be formed is equal to or smaller openings and the electrode surface of the semiconductor element (the shape to determine the size of the lower portion of the bump on the electrode of the semiconductor element), pre-development bake (80 ° C. × 1min) and developed after performing. そして、キュア(140℃×3mi Then, curing (140 ℃ × 3mi
n、350℃×60min)をして第1層のポリイミド層20(硬化後10μm)を形成する(図5、 n, 350 ° C. × 60min) to form a first layer of polyimide layer 20 (10 [mu] m after curing) and (Figure 5,
(b))。 (B)).

【0039】次に、第1層のポリイミド層20が形成された半導体ウエハ上に再度感光性ポリイミド“フォトニース”(東レ(株)製)をスピンナーで均一に塗布しプリベーク(60℃×3min、80℃×3min、10 Next, uniformly applied pre-baked again photosensitive polyimide on a semiconductor wafer to a polyimide layer 20 of the first layer is formed "Photoneece" (produced by Toray Industries Inc.) with a spinner (60 ° C. × 3min, 80 ℃ × 3min, 10
0℃×6min)をした。 0 ℃ × 6min) was. その後、第2層のパターン(第1層の開口部よりも大きい開口部を有する)を露光し、現像前ベーク(60℃×1min)を行なった後現像する。 Thereafter, a second layer (having a larger opening than the opening of the first layer) pattern of exposed and developed after performing the pre-development bake (60 ° C. × 1min). そして、キュア(140℃×3min、350 Then, curing (140 ℃ × 3min, 350
℃×60min)をして第2層のポリイミド層21(硬化後20μm)を形成する(図5、(c))。 ° C. × 60min) a second layer of polyimide layer 21 and the (to form a 20μm after cure) (Fig. 5, (c)).

【0040】次に第2層目のポリイミド層21の上にはんだ粒径が5〜20μmのクリームはんだペーストを用いスキージで第1層,第2層の開口部にクリームはんだペースト22を充填した(図5、(d))。 Next the first layer with a squeegee solder particle size using a cream solder paste 5~20μm on the second layer of polyimide layer 21 was filled with solder paste 22 to the opening of the second layer ( Figure 5, (d)).

【0041】その後、はんだリフロー炉に通すことにより、クリームはんだペースト中のはんだ粒子が融け、はんだ付け性が良好な先に形成したバリアメタル層の上にはんだの表面張力で凝集し、丸い所望のはんだバンプ2 [0041] Then, by passing through a solder reflow furnace, melting the solder particles in the solder paste, aggregate at the surface tension of the solder on the barrier metal layer solderability is formed on the good previous round desired solder bump 2
3が形成される(図5、(e))。 3 is formed (Fig. 5, (e)).

【0042】ここでは、マスクの除去を行なわず永久マスクとして半導体素子の上に残している。 [0042] Here, it is left on the semiconductor device as a permanent mask without removing the mask. 本発明ではポリイミドを用いているためこのマスクが半導体のメモリ等に影響するα線をカットすることができメモリの誤動作を防ぐことができる。 In the present invention it is possible to prevent that for malfunction of the memory can be cut α rays the mask affects the semiconductor memory or the like using a polyimide.

【0043】また高さの高いはんだバンプを形成するためにマスクを2つの層から形成し、第1層、第2層の開口部の形状を工夫した。 [0043] Also the mask in order to form a tall solder bump formed from two layers, a first layer, devised the shape of the opening of the second layer. 第1層目の開口部サイズはバンプのサイズを決定するものであり、第2層目の開口部サイズの高さに関係する。 Opening size of the first layer is intended to determine the size of the bump, it is related to the height of the opening size of the second layer.

【0044】ここで、第1層のマスクと第2層のマスクの開口部形状について説明する。 [0044] Here will be described the opening shape of the mask and the mask of the second layer of the first layer. 開口部の容積は、実施の形態1と同様の考え方であり、バンプの高さは第1層目の開口部と第2層目の開口部の容積を加えた容積で決まる。 The volume of the opening is the same concept as in the first embodiment, the height of the bump is determined by the volume plus the first layer of the opening volume of the second layer of the opening. 先ず、図2に示すようにはんだバンプの形状を仮定し、はんだバンプの体積を次の式により求めた。 First, assuming the shape of the solder bumps as shown in FIG. 2, it was determined the volume of the solder bump by the following equation.

【0045】 V=V1+V2=(4/3πr 3 ×1/2)+xyh ここで、V:はんだバンプの体積、V1:はんだバンプ上半分の体積(球の半分;4/3πr 3 ×1/2)、V [0045] V = V1 + V2 = (4 / 3πr 3 × 1/2) + xyh Here, V: volume of the solder bump, V1: on the solder bumps half volume (half of a sphere; 4 / 3πr 3 × 1/ 2) , V
2:はんだバンプ上半分より下の体積(Al電極開口部面積(xy)×高さ(h))である。 2: it is a bottom of the volume from the solder bumps half (Al electrode opening area (xy) × height (h)).

【0046】本実施の形態で使用したクリームはんだのフラックス成分は体積で約50%なのでクリームはんだの体積は溶融後、洗浄するとフラックス成分はなくなるため約半分になる。 The flux component of the solder paste used in this embodiment is the volume of about 50% since the cream solder volume will be about half for no longer flux components when after melting, cleaning.

【0047】従って所望のはんだバンプを得るには2V [0047] Therefore 2V to obtain the desired solder bump
のクリームはんだの量が必要となるため、マスクの開口部の容積は2Vになるよう設計した。 Since the amount of the cream solder is required, the volume of the opening of the mask was designed to be 2V.

【0048】本実施の形態では、図2に示すように、はんだバンプの高さ(H)を80μmにするために、r= [0048] In this embodiment, as shown in FIG. 2, in order to solder bump height (H) in 80 [mu] m, r =
50μm、h=30μmとし、x,yは、Al電極の開口部サイズx=100μm、y=100μmを用い、はんだバンプの体積(V=561,799μm 3 )を計算した。 50 [mu] m, and h = 30 [mu] m, x, y uses an opening size x = 100μm, y = 100μm of Al electrodes were calculated volume of solder bumps (V = 561,799μm 3).

【0049】本実施の形態では第1層目のポリイミドの厚みを硬化後10μm、第2層目20μmで形成した。 [0049] In this embodiment mode to form the thickness of the polyimide of the first layer after curing 10 [mu] m, the second layer 20 [mu] m.

【0050】従って、 (第1層開口部面積)×(10μm)+(第2層開口部面積)×(20μm)=2Vに成るように設計した。 [0050] Therefore, it was designed to consist (first layer opening area) × (10 [mu] m) + (second layer opening area) × (20μm) = 2V.

【0051】半導体素子の電極配置(図3)に対しては、第1層の開口部サイズがはんだバンプの底面の形状を決定する。 [0051] For the electrode arrangement of a semiconductor device (Fig. 3), determines the shape of the bottom surface of the solder bump openings size of the first layer. 本実施の形態では90μm×90μmの開口部サイズとした(図6、(a)及び(b))。 In this embodiment mode, a size of the opening of 90 [mu] m × 90 [mu] m (FIG. 6, (a) and (b)). 第2層の開口部ははんだバンプの高さに関係する。 Opening of the second layer is related to the solder bump height. はんだバンプ高さを80μmにするには、 (第2層開口部面積(S)) ={2V−(第1層開口部面積)×(10μm)}/20μm =52,130μm 2となる。 To 80μm solder bump height becomes (second layer opening area (S)) = {2V- (first layer opening area) × (10μm)} / 20μm = 52,130μm 2.

【0052】本実施の形態の半導体素子には、電極ピッチが264μm(図3:パッド配置図及び表1:パッド座標;No.21とNo.22の間のピッチ)、200 [0052] the semiconductor device of this embodiment, the electrode pitch is 264μm (Fig. 3: pad layout and Table 1: Pad coordinates; pitch between the No.21 and No.22), 200
μm(図3:パッド配置図及び表1:パッド座標;N [mu] m (Figure 3: pad layout and Table 1: Pad coordinates; N
o. o. 2とNo. 2 and No. 3の間のピッチ)のところがあるので、 Because there is a place of three pitches between),
その部分は、110μm×473μmの細長い形状(図6、(c)、(e))を採用し、他の部分は200μm Portion thereof, elongated shape of 110μm × 473μm adopted (FIG. 6, (c), (e)), the other part 200μm
×260μmの細長い形状(図6、(c)、(d))を採用した。 × 260 .mu.m elongated shape was employed (Fig. 6, (c), (d)).

【0053】本実施の形態も実施の形態1と同様に、はんだリフロー炉に通すことにより、クリームはんだペースト中のはんだ粒子が融け、はんだ付け性が良好な先に形成したバリアメタル層の上にはんだの表面張力ではんだが凝集し、丸い所望のはんだバンプが形成される現象を利用した。 [0053] Similar to the embodiment also in the first embodiment, by passage through a solder reflow furnace, melting the solder particles in the solder paste, on the barrier metal layer solderability is formed on the good previously aggregated solder surface tension of the solder, utilizing the phenomenon that round desired solder bumps are formed. 電極の間隔が狭い半導体素子の場合は、第2層のマスクの開口部形状を細長く形成し、はんだバンプの高さがほぼ一定となるように開口部の容積を調整した。 If the electrode spacing is small semiconductor element, an opening shape of the mask of the second layer elongated form, the height of the solder bumps was adjusted the volume of the openings to be substantially constant.

【0054】第1層と第2層を重ね合わせると図5、 [0054] The first layer and the overlaying second layer 5,
(c)及び図6、(f)のようになる。 (C) and 6, so that the (f).

【0055】上記の点を考慮した実施の形態2のはんだバンプは6インチウエハ内でバンプ高さ80μmに対してバラツキが±5μm以下であった。 [0055] The solder bumps of the second embodiment which view of the above variation was less than ± 5 [mu] m with respect to the bump height 80μm in 6-inch wafer.

【0056】このはんだバンプを形成した半導体素子を通常のフリップチップ実装を実施し、アンダーフィル材としてエポキシ系の樹脂を用い半導体モジュールを作製し、信頼性試験をしたところ充分満足するものであった。 [0056] The semiconductor element formed solder bumps implement conventional flip-chip mounting, to produce a semiconductor module using an epoxy resin as an underfill material was achieved, thereby satisfactory was the reliability test .

【0057】 [0057]

【発明の効果】以上のように本発明によれば、蒸着法、 According to the present invention as described above, according to the present invention, an evaporation method,
スパッタ法等によるバリアメタルの形成も不要となり半導体素子の信頼性、歩留まりは向上する。 Forming a barrier metal by sputtering or the like also becomes unnecessary reliability of the semiconductor device, the yield is improved. また高コストである蒸着法によるはんだバンプの形成に比べ非常に低コストでバンプを形成することは明らかである。 Also it is obvious that forming a bump at a very low cost compared with the formation of solder bumps by vapor deposition method which is costly. 従って、本発明によるはんだバンプ形成方法及び半導体モジュールの製造方法によれば信頼性の高い、低コストのバンプ及びモジュールが実現できる等工業的価値は大なるものである。 Accordingly, the present invention reliable according to the method of manufacturing a solder bump forming method and a semiconductor module according to, etc. industrial value of cost bumps and modules can be implemented are those large becomes.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態における各工程の半導体素子の断面図 Cross-sectional view of a semiconductor device in each step in the embodiment of the present invention; FIG

【図2】同バンプ形状の断面図 FIG. 2 is a cross-sectional view of the bump shape

【図3】同半導体素子のパッド配置図 [Figure 3] pad layout of the semiconductor element

【図4】同実施の形態に用いたマスクの開口部の形状を示す図 Figure 4 shows the shape of the opening of the mask used in the embodiment of FIG

【図5】本発明の実施の形態における各工程の半導体素子の断面図 Cross-sectional view of a semiconductor device in each step in the embodiment of the present invention; FIG

【図6】同実施の形態に用いたマスクの開口部の形状を示す図 6 shows the shape of the opening of the mask used in the embodiment

【符号の説明】 DESCRIPTION OF SYMBOLS

1 シリコン基板 2 アルミニウム電極 3 パッシベーション膜 4 ニッケル膜 5 フラッシュ金めっき膜 6 メタルマスク 7 クリームはんだペースト 8 はんだバンプ 9 回路基板 10 回路基板電極 11 共晶はんだペースト 12 はんだバンプ 13 パッシベーション膜 14 シリコン基板 15 バリアメタル層(Al電極+Ni−Auめっき) 16 パッシベーション膜 17 アルミニウム電極 18 バリアメタル(Ni−Auめっき) 19 シリコン基板 20 第1層のポリイミド層 21 第2層のポリイミド層 22 クリームはんだペースト 23 はんだバンプ 1 silicon substrate 2 aluminum electrode 3 passivation film 4 nickel film 5 flash gold plated layer 6 metal mask 7 solder paste 8 solder bumps 9 circuit board 10 circuit board electrodes 11 eutectic solder paste 12 Solder bump 13 passivation film 14 a silicon substrate 15 barrier metal layer (Al electrode + Ni-Au plating) 16 passivation film 17 aluminum electrode 18 barrier metal (Ni-Au plating) 19 silicon substrate 20 first layer polyimide layer 21 second layer polyimide layer 22 solder paste 23 solder bumps of

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体素子のアルミニウム電極表面にはんだバンプを形成する方法であって、電極をメタライズする工程と、その上を前記電極表面よりも大きな面積の開口部を有するマスクで覆う工程と、前記開口部にクリームはんだを充填する工程と、前記マスクを除去後、前記クリームはんだを加熱する工程とを有し、前記クリームはんだが加熱により前記電極表面上に凝集するとともに、前記マスクの厚みよりも高いはんだバンプを形成することを特徴とするはんだバンプの形成方法。 1. A method of forming solder bumps on the aluminum electrode surface of the semiconductor element, a step of metallizing the electrode, the step of overlying the mask having an opening area larger than that of the electrode surface, and filling a solder paste on the opening, after removing the mask, and a step of heating the cream solder, together with the solder paste to aggregate on the electrode surface by heating, than the thickness of the mask method of forming a solder bump, characterized in that also forming a high solder bump.
  2. 【請求項2】 電極間の間隔が狭い場合、開口部の形状を細長く形成するとともに、はんだバンプの高さが一定となるように開口部の容積を調整することを特徴とする請求項1記載のはんだバンプの形成方法。 Wherein when the distance between electrodes is small, while elongated form the shape of the opening, according to claim 1, wherein adjusting the volume of the opening so that the height of the solder bumps becomes constant the method of forming solder bumps.
  3. 【請求項3】 電極表面の大きさが異なる場合、その大きさに応じて開口部の形状を調整するとともに、はんだの高さがほぼ一定となるように開口部の容積を調整することを特徴とする請求項1記載のはんだバンプの形成方法。 Wherein when the size of the electrode surface are different, as well as adjust the shape of the opening according to the size, characterized by adjusting the volume of the opening so that the height of the solder is substantially constant method of forming solder bumps according to claim 1,.
  4. 【請求項4】 クリームはんだのはんだ粒径が5〜20 4. A solder particle size of the solder paste is 5 to 20
    μmであることを特徴とする請求項1記載のはんだバンプの形成方法。 Method of forming solder bumps according to claim 1, characterized in that the [mu] m.
  5. 【請求項5】 マスクをメタルマスクまたは樹脂マスクで形成することを特徴とする請求項1記載のはんだバンプの形成方法。 5. A method of forming solder bumps according to claim 1, wherein the forming a mask of a metal mask or resin mask.
  6. 【請求項6】 マスクを2つの層から形成し、第1層の開口部を電極表面よりも同じかあるいは小さく形成するとともに、第2層の開口部を第1層の開口部の面積よりも大きく形成することを特徴とする請求項1記載のはんだバンプの形成方法。 6. a mask of two layers, as well as equal to or smaller than the electrode surface openings of the first layer, than the area of ​​the opening of the opening portion of the second layer the first layer method of forming solder bumps according to claim 1, characterized in that the larger.
  7. 【請求項7】 第1層の開口部の大きさを変えることにより、バンプ面積を調整可能にするとともに、第2層の開口部の大きさを変えることによりバンプ高さを調整可能とすることを特徴とする請求項6記載のはんだバンプの形成方法。 By 7. varying the size of the opening of the first layer, as well as the adjustable bump area, be adjustable bump height by varying the size of the opening of the second layer method of forming solder bumps according to claim 6, wherein.
  8. 【請求項8】 第1層および第2層を感光性ポリイミドで形成することを特徴とする請求項6記載のはんだバンプの形成方法。 8. A first layer and method for forming solder bumps according to claim 6, wherein the second layer and forming a photosensitive polyimide.
  9. 【請求項9】 請求項1〜8のいずれか記載の半導体素子上に形成されたはんだバンプを該半導体素子を搭載すべき配線基板の電極パッドと重ね合わせその重なった部分を加熱することにより両者を接合した後、アンダーフィル材を半導体素子と配線基板の間に流し込むことにより作製することを特徴とする半導体モジュールの製造方法。 9. Both by heating the overlapping portion of the solder bumps formed on the semiconductor device according to any one of claims 1 to 8 superimposed with the electrode pads of the wiring board to be mounted on the semiconductor element after bonding the method of manufacturing a semiconductor module, characterized in that to produce by pouring the underfill material between the semiconductor element and the wiring board.
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