JP5313438B2 - Image display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an image display device that can improve the contrast. <P>SOLUTION: The image display device is equipped with a plurality of pixels, each having a light-emitting element, a drive transistor 12 electrically connected to one end of the light-emitting element, and a capacitor element 15 connected to the drive transistor 12, where a proportion (S<SB>2</SB>/S<SB>1</SB>) of the area S<SB>2</SB>of the drive transistor 12 per pixel with respect to the area S<SB>1</SB>of one pixel is 0.05 or larger. <P>COPYRIGHT: (C)2007,JPO&amp;INPIT

Description

本発明は、画像表示装置に関するものであり、特に、コントラストを向上させることができる画像表示装置に関する。   The present invention relates to an image display device, and more particularly to an image display device capable of improving contrast.

従来より、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する有機ＥＬ（Electronic Luminescent）素子を用いた画像表示装置が提案されている。   Conventionally, there has been proposed an image display apparatus using an organic EL (Electronic Luminescent) element having a function of generating light by recombination of holes and electrons injected into a light emitting layer.

かかる画像表示装置は、例えば、行列状に配置された複数の画素回路と、複数の画素回路に対して、複数の信号線を介して後述する輝度信号を供給する信号線駆動回路と、画素回路に対して、複数の走査線を介して輝度信号を供給する画素回路を選択するための走査信号を供給する走査線駆動回路とを備える。   Such an image display device includes, for example, a plurality of pixel circuits arranged in a matrix, a signal line driving circuit that supplies a luminance signal described later to the plurality of pixel circuits via a plurality of signal lines, and a pixel circuit On the other hand, a scanning line driving circuit that supplies a scanning signal for selecting a pixel circuit that supplies a luminance signal via a plurality of scanning lines is provided.

また、上記画素回路（１画素分）は、電流注入によって発光する機能を有し、上述した有機ＥＬ素子である発光素子と、発光素子に流れる電流を制御するためドライバ素子と、２つまたは３つのスイッチング素子とを備えている。これらのドライバ素子およびスイッチング素子は、薄膜トランジスタ（ＴＦＴ）である。従って、従来の画像表示装置は、１つの画素回路あたり、３つ（１つのドライバ素子＋２つのスイッチング素子）または４つ（１つのドライバ素子＋３つのスイッチング素子）の薄膜トランジスタを有する３ＴＦＴ構成または４ＴＦＴ構成とされている。   The pixel circuit (for one pixel) has a function of emitting light by current injection. The light emitting element which is the above-described organic EL element, a driver element for controlling the current flowing through the light emitting element, and two or three. Switching elements. These driver elements and switching elements are thin film transistors (TFTs). Therefore, the conventional image display device has a 3 TFT configuration or a 4 TFT configuration having three (one driver element + two switching elements) or four (one driver element + three switching elements) thin film transistors per pixel circuit. Has been.

図１５−１は、非特許文献１において提案されている画像表示装置の要部（１画素分）の構成を示す図である。同図に示す画像表示装置において、信号線供給回路１０２は、信号線１０１を介して輝度信号を供給する機能を備える。走査線駆動回路１０４は、走査線１０３を介して輝度電位を供給する画素回路を選択するための走査信号を供給する機能を備える。電源供給回路１０５は、静電容量１１２の一方の電極およびスイッチング素子１０８の電極へハイレベル電位を供給する機能を備える。リセット制御回路１１４は、リセット線１１５を介してスイッチング素子１０９へリセット電位を供給する。駆動制御回路１１６は、駆動制御線１１７を介して、スイッチング素子１１８へ制御信号を供給する。   15A is a diagram illustrating a configuration of a main part (for one pixel) of the image display device proposed in Non-Patent Document 1. FIG. In the image display apparatus shown in FIG. 1, the signal line supply circuit 102 has a function of supplying a luminance signal via the signal line 101. The scan line driver circuit 104 has a function of supplying a scan signal for selecting a pixel circuit that supplies a luminance potential via the scan line 103. The power supply circuit 105 has a function of supplying a high-level potential to one electrode of the capacitance 112 and the electrode of the switching element 108. The reset control circuit 114 supplies a reset potential to the switching element 109 via the reset line 115. The drive control circuit 116 supplies a control signal to the switching element 118 via the drive control line 117.

また、画像表示装置においては、発光素子１０７、スイッチング素子１０８、スイッチング素子１０９、静電容量１１２、スイッチング素子１１８、静電容量１１９およびスイッチング素子１２２が１画素分の画素回路を構成している。発光素子１０７は、電流注入によって発光する機構を有し、上述した有機ＥＬ素子によって形成される。スイッチング素子１０８は、発光素子１０７に流れる電流を制御するための機能を有する。   In the image display device, the light-emitting element 107, the switching element 108, the switching element 109, the capacitance 112, the switching element 118, the capacitance 119, and the switching element 122 constitute a pixel circuit for one pixel. The light emitting element 107 has a mechanism for emitting light by current injection, and is formed by the above-described organic EL element. The switching element 108 has a function for controlling a current flowing through the light-emitting element 107.

ここで、発光素子１０７は、図１６−１に示すように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子１０７は、図１６−２に示すように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。 Here, as shown in FIG. 16A, the light emitting element 107 has a current-voltage characteristic in which a current flows when a potential difference (anode-cathode potential difference) equal to or higher than a threshold voltage V th, iv is generated. Yes. Further, as shown in FIG. 16B, the light emitting element 107 has a luminance-voltage characteristic that emits light (luminance> 0) when a potential difference (anode-cathode potential difference) equal to or higher than the threshold voltage V th, Lv is generated. Have.

また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子１０７に電流が流れるとともに、発光するという状態とされる。なお、発光素子１０７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子１０７に電流が流れるが、発光しないという状態とされる。 Further, the threshold voltage V th, iv is a value lower than the threshold voltage V th, Lv . Therefore, when the potential difference between the anode and the cathode of the light emitting element 107 is equal to or higher than the threshold voltage V th, Lv , a current flows through the light emitting element 107 and light is emitted. Note that when the potential difference between the anode and the cathode of the light emitting element 107 is not less than the threshold voltage V th, iv and less than the threshold voltage V th, Lv , a current flows through the light emitting element 107 but no light is emitted. .

具体的には、ドライバ素子１０８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子１０７に対して電流を流し続ける機能を有する。ドライバ素子１０８は、ｐ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０７の発光輝度を制御している。   Specifically, the driver element 108 has a function of controlling a current flowing through the light emitting element 107 in accordance with a potential difference equal to or higher than a driving threshold applied between the first terminal and the second terminal, and the potential difference is applied. During this time, the light-emitting element 107 has a function of continuously flowing current. The driver element 108 is formed of a p-type thin film transistor, and controls the light emission luminance of the light emitting element 107 in accordance with a potential difference applied between a gate electrode corresponding to the first terminal and a source electrode corresponding to the second terminal. doing.

上記構成において、リセット工程、閾値電圧検出工程、データ書き込み工程、発光工程という４つの工程が繰り返し実行される。以下では、最初のリセット工程について説明する。   In the above configuration, the four steps of the reset step, the threshold voltage detection step, the data writing step, and the light emission step are repeatedly executed. Hereinafter, the first reset process will be described.

最初の工程として、過去の発光の際にドライバ素子１０８のゲート電極に印加された電位をリセットするリセット工程が行われる。このリセット工程においては、図１５−２に示すように、信号線１０１がハイレベル電位とされ、リセット線１１５がローレベル電位とされ、駆動制御線１１７がローレベル電位とされ、走査線１０３がローレベル電位とされる。   As the first process, a reset process is performed to reset the potential applied to the gate electrode of the driver element 108 in the past light emission. In this reset process, as shown in FIG. 15B, the signal line 101 is set to the high level potential, the reset line 115 is set to the low level potential, the drive control line 117 is set to the low level potential, and the scanning line 103 is set to A low level potential is set.

ここで、発光素子１０７のアノード−カソード間の電位差は、スイッチング素子１１８がオン状態で、Ｖａと０電位（発光素子１０７のカソードの電位）との差である。   Here, the potential difference between the anode and the cathode of the light emitting element 107 is a difference between Va and 0 potential (potential of the cathode of the light emitting element 107) when the switching element 118 is in the on state.

図１７は、リセット工程における過渡応答特性を示す図である。すなわち、同図には、図１５−１に示した電位Ｖａと、電位Ｖｂと、発光素子１０７を流れる電流ｉd_OLEDとの過渡応答特性が図示されている。 FIG. 17 is a diagram showing transient response characteristics in the reset process. That is, the figure shows the transient response characteristics of the potential Va, the potential Vb, and the current id_OLED that flows through the light emitting element 107 shown in FIG.

この図からわかるように、Time=0.00でリセット工程が実行されると、ドライバ素子１０８のソース電極の電位がハイレベル電位であるため、電位Ｖｂが急激に低下するとともに、電位Ｖａが上昇し、発光素子１０７のアノード−ソース間の電位差が急激に高くなり、図１６−２に示す閾値電圧Ｖth,L-v以上となる。これにより、発光素子１０７を電流ｉd_OLEDが流れるとともに、発光する。なお、リセット工程における発光は、後述するように、本来、不要なものである。 As can be seen from this figure, when the reset process is executed at Time = 0.00, the potential of the source electrode of the driver element 108 is a high level potential, so that the potential Vb rapidly decreases and the potential Va increases. The potential difference between the anode and the source of the light emitting element 107 rapidly increases and becomes equal to or higher than the threshold voltage V th, Lv shown in FIG. Accordingly, the current i d_OLED flows through the light emitting element 107 and emits light. Note that light emission in the reset process is essentially unnecessary as described later.

そして、リセット工程が終了すると、上述した閾値電圧検出工程、データ書き込み工程を経て、発光工程で発光素子１０７が発光される。   When the reset process ends, the light emitting element 107 emits light in the light emitting process through the threshold voltage detecting process and the data writing process described above.

画像表示装置においては、１つの画素回路あたりの薄膜トランジスタの数が多いほど、精細度が低くなることが知られている。従って、３ＴＦＴ構成または４ＴＦＴ構成よりも２ＴＦＴ構成のほうが精細度が高くなる。   In an image display device, it is known that the greater the number of thin film transistors per pixel circuit, the lower the definition. Accordingly, the 2-TFT configuration has higher definition than the 3-TFT configuration or the 4-TFT configuration.

図１８−１は、非特許文献２において提案されている２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。また、図１８−２は、その動作を説明するタイムチャートを示す図である。図１８−１に示した画像表示装置は、スイッチング素子Ｔ１、ドライバ素子Ｔ２、静電容量ＣＣｓおよび発光素子ＯＬＥＤが図示のように接続されており、２ＴＦＴ構成（スイッチング素子Ｔ１およびドライバ素子Ｔ２）とされている。スイッチング素子Ｔ１およびドライバ素子Ｔ２は、薄膜トランジスタである。   FIG. 18A is a diagram illustrating a configuration of a main part (for one pixel) of an image display device having a 2 TFT configuration proposed in Non-Patent Document 2. FIG. 18-2 is a diagram illustrating a time chart for explaining the operation. In the image display apparatus shown in FIG. 18A, a switching element T1, a driver element T2, a capacitance CCs, and a light emitting element OLED are connected as illustrated, and a 2TFT configuration (switching element T1 and driver element T2) Has been. The switching element T1 and the driver element T2 are thin film transistors.

上記構成において、図１８−２の期間ｔ1および図１９−１に示すように、準備工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位がＶGGであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶGG＋ＶOLED（発光素子ＯＬＥＤの電圧降下分）＋Ｖdata'（データ電圧）＋Ｖt（ドライバ素子Ｔ２の閾値電圧）となり、発光素子ＯＬＥＤのアノードの電位ｂは、ＶGG＋ＶOLEDとなる。これにより、電流ｉが流れ、電位ａがＶGG＋ＶOLED＋Ｖdata'＋ＶtからＶdata'＋Ｖtとなり、電位ｂがＶGG＋ＶOLEDから０電位となる。 In the above configuration, as shown in the period t 1 and Figure 19-1 of Figure 18-2, in the preparation step, the potential of the scan line Select is V gL, the potential of the data line Data is zero potential, the common line When the potential of COM is V GG , the switching element T1 is turned off, the driver element T2 is turned on, and the potential a of the gate electrode of the driver element T2 is V GG + V OLED (the voltage drop of the light emitting element OLED). ) + V data ′ (data voltage) + V t (threshold voltage of the driver element T2), and the anode potential b of the light emitting element OLED becomes V GG + V OLED . As a result, the current i flows, the potential a changes from V GG + V OLED + V data '+ V t to V data ' + V t , and the potential b changes from V GG + V OLED to 0 potential.

つぎに、図１８−２の期間ｔ2および図１９−２に示すように、閾値電圧検出工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０となり、電位ｂが０電位から−α（Ｖdata'＋Ｖt）−（１−α）ＶGGとなる。そして、電流ｉが流れ、電位ｂが−α（Ｖdata'＋Ｖt）−（１−α）ＶGGから−Ｖtとなる。ここで、αは、ＣＣs／（ＣＣs＋ＣOLED）である。ＣＣsは、静電容量ＣＣsの値である。ＣOLEDは、発光素子ＯＬＥＤの静電容量の値である。 Next, as shown in a period t 2 and Figure 19-2 in Figure 18-2, the threshold voltage detection step, the potential of the scan line Select is V gH, the potential of the data line Data is zero potential, the common When the potential of the line COM is 0, the switching element T1 is turned on, the driver element T2 is turned on, the potential a of the gate electrode of the driver element T2 becomes 0, and the potential b is changed from 0 potential to -α ( V data '+ V t ) − (1−α) V GG . Then, the current i flows and the potential b changes from −α (V data ′ + Vt) − (1−α) V GG to −V t . Here, α is CC s / (CC s + C OLED ). CC s is the value of the capacitance CC s . C OLED is the value of the capacitance of the light emitting element OLED.

つぎに、図１８−２の期間ｔ3および図１９−３に示すように、データ書き込み工程で、走査線Ｓｅｌｅｃｔの電位がＶgHであり、データ線Ｄａｔａの電位がデータ電位Ｖdataであり、コモン線ＣＯＭの電位が０であると、スイッチング素子Ｔ１がオン状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａが０からＶdataとなり、電位ｂが−ＶtからαＶdata−Ｖtとなる。そして、電流ｉが流れる。ここで、電位ｂは、ＶdataがＶt未満である場合、−ＶtからＶdata−Ｖtとなる。一方、ＶdataがＶtよりも大きい場合、電位ｂは、０電位となる。 Next, as shown in the period t 3 and Figure 19-3 in Figure 18-2, the data writing process, the potential of the scan line Select is V gH, the potential of the data line Data is data potential V data, When the potential of the common line COM is 0, the switching element T1 is turned on, the driver element T2 is turned on, the potential a of the gate electrode of the driver element T2 is changed from 0 to V data , and the potential b is −V. From t , αV data −V t is obtained. Then, a current i flows. Here, the potential b changes from −V t to V data −V t when V data is less than V t . On the other hand, when V data is larger than V t , the potential b is 0 potential.

つぎに、図１８−２の期間ｔ4および図１９−４に示すように、発光工程で、走査線Ｓｅｌｅｃｔの電位がＶgLであり、データ線Ｄａｔａの電位が０電位であり、コモン線ＣＯＭの電位が−ＶEEであると、スイッチング素子Ｔ１がオフ状態とされ、ドライバ素子Ｔ２がオン状態とされ、ドライバ素子Ｔ２のゲート電極の電位ａがＶt＋ＶOLED＋ＶEEまたはＶdata＋ＶOLED＋ＶEEとなる。 Next, as shown in the period t 4 and Figure 19-4 in Figure 18-2, the light-emitting step, the potential of the scan line Select is V gL, the potential of the data line Data is zero potential, the common line COM Is -V EE , the switching element T1 is turned off, the driver element T2 is turned on, and the potential a of the gate electrode of the driver element T2 is V t + V OLED + V EE or V data + V OLED + V EE .

ここで、電位ａがＶt＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂがＶdata−Ｖt（Ｖdata＜Ｖt）に対応している。この場合、発光素子ＯＬＥＤには、電流ｉd（＝０）が流れない（ｉd＝０）一方、電位ａがＶdata＋ＶOLED＋ＶEEの場合は、図１９−３に示した電位ｂが０（Ｖdata＞Ｖt）に対応している。この場合には、発光素子ＯＬＥＤに電流ｉd（＝（β／２）（Ｖdata−Ｖt）2）が流れる。すなわち、発光素子ＯＬＥＤは、ＶdataとＶtとの大小関係により、電流ｉdが流れたり、流れなかったりするため、発光したり、しなかったりする。すなわち、発光素子ＯＬＥＤの発光状態は、ドライバ素子Ｔ２の閾値電圧Ｖtに依存する。 Here, when the potential a is V t + V OLED + V EE , the potential b shown in FIG. 19-3 corresponds to V data −V t (V data <V t ). In this case, the current i d (= 0) does not flow through the light emitting element OLED (i d = 0). On the other hand, when the potential a is V data + V OLED + V EE , the potential b shown in FIG. 0 (V data > V t ). In this case, a current i d (= (β / 2) (V data −V t ) 2 ) flows through the light emitting element OLED. That is, the light emitting element OLED emits or does not emit light because the current i d flows or does not flow depending on the magnitude relationship between V data and V t . That is, the light-emitting state of the light emitting element OLED is dependent on the threshold voltage V t of the driver element T2.

Dawson他、「ポリシリコンを用いたアクティブマトリクス型有機ＬＥＤディスプレイのための新しい画素回路デザイン（Design of an Improved Pixel for Polysilicon Active-Matrix Organic LED Display）」、ソサイエティ・オブ・インフォメーション・ディスプレイ １９９８ ダイジェスト(Society of Information Display 1998 Digest)、１９９８年、ｐ．１１−１４Dawson et al., “Design of an Improved Pixel for Polysilicon Active-Matrix Organic LED Display”, Society of Information Display 1998 Digest (Society) of Information Display 1998 Digest), 1998, p. 11-14 J.L.Sanford et al.，Proc. of IDRC 03 p.38J.L.Sanford et al., Proc. Of IDRC 03 p.38

しかしながら、非特許文献１で提案されているような画像表示装置では、図１５−１に示したドライバ素子１０８のソース電極の電位がハイレベル電位であるため、リセット工程で発光素子１０７のアノード−カソード間の電位差が図１６−２に示す閾値電圧Ｖth,L-v以上となるため、リセット工程で発光素子１０７が発光してしまい、本来黒画素が望ましいにもかかわらず白画素となり、コントラストが低下するという問題があった。 However, in the image display device proposed in Non-Patent Document 1, the potential of the source electrode of the driver element 108 shown in FIG. 15A is a high level potential. Since the potential difference between the cathodes is equal to or higher than the threshold voltage V th, Lv shown in FIG. 16-2, the light emitting element 107 emits light in the reset process, and although the black pixel is originally desirable, it becomes a white pixel and the contrast is lowered. There was a problem to do.

また、上記した画像表示装置は、リセット工程においてドライバ素子がオン状態となっていることから、リセット工程で発光素子に流れる電流量が大きくなる。それ故、リセット工程における発光素子の発光量が大きくなり、コントラストが更に低下するという問題があった。   In the image display device described above, since the driver element is turned on in the reset process, the amount of current flowing through the light emitting element in the reset process is increased. Therefore, there is a problem that the light emission amount of the light emitting element in the reset process is increased, and the contrast is further lowered.

従来の画像表示装置として、精細度を高めるために、図１８−２および図１９−１〜図１９−４を参照して説明した２ＴＦＴ構成のものが提案されているが、図１９−３および図１９−４を参照して説明したように、ＶdataとＶtとの大小関係により、発光素子ＯＬＥＤに電流ｉdが流れる場合と流れない場合があり、発光素子ＯＬＥＤの発光状態が不安定となる。すなわち、かかる２ＴＦＴ構成の画像表示装置は、実用に供さないのである。 As a conventional image display device, in order to increase the definition, the two-TFT configuration described with reference to FIGS. 18-2 and 19-1 to 19-4 has been proposed. as described with reference to Figure 19-4, the magnitude relation between V data and the V t, may not flow and if the light emitting element OLED current i d flows, unstable light emission state of the light emitting element OLED It becomes. That is, such an image display device having a 2TFT configuration is not practically used.

従って、従来の画像表示装置は、実用段階では依然として３ＴＦＴ構成または４ＴＦＴ構成であり、精細度を高めることが難しいという問題があった。   Accordingly, the conventional image display device still has a 3TFT configuration or a 4TFT configuration in a practical stage, and there is a problem that it is difficult to increase the definition.

本発明は、上記に鑑みてなされたものであって、コントラストを向上させることができる画像表示装置を提供することを目的とする。   The present invention has been made in view of the above, and an object thereof is to provide an image display apparatus capable of improving contrast.

上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置は、有機ＥＬ素子と、該有機ＥＬ素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、各画素を等しい面積で区分する境界線によって囲まれる１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタのソース電極およびドレイン電極と、前記ソース電極およびドレイン電極によって挟まれた活性層との総和の面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする。 To solve the above problems and achieve the object, an image display apparatus according to the present invention includes an organic EL element, a driving transistor is electrically connected to the organic EL element, electrically to the drive transistor A source electrode and a drain electrode of a driving transistor that occupy per pixel with respect to an area S 1 of one pixel surrounded by a boundary line that divides each pixel into equal areas, A ratio (S 2 / S 1 ) of the total area S 2 with the active layer sandwiched between the source electrode and the drain electrode is 0.05 or more.

また、本発明にかかる画像表示装置は、有機ＥＬ素子と、該有機ＥＬ素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続され、該駆動トランジスタと平面的に異なる領域に配置される容量素子と、を有する画素を複数備え、各画素を等しい面積で区分する境界線によって囲まれる１画素の面積Ｓ1に対する１画素あたりに占める容量素子の一対の電極が対向する領域の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする。 The image display apparatus according to the present invention includes an organic EL element, a driving transistor is electrically connected to the organic EL element is electrically connected to the driving transistor, the driving transistor in plan view different areas A region where a pair of electrodes of a capacitive element occupies per pixel with respect to an area S1 of one pixel surrounded by a boundary line that divides each pixel by an equal area. The area S 3 ratio (S 3 / S 1 ) is 0.05 or more.

本発明によれば、リセット工程において、有機ＥＬ素子に電流が流れ、かつ有機ＥＬ素子を非発光とする所定の電位を供給するようにしたことから、有機ＥＬ素子を介して駆動トランジスタのゲート電極の電位をリセットしても、有機ＥＬ素子が無駄に発光する時間を低減することができ、従来と比較してコントラストを向上させることができるという効果を奏する。 According to the present invention, in the reset step, a current flows through the organic EL element, and an organic EL device because it has to supply a predetermined potential to the non-light emission, the gate electrode of the driving transistor through the organic EL element Even if the potential is reset, it is possible to reduce the time during which the organic EL element emits light unnecessarily, and it is possible to improve the contrast as compared with the conventional case.

また、本発明によれば、１画素あたりのトランジスタ数を２つ、あるいは３つまで低減しても、駆動トランジスタの駆動閾値を検出・補償することができ、精細度を高めることができるという効果を奏する。   In addition, according to the present invention, even when the number of transistors per pixel is reduced to two or three, the driving threshold value of the driving transistor can be detected and compensated, and the definition can be improved. Play.

また本発明によれば、１画素あたりの駆動トランジスタに占める面積、あるいは、１画素あたりの容量素子の面積を５％以上に大きくすることができる。従って、駆動トランジスタの抵抗を小さくして画像表示装置の消費電力を小さくすることができる。また１画素の面積が７０００μｍ2〜５００００μｍ2と小さい場合であっても、容量素子の容量を適切な大きさに確保しやすくなる。 Further, according to the present invention, the area occupied by the drive transistor per pixel or the area of the capacitor element per pixel can be increased to 5% or more. Accordingly, it is possible to reduce the power consumption of the image display device by reducing the resistance of the driving transistor. Further, even when the area of one pixel is as small as 7000 μm 2 to 50000 μm 2 , it is easy to secure the capacity of the capacitor element to an appropriate size.

以下に、本発明にかかる画像表示装置の実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。   Embodiments of an image display device according to the present invention will be described below in detail with reference to the drawings. In addition, this invention is not limited by this embodiment.

図１は、本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。図１に示す画像表示装置は、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路１と、複数の画素回路１に対して、複数の信号線２を介して後述する輝度信号を供給する信号線駆動回路３と、輝度信号を供給する画素回路１を選択するための走査信号を複数の走査線４を介して画素回路１に供給する走査線駆動回路５とを備える。   FIG. 1 is a diagram showing an overall configuration of an image display apparatus according to Embodiment 1 of the present invention. The image display device shown in FIG. 1 has a function of preventing light emission in the reset process in order to improve contrast, and a plurality of pixel circuits 1 arranged in a matrix and a plurality of pixel circuits 1 A signal line driving circuit 3 for supplying a luminance signal, which will be described later, via the signal line 2 and a scanning signal for selecting the pixel circuit 1 for supplying the luminance signal are supplied to the pixel circuit 1 via the plurality of scanning lines 4. And a scanning line driving circuit 5.

また、画像表示装置は、画素回路１内に備わる発光素子１０（後述）のアノードに対して一定のオン電位を供給する定電位供給回路６と、画素回路１内に備わる第２スイッチング素子１１（後述）の駆動を制御線９を介して制御する駆動制御回路７と、ドライバ素子１２のソース電極に、リセット工程でオン電位、その他の工程で０電位を供給する電源供給回路８とを備える。   In addition, the image display device includes a constant potential supply circuit 6 that supplies a constant on potential to an anode of a light emitting element 10 (described later) provided in the pixel circuit 1, and a second switching element 11 ( A drive control circuit 7 that controls the driving of the drive element 12 (described later) via a control line 9 and a power supply circuit 8 that supplies a source electrode of the driver element 12 with an on potential in the reset process and a zero potential in the other processes.

画素回路１は、アノードが定電位供給回路６と電気的に接続された発光素子１０と、発光素子１０のカソードに一方の電極が接続された第２スイッチング素子１１と、ｎ型の薄膜トランジスタによって形成され、ドレイン電極が第１スイッチング素子１３の他方の電極に接続され、ソース電極が電源供給回路８と電気的に接続されたドライバ素子１２と、ドライバ素子１２を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御する第１スイッチング素子１３によって形成された閾値電位検出部１４とを備える。   The pixel circuit 1 is formed by a light emitting element 10 whose anode is electrically connected to the constant potential supply circuit 6, a second switching element 11 having one electrode connected to the cathode of the light emitting element 10, and an n-type thin film transistor. The drain electrode is connected to the other electrode of the first switching element 13, the source electrode is electrically connected to the power supply circuit 8, and the gate and drain of the thin film transistor forming the driver element 12 And a threshold potential detector 14 formed by a first switching element 13 that controls the conduction state.

発光素子１０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。   The light emitting element 10 has a mechanism for emitting light by current injection, and is formed of, for example, an organic EL element. The organic EL device includes an anode layer and a cathode layer formed of Al, Cu, ITO (Indium Tin Oxide), and the like, and phthalocyanine, trisaluminum complex, benzoquinolinolato, and beryllium complex between the anode layer and the cathode layer. And a light emitting layer formed of an organic material such as an organic material, and has a function of generating light by recombination of holes and electrons injected into the light emitting layer.

第２スイッチング素子１１は、発光素子１０とドライバ素子１２との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレイン電極とソース電極とがそれぞれ発光素子１０、ドライバ素子１２に接続される一方で、ゲート電極が駆動制御回路７と電気的に接続された構成を有し、駆動制御回路７から供給される電位に基づいて、発光素子１０とドライバ素子１２との間の導通状態を制御している。   The second switching element 11 has a function of controlling conduction between the light emitting element 10 and the driver element 12 and is formed of an n-type thin film transistor in the first embodiment. That is, the thin film transistor has a configuration in which the drain electrode and the source electrode of the thin film transistor are connected to the light emitting element 10 and the driver element 12, respectively, while the gate electrode is electrically connected to the drive control circuit 7. Based on the supplied potential, the conduction state between the light emitting element 10 and the driver element 12 is controlled.

ドライバ素子１２は、発光素子１０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子１２は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子１０に流れる電流を制御する機能を有する。本実施形態１では、ドライバ素子１２は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子１０の発光輝度を制御している。   The driver element 12 has a function for controlling the current flowing through the light emitting element 10. Specifically, the driver element 12 has a function of controlling a current flowing through the light emitting element 10 in accordance with a potential difference equal to or higher than a driving threshold applied between the first terminal and the second terminal. In the first embodiment, the driver element 12 is formed of an n-type thin film transistor, and is a light emitting element according to a potential difference applied between a gate electrode corresponding to a first terminal and a source electrode corresponding to a second terminal. 10 emission luminances are controlled.

静電容量１５は、信号線駆動回路３と組合わさることによって輝度電位／基準電位供給部１６を形成する。この輝度電位／基準電位供給部１６は、輝度電位供給手段として、ドライバ素子１２の駆動閾値に対応した電位差（以下、「閾値電圧」と称する）を検出する機能と、基準電位を供給する機能を有する。   The electrostatic capacitance 15 forms a luminance potential / reference potential supply unit 16 in combination with the signal line driving circuit 3. The luminance potential / reference potential supply unit 16 has a function of detecting a potential difference (hereinafter referred to as “threshold voltage”) corresponding to a drive threshold of the driver element 12 and a function of supplying a reference potential as the luminance potential supply means. Have.

閾値電位検出部１４は、ドライバ素子１２の閾値電圧を検出するためのものである。本実施形態１では、閾値電位検出部１４は、ｎ型の薄膜トランジスタたる第１スイッチング素子１３によって形成されている。すなわち、第１スイッチング素子１３は、薄膜トランジスタの一方のソース／ドレイン電極が、ドライバ素子１２のドレイン電極に接続され、他方のソース／ドレイン電極が、ドライバ素子１２のゲート電極に接続され、薄膜トランジスタのゲート電極が走査線駆動回路５に電気的に接続された構成を有する。従って、閾値電位検出部１４は、走査線駆動回路５から供給される電位に基づいて第１スイッチング素子１３を構成する薄膜トランジスタのゲート・ドレイン間を導通させる機能を有し、ゲート・ドレイン間を導通させた際に閾値電圧を検出する機能を有する。   The threshold potential detector 14 is for detecting the threshold voltage of the driver element 12. In the first embodiment, the threshold potential detector 14 is formed by the first switching element 13 that is an n-type thin film transistor. That is, in the first switching element 13, one source / drain electrode of the thin film transistor is connected to the drain electrode of the driver element 12, the other source / drain electrode is connected to the gate electrode of the driver element 12, and the gate of the thin film transistor The electrode is electrically connected to the scanning line driving circuit 5. Accordingly, the threshold potential detector 14 has a function of conducting between the gate and drain of the thin film transistor constituting the first switching element 13 based on the potential supplied from the scanning line driving circuit 5, and conducting between the gate and drain. It has a function of detecting a threshold voltage when it is set.

図２は、動作時における本実施形態１にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図２において、走査線（ｎ−１）は、前段に位置する画素回路１に対応した走査線および制御線のタイムチャートを参考のために示したものである。図３−１〜図３−４は、図２に示す期間ｔ1〜期間ｔ4に対応した画素回路１の状態を示した図である。 FIG. 2 is a time chart showing the manner of potential fluctuation of each component of the image display apparatus according to the first embodiment during operation. In FIG. 2, a scanning line (n−1) is a time chart of the scanning line and the control line corresponding to the pixel circuit 1 located in the previous stage for reference. 3A to 3D are diagrams illustrating states of the pixel circuit 1 corresponding to the period t 1 to the period t 4 illustrated in FIG.

まず、過去の発光の際にドライバ素子１２のゲート電極に印加された電位をリセットするリセット工程が行われる。具体的には、図２の期間ｔ1および図３−１に示すように、電源供給回路８、駆動制御回路７および走査線４（走査線駆動回路５）の電位がオン電位に変化する。なお、定電位供給回路６の電位は、常時、一定のオン電位とされている。一方、信号線２の電位は、ＶDLとされている。 First, a reset process is performed for resetting the potential applied to the gate electrode of the driver element 12 in the past light emission. Specifically, as shown in the period t 1 and Figure 3-1 of Figure 2, the power supply circuit 8, the potential of the drive control circuit 7 and the scan line 4 (scanning line drive circuit 5) is changed to the ON potential. The potential of the constant potential supply circuit 6 is always a constant on potential. On the other hand, the potential of the signal line 2 is V DL .

すなわち、図３−１に示すように、第２スイッチング素子１１および第１スイッチング素子１３は、オン状態となっている。一方、ドライバ素子１２は、電源供給回路８の電位がオン電位であるため、オフ状態となっている。従って、静電容量１５を形成する第１電極１７の電位は、定電位供給回路６から発光素子１０のアノード側に供給される電位から、発光素子１０内における電圧降下分を差し引いた値となる。一般に定電位供給回路６から供給されるオン電位は十分高い値を有することから第１電極１７の電位（すなわち、ドライバ素子１２のゲート電極の電位）は、閾値電圧Ｖthよりも高い値であるＶrに保持されることとなる。 That is, as illustrated in FIG. 3A, the second switching element 11 and the first switching element 13 are in an on state. On the other hand, the driver element 12 is off because the potential of the power supply circuit 8 is on. Therefore, the potential of the first electrode 17 forming the capacitance 15 is a value obtained by subtracting the voltage drop in the light emitting element 10 from the potential supplied from the constant potential supply circuit 6 to the anode side of the light emitting element 10. . In general, since the ON potential supplied from the constant potential supply circuit 6 has a sufficiently high value, the potential of the first electrode 17 (that is, the potential of the gate electrode of the driver element 12) is higher than the threshold voltage Vth. It will be held at Vr .

一方で、図２に示すように信号線２の電位がＶDLとなっていることから、静電容量１５を形成する他方の電極である第２電極１８の電位は、ＶDLとなる。従って、図２の期間ｔ1および図３−１に示す工程において、第１電極１７に対してはＶr（＞Ｖth）の電位が供給され、第２電極１８に対しては電位ＶDLが供給される。 On the other hand, since the potential of the signal line 2 is V DL as shown in FIG. 2, the potential of the second electrode 18 that is the other electrode forming the capacitance 15 is V DL . Therefore, in the period t 1 in FIG. 2 and the process shown in FIG. 3A, the potential of V r (> V th ) is supplied to the first electrode 17 and the potential V DL is supplied to the second electrode 18. Is supplied.

図４は、図３−１に示す第１スイッチング素子１３がオン状態（ドライバ素子１２：オフ状態）とされてからの過渡応答特性を示す図である。すなわち、同図には、発光素子１０のカソードの電位Ｖａ'と、ドライバ素子１２のゲート電極（第１電極１７）の電位Ｖr（＞Ｖth）と、発光素子１０を流れる電流ｉd_OLED'との過渡応答特性が図示されている。 FIG. 4 is a diagram showing a transient response characteristic after the first switching element 13 shown in FIG. 3A is turned on (driver element 12: off state). That is, in the figure, the potential Va ′ of the cathode of the light emitting element 10, the potential V r (> V th ) of the gate electrode (first electrode 17) of the driver element 12, and the current i d_OLED ′ flowing through the light emitting element 10. The transient response characteristics are shown.

この図からわかるように、Time=0.00で第１スイッチング素子１３がオン状態（ドライバ素子１２がオフ状態）とされると、電位Ｖrが上昇するとともに、電位Ｖａ'がわずかに低下した後、上昇する。   As can be seen from this figure, when the first switching element 13 is turned on at time = 0.00 (the driver element 12 is turned off), the potential Vr increases and the potential Va ′ decreases slightly and then increases. To do.

ここで、実施形態１においては、電位Ｖａ'がわずかに低下した場合における発光素子１０のアノード−カソード間の電位差（定電位供給回路６からのオン電位と電位Ｖａ'との差）が、前述した閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v（図１４−２）未満となるように、つぎの（１）式のパラメータＣsおよびＣOLEDが設定されている。パラメータＣsは、静電容量１５の値である。パラメータＣOLEDは、発光素子１０の静電容量成分である。
Ｖth,L-v＞（Ｃs／（Ｃs＋ＣOLED））・Ｖth,i-v （１）
従って、実施形態１においては、リセット工程で発光素子１０のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１４−１）以上であって、閾値電圧Ｖth,L-v未満であるため、図４に示したようにわずかに電流ｉd_OLED'が流れるが、発光しない。 Here, in Embodiment 1, the potential difference between the anode and the cathode of the light emitting element 10 (the difference between the ON potential from the constant potential supply circuit 6 and the potential Va ′) when the potential Va ′ slightly decreases is described above. The parameters C s and C OLED in the following equation (1) are set so as to be equal to or higher than the threshold voltage V th, iv (FIG. 14-1) and lower than the threshold voltage V th, Lv (FIG. 14-2). Is set. The parameter C s is the value of the capacitance 15. The parameter C OLED is a capacitance component of the light emitting element 10.
V th, Lv > (C s / (C s + C OLED )) · V th, iv (1)
Therefore, in the first embodiment, the potential difference between the anode and the cathode of the light emitting element 10 is not less than the threshold voltage V th, iv (FIG. 14-1) and less than the threshold voltage V th, Lv in the reset process. As shown in FIG. 4, the current i d_OLED ′ slightly flows but does not emit light.

つぎに、図２の期間ｔ2および図３−２に示すように、電源供給回路８の電位がオン電位から０電位にされる。また、駆動制御回路７の電位がオン電位からオフ電位にされて第２スイッチング素子１１がオフ状態とされる。また、走査線４の電位がオン電位に維持されて第１スイッチング素子１３がオン状態を維持する。さらに、信号線２の電位が０電位に維持される。 Next, as shown in the period t2 of FIG. 2 and FIG. 3-2, the potential of the power supply circuit 8 is changed from the on potential to the zero potential. Further, the potential of the drive control circuit 7 is changed from the on potential to the off potential, and the second switching element 11 is turned off. Further, the potential of the scanning line 4 is maintained at the ON potential, and the first switching element 13 is maintained in the ON state. Further, the potential of the signal line 2 is maintained at 0 potential.

まず、第１電極１７の電位の変化について説明する。上述のようにドライバ素子１２がオン状態に変化することから、ドライバ素子１２においてゲート電極とドレイン電極とが電気的に接続されることとなる。一方で、既に述べたように前工程までにドライバ素子１２のゲート電極には閾値電圧Ｖthよりも高い値であるＶrが保持されており、ソース電極には電源供給回路８によって電位ＶDLが供給されることから、ゲート・ソース間電位差はＶrとなり、ドライバ素子１２はオン状態となっている。 First, the change in potential of the first electrode 17 will be described. As described above, since the driver element 12 is turned on, the gate electrode and the drain electrode in the driver element 12 are electrically connected. Meanwhile, is already on the gate electrode of the driver element 12 and before step as described is higher than the threshold voltage V th V r is maintained, the potential V DL by the power supply circuit 8 and the source electrode Is supplied, the gate-source potential difference is V r , and the driver element 12 is in the on state.

従って、ドライバ素子１２に関して、ゲート電極から第１スイッチング素子１３を介してドレイン電極、ソース電極のそれぞれが導通した状態となり、ゲート電極に保持された電荷に基づいて電流ｉが流れることとなる。かかる電流ｉは、ドライバ素子１２がオフ状態になるまで流れることとなるため、最終的には、ドライバ素子１２におけるゲート・ソース間電位差は閾値電圧Ｖthと等しい値となり、ソース電極は０電位を維持することからドライバ素子１２のゲート電極の電位、すなわち第１電極１７の電位はＶthとなる。一方、第２電極１８の電位は、信号線２を介して供給されるＶDLとされる。なお、期間ｔ2は例えばアモルファスシリコンによる薄膜トランジスタのような移動度の低い素子をドライバ素子として利用する場合に設置することが望ましく、ポリシリコンのように移動度の高いものは、この期間ｔ2を設置しなくても動作させることが可能である。 Therefore, with respect to the driver element 12, the drain electrode and the source electrode are brought into conduction from the gate electrode via the first switching element 13, and the current i flows based on the charge held in the gate electrode. Since the current i flows until the driver element 12 is turned off, the gate-source potential difference in the driver element 12 finally becomes a value equal to the threshold voltage V th and the source electrode has zero potential. Since this is maintained, the potential of the gate electrode of the driver element 12, that is, the potential of the first electrode 17 becomes V th . On the other hand, the potential of the second electrode 18 is V DL supplied via the signal line 2. It should be noted that the period t 2 is desirably installed when an element having a low mobility such as a thin film transistor made of amorphous silicon is used as a driver element. For a period having a high mobility such as polysilicon, this period t 2 is set. It can be operated without installation.

つぎに、図２の期間ｔ3および図３−３に示すように、信号線駆動回路３から信号線２を介して輝度電位Ｖdataが供給される。この際にゲート電極の電位は再びＶthより高くなり、第１スイッチング素子１３およびドライバ素子１２を介して電流が流れ、再びドライバ素子１２のゲート電極の電位は、Ｖthとなる。最後に、発光工程において、図２の期間ｔ4および図３−４に示すように、信号線駆動回路３から信号線２を介して基準電位ＶDHが供給されることにより、第１電極１７の電位がＶth−Ｖdata＋ＶDHとされ、発光素子１０に電流ｉd（＝（β／２）（ＶDH−Ｖdata）2）が流れ、発光素子１０が発光する。なお、βは、ドライバ素子１２のキャリアの移動度に比例する値であり、その画素のドライバ素子１２に固有の値である。 Next, as shown in the period t 3 in FIG. 2 and FIG. 3C, the luminance potential V data is supplied from the signal line driving circuit 3 through the signal line 2. At this time, the potential of the gate electrode becomes higher than V th again, current flows through the first switching element 13 and the driver element 12, and the potential of the gate electrode of the driver element 12 becomes V th again. Finally, in the light emitting step, as shown in the period t 4 in FIG. 2 and FIG. 3-4, the reference potential V DH is supplied from the signal line driving circuit 3 through the signal line 2, thereby the first electrode 17. Is V th −V data + V DH , a current i d (= (β / 2) (V DH −V data ) 2 ) flows through the light emitting element 10, and the light emitting element 10 emits light. Β is a value proportional to the carrier mobility of the driver element 12 and is a value specific to the driver element 12 of the pixel.

以上説明したように、実施形態１によれば、過去の発光の際にドライバ素子１２の第１端子（ゲート電極）に印加された電位をリセットするリセット工程において、発光素子１０に電流が流れかつ発光しない所定範囲内の電位差を生じさせる電位を各部に供給することとしたので、リセット工程で発光せず、コントラストを向上させることができる。   As described above, according to the first embodiment, in the reset process of resetting the potential applied to the first terminal (gate electrode) of the driver element 12 in the past light emission, a current flows through the light emitting element 10 and Since a potential that causes a potential difference within a predetermined range that does not emit light is supplied to each unit, light is not emitted in the reset process, and contrast can be improved.

図５は、実施形態１の画像表示装置の拡大平面図である。特に図５は、発光素子１０の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に３つのＴＦＴ（ドライバ素子１２、第１スイッチング素子１３、第２スイッチング素子１１）と、静電容量１５とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）と、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子１０の一端が接続される。   FIG. 5 is an enlarged plan view of the image display apparatus according to the first embodiment. In particular, FIG. 5 shows a layout of layers below the lower electrode (not shown) of the light emitting element 10. Three TFTs (driver element 12, first switching element 13, second switching element 11) and capacitance 15 are shown in one pixel. The layers constituting each element are, in order from the lower layer, a lower electrode layer (a region painted with a dot pattern in the drawing), an insulating layer (a region other than the portion painted with black in the drawing), and an active layer ( In the figure, it is composed of a hatched area) and an upper electrode layer (area surrounded by a solid line and not filled in the figure). Note that one end of the light emitting element 10 is connected to the terminal LT in the drawing.

下部電極層は、基板上に形成され、ドライバ素子１２のゲート電極と、第１スイッチング素子１３のゲート電極（走査線４）と、第２スイッチング素子１１のゲート電極（制御線９）と、電源供給回路８に接続される電源線ＧＬと、静電容量１５の第１電極１７とを含んでいる。絶縁層は、下部電極層の上の２つの開口（図中、黒で塗りつぶされた部分）を除いた全面に形成されている。この絶縁層は、３つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量１５にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、３つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、３つのＴＦＴのソース／ドレイン電極と、静電容量１５の第２電極１８と、信号線２とを含んでいる。   The lower electrode layer is formed on the substrate, and includes a gate electrode of the driver element 12, a gate electrode (scanning line 4) of the first switching element 13, a gate electrode (control line 9) of the second switching element 11, and a power source. A power supply line GL connected to the supply circuit 8 and a first electrode 17 having a capacitance 15 are included. The insulating layer is formed on the entire surface excluding the two openings (the portion filled with black in the drawing) above the lower electrode layer. This insulating layer functions as a gate insulating film for the three TFTs, and functions as a dielectric layer for the capacitance 15. The active layer is formed on the insulating layer and includes three TFT active layers. The upper electrode layer is formed on the active layer and includes the source / drain electrodes of three TFTs, the second electrode 18 of the capacitance 15, and the signal line 2.

また前記絶縁層は、電源供給回路８に接続される電源線ＧＬとドライバ素子１２のソース電極とを接続する開口と、静電容量１５の第１電極１７およびドライバ素子１２のゲート電極と第１スイッチング素子のドレイン電極と接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。   The insulating layer includes an opening connecting the power supply line GL connected to the power supply circuit 8 and the source electrode of the driver element 12, the first electrode 17 of the capacitance 15, the gate electrode of the driver element 12, and the first electrode. And an opening connected to the drain electrode of the switching element, and these openings are electrically connected to the upper and lower layers.

なお、各層の構成材料として、下部電極層と上部電極層はアルミニウム又はその合金等を使用し、絶縁膜層はシリコン窒化膜、シリコン酸化膜、又はそれらの混合物等を使用し、活性層はアモルファスシリコン、多結晶シリコン等を使用することができる。   As the constituent material of each layer, the lower electrode layer and the upper electrode layer use aluminum or an alloy thereof, the insulating film layer uses a silicon nitride film, a silicon oxide film, or a mixture thereof, and the active layer is amorphous. Silicon, polycrystalline silicon, or the like can be used.

同図を見てわかるように、本実施形態１においては、閾値電圧Ｖthの補償を３ＴＦＴによって実現できるため、その分１画素のレイアウトに余裕ができ、ドライバ素子１２や静電容量１５の面積が大きくなっている。従って、ドライバ素子１２の抵抗を小さくして画層表示装置の消費電力を小さくすることができる。特にドライバ素子１２が、抵抗の大きいアモルファスシリコントランジスタにより形成されている場合、その効果が大きい。また本実施形態１によれば、１画素あたりの大きさが７０００μｍ2〜５００００μｍ2と非常に小さい場合であっても、静電容量１５の容量を適度な大きさに確保することができる。 As can be seen from the figure, in the first embodiment, the compensation of the threshold voltage V th can be realized by 3 TFTs, so that the layout of one pixel can be increased accordingly, and the area of the driver element 12 and the capacitance 15 can be increased. Is getting bigger. Therefore, the resistance of the driver element 12 can be reduced to reduce the power consumption of the level display device. In particular, when the driver element 12 is formed of an amorphous silicon transistor having a high resistance, the effect is great. Further, according to the first embodiment, even when the size per pixel is very small, 7000 μm 2 to 50000 μm 2 , the capacitance of the capacitance 15 can be secured to an appropriate size.

なお、１画素の面積Ｓ1に対する１画素あたりに占めるドライバ素子１２の面積Ｓ2の割合（Ｓ2／Ｓ1）、および／または１画素の面積Ｓ1に対する１画素あたりに占める静電容量１５の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上（好ましくは０．０７以上、より好ましくは０．１以上である。）に設定するのが望ましい。本実施形態１においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１、Ｓ3／Ｓ1を０．１２程度確保している。 The ratio (S 2 / S 1 ) of the area S 2 of the driver element 12 per pixel to the area S 1 of one pixel and / or the capacitance 15 per pixel with respect to the area S 1 of one pixel. The area S 3 ratio (S 3 / S 1 ) is preferably set to 0.05 or more (preferably 0.07 or more, more preferably 0.1 or more). In the first embodiment, when the size per pixel is 51 μm × 153 μm, S 2 / S 1 is about 0.1 and S 3 / S 1 is about 0.12.

またＳ2／Ｓ1およびＳ3／Ｓ1は０．２５以下であることが好ましい。Ｓ2やＳ3が大きすぎると、他の回路が占有できる面積が小さくなり、回路配置が煩雑になるからである。 Further, S 2 / S 1 and S 3 / S 1 are preferably 0.25 or less. This is because if S 2 or S 3 is too large, the area that other circuits can occupy becomes small, and the circuit arrangement becomes complicated.

またドライバ素子１２には第１および第２スイッチング素子１３，１１よりも大電流が流れるため、各第１および第２スイッチング素子１３，１１の面積Ｓ4に対するドライバ素子の面積Ｓ2の割合（Ｓ2／Ｓ4）を２〜１０（より好ましくは５〜１０）に設定することが望ましい。 Since the driver element 12 to flow a large current than the first and second switching elements 13 and 11, the ratio of the area S 2 of the driver element to the area S 4 of the first and second switching elements 13 and 11 (S 2 / S 4 ) is desirably set to 2 to 10 (more preferably 5 to 10).

なお、面積Ｓ1とは、各画素を等しい面積で区分する境界線によって囲まれる面積をいう。また面積Ｓ2とは、ドライバ素子１２のソース電極およびドレイン電極と、ソース電極およびドレイン電極に挟まれた活性層との総和の面積をいう。なお、ソース電極およびドレイン電極とは、これらの電極を構成する電極層のうち、活性層と接する領域をいう。さらに面積Ｓ3とは、静電容量１５の第１電極１７と第２電極１８が対向する領域の面積をいう。また面積Ｓ4とは各スイッチング素子１１，１３のソース電極およびドレイン電極と、ソース電極およびドレイン電極とに挟まれた活性層の総和の面積をいう。 The area S 1 is an area surrounded by a boundary line that divides each pixel into equal areas. The area S 2 refers to the total area of the source electrode and the drain electrode of the driver element 12 and the active layer sandwiched between the source electrode and the drain electrode. Note that the source electrode and the drain electrode refer to a region in contact with the active layer among the electrode layers constituting these electrodes. Further, the area S 3 is an area of a region where the first electrode 17 and the second electrode 18 of the capacitance 15 face each other. The area S 4 is the total area of the active layers sandwiched between the source and drain electrodes of the switching elements 11 and 13 and the source and drain electrodes.

さて、前述した実施形態１では、図１に示すように、画素回路１に３つの薄膜トランジスタ（第２スイッチング素子１１、ドライバ素子１２および第１スイッチング素子１３）を有する３ＴＦＴ構成のリセット工程で発光を防止する機能を適用した例について説明したが、１つの画素回路に２つの薄膜トランジスタを有する２ＴＦＴ構成にかかる機能を適用してもよい。以下では、この例を実施形態２として説明する。   In the first embodiment described above, as shown in FIG. 1, the pixel circuit 1 emits light in the reset process of the 3 TFT configuration having three thin film transistors (second switching element 11, driver element 12 and first switching element 13). Although an example in which the function to prevent is applied has been described, a function relating to a 2TFT configuration having two thin film transistors in one pixel circuit may be applied. Hereinafter, this example will be described as a second embodiment.

図６は、本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。図６に示す画像表示装置は、図１に示した画像表示装置と同様にして、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路２０と、複数の画素回路２０に対して、複数の信号線２１を介して後述する輝度信号を供給する信号線駆動回路２２と、画素回路２０に対して、複数の走査線２３を介して輝度信号を供給する画素回路２０を選択するための走査信号を供給する走査線駆動回路２４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。   FIG. 6 is a diagram illustrating an overall configuration of an image display apparatus according to the second embodiment of the present invention. The image display device shown in FIG. 6 has a function of preventing light emission in the reset process in order to improve the contrast, in the same manner as the image display device shown in FIG. 1, and has a plurality of pixel circuits 20 arranged in a matrix. A signal line driving circuit 22 for supplying a luminance signal to be described later to the plurality of pixel circuits 20 through the plurality of signal lines 21, and a luminance signal to the pixel circuit 20 through the plurality of scanning lines 23. And a scanning line driving circuit 24 that supplies a scanning signal for selecting the pixel circuit 20 that supplies the pixel circuit 20. This image display device has a 2 TFT configuration.

また、画像表示装置は、画素回路２０内に備わる発光素子２７（後述）のアノードに対して、リセット時にオン電位を供給する第１電源供給回路２５と、ドライバ素子２８のソース電極に、リセット工程でオン電位、その他の工程で０電位もしくは負電位を供給する第２電源供給回路２６とを備える。   In addition, the image display device resets the first power supply circuit 25 that supplies an on-potential at the time of reset to the anode of a light emitting element 27 (described later) provided in the pixel circuit 20 and the source electrode of the driver element 28. And a second power supply circuit 26 that supplies an ON potential and a zero potential or a negative potential in other steps.

画素回路２０は、アノード側が第１電源供給回路２５と電気的に接続された発光素子２７と、ソース電極が第２電源供給回路２６と電気的に接続されたドライバ素子２８と、ドライバ素子２８を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するスイッチング素子２９によって形成された閾値電位検出部３０とを備える。   The pixel circuit 20 includes a light emitting element 27 whose anode side is electrically connected to the first power supply circuit 25, a driver element 28 whose source electrode is electrically connected to the second power supply circuit 26, and the driver element 28. And a threshold potential detector 30 formed by a switching element 29 that controls the conduction state between the gate and drain of the thin film transistor to be formed.

発光素子２７は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。ドライバ素子２８は、発光素子２７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子２８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子２７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子２７に対して電流を流し続ける機能を有する。本実施形態２では、ドライバ素子２８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子２７を制御している。   The light emitting element 27 has a mechanism for emitting light by current injection, and is formed of, for example, an organic EL element. The driver element 28 has a function for controlling the current flowing through the light emitting element 27. Specifically, the driver element 28 has a function of controlling a current flowing through the light emitting element 27 in accordance with a potential difference equal to or higher than a driving threshold applied between the first terminal and the second terminal, and the potential difference is applied. During this time, it has a function of continuing a current to the light emitting element 27. In the second embodiment, the driver element 28 is formed of an n-type thin film transistor, and is a light emitting element according to a potential difference applied between a gate electrode corresponding to the first terminal and a source electrode corresponding to the second terminal. 27 is controlled.

静電容量３１は、信号線駆動回路２２と組合わさることによって輝度電位／基準電位供給部３２を形成する。この輝度電位／基準電位供給部３２は、輝度電位供給手段として、発光素子２７の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。   The capacitance 31 is combined with the signal line drive circuit 22 to form a luminance potential / reference potential supply unit 32. The luminance potential / reference potential supply unit 32 has a function of supplying a light emission luminance voltage corresponding to the luminance of the light emitting element 27 and a function of supplying a reference potential as luminance potential supply means.

図７は、動作時における本実施形態２にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図７において、走査線（ｎ−１）は、前段に位置する画素回路２０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図８−１は、図７に示す期間ｔ1〜ｔ6のうち期間ｔ1、すなわちリセット工程に対応した画素回路２０の状態を示した図である。 FIG. 7 is a time chart showing the manner of potential fluctuation of each component of the image display apparatus according to the second embodiment during operation. In FIG. 7, a scanning line (n−1) is a time chart of scanning lines and control lines corresponding to the pixel circuit 20 located in the previous stage for reference. Figure 8-1 duration t 1 of the period t 1 ~t 6 shown in FIG. 7, that is a diagram showing a state of the pixel circuit 20 corresponding to the reset procedure.

まず、過去の発光の際にドライバ素子２８のゲート電極に印加された電位をリセットする第１リセット工程が行われる。具体的には、図７の期間ｔ1および図８−１に示すように、第１電源供給回路２５および第２電源供給回路２６の電位がＶDDとされ、走査線２３（走査線駆動回路２４）の電位がオン電位とされる。 First, a first reset process is performed in which the potential applied to the gate electrode of the driver element 28 during past light emission is reset. Specifically, as shown in the period t 1 of FIG. 7 and FIG. 8A, the potentials of the first power supply circuit 25 and the second power supply circuit 26 are set to V DD, and the scanning line 23 (scanning line driving circuit) 24) is set to the ON potential.

すなわち、図８−１に示すように、スイッチング素子２９は、オン状態となっている。一方、ドライバ素子２８は、第２電源供給回路２６の電位がＶDDであるため、オフ状態となっている。従って、静電容量３１を形成する第１電極３３の電位は、第１電源供給回路２５から発光素子２７のアノードに供給される電位ＶDDから、発光素子２７内における電圧降下分ＶOLEDを差し引いた値となる。一般に第１電源供給回路２５から供給される電位ＶDDは十分高い値を有することから第１電極３３の電位（すなわち、ドライバ素子２８のゲート電極の電位）は、閾値電圧Ｖthよりも高い値である（ＶDD−ＶOLED）に保持されることとなる。 That is, as shown in FIG. 8A, the switching element 29 is in an on state. On the other hand, the driver element 28 is off because the potential of the second power supply circuit 26 is V DD . Accordingly, the potential of the first electrode 33 forming the capacitance 31 is subtracted by the voltage drop V OLED in the light emitting element 27 from the potential V DD supplied from the first power supply circuit 25 to the anode of the light emitting element 27. Value. In general, since the potential V DD supplied from the first power supply circuit 25 has a sufficiently high value, the potential of the first electrode 33 (that is, the potential of the gate electrode of the driver element 28) is higher than the threshold voltage V th. (V DD -V OLED ).

一方で、図７に示すように信号線２１の電位がＶDLとなっていることから、静電容量３１を形成する他方の電極である第２電極３４の電位は、ＶDLとなる。従って、図７の期間ｔ1および図８−１に示す工程において、第１電極３３に対しては電位（ＶDD−ＶOLED）が供給され、第２電極３４に対しては電位ＶDLが供給される。 On the other hand, since the potential of the signal line 21 is V DL as shown in FIG. 7, the potential of the second electrode 34 that is the other electrode forming the capacitance 31 is V DL . Therefore, in the period t 1 in FIG. 7 and the process shown in FIG. 8A, the potential (V DD −V OLED ) is supplied to the first electrode 33 and the potential V DL is applied to the second electrode 34. Supplied.

図８−１においては、スイッチング素子２９がオン状態（ドライバ素子２８がオフ状態）とされると、電位（ＶDD−ＶOLED）が上昇するとともに、発光素子２７のカソードの電位である電位Ｖａがわずかに低下した後、上昇する。 In FIG. 8A, when the switching element 29 is turned on (the driver element 28 is turned off), the potential (V DD −V OLED ) rises and the potential Va that is the cathode potential of the light emitting element 27. Rises after a slight decline.

ここで、発光素子２７は、図１６−１に示したように、閾値電圧Ｖth,i-v以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子２７は、図１６−２に示したように、閾値電圧Ｖth,L-v以上の電位差（アノード−カソード間電位差）が生じることにより、発光（輝度＞０）するという輝度−電圧特性を有している。 Here, as shown in FIG. 16A, the light emitting element 27 has a current-voltage characteristic in which a current flows when a potential difference (anode-cathode potential difference) equal to or higher than a threshold voltage V th, iv is generated. ing. Further, as shown in FIG. 16B, the light emitting element 27 emits light (brightness> 0) when a potential difference (anode-cathode potential difference) equal to or higher than the threshold voltage V th, Lv is generated. have.

また、閾値電圧Ｖth,i-vは、閾値電圧Ｖth,L-vよりも低い値とされている。従って、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,L-v以上である場合には、発光素子２７に電流が流れるとともに、発光するという状態とされる。なお、発光素子２７のアノード−カソード間の電位差が、閾値電圧Ｖth,i-v以上閾値電圧Ｖth,L-v未満である場合には、発光素子２７に電流が流れるが、発光しないという状態とされる。 Further, the threshold voltage V th, iv is a value lower than the threshold voltage V th, Lv . Accordingly, when the potential difference between the anode and the cathode of the light emitting element 27 is equal to or higher than the threshold voltage V th, Lv , a current flows through the light emitting element 27 and light is emitted. When the potential difference between the anode and the cathode of the light emitting element 27 is not less than the threshold voltage V th, iv and less than the threshold voltage V th, Lv , a current flows through the light emitting element 27 but no light is emitted. .

図８−１の場合、電位Ｖａがわずかに低下した場合における発光素子２７のアノード−カソード間の電位差（第１電源供給回路２５からの電位ＶDDと電位Ｖａとの差）が、前述した閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v（図１６−２）未満となるように、上記した（１）式のパラメータＣsおよびＣOLEDが設定されている。本実施形態２の場合、パラメータＣsは、静電容量３１の値である。パラメータＣOLEDは、発光素子２７の静電容量成分である。 In the case of FIG. 8A, the potential difference between the anode and the cathode of the light emitting element 27 (the difference between the potential V DD from the first power supply circuit 25 and the potential Va) when the potential Va slightly decreases is the threshold value described above. The parameters C s and C OLED in the above equation (1) are set so as to be equal to or higher than the voltage V th, iv (FIG. 16-1) and lower than the threshold voltage V th, Lv (FIG. 16-2). ing. In the case of the second embodiment, the parameter C s is the value of the capacitance 31. The parameter C OLED is a capacitance component of the light emitting element 27.

従って、図８−１においては、第１リセット工程で発光素子２７のアノード−カソード間の電位差が閾値電圧Ｖth,i-v（図１６−１）以上であって、閾値電圧Ｖth,L-v未満であるため、電流ｉd_OLEDが流れるが、発光しないため、コントラストが向上する。 Accordingly, in FIG. 8A, in the first reset process, the potential difference between the anode and the cathode of the light emitting element 27 is not less than the threshold voltage V th, iv (FIG. 16-1) and less than the threshold voltage V th, Lv . For this reason, the current i d_OLED flows, but since no light is emitted, the contrast is improved.

つぎに、図７の期間ｔ2および図８−２に示すように、準備工程で、第１電源供給回路２５の電位が−ＶE（＜Ｖth）であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位がＶDDであり、走査線２３の電位がオフ電位であると、ドライバ素子２８のゲート電極の電位は、ＶDD−ＶOLED（発光素子２７の電圧降下分）＋ＶDH−ＶDLとなり、ドライバ素子２８の閾値電圧Ｖthよりも高くなる。また、スイッチング素子２９は、オフ状態である。これにより、ドライバ素子２８がオン状態となり、電流ｉが流れる。 Next, as shown in a period t 2 and FIG. 8-2 of FIG. 7, in the preparation step, the potential of the first power supply circuit 25 is -V E (<V th), the potential of the signal line 21 is V When the potential of the second power supply circuit 26 is V DD and the potential of the scanning line 23 is an OFF potential, the potential of the gate electrode of the driver element 28 is V DD −V OLED (light emitting element 27 of (Voltage drop) + V DH −V DL , which is higher than the threshold voltage V th of the driver element 28. Further, the switching element 29 is in an off state. As a result, the driver element 28 is turned on, and the current i flows.

つぎに、図７の期間ｔ3および図８−３に示すように、閾値電圧検出工程で、第１電源供給回路２５の電位が０電位であり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、スイッチング素子２９およびドライバ素子２８を介して電流ｉが流れる。 Next, as shown in the period t 3 and FIG. 8-3 of FIG. 7, the threshold voltage detection step, the potential of the first power supply circuit 25 is zero potential, the potential of the signal line 21 is V DH, When the potential of the second power supply circuit 26 is zero and the potential of the scanning line 23 is on, the switching element 29 is turned on. Thereby, a current i flows through the switching element 29 and the driver element 28.

つぎに、図７の期間ｔ4および図８−４に示すように、データ書き込み工程で、第１電源供給回路２５の電位が０電位であり、信号線２１から輝度電位ＶDATAが供給され、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオン電位であると、スイッチング素子２９がオン状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。 Next, as shown in the period t 4 of FIG. 7 and FIG. 8-4, in the data writing process, the potential of the first power supply circuit 25 is 0 potential, and the luminance potential V DATA is supplied from the signal line 21. When the potential of the second power supply circuit 26 is zero and the potential of the scanning line 23 is on, the switching element 29 is turned on. Thereby, the potential of the gate electrode of the driver element 28 is set to α (V DATA −V DH ) + V th . Α is C s / (C s + C OLED ).

ここで、発光素子２７のカソード電極の電位は、スイッチング素子２９がオン状態とされているため、ドライバ素子２８のゲート電極の電位と同電位である。   Here, the potential of the cathode electrode of the light emitting element 27 is the same as the potential of the gate electrode of the driver element 28 because the switching element 29 is turned on.

つぎに、図７の期間ｔ5および図８−５に示すように、第２リセット工程で、第１電源供給回路２５の電位が−ＶEであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が−ＶEであり、走査線２３の電位がオフ電位であると、スイッチング素子２９がオフ状態とされる。これにより、ドライバ素子２８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ5によって、発光素子２７のカソードの電位は、−ＶEとなり、リセットされる。 Next, as shown in the period t 5 and FIG. 8-5 of FIG. 7, in the second reset step, the potential of the first power supply circuit 25 is -V E, the potential of the signal line 21 is located at V DH When the potential of the second power supply circuit 26 is −V E and the potential of the scanning line 23 is an off potential, the switching element 29 is turned off. As a result, the potential of the gate electrode of the driver element 28 is set to (1−α) (V DH −V DATA ) + V th . During this period t 5 , the cathode potential of the light emitting element 27 becomes −V E and is reset.

つぎに、図７の期間ｔ6および図８−６に示すように、発光工程で、第１電源供給回路２５の電位がＶDDであり、信号線２１の電位がＶDHであり、第２電源供給回路２６の電位が０電位であり、走査線２３の電位がオフ電位であると、発光素子２７に電流ｉd（＝（β／２）（（１−α）（ＶDH−Ｖdata））2）が流れ、発光素子２７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。 Next, as shown in the period t 6 of FIG. 7 and FIG. 8-6, in the light emitting process, the potential of the first power supply circuit 25 is V DD , the potential of the signal line 21 is V DH , When the potential of the power supply circuit 26 is 0 and the potential of the scanning line 23 is OFF, the current i d (= (β / 2) ((1-α) (V DH −V data )) 2 ) flows and the light emitting element 27 emits light. Here, the current i d does not depend on the threshold voltage V th .

以上説明したように、実施形態２によれば、第１端子と第２端子との間に印加される、所定の閾値電圧Ｖthよりも高い電位差に応じて発光素子２７を制御するドライバ素子２８と、第１端子と第２端子との間における閾値電圧Ｖthに対応した電位差を検出するスイッチング素子２９とを有し、発光素子２７を発光させる発光工程前に、発光工程よりも前の工程で行われる閾値電圧の検出時における閾値電圧Ｖthよりも低い電位として−ＶE（図７および図８−５参照）をドライバ素子２８および発光素子２７へ供給し、発光工程（図８−６参照）で、閾値電圧Ｖthに依存しない電流ｉdを流すための電位を供給することとしたので、ドライバ素子２８およびスイッチング素子２９という２ＴＦＴ構成により、精細度を高めることができる。 As described above, according to the second embodiment, the driver element 28 that controls the light emitting element 27 according to a potential difference higher than the predetermined threshold voltage V th applied between the first terminal and the second terminal. And a switching element 29 that detects a potential difference corresponding to the threshold voltage V th between the first terminal and the second terminal, and before the light emitting process for causing the light emitting element 27 to emit light, a process preceding the light emitting process. -V E (see FIGS. 7 and 8-5) is supplied to the driver element 28 and the light emitting element 27 as a potential lower than the threshold voltage V th at the time of detecting the threshold voltage performed in step S5. by reference), so it was decided to supply a voltage for flowing a current i d which does not depend on the threshold voltage V th, the 2TFT configuration of the driver device 28 and the switching element 29, it is possible to increase the resolution.

図９は実施形態２の画像表示装置の拡大平面図である。図中には、発光素子２７の下部電極（非表示）から下の層のレイアウトを示している。１つの画素内に２つのＴＦＴ（ドライバ素子２８、スイッチング素子２９）と、静電容量３１とが示されている。各素子を構成する層は、下層から順に、下部電極層（図中、ドットパターンで塗られた領域）と、絶縁層（図中、黒で塗りつぶされた部分以外の領域）、活性層（図中、斜線で塗られた領域）と、上部電極層（図中、実線で囲まれ且つ塗りつぶしのない領域）とから構成されている。なお、図中の端子ＬＴには、発光素子２７の一端が接続される。   FIG. 9 is an enlarged plan view of the image display apparatus according to the second embodiment. In the drawing, a layout of layers below the lower electrode (not shown) of the light emitting element 27 is shown. Two TFTs (driver element 28 and switching element 29) and a capacitance 31 are shown in one pixel. The layers constituting each element are, in order from the lower layer, a lower electrode layer (a region painted with a dot pattern in the figure), an insulating layer (a region other than the part painted with black in the diagram), an active layer (a figure). The region is painted with diagonal lines) and the upper electrode layer (the region surrounded by solid lines and not filled in the figure). Note that one end of the light emitting element 27 is connected to the terminal LT in the drawing.

下部電極層は、基板上に形成され、ドライバ素子２７のゲート電極と、スイッチング素子２９のゲート電極（走査線２３）と、第２電源供給回路２６に接続される電源線ＧＬと、静電容量３１の第１電極３３とを含んでいる。絶縁層は、下部電極層の上に形成され、２つの開口を除いた全面に形成されている。この絶縁膜は、２つのＴＦＴにとってはゲート絶縁膜として機能し、静電容量３１にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、２つのＴＦＴの活性層を含んでいる。上部電極層は、活性層の上に形成され、２つのＴＦＴのソース／ドレイン電極と、静電容量３１の第２電極３４と、信号線２１とを含んでいる。   The lower electrode layer is formed on the substrate, and includes a gate electrode of the driver element 27, a gate electrode (scanning line 23) of the switching element 29, a power supply line GL connected to the second power supply circuit 26, and a capacitance. 31 first electrodes 33. The insulating layer is formed on the lower electrode layer and formed on the entire surface excluding the two openings. This insulating film functions as a gate insulating film for the two TFTs, and functions as a dielectric layer for the capacitance 31. The active layer is formed on the insulating layer and includes two TFT active layers. The upper electrode layer is formed on the active layer and includes the source / drain electrodes of the two TFTs, the second electrode 34 of the capacitance 31, and the signal line 21.

また絶縁層は、第２電源供給回路２６に接続される電源線とドライバ素子１２のソース電極とを接続する開口と、静電容量３１の第１電極３３およびドライバ素子２８のゲート電極とスイッチング素子２９のドレイン電極とを接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。なお、各層の構成材料は、実施形態１と同様である。   The insulating layer includes an opening connecting the power supply line connected to the second power supply circuit 26 and the source electrode of the driver element 12, the first electrode 33 of the capacitance 31, the gate electrode of the driver element 28, and the switching element. There are openings connecting the 29 drain electrodes, and these openings are electrically connected to the upper and lower layers. In addition, the constituent material of each layer is the same as that of Embodiment 1.

同図を見てわかるように、本実施形態２においては、閾値電圧Ｖthの補償を２ＴＦＴによって実現できるため、本実施形態１の場合よりもドライバ素子２８や静電容量３１の面積を大きくすることができる。なお、本実施形態２においては１画素あたりの大きさ５１μｍ×１５３μｍにおいて、Ｓ2／Ｓ1を０．１５、Ｓ3／Ｓ1を０．１４程度確保している。 As can be seen from the drawing, in the second embodiment, the threshold voltage V th can be compensated by 2 TFTs, so that the area of the driver element 28 and the capacitance 31 is made larger than in the first embodiment. be able to. In the second embodiment, when the size per pixel is 51 μm × 153 μm, S 2 / S 1 is about 0.15 and S 3 / S 1 is about 0.14.

図１０は、本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。図１０に示す画像表示装置は、行列状に複数配置された複数の画素回路５０と、複数の画素回路５０に対して、複数の信号線５１を介して後述する輝度信号を供給する信号線駆動回路５２と、輝度信号を供給する画素回路５０を選択するための走査信号を複数の走査線５３を介して画素回路５０に供給する走査線駆動回路５４とを備える。この画像表示装置は、２ＴＦＴ構成とされている。   FIG. 10 is a diagram showing an overall configuration of an image display apparatus according to Embodiment 3 of the present invention. The image display device shown in FIG. 10 has a plurality of pixel circuits 50 arranged in a matrix and a signal line drive that supplies a luminance signal to be described later to the plurality of pixel circuits 50 via a plurality of signal lines 51. A circuit 52 and a scanning line driving circuit 54 that supplies a scanning signal for selecting a pixel circuit 50 that supplies a luminance signal to the pixel circuit 50 via a plurality of scanning lines 53 are provided. This image display device has a 2 TFT configuration.

また、画像表示装置は、画素回路５０内に備わるドライバ素子５８（後述）のドレインに対して電位を供給する第１電源供給回路５５と、発光素子５７のカソードに電位を供給する第２電源供給回路５６とを備える。   Further, the image display device includes a first power supply circuit 55 that supplies a potential to the drain of a driver element 58 (described later) provided in the pixel circuit 50, and a second power supply that supplies a potential to the cathode of the light emitting element 57. Circuit 56.

画素回路５０は、カソード側が第２電源供給回路５６と電気的に接続された発光素子５７と、ドレイン電極が第１電源供給回路５５と電気的に接続されたドライバ素子５８と、ドライバ素子５８を形成する薄膜トランジスタのゲート・ソース間の導通状態を制御するスイッチング素子５９によって形成された閾値電位検出部６０とを備える。   The pixel circuit 50 includes a light emitting element 57 whose cathode side is electrically connected to the second power supply circuit 56, a driver element 58 whose drain electrode is electrically connected to the first power supply circuit 55, and the driver element 58. And a threshold potential detector 60 formed by a switching element 59 that controls the conduction state between the gate and the source of the thin film transistor to be formed.

発光素子５７は、電流注入によって発光する機構を有し、前述した有機ＥＬ素子によって形成される。ドライバ素子５８は、発光素子５７に流れる電流を制御するための機能を有する。具体的には、ドライバ素子５８は、第１端子と第２端子との間に印加される駆動閾値以上の電位差に応じて発光素子５７に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子５７に対して電流を流し続ける機能を有する。本実施形態３では、ドライバ素子５８は、ｎ型の薄膜トランジスタによって形成され、第１端子に相当するゲート電極と、第２端子に相当するソース電極との間に印加される電位差に応じて発光素子５７を制御している。   The light emitting element 57 has a mechanism for emitting light by current injection, and is formed by the organic EL element described above. The driver element 58 has a function for controlling the current flowing through the light emitting element 57. Specifically, the driver element 58 has a function of controlling a current flowing through the light emitting element 57 in accordance with a potential difference equal to or higher than a driving threshold applied between the first terminal and the second terminal, and the potential difference is applied. During this time, it has a function of continuing a current to the light emitting element 57. In the third embodiment, the driver element 58 is formed of an n-type thin film transistor, and is a light emitting element according to a potential difference applied between a gate electrode corresponding to the first terminal and a source electrode corresponding to the second terminal. 57 is controlled.

静電容量６１は、信号線駆動回路５２と組合わさることによって輝度電位／基準電位供給部６４を形成する。この輝度電位／基準電位供給部６４は、輝度電位供給手段として、ドライバ素子５８の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。   The electrostatic capacitance 61 forms a luminance potential / reference potential supply section 64 in combination with the signal line driving circuit 52. The luminance potential / reference potential supply unit 64 has a function of supplying a light emission luminance voltage corresponding to the luminance of the driver element 58 and a function of supplying a reference potential as luminance potential supply means.

図１１は、動作時における本実施形態３にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図１１において、走査線（ｎ−１）は、前段に位置する画素回路５０に対応した走査線および制御線のタイムチャートを参考のために示したものである。図１２−１は、図１１に示す期間ｔ1〜ｔ4のうち期間ｔ1、すなわち、閾値電圧検出工程に対応している。 FIG. 11 is a time chart illustrating a potential variation mode of each component of the image display apparatus according to the third embodiment during operation. In FIG. 11, a scanning line (n−1) is a time chart of scanning lines and control lines corresponding to the pixel circuit 50 located in the preceding stage for reference. Figure 12-1 period t 1 of the period t 1 ~t 4 shown in FIG. 11, i.e., it corresponds to the threshold voltage detecting process.

すなわち、図１１の期間ｔ1および図１２−１に示すように、閾値電圧検出工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位が電位ＶDHであり、第２電源供給回路５６の電位が電位ＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、スイッチング素子５９およびドライバ素子５８を介して電流ｉが流れる。 That is, as shown in the period t 1 of FIG. 11 and FIG. 12A, in the threshold voltage detection step, the potential of the first power supply circuit 55 is 0 potential, the potential of the signal line 51 is the potential V DH , When the potential of the second power supply circuit 56 is the potential V E2 and the potential of the scanning line 53 is the on potential, the switching element 59 is turned on. As a result, a current i flows through the switching element 59 and the driver element 58.

つぎに、図１１の期間ｔ2および図１２−２に示すように、データ書き込み工程で、第１電源供給回路５５の電位が０電位であり、信号線５１から輝度電位ＶDATAが供給され、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオン電位であると、スイッチング素子５９がオン状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、α（ＶDATA−ＶDH）＋Ｖthとされる。なお、αは、Ｃs／（Ｃs＋ＣOLED）である。 Next, as shown in a period t 2 and Figure 12-2 of FIG. 11, in the data writing step, the potential of the first power supply circuit 55 is zero potential, brightness potential V DATA from the signal line 51 is supplied, When the potential of the second power supply circuit 56 is V E2 and the potential of the scanning line 53 is an on potential, the switching element 59 is turned on. As a result, the potential of the gate electrode of the driver element 58 is set to α (V DATA −V DH ) + V th . Α is C s / (C s + C OLED ).

つぎに、図１１の期間ｔ3および図１２−３に示すように、リセット工程で、第１電源供給回路５５の電位が−ＶE1（＜−Ｖth）であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位がＶE2であり、走査線５３の電位がオフ電位であると、スイッチング素子５９がオフ状態とされる。これにより、ドライバ素子５８のゲート電極の電位は、（１−α）（ＶDH−ＶDATA）＋Ｖthとされる。この期間ｔ3によって、発光素子５７のアノードの電位は、−ＶE1となり、リセットされる。 Next, as shown in the period t 3 and Figure 12-3 in FIG. 11, in the reset step, the potential of the first power supply circuit 55 is -V E1 (<-V th), the potential of the signal line 51 When VDH , the potential of the second power supply circuit 56 is VE2 , and the potential of the scanning line 53 is an off potential, the switching element 59 is turned off. As a result, the potential of the gate electrode of the driver element 58 is (1−α) (V DH −V DATA ) + V th . During this period t 3 , the potential of the anode of the light emitting element 57 becomes −V E1 and is reset.

つぎに、図１１の期間ｔ4および図１２−４に示すように、発光工程で、第１電源供給回路５５の電位が０電位であり、信号線５１の電位がＶDHであり、第２電源供給回路５６の電位が−ＶEEであり、走査線５３の電位がオフ電位であると、発光素子５７に電流ｉd（＝（β／２）（（１−α）（ＶDH−ＶDATA）−（ＶEE＋ＶOLED））2）が流れ、発光素子５７が発光する。ここで、電流ｉdは、閾値電圧Ｖthに依存しない。 Next, as shown in the period t 4 and Figure 12-4 of FIG. 11, the light emitting step, the potential of the first power supply circuit 55 is zero potential, the potential of the signal line 51 is V DH, second When the potential of the power supply circuit 56 is −V EE and the potential of the scanning line 53 is an off potential, a current i d (= (β / 2) ((1-α) (V DH −V) DATA ) − (V EE + V OLED )) 2 ) flows, and the light emitting element 57 emits light. Here, the current i d does not depend on the threshold voltage V th .

なお、図１３−１や図１４−１に示した構成の画像表示装置についても、リセット工程で発光を防止する機能を適用してもよい。図１３−１に示した画像表示装置（実施形態４）は、スイッチング素子Ｔ１、スイッチング素子Ｔ２、スイッチング素子Ｔ３、ドライバ素子Ｔ４、静電容量Ｃ１、静電容量Ｃ２および発光素子ＯＬＥＤが図示のように接続されてなり、図１３−２に示したタイミングチャートに従って動作する。   Note that the function of preventing light emission in the reset process may also be applied to the image display device having the configuration shown in FIG. 13A or FIG. In the image display apparatus (Embodiment 4) shown in FIG. 13A, the switching element T1, the switching element T2, the switching element T3, the driver element T4, the capacitance C1, the capacitance C2, and the light emitting element OLED are illustrated. It operates according to the timing chart shown in FIG.

スイッチング素子Ｔ１〜Ｔ３およびドライバ素子Ｔ４は、ｐ型の薄膜トランジスタである。リセット工程では、Power（オフ電位）がドライバ素子Ｔ４に供給される。この場合、発光素子ＯＬＥＤのカソードが接地されており、オフ電位とされていることから、ドライバ素子Ｔ４がオフ状態となり、スイッチング素子Ｔ２がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤは、電流が流れるが発光しない。   The switching elements T1 to T3 and the driver element T4 are p-type thin film transistors. In the reset process, Power (off potential) is supplied to the driver element T4. In this case, since the cathode of the light emitting element OLED is grounded and has an off potential, the driver element T4 is turned off and the switching element T2 is turned on. In this case, as in the first embodiment, the light emitting element OLED does not emit light although current flows.

また、図１４−１に示した画像表示装置（実施形態５）は、スイッチング素子Ｔ１'、スイッチング素子Ｔ２'、スイッチング素子Ｔ３'、ドライバ素子Ｔ４'、静電容量Ｃ１'、静電容量Ｃ２'および発光素子ＯＬＥＤ'が図示のように接続されてなり、図１４−２に示したタイミングチャートに従って動作する。   Further, the image display apparatus (Embodiment 5) shown in FIG. 14A includes a switching element T1 ′, a switching element T2 ′, a switching element T3 ′, a driver element T4 ′, a capacitance C1 ′, and a capacitance C2 ′. And the light emitting element OLED ′ are connected as shown, and operate according to the timing chart shown in FIG.

スイッチング素子Ｔ１'〜Ｔ３'およびドライバ素子Ｔ４'は、ｎ型の薄膜トランジスタである。リセット工程では、Power（オン電位）がドライバ素子Ｔ４'に供給される。この場合、発光素子ＯＬＥＤのカソードにオン電位ＶDDが供給されていることから、ドライバ素子Ｔ４'がオフ状態となり、スイッチング素子Ｔ２'がオン状態とされる。この場合、実施形態１と同様にして、発光素子ＯＬＥＤ'は、電流が流れるが発光しない。 The switching elements T1 ′ to T3 ′ and the driver element T4 ′ are n-type thin film transistors. In the reset process, Power (on potential) is supplied to the driver element T4 ′. In this case, since the on potential V DD is supplied to the cathode of the light emitting element OLED, the driver element T4 ′ is turned off and the switching element T2 ′ is turned on. In this case, as in the first embodiment, the light emitting element OLED ′ does not emit light although current flows.

以上説明したように、実施形態４および５によれば、実施形態１と同様の効果を奏する。なお、上述の実施形態１〜５においては、上述の式（１）を満足している場合について説明したが、上述の実施形態１〜５において式（１）を満足していない場合であっても、リセット工程においてドライバ素子がオフ状態であるため、発光素子を通過する電流量が従来と比較して小さくなり、発光素子の発光量を小さくすることができ、コントラストを従来よりも高めることが可能である。   As described above, according to the fourth and fifth embodiments, the same effects as those of the first embodiment can be obtained. In the first to fifth embodiments described above, the case where the above formula (1) is satisfied has been described. However, in the above first to fifth embodiments, the formula (1) is not satisfied. However, since the driver element is in the off state in the reset process, the amount of current passing through the light emitting element is smaller than in the conventional case, the light emitting amount of the light emitting element can be reduced, and the contrast is increased as compared with the conventional case. Is possible.

さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、以上のように表わしかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付のクレームおよびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。   Further effects and modifications can be easily derived by those skilled in the art. Accordingly, the broader aspects of the present invention are not limited to the specific details and representative embodiments shown and described above. Accordingly, various modifications can be made without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents.

例えば、本実施形態１〜２においては、リセット工程において、駆動トランジスタのゲート電極に駆動閾値Ｖthよりも高い電位Ｖrを供給するようにしたが、この電位Ｖrは必ずしも駆動閾値Ｖthよりも高い必要はなく、駆動閾値Ｖthより高い方が好ましい。電位Ｖrが駆動閾値Ｖthより低い場合には、閾値電圧検出工程の初期の駆動トランジスタのソース電位や信号線電位等を調整することで、閾値電圧検出工程の初期の駆動トランジスタのゲート・ソース間電位差を、駆動閾値Ｖthより大きくする。 For example, in the first and second embodiments, in the reset process, the potential V r higher than the drive threshold V th is supplied to the gate electrode of the drive transistor, but the potential V r is not necessarily higher than the drive threshold V th . Need not be higher, and is preferably higher than the drive threshold V th . When the potential V r is lower than the drive threshold V th , the gate potential of the drive transistor at the initial stage of the threshold voltage detection process is adjusted by adjusting the source potential, the signal line potential, etc. of the drive transistor at the initial stage of the threshold voltage detection process. The inter-potential difference is made larger than the drive threshold V th .

以上のように、本発明にかかる画像表示装置は、有機ＥＬ素子を用いた表示装置として有用であり、特に、高精細表示が要求される画像表示に適している。   As described above, the image display device according to the present invention is useful as a display device using an organic EL element, and is particularly suitable for image display that requires high-definition display.

本発明の実施形態１にかかる画像表示装置の全体構成を示す図である。1 is a diagram illustrating an overall configuration of an image display device according to a first embodiment of the present invention. 実施形態１にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。FIG. 3 is a time chart illustrating a potential variation mode of each component for explaining the operation of the image display apparatus according to the first embodiment. FIG. 実施形態１にかかる画像表示装置のリセット工程を示す図である。It is a figure which shows the reset process of the image display apparatus concerning Embodiment 1. FIG. 実施形態１にかかる画像表示装置の閾値電圧検出工程を示す図である。FIG. 3 is a diagram illustrating a threshold voltage detection process of the image display device according to the first embodiment. 実施形態１にかかる画像表示装置のデータ書き込み工程を示す図である。FIG. 3 is a diagram illustrating a data writing process of the image display apparatus according to the first embodiment. 実施形態１にかかる画像表示装置の発光工程を示す図である。FIG. 3 is a diagram illustrating a light emission process of the image display device according to the first embodiment. 図３−１に示した第１スイッチング素子１３がオン状態とされてからの過渡応答特性を示す図である。It is a figure which shows the transient response characteristic after the 1st switching element 13 shown to FIGS. 3-1 is turned on. 図１の画像表示装置の拡大平面図である。FIG. 2 is an enlarged plan view of the image display device in FIG. 1. 本発明の実施形態２にかかる画像表示装置の全体構成を示す図である。It is a figure which shows the whole structure of the image display apparatus concerning Embodiment 2 of this invention. 実施形態２にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。FIG. 10 is a time chart illustrating a manner of potential variation of each component in order to explain the operation of the image display apparatus according to the second embodiment. 実施形態２にかかる画像表示装置の第１リセット工程を示す図である。FIG. 10 is a diagram illustrating a first reset process of the image display device according to the second embodiment. 実施形態２にかかる画像表示装置の準備工程を示す図である。It is a figure which shows the preparation process of the image display apparatus concerning Embodiment 2. FIG. 実施形態２にかかる画像表示装置の閾値電圧検出工程を示す図である。FIG. 10 is a diagram illustrating a threshold voltage detection process of the image display device according to the second embodiment. 実施形態２にかかる画像表示装置のデータ書き込み工程を示す図である。FIG. 10 is a diagram illustrating a data writing process of the image display device according to the second embodiment. 実施形態２にかかる画像表示装置の第２リセット工程を示す図である。It is a figure which shows the 2nd reset process of the image display apparatus concerning Embodiment 2. FIG. 実施形態２にかかる画像表示装置の発光工程を示す図である。FIG. 10 is a diagram illustrating a light emission process of the image display device according to the second embodiment. 図６の画像表示装置の拡大平面図である。FIG. 7 is an enlarged plan view of the image display device in FIG. 6. 本発明の実施形態３にかかる画像表示装置の全体構成を示す図である。It is a figure which shows the whole structure of the image display apparatus concerning Embodiment 3 of this invention. 実施形態３にかかる画像表示装置の動作を説明するために、各構成要素の電位変動の態様を示すタイムチャートである。FIG. 10 is a time chart illustrating a potential variation mode of each component in order to explain an operation of the image display apparatus according to the third embodiment. 実施形態３にかかる画像表示装置の閾値電圧検出工程を示す図である。It is a figure which shows the threshold voltage detection process of the image display apparatus concerning Embodiment 3. 実施形態３にかかる画像表示装置のデータ書き込み工程を示す図である。It is a figure which shows the data writing process of the image display apparatus concerning Embodiment 3. FIG. 実施形態３にかかる画像表示装置のリセット工程を示す図である。It is a figure which shows the reset process of the image display apparatus concerning Embodiment 3. 実施形態３にかかる画像表示装置の発光工程を示す図である。It is a figure which shows the light emission process of the image display apparatus concerning Embodiment 3. FIG. 実施形態４にかかる画像表示装置の要部の構成を示す図である。It is a figure which shows the structure of the principal part of the image display apparatus concerning Embodiment 4. 実施形態４にかかる画像表示装置の動作を説明するタイムチャートである。10 is a time chart for explaining the operation of the image display apparatus according to the fourth embodiment. 実施形態５にかかる画像表示装置の要部の構成を示す図である。FIG. 10 is a diagram illustrating a configuration of a main part of an image display device according to a fifth embodiment. 実施形態５にかかる画像表示装置の動作を説明するタイムチャートである。10 is a time chart for explaining the operation of the image display apparatus according to the fifth embodiment. 従来の画像表示装置の要部（１画素分）の構成を示す図である。It is a figure which shows the structure of the principal part (for 1 pixel) of the conventional image display apparatus. 従来の画像表示装置の動作を説明するタイムチャートである。It is a time chart explaining operation | movement of the conventional image display apparatus. 発光素子（有機ＥＬ素子）における電流−電圧特性を示す図である。It is a figure which shows the current-voltage characteristic in a light emitting element (organic EL element). 発光素子（有機ＥＬ素子）における輝度−電圧特性を示す図である。It is a figure which shows the luminance-voltage characteristic in a light emitting element (organic EL element). 図１５−１に示したスイッチング素子１０９およびドライバ素子１０８がオン状態とされてからの過渡応答特性を示す図である。It is a figure which shows the transient response characteristic after the switching element 109 and the driver element 108 which were shown to FIGS. 15-1 are turned on. 従来の２ＴＦＴ構成の画像表示装置の要部（１画素分）の構成を示す図である。It is a figure which shows the structure of the principal part (for 1 pixel) of the image display apparatus of the conventional 2TFT structure. 従来の２ＴＦＴ構成の画像表示装置の動作を説明するタイムチャートである。It is a time chart explaining operation | movement of the image display apparatus of the conventional 2TFT structure. 図１８−１に示した画像表示装置の準備工程を示す図である。It is a figure which shows the preparation process of the image display apparatus shown to FIGS. 図１８−１に示した画像表示装置の閾値電圧検出工程を示す図である。It is a figure which shows the threshold voltage detection process of the image display apparatus shown to FIGS. 18-1. 図１８−１に示した画像表示装置のデータ書き込み工程を示す図である。It is a figure which shows the data writing process of the image display apparatus shown to FIGS. 18-1. 図１８−１に示した画像表示装置の発光工程を示す図である。It is a figure which shows the light emission process of the image display apparatus shown to FIGS. 18-1.

符号の説明Explanation of symbols

１，２０，５０ 画素回路
６ 定電位供給回路
８ 電源供給回路
１０，２７，５７ 発光素子
１１ 第２スイッチング素子
１２，２８，５８ ドライバ素子
１３ 第１スイッチング素子
２５，５５ 第１電源供給回路
２６，５６ 第２電源供給回路
２９，５９ スイッチング素子 1, 20, 50 Pixel circuit 6 Constant potential supply circuit 8 Power supply circuit 10, 27, 57 Light emitting element 11 Second switching element 12, 28, 58 Driver element 13 First switching element 25, 55 First power supply circuit 26, 56 2nd power supply circuit 29,59 Switching element

Claims (9)

有機ＥＬ素子と、該有機ＥＬ素子に電気的に接続される駆動トランジスタと、該駆動トランジスタに電気的に接続される容量素子と、を有する画素を複数備え、各画素を等しい面積で区分する境界線によって囲まれる１画素の面積Ｓ1に対する１画素あたりに占める駆動トランジスタのソース電極およびドレイン電極と、前記ソース電極およびドレイン電極によって挟まれた活性層との総和の面積Ｓ2の割合（Ｓ2／Ｓ1）が０．０５以上であることを特徴とする画像表示装置。   Boundary that includes a plurality of pixels each having an organic EL element, a drive transistor electrically connected to the organic EL element, and a capacitor element electrically connected to the drive transistor, and each pixel is divided by an equal area The ratio of the total area S2 of the source electrode and drain electrode of the driving transistor occupying per pixel to the area S1 of one pixel surrounded by the line and the active layer sandwiched between the source electrode and drain electrode (S2 / S1) An image display device characterized by having a value of 0.05 or more. 前記割合（Ｓ2／Ｓ1）が０．２５以下であることを特徴とする請求項１に記載の画像表示装置。   2. The image display device according to claim 1, wherein the ratio (S2 / S1) is 0.25 or less. 前記複数の画素は前記駆動トランジスタ以外の他のトランジスタを更に備え、該他のトランジスタの１個あたりのソース電極およびドレイン電極と、前記他のトランジスタの前記ソース電極およびドレイン電極とに挟まれた活性層との総和の面積Ｓ4に対する前記駆動トランジスタの面積Ｓ2の割合（Ｓ2／Ｓ4）が２〜１０であることを特徴とする請求項１または請求項２に記載の画像表示装置。   The plurality of pixels further include a transistor other than the driving transistor, and an active region sandwiched between a source electrode and a drain electrode of the other transistor and the source electrode and the drain electrode of the other transistor. 3. The image display device according to claim 1, wherein the ratio (S 2 / S 4) of the area S 2 of the driving transistor to the area S 4 of the total with the layer is 2 to 10. １画素の面積Ｓ1に対する１画素あたりに占める前記容量素子の一対の電極が対向する領域の面積Ｓ3の割合（Ｓ3／Ｓ1）が０．０５以上であることを特徴とする請求項１乃至請求項３のいずれかに記載の画像表示装置。   The ratio (S3 / S1) of the area S3 of the region where the pair of electrodes of the capacitive element occupies per pixel to the area S1 of one pixel is 0.05 or more. 4. The image display device according to any one of 3. 前記割合（Ｓ3／Ｓ1）が０．２５以下であることを特徴とする請求項４に記載の画像表示装置。   5. The image display device according to claim 4, wherein the ratio (S3 / S1) is 0.25 or less. 前記駆動トランジスタと前記容量素子とは略同一平面上に配置されていることを特徴とする請求項４または請求項５に記載の画像表示装置。 The image display apparatus according to claim 4 or claim 5, characterized in that it is arranged on substantially the same plane as the capacitive element and the drive transistor. 前記駆動トランジスタはアモルファスシリコントランジスタであることを特徴とする請求項１乃至請求項６のいずれかに記載の画像表示装置。 The image display apparatus according to any one of claims 1 to 6, wherein the driving transistor is an amorphous silicon transistor. 前記１画素の面積は、７０００μｍ2〜５００００μｍ2であることを特徴とする請求項１乃至請求項７のいずれかに記載の画像表示装置。 Area of the one pixel, the image display apparatus according to any one of claims 1 to 7, characterized in that a 7000μm 2 ~50000μm 2. 前記複数の画素のそれぞれは、トランジスタの数が３個であることを特徴とする請求項１乃至請求項８のいずれかに記載の画像表示装置。 Wherein each of the plurality of pixels, the image display apparatus according to any one of claims 1 to 8, characterized in that the number of transistors is three.
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JP2002196704A (en) * 2000-12-27 2002-07-12 Sharp Corp Organic el panel and method for manufacturing the same
JP4046267B2 (en) * 2002-03-26 2008-02-13 株式会社半導体エネルギー研究所 Display device
JP4378767B2 (en) * 2002-09-26 2009-12-09 セイコーエプソン株式会社 LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE
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