JP4815278B2 - Driving method of image display device - Google Patents
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Description
本発明は、画像表示装置の駆動方法に関するものであり、特に、コントラストを向上させることができる画像表示装置の駆動方法に関する。 The present invention relates to a method for driving an image display device, and more particularly to a method for driving an image display device capable of improving contrast.
従来より、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する有機EL(Electronic Luminescent)素子を用いた画像表示装置が提案されている。 Conventionally, there has been proposed an image display apparatus using an organic EL (Electronic Luminescent) element having a function of generating light by recombination of holes and electrons injected into a light emitting layer.
かかる画像表示装置は、例えば、行列状に配置された複数の画素回路と、複数の画素回路に対して、複数の信号線を介して後述する輝度信号を供給する信号線駆動回路と、画素回路に対して、複数の走査線を介して輝度信号を供給する画素回路を選択するための走査信号を供給する走査線駆動回路とを備える。 Such an image display device includes, for example, a plurality of pixel circuits arranged in a matrix, a signal line driving circuit that supplies a luminance signal described later to the plurality of pixel circuits via a plurality of signal lines, and a pixel circuit On the other hand, a scanning line driving circuit that supplies a scanning signal for selecting a pixel circuit that supplies a luminance signal via a plurality of scanning lines is provided.
また、上記画素回路(1画素分)は、電流注入によって発光する機能を有し、上述した有機EL素子である発光素子と、発光素子に流れる電流を制御するためドライバ素子と、2つまたは3つのスイッチング素子とを備えている。これらのドライバ素子およびスイッチング素子は、薄膜トランジスタ(TFT)である。従って、従来の画像表示装置は、1つの画素回路あたり、3つ(1つのドライバ素子+2つのスイッチング素子)または4つ(1つのドライバ素子+3つのスイッチング素子)の薄膜トランジスタを有する3TFT構成または4TFT構成とされている。 The pixel circuit (for one pixel) has a function of emitting light by current injection. The light emitting element which is the above-described organic EL element, a driver element for controlling the current flowing through the light emitting element, and two or three. Switching elements. These driver elements and switching elements are thin film transistors (TFTs). Therefore, the conventional image display device has a 3 TFT configuration or a 4 TFT configuration having three (one driver element + two switching elements) or four (one driver element + three switching elements) thin film transistors per pixel circuit. Has been.
図15−1は、非特許文献1において提案されている画像表示装置の要部(1画素分)の構成を示す図である。同図に示す画像表示装置において、信号線供給回路102は、信号線101を介して輝度信号を供給する機能を備える。走査線駆動回路104は、走査線103を介して輝度電位を供給する画素回路を選択するための走査信号を供給する機能を備える。電源供給回路105は、静電容量112の一方の電極およびスイッチング素子108の電極へハイレベル電位を供給する機能を備える。リセット制御回路114は、リセット線115を介してスイッチング素子109へリセット電位を供給する。駆動制御回路116は、駆動制御線117を介して、スイッチング素子118へ制御信号を供給する。
15A is a diagram illustrating a configuration of a main part (for one pixel) of the image display device proposed in Non-Patent
また、画像表示装置においては、発光素子107、スイッチング素子108、スイッチング素子109、静電容量112、スイッチング素子118、静電容量119およびスイッチング素子122が1画素分の画素回路を構成している。発光素子107は、電流注入によって発光する機構を有し、上述した有機EL素子によって形成される。スイッチング素子108は、発光素子107に流れる電流を制御するための機能を有する。
In the image display device, the light-
ここで、発光素子107は、図16−1に示すように、閾値電圧Vth,i-v以上の電位差(アノード−カソード間電位差)が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子107は、図16−2に示すように、閾値電圧Vth,L-v以上の電位差(アノード−カソード間電位差)が生じることにより、発光(輝度>0)するという輝度−電圧特性を有している。
Here, as shown in FIG. 16A, the
また、閾値電圧Vth,i-vは、閾値電圧Vth,L-vよりも低い値とされている。従って、発光素子107のアノード−カソード間の電位差が、閾値電圧Vth,L-v以上である場合には、発光素子107に電流が流れるとともに、発光するという状態とされる。なお、発光素子107のアノード−カソード間の電位差が、閾値電圧Vth,i-v以上閾値電圧Vth,L-v未満である場合には、発光素子107に電流が流れるが、発光しないという状態とされる。
Further, the threshold voltage V th, iv is a value lower than the threshold voltage V th, Lv . Therefore, when the potential difference between the anode and the cathode of the
具体的には、ドライバ素子108は、第1端子と第2端子との間に印加される駆動閾値以上の電位差に応じて発光素子107に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子107に対して電流を流し続ける機能を有する。ドライバ素子108は、p型の薄膜トランジスタによって形成され、第1端子に相当するゲート電極と、第2端子に相当するソース電極との間に印加される電位差に応じて発光素子107の発光輝度を制御している。
Specifically, the
上記構成において、リセット工程、閾値電圧検出工程、データ書き込み工程、発光工程という4つの工程が繰り返し実行される。以下では、最初のリセット工程について説明する。 In the above configuration, the four steps of the reset step, the threshold voltage detection step, the data writing step, and the light emission step are repeatedly executed. Hereinafter, the first reset process will be described.
最初の工程として、過去の発光の際にドライバ素子108のゲート電極に印加された電位をリセットするリセット工程が行われる。このリセット工程においては、図15−2に示すように、信号線101がハイレベル電位とされ、リセット線115がローレベル電位とされ、駆動制御線117がローレベル電位とされ、走査線103がローレベル電位とされる。
As the first process, a reset process is performed to reset the potential applied to the gate electrode of the
ここで、発光素子107のアノード−カソード間の電位差は、スイッチング素子118がオン状態で、Vaと0電位(発光素子107のカソードの電位)との差である。
Here, the potential difference between the anode and the cathode of the
図17は、リセット工程における過渡応答特性を示す図である。すなわち、同図には、図15−1に示した電位Vaと、電位Vbと、発光素子107を流れる電流id_OLEDとの過渡応答特性が図示されている。
FIG. 17 is a diagram showing transient response characteristics in the reset process. That is, the figure shows the transient response characteristics of the potential Va, the potential Vb, and the current id_OLED that flows through the
この図からわかるように、Time=0.00でリセット工程が実行されると、ドライバ素子108のソース電極の電位がハイレベル電位であるため、電位Vbが急激に低下するとともに、電位Vaが上昇し、発光素子107のアノード−ソース間の電位差が急激に高くなり、図16−2に示す閾値電圧Vth,L-v以上となる。これにより、発光素子107を電流id_OLEDが流れるとともに、発光する。なお、リセット工程における発光は、後述するように、本来、不要なものである。
As can be seen from this figure, when the reset process is executed at Time = 0.00, the potential of the source electrode of the
そして、リセット工程が終了すると、上述した閾値電圧検出工程、データ書き込み工程を経て、発光工程で発光素子107が発光される。
When the reset process ends, the
画像表示装置においては、1つの画素回路あたりの薄膜トランジスタの数が多いほど、精細度が低くなることが知られている。従って、3TFT構成または4TFT構成よりも2TFT構成のほうが精細度が高くなる。 In an image display device, it is known that the greater the number of thin film transistors per pixel circuit, the lower the definition. Accordingly, the 2-TFT configuration has higher definition than the 3-TFT configuration or the 4-TFT configuration.
図18−1は、非特許文献2において提案されている2TFT構成の画像表示装置の要部(1画素分)の構成を示す図である。また、図18−2は、その動作を説明するタイムチャートを示す図である。図18−1に示した画像表示装置は、スイッチング素子T1、ドライバ素子T2、静電容量CCsおよび発光素子OLEDが図示のように接続されており、2TFT構成(スイッチング素子T1およびドライバ素子T2)とされている。スイッチング素子T1およびドライバ素子T2は、薄膜トランジスタである。
FIG. 18A is a diagram illustrating a configuration of a main part (for one pixel) of an image display device having a 2 TFT configuration proposed in Non-Patent
上記構成において、図18−2の期間t1および図19−1に示すように、準備工程で、走査線Selectの電位がVgLであり、データ線Dataの電位が0電位であり、コモン線COMの電位がVGGであると、スイッチング素子T1がオフ状態とされ、ドライバ素子T2がオン状態とされ、ドライバ素子T2のゲート電極の電位aがVGG+VOLED(発光素子OLEDの電圧降下分)+Vdata'(データ電圧)+Vt(ドライバ素子T2の閾値電圧)となり、発光素子OLEDのアノードの電位bは、VGG+VOLEDとなる。これにより、電流iが流れ、電位aがVGG+VOLED+Vdata'+VtからVdata'+Vtとなり、電位bがVGG+VOLEDから0電位となる。 In the above configuration, as shown in the period t 1 and Figure 19-1 of Figure 18-2, in the preparation step, the potential of the scan line Select is V gL, the potential of the data line Data is zero potential, the common line When the potential of COM is V GG , the switching element T1 is turned off, the driver element T2 is turned on, and the potential a of the gate electrode of the driver element T2 is V GG + V OLED (the voltage drop of the light emitting element OLED). ) + V data ′ (data voltage) + V t (threshold voltage of the driver element T2), and the anode potential b of the light emitting element OLED becomes V GG + V OLED . As a result, the current i flows, the potential a changes from V GG + V OLED + V data '+ V t to V data ' + V t , and the potential b changes from V GG + V OLED to 0 potential.
つぎに、図18−2の期間t2および図19−2に示すように、閾値電圧検出工程で、走査線Selectの電位がVgHであり、データ線Dataの電位が0電位であり、コモン線COMの電位が0であると、スイッチング素子T1がオン状態とされ、ドライバ素子T2がオン状態とされ、ドライバ素子T2のゲート電極の電位aが0となり、電位bが0電位から−α(Vdata'+Vt)−(1−α)VGGとなる。そして、電流iが流れ、電位bが−α(Vdata'+Vt)−(1−α)VGGから−Vtとなる。ここで、αは、CCs/(CCs+COLED)である。CCsは、静電容量CCsの値である。COLEDは、発光素子OLEDの静電容量の値である。 Next, as shown in a period t 2 and Figure 19-2 in Figure 18-2, the threshold voltage detection step, the potential of the scan line Select is V gH, the potential of the data line Data is zero potential, the common When the potential of the line COM is 0, the switching element T1 is turned on, the driver element T2 is turned on, the potential a of the gate electrode of the driver element T2 becomes 0, and the potential b is changed from 0 potential to -α ( V data '+ V t ) − (1−α) V GG . Then, the current i flows and the potential b changes from −α (V data ′ + Vt) − (1−α) V GG to −V t . Here, α is CC s / (CC s + C OLED ). CC s is the value of the capacitance CC s . C OLED is the value of the capacitance of the light emitting element OLED.
つぎに、図18−2の期間t3および図19−3に示すように、データ書き込み工程で、走査線Selectの電位がVgHであり、データ線Dataの電位がデータ電位Vdataであり、コモン線COMの電位が0であると、スイッチング素子T1がオン状態とされ、ドライバ素子T2がオン状態とされ、ドライバ素子T2のゲート電極の電位aが0からVdataとなり、電位bが−VtからαVdata−Vtとなる。そして、電流iが流れる。ここで、電位bは、VdataがVt未満である場合、−VtからVdata−Vtとなる。一方、VdataがVtよりも大きい場合、電位bは、0電位となる。 Next, as shown in the period t 3 and Figure 19-3 in Figure 18-2, the data writing process, the potential of the scan line Select is V gH, the potential of the data line Data is data potential V data, When the potential of the common line COM is 0, the switching element T1 is turned on, the driver element T2 is turned on, the potential a of the gate electrode of the driver element T2 is changed from 0 to V data , and the potential b is −V. From t , αV data −V t is obtained. Then, a current i flows. Here, the potential b changes from −V t to V data −V t when V data is less than V t . On the other hand, when V data is larger than V t , the potential b is 0 potential.
つぎに、図18−2の期間t4および図19−4に示すように、発光工程で、走査線Selectの電位がVgLであり、データ線Dataの電位が0電位であり、コモン線COMの電位が−VEEであると、スイッチング素子T1がオフ状態とされ、ドライバ素子T2がオン状態とされ、ドライバ素子T2のゲート電極の電位aがVt+VOLED+VEEまたはVdata+VOLED+VEEとなる。 Next, as shown in the period t 4 and Figure 19-4 in Figure 18-2, the light-emitting step, the potential of the scan line Select is V gL, the potential of the data line Data is zero potential, the common line COM Is -V EE , the switching element T1 is turned off, the driver element T2 is turned on, and the potential a of the gate electrode of the driver element T2 is V t + V OLED + V EE or V data + V OLED + V EE .
ここで、電位aがVt+VOLED+VEEの場合は、図19−3に示した電位bがVdata−Vt(Vdata<Vt)に対応している。この場合、発光素子OLEDには、電流id(=0)が流れない(id=0)一方、電位aがVdata+VOLED+VEEの場合は、図19−3に示した電位bが0(Vdata>Vt)に対応している。この場合には、発光素子OLEDに電流id(=(β/2)(Vdata−Vt)2)が流れる。すなわち、発光素子OLEDは、VdataとVtとの大小関係により、電流idが流れたり、流れなかったりするため、発光したり、しなかったりする。すなわち、発光素子OLEDの発光状態は、ドライバ素子T2の閾値電圧Vtに依存する。 Here, when the potential a is V t + V OLED + V EE , the potential b shown in FIG. 19-3 corresponds to V data −V t (V data <V t ). In this case, the current i d (= 0) does not flow through the light emitting element OLED (i d = 0). On the other hand, when the potential a is V data + V OLED + V EE , the potential b shown in FIG. 0 (V data > V t ). In this case, a current i d (= (β / 2) (V data −V t ) 2 ) flows through the light emitting element OLED. That is, the light emitting element OLED emits or does not emit light because the current i d flows or does not flow depending on the magnitude relationship between V data and V t . That is, the light-emitting state of the light emitting element OLED is dependent on the threshold voltage V t of the driver element T2.
しかしながら、非特許文献1で提案されているような画像表示装置では、図15−1に示したドライバ素子108のソース電極の電位がハイレベル電位であるため、リセット工程で発光素子107のアノード−カソード間の電位差が図16−2に示す閾値電圧Vth,L-v以上となるため、リセット工程で発光素子107が発光してしまい、本来黒画素が望ましいにもかかわらず白画素となり、コントラストが低下するという問題があった。
However, in the image display device proposed in
また、上記した画像表示装置は、リセット工程においてドライバ素子がオン状態となっていることから、リセット工程で発光素子に流れる電流量が大きくなる。それ故、リセット工程における発光素子の発光量が大きくなり、コントラストが更に低下するという問題があった。 In the image display device described above, since the driver element is turned on in the reset process, the amount of current flowing through the light emitting element in the reset process is increased. Therefore, there is a problem that the light emission amount of the light emitting element in the reset process is increased, and the contrast is further lowered.
従来の画像表示装置として、精細度を高めるために、図18−2および図19−1〜図19−4を参照して説明した2TFT構成のものが提案されているが、図19−3および図19−4を参照して説明したように、VdataとVtとの大小関係により、発光素子OLEDに電流idが流れる場合と流れない場合があり、発光素子OLEDの発光状態が不安定となる。すなわち、かかる2TFT構成の画像表示装置は、実用に供さないのである。 As a conventional image display device, in order to increase the definition, the two-TFT configuration described with reference to FIGS. 18-2 and 19-1 to 19-4 has been proposed. as described with reference to Figure 19-4, the magnitude relation between V data and the V t, may not flow and if the light emitting element OLED current i d flows, unstable light emission state of the light emitting element OLED It becomes. That is, such an image display device having a 2TFT configuration is not practically used.
従って、従来の画像表示装置は、実用段階では依然として3TFT構成または4TFT構成であり、精細度を高めることが難しいという問題があった。 Accordingly, the conventional image display device still has a 3TFT configuration or a 4TFT configuration in a practical stage, and there is a problem that it is difficult to increase the definition.
本発明は、上記に鑑みてなされたものであって、コントラストを向上させることができる画像表示装置の駆動方法を提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a method for driving an image display apparatus that can improve contrast.
上述した課題を解決し、目的を達成するために、本発明にかかる画像表示装置の駆動方法は、発光素子と、該発光素子を駆動するために前記発光素子のカソード電極がソース電極とドレイン電極の一方に電気的に接続される駆動トランジスタと、ゲート電極が走査線に接続され、該走査線によって供給される走査信号に応じて、前記駆動トランジスタのゲート電極と前記駆動トランジスタのソース電極とドレイン電極の前記一方とを短絡するスイッチングトランジスタと、一方の電極に該駆動トランジスタのゲート電極が接続される容量素子と、前記発光素子のアノード電極に電気的に接続される第1電源供給線と、前記駆動トランジスタのソース電極とドレイン電極の他方に接続される第2電源供給線と、前記容量素子の他方の電極に接続される信号線と、を備えた画像表示装置の駆動方法において、前記発光素子において電流が流れ始める当該発光素子の第1閾値電圧以上であって前記発光素子において発光し始める当該発光素子の第2閾値電圧未満となる順方向の電圧が前記発光素子の両端に印加されるように、前記信号線を介して前記容量素子の前記他方の電極にローレベルの電位を与え、前記走査信号をオン電位にすることで前記スイッチングトランジスタをオンに設定し、前記第1電源供給線と前記第2電源供給線の電位を電源電位に設定ることよって前記容量素子の前記一方の電極の電位が前記電源電位から前記発光素子の電圧降下分を差し引いた電位となることで前記駆動トランジスタをオフに設定する、前記発光素子を発光させる工程の直後に実行される工程と、前記第1電源供給線と前記第2電源供給線の電位を接地電位に設定し、前記走査信号をオン電位にすることで前記スイッチングトランジスタをオンに設定するとともに前記信号線を介して前記容量素子の前記他方の電極に輝度電位を与え且つ前記スイッチングトランジスタがオンに設定されることよって前記容量素子の前記一方の電極の電位が前記輝度電位に依存したオン電位になることで前記駆動トランジスタをオンに設定して、前記駆動トランジスタのゲート電極と前記駆動トランジスタのソース電極とドレイン電極の前記一方との間の電位差を前記駆動トランジスタの閾値電圧に設定する輝度電位供給工程と、前記第1電源供給線の電位を前記電源電位に設定し、前記第2電源供給線の電位を接地電位に設定し、前記走査信号をオフ電位にすることで前記スイッチングトランジスタをオフに設定し、前記信号線を介して前記容量素子の前記他方の電極にハイレベルの電位を与えることでオン電位となったままの前記容量素子の前記一方の電極の電位によって前記駆動トランジスタをオンに設定することで前記発光素子を発光させる工程と、を備えたことを特徴とする。 In order to solve the above-described problems and achieve the object, a driving method of an image display device according to the present invention includes a light emitting element and a cathode electrode of the light emitting element for driving the light emitting element. A driving transistor electrically connected to one of the gate electrode , a gate electrode connected to the scanning line, and a gate electrode of the driving transistor, a source electrode and a drain of the driving transistor in accordance with a scanning signal supplied by the scanning line a switching transistor for short-circuiting the said one electrode, and the capacitor gate electrode of the driving transistor is connected to one electrode, and the first power supply line electrically connected to the anode electrode of the light emitting element, a second power supply line connected to the other of the source electrode and the drain electrode of the driving transistor, connected to the other electrode of the capacitor In the driving method of an image display device including a signal line, a being, a second threshold value of the light-emitting device starts light emission in the light emitting element comprising a first threshold voltage or more of the light emitting element current starts to flow in the light emitting element A low level potential is applied to the other electrode of the capacitive element through the signal line so that a forward voltage that is less than the voltage is applied to both ends of the light emitting element, and the scanning signal is turned on. set the previous SL switching transistor turned on by the potential of the one electrode of the first power supply line and said second power supply line before Symbol capacitive element I'm that Ru setting a potential to the power supply potential of the power supply a step to be executed immediately after set off the previous SL driving transistor by a potential obtained by subtracting the voltage drop of the light emitting element from a potential, light emitting the light emitting element step Wherein the first power supply line potential of the second power supply line is set to ground potential, said capacitor via said signal line and sets the turn on before Symbol switching transistor by the scanning signal to the ON potential before SL driven by turned on the potential the and the switching transistor giving brightness potential to the other electrode potential of the one electrode before Symbol capacitive element I'll be set to oN depending on the luminance potential of element is set to turn on the transistor, and the brightness potential supply step of setting a potential difference to the threshold voltage of the driving transistor between said one of the source electrode and the drain electrode of the driving transistor and the gate electrode of the driving transistor, the second The potential of one power supply line is set to the power supply potential, the potential of the second power supply line is set to the ground potential, and the scanning signal is turned off. Set off before Symbol switching transistor by the position, before Symbol capacitive element remains turned on potential by applying a potential of the other electrode to the high level of the capacitive element via the signal line characterized in that and a step of emitting the light emitting element and this is set to turn on the driving transistor by a potential of the one electrode.
以下に、本発明にかかる画像表示装置の駆動方法の実施形態を図面に基づいて詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。 Embodiments of a method for driving an image display apparatus according to the present invention will be described below in detail with reference to the drawings. In addition, this invention is not limited by this embodiment.
図1は、本発明の実施形態1にかかる画像表示装置の全体構成を示す図である。図1に示す画像表示装置は、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路1と、複数の画素回路1に対して、複数の信号線2を介して後述する輝度信号を供給する信号線駆動回路3と、輝度信号を供給する画素回路1を選択するための走査信号を複数の走査線4を介して画素回路1に供給する走査線駆動回路5とを備える。
FIG. 1 is a diagram showing an overall configuration of an image display apparatus according to
また、画像表示装置は、画素回路1内に備わる発光素子10(後述)のアノードに対して一定のオン電位を供給する定電位供給回路6と、画素回路1内に備わる第2スイッチング素子11(後述)の駆動を制御線9を介して制御する駆動制御回路7と、ドライバ素子12のソース電極に、リセット工程でオン電位、その他の工程で0電位を供給する電源供給回路8とを備える。
In addition, the image display device includes a constant
画素回路1は、アノードが定電位供給回路6と電気的に接続された発光素子10と、発光素子10のカソードに一方の電極が接続された第2スイッチング素子11と、n型の薄膜トランジスタによって形成され、ドレイン電極が第1スイッチング素子13の他方の電極に接続され、ソース電極が電源供給回路8と電気的に接続されたドライバ素子12と、ドライバ素子12を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御する第1スイッチング素子13によって形成された閾値電位検出部14とを備える。
The
発光素子10は、電流注入によって発光する機構を有し、例えば有機EL素子によって形成される。有機EL素子は、Al、Cu、ITO(Indium Tin Oxide)等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
The
第2スイッチング素子11は、発光素子10とドライバ素子12との間の導通を制御する機能を有し、本実施形態1では、n型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレイン電極とソース電極とがそれぞれ発光素子10、ドライバ素子12に接続される一方で、ゲート電極が駆動制御回路7と電気的に接続された構成を有し、駆動制御回路7から供給される電位に基づいて、発光素子10とドライバ素子12との間の導通状態を制御している。
The
ドライバ素子12は、発光素子10に流れる電流を制御するための機能を有する。具体的には、ドライバ素子12は、第1端子と第2端子との間に印加される駆動閾値以上の電位差に応じて発光素子10に流れる電流を制御する機能を有する。本実施形態1では、ドライバ素子12は、n型の薄膜トランジスタによって形成され、第1端子に相当するゲート電極と、第2端子に相当するソース電極との間に印加される電位差に応じて発光素子10の発光輝度を制御している。
The
静電容量15は、信号線駆動回路3と組合わさることによって輝度電位/基準電位供給部16を形成する。この輝度電位/基準電位供給部16は、輝度電位供給手段として、ドライバ素子12の駆動閾値に対応した電位差(以下、「閾値電圧」と称する)を検出する機能と、基準電位を供給する機能を有する。
The
閾値電位検出部14は、ドライバ素子12の閾値電圧を検出するためのものである。本実施形態1では、閾値電位検出部14は、n型の薄膜トランジスタたる第1スイッチング素子13によって形成されている。すなわち、第1スイッチング素子13は、薄膜トランジスタの一方のソース/ドレイン電極が、ドライバ素子12のドレイン電極に接続され、他方のソース/ドレイン電極が、ドライバ素子12のゲート電極に接続され、薄膜トランジスタのゲート電極が走査線駆動回路5に電気的に接続された構成を有する。従って、閾値電位検出部14は、走査線駆動回路5から供給される電位に基づいて第1スイッチング素子13を構成する薄膜トランジスタのゲート・ドレイン間を導通させる機能を有し、ゲート・ドレイン間を導通させた際に閾値電圧を検出する機能を有する。
The threshold potential detector 14 is for detecting the threshold voltage of the
図2は、動作時における本実施形態1にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図2において、走査線(n−1)は、前段に位置する画素回路1に対応した走査線および制御線のタイムチャートを参考のために示したものである。図3−1〜図3−4は、図2に示す期間t1〜期間t4に対応した画素回路1の状態を示した図である。
FIG. 2 is a time chart showing the manner of potential fluctuation of each component of the image display apparatus according to the first embodiment during operation. In FIG. 2, a scanning line (n−1) is a time chart of the scanning line and the control line corresponding to the
まず、過去の発光の際にドライバ素子12のゲート電極に印加された電位をリセットするリセット工程が行われる。具体的には、図2の期間t1および図3−1に示すように、電源供給回路8、駆動制御回路7および走査線4(走査線駆動回路5)の電位がオン電位に変化する。なお、定電位供給回路6の電位は、常時、一定のオン電位とされている。一方、信号線2の電位は、VDLとされている。
First, a reset process is performed for resetting the potential applied to the gate electrode of the
すなわち、図3−1に示すように、第2スイッチング素子11および第1スイッチング素子13は、オン状態となっている。一方、ドライバ素子12は、電源供給回路8の電位がオン電位であるため、オフ状態となっている。従って、静電容量15を形成する第1電極17の電位は、定電位供給回路6から発光素子10のアノード側に供給される電位から、発光素子10内における電圧降下分を差し引いた値となる。一般に定電位供給回路6から供給されるオン電位は十分高い値を有することから第1電極17の電位(すなわち、ドライバ素子12のゲート電極の電位)は、閾値電圧Vthよりも高い値であるVrに保持されることとなる。
That is, as illustrated in FIG. 3A, the
一方で、図2に示すように信号線2の電位がVDLとなっていることから、静電容量15を形成する他方の電極である第2電極18の電位は、VDLとなる。従って、図2の期間t1および図3−1に示す工程において、第1電極17に対してはVr(>Vth)の電位が供給され、第2電極18に対しては電位VDLが供給される。
On the other hand, since the potential of the
図4は、図3−1に示す第1スイッチング素子13がオン状態(ドライバ素子12:オフ状態)とされてからの過渡応答特性を示す図である。すなわち、同図には、発光素子10のカソードの電位Va'と、ドライバ素子12のゲート電極(第1電極17)の電位Vr(>Vth)と、発光素子10を流れる電流id_OLED'との過渡応答特性が図示されている。
FIG. 4 is a diagram showing a transient response characteristic after the
この図からわかるように、Time=0.00で第1スイッチング素子13がオン状態(ドライバ素子12がオフ状態)とされると、電位Vrが上昇するとともに、電位Va'がわずかに低下した後、上昇する。
As can be seen from this figure, when the
ここで、実施形態1においては、電位Va'がわずかに低下した場合における発光素子10のアノード−カソード間の電位差(定電位供給回路6からのオン電位と電位Va'との差)が、前述した閾値電圧Vth,i-v(図14−1)以上であって、閾値電圧Vth,L-v(図14−2)未満となるように、つぎの(1)式のパラメータCsおよびCOLEDが設定されている。パラメータCsは、静電容量15の値である。パラメータCOLEDは、発光素子10の静電容量成分である。
Vth,L-v>(Cs/(Cs+COLED))・Vth,i-v (1)
従って、実施形態1においては、リセット工程で発光素子10のアノード−カソード間の電位差が閾値電圧Vth,i-v(図14−1)以上であって、閾値電圧Vth,L-v未満であるため、図4に示したようにわずかに電流id_OLED'が流れるが、発光しない。
Here, in
V th, Lv > (C s / (C s + C OLED )) · V th, iv (1)
Therefore, in the first embodiment, the potential difference between the anode and the cathode of the
つぎに、図2の期間t2および図3−2に示すように、電源供給回路8の電位がオン電位から0電位にされる。また、駆動制御回路7の電位がオン電位からオフ電位にされて第2スイッチング素子11がオフ状態とされる。また、走査線4の電位がオン電位に維持されて第1スイッチング素子13がオン状態を維持する。さらに、信号線2の電位が0電位に維持される。
Next, as shown in the period t2 of FIG. 2 and FIG. 3-2, the potential of the
まず、第1電極17の電位の変化について説明する。上述のようにドライバ素子12がオン状態に変化することから、ドライバ素子12においてゲート電極とドレイン電極とが電気的に接続されることとなる。一方で、既に述べたように前工程までにドライバ素子12のゲート電極には閾値電圧Vthよりも高い値であるVrが保持されており、ソース電極には電源供給回路8によって電位VDLが供給されることから、ゲート・ソース間電位差はVrとなり、ドライバ素子12はオン状態となっている。
First, the change in potential of the first electrode 17 will be described. As described above, since the
従って、ドライバ素子12に関して、ゲート電極から第1スイッチング素子13を介してドレイン電極、ソース電極のそれぞれが導通した状態となり、ゲート電極に保持された電荷に基づいて電流iが流れることとなる。かかる電流iは、ドライバ素子12がオフ状態になるまで流れることとなるため、最終的には、ドライバ素子12におけるゲート・ソース間電位差は閾値電圧Vthと等しい値となり、ソース電極は0電位を維持することからドライバ素子12のゲート電極の電位、すなわち第1電極17の電位はVthとなる。一方、第2電極18の電位は、信号線2を介して供給されるVDLとされる。なお、期間t2は例えばアモルファスシリコンによる薄膜トランジスタのような移動度の低い素子をドライバ素子として利用する場合に設置することが望ましく、ポリシリコンのように移動度の高いものは、この期間t2を設置しなくても動作させることが可能である。
Therefore, with respect to the
つぎに、図2の期間t3および図3−3に示すように、信号線駆動回路3から信号線2を介して輝度電位Vdataが供給される。この際にゲート電極の電位は再びVthより高くなり、第1スイッチング素子13およびドライバ素子12を介して電流が流れ、再びドライバ素子12のゲート電極の電位は、Vthとなる。最後に、発光工程において、図2の期間t4および図3−4に示すように、信号線駆動回路3から信号線2を介して基準電位VDHが供給されることにより、第1電極17の電位がVth−Vdata+VDHとされ、発光素子10に電流id(=(β/2)(VDH−Vdata)2)が流れ、発光素子10が発光する。なお、βは、ドライバ素子12のキャリアの移動度に比例する値であり、その画素のドライバ素子12に固有の値である。
Next, as shown in the period t 3 in FIG. 2 and FIG. 3C, the luminance potential V data is supplied from the signal
以上説明したように、実施形態1によれば、過去の発光の際にドライバ素子12の第1端子(ゲート電極)に印加された電位をリセットするリセット工程において、発光素子10に電流が流れかつ発光しない所定範囲内の電位差を生じさせる電位を各部に供給することとしたので、リセット工程で発光せず、コントラストを向上させることができる。
As described above, according to the first embodiment, in the reset process of resetting the potential applied to the first terminal (gate electrode) of the
図5は、実施形態1の画像表示装置の拡大平面図である。特に図5は、発光素子10の下部電極(非表示)から下の層のレイアウトを示している。1つの画素内に3つのTFT(ドライバ素子12、第1スイッチング素子13、第2スイッチング素子11)と、静電容量15とが示されている。各素子を構成する層は、下層から順に、下部電極層(図中、ドットパターンで塗られた領域)と、絶縁層(図中、黒で塗りつぶされた部分以外の領域)と、活性層(図中、斜線で塗られた領域)と、上部電極層(図中、実線で囲まれ且つ塗りつぶしのない領域)とから構成されている。なお、図中の端子LTには、発光素子10の一端が接続される。
FIG. 5 is an enlarged plan view of the image display apparatus according to the first embodiment. In particular, FIG. 5 shows a layout of layers below the lower electrode (not shown) of the
下部電極層は、基板上に形成され、ドライバ素子12のゲート電極と、第1スイッチング素子13のゲート電極(走査線4)と、第2スイッチング素子11のゲート電極(制御線9)と、電源供給回路8に接続される電源線GLと、静電容量15の第1電極17とを含んでいる。絶縁層は、下部電極層の上の2つの開口(図中、黒で塗りつぶされた部分)を除いた全面に形成されている。この絶縁層は、3つのTFTにとってはゲート絶縁膜として機能し、静電容量15にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、3つのTFTの活性層を含んでいる。上部電極層は、活性層の上に形成され、3つのTFTのソース/ドレイン電極と、静電容量15の第2電極18と、信号線2とを含んでいる。
The lower electrode layer is formed on the substrate, and includes a gate electrode of the
また前記絶縁層は、電源供給回路8に接続される電源線GLとドライバ素子12のソース電極とを接続する開口と、静電容量15の第1電極17およびドライバ素子12のゲート電極と第1スイッチング素子のドレイン電極と接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。
The insulating layer includes an opening connecting the power supply line GL connected to the
なお、各層の構成材料として、下部電極層と上部電極層はアルミニウム又はその合金等を使用し、絶縁膜層はシリコン窒化膜、シリコン酸化膜、又はそれらの混合物等を使用し、活性層はアモルファスシリコン、多結晶シリコン等を使用することができる。 As the constituent material of each layer, the lower electrode layer and the upper electrode layer use aluminum or an alloy thereof, the insulating film layer uses a silicon nitride film, a silicon oxide film, or a mixture thereof, and the active layer is amorphous. Silicon, polycrystalline silicon, or the like can be used.
同図を見てわかるように、本実施形態1においては、閾値電圧Vthの補償を3TFTによって実現できるため、その分1画素のレイアウトに余裕ができ、ドライバ素子12や静電容量15の面積が大きくなっている。従って、ドライバ素子12の抵抗を小さくして画層表示装置の消費電力を小さくすることができる。特にドライバ素子12が、抵抗の大きいアモルファスシリコントランジスタにより形成されている場合、その効果が大きい。また本実施形態1によれば、1画素あたりの大きさが7000μm2〜50000μm2と非常に小さい場合であっても、静電容量15の容量を適度な大きさに確保することができる。
As can be seen from the figure, in the first embodiment, the compensation of the threshold voltage V th can be realized by 3 TFTs, so that the layout of one pixel can be increased accordingly, and the area of the
なお、1画素の面積S1に対する1画素あたりに占めるドライバ素子12の面積S2の割合(S2/S1)、および/または1画素の面積S1に対する1画素あたりに占める静電容量15の面積S3の割合(S3/S1)が0.05以上(好ましくは0.07以上、より好ましくは0.1以上である。)に設定するのが望ましい。本実施形態1においては1画素あたりの大きさ51μm×153μmにおいて、S2/S1を0.1、S3/S1を0.12程度確保している。
The ratio (S 2 / S 1 ) of the area S 2 of the
またS2/S1およびS3/S1は0.25以下であることが好ましい。S2やS3が大きすぎると、他の回路が占有できる面積が小さくなり、回路配置が煩雑になるからである。 Further, S 2 / S 1 and S 3 / S 1 are preferably 0.25 or less. This is because if S 2 or S 3 is too large, the area that other circuits can occupy becomes small, and the circuit arrangement becomes complicated.
またドライバ素子12には第1および第2スイッチング素子13,11よりも大電流が流れるため、各第1および第2スイッチング素子13,11の面積S4に対するドライバ素子の面積S2の割合(S2/S4)を2〜10(より好ましくは5〜10)に設定することが望ましい。
Since the
なお、面積S1とは、各画素を等しい面積で区分する境界線によって囲まれる面積をいう。また面積S2とは、ドライバ素子12のソース電極およびドレイン電極と、ソース電極およびドレイン電極に挟まれた活性層との総和の面積をいう。なお、ソース電極およびドレイン電極とは、これらの電極を構成する電極層のうち、活性層と接する領域をいう。さらに面積S3とは、静電容量15の第1電極17と第2電極18が対向する領域の面積をいう。また面積S4とは各スイッチング素子11,13のソース電極およびドレイン電極と、ソース電極およびドレイン電極とに挟まれた活性層の総和の面積をいう。
The area S 1 is an area surrounded by a boundary line that divides each pixel into equal areas. The area S 2 refers to the total area of the source electrode and the drain electrode of the
さて、前述した実施形態1では、図1に示すように、画素回路1に3つの薄膜トランジスタ(第2スイッチング素子11、ドライバ素子12および第1スイッチング素子13)を有する3TFT構成のリセット工程で発光を防止する機能を適用した例について説明したが、1つの画素回路に2つの薄膜トランジスタを有する2TFT構成にかかる機能を適用してもよい。以下では、この例を実施形態2として説明する。
In the first embodiment described above, as shown in FIG. 1, the
図6は、本発明の実施形態2にかかる画像表示装置の全体構成を示す図である。図6に示す画像表示装置は、図1に示した画像表示装置と同様にして、コントラストを向上させるべくリセット工程での発光を防止する機能を備え、行列状に配置された複数の画素回路20と、複数の画素回路20に対して、複数の信号線21を介して後述する輝度信号を供給する信号線駆動回路22と、画素回路20に対して、複数の走査線23を介して輝度信号を供給する画素回路20を選択するための走査信号を供給する走査線駆動回路24とを備える。この画像表示装置は、2TFT構成とされている。
FIG. 6 is a diagram illustrating an overall configuration of an image display apparatus according to the second embodiment of the present invention. The image display device shown in FIG. 6 has a function of preventing light emission in the reset process in order to improve the contrast, in the same manner as the image display device shown in FIG. 1, and has a plurality of
また、画像表示装置は、画素回路20内に備わる発光素子27(後述)のアノードに対して、リセット時にオン電位を供給する第1電源供給回路25と、ドライバ素子28のソース電極に、リセット工程でオン電位、その他の工程で0電位もしくは負電位を供給する第2電源供給回路26とを備える。
In addition, the image display device resets the first
画素回路20は、アノード側が第1電源供給回路25と電気的に接続された発光素子27と、ソース電極が第2電源供給回路26と電気的に接続されたドライバ素子28と、ドライバ素子28を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するスイッチング素子29によって形成された閾値電位検出部30とを備える。
The
発光素子27は、電流注入によって発光する機構を有し、例えば有機EL素子によって形成される。ドライバ素子28は、発光素子27に流れる電流を制御するための機能を有する。具体的には、ドライバ素子28は、第1端子と第2端子との間に印加される駆動閾値以上の電位差に応じて発光素子27に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子27に対して電流を流し続ける機能を有する。本実施形態2では、ドライバ素子28は、n型の薄膜トランジスタによって形成され、第1端子に相当するゲート電極と、第2端子に相当するソース電極との間に印加される電位差に応じて発光素子27を制御している。
The
静電容量31は、信号線駆動回路22と組合わさることによって輝度電位/基準電位供給部32を形成する。この輝度電位/基準電位供給部32は、輝度電位供給手段として、発光素子27の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
The
図7は、動作時における本実施形態2にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図7において、走査線(n−1)は、前段に位置する画素回路20に対応した走査線および制御線のタイムチャートを参考のために示したものである。図8−1は、図7に示す期間t1〜t6のうち期間t1、すなわちリセット工程に対応した画素回路20の状態を示した図である。
FIG. 7 is a time chart showing the manner of potential fluctuation of each component of the image display apparatus according to the second embodiment during operation. In FIG. 7, a scanning line (n−1) is a time chart of scanning lines and control lines corresponding to the
まず、過去の発光の際にドライバ素子28のゲート電極に印加された電位をリセットする第1リセット工程が行われる。具体的には、図7の期間t1および図8−1に示すように、第1電源供給回路25および第2電源供給回路26の電位がVDDとされ、走査線23(走査線駆動回路24)の電位がオン電位とされる。
First, a first reset process is performed in which the potential applied to the gate electrode of the
すなわち、図8−1に示すように、スイッチング素子29は、オン状態となっている。一方、ドライバ素子28は、第2電源供給回路26の電位がVDDであるため、オフ状態となっている。従って、静電容量31を形成する第1電極33の電位は、第1電源供給回路25から発光素子27のアノードに供給される電位VDDから、発光素子27内における電圧降下分VOLEDを差し引いた値となる。一般に第1電源供給回路25から供給される電位VDDは十分高い値を有することから第1電極33の電位(すなわち、ドライバ素子28のゲート電極の電位)は、閾値電圧Vthよりも高い値である(VDD−VOLED)に保持されることとなる。
That is, as shown in FIG. 8A, the switching
一方で、図7に示すように信号線21の電位がVDLとなっていることから、静電容量31を形成する他方の電極である第2電極34の電位は、VDLとなる。従って、図7の期間t1および図8−1に示す工程において、第1電極33に対しては電位(VDD−VOLED)が供給され、第2電極34に対しては電位VDLが供給される。
On the other hand, since the potential of the
図8−1においては、スイッチング素子29がオン状態(ドライバ素子28がオフ状態)とされると、電位(VDD−VOLED)が上昇するとともに、発光素子27のカソードの電位である電位Vaがわずかに低下した後、上昇する。
In FIG. 8A, when the switching
ここで、発光素子27は、図16−1に示したように、閾値電圧Vth,i-v以上の電位差(アノード−カソード間電位差)が生じることにより、電流が流れるという電流−電圧特性を有している。また、発光素子27は、図16−2に示したように、閾値電圧Vth,L-v以上の電位差(アノード−カソード間電位差)が生じることにより、発光(輝度>0)するという輝度−電圧特性を有している。
Here, as shown in FIG. 16A, the
また、閾値電圧Vth,i-vは、閾値電圧Vth,L-vよりも低い値とされている。従って、発光素子27のアノード−カソード間の電位差が、閾値電圧Vth,L-v以上である場合には、発光素子27に電流が流れるとともに、発光するという状態とされる。なお、発光素子27のアノード−カソード間の電位差が、閾値電圧Vth,i-v以上閾値電圧Vth,L-v未満である場合には、発光素子27に電流が流れるが、発光しないという状態とされる。
Further, the threshold voltage V th, iv is a value lower than the threshold voltage V th, Lv . Accordingly, when the potential difference between the anode and the cathode of the
図8−1の場合、電位Vaがわずかに低下した場合における発光素子27のアノード−カソード間の電位差(第1電源供給回路25からの電位VDDと電位Vaとの差)が、前述した閾値電圧Vth,i-v(図16−1)以上であって、閾値電圧Vth,L-v(図16−2)未満となるように、上記した(1)式のパラメータCsおよびCOLEDが設定されている。本実施形態2の場合、パラメータCsは、静電容量31の値である。パラメータCOLEDは、発光素子27の静電容量成分である。
In the case of FIG. 8A, the potential difference between the anode and the cathode of the light emitting element 27 (the difference between the potential V DD from the first
従って、図8−1においては、第1リセット工程で発光素子27のアノード−カソード間の電位差が閾値電圧Vth,i-v(図16−1)以上であって、閾値電圧Vth,L-v未満であるため、電流id_OLEDが流れるが、発光しないため、コントラストが向上する。
Accordingly, in FIG. 8A, in the first reset process, the potential difference between the anode and the cathode of the
つぎに、図7の期間t2および図8−2に示すように、準備工程で、第1電源供給回路25の電位が−VE(<Vth)であり、信号線21の電位がVDHであり、第2電源供給回路26の電位がVDDであり、走査線23の電位がオフ電位であると、ドライバ素子28のゲート電極の電位は、VDD−VOLED(発光素子27の電圧降下分)+VDH−VDLとなり、ドライバ素子28の閾値電圧Vthよりも高くなる。また、スイッチング素子29は、オフ状態である。これにより、ドライバ素子28がオン状態となり、電流iが流れる。
Next, as shown in a period t 2 and FIG. 8-2 of FIG. 7, in the preparation step, the potential of the first
つぎに、図7の期間t3および図8−3に示すように、閾値電圧検出工程で、第1電源供給回路25の電位が0電位であり、信号線21の電位がVDHであり、第2電源供給回路26の電位が0電位であり、走査線23の電位がオン電位であると、スイッチング素子29がオン状態とされる。これにより、スイッチング素子29およびドライバ素子28を介して電流iが流れる。
Next, as shown in the period t 3 and FIG. 8-3 of FIG. 7, the threshold voltage detection step, the potential of the first
つぎに、図7の期間t4および図8−4に示すように、データ書き込み工程で、第1電源供給回路25の電位が0電位であり、信号線21から輝度電位VDATAが供給され、第2電源供給回路26の電位が0電位であり、走査線23の電位がオン電位であると、スイッチング素子29がオン状態とされる。これにより、ドライバ素子28のゲート電極の電位は、α(VDATA−VDH)+Vthとされる。なお、αは、Cs/(Cs+COLED)である。
Next, as shown in the period t 4 of FIG. 7 and FIG. 8-4, in the data writing process, the potential of the first
ここで、発光素子27のカソード電極の電位は、スイッチング素子29がオン状態とされているため、ドライバ素子28のゲート電極の電位と同電位である。
Here, the potential of the cathode electrode of the
つぎに、図7の期間t5および図8−5に示すように、第2リセット工程で、第1電源供給回路25の電位が−VEであり、信号線21の電位がVDHであり、第2電源供給回路26の電位が−VEであり、走査線23の電位がオフ電位であると、スイッチング素子29がオフ状態とされる。これにより、ドライバ素子28のゲート電極の電位は、(1−α)(VDH−VDATA)+Vthとされる。この期間t5によって、発光素子27のカソードの電位は、−VEとなり、リセットされる。
Next, as shown in the period t 5 and FIG. 8-5 of FIG. 7, in the second reset step, the potential of the first
つぎに、図7の期間t6および図8−6に示すように、発光工程で、第1電源供給回路25の電位がVDDであり、信号線21の電位がVDHであり、第2電源供給回路26の電位が0電位であり、走査線23の電位がオフ電位であると、発光素子27に電流id(=(β/2)((1−α)(VDH−Vdata))2)が流れ、発光素子27が発光する。ここで、電流idは、閾値電圧Vthに依存しない。
Next, as shown in the period t 6 of FIG. 7 and FIG. 8-6, in the light emitting process, the potential of the first
以上説明したように、実施形態2によれば、第1端子と第2端子との間に印加される、所定の閾値電圧Vthよりも高い電位差に応じて発光素子27を制御するドライバ素子28と、第1端子と第2端子との間における閾値電圧Vthに対応した電位差を検出するスイッチング素子29とを有し、発光素子27を発光させる発光工程前に、発光工程よりも前の工程で行われる閾値電圧の検出時における閾値電圧Vthよりも低い電位として−VE(図7および図8−5参照)をドライバ素子28および発光素子27へ供給し、発光工程(図8−6参照)で、閾値電圧Vthに依存しない電流idを流すための電位を供給することとしたので、ドライバ素子28およびスイッチング素子29という2TFT構成により、精細度を高めることができる。
As described above, according to the second embodiment, the
図9は実施形態2の画像表示装置の拡大平面図である。図中には、発光素子27の下部電極(非表示)から下の層のレイアウトを示している。1つの画素内に2つのTFT(ドライバ素子28、スイッチング素子29)と、静電容量31とが示されている。各素子を構成する層は、下層から順に、下部電極層(図中、ドットパターンで塗られた領域)と、絶縁層(図中、黒で塗りつぶされた部分以外の領域)、活性層(図中、斜線で塗られた領域)と、上部電極層(図中、実線で囲まれ且つ塗りつぶしのない領域)とから構成されている。なお、図中の端子LTには、発光素子27の一端が接続される。
FIG. 9 is an enlarged plan view of the image display apparatus according to the second embodiment. In the drawing, a layout of layers below the lower electrode (not shown) of the
下部電極層は、基板上に形成され、ドライバ素子27のゲート電極と、スイッチング素子29のゲート電極(走査線23)と、第2電源供給回路26に接続される電源線GLと、静電容量31の第1電極33とを含んでいる。絶縁層は、下部電極層の上に形成され、2つの開口を除いた全面に形成されている。この絶縁膜は、2つのTFTにとってはゲート絶縁膜として機能し、静電容量31にとっては誘電体層として機能する。活性層は、絶縁層の上に形成され、2つのTFTの活性層を含んでいる。上部電極層は、活性層の上に形成され、2つのTFTのソース/ドレイン電極と、静電容量31の第2電極34と、信号線21とを含んでいる。
The lower electrode layer is formed on the substrate, and includes a gate electrode of the
また絶縁層は、第2電源供給回路26に接続される電源線とドライバ素子12のソース電極とを接続する開口と、静電容量31の第1電極33およびドライバ素子28のゲート電極とスイッチング素子29のドレイン電極とを接続する開口と、を有しており、これらの開口で上下の層と導通をとっている。なお、各層の構成材料は、実施形態1と同様である。
The insulating layer includes an opening connecting the power supply line connected to the second
同図を見てわかるように、本実施形態2においては、閾値電圧Vthの補償を2TFTによって実現できるため、本実施形態1の場合よりもドライバ素子28や静電容量31の面積を大きくすることができる。なお、本実施形態2においては1画素あたりの大きさ51μm×153μmにおいて、S2/S1を0.15、S3/S1を0.14程度確保している。
As can be seen from the drawing, in the second embodiment, the threshold voltage V th can be compensated by 2 TFTs, so that the area of the
図10は、本発明の実施形態3にかかる画像表示装置の全体構成を示す図である。図10に示す画像表示装置は、行列状に複数配置された複数の画素回路50と、複数の画素回路50に対して、複数の信号線51を介して後述する輝度信号を供給する信号線駆動回路52と、輝度信号を供給する画素回路50を選択するための走査信号を複数の走査線53を介して画素回路50に供給する走査線駆動回路54とを備える。この画像表示装置は、2TFT構成とされている。
FIG. 10 is a diagram showing an overall configuration of an image display apparatus according to
また、画像表示装置は、画素回路50内に備わるドライバ素子58(後述)のドレインに対して電位を供給する第1電源供給回路55と、発光素子57のカソードに電位を供給する第2電源供給回路56とを備える。
Further, the image display device includes a first
画素回路50は、カソード側が第2電源供給回路56と電気的に接続された発光素子57と、ドレイン電極が第1電源供給回路55と電気的に接続されたドライバ素子58と、ドライバ素子58を形成する薄膜トランジスタのゲート・ソース間の導通状態を制御するスイッチング素子59によって形成された閾値電位検出部60とを備える。
The
発光素子57は、電流注入によって発光する機構を有し、前述した有機EL素子によって形成される。ドライバ素子58は、発光素子57に流れる電流を制御するための機能を有する。具体的には、ドライバ素子58は、第1端子と第2端子との間に印加される駆動閾値以上の電位差に応じて発光素子57に流れる電流を制御する機能を有し、かかる電位差が印加される間、発光素子57に対して電流を流し続ける機能を有する。本実施形態3では、ドライバ素子58は、n型の薄膜トランジスタによって形成され、第1端子に相当するゲート電極と、第2端子に相当するソース電極との間に印加される電位差に応じて発光素子57を制御している。
The
静電容量61は、信号線駆動回路52と組合わさることによって輝度電位/基準電位供給部64を形成する。この輝度電位/基準電位供給部64は、輝度電位供給手段として、ドライバ素子58の輝度に対応した発光輝度電圧を供給する機能と、基準電位を供給する機能を有する。
The
図11は、動作時における本実施形態3にかかる画像表示装置の各構成要素の電位変動の態様を示すタイムチャートである。図11において、走査線(n−1)は、前段に位置する画素回路50に対応した走査線および制御線のタイムチャートを参考のために示したものである。図12−1は、図11に示す期間t1〜t4のうち期間t1、すなわち、閾値電圧検出工程に対応している。
FIG. 11 is a time chart illustrating a potential variation mode of each component of the image display apparatus according to the third embodiment during operation. In FIG. 11, a scanning line (n−1) is a time chart of scanning lines and control lines corresponding to the
すなわち、図11の期間t1および図12−1に示すように、閾値電圧検出工程で、第1電源供給回路55の電位が0電位であり、信号線51の電位が電位VDHであり、第2電源供給回路56の電位が電位VE2であり、走査線53の電位がオン電位であると、スイッチング素子59がオン状態とされる。これにより、スイッチング素子59およびドライバ素子58を介して電流iが流れる。
That is, as shown in the period t 1 of FIG. 11 and FIG. 12A, in the threshold voltage detection step, the potential of the first
つぎに、図11の期間t2および図12−2に示すように、データ書き込み工程で、第1電源供給回路55の電位が0電位であり、信号線51から輝度電位VDATAが供給され、第2電源供給回路56の電位がVE2であり、走査線53の電位がオン電位であると、スイッチング素子59がオン状態とされる。これにより、ドライバ素子58のゲート電極の電位は、α(VDATA−VDH)+Vthとされる。なお、αは、Cs/(Cs+COLED)である。
Next, as shown in a period t 2 and Figure 12-2 of FIG. 11, in the data writing step, the potential of the first
つぎに、図11の期間t3および図12−3に示すように、リセット工程で、第1電源供給回路55の電位が−VE1(<−Vth)であり、信号線51の電位がVDHであり、第2電源供給回路56の電位がVE2であり、走査線53の電位がオフ電位であると、スイッチング素子59がオフ状態とされる。これにより、ドライバ素子58のゲート電極の電位は、(1−α)(VDH−VDATA)+Vthとされる。この期間t3によって、発光素子57のアノードの電位は、−VE1となり、リセットされる。
Next, as shown in the period t 3 and Figure 12-3 in FIG. 11, in the reset step, the potential of the first
つぎに、図11の期間t4および図12−4に示すように、発光工程で、第1電源供給回路55の電位が0電位であり、信号線51の電位がVDHであり、第2電源供給回路56の電位が−VEEであり、走査線53の電位がオフ電位であると、発光素子57に電流id(=(β/2)((1−α)(VDH−VDATA)−(VEE+VOLED))2)が流れ、発光素子57が発光する。ここで、電流idは、閾値電圧Vthに依存しない。
Next, as shown in the period t 4 and Figure 12-4 of FIG. 11, the light emitting step, the potential of the first
なお、図13−1や図14−1に示した構成の画像表示装置についても、リセット工程で発光を防止する機能を適用してもよい。図13−1に示した画像表示装置(実施形態4)は、スイッチング素子T1、スイッチング素子T2、スイッチング素子T3、ドライバ素子T4、静電容量C1、静電容量C2および発光素子OLEDが図示のように接続されてなり、図13−2に示したタイミングチャートに従って動作する。 Note that the function of preventing light emission in the reset process may also be applied to the image display device having the configuration shown in FIG. 13A or FIG. In the image display apparatus (Embodiment 4) shown in FIG. 13A, the switching element T1, the switching element T2, the switching element T3, the driver element T4, the capacitance C1, the capacitance C2, and the light emitting element OLED are illustrated. It operates according to the timing chart shown in FIG.
スイッチング素子T1〜T3およびドライバ素子T4は、p型の薄膜トランジスタである。リセット工程では、Power(オフ電位)がドライバ素子T4に供給される。この場合、発光素子OLEDのカソードが接地されており、オフ電位とされていることから、ドライバ素子T4がオフ状態となり、スイッチング素子T2がオン状態とされる。この場合、実施形態1と同様にして、発光素子OLEDは、電流が流れるが発光しない。 The switching elements T1 to T3 and the driver element T4 are p-type thin film transistors. In the reset process, Power (off potential) is supplied to the driver element T4. In this case, since the cathode of the light emitting element OLED is grounded and has an off potential, the driver element T4 is turned off and the switching element T2 is turned on. In this case, as in the first embodiment, the light emitting element OLED does not emit light although current flows.
また、図14−1に示した画像表示装置(実施形態5)は、スイッチング素子T1'、スイッチング素子T2'、スイッチング素子T3'、ドライバ素子T4'、静電容量C1'、静電容量C2'および発光素子OLED'が図示のように接続されてなり、図14−2に示したタイミングチャートに従って動作する。 Further, the image display apparatus (Embodiment 5) shown in FIG. 14A includes a switching element T1 ′, a switching element T2 ′, a switching element T3 ′, a driver element T4 ′, a capacitance C1 ′, and a capacitance C2 ′. And the light emitting element OLED ′ are connected as shown, and operate according to the timing chart shown in FIG.
スイッチング素子T1'〜T3'およびドライバ素子T4'は、n型の薄膜トランジスタである。リセット工程では、Power(オン電位)がドライバ素子T4'に供給される。この場合、発光素子OLEDのカソードにオン電位VDDが供給されていることから、ドライバ素子T4'がオフ状態となり、スイッチング素子T2'がオン状態とされる。この場合、実施形態1と同様にして、発光素子OLED'は、電流が流れるが発光しない。 The switching elements T1 ′ to T3 ′ and the driver element T4 ′ are n-type thin film transistors. In the reset process, Power (on potential) is supplied to the driver element T4 ′. In this case, since the on potential V DD is supplied to the cathode of the light emitting element OLED, the driver element T4 ′ is turned off and the switching element T2 ′ is turned on. In this case, as in the first embodiment, the light emitting element OLED ′ does not emit light although current flows.
以上説明したように、実施形態4および5によれば、実施形態1と同様の効果を奏する。なお、上述の実施形態1〜5においては、上述の式(1)を満足している場合について説明したが、上述の実施形態1〜5において式(1)を満足していない場合であっても、リセット工程においてドライバ素子がオフ状態であるため、発光素子を通過する電流量が従来と比較して小さくなり、発光素子の発光量を小さくすることができ、コントラストを従来よりも高めることが可能である。 As described above, according to the fourth and fifth embodiments, the same effects as those of the first embodiment can be obtained. In the first to fifth embodiments described above, the case where the above formula (1) is satisfied has been described. However, in the above first to fifth embodiments, the formula (1) is not satisfied. However, since the driver element is in the off state in the reset process, the amount of current passing through the light emitting element is smaller than in the conventional case, the light emitting amount of the light emitting element can be reduced, and the contrast is increased as compared with the conventional case. Is possible.
さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、以上のように表わしかつ記述した特定の詳細および代表的な実施形態に限定されるものではない。したがって、添付のクレームおよびその均等物によって定義される総括的な発明の概念の精神または範囲から逸脱することなく、様々な変更が可能である。 Further effects and modifications can be easily derived by those skilled in the art. Accordingly, the broader aspects of the present invention are not limited to the specific details and representative embodiments shown and described above. Accordingly, various modifications can be made without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents.
例えば、本実施形態1〜2においては、リセット工程において、駆動トランジスタのゲート電極に駆動閾値Vthよりも高い電位Vrを供給するようにしたが、この電位Vrは必ずしも駆動閾値Vthよりも高い必要はなく、駆動閾値Vthより高い方が好ましい。電位Vrが駆動閾値Vthより低い場合には、閾値電圧検出工程の初期の駆動トランジスタのソース電位や信号線電位等を調整することで、閾値電圧検出工程の初期の駆動トランジスタのゲート・ソース間電位差を、駆動閾値Vthより大きくする。 For example, in the first and second embodiments, in the reset process, the potential V r higher than the drive threshold V th is supplied to the gate electrode of the drive transistor, but the potential V r is not necessarily higher than the drive threshold V th . Need not be higher, and is preferably higher than the drive threshold V th . When the potential V r is lower than the drive threshold V th , the gate potential of the drive transistor at the initial stage of the threshold voltage detection process is adjusted by adjusting the source potential, the signal line potential, etc. of the drive transistor at the initial stage of the threshold voltage detection process. The inter-potential difference is made larger than the drive threshold V th .
以上のように、本発明にかかる画像表示装置の駆動方法は、有機EL素子を用いた表示装置の駆動方法として有用であり、特に、高精細表示が要求される画像表示に適している。 As described above, the driving method for an image display device according to the present invention is useful as a driving method for a display device using an organic EL element, and is particularly suitable for image display that requires high-definition display.
1,20,50 画素回路
6 定電位供給回路
8 電源供給回路
10,27,57 発光素子
11 第2スイッチング素子
12,28,58 ドライバ素子
13 第1スイッチング素子
25,55 第1電源供給回路
26,56 第2電源供給回路
29,59 スイッチング素子
1, 20, 50
Claims (3)
前記発光素子において電流が流れ始める当該発光素子の第1閾値電圧以上であって前記発光素子において発光し始める当該発光素子の第2閾値電圧未満となる順方向の電圧が前記発光素子の両端に印加されるように、前記信号線を介して前記容量素子の前記他方の電極にローレベルの電位を与え、前記走査信号をオン電位にすることで前記スイッチングトランジスタをオンに設定し、前記第1電源供給線と前記第2電源供給線の電位を電源電位に設定ることよって前記容量素子の前記一方の電極の電位が前記電源電位から前記発光素子の電圧降下分を差し引いた電位となることで前記駆動トランジスタをオフに設定する、前記発光素子を発光させる工程の直後に実行される工程と、
前記第1電源供給線と前記第2電源供給線の電位を接地電位に設定し、前記走査信号をオン電位にすることで前記スイッチングトランジスタをオンに設定するとともに前記信号線を介して前記容量素子の前記他方の電極に輝度電位を与え且つ前記スイッチングトランジスタがオンに設定されることよって前記容量素子の前記一方の電極の電位が前記輝度電位に依存したオン電位になることで前記駆動トランジスタをオンに設定して、前記駆動トランジスタのゲート電極と前記駆動トランジスタのソース電極とドレイン電極の前記一方との間の電位差を前記駆動トランジスタの閾値電圧に設定する輝度電位供給工程と、
前記第1電源供給線の電位を前記電源電位に設定し、前記第2電源供給線の電位を接地電位に設定し、前記走査信号をオフ電位にすることで前記スイッチングトランジスタをオフに設定し、前記信号線を介して前記容量素子の前記他方の電極にハイレベルの電位を与えることでオン電位となったままの前記容量素子の前記一方の電極の電位によって前記駆動トランジスタをオンに設定することで前記発光素子を発光させる工程と、
を含むことを特徴とする画像表示装置の駆動方法。 A light emitting element, a driving transistor in which a cathode electrode of the light emitting element is electrically connected to one of a source electrode and a drain electrode to drive the light emitting element, a gate electrode is connected to a scanning line, and the scanning line A switching transistor that short-circuits the gate electrode of the driving transistor, the source electrode and the drain electrode of the driving transistor, and the gate electrode of the driving transistor are connected to one electrode in accordance with a supplied scanning signal. A capacitor element; a first power supply line electrically connected to the anode electrode of the light emitting element; a second power supply line connected to the other of the source electrode and the drain electrode of the drive transistor ; In a method for driving an image display device comprising a signal line connected to the other electrode ,
A forward voltage that is equal to or higher than the first threshold voltage of the light emitting element at which current starts to flow in the light emitting element and lower than the second threshold voltage of the light emitting element at which light emission starts at the light emitting element is applied to both ends of the light emitting element. as will be, through said signal line giving a potential of the other electrode to the low level of the capacitor, and set to oN before Symbol switching transistor by the scanning signal to the oN potential, the first the potential of the one electrode before Symbol capacitive element a potential of the power supply line a second power supply line I'll be Ru set at the power supply potential is a potential obtained by subtracting the voltage drop of the light emitting element from said power supply potential a step performed pre SL driving transistor to set off, immediately after the step of emitting the light emitting element in,
Wherein the first power supply line potential of the second power supply line is set to ground potential, said capacitor via said signal line and sets the turn on before Symbol switching transistor by the scanning signal to the ON potential before SL driven by turned on the potential the and the switching transistor giving brightness potential to the other electrode potential of the one electrode before Symbol capacitive element I'll be set to oN depending on the luminance potential of element A luminance potential supply step of setting a transistor to ON and setting a potential difference between the gate electrode of the driving transistor and the one of the source electrode and the drain electrode of the driving transistor to a threshold voltage of the driving transistor ;
And setting a potential of said first power supply line to said power supply potential, a potential of the second power supply line is set to ground potential, set off before Symbol switching transistor by turning off the potential of the scanning signal , set to turn on the driving transistor by a potential of the one electrode of the prior SL capacitive element remains turned on potential by applying a potential of the other electrode to the high level of the capacitive element via the signal line a step of emitting the light emitting element and this is,
A method for driving an image display device, comprising:
前記輝度電位供給工程の後であって前記発光素子を発光させる工程の前に、前記第1電源供給線と前記第2電源供給線の電位を負電位に設定し、前記走査信号をオフ電位にすることで前記スイッチングトランジスタをオフに設定し、前記信号線を介して前記容量素子の前記他方の電極にハイレベルの電位を与えることで前記容量素子の前記一方の電位をオン電位としたままにすることによって前記駆動トランジスタをオンに設定する工程をさらに含むことを特徴とする画像表示装置の駆動方法。 The method for driving an image display device according to claim 1,
After the luminance potential supply step and before the light emitting element emits light, the potentials of the first power supply line and the second power supply line are set to a negative potential, and the scanning signal is set to an off potential. set off before Symbol switching transistor by, while the potential of one of said capacitive element and oN potential by applying a potential of the other electrode to the high level of the capacitive element via the signal line the driving method of an image display device characterized by further comprising the step to set the turn on before Symbol driving transistor by the.
前記発光素子は、有機EL素子であることを特徴とする画像表示装置の駆動方法。 In the driving method of the image display device according to claim 1 or 2 ,
The method for driving an image display device, wherein the light emitting element is an organic EL element.
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