JP5298444B2 - プロセッサ設計を特徴付けるための方法、装置、論理プログラム及びシステム - Google Patents
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Description
PU0(PUI): 行われない(行われる)分岐として予測される行われない(行われる)分岐命令数
PT0(PTI): 行われない(行われる)分岐として予測される行われる(行われない)分岐命令数
PLR: リンクレジスタを利用する分岐命令数
PJM: 絶対アドレスに常にジャンプする分岐命令数(例えば、CALL、JUMP)
PLI(PSI): 実行されるロード(記憶)命令数
PLM(PSM): データキャッシュミスを引き起こすロード(記憶)命令数
PGS: 汎用レジスタ中のデータをチップ外メモリに移動する「MOVGS」命令の数
PSG: チップ外メモリ中のデータを汎用レジスタに移動する「MOVSG」命令の数
PIA(PDA): 命令(データ)キャッシュアクセスの回数
PLU(PLT): 行われる分岐として予測される行われる(行われない)命令(キャッシュラインの最後に位置する)の数
PLLIM(PLLIH): 同じキャッシュラインにアクセスする2つの連続的なロード命令対の数(最初の命令はキャッシュミス(ヒット)になる)
PSS1(PSS2): 同じキャッシュラインにアクセスする(しない)2つの連続的な記憶命令対の数
PLL2: 同じキャッシュラインにアクセスしない2つの連続的な記憶命令対の数
PC2: ターゲットがVLIWプロセッサである場合に、2ウェイVLIWのウェイ1及びウェイ2を用いる命令数
この特徴のリストは全てを包含するようには意図されていない。プロセッサキャラクタリゼーション38を決定するのに使用されるパラメータは、列挙されている特徴の全部又は一部を含んでもよいし、列挙済みのいずれにも該当しないものを含んでいてもよい。更に、個々のパラメータはこれらの又は他の特徴の組み合わせを含んでもよい。
i: タイミングウインドウインデックス
j: パラメータインデックス
N: パラメータ数
M: タイミングウインドウ数
Ei: ゲートレベルシミュレーションを用いて推定されたi番目のタイムウインドウについてのエネルギ値
E’i: 数式(1)を用いて得られたi番目のタイムウインドウについてのエネルギ値
Yi: 誤差の絶対値|E’i−Ei|
Pij: 命令トレースから抽出されたパラメータ
ci: 決定された係数
係数群を発見するため、次式を最小化する:
プロセッサ設計を特徴付ける方法であって、
トレーニングプログラムを特定するステップと、
複数のタイミングウインドウの各々について、前記トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
1以上のパラメータを特定するステップと、
タイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するステップと、
を有する方法。
前記トレーニングプログラムが第1トレーニングプログラムであり、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
当該方法は、
第2トレーニングプログラムを特定するステップと、
第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、前記第1の複数のタイミングウインドウ及び前記第2の複数のタイミングウインドウ双方の過半数についての平均電力消費に近づくように前記係数を選択するステップと、
を更に有する付記1記載の方法。
前記推定された電力消費及び前記平均電力消費間の差分が或る定数より小さい場合に、前記推定された電力消費は前記平均電力消費に近い付記1記載の方法。
前記タイミングウインドウが第1の複数のタイミングウインドウであり、当該方法は、
ソフトウエアプログラムを特定するステップと、
第2の複数のタイミングウインドウの各々について、前記ソフトウエアプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の掛かったパラメータ各々の値の総和から前記ソフトウエアプログラムの推定された電力消費を計算するステップと、
を更に有する付記1記載の方法。
前記トレーニングプログラムがアプリケーションドメインを表現する付記1記載の方法。
タイミングウインドウ各々について、前記推定された電力消費及び前記平均電力消費間の差分に電力推定誤差が等しく、
推定された電力消費は、誤差の値が最小の場合に前記平均電力消費に近く、前記誤差の値は:
全てのタイミングウインドウに対して最大の電力推定誤差に等しい最大電力推定誤差、
各タイミングウインドウについて前記電力推定誤差の平均に等しい平均電力推定誤差、及び
前記最大電力推定誤差及び前記平均電力推定誤差の重み付け加算値
の何れかから選択されたものに等しい付記1記載の方法。
前記低レベルシミュレーションがゲートレベルシミュレーションであり、前記高レベルシミュレーションが命令セットシミュレーションである付記1記載の方法。
命令キャッシュミスの回数、
データキャッシュミスの回数、
行われない分岐として予測され行われなかった分岐命令の数、
行われる分岐として予測され行われた分岐命令の数、
行われない分岐として予測され行われた分岐命令の数、
行われる分岐として予測され行われなかった分岐命令の数、
リンクレジスタを利用する分岐命令の数、
絶対アドレスに常にジャンプする分岐命令の数、
実行されるロード命令数、
実行される記憶命令数、
データキャッシュミスを引き起こすロード命令数、
データキャッシュミスを引き起こす記憶命令数、
汎用レジスタからチップ外メモリへデータを動かす命令の数、
チップ外メモリから汎用レジスタへデータを動かす命令の数、
命令キャッシュアクセスの回数、
データキャッシュアクセスの回数、
キャッシュラインの末尾に位置する、行われる分岐として予測され行われた分岐命令の数、
キャッシュラインの末技に位置する、行われる分岐として予測され行われなかった分岐命令の数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令はキャッシュミスになるものの数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令がキャッシュヒットになるものの数、
同じキャッシュラインにアクセスする2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、及び
2ウェイVLIWプロセッサのウェイ1及びウェイ2を利用する命令数
から選択された少なくとも1つを前記パラメータが含む付記1記載の方法。
関連する係数の掛かったパラメータ各々の値の総和は、前記プロセッサをモデル化する線形関係式による付記1記載の方法。
前記高レベルシミュレーションが、サイクル不正確シミュレータから得られ、
各タイミングウインドウが、前記プロセッサのサイクル数に対応し、
前記サイクル数が、線形関係式を用いて推定される付記1記載の方法。
1以上のパラメータが、選択された係数の評価に基づいて削除される付記1記載の方法。
前記推定された電力消費及び前記平均電力消費間の差分の評価に基づいて、前記パラメータに1以上の新たなパラメータが付加される付記1記載の方法。
プロセッサ設計を特徴付ける装置であって、
トレーニングプログラムを特定するキャラクタリゼーションツールと、
複数のタイミングウインドウの各々について、前記トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定する電力計算器と、
1以上のパラメータを特定し、タイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するパラメータ抽出器と、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するリニアプログラミングモジュールであって、前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するリニアプログラミングモジュールと、
を有する装置。
前記トレーニングプログラムが第1トレーニングプログラムであり、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
前記キャラクタリゼーションツールは、第2トレーニングプログラムを特定し、
前記電力計算器は、第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定し、
前記パラメータ抽出器は、前記第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定し、
前記リニアプログラミングモジュールは、前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定し、前記リニアプログラミングモジュールは、前記推定された電力消費が、前記第1の複数のタイミングウインドウ及び前記第2の複数のタイミングウインドウ双方の過半数についての平均電力消費に近づくように前記係数を選択する付記13記載の装置。
前記推定された電力消費及び前記平均電力消費間の差分が或る定数より小さい場合に、前記推定された電力消費は前記平均電力消費に近い付記13記載の装置。
ソフトウエアプログラムを特定するホストプロセッサを更に有する付記13記載の装置であって、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
前記パラメータ抽出器は、第2の複数のタイミングウインドウの各々について、前記ソフトウエアプログラムの高レベルシミュレーションから各パラメータの値を判定し、
前記ホストプロセッサは、前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の掛かったパラメータ各々の値の総和から前記ソフトウエアプログラムの推定された電力消費を決定する付記13記載の装置。
前記トレーニングプログラムがアプリケーションドメインを表現する付記13記載の装置。
タイミングウインドウ各々について、前記推定された電力消費及び前記平均電力消費間の差分に電力推定誤差が等しく、
推定された電力消費は、誤差の値が最小の場合に前記平均電力消費に近く、前記誤差の値は:
全てのタイミングウインドウに対して最大の電力推定誤差に等しい最大電力推定誤差、
各タイミングウインドウについて前記電力推定誤差の平均に等しい平均電力推定誤差、及び
前記最大電力推定誤差及び前記平均電力推定誤差の重み付け加算値
の何れかから選択されたものに等しい付記13記載の装置。
前記低レベルシミュレーションがゲートレベルシミュレーションであり、前記高レベルシミュレーションが命令セットシミュレーションである付記13記載の装置。
命令キャッシュミスの回数、
データキャッシュミスの回数、
行われない分岐として予測され行われなかった分岐命令の数、
行われる分岐として予測され行われた分岐命令の数、
行われない分岐として予測され行われた分岐命令の数、
行われる分岐として予測され行われなかった分岐命令の数、
リンクレジスタを利用する分岐命令の数、
絶対アドレスに常にジャンプする分岐命令の数、
実行されるロード命令数、
実行される記憶命令数、
データキャッシュミスを引き起こすロード命令数、
データキャッシュミスを引き起こす記憶命令数、
汎用レジスタからチップ外メモリへデータを動かす命令の数、
チップ外メモリから汎用レジスタへデータを動かす命令の数、
命令キャッシュアクセスの回数、
データキャッシュアクセスの回数、
キャッシュラインの末尾に位置する、行われる分岐として予測され行われた分岐命令の数、
キャッシュラインの末技に位置する、行われる分岐として予測され行われなかった分岐命令の数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令はキャッシュミスになるものの数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令がキャッシュヒットになるものの数、
同じキャッシュラインにアクセスする2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、及び
2ウェイVLIWプロセッサのウェイ1及びウェイ2を利用する命令数
から選択された少なくとも1つを前記パラメータが含む付記13記載の装置。
プロセッサ設計を特徴付ける媒体中にエンコードされる論理プログラムであって、
トレーニングプログラムを特定するステップと、
複数のタイミングウインドウの各々について、前記トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
1以上のパラメータを特定するステップと、
タイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するステップと、
をコンピュータに実行させる論理プログラム。
前記トレーニングプログラムが第1トレーニングプログラムであり、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
当該論理プログラムは、
第2トレーニングプログラムを特定するステップと、
第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、前記第1の複数のタイミングウインドウ及び前記第2の複数のタイミングウインドウ双方の過半数についての平均電力消費に近づくように前記係数を選択するステップと、
をコンピュータに更に実行させる付記21記載の論理プログラム。
前記推定された電力消費及び前記平均電力消費間の差分が或る定数より小さい場合に、前記推定された電力消費は前記平均電力消費に近い付記21記載の論理プログラム。
前記タイミングウインドウが第1の複数のタイミングウインドウであり、当該論理プログラムは、
ソフトウエアプログラムを特定するステップと、
第2の複数のタイミングウインドウの各々について、前記ソフトウエアプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の掛かったパラメータ各々の値の総和から前記ソフトウエアプログラムの推定された電力消費を計算するステップと、
をコンピュータに更に実行させる付記21記載の論理プログラム。
前記トレーニングプログラムがアプリケーションドメインを表現する付記21記載の論理プログラム。
タイミングウインドウ各々について、前記推定された電力消費及び前記平均電力消費間の差分に電力推定誤差が等しく、
推定された電力消費は、誤差の値が最小の場合に前記平均電力消費に近く、前記誤差の値は:
全てのタイミングウインドウに対して最大の電力推定誤差に等しい最大電力推定誤差、
各タイミングウインドウについて前記電力推定誤差の平均に等しい平均電力推定誤差、及び
前記最大電力推定誤差及び前記平均電力推定誤差の重み付け加算値
の何れかから選択されたものに等しい付記21記載の論理プログラム。
前記低レベルシミュレーションがゲートレベルシミュレーションであり、前記高レベルシミュレーションが命令セットシミュレーションである付記21記載の論理プログラム。
命令キャッシュミスの回数、
データキャッシュミスの回数、
行われない分岐として予測され行われなかった分岐命令の数、
行われる分岐として予測され行われた分岐命令の数、
行われない分岐として予測され行われた分岐命令の数、
行われる分岐として予測され行われなかった分岐命令の数、
リンクレジスタを利用する分岐命令の数、
絶対アドレスに常にジャンプする分岐命令の数、
実行されるロード命令数、
実行される記憶命令数、
データキャッシュミスを引き起こすロード命令数、
データキャッシュミスを引き起こす記憶命令数、
汎用レジスタからチップ外メモリへデータを動かす命令の数、
チップ外メモリから汎用レジスタへデータを動かす命令の数、
命令キャッシュアクセスの回数、
データキャッシュアクセスの回数、
キャッシュラインの末尾に位置する、行われる分岐として予測され行われた分岐命令の数、
キャッシュラインの末技に位置する、行われる分岐として予測され行われなかった分岐命令の数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令はキャッシュミスになるものの数、
同じキャッシュラインにアクセスする2つの連続的なロード命令ペアであって、最初の命令がキャッシュヒットになるものの数、
同じキャッシュラインにアクセスする2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、
同じキャッシュラインにアクセスしない2つの連続的な記憶命令ペアの数、及び
2ウェイVLIWプロセッサのウェイ1及びウェイ2を利用する命令数
から選択された少なくとも1つを前記パラメータが含む付記21記載の論理プログラム。
プロセッサ設計を特徴付けるシステムであって、
トレーニングプログラムを特定する手段と、
複数のタイミングウインドウの各々について、前記トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定する手段と、
1以上のパラメータを特定する手段と、
タイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定する手段と、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定する手段と、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択する手段と、
を有するシステム。
12 高レベルシミュレータ
14 低レベルシミュレータ
16 キャラクタリゼーションツール
18 メモリ
20 ホストコンピュータ
22 ユーザインターフェース
24 タイミングディバイダ
26 電力計算器
28 パラメータ抽出器
30 線形プログラミングモジュール
32 トレーニングプログラム
34 ベクトル
36 テストプロセッサ情報
38 プロセッサキャラクタリゼーション
40 ソフトウエアプログラム
42 ソフトウエア
Claims (10)
- プロセッサ設計を特徴付ける方法であって、
トレーニングプログラムを特定するステップと、
前記トレーニングプログラムを実行するプロセッサの実行サイクルが分割されて形成される複数のタイミングウインドウの各々について、前記プロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
1以上のパラメータを特定するステップと、
前記複数のタイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するステップと、
を有する方法。 - プロセッサ設計を特徴付ける装置であって、
トレーニングプログラムを特定するキャラクタリゼーションツールと、
前記トレーニングプログラムを実行するプロセッサの実行サイクルが分割されて形成される複数のタイミングウインドウの各々について、前記プロセッサの低レベルシミュレーションから平均電力消費を判定する電力計算器と、
1以上のパラメータを特定し、前記複数のタイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するパラメータ抽出器と、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するリニアプログラミングモジュールであって、前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するリニアプログラミングモジュールと、
を有する装置。 - 前記トレーニングプログラムが第1トレーニングプログラムであり、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
前記キャラクタリゼーションツールは、第2トレーニングプログラムを特定し、
前記電力計算器は、第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムを実行するプロセッサの低レベルシミュレーションから平均電力消費を判定し、
前記パラメータ抽出器は、前記第2の複数のタイミングウインドウの各々について、前記第2トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定し、
前記リニアプログラミングモジュールは、前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定し、前記リニアプログラミングモジュールは、前記推定された電力消費が、前記第1の複数のタイミングウインドウ及び前記第2の複数のタイミングウインドウ双方の過半数についての平均電力消費に近づくように前記係数を選択する請求項2記載の装置。 - 前記推定された電力消費及び前記平均電力消費間の差分が或る定数より小さい場合に、前記推定された電力消費は前記平均電力消費に近い請求項2記載の装置。
- ソフトウエアプログラムを特定するホストプロセッサを更に有する請求項2記載の装置であって、
前記タイミングウインドウが第1の複数のタイミングウインドウであり、
前記パラメータ抽出器は、第2の複数のタイミングウインドウの各々について、前記ソフトウエアプログラムの高レベルシミュレーションから各パラメータの値を判定し、
前記ホストプロセッサは、前記第2の複数のタイミングウインドウの各々について、パラメータに関連する係数の掛かったパラメータ各々の値の総和から前記ソフトウエアプログラムの推定された電力消費を決定する請求項2記載の装置。 - 前記トレーニングプログラムがアプリケーションドメインを表現する請求項2記載の装置。
- タイミングウインドウ各々について、前記推定された電力消費及び前記平均電力消費間の差分に電力推定誤差が等しく、
推定された電力消費は、誤差の値が最小の場合に前記平均電力消費に近く、前記誤差の値は:
全てのタイミングウインドウに対して最大の電力推定誤差に等しい最大電力推定誤差、
各タイミングウインドウについて前記電力推定誤差の平均に等しい平均電力推定誤差、及び
前記最大電力推定誤差及び前記平均電力推定誤差の重み付け加算値
の何れかから選択されたものに等しい請求項2記載の装置。 - 前記低レベルシミュレーションがゲートレベルシミュレーションであり、前記高レベルシミュレーションが命令セットシミュレーションである請求項2記載の装置。
- プロセッサ設計を特徴付ける媒体中にエンコードされる論理プログラムであって、
トレーニングプログラムを特定するステップと、
前記トレーニングプログラムを実行するプロセッサの実行サイクルが分割されて形成される複数のタイミングウインドウの各々について、前記プロセッサの低レベルシミュレーションから平均電力消費を判定するステップと、
1以上のパラメータを特定するステップと、
前記複数のタイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定するステップと、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定するステップと、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択するステップと、
をコンピュータに実行させる論理プログラム。 - プロセッサ設計を特徴付けるシステムであって、
トレーニングプログラムを特定する手段と、
前記トレーニングプログラムを実行するプロセッサの実行サイクルが分割されて形成される複数のタイミングウインドウの各々について、前記プロセッサの低レベルシミュレーションから平均電力消費を判定する手段と、
1以上のパラメータを特定する手段と、
前記複数のタイミングウインドウの各々について、前記トレーニングプログラムの高レベルシミュレーションから各パラメータの値を判定する手段と、
タイミングウインドウの各々について、パラメータに関連する係数の乗算されたパラメータ各々の値の総和に等しい推定された電力消費を判定する手段と、
前記推定された電力消費が、タイミングウインドウの過半数の平均電力消費に近づくように前記係数を選択する手段と、
を有するシステム。
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Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
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FR2903511B1 (fr) * | 2006-07-07 | 2008-11-14 | Airbus France Sas | Systeme et architecture avionique a gestion de puissance integree |
US7757103B2 (en) * | 2006-12-20 | 2010-07-13 | Intel Corporation | Method and apparatus to estimate energy consumed by central processing unit core |
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US8195967B2 (en) * | 2008-05-29 | 2012-06-05 | International Business Machines Corporation | Reducing power consumption during execution of an application on a plurality of compute nodes |
US20090300399A1 (en) * | 2008-05-29 | 2009-12-03 | International Business Machines Corporation | Profiling power consumption of a plurality of compute nodes while processing an application |
US8296590B2 (en) | 2008-06-09 | 2012-10-23 | International Business Machines Corporation | Budget-based power consumption for application execution on a plurality of compute nodes |
US8291427B2 (en) * | 2008-06-09 | 2012-10-16 | International Business Machines Corporation | Scheduling applications for execution on a plurality of compute nodes of a parallel computer to manage temperature of the nodes during execution |
US8458722B2 (en) * | 2008-06-09 | 2013-06-04 | International Business Machines Corporation | Thread selection according to predefined power characteristics during context switching on compute nodes |
US8086882B2 (en) * | 2008-06-29 | 2011-12-27 | Microsoft Corporation | Energy measurement techniques for computing systems |
US8250389B2 (en) * | 2008-07-03 | 2012-08-21 | International Business Machines Corporation | Profiling an application for power consumption during execution on a plurality of compute nodes |
US8347120B2 (en) * | 2008-08-12 | 2013-01-01 | Ixys Corporation | System and method for conserving power applied to an electrical apparatus |
US8825464B2 (en) * | 2008-09-02 | 2014-09-02 | Oracle America, Inc. | Method and apparatus for parallelization of sequential power simulation |
US8214843B2 (en) * | 2008-09-03 | 2012-07-03 | International Business Machines Corporation | Framework for distribution of computer workloads based on real-time energy costs |
KR101035257B1 (ko) | 2009-02-25 | 2011-05-18 | 충북대학교 산학협력단 | 유엠엘 설계 모델을 이용한 내장형 소프트웨어 소모 전력 예측 방법 |
US8756564B2 (en) | 2009-05-29 | 2014-06-17 | International Business Machines Corporation | Techniques for providing environmental impact information associated with code |
US8178997B2 (en) | 2009-06-15 | 2012-05-15 | Google Inc. | Supplying grid ancillary services using controllable loads |
US8631411B1 (en) * | 2009-07-21 | 2014-01-14 | The Research Foundation For The State University Of New York | Energy aware processing load distribution system and method |
US20110072378A1 (en) * | 2009-09-24 | 2011-03-24 | Nokia Corporation | Method and apparatus for visualizing energy consumption of applications and actions |
NL2003915C2 (en) * | 2009-12-07 | 2011-06-09 | Yggdra Solutions | Improved power usage management. |
KR101099491B1 (ko) | 2009-12-11 | 2011-12-28 | 충북대학교 산학협력단 | 소모전력 분석방법 |
US8347124B2 (en) * | 2009-12-21 | 2013-01-01 | International Business Machines Corporation | Workload power consumption projection on information handling system |
US9002668B2 (en) | 2010-04-28 | 2015-04-07 | International Business Machines Corporation | Discovering an equipment power connection relationship |
US8436720B2 (en) | 2010-04-29 | 2013-05-07 | International Business Machines Corporation | Monitoring operating parameters in a distributed computing system with active messages |
JP5510543B2 (ja) * | 2010-06-30 | 2014-06-04 | 富士通株式会社 | 情報処理装置の使用量解析方法、情報処理システム及びそのプログラム |
JP5785725B2 (ja) * | 2010-10-15 | 2015-09-30 | 富士通株式会社 | 電力見積装置、電力見積方法及びプログラム |
TW201224748A (en) * | 2010-12-06 | 2012-06-16 | Ind Tech Res Inst | Transaction level system power estimation method and system |
US8756544B2 (en) | 2010-12-06 | 2014-06-17 | Industrial Technology Research Institute | Method for inserting characteristic extractor |
JP5609657B2 (ja) * | 2011-01-11 | 2014-10-22 | 富士通株式会社 | 半導体集積回路の低電力設計支援装置及びその方法 |
JP4875212B1 (ja) * | 2011-03-30 | 2012-02-15 | 株式会社東芝 | 情報処理装置、省電力貢献度の算出方法、及び提示方法 |
US20140236563A1 (en) * | 2011-09-30 | 2014-08-21 | Yuping Wu | Integrated circuit simulation method and system |
US9009517B2 (en) | 2011-11-16 | 2015-04-14 | Infineon Technologies Ag | Embedded voltage regulator trace |
JP5790431B2 (ja) | 2011-11-18 | 2015-10-07 | 富士通株式会社 | 設計支援装置、設計支援方法および設計支援プログラム |
US9176841B2 (en) * | 2011-12-28 | 2015-11-03 | Microsoft Technology Licensing, Llc | Estimating application energy usage in a target device |
US9009500B1 (en) | 2012-01-18 | 2015-04-14 | Google Inc. | Method of correlating power in a data center by fitting a function to a plurality of pairs of actual power draw values and estimated power draw values determined from monitored CPU utilization of a statistical sample of computers in the data center |
US8650552B1 (en) * | 2012-06-22 | 2014-02-11 | Google Inc. | Methods and systems for simulation of energy consumption in mobile operating system emulators |
US10114719B2 (en) | 2013-02-21 | 2018-10-30 | International Business Machines Corporation | Estimating power usage in a computing environment |
US9330424B2 (en) * | 2013-06-28 | 2016-05-03 | Vmware, Inc. | Power management analysis and modeling for distributed computer systems |
US10539609B2 (en) * | 2014-12-08 | 2020-01-21 | Nxp Usa, Inc. | Method of converting high-level test specification language to low-level test implementation language |
CN107111538B (zh) | 2014-12-19 | 2020-05-19 | 杜比实验室特许公司 | 具有模拟的音频实时处理的音频基准测试 |
CN106708499B (zh) | 2015-11-13 | 2020-10-27 | 财团法人工业技术研究院 | 绘图处理程序的分析方法与分析系统 |
US10078364B2 (en) * | 2016-01-14 | 2018-09-18 | Hcl Technologies Limited | System and method for optimizing power consumption of one or more devices |
JP6683920B2 (ja) * | 2016-02-24 | 2020-04-22 | 富士通株式会社 | 並列処理装置、電力係数算出プログラムおよび電力係数算出方法 |
KR101799037B1 (ko) * | 2016-05-31 | 2017-11-17 | 주식회사 인코어드 테크놀로지스 | 가전 기기 사용 가이드 시스템 및 가전 기기 사용 가이드 방법 |
US10387285B2 (en) * | 2017-04-17 | 2019-08-20 | Microsoft Technology Licensing, Llc | Power evaluator for application developers |
US10656700B2 (en) * | 2017-07-10 | 2020-05-19 | Oracle International Corporation | Power management in an integrated circuit |
FR3073302A1 (fr) * | 2017-11-08 | 2019-05-10 | STMicroelectronics (Grand Ouest) SAS | Procede et dispositif de surveillance d'au moins une activite d'un objet connecte |
CN114158083B (zh) * | 2020-09-08 | 2024-09-17 | 大唐联仪科技有限公司 | 一种终端功耗测试系统、方法及电子设备 |
US11836031B2 (en) * | 2020-11-10 | 2023-12-05 | Advanced Micro Devices, Inc. | Application override of power estimation mechanism |
JP7525159B2 (ja) | 2020-12-25 | 2024-07-30 | 学校法人幾徳学園 | 電力推定装置および電源制御システム |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0635893A (ja) * | 1992-07-16 | 1994-02-10 | Babcock Hitachi Kk | プラントシミュレータ装置 |
US5521834A (en) * | 1993-11-30 | 1996-05-28 | At&T Global Information Solutions Company | Method and apparatus for calculating dynamic power dissipation in CMOS integrated circuits |
US5838947A (en) * | 1996-04-02 | 1998-11-17 | Synopsys, Inc. | Modeling, characterization and simulation of integrated circuit power behavior |
US6021381A (en) * | 1996-06-05 | 2000-02-01 | Sharp Kabushiki Kaisha | System for detecting power consumption of integrated circuit |
US6151568A (en) * | 1996-09-13 | 2000-11-21 | Sente, Inc. | Power estimation software system |
US6002878A (en) * | 1997-07-01 | 1999-12-14 | Motorola, Inc. | Processor power consumption estimator that using instruction and action formulas which having average static and dynamic power coefficients |
US6397170B1 (en) * | 1998-08-18 | 2002-05-28 | International Business Machines Corporation | Simulation based power optimization |
US6871172B1 (en) * | 2001-01-22 | 2005-03-22 | Xilinx, Inc. | Method and apparatus for determining power dissipation |
US6735744B2 (en) * | 2001-02-07 | 2004-05-11 | Nec Corporation | Power mode based macro-models for power estimation of electronic circuits |
US6895561B2 (en) * | 2001-12-07 | 2005-05-17 | Sun Microsystems, Inc. | Power modeling methodology for a pipelined processor |
US7421382B2 (en) * | 2001-12-07 | 2008-09-02 | Sun Microsystems, Inc. | Data analysis techniques for dynamic power simulation of a CPU |
US7363208B2 (en) * | 2003-07-10 | 2008-04-22 | Freescale Semiconductor, Inc. | Power consumption estimation |
US7000204B2 (en) * | 2003-09-02 | 2006-02-14 | Hewlett-Packard Development Company, L.P. | Power estimation based on power characterizations |
US7249331B2 (en) * | 2004-10-07 | 2007-07-24 | International Business Machines Corporation | Architectural level throughput based power modeling methodology and apparatus for pervasively clock-gated processor cores |
US20070198864A1 (en) * | 2006-02-21 | 2007-08-23 | Toshiba America Electronic Components | Systems and methods for determining and using power profiles for software programs executing on data processors |
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