JP5288783B2 - Bonding pad arrangement method, semiconductor chip and system - Google Patents

Bonding pad arrangement method, semiconductor chip and system Download PDF

Info

Publication number
JP5288783B2
JP5288783B2 JP2007320917A JP2007320917A JP5288783B2 JP 5288783 B2 JP5288783 B2 JP 5288783B2 JP 2007320917 A JP2007320917 A JP 2007320917A JP 2007320917 A JP2007320917 A JP 2007320917A JP 5288783 B2 JP5288783 B2 JP 5288783B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
bonding
bonding pad
pad
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007320917A
Other languages
Japanese (ja)
Other versions
JP2009146993A5 (en
JP2009146993A (en
Inventor
俊宏 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2007320917A priority Critical patent/JP5288783B2/en
Publication of JP2009146993A publication Critical patent/JP2009146993A/en
Publication of JP2009146993A5 publication Critical patent/JP2009146993A5/ja
Application granted granted Critical
Publication of JP5288783B2 publication Critical patent/JP5288783B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor chip such that functions of bonding pads can be changed according to its use. <P>SOLUTION: In the semiconductor chip 200 having a plurality of bonding pads, signals at least needed to access an external device such as a DRAM are allocated to bonding pads 210, 212 and 260 disposed in a peripheral area as the peripheral edge of the semiconductor chip 200. Further, signals needed for access by an extension function are allocated to bonding pads 220, 222, 240, 242, 250, and 252 disposed in an array area inside the peripheral area. Consequently, when the semiconductor chip is used in an extended connection state, the semiconductor chip can be bonded to a package by flip-chip bonding, but when not in the extended connection state, the semiconductor chip can be bonded to the package by wire bonding using the bonding pads in the peripheral area. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、複数のボンディングパッドを備えた半導体チップのボンディングパッド配置方法に関する。   The present invention relates to a bonding pad arrangement method for a semiconductor chip having a plurality of bonding pads.

従来、半導体チップのボンディングパッドは、主にペリフェラルエリア（半導体チップの周縁部に位置する領域）に配置されていた。また、半導体チップをパッケージと接合する代表的な接合方法としては、ワイヤボンディング接合が主に用いられていた。   Conventionally, a bonding pad of a semiconductor chip has been mainly arranged in a peripheral area (a region located at the peripheral edge of the semiconductor chip). Also, wire bonding is mainly used as a typical bonding method for bonding a semiconductor chip to a package.

しかし近年、半導体チップの高集積化に伴い、入出力端子数の多端子化、端子間ピッチの微細化が進行し、ペリフェラルエリア内のボンディングパッドだけでは、端子全てに対応しきれない場合が増加していた。   However, in recent years, with the high integration of semiconductor chips, the number of input / output terminals has increased and the pitch between terminals has become finer, and the number of terminals that cannot be handled by all the bonding pads in the peripheral area alone has increased. Was.

そこで多端子化等に対応するため、半導体チップ表面のアレイエリア（半導体チップの周縁部よりも内側の領域）にボンディングパッドを配置し、これをはんだバンプによってパッケージに接合するフリップチップ接合が開発された（特許文献１等を参照のこと）。   Therefore, in order to cope with the increase in the number of terminals, flip chip bonding has been developed in which bonding pads are arranged in an array area on the surface of the semiconductor chip (an area inside the peripheral edge of the semiconductor chip) and bonded to the package by solder bumps. (See Patent Document 1).

特開２００２−２８９６３６号公報JP 2002-289636 A

複数の半導体チップをパッケージに接合して一つのシステムを構成する場合においては、半導体チップの一部の機能（回路）だけを使用すれば十分な場合がある。この場合、製造の容易さやコスト等を考慮すると、半導体チップにおける一部の機能に対応するボンディングパッドを用いてワイヤボンディング接合してパッケージするのが好ましい。
しかしながら、フリップチップ接合によりパッケージと接合することを目的として製造された半導体チップは、アレイエリアのみにボンディングパッドを配置しているため、パッケージにワイヤボンディング接合することはできない。そのため、このような半導体チップでは、半導体チップの一部の機能だけを使用したい場合においてもフリップチップ接合せざるを得ず、製造に手間がかかり、またコストが高くなってしまうという問題があった。 When a plurality of semiconductor chips are bonded to a package to form a single system, it may be sufficient to use only a part of the functions (circuits) of the semiconductor chip. In this case, in consideration of ease of manufacture, cost, and the like, it is preferable to perform bonding by wire bonding using a bonding pad corresponding to a part of functions in the semiconductor chip.
However, since a semiconductor chip manufactured for the purpose of bonding to a package by flip chip bonding has bonding pads arranged only in the array area, it cannot be bonded to the package by wire bonding. Therefore, in such a semiconductor chip, there is a problem that even when only a part of the function of the semiconductor chip is desired, flip chip bonding is unavoidable, and it takes time and effort to manufacture and the cost increases. .

本発明は係る実情に鑑みてなされたものであり、用途に応じてボンディングパッドの機能を変えることができるボンディングパッド配置方法を提供することにより、半導体チップをパッケージに接合する際の製造の手間及びコストを軽減することを目的とする。   The present invention has been made in view of such circumstances, and by providing a bonding pad arrangement method capable of changing the function of the bonding pad according to the application, it is possible to reduce the manufacturing effort when bonding the semiconductor chip to the package, and The objective is to reduce costs.

本発明のボンディングパッド配置方法は、複数のボンディングパッドを備えた半導体チップのボンディングパッド配置方法であって、前記半導体チップの周縁部である第１の領域に第１の電気信号を入出力するための第１のボンディングパッドを配置し、前記第１の領域の内側の第２の領域に前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドを配置し、前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能である。
また、本発明の半導体チップは、複数のボンディングパッドを備えた半導体チップであって、前記半導体チップの周縁部である第１の領域に配置され、第１の電気信号を入出力するための第１のボンディングパッドと、前記第１の領域の内側の第２の領域に配置され、前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドとを有し、前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能である。
また、本発明のシステムは、ＳＤＲＡＭと、前記ＳＤＲＡＭを制御するためのメモリコントローラを有する半導体チップとを備えるシステムであって、前記半導体チップは、前記半導体チップの周縁部である第１の領域に配置され、第１の電気信号を入出力するための第１のボンディングパッドと、前記第１の領域の内側の第２の領域に配置され、前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドとを有し、前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能である。 Bonding pad arrangement method of the present invention is a semiconductor chip bonding pad arrangement method having a plurality of bonding pads, for inputting and outputting a first electrical signal to the first region is a periphery of the semiconductor chip first placing a bonding pad, and disposing a second bonding pads for inputting and outputting the first of said first electrical signal is different from the second electrical signal to the second region of the inner region of the In addition to wire bonding bonding using the first bonding pad, flip chip bonding can be performed using the first bonding pad and the second bonding pad .
The semiconductor chip of the present invention is a semiconductor chip having a plurality of bonding pads, wherein disposed in the first region is a peripheral portion of the semiconductor chip, for inputting and outputting a first electrical signal the 1 and the bonding pads are arranged in a second region inside the first region, have a second bonding pads for inputting and outputting a second electrical signal different from the first electrical signal In addition to wire bonding bonding using the first bonding pad, flip chip bonding can be performed using the first bonding pad and the second bonding pad .
According to another aspect of the present invention, there is provided a system including an SDRAM and a semiconductor chip having a memory controller for controlling the SDRAM, wherein the semiconductor chip is provided in a first region that is a peripheral portion of the semiconductor chip. A first bonding pad that is arranged and is provided in a second region inside the first region, and is different from the first electric signal. A second bonding pad for inputting / outputting a wire, and wire bonding can be performed using the first bonding pad, and the first bonding pad and the second bonding pad Can be used for flip chip bonding.

本発明では、半導体チップの周縁部の領域と、該周縁部の内側の領域にボンディングパッドを配置して、各領域にそれぞれ異なる信号を割り当てるようにした。これにより、例えばＤＲＡＭ等の外部装置との接続の際に、用途に応じてボンディングパッドの機能を変えることができ、選択的にワイヤボンディング接合及びフリップ接合することができる。   In the present invention, bonding pads are arranged in the peripheral area of the semiconductor chip and the inner area of the peripheral area, and different signals are assigned to the respective areas. Thereby, for example, when connecting to an external device such as a DRAM, the function of the bonding pad can be changed according to the application, and wire bonding bonding and flip bonding can be performed selectively.

以下、本発明を実施するための最良の形態を図面を用いて説明する。
図１は本発明の実施の形態に係る半導体チップ２００を説明する図である。図１（ａ）は半導体チップ２００の機能モジュールについて図示したものである。 The best mode for carrying out the present invention will be described below with reference to the drawings.
FIG. 1 is a diagram illustrating a semiconductor chip 200 according to an embodiment of the present invention. FIG. 1A illustrates the functional module of the semiconductor chip 200.

半導体チップ２００は、データビット数「１６」、「３２」、「６４」に対応可能なメモリコントローラ１００と、説明の簡単のため図示されない複数の機能モジュールを備えている。半導体チップ２００がパッケージに接合されて、その他の装置、例えばＤｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ（以下、ＤＤＲＳＤＲＡＭ）等にアクセスする場合、メモリコントローラ１００は複数の信号を用いてアクセスを行う。   The semiconductor chip 200 includes a memory controller 100 that can handle the number of data bits “16”, “32”, and “64”, and a plurality of functional modules that are not shown for simplicity of explanation. When the semiconductor chip 200 is bonded to a package to access another device such as a double data rate synchronous DRAM (hereinafter referred to as DDR SDRAM), the memory controller 100 performs access using a plurality of signals.

複数の信号には、データビット数に依存しない信号として、差動クロック及びクロック用制御信号（ＣＫ、ＣＫＢ、ＣＫＥ）、アドレス及び制御信号（Ａ０〜Ａ１１、ＢＡ０〜ＢＡ１、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ）に代表される共通信号１６０がある。
また、データビット数に依存する信号として、データ信号（ＤＱ０〜ＤＱ６３）１１０、１２０、１４０、及び１５０がある。また、ＤＤＲＤＲＡＭを制御するためのデータ用制御信号（ＤＱＳ０〜ＤＱＳ７、ＤＭ０〜ＤＭ７）１１２、１２２、１４２、１５２がある。データ信号１１０、１２０、１４０、及び１５０はそれぞれ１６ビット単位でデータを扱うための信号であり、データ用制御信号１１２、１２２、１４２、及び１５２はそれぞれ２ビット単位でデータ量に応じてＤＤＳＤＲＡＭを制御するための信号である。
以上のような信号を用いて、半導体チップ２００は、ＤＲＡＭ等の外部装置とアクセスを行う。 The plurality of signals include a differential clock and clock control signals (CK, CKB, CKE), address and control signals (A0 to A11, BA0 to BA1, CSB, RASB, CASB, as signals independent of the number of data bits. There is a common signal 160 represented by WEB).
Further, there are data signals (DQ0 to DQ63) 110, 120, 140, and 150 that depend on the number of data bits. Further, there are data control signals (DQS0 to DQS7, DM0 to DM7) 112, 122, 142, 152 for controlling the DDR DRAM. The data signals 110, 120, 140, and 150 are signals for handling data in units of 16 bits, and the data control signals 112, 122, 142, and 152 are respectively 2 bits in units of DDSDRAM according to the data amount. It is a signal for controlling.
Using the signals as described above, the semiconductor chip 200 accesses an external device such as a DRAM.

図１（ｂ）は半導体チップ２００のボンディングパッド配置の一例を図示したものである。ここで示すボンディングパッドは、半導体チップ２００がＤＤＲＳＤＲＡＭにアクセスする際に用いる複数の信号を入出力するためのものである。   FIG. 1B illustrates an example of the bonding pad arrangement of the semiconductor chip 200. The bonding pads shown here are for inputting / outputting a plurality of signals used when the semiconductor chip 200 accesses the DDR SDRAM.

図１（ｂ）において、２６０はデータビット数に依存しない共通信号１６０をＤＤＲＳＤＲＡＭと接続するためのボンディングパッドである。   In FIG. 1B, reference numeral 260 denotes a bonding pad for connecting a common signal 160 independent of the number of data bits to the DDR SDRAM.

２４０及び２５０はデータ信号１４０及び１５０と、２４２及び２５２はデータ用制御信号１４２及び１５２と接続し、それぞれデータビット数「６４」のＤＤＲＳＤＲＡＭの上位３２ビットと接続するためのボンディングパッドである。   Reference numerals 240 and 250 denote data signals 140 and 150, and reference numerals 242 and 252 denote data control signals 142 and 152, which are bonding pads for connecting to the upper 32 bits of the DDR SDRAM having 64 data bits.

２１０はデータ信号１１０と、２１２はデータ用制御信号１１２と接続し、それぞれデータビット数「６４」、「３２」、「１６」のＤＤＲＳＤＲＡＭの下位１６ビットと接続するためのボンディングパッドである。   Reference numeral 210 denotes a data pad 110 and 212 denotes a data control signal 112, which are bonding pads for connecting to the lower 16 bits of the DDR SDRAM having the number of data bits “64”, “32”, and “16”, respectively.

２２０はデータ信号１２０と、２２２はデータ用制御信号１２２と接続し、それぞれデータビット数「６４」、「３２」のＤＤＲＳＤＲＡＭの上記以外（すなわち、上位３２ビット及び下位１６ビット以外）のビットと接続するためのボンディングパッドである。   220 is connected to the data signal 120, 222 is connected to the data control signal 122, and connected to the other bits of the DDR SDRAM with the number of data bits “64” and “32” (that is, other than the upper 32 bits and the lower 16 bits). It is a bonding pad for performing.

以上で説明したようなボンディングパッドの配置を、ペリフェラルエリアとアレイエリアとに分類して説明すると、半導体チップ２００における周縁部に対応する領域であるペリフェラルエリアには、ボンディングパッド２１０、２１２、２６０が配置されている。また、上記周縁部よりも内側のアレイエリアには、ボンディングパッド２２０、２２２、２４０、２４２、２５０、２５２が配置されている。このように、半導体チップ２００は、ペリフェラルエリアとアレイエリアとに分類してボンディングパッドを配置し、それぞれに異なる信号を割り当てるようにしている。   The arrangement of the bonding pads as described above is classified into a peripheral area and an array area, and bonding pads 210, 212, and 260 are formed in the peripheral area that is a region corresponding to the peripheral portion of the semiconductor chip 200. Has been placed. Bonding pads 220, 222, 240, 242, 250, and 252 are arranged in the array area inside the peripheral edge. In this manner, the semiconductor chip 200 is classified into the peripheral area and the array area, and the bonding pads are arranged, and different signals are assigned to the respective pads.

なお、本実施の形態において、ボンディングパッド２２０、２２２、２４０、２４２、２５０、２５２は、ＤＤＲＳＤＲＡＭと接続しない場合、ＩＯ電源及びコア電源用の電源用パッド、グランドパッド等に置き換えることができように構成されている。   In the present embodiment, the bonding pads 220, 222, 240, 242, 250, and 252 can be replaced with power supply pads for the IO power supply and core power supply, a ground pad, and the like when not connected to the DDR SDRAM. It is configured.

また、半導体チップ２００は、説明の簡単のため図示されないその他接続用ボンディングパッドを有している。また、説明の簡単のためボンディングパッド１つにつき、複数の信号を表しているものとするが、実際には、各信号につき１つ以上のボンディングパッドを有している。   Further, the semiconductor chip 200 has other connection bonding pads (not shown) for simplicity of explanation. For simplicity of explanation, a plurality of signals are shown for each bonding pad, but actually, each signal has one or more bonding pads.

次に、下記の表１は、半導体チップ２００とデータビット数「１６」、「３２」、「６４」のＤＤＲＳＤＲＡＭとの接続において用いる上述複数の信号を入出力する端子について、必要端子を○、不要端子を×としてデータビット数毎にまとめたものである。   Next, Table 1 below shows the necessary terminals for the terminals for inputting / outputting the plurality of signals used in the connection between the semiconductor chip 200 and the DDR SDRAM having the data bit number “16”, “32”, “64”. Unnecessary terminals are indicated by x and are summarized for each number of data bits.

Figure 0005288783
Figure 0005288783

データビット数「１６」のＤＤＲＳＤＲＡＭと半導体チップ２００は差動クロック及びクロック用制御信号３端子、アドレス及び制御信号１８端子、ＤＱ０〜ＤＱ１５の１６端子、ＤＱＳ０、ＤＱＳ１の２端子、ＤＭ０、ＤＭ１の２端子、計４１端子で接続される。   The DDR SDRAM with a data bit number of “16” and the semiconductor chip 200 are: differential clock and clock control signal 3 terminals, address and control signal 18 terminals, DQ0 to DQ15 16 terminals, DQS0 and DQS1 2 terminals, DM0 and DM1 2 Terminals are connected with a total of 41 terminals.

データビット数「３２」のＤＤＲＳＤＲＡＭと半導体チップ２００は、上記４１端子に加え、ＤＱ１６〜ＤＱ３１の１６端子、ＤＱＳ２、ＤＱＳ３の２端子、ＤＭ２、ＤＭ３の２端子、計６１端子で接続される。   In addition to the 41 terminals, the DDR SDRAM having the data bit number “32” and the semiconductor chip 200 are connected by 16 terminals DQ16 to DQ31, 2 terminals DQS2 and DQS3, 2 terminals DM2 and DM3, and a total of 61 terminals.

データビット数「６４」のＤＤＲＳＤＲＡＭと半導体チップ２００は、上記６１端子に加え、ＤＱ３２〜ＤＱ６３の３２端子、ＤＱＳ４〜ＤＱＳ７の４端子、ＤＭ４〜ＤＭ７の４端子、計１０１端子で接続される。   In addition to the 61 terminals, the DDR SDRAM having the data bit number “64” and the semiconductor chip 200 are connected by 32 terminals DQ32 to DQ63, 4 terminals DQS4 to DQS7, 4 terminals DM4 to DM7, and 101 terminals in total.

以上のように、半導体チップ２００とＤＤＲＳＤＲＡＭとの接続にあたっては、共通信号１６０、データ信号１１０、及びデータ用制御信号１１２が最低限必要となる。また、データビット数を増加させて接続するにあたっては、データ信号１２０、１４０、１５０、データ用制御信号１２２、１４２、１５２を拡張的に用いる必要がある。   As described above, the common signal 160, the data signal 110, and the data control signal 112 are at least necessary for connection between the semiconductor chip 200 and the DDR SDRAM. Further, when the connection is made by increasing the number of data bits, the data signals 120, 140, 150 and the data control signals 122, 142, 152 need to be used in an expanded manner.

次に、以上で説明したような本発明に係る半導体チップ２００とデータビット数「１６」、「３２」、「６４」のＤＤＲＳＤＲＡＭとを接続した状態を、図２Ａ〜Ｃを用いて説明する。なお、以下で説明する半導体チップ２０３〜２０５は、半導体チップ２００を、「１６」、「３２」、「６４」のそれぞれのデータビット数で用いたものである。   Next, a state where the semiconductor chip 200 according to the present invention and the DDR SDRAM having the data bit numbers “16”, “32”, and “64” as described above are connected will be described with reference to FIGS. Note that the semiconductor chips 203 to 205 described below use the semiconductor chip 200 with the number of data bits of “16”, “32”, and “64”.

図２Ａはデータビット数「１６」の半導体チップ２０３にデータビット数「１６」のＤＤＲＳＤＲＡＭ３１１を接続した状態を説明する図である。   FIG. 2A is a diagram for explaining a state in which the DDR SDRAM 311 having the data bit number “16” is connected to the semiconductor chip 203 having the data bit number “16”.

半導体チップ２０３はメモリコントローラ１００と、ボンディングパッド２１０、２１２、２２０、２２２、２４０、２４２、２５０、２５２、２６０とを有している。   The semiconductor chip 203 has a memory controller 100 and bonding pads 210, 212, 220, 222, 240, 242, 250, 252, 260.

半導体チップ２０３は、メモリコントローラ１００の共通信号１６０とボンディングパッド２６０、データ信号１１０とボンディングパッド２１０、データ用制御信号１１２とボンディングパッド２１２とを介して、ＤＤＲＳＤＲＡＭ３１１に接続される。この場合、ボンディングパッド２２０、２２２、２４０、２４２、２５０、２５２は未接続状態となる。   The semiconductor chip 203 is connected to the DDR SDRAM 311 via the common signal 160 and the bonding pad 260 of the memory controller 100, the data signal 110 and the bonding pad 210, and the data control signal 112 and the bonding pad 212. In this case, the bonding pads 220, 222, 240, 242, 250, and 252 are not connected.

図２Ｂはデータビット数「３２」の半導体チップ２０４にデータビット数「１６」のＤＤＲＳＤＲＡＭ３１１及び３１２を接続した状態を説明する図である。   FIG. 2B is a diagram for explaining a state where DDR SDRAMs 311 and 312 having a data bit number “16” are connected to a semiconductor chip 204 having a data bit number “32”.

半導体チップ２０４は図２Ａの接続に加え、データ信号１２０とボンディングパッド２２０、データ用制御信号１２２とボンディングパッド２２２とを介して、ＤＤＲＳＤＲＡＭ３１１、３１２に接続される。この場合、ボンディングパッド２４０、２４２、２５０、２５２は未接続状態となる。   The semiconductor chip 204 is connected to the DDR SDRAMs 311 and 312 via the data signal 120 and the bonding pad 220, the data control signal 122 and the bonding pad 222 in addition to the connection shown in FIG. 2A. In this case, the bonding pads 240, 242, 250, and 252 are not connected.

図２Ｃはデータビット数「６４」の半導体チップ２０５にデータビット数「１６」のＤＤＲＳＤＲＡＭ３１１、３１２、３１３、３１４を接続した状態を説明する図である。   FIG. 2C is a diagram illustrating a state in which DDR SDRAMs 311, 312, 313, and 314 having a data bit number “16” are connected to a semiconductor chip 205 having a data bit number “64”.

半導体チップ２０５は図２Ｂの接続に加え、データ信号１４０とボンディングパッド２４０、データ信号１５０とボンディングパッド２５０、データ用制御信号１４２とボンディングパッド２４２、データ用制御信号１５２とボンディングパッド２５２とを介して、ＤＤＲＳＤＲＡＭ３１１、３１２、３１３、３１４に接続される。   In addition to the connection shown in FIG. 2B, the semiconductor chip 205 is connected via a data signal 140 and a bonding pad 240, a data signal 150 and a bonding pad 250, a data control signal 142 and a bonding pad 242, and a data control signal 152 and a bonding pad 252. , DDR SDRAM 311, 312, 313, 314.

つまり、以上で説明したような本発明に係る半導体チップ２００では、周縁部であるペリフェラルエリア内のボンディングパッドに、ＤＤＲＳＤＲＡＭと接続するために最低限必要（最小限）な信号が割り当てられる構成となっている。なお、割り当てられている信号は、共通信号１６０、データ信号１１０、データ用制御信号１１２である。そして周縁部よりも内側のアレイエリア内のボンディングパッドには、データビット拡張用の信号が割り当てられる構成となっている。なお、割り当てられる信号は、データ信号１２０、１４０、１５０、更にはデータ用制御信号１２２、１４２、１５２である。 That is, in the semiconductor chip 200 according to the present invention as described above, a minimum necessary (minimum) signal is assigned to the bonding pad in the peripheral area, which is the peripheral portion, for connection to the DDR SDRAM. ing. The assigned signals are the common signal 160, the data signal 110, and the data control signal 112. A data bit expansion signal is assigned to the bonding pads in the array area inside the peripheral edge. The signals to be assigned are the data signals 120, 140, 150, and the data control signals 122, 142, 152.

このようなボンディングパッドの配置とすることで、用途に応じてボンディングパッドの機能を変えることができ、選択的にワイヤボンディング接合及びフリップ接合することができる。そして、必要なデータビット数のＤＤＲＳＤＲＡＭと接続することができ、接続しないパッドを未使用パッドとすることができる。以下、本発明に係る半導体チップをパッケージにワイヤボンディング接合及びフリップ接合した具体例を図３及び４を用いて説明する。 By adopting such a bonding pad arrangement, the function of the bonding pad can be changed according to the application, and wire bonding bonding and flip bonding can be selectively performed. Then, it can be connected to a DDR SDRAM having the required number of data bits, and a pad that is not connected can be an unused pad. A specific example in which a semiconductor chip according to the present invention is bonded to a package by wire bonding and flip bonding will be described below with reference to FIGS.

図３はデータビット数「１６」の上述の半導体チップ２０３にデータビット数「１６」のＤＤＲＳＤＲＡＭ３１１を接続した場合の実装例を示した図である。   FIG. 3 is a diagram showing a mounting example when a DDR SDRAM 311 having a data bit number “16” is connected to the above-described semiconductor chip 203 having a data bit number “16”.

ＤＤＲＳＤＲＡＭ３１１はワイヤ４６を介して、インターポーザ４２にワイヤボンディング接合する。更に、ＤＤＲＳＤＲＡＭ３１１はインターポーザ４２とはんだボール４７を介して、基板４５１と接合する。半導体チップ２０３はペリフェラルエリア内のボンディングパッドとワイヤ４６を介して、インターポーザ４１２にワイヤボンディング接合する。更に、半導体チップ２０３はインターポーザ４１２とはんだボール４７を介して、基板４５１と接合することで、ＤＤＲＳＤＲＡＭ３１１と接続する。   The DDR SDRAM 311 is bonded to the interposer 42 via a wire 46 by wire bonding. Further, the DDR SDRAM 311 is bonded to the substrate 451 through the interposer 42 and the solder balls 47. The semiconductor chip 203 is bonded to the interposer 412 via a bonding pad and a wire 46 in the peripheral area. Further, the semiconductor chip 203 is connected to the DDR SDRAM 311 by bonding to the substrate 451 via the interposer 412 and the solder balls 47.

このように半導体チップ２０３は、ペリフェラルエリア内のボンディングパッドだけでＤＤＲＳＤＲＡＭ３１１と接続する場合、インターポーザ４１２にワイヤボンディング接合することができる。   As described above, when the semiconductor chip 203 is connected to the DDR SDRAM 311 only with the bonding pad in the peripheral area, the semiconductor chip 203 can be bonded to the interposer 412 by wire bonding.

図４はデータビット数「３２」の上述の半導体チップ２０４にデータビット数「１６」のＤＤＲＳＤＲＡＭ３１１及び３１２を接続した場合の実装例を示した図である。なお、図３の説明と同一の構成要素については同一符号で表す。   FIG. 4 is a diagram showing an implementation example in which DDR SDRAMs 311 and 312 having a data bit number “16” are connected to the above-described semiconductor chip 204 having a data bit number “32”. Note that the same constituent elements as those described with reference to FIG.

ＤＤＲＳＤＲＡＭ３１１及び３１２はワイヤ４６を介して、インターポーザ４２にワイヤボンディング接合する。半導体チップ２０４は、ペリフェラルエリア内のボンディングパッド及びアレイエリアのボンディングパッドを介してインターポーザ４１１にフリップチップ接合する。更に、半導体チップ２０４は、インターポーザ４１１と、はんだボール４８を介してインターポーザ４２と接合することで、ＤＤＲＳＤＲＡＭ３１１及び３１２と接続する。更に、半導体チップ２０４はインターポーザ４１１とはんだボール４７を介して基板４５１と接合する。   The DDR SDRAMs 311 and 312 are wire-bonded to the interposer 42 via the wire 46. The semiconductor chip 204 is flip-chip bonded to the interposer 411 via bonding pads in the peripheral area and bonding pads in the array area. Furthermore, the semiconductor chip 204 is connected to the DDR SDRAMs 311 and 312 by joining the interposer 411 and the interposer 42 via the solder balls 48. Further, the semiconductor chip 204 is bonded to the substrate 451 through the interposer 411 and the solder balls 47.

このように半導体チップ２０４は、ペリフェラルエリア内のボンディングパッド及びアレイエリア内のボンディングパッドを使用してＤＤＲＳＤＲＡＭと接続する場合、インターポーザ４１１にフリップチップ接合することができる。   Thus, the semiconductor chip 204 can be flip-chip bonded to the interposer 411 when connected to the DDR SDRAM using the bonding pads in the peripheral area and the bonding pads in the array area.

以上、本発明に係る半導体チップでは、ペリフェラルエリア内のボンディングパッドにＤＤＲＳＲＡＭとのアクセスに最低限必要な信号を割り当て、アレイエリア内のボンディングパッドには拡張機能によるアクセスに必要な信号を割り当てた。
これにより、用途に応じてボンディングパッドの機能を変えることができ、選択的にワイヤボンディング接合及びフリップ接合することができる。
そして、半導体チップを拡張接続して使用する場合には、フリップチップ接合によりパッケージと接合することで、パッケージの実装面積を小さくすることができ、また、配線が短いため電気的特性を向上させることができる。また、拡張接続しない場合には、ペリフェラルエリア内のボンディングパッドを使用して、ワイヤボンディング接合によりパッケージと接合することで、コストを軽減することができる。 As described above, in the semiconductor chip according to the present invention, the minimum signal necessary for accessing the DDR SRAM is assigned to the bonding pad in the peripheral area, and the signal necessary for accessing by the extended function is assigned to the bonding pad in the array area.
Thereby, the function of the bonding pad can be changed according to the application, and wire bonding and flip bonding can be selectively performed.
When the semiconductor chip is used in an extended connection, the mounting area of the package can be reduced by bonding to the package by flip chip bonding, and the electrical characteristics can be improved because the wiring is short. Can do. In addition, when the extended connection is not used, the bonding pad in the peripheral area is used to join the package by wire bonding, thereby reducing the cost.

なお、以上の実施の形態の説明においては、本発明に係る半導体チップとデータビット数「１６」、「３２」、「６４」のＤＤＲＳＤＲＡＭへの接続を例に説明したが、データビット数はこれに限定するものではない。例えば「８」、「２４」、「１２８」、その他のデータビット数のＤＤＲＳＤＲＡＭ等の外部装置とも接続可能である。   In the above description of the embodiment, the connection of the semiconductor chip according to the present invention to the DDR SDRAM with the number of data bits “16”, “32”, “64” has been described as an example. It is not limited to. For example, “8”, “24”, “128” and other external devices such as DDR SDRAM having the number of data bits can be connected.

また、以上の説明においては、本発明に係る半導体チップと接続するＤＤＲＳＤＲＡＭの最小のデータビット数（本発明でいう所定データ量に対応する）を「１６」として説明したが、最小データビット数はこれに限定するものではない。例えば「８」、「３２」等、その他のデータビット数を最小データビット数としてもよい。例えば、最小データビット数を「３２」にした場合には、ペリフェラルエリア内のボンディングバッドに共通信号１６０、データ信号１１０及び１２０、データ用制御信号１１２及び１２２を割り当てるようにすればよい。   In the above description, the minimum number of data bits (corresponding to the predetermined data amount referred to in the present invention) of the DDR SDRAM connected to the semiconductor chip according to the present invention has been described as “16”. However, the present invention is not limited to this. For example, other data bit numbers such as “8” and “32” may be set as the minimum data bit number. For example, when the minimum number of data bits is set to “32”, the common signal 160, the data signals 110 and 120, and the data control signals 112 and 122 may be assigned to the bonding pads in the peripheral area.

また、以上の説明においては、本発明に係る半導体チップとＤＤＲＳＤＲＡＭへの接続を例に説明したが、外部装置はこれに限定するものではなく、ＳＤＲＳＤＲＡＭ等の外部装置においても接続可能である。   In the above description, the connection between the semiconductor chip and the DDR SDRAM according to the present invention has been described as an example. However, the external device is not limited to this, and an external device such as an SDR SDRAM can also be connected.

また、以上の説明においては、半導体チップのアレイエリア内のボンディングパッドにＤＤＲＳＤＲＡＭへの接続用パッドが配置されない場合、未使用パッドとしているが、未使用パッドを利用して、コア電源、グランド、その他電源用のパッドとしてもよい。特にコア電源を配置した場合は、コア電源の配線抵抗が下がり、ＩＲドロップを軽減することができるため、電気的特性を良くすることができる。
なお、以上の説明において、ペリフェラルエリアは本発明でいう第１の領域に対応する。そしてペリフェラルエリアに配置されたボンディングパッド２１０、２１２、２６０は本発明でいう第１のボンディングパッドに対応し、共通信号１６０、データ信号１１０、データ用制御信号１１２は本発明でいう第１の電気信号に対応する。また、アレイエリアは本発明でいう第２の領域に対応する。そしてアレイエリアに配置されたボンディングパッド２２０、２２２、２４０、２４２、２５０、２５２は本発明でいう第２のボンディングパッドに対応する。また、データ信号１２０、１４０、１５０及びデータ用制御信号１２２、１４２１５２は本発明でいう第２の電気信号に対応する。 Further, in the above description, when the connection pad to the DDR SDRAM is not disposed on the bonding pad in the array area of the semiconductor chip, the pad is used as an unused pad. It is good also as a pad for power supplies. In particular, when the core power source is arranged, the wiring resistance of the core power source is reduced and the IR drop can be reduced, so that the electrical characteristics can be improved.
In the above description, the peripheral area corresponds to the first area in the present invention. The bonding pads 210, 212, and 260 arranged in the peripheral area correspond to the first bonding pad referred to in the present invention, and the common signal 160, the data signal 110, and the data control signal 112 correspond to the first electric pad referred to in the present invention. Corresponds to the signal. The array area corresponds to the second region in the present invention. The bonding pads 220, 222, 240, 242, 250, and 252 arranged in the array area correspond to the second bonding pads in the present invention. The data signals 120, 140, 150 and the data control signals 122, 142152 correspond to the second electric signal in the present invention.

次に図５は、本発明の他の実施の形態として、データビット数「１６」のＤＤＲＳＤＲＡＭと接続する半導体チップ２０６のボンディングパッドの配置について図示したものである。   Next, FIG. 5 shows an arrangement of bonding pads of a semiconductor chip 206 connected to a DDR SDRAM having a data bit number “16” as another embodiment of the present invention.

半導体チップ２０６は、ペリフェラルエリア内のボンディングパッド２１０、２１２、２６０のみでＤＤＲＳＤＲＡＭとの接続が可能である。そのため、アレイエリア内のボンディングパッドを削除することが可能であり、削除した部分の内部配線にコア電源及びグランド配線５０を配置することができる。   The semiconductor chip 206 can be connected to the DDR SDRAM using only the bonding pads 210, 212, and 260 in the peripheral area. Therefore, it is possible to delete the bonding pad in the array area, and the core power supply and ground wiring 50 can be arranged in the internal wiring of the deleted part.

すなわち、内部配線の配置に余裕ができるため、電源用又はグランド用の配線領域として使用することにより、半導体チップ内部のコア用電源、グランド配線を強化することができ、配線抵抗等を軽減することで、電気的特性を向上することができる。   In other words, because there is room in the arrangement of internal wiring, the core power supply and ground wiring inside the semiconductor chip can be strengthened by using it as a wiring area for power supply or ground, and wiring resistance etc. can be reduced. Thus, the electrical characteristics can be improved.

また、本実施の形態では未接続のボンディングパッドと内部信号を未接続として定義しているが、未使用のボンディングパッドと内部信号を接続する構成としても良い。この場合、未使用のボンディングパッドはインターポーザ上で未接続とすれば良い。   In this embodiment, an unconnected bonding pad and an internal signal are defined as unconnected. However, an unused bonding pad and an internal signal may be connected. In this case, unused bonding pads may be left unconnected on the interposer.

本発明の実施の形態に係る半導体チップを説明する図である。It is a figure explaining the semiconductor chip which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体チップとＤＤＲＳＤＲＡＭとを接続した状態を説明する図である。It is a figure explaining the state which connected the semiconductor chip and DDR SDRAM which concern on embodiment of this invention. 本発明の実施の形態に係る半導体チップとＤＤＲＳＤＲＡＭとを接続した状態を説明する図である。It is a figure explaining the state which connected the semiconductor chip and DDR SDRAM which concern on embodiment of this invention. 本発明の実施の形態に係る半導体チップとＤＤＲＳＤＲＡＭとを接続した状態を説明する図である。It is a figure explaining the state which connected the semiconductor chip and DDR SDRAM which concern on embodiment of this invention. 本発明の実施の形態に係る半導体チップをワイヤボンディング接合した実装例を示す図である。It is a figure which shows the example of mounting which bonded the semiconductor chip which concerns on embodiment of this invention by wire bonding. 本発明の実施の形態に係る半導体チップをフリップチップ接合した実装例を示す図である。It is a figure which shows the example of mounting which flip-chip joined the semiconductor chip which concerns on embodiment of this invention. 本発明の実施の形態に係る半導体チップのボンディングパッド配置変形例を示す図である。It is a figure which shows the bonding pad arrangement | positioning modification of the semiconductor chip which concerns on embodiment of this invention.

符号の説明Explanation of symbols

１００ メモリコントローラ
２００、２０３、２０４、２０５、２０６ 半導体チップ
２１０、２２０、２４０、２４２、２５０、２５２、２６０ ボンディングパッド
３１１、３１２、３１３、３１４ ＤＤＲＳＤＲＡＭ
４２、４１２ インターポーザ
４５１ 基板
４６ ワイヤ
４７、４８ はんだボール
５０ コア電源又はグランド配線 100 Memory controller 200, 203, 204, 205, 206 Semiconductor chip 210, 220, 240, 242, 250, 252, 260 Bonding pad 311, 312, 313, 314 DDR SDRAM
42, 412 Interposer 451 Substrate 46 Wire 47, 48 Solder ball 50 Core power supply or ground wiring

Claims (11)

複数のボンディングパッドを備えた半導体チップのボンディングパッド配置方法であって、
前記半導体チップの周縁部である第１の領域に第１の電気信号を入出力するための第１のボンディングパッドを配置し、
前記第１の領域の内側の第２の領域に前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドを配置し、
前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能であることを特徴とするボンディングパッド配置方法。 A bonding pad arrangement method for a semiconductor chip having a plurality of bonding pads,
A first bonding pad for inputting and outputting a first electrical signal is disposed in a first region which is a peripheral portion of the semiconductor chip;
A second bonding pad for inputting / outputting a second electrical signal different from the first electrical signal is disposed in a second region inside the first region ;
The first bonding pad can be used for wire bonding and the first bonding pad and the second bonding pad can be used for flip chip bonding. A bonding pad arrangement method. 前記第１の電気信号は、外部装置と所定データ量のアクセスをするために必要な電気信号であり、前記第２の電気信号は、外部装置と前記所定データ量よりも大きいデータ量のアクセスをするために必要な電気信号であることを特徴とする請求項１に記載のボンディングパッド配置方法。   The first electrical signal is an electrical signal necessary for accessing a predetermined amount of data with an external device, and the second electrical signal is for accessing a larger amount of data with the external device than the predetermined amount of data. 2. The bonding pad arrangement method according to claim 1, wherein the electric signal is an electric signal necessary for the operation. 前記第１の電気信号及び前記第２の電気信号は、前記外部装置とのアクセスに必要な制御信号及びデータ信号であることを特徴とする請求項２に記載のボンディングパッド配置方法。   3. The bonding pad arrangement method according to claim 2, wherein the first electric signal and the second electric signal are a control signal and a data signal necessary for access to the external device. 前記第２の領域に電源用パッド及びグランドパッドを更に配置することを特徴とする請求項１〜３のいずれか１項に記載のボンディングパッド配置方法。   The bonding pad arrangement method according to claim 1, further comprising arranging a power supply pad and a ground pad in the second region. 前記第２のボンディングパッドを、電源用パッド及びグランドパッドに置き換えることができるようにしたことを特徴とする請求項１〜３のいずれか１項に記載のボンディングパッド配置方法。   4. The bonding pad arrangement method according to claim 1, wherein the second bonding pad can be replaced with a power supply pad and a ground pad. 複数のボンディングパッドを備えた半導体チップであって、
前記半導体チップの周縁部である第１の領域に配置され、第１の電気信号を入出力するための第１のボンディングパッドと、
前記第１の領域の内側の第２の領域に配置され、前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドとを有し、
前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能であることを特徴とする半導体チップ。 A semiconductor chip having a plurality of bonding pads,
Wherein disposed in the first region is a peripheral portion of the semiconductor chip, the first bonding pads for inputting and outputting a first electrical signal,
Disposed in a second region inside the first region, it has a second bonding pads for inputting and outputting a second electrical signal different from the first electrical signal,
The first bonding pad can be used for wire bonding and the first bonding pad and the second bonding pad can be used for flip chip bonding. A semiconductor chip. 前記第１の電気信号は、外部装置と所定データ量のアクセスをするために必要な電気信号であり、前記第２の電気信号は、外部装置と前記所定データ量よりも大きいデータ量のアクセスをするために必要な電気信号であることを特徴とする請求項６に記載の半導体チップ。 The first electrical signal is an electrical signal necessary for accessing a predetermined amount of data with an external device, and the second electrical signal is for accessing a larger amount of data with the external device than the predetermined amount of data. The semiconductor chip according to claim 6 , wherein the semiconductor chip is an electric signal necessary for the operation. 前記第１の電気信号及び前記第２の電気信号は、前記外部装置とのアクセスに必要な制御信号及びデータ信号であることを特徴とする請求項７に記載の半導体チップ。 8. The semiconductor chip according to claim 7 , wherein the first electric signal and the second electric signal are a control signal and a data signal necessary for access to the external device. 前記第２の領域に電源用パッド及びグランドパッドを更に配置したことを特徴とする請求項６〜８のいずれか１項に記載の半導体チップ。 The semiconductor chip according to claim 6 , further comprising a power supply pad and a ground pad arranged in the second region. 前記第２のボンディングパッドを、電源用パッド及びグランドパッドに置き換えることができるようにしたことを特徴とする請求項６〜８のいずれか１項に記載の半導体チップ。 The semiconductor chip according to claim 6, wherein the second bonding pad can be replaced with a power supply pad and a ground pad. ＳＤＲＡＭと、前記ＳＤＲＡＭを制御するためのメモリコントローラを有する半導体チップとを備えるシステムであって、A system comprising an SDRAM and a semiconductor chip having a memory controller for controlling the SDRAM,
前記半導体チップは、The semiconductor chip is
前記半導体チップの周縁部である第１の領域に配置され、第１の電気信号を入出力するための第１のボンディングパッドと、A first bonding pad disposed in a first region that is a peripheral portion of the semiconductor chip, for inputting and outputting a first electrical signal;
前記第１の領域の内側の第２の領域に配置され、前記第１の電気信号と異なる第２の電気信号を入出力するための第２のボンディングパッドとを有し、A second bonding pad disposed in a second region inside the first region and for inputting and outputting a second electrical signal different from the first electrical signal;
前記第１のボンディングパッドを用いてワイヤボンディング接合をすることが可能であるとともに、前記第１のボンディングパッド及び前記第２のボンディングパッドを用いてフリップチップ接合をすることが可能であることを特徴とするシステム。The first bonding pad can be used for wire bonding and the first bonding pad and the second bonding pad can be used for flip chip bonding. System.
JP2007320917A 2007-12-12 2007-12-12 Bonding pad arrangement method, semiconductor chip and system Expired - Fee Related JP5288783B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007320917A JP5288783B2 (en) 2007-12-12 2007-12-12 Bonding pad arrangement method, semiconductor chip and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007320917A JP5288783B2 (en) 2007-12-12 2007-12-12 Bonding pad arrangement method, semiconductor chip and system

Publications (3)

Publication Number Publication Date
JP2009146993A JP2009146993A (en) 2009-07-02
JP2009146993A5 JP2009146993A5 (en) 2011-02-03
JP5288783B2 true JP5288783B2 (en) 2013-09-11

Family

ID=40917299

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007320917A Expired - Fee Related JP5288783B2 (en) 2007-12-12 2007-12-12 Bonding pad arrangement method, semiconductor chip and system

Country Status (1)

Country Link
JP (1) JP5288783B2 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003100800A (en) * 2001-09-21 2003-04-04 Fuji Electric Co Ltd Electrode structure of silicon chip
JP4587676B2 (en) * 2004-01-29 2010-11-24 ルネサスエレクトロニクス株式会社 Three-dimensional semiconductor device having a stacked chip configuration
JP2005339604A (en) * 2004-05-24 2005-12-08 Nec Electronics Corp Semiconductor storage device
JP4662474B2 (en) * 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 Data processing device

Also Published As

Publication number Publication date
JP2009146993A (en) 2009-07-02

Similar Documents

Publication Publication Date Title
US9236350B2 (en) Packaging DRAM and SOC in an IC package
US8637998B2 (en) Semiconductor chip and semiconductor device
CN100472762C (en) Package circuit board and package including a package circuit board and method thereof
KR100485547B1 (en) Semiconductor memory device adaptable to various types of packages
US6768660B2 (en) Multi-chip memory devices and modules including independent control of memory chips
JP4707446B2 (en) Semiconductor device
JP2005217205A (en) Three-dimensional semiconductor device of chip multilayer structure and spacer chip used therein
JP2004221215A (en) Semiconductor device
JP4836110B2 (en) Multi-chip module
WO2013098929A1 (en) Semiconductor chip and semiconductor module mounted with same
JP2007053370A (en) Differential chip performance within multi-chip package
JP4577690B2 (en) Semiconductor device
TWI483319B (en) Bond pad arrangement method of a semiconductor die and a semiconductor die
JP2009065066A (en) Semiconductor device
JP2007095911A (en) Semiconductor device
US10679956B2 (en) Semiconductor memory chip, semiconductor memory package, and electronic system using the same
JP2012009717A (en) Semiconductor chip and semiconductor module mounting it
JP5288783B2 (en) Bonding pad arrangement method, semiconductor chip and system
JP4754201B2 (en) Semiconductor device
JP2006032379A (en) Laminate semiconductor device and its manufacturing method
US8237470B2 (en) Universal IO unit, associated apparatus and method
TW201448061A (en) Package-on-package structures
JP4559738B2 (en) MEMORY CHIP ARCHITECTURE HAVING NON-QUAGRAM MEMORY BANK AND MEMORY BANK ARRANGEMENT METHOD
KR100340060B1 (en) TSOP Compatible CSP Pinout Rotation Method
JP2006286688A (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130214

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130604

R151 Written notification of patent or utility model registration

Ref document number: 5288783

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees