JP5278221B2 - Information processing apparatus, image processing system, and program - Google Patents
Information processing apparatus, image processing system, and program Download PDFInfo
- Publication number
- JP5278221B2 JP5278221B2 JP2009170019A JP2009170019A JP5278221B2 JP 5278221 B2 JP5278221 B2 JP 5278221B2 JP 2009170019 A JP2009170019 A JP 2009170019A JP 2009170019 A JP2009170019 A JP 2009170019A JP 5278221 B2 JP5278221 B2 JP 5278221B2
- Authority
- JP
- Japan
- Prior art keywords
- control means
- power saving
- program
- saving mode
- processing apparatus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Power Sources (AREA)
Description
本発明は、情報処理装置、画像処理システム、及びプログラムに関する。 The present invention relates to an information processing apparatus, an image processing system, and a program.
従来より、複数のCPUを備えるマルチプロセッサシステムが知られている(例えば、特許文献1参照)。このマルチプロセッサシステムでは、第1〜第3のCPUうち、第1のCPUにROMが設けられている。このROMに格納されたブートローダの実行により、第2及び第3のCPU用のブートローダがディスク装置から第2及び第3のCPU用のRAMに読み込まれる。第2及び第3のCPU用のブートローダの実行により、第2及び第3のCPUのブートが実行される。 Conventionally, a multiprocessor system including a plurality of CPUs is known (see, for example, Patent Document 1). In this multiprocessor system, a ROM is provided in the first CPU among the first to third CPUs. By executing the boot loader stored in the ROM, the boot loaders for the second and third CPUs are read from the disk device into the RAMs for the second and third CPUs. By executing the boot loaders for the second and third CPUs, the second and third CPUs are booted.
また、従来より、情報処理部と、プログラムが記憶された第1記憶部と、第1記憶部からプログラムが転送される第2記憶部と、第2記憶部に記憶されたプログラムに基づいて所定のタスクを実行するCPUとを備える情報処理装置が知られている(例えば、特許文献2参照)。この情報処理装置では、プログラムが記憶されている場合に第2記憶部20に記憶されているプログラムに基づいて所定のタスクの実行を開始する。
Conventionally, the information processing unit, a first storage unit storing a program, a second storage unit to which the program is transferred from the first storage unit, and a program stored in the second storage unit are predetermined. There is known an information processing apparatus including a CPU that executes these tasks (see, for example, Patent Document 2). In this information processing apparatus, when a program is stored, execution of a predetermined task is started based on the program stored in the
本発明の目的は、情報処理装置の被制御部の節電モードからの復帰時間を従来よりも短くすることができる情報処理装置、画像処理システム、及びプログラムを提供することにある。 An object of the present invention is to provide an information processing apparatus, an image processing system, and a program that can shorten the return time of the controlled portion of the information processing apparatus from the power saving mode as compared with the conventional technique.
上記目的を達成するため、情報処理装置は、情報処理装置全体を制御する第1制御手段と、情報処理装置の電源投入時には前記第1制御手段の初期設定後に初期設定を開始し、情報処理装置の機能に関連する被制御部を制御する第2制御手段と、前記情報処理装置の節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第1制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第2制御手段をリセット状態に設定する又は当該リセット状態を解除する第3制御手段とを備え、前記第3制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第2制御手段のリセット状態を解除して、前記第2制御手段は前記第1制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とする。 In order to achieve the above object, the information processing apparatus starts the initial setting after the initial setting of the first control means when the power of the information processing apparatus is turned on, and the first control means for controlling the entire information processing apparatus. Second control means for controlling the controlled part related to the function of the information processing device, and information for returning from the power saving mode to the normal mode when the information processing apparatus is in the power saving mode, and receiving from the first control means And a third control unit for setting the second control unit to a reset state or canceling the reset state based on the control signal to be detected and the detected information, and the third control unit from the power saving mode At the time of returning to the normal mode, the reset state of the second control unit is canceled based on the detected information, and the second control unit initializes the first control unit. Characterized in that it starts the process of returning to the normal mode without waiting.
請求項1の発明によれば、情報処理装置の被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。 According to the first aspect of the present invention, the return time from the power saving mode of the controlled portion of the information processing apparatus can be shortened as compared with the case where this configuration is not provided.
請求項2の発明によれば、第2制御手段のリセット状態が解除されたときに、第2制御手段が第2制御手段用のプログラムを使用することができる。 According to the invention of claim 2, when the reset state of the second control means is released, the second control means can use the program for the second control means.
請求項3の発明によれば、第2制御手段用のプログラムを消失することなく、第2制御手段の電力消費を本構成を有していない場合に比較して削減することができる。 According to the third aspect of the present invention, the power consumption of the second control means can be reduced as compared with the case where the present configuration is not provided, without losing the program for the second control means.
請求項4の発明によれば、第2制御手段用のプログラムを消失することなく、第2制御手段の電力消費を本構成を有していない場合に比較して削減することができる。 According to the fourth aspect of the present invention, the power consumption of the second control unit can be reduced as compared with the case where the present configuration is not provided, without losing the program for the second control unit.
請求項5の発明によれば、情報処理装置の被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。
According to the invention of
請求項6の発明によれば、コンピュータの被制御部の節電モードからの復帰時間を本構成を有していない場合に比較して短くすることができる。 According to the sixth aspect of the present invention, the return time from the power saving mode of the controlled portion of the computer can be shortened as compared with the case where this configuration is not provided.
以下、本発明の実施の形態について、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図1は、本実施の形態に係る情報処理装置の概略構成図である。 FIG. 1 is a schematic configuration diagram of an information processing apparatus according to the present embodiment.
本実施の形態に係る情報処理装置は、例えば、図1のマルチプロセッサシステム100である。マルチプロセッサシステム100は、メインCPU(Central Processing Unit)1、ROM(Read Only Memory)2、メモリコントローラ3、メインメモリ4、標準バスコントローラ5及びメインCPUバス6、拡張コネクタ7,8、及び標準バス9を備えている。さらに、マルチプロセッサシステム100は、バスブリッジ10、システムバス11、画像メモリコントローラ12、画像メモリ13、画像処理部14、節電モード制御部15、サブCPUリセット制御部16,20、サブCPU17,21、クロック生成部18,22、スキャナ制御部19、及び出力制御部23を備えている。
The information processing apparatus according to the present embodiment is, for example, the
メインCPU1、メモリコントローラ3、及び標準バスコントローラ5はLSI(Large Scale Integration)30に格納されている。バスブリッジ10、システムバス11、画像メモリコントローラ12、画像処理部14、節電モード制御部15、サブCPUリセット制御部16,20、サブCPU17,21、クロック生成部18,22、スキャナ制御部19、及び出力制御部23はLSI(Large Scale Integration)31に格納されている。
The
メインCPU1は、メインCPUバス6を介してメモリコントローラ3及び標準バスコントローラ5に接続されており、システム全体を制御する。ROM2は、不揮発性ROMで構成されており、メインCPU1用のプログラム、及びサブCPU17,21用のプログラムを格納している。メインメモリ4は、DRAM(Dynamic Random Access Memory)で構成されており、ワーキングエリアとして機能する。メモリコントローラ3は、メインメモリ4へのデータの書き込みやメインメモリ4からのデータの読み出しを制御する。標準バスコントローラ5は、メインCPUバス6と標準バス9との間のデータ転送速度を調整する。尚、メインCPUバス6及びシステムバス11は、標準バス9よりもデータ転送速度が速い。拡張コネクタ7,8は、不図示の拡張機器を接続するためのコネクタである。
The
バスブリッジ10は、標準バス9とシステムバス11を接続するためのデバイスである。画像メモリコントローラ12は、画像メモリ13へのデータ又はプログラムの書き込み又は画像メモリ13からのデータ又はプログラムの読み出しを制御する。画像メモリ13は、スキャナから読み取られた画像データ、出力部に出力される画像データ、画像処理部14で処理された画像データ及びサブCPU17,21用のプログラム等を保存するワーキングエリアとして機能する。画像処理部14は、画像データに対して、拡大・縮小などの所定の画像処理を行う。
The
節電モード制御部15は、節電モードから通常モードへ復帰するトリガ(例えば、外部装置からのデータの受信、節電解除ボタンの押下など)を検出する。サブCPUリセット制御部16,20は、それぞれサブCPU17,21をリセット状態にしたり、サブCPU17,21のリセット状態を解除したりする。クロック生成部18,22は、それぞれサブCPU17,21にクロックを供給する。サブCPU17は、サブCPU17用のプログラムを使って、スキャナ及びスキャナに関連する構成要素、即ち画像処理部14及びスキャナ制御部19等(被制御部)を制御する。スキャナ制御部19は、スキャナの動作を制御する。
The power saving
サブCPU21はサブCPU21用のプログラムを使って、出力部(例えばプリンタ)及び出力部に関連する構成要素、即ち画像処理部14及び出力制御部23等(被制御部)を制御する。出力制御部23は出力部の動作を制御する。
The
マルチプロセッサシステム100は、例えば、複数の機能(例えば、プリント機能、スキャン機能、コピー機能など)を有する複合機(Multifunction Peripheral)に搭載されるが、これに限定されるものではなく、複数のCPUを有する機器(コンピュータ、ゲーム機、又はモバイル端末など)に搭載されてもよい。また、サブCPUの個数は2つに限定されない。
The
図2は、マルチプロセッサシステム100の起動時の処理を示すフローチャートである。
FIG. 2 is a flowchart showing processing at the time of starting the
まず、マルチプロセッサシステム100の電源がオンになると、メインCPU1は、ROM2からメインCPU1用のプログラムを読み込み(ステップS1)、メモリコントローラ3、メインメモリ4及び標準バスコントローラ5を初期化する(ステップS2)。次に、メインCPU1は、標準バス9の状態を確認し、標準バス9及び標準バス9に接続されているデバイス、即ち、バスブリッジ10、拡張コネクタ7,8に接続されている拡張機器を初期化する(ステップS3)。
First, when the power of the
その後、メインCPU1は、画像メモリコントローラ12を初期化する(ステップS4)。これにより、メインCPU1は、画像メモリ13にアクセス可能になる。次いで、メインCPU1は、画像メモリ13にサブCPU17,21用のプログラムを送信する(ステップS5)。メインCPU1は、サブCPUリセット制御部16,20からサブCPU17,21にそれぞれ送信されるリセット信号を解除するように、第1制御信号をサブCPUリセット制御部16,20に出力する(ステップS6)。リセット状態が解除されたサブCPU17,21は、画像メモリ13から各々対応するプログラムを読み込み、所定の処理を開始する(ステップS7)。
Thereafter, the
このように、マルチプロセッサシステム100の起動時は、メインCPU1が第1制御信号をサブCPUリセット制御部16,20に出力することで、サブCPU17,21のリセット状態を解除する。
As described above, when the
図3(A),(B)は、マルチプロセッサシステム100が通常モードから節電モードに移行するときの処理を示すフローチャートである。
3A and 3B are flowcharts illustrating processing when the
マルチプロセッサシステム100は、ユーザが予め設定された時間(例えば、5分)内に複合機を操作しない場合、又は節電ボタンが押下された場合に、通常モードから節電モードに自動的に移行するものとする。
The
まず、図3(A)において、メインCPU1は、マルチプロセッサシステム100が通常モードから節電モードに移行するときに、画像メモリ13をセルフリフレッシュ状態に設定する(ステップS11)。画像メモリ13がセルフリフレッシュ状態に設定されると、画像メモリ13は、節電モード中もサブCPU17,21用のプログラムを保持する。また、画像メモリ13がセルフリフレッシュ状態に設定されている場合、サブCPU17,21は画像メモリ13からサブCPU17,21用のプログラムを読み出せない。セルフリフレッシュ状態が解除された場合に、サブCPU17,21は、画像メモリ13からサブCPU17,21用のプログラムを読み出せる。
First, in FIG. 3A, the
節電モード制御部15は、サブCPU17,21がリセット状態になる節電リセット信号をサブCPUリセット制御部16,20に出力する(ステップ12)。サブCPUリセット制御部16,20は、リセット信号をサブCPU17,21にそれぞれ出力する(ステップS13)。これにより、サブCPU17,21はリセット状態になり、サブCPU17,21用のプログラムの読み出しができなくなり、サブCPU17,21の電力消費は減少する。その後、サブCPU17,21の電源がオフになる(ステップS14)。
The power saving
尚、ステップS12〜S14に代えて、節電モード制御部15は、サブCPU17,21へ供給されるクロックの生成を停止する停止信号をクロック生成部18,22に出力してもよい(ステップS12A)(図3(B)参照)。これにより、サブCPU17,21の動作は事実上停止するため、サブCPU17,21の電力消費は減少する。
Instead of steps S12 to S14, the power saving
図4は、サブCPUリセット制御部16及びクロック生成部18の詳細な構成図である。
FIG. 4 is a detailed configuration diagram of the sub CPU reset
サブCPUリセット制御部16は、リセット制御レジスタ161及びOR回路162を備えている。クロック生成部18は、サブCPU17に供給されるクロックを生成するPLL(Phase-Locked Loop)回路181及び発振器182を備えている。リセット制御レジスタ161は、メインCPU1から第1制御信号を受信すると、0又は1で表されるパワーオンリセット信号をOR回路162に出力する。OR回路162は、リセット制御レジスタ161から出力されるパワーオンリセット信号及び節電モード制御部15から出力される節電リセット信号に基づいて決定されるリセット信号をサブCPU17に出力する。節電モード制御部15から出力される節電リセット信号は0又は1で表される。OR回路162から出力されるリセット信号も、0又は1になる。パワーオンリセット信号、節電リセット信号及びリセット信号の関係は後述する。
The sub CPU reset
尚、サブCPUリセット制御部20及びクロック生成部22の構成は、サブCPUリセット制御部16及びクロック生成部18の構成とそれぞれ同一である。
The configurations of the sub CPU reset
図5は、マルチプロセッサシステム100が節電モードから通常モードに復帰するときの処理を示すフローチャートである。
FIG. 5 is a flowchart showing processing when the
本フローチャートでは、図4の構成に基づいて処理を説明するが、節電モード制御部15は、サブCPUリセット制御部20及びクロック生成部22に対しても同様の処理を実行する。また、サブCPU21は、サブCPU17と同様の処理を実行する。
In this flowchart, the processing is described based on the configuration of FIG. 4, but the power saving
まず、節電モード制御部15が、節電モードから通常モードへ復帰するトリガ(例えば、外部装置からのデータの受信、節電解除ボタンの押下など)を検出する(ステップS21)。節電モード制御部15は、発振器182の電源をオンにし(ステップS22)、画像メモリ13のセルフリフレッシュ状態を解除する指示を画像メモリコントローラ12に送信する(ステップS23)。画像メモリコントローラ12は、画像メモリ13のセルフリフレッシュ状態を解除する(ステップS24)。
First, the power saving
節電モード制御部15は、例えば、発振器182の電源オンから所定時間(例えば100ms)が経過した場合に、PLL回路181にリセット信号を出力する(ステップS25)。これにより、安定したクロックが発振器182からPLL回路181に供給される。
The power saving
PLL回路181にリセット信号が出力されてから所定時間(例えば50ms)が経過した場合に、PLL回路181にリセット解除信号を出力する(ステップS26)。これにより、安定したクロックがPLL回路181からサブCPU17に供給される。
When a predetermined time (for example, 50 ms) has passed since the reset signal was output to the
節電モード制御部15は、サブCPU17のリセット状態を解除するような節電リセット信号をOR回路162に出力する(ステップS27)。これにより、サブCPU17のリセット状態は解除される。
The power saving
サブCPU17は、画像メモリ13からサブCPU17用のプログラムを読み出し、所定の処理を開始する(ステップS28)。
The
節電モード制御部15は、ステップS22と平行して、メインCPU1に電力を供給するように、不図示の電源を制御する(ステップS31)。メインCPU1は、図2のステップS1〜ステップS4の工程を実行する(ステップS32)。その後、メインCPU1は、所定の処理を実行する。
The power saving
このように、マルチプロセッサシステム100が節電モードから通常モードに復帰するときは、メインCPU1による各構成要素の設定や初期化を待たずに、サブCPU17は所定の処理を開始する。
Thus, when the
また、マルチプロセッサシステム100が節電モードから通常モードに復帰するときは、節電モード制御部15が節電リセット信号をサブCPUリセット制御部16,20に出力することで、サブCPU17,21のリセット状態を解除する。
Further, when the
図6は、リセット制御レジスタ161から出力されるパワーオンリセット信号、節電モード制御部15から出力される節電リセット信号及びOR回路162から出力されるリセット信号の関係を示す図である。
FIG. 6 is a diagram illustrating a relationship among a power-on reset signal output from the
尚、図4の構成に基づいて、信号関係を説明するが、サブCPU21側のパワーオンリセット信号、節電リセット信号及びリセット信号についても同様の関係が成立する。
Although the signal relationship will be described based on the configuration of FIG. 4, the same relationship holds for the power-on reset signal, the power saving reset signal, and the reset signal on the
リセット信号が「1」である場合には、サブCPU17がリセット状態であり、画像メモリ13からサブCPU17用のプログラムを読み出せない。リセット信号が「0」である場合には、サブCPU17のリセット状態は解除され、サブCPU17は、画像メモリ13からサブCPU17用のプログラムを読み出せる。
When the reset signal is “1”, the
まず、マルチプロセッサシステム100の起動時は、パワーオンリセット信号が「1」になり、節電リセット信号が「0」になる。結果として、リセット信号は、「1」になる。この場合、サブCPU17がリセット状態になり、画像メモリ13からサブCPU17用のプログラムを読み出せない。
First, when the
次に、画像メモリ13にサブCPU17用のプログラムが送信され、第1制御信号がサブCPUリセット制御部16に出力された場合(図2のステップS5,S6)には、パワーオンリセット信号が「0」になり、節電リセット信号が「0」のままである。結果として、リセット信号は、「0」になる。この場合、サブCPU17のリセット状態は解除され、サブCPU17は、画像メモリ13からサブCPU17用のプログラムを読み出せる。
Next, when the program for the
次いで、マルチプロセッサシステム100が通常モードから節電モードに移行するときは(図3(A)のステップS12参照)、パワーオンリセット信号が「0」のままであり、節電リセット信号が「1」になる。結果として、リセット信号は、「1」になる。この場合、サブCPU17がリセット状態になり、画像メモリ13からサブCPU17用のプログラムを読み出せない。
Next, when the
最後に、マルチプロセッサシステム100が節電モードから通常モードに復帰するときは(図5のステップS27参照)、パワーオンリセット信号が「0」のままであり、節電リセット信号が「0」になる。結果として、リセット信号は、「0」になる。この場合、サブCPU17のリセット状態は解除され、サブCPU17は、画像メモリ13からサブCPU17用のプログラムを読み出せる。
Finally, when the
本実施の形態によれば、節電モードからの復帰時に、メインCPU1による初期化処理の実行を待たずに、サブCPU17,21のリセット状態が解除されるので、サブCPU17,21に制御される被制御部(画像処理部14、スキャナ制御部19、及び出力制御部23等)の復帰時間が従来よりも早くなる。
According to the present embodiment, the reset state of the
第1制御手段は、例えば、メインCPU1である。第2制御手段は、例えば、サブCPU17,21である。第3制御手段は、例えば、画像メモリコントローラ12、節電モード制御部15、及びサブCPUリセット制御部16,20を備えている。節電モードから通常モードに復帰するための情報は、例えば、ステップS21で検出されるトリガである。生成手段は、例えば、クロック生成部18,22である。第1格納手段は、例えば、ROM2である。第2格納手段は、例えば、画像メモリ13である。プログラム保持状態は、例えば、上記セルフリフレッシュ状態である。画像読取手段は、例えば、スキャナである。画像形成手段は、例えば、出力部(プリンタ)である。
The first control means is, for example, the
マルチプロセッサシステム100の機能を実現するためのソフトウェアのプログラムが記録されている記録媒体を、マルチプロセッサシステム100に供給し、メインCPU1が記憶媒体に格納されたプログラムを読み出し実行することによっても、上記実施の形態と同様の効果を奏する。プログラムを供給するための記憶媒体としては、例えば、CD−ROM、DVD、又はSDカードなどがある。
The recording medium in which the software program for realizing the functions of the
また、マルチプロセッサシステム100のメインCPU1が、マルチプロセッサシステム100の機能を実現するためのソフトウェアのプログラムを実行することによっても、上記実施の形態と同様の効果を奏する。
The
1 メインCPU(Central Processing Unit)1、2 ROM(Read Only Memory)、3 メモリコントローラ、4 メインメモリ、5 標準バスコントローラ、6 メインCPUバス、7,8 拡張コネクタ、9 標準バス、10 バスブリッジ、11 システムバス、12 画像メモリコントローラ、13 画像メモリ、14 画像処理部、15 節電モード制御部、16,20 サブCPUリセット制御部、17,21 サブCPU、18,22 クロック生成部、19 スキャナ制御部、23 出力制御部、100 マルチプロセッサシステム
1 Main CPU (Central Processing Unit) 1, 2 ROM (Read Only Memory), 3 Memory Controller, 4 Main Memory, 5 Standard Bus Controller, 6 Main CPU Bus, 7, 8 Expansion Connector, 9 Standard Bus, 10 Bus Bridge, 11 system bus, 12 image memory controller, 13 image memory, 14 image processing unit, 15 power saving mode control unit, 16, 20 sub CPU reset control unit, 17, 21 sub CPU, 18, 22 clock generation unit, 19
Claims (6)
情報処理装置の電源投入時には前記第1制御手段の初期設定後に初期設定を開始し、情報処理装置の機能に関連する被制御部を制御する第2制御手段と、
前記情報処理装置の節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第1制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第2制御手段をリセット状態に設定する又は当該リセット状態を解除する第3制御手段とを備え、
前記第3制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第2制御手段のリセット状態を解除して、前記第2制御手段は前記第1制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とする情報処理装置。 First control means for controlling the entire information processing apparatus;
A second control means for starting the initial setting after the initial setting of the first control means at the time of power-on of the information processing apparatus, and controlling a controlled portion related to the function of the information processing apparatus;
In the power saving mode of the information processing apparatus, information for returning from the power saving mode to the normal mode is detected, and the second control is performed based on the control signal received from the first control means and the detected information. A third control means for setting the means to the reset state or canceling the reset state,
The third control means releases the reset state of the second control means based on the detected information when returning from the power saving mode to the normal mode, and the second control means An information processing apparatus which starts a return process to a normal mode without waiting for an initialization process of a control means.
前記第1格納手段から転送された前記第2制御手段用のプログラムを格納する第2格納手段とを備え、
前記通常モードから前記節電モードへの移行時に、前記第1制御手段は前記第2制御手段用のプログラムを格納する第2格納手段をプログラム保持状態に設定し、前記節電モードから前記通常モードへの復帰時に、前記第3制御手段は、前記プログラム保持状態を解除し、前記検出された情報に基づいて、前記第2制御手段のリセット状態を解除することを特徴とする請求項1に記載の情報処理装置。 A first storage means connected to the first control means for storing a program for the first control means and the second control means;
Second storage means for storing a program for the second control means transferred from the first storage means,
At the time of transition from the normal mode to the power saving mode, the first control means sets the second storage means for storing the program for the second control means to the program holding state, and switches from the power saving mode to the normal mode. 2. The information according to claim 1, wherein upon return, the third control unit releases the program holding state and releases the reset state of the second control unit based on the detected information. Processing equipment.
前記第1格納手段から転送された前記第2制御手段用のプログラムを格納する第2格納手段とを備え、
前記通常モードから前記節電モードへの移行時に、前記第1制御手段は前記第2制御手段用のプログラムを格納する第2格納手段をプログラム保持状態に設定し、前記第3制御手段は前記第2制御手段に供給されるクロックの生成を停止する停止信号を前記生成手段に出力することを特徴とする請求項1に記載の情報処理装置。 A first storage means connected to the first control means for storing a program for the first control means and the second control means;
Second storage means for storing a program for the second control means transferred from the first storage means,
At the time of transition from the normal mode to the power saving mode, the first control means sets the second storage means for storing the program for the second control means in the program holding state, and the third control means is the second control means. The information processing apparatus according to claim 1, wherein a stop signal for stopping generation of a clock supplied to the control unit is output to the generation unit.
前記請求項1の被制御部に、画像読取手段、及び画像形成手段を含むことを特徴とする画像処理システム。 An information processing apparatus according to any one of claims 1 to 4, comprising:
The image processing system according to claim 1, wherein the controlled unit includes an image reading unit and an image forming unit.
コンピュータ全体を制御する第1制御手段、
コンピュータの電源投入時には前記第1制御手段の初期設定後に初期設定を開始し、コンピュータの機能に関連する被制御部を制御する第2制御手段、及び
前記コンピュータの節電モード時に、当該節電モードから通常モードに復帰するための情報を検出すると共に、前記第1制御手段から受信する制御信号及び前記検出された情報に基づいて、前記第2制御手段をリセット状態に設定する又は当該リセット状態を解除する第3制御手段として機能させ、
前記第3制御手段は、前記節電モードから前記通常モードへの復帰時に、前記検出された情報に基づいて、前記第2制御手段のリセット状態を解除して、前記第2制御手段は前記第1制御手段の初期化処理を待たずに通常モードへの復帰処理を開始することを特徴とするプログラム。 Computer
First control means for controlling the entire computer;
When the computer is turned on, the initial setting is started after the initial setting of the first control means, the second control means for controlling the controlled part related to the function of the computer, and the normal mode from the power saving mode when the computer is in the power saving mode The information for returning to the mode is detected, and the second control unit is set to the reset state or the reset state is released based on the control signal received from the first control unit and the detected information. Function as a third control means,
The third control means releases the reset state of the second control means based on the detected information when returning from the power saving mode to the normal mode, and the second control means A program for starting a return process to a normal mode without waiting for an initialization process of a control means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009170019A JP5278221B2 (en) | 2009-07-21 | 2009-07-21 | Information processing apparatus, image processing system, and program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009170019A JP5278221B2 (en) | 2009-07-21 | 2009-07-21 | Information processing apparatus, image processing system, and program |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011022973A JP2011022973A (en) | 2011-02-03 |
JP5278221B2 true JP5278221B2 (en) | 2013-09-04 |
Family
ID=43632965
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009170019A Expired - Fee Related JP5278221B2 (en) | 2009-07-21 | 2009-07-21 | Information processing apparatus, image processing system, and program |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5278221B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI556092B (en) * | 2011-09-30 | 2016-11-01 | 英特爾公司 | Priority based application event control (paec) to reduce power consumption |
JP6570227B2 (en) * | 2014-08-28 | 2019-09-04 | キヤノン株式会社 | Information processing apparatus including main system and subsystem |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08278867A (en) * | 1995-04-07 | 1996-10-22 | Canon Inc | Information processor and method for starting and controlling information processor |
JP3845258B2 (en) * | 2000-12-19 | 2006-11-15 | 株式会社リコー | MODEM DEVICE AND COMMUNICATION TERMINAL DEVICE |
JP3991594B2 (en) * | 2001-02-02 | 2007-10-17 | 富士ゼロックス株式会社 | Data processing device |
JP3893910B2 (en) * | 2001-07-12 | 2007-03-14 | 富士ゼロックス株式会社 | Electronic device and control method thereof |
JP2004155017A (en) * | 2002-11-06 | 2004-06-03 | Canon Inc | Control method at time of low power consumption mode |
-
2009
- 2009-07-21 JP JP2009170019A patent/JP5278221B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011022973A (en) | 2011-02-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101957555B1 (en) | System on a chip with always-on processor | |
JP5780769B2 (en) | Data processing apparatus, control method and program thereof, and storage medium | |
US20090132798A1 (en) | Electronic device and method for resuming from suspend-to-memory state thereof | |
US9244692B2 (en) | Information processing apparatus, control method for information processing apparatus, and program to stop supply of clock to a DSP | |
JP2012155534A (en) | Electronic device, and method and program of the same | |
JP2006350859A (en) | Memory controller and memory control method | |
JP5864529B2 (en) | Virtual computer system, virtual computer system control method, and virtual computer system control program | |
JP5278221B2 (en) | Information processing apparatus, image processing system, and program | |
JP2005038405A (en) | Method and computer system for reducing occurrence of cold reset | |
JP2012226605A (en) | Information processor, control method therefor, and program | |
JP2018078485A (en) | Information processing apparatus and starting method of information processing apparatus | |
JP4870098B2 (en) | Electronic device and control method of electronic device | |
CN102955676B (en) | Imaging device, microcontroller and the method for controlling imaging device and microcontroller | |
JP5780105B2 (en) | Information processing apparatus and power saving mode management method | |
JP2007249808A (en) | Function extension system and function extension equipment | |
JP4882445B2 (en) | Information processing apparatus and activation method thereof | |
JP5346964B2 (en) | Electronic equipment and system management program | |
JP5277262B2 (en) | Electronic equipment and system management program | |
JP2006350930A (en) | Control circuit and information processor | |
JP2006276979A (en) | Data processing method, data processor and image forming apparatus | |
JP2006323293A (en) | Image forming apparatus | |
JP2010068355A (en) | Electronic apparatus and method of controlling the same | |
JP2005258967A (en) | Data processor | |
JP4389308B2 (en) | Memory control device and control method | |
US20060215288A1 (en) | Image forming apparatus with power-saving mode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120620 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130423 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130424 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130506 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5278221 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |