JP5277532B2 - Electronic element - Google Patents

Electronic element Download PDF

Info

Publication number
JP5277532B2
JP5277532B2 JP2006299657A JP2006299657A JP5277532B2 JP 5277532 B2 JP5277532 B2 JP 5277532B2 JP 2006299657 A JP2006299657 A JP 2006299657A JP 2006299657 A JP2006299657 A JP 2006299657A JP 5277532 B2 JP5277532 B2 JP 5277532B2
Authority
JP
Japan
Prior art keywords
insulating
electrode
layer
electrode layer
insulating part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006299657A
Other languages
Japanese (ja)
Other versions
JP2008117933A (en
Inventor
浩 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2006299657A priority Critical patent/JP5277532B2/en
Publication of JP2008117933A publication Critical patent/JP2008117933A/en
Application granted granted Critical
Publication of JP5277532B2 publication Critical patent/JP5277532B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic element whose manufacturing cost is low and rapid response is good. <P>SOLUTION: An insulating layer 3 is formed in an upper surface 2a of a linear first electrode on a substrate 1. The insulating layer 3 is left without removing resist used for etching treatment for forming an electrode layer 2. An insulating layer 4 is formed from a side surface 2b of the electrode layer 2 through an upper surface of the insulating layer 3 over a side surface 2c of the electrode layer 2. A conductive layer 5 is formed on the insulating layer 4. An electrode layer 6 is formed adjacent to an insulation part B at the side surface 2b side of the electrode layer 2 in plane view. Similarly, an electrode layer 7 is formed in the side surface 2c side. A semiconductor layer 8 is formed in a region covering the insulation part B. Specific inductive capacity and film thickness of an insulation part A are set so that its electrostatic capacity is smaller than that in such a case that the insulation part A is constituted of an insulating layer having the same film thickness and the same specific inductive capacity as the insulation part B. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、低コストで作製可能で高速応答性が良好な電子素子に関する。   The present invention relates to an electronic device that can be manufactured at low cost and has high-speed response.

情報表示等に用いられる代表的な表示装置として、CRT(Cathode Ray Tube、以下CRTと略す)ディスプレイ、液晶表示装置、EL(Electroluminescence、以下ELと略す)表示装置等がある。   Typical display devices used for information display and the like include a CRT (Cathode Ray Tube, hereinafter abbreviated as CRT) display, a liquid crystal display device, an EL (Electroluminescence, hereinafter abbreviated as EL) display device, and the like.

従来から、CRTディスプレイは、製造コストが比較的低く表示品質が高いことから表示装置として広く用いられてきたが、CRTの薄型化や低消費電力化は困難である。   Conventionally, CRT displays have been widely used as display devices because of their relatively low manufacturing costs and high display quality. However, it is difficult to reduce the thickness and power consumption of CRTs.

このため、近年は薄型で消費電力が比較的少ない液晶表示装置やEL表示装置に対する需要が急速に高まっている。   Therefore, in recent years, the demand for liquid crystal display devices and EL display devices that are thin and consume relatively little power has increased rapidly.

また、近年、非接触でデータの読出し/書込みが可能なIC(Integrated Circuit、以下ICと略す)タグの有用性が注目されている。ICタグは、物流やサプライチェーンにおける製品等の管理、あるいは、個人情報の管理における効率を飛躍的に向上させることができるため、今後の市場拡大が期待されている。このICタグには、多数の演算装置が組み込まれている。   In recent years, the usefulness of IC (Integrated Circuit) (hereinafter abbreviated as IC) tags capable of reading / writing data without contact has been attracting attention. IC tags are expected to expand the market in the future because they can dramatically improve the efficiency of logistics and supply chain management of products and personal information. A number of arithmetic devices are incorporated in the IC tag.

上述した表示装置やICタグの演算装置としては、電界効果型トランジスタが用いられる。   Field-effect transistors are used as the above-described display devices and IC tag arithmetic devices.

一般的な電界効果型トランジスタは、半導体材料、第一の電極(ゲート電極)、第二の電極(ソース電極)、及び、第三の電極(ドレイン電極)を有し、その代表的な構造としてプレナー型(図16(a)参照)及び逆スタガー型(図16(b)参照)がある。   A typical field effect transistor has a semiconductor material, a first electrode (gate electrode), a second electrode (source electrode), and a third electrode (drain electrode), and has a typical structure. There are a planar type (see FIG. 16A) and an inverted stagger type (see FIG. 16B).

また、近年、電界効果型トランジスタ等に用いられる低コストの半導体材料として、塗布プロセスにより作製可能な有機半導体材料の開発が活発に行われている。このような有機半導体材料を用いれば、高価な真空装置等を必要としない常温の塗布プロセスでトランジスタ等の半導体デバイスを製造することができるため、製造コストの低減が可能となる(例えば、特許文献1参照)。   In recent years, organic semiconductor materials that can be manufactured by a coating process have been actively developed as low-cost semiconductor materials used for field-effect transistors and the like. If such an organic semiconductor material is used, a semiconductor device such as a transistor can be manufactured by a normal temperature coating process that does not require an expensive vacuum apparatus or the like, and thus manufacturing costs can be reduced (for example, Patent Documents). 1).

このような塗布プロセスに適用可能で、移動度が比較的大きい有機半導体材料としてポリチオフェン材料がある(例えば、非特許文献1参照)。   There is a polythiophene material as an organic semiconductor material that can be applied to such a coating process and has a relatively high mobility (see, for example, Non-Patent Document 1).

また、高速応答性の向上及び高集積化を狙い、基板上に形成した第1電極の上に凸状に絶縁層を形成し、この第1電極の上部及び両側部の絶縁層を挟んで3つの電極を形成した電界効果型トランジスタも提案されていた(例えば、特許文献2,3参照)。
特開2005−268607号公報 特開2005−19446号公報 特開2004−349292号公報 Applied Physics Letter,vol.69.p4108(1996)
Further, with the aim of improving high-speed response and high integration, an insulating layer is formed in a convex shape on the first electrode formed on the substrate, and the insulating layer on the top and both sides of the first electrode is sandwiched 3 A field effect transistor in which two electrodes are formed has also been proposed (see, for example, Patent Documents 2 and 3).
JP 2005-268607 A JP 2005-19446 A JP 2004-349292 A Applied Physics Letter, vol. 69. p4108 (1996)

従来のトランジスタは、上述のように構成されていたため、次のような課題があった。   Since the conventional transistor is configured as described above, it has the following problems.

塗布プロセスに適用可能な有機材料の移動度は、0.1cm/V・秒未満であり、アモルファスシリコンに比べて一桁近く小さい。 The mobility of the organic material applicable to the coating process is less than 0.1 cm 2 / V · sec, which is almost an order of magnitude smaller than that of amorphous silicon.

このため、有機半導体材料を用いたトランジスタは、一般に、高速応答性の指標である遮断周波数がKHzオーダに留まっており、数MHz以上の遮断周波数が必要となる高精細な動画表示装置やICタグに用いることはできない。   For this reason, in general, a transistor using an organic semiconductor material has a cut-off frequency that is an index of high-speed responsiveness on the order of KHz, and requires a cut-off frequency of several MHz or higher, and a high-definition video display device or IC tag. It cannot be used for.

遮断周波数を向上させるための手法のひとつとして、有機半導体材料の移動度増大の他に、トランジスタにおける短チャネル化が挙げられる。   One technique for improving the cutoff frequency is to shorten the channel in the transistor in addition to increasing the mobility of the organic semiconductor material.

しかしながら、一般に、チャネル長が1μm前後ないし1μm以下のソース電極及びドレイン電極をパターニングするためには、煩雑な工程や高額の製造装置が必要である。このため、短チャネル化は製造コストの増大を招く。   However, generally, in order to pattern a source electrode and a drain electrode having a channel length of about 1 μm to 1 μm or less, a complicated process and an expensive manufacturing apparatus are required. For this reason, shortening the channel causes an increase in manufacturing cost.

また、遮断周波数の向上には、トランジスタ内の寄生容量の低減させることも必要である。   In order to improve the cutoff frequency, it is necessary to reduce the parasitic capacitance in the transistor.

例えば、図16(a)に示すプレナー型のトランジスタや図16(b)に示す逆スタガー型のトランジスタでは、ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間にゲート絶縁膜を狭持するため、寄生容量が形成される。これは、特許文献1記載のトランジスタでも同様である。   For example, in the planar type transistor shown in FIG. 16A and the inverted stagger type transistor shown in FIG. 16B, gate insulation is provided between the gate electrode and the source electrode and between the gate electrode and the drain electrode. Parasitic capacitance is formed to sandwich the film. The same applies to the transistor described in Patent Document 1.

このように、ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間での寄生容量が大きいと、ゲート電極に電圧を印加する際に、トランジスタの動作に無関係な部位に充電を行うこととなり、高速応答性が低下する。   As described above, when the parasitic capacitance between the gate electrode and the source electrode and between the gate electrode and the drain electrode is large, a portion unrelated to the operation of the transistor is charged when a voltage is applied to the gate electrode. The high-speed response is reduced.

このような寄生容量に関する課題は、特許文献2,3記載の電界効果型トランジスタにおいても未解決のまま残されており、特に、ゲート電極と、このゲート電極の上に絶縁層を挟んで形成された第2電極との間の寄生容量が大きく、高速応答性が十分なレベルには達していなかった。   Such a problem related to the parasitic capacitance is left unsolved even in the field effect transistors described in Patent Documents 2 and 3, and is particularly formed with a gate electrode and an insulating layer sandwiched between the gate electrode. In addition, the parasitic capacitance between the second electrode and the second electrode was large, and the high-speed response did not reach a sufficient level.

また、ゲート電極に高周波電圧を印加する場合は、寄生容量によるインピーダンスが非常に小さくなるため、ゲート電流がソース電極及びドレイン電極に流れ、消費電力の増大を招くことになる。このようなトランジスタは、特に、モバイル用途のようにバッテリで駆動するアプリケーションに適用することが困難である。   Further, when a high frequency voltage is applied to the gate electrode, the impedance due to the parasitic capacitance becomes very small, so that the gate current flows to the source electrode and the drain electrode, resulting in an increase in power consumption. Such transistors are particularly difficult to apply to battery-powered applications such as mobile applications.

このような理由から、プレナー型又は逆スタガー型のトランジスタでは、ゲート電極と、ソース電極及びドレイン電極とは、殆ど重ならないようにアライメントする必要が生じる。しかし、特に、基板が樹脂フィルムのように収縮しやすい材料で構成される場合は、面積が大きくなるほど各電極のアライメントが困難になる。   For this reason, in a planar type or inverted stagger type transistor, it is necessary to align the gate electrode, the source electrode, and the drain electrode so that they hardly overlap each other. However, in particular, when the substrate is made of a material that easily contracts, such as a resin film, the alignment of the electrodes becomes more difficult as the area increases.

本発明は、上述のような課題を解決するためになされたものであり、製造コストが低く高速応答性の良好な電子素子を提供することを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to provide an electronic device with low manufacturing cost and good high-speed response.

本発明の一局面による電子素子は、基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、前記第1電極の上面に形成された膜状の第1絶縁部と、
前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、前記第1絶縁部の上面に形成された導電層と、前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、前記基板上の領域に形成され、前記第2側面の側の第2絶縁部に平面視隣接する第3電極と、前記導電層と前記第2電極との間の前記第2絶縁部を覆う領域、及び、前記導電層と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層とを備え、前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層で構成される。これにより、素子内の寄生容量を低減することができる。
An electronic device according to an aspect of the present invention is formed on a substrate and has a first electrode in a line shape having an upper surface, a first side surface, and a second side surface, and a film-shaped first electrode formed on the upper surface of the first electrode. An insulating part;
A film-like second insulating part formed on the first and second side surfaces of the first electrode adjacent to the first insulating part; a conductive layer formed on the upper surface of the first insulating part; A second electrode formed in a region on the substrate and adjacent to the second insulating portion on the first side surface in plan view; and a second electrode formed in a region on the substrate and on the second insulating portion on the second side surface side. A third electrode adjacent in plan view, a region covering the second insulating part between the conductive layer and the second electrode, and the second insulating part between the conductive layer and the third electrode. A semiconductor layer formed in a region to be covered, and the first insulating portion is formed from an insulating layer having the same film thickness and the same relative dielectric constant as the second insulating portion. is composed of an insulating layer, also capacitance having the film thickness and the dielectric constant decreases, the first insulating portion, forming the first electrode Composed of the resist layer having an insulating property used in that. Thereby, the parasitic capacitance in the element can be reduced.

また、本発明の他の局面による電子素子は、基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、前記第1電極の上面に形成された膜状の第1絶縁部と、前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、前記第1絶縁部の上面から前記第2側面の側を経て前記基板上の領域にわたって連続的に形成された第3電極と、前記第2電極と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層とを備え、前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層で構成される。これにより、素子内の寄生容量を低減することができる。 According to another aspect of the present invention, there is provided an electronic device formed on a substrate and having a top surface, a first side surface having a first side surface and a second side surface, and a film shape formed on the top surface of the first electrode. A first insulating portion, a film-shaped second insulating portion formed on the first side surface and the second side surface of the first electrode adjacent to the first insulating portion, and a region on the substrate, A second electrode adjacent in plan view to the second insulating portion on the first side surface side, and a second electrode formed continuously over the region on the substrate from the upper surface of the first insulating portion through the second side surface side. Three electrodes, and a semiconductor layer formed in a region covering the second insulating portion between the second electrode and the third electrode, wherein the first insulating portion includes the first insulating portion. (2) A film thickness with a smaller capacitance than that of an insulating layer having the same film thickness and the same dielectric constant as the insulating part. Is composed of an insulating layer having a dielectric constant, the first insulating portion is composed of a resist layer having an insulating property which is used in forming the first electrode. Thereby, the parasitic capacitance in the element can be reduced.

また、前記レジスト層以外の絶縁層には、前記第2絶縁部と一体に形成されている絶縁層が含まれていてもよい。これにより、第2絶縁部よりも第1絶縁部の膜厚を厚くすることができる。   The insulating layer other than the resist layer may include an insulating layer formed integrally with the second insulating portion. Thereby, the film thickness of a 1st insulating part can be made thicker than a 2nd insulating part.

また、前記レジスト層は、断面形状が半円形又は上底より下底が長い台形であってもよい。これにより、第2絶縁部の静電容量を低減することができる。   The resist layer may have a semicircular cross-sectional shape or a trapezoid whose bottom is longer than the top. Thereby, the electrostatic capacitance of a 2nd insulation part can be reduced.

また、前記第1電極は、断面形状が矩形又は逆テーパ形であってもよい。これにより、第2電極層と第3電極層との間の距離を短くすることができる。   Further, the first electrode may have a rectangular shape or a reverse tapered shape in cross section. Thereby, the distance between the 2nd electrode layer and the 3rd electrode layer can be shortened.

本発明によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができるという特有の効果が得られる。   According to the present invention, by using the organic semiconductor material and reducing the parasitic capacitance in the element, it is possible to provide a specific effect that it is possible to provide an electronic element that can be manufactured at a low cost and has a high speed response. .

以下、本発明を適用した電子素子の例示的な実施の形態について説明する。   Hereinafter, exemplary embodiments of an electronic device to which the present invention is applied will be described.

実施の形態1
<電子素子の構成>
図1(a)は、実施の形態1の電子素子の断面構造を概略的に示す図、図1(b)は、図1(a)に示す電子素子の要部を拡大して概念的に示す断面図、図1(c)は、電子素子に形成されるチャネルを説明するための概念図である。
Embodiment 1
<Configuration of electronic element>
FIG. 1A is a diagram schematically showing a cross-sectional structure of the electronic device according to the first embodiment, and FIG. 1B is a conceptual diagram showing an enlarged main part of the electronic device shown in FIG. A sectional view shown in FIG. 1C is a conceptual diagram for explaining a channel formed in an electronic element.

図1(a)に示すように、実施の形態1の電子素子は、例えば、ガラス板又は樹脂フィルムで構成される絶縁性のある基板1の上にライン状の電極層2(第1電極層)を備える。この電極層2は、単一の導電材料によって形成される均一な膜質を有する電極層である。   As shown in FIG. 1A, the electronic device according to the first embodiment includes, for example, a linear electrode layer 2 (first electrode layer) on an insulating substrate 1 made of a glass plate or a resin film. ). The electrode layer 2 is an electrode layer having a uniform film quality formed of a single conductive material.

電極層2の上面2aには、絶縁層3(第1絶縁層)が形成される。この絶縁層3は、基板1上の一面に電極層2を形成するための材料層(図示せず)を形成してから、電極層2を形成するためのエッチング処理で用いるレジストを除去せずに残したものである。このため、絶縁層3を形成するためのレジストは、所定の比誘電率を有する絶縁性材料であって、所定の膜厚を有するように形成される必要がある。このレジストの比誘電率と膜厚については後述する。   An insulating layer 3 (first insulating layer) is formed on the upper surface 2 a of the electrode layer 2. The insulating layer 3 is formed by forming a material layer (not shown) for forming the electrode layer 2 on one surface of the substrate 1 and then removing the resist used in the etching process for forming the electrode layer 2. It is what was left behind. For this reason, the resist for forming the insulating layer 3 is an insulating material having a predetermined relative dielectric constant and needs to be formed so as to have a predetermined film thickness. The relative dielectric constant and film thickness of this resist will be described later.

この絶縁層3は、例えば、東京応化工業株式会社製のポジ型レジストTSMR8800のような絶縁性のあるレジスト材料で作製することができる。   The insulating layer 3 can be made of an insulating resist material such as a positive resist TSMR8800 manufactured by Tokyo Ohka Kogyo Co., Ltd.

ライン状の電極層2の側面2b(第1側面)から、絶縁層3の上面を経て、電極層2の側面2c(第2側面)にわたって、絶縁層4(第2絶縁層)が形成されている。   An insulating layer 4 (second insulating layer) is formed from the side surface 2b (first side surface) of the line-shaped electrode layer 2 through the upper surface of the insulating layer 3 to the side surface 2c (second side surface) of the electrode layer 2. Yes.

この絶縁層4は、例えば、SiO、Ta、Al等の無機絶縁材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂;PFA、PTFE、PVDF等のフッ素系樹脂;パリレン樹脂;エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂;プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料で構成することができる。 This insulating layer 4 is made of, for example, an inorganic insulating material such as SiO 2 , Ta 2 O 5 , Al 2 O 3 , polyimide, styrene resin, polyethylene resin, polypropylene, vinyl chloride resin, polyester alkyd resin, polyamide, polyurethane, Polycarbonate, polyarylate, polysulfone, diallyl phthalate resin, polyvinyl butyral resin, polyether resin, polyester resin, acrylic resin, silicone resin, epoxy resin, phenol resin, urea resin, melamine resin; fluorine-based resin such as PFA, PTFE, PVDF A parylene resin; a photocurable resin such as epoxy acrylate or urethane-acrylate; an organic insulating material such as a polysaccharide such as pullulan or cellulose and a derivative thereof;

ここでは、図1(b)に示すように、説明の便宜上、絶縁層3と、絶縁層4のうち絶縁層3の上面に形成された部分(すなわち、図中に破線で示す電極層2と同一幅を有する部分)とを合わせた絶縁部を絶縁部A1(第1絶縁部)と称し、絶縁層4のうち電極層2の側面側(側面2b及び側面2cの側)に形成された部分(図中に一点鎖線で示す部分)を絶縁部B1(第2絶縁部)と称す。   Here, as shown in FIG. 1B, for convenience of explanation, the insulating layer 3 and the portion of the insulating layer 4 formed on the upper surface of the insulating layer 3 (that is, the electrode layer 2 indicated by a broken line in the figure) The insulating portion combined with the portion having the same width is referred to as an insulating portion A1 (first insulating portion), and a portion of the insulating layer 4 formed on the side surface side (side surface 2b and side surface 2c) of the electrode layer 2 (A portion indicated by a one-dot chain line in the drawing) is referred to as an insulating portion B1 (second insulating portion).

絶縁層4の上には、導電層5が形成される。   A conductive layer 5 is formed on the insulating layer 4.

また、電極層2の側面2bの側の絶縁部B1に平面視隣接して電極層6(第2電極層)が形成されるとともに、電極層2の側面2cの側の絶縁部B1に平面視隣接して電極層7(第3電極層)が形成される。   The electrode layer 6 (second electrode layer) is formed adjacent to the insulating portion B1 on the side surface 2b side of the electrode layer 2 in plan view, and the insulating portion B1 on the side surface 2c side of the electrode layer 2 is viewed in plan view. An electrode layer 7 (third electrode layer) is formed adjacently.

これら導電層5、電極層6及び電極層7は、導電性材料を塗工液として印刷することにより一度の処理で形成することができる。形成方法については後述する。   The conductive layer 5, the electrode layer 6, and the electrode layer 7 can be formed by a single process by printing a conductive material as a coating liquid. The forming method will be described later.

なお、これらの層は、電極層2と同様の材料で作製することができ、体積固有抵抗は、通常、1×10−3Ω・cm以下であり、1×10−6Ω・cm以下が好ましい。 In addition, these layers can be produced with the same material as the electrode layer 2, and the volume resistivity is usually 1 × 10 −3 Ω · cm or less, and 1 × 10 −6 Ω · cm or less. preferable.

本実施の形態の電極層2、導電層5、電極層6及び電極層7は、例えば、銀(Ag)、金(Au)、クロム(Cr)、タンタル(Ta)、チタン(Ti)、銅(Cu)、アルミニウム(Al)、モリブデン(Mo)、タングステン(W)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、スズ(Sn)等の金属、ITO、IZO等の合金、ポリアセチレン系導電性高分子、ポリ(p−フェニレン)及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の導電性材料のうちの少なくともいずれか一つで構成することができる。なお、これらの金属、合金、導電性高分子を併用することも可能である。また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして用いてもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。   The electrode layer 2, the conductive layer 5, the electrode layer 6, and the electrode layer 7 of the present embodiment are, for example, silver (Ag), gold (Au), chromium (Cr), tantalum (Ta), titanium (Ti), copper (Cu), aluminum (Al), molybdenum (Mo), tungsten (W), nickel (Ni), palladium (Pd), platinum (Pt), tin (Sn) and other metals, alloys such as ITO and IZO, polyacetylene Conductive polymers, poly (p-phenylene) and derivatives thereof, polyphenylene conductive polymers such as polyphenylene vinylene and derivatives thereof, polypyrrole and derivatives thereof, polythiophene and derivatives thereof, and heterocyclic conductivity such as polyfuran and derivatives thereof Composed of at least one of conductive materials such as ionic conductive polymers such as conductive polymers, polyaniline and derivatives thereof It can be. These metals, alloys, and conductive polymers can be used in combination. Further, the conductive polymer may be used with a higher conductivity by doping with a dopant. As the dopant, it is preferable to use a compound having a low vapor pressure such as polysulfonic acid, polystyrene sulfonic acid, naphthalene sulfonic acid, and alkyl naphthalene sulfonic acid.

導電層5と電極層6との間の絶縁部B1を覆う領域、及び、導電層5と電極層7との間の絶縁部Bを覆う領域には、半導体層8が形成されている。詳細は後述するが、この2つの領域にはトランジスタのチャネルが形成される。   A semiconductor layer 8 is formed in a region covering the insulating portion B1 between the conductive layer 5 and the electrode layer 6 and a region covering the insulating portion B between the conductive layer 5 and the electrode layer 7. As will be described in detail later, a transistor channel is formed in these two regions.

以下、説明の便宜上、図1(c)に破線で示すように、導電層5と電極層6との間に形成されるチャネルをチャネル8aと称し、導電層5と電極層7との間に形成されるチャネルをチャネル8bと称す。   Hereinafter, for convenience of explanation, as shown by a broken line in FIG. 1C, a channel formed between the conductive layer 5 and the electrode layer 6 is referred to as a channel 8a, and between the conductive layer 5 and the electrode layer 7, The formed channel is referred to as channel 8b.

図1(a)に示すように、この半導体層8は、導電層5と電極層6との間の絶縁部B1を覆う領域、及び、導電層5と電極層7との間の絶縁部B1を覆う領域に形成されるとともに、導電層5の上面を覆うように形成してもよいが、必ずしも導電層5の上面を覆う必要はなく、図中絶縁部A1の左右において分離され、導電層5の両端と電極層6及び電極層7とをそれぞれ接続するように形成されていればよい。   As shown in FIG. 1A, the semiconductor layer 8 includes a region covering the insulating part B1 between the conductive layer 5 and the electrode layer 6, and an insulating part B1 between the conductive layer 5 and the electrode layer 7. May be formed so as to cover the upper surface of the conductive layer 5, but it is not always necessary to cover the upper surface of the conductive layer 5. 5 and the electrode layer 6 and the electrode layer 7 may be connected to each other.

この半導体層8は、例えば、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ(N−ビニルカルバゾール)誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体;モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体;ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体;ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体;α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体;エナミン誘導体;ポリアルキルチオフェン等のチオフェン誘導体;ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素;銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、CdS、ZnO、PbTe、PbSnTe、InGaZnO、GaP、GaAlAs、GaN等の無機半導体材料、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料等で構成することができる。中でも、塗布可能な材料以外で、低コスト化を図るためには、アモルファスシリコンを用いることが好ましい。アモルファスシリコンは、TFTの耐久性、動作安定性の面からも好適である。   The semiconductor layer 8 includes, for example, fluorene and derivatives thereof, fluorenone and derivatives thereof, poly (N-vinylcarbazole) derivatives, polyglutamic acid γ-carbazolylethyl derivatives, polyvinylphenanthrene derivatives, polysilane derivatives, oxazole derivatives, oxadiazoles. Derivatives, imidazole derivatives; arylamine derivatives such as monoarylamines and triarylamine derivatives; benzidine derivatives, diarylmethane derivatives, triarylmethane derivatives, styrylanthracene derivatives, pyrazoline derivatives, divinylbenzene derivatives, hydrazone derivatives, indene derivatives, indenone derivatives , Butadiene derivatives; pyrene derivatives such as pyrene-formaldehyde and polyvinylpyrene; α-phenylstilbene derivatives, bisstilbene derivatives, etc. Stilbene derivatives; enamine derivatives; thiophene derivatives such as polyalkylthiophenes; pentacene, tetracene, bisazo, trisazo dyes, polyazo dyes, triarylmethane dyes, thiazine dyes, oxazine dyes, xanthene dyes, cyanine dyes , Styryl dyes, pyrylium dyes, quinacridone dyes, indigo dyes, perylene dyes, polycyclic quinone dyes, bisbenzimidazole dyes, indanthrone dyes, squarylium dyes, anthraquinone dyes; copper phthalocyanine, Organic semiconductor materials such as phthalocyanine dyes such as titanyl phthalocyanine, inorganic semiconductor materials such as CdS, ZnO, PbTe, PbSnTe, InGaZnO, GaP, GaAlAs, GaN, polycrystalline silicon, amorphous silicon It can be composed of silicon semiconductor material. In particular, it is preferable to use amorphous silicon in order to reduce the cost other than materials that can be applied. Amorphous silicon is preferable from the viewpoint of durability and operational stability of the TFT.

ここで、絶縁部A1を構成する絶縁層の比誘電率と膜厚について説明する。   Here, the relative dielectric constant and film thickness of the insulating layer constituting the insulating portion A1 will be described.

電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層2と導電層5と間にある絶縁部A1の寄生容量を低減するために、絶縁部A1の比誘電率及び膜厚は、この絶縁部A1を絶縁部B1と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合(すなわち、絶縁部A1を絶縁層4と同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合)よりも静電容量が小さくなるように設定する必要がある。   In order to improve the high-speed response as an electronic element, it is necessary to reduce the electrostatic capacity in the element. In particular, in order to reduce the parasitic capacitance of the insulating portion A1 between the electrode layer 2 and the conductive layer 5, the relative permittivity and film thickness of the insulating portion A1 are the same as those of the insulating portion B1. In addition, the capacitance is higher than that of an insulating layer having the same relative dielectric constant (that is, the insulating portion A1 is formed of an insulating layer having the same relative dielectric constant and the same film thickness as the insulating layer 4). It is necessary to set it to be smaller.

本実施の形態の絶縁部A1は、絶縁層3と絶縁層4との積層体である。このうちの絶縁層4の一部は、絶縁部B1を構成する絶縁層と一体的に形成されている。このため、絶縁部A1の寄生容量を低減するためには、絶縁層3の比誘電率及び膜厚は、絶縁層3及び絶縁層4の比誘電率の比率に鑑み、絶縁部A1の静電容量は、「絶縁部B1と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部A1の静電容量」よりも小さく設定される必要がある。   Insulating part A1 of the present embodiment is a laminated body of insulating layer 3 and insulating layer 4. A part of the insulating layer 4 is integrally formed with the insulating layer constituting the insulating portion B1. For this reason, in order to reduce the parasitic capacitance of the insulating portion A1, the relative dielectric constant and film thickness of the insulating layer 3 are set in accordance with the ratio of the relative dielectric constant of the insulating layer 3 and the insulating layer 4 to the electrostatic capacitance of the insulating portion A1. The capacitance needs to be set smaller than “the capacitance of the insulating portion A1 when the insulating portion B1 is formed of an insulating layer having the same film thickness and the same relative dielectric constant”.

また、同様の理由から、絶縁層4の膜厚は、絶縁部B1側における膜厚が、絶縁部A1側における膜厚と同一あるいはそれ以下になるように設定されることが好ましい。   For the same reason, the film thickness of the insulating layer 4 is preferably set so that the film thickness on the insulating part B1 side is equal to or smaller than the film thickness on the insulating part A1 side.

このような電子素子において、例えば、半導体層8がp型の有機半導体材料で構成されている場合に、図示のように、ゲート電極層2に負バイアスを印加する電源9を接続し、さらに、電極層6を接地するとともに、電極層6と電極層7との間に電極層6が高電位となるような電圧を印加する第2電源10を接続する。このように電源を接続した電子素子の動作原理については、製造方法の説明の後に触れる。
<電子素子の製造方法>
次に、図2を用いて本実施の形態の電子素子の製造方法について説明する。
In such an electronic device, for example, when the semiconductor layer 8 is made of a p-type organic semiconductor material, a power source 9 for applying a negative bias to the gate electrode layer 2 is connected as shown in the figure, The electrode layer 6 is grounded, and a second power source 10 is connected between the electrode layer 6 and the electrode layer 7 to apply a voltage that makes the electrode layer 6 have a high potential. The operation principle of the electronic element connected to the power supply in this way will be described after the description of the manufacturing method.
<Method for manufacturing electronic device>
Next, the manufacturing method of the electronic element of this Embodiment is demonstrated using FIG.

まず、図2(a)に示すように、ガラス板又は樹脂フィルムで構成される絶縁性のある基板1の上に電極用導電層11を形成する。この電極用導電層11は、上述した銀(Ag)、金(Au)等の金属のナノ粒子を溶液中に分散した導電性材料を含む金属ナノ粒子分散液を塗工液として、基板1の上に均一に形成される。なお、電極用導電層11の形成工程は、印刷工程に限定されるものではなく、これらの導電層材料を蒸着法、スパッタ法、CVD(Chemical Vapor Deposition、以下CVDと略す)法等で成膜する工程であってもよい。   First, as shown in FIG. 2A, an electrode conductive layer 11 is formed on an insulating substrate 1 made of a glass plate or a resin film. The electrode conductive layer 11 is formed by using, as a coating liquid, a metal nanoparticle dispersion liquid containing a conductive material in which metal nanoparticles such as silver (Ag) and gold (Au) are dispersed in a solution. It is uniformly formed on the top. The formation process of the electrode conductive layer 11 is not limited to the printing process, and these conductive layer materials are formed by vapor deposition, sputtering, CVD (Chemical Vapor Deposition, hereinafter abbreviated as CVD), or the like. It may be a process to do.

次に、図2(b)に示すように、電極用導電層11の上の第1電極を形成したい領域に、ライン状のレジスト層13を形成する。このレジスト層13の平面寸法によって第1電極層の平面寸法が規定される。このレジスト層13の形成は、例えば、特開2005−142175号公報、特許代3600546号公報又は特開2006−140493号公報に開示されたマイクロプリンティング法によって行うことができる。   Next, as shown in FIG. 2B, a line-shaped resist layer 13 is formed in a region where the first electrode is to be formed on the electrode conductive layer 11. The planar dimension of the first electrode layer is defined by the planar dimension of the resist layer 13. The formation of the resist layer 13 can be performed, for example, by a microprinting method disclosed in Japanese Patent Laid-Open No. 2005-142175, Japanese Patent No. 3600546, or Japanese Patent Laid-Open No. 2006-140493.

ここで、図3を用いてマイクロプリンティング法について説明する。   Here, the microprinting method will be described with reference to FIG.

図3(a)に示す作製段階の電子素子は、図2(a)と同一作製段階の電子素子であり、基板1の上に電極用導電層11が形成された段階を示す。   The electronic device in the manufacturing stage shown in FIG. 3A is an electronic device in the same manufacturing stage as that in FIG. 2A, and shows a stage in which the electrode conductive layer 11 is formed on the substrate 1.

この電極用導電層11の上に、図3(b)に示すように、マイクロプリンティング法を用いて撥水性のパターン12を印刷する。この撥水性のパターン12は、後にレジスト層13を形成するライン状の領域を除いた領域に印刷される。なお、レジスト層13を形成するためのライン状の領域には、撥水加工を行わない。これは、一般的に、この電極用導電層11に用いられるような導電性材料は撥水性を有していないため、撥水加工を行わない領域に選択的に本実施形態で用いるレジストを形成できるためである。   On this conductive layer 11 for electrodes, as shown in FIG.3 (b), the water-repellent pattern 12 is printed using the microprinting method. This water-repellent pattern 12 is printed in an area excluding a line-shaped area where the resist layer 13 is formed later. Note that the water-repellent processing is not performed on the line-shaped region for forming the resist layer 13. In general, a conductive material used for the electrode conductive layer 11 does not have water repellency, and therefore a resist used in this embodiment is selectively formed in a region where water repellent processing is not performed. This is because it can.

次に、図3(c)に示すように、撥水性のパターンが形成されていないライン状の領域(親水性のある領域)にレジスト層13を印刷する。   Next, as shown in FIG. 3C, a resist layer 13 is printed in a linear region (a hydrophilic region) where a water-repellent pattern is not formed.

このようにして電極用導電層11の上にレジスト層13を形成することができる。   In this way, the resist layer 13 can be formed on the electrode conductive layer 11.

このマイクロプリンティング法によれば、従来の印刷法よりも高精細なパターニングが可能となる。   According to this microprinting method, it is possible to perform patterning with higher definition than the conventional printing method.

レジスト層13を形成したら、図2(b)に示す電極用導電層11をエッチングし、図2(c)に示すように、電極層2を形成する。この電極層2の上には、レジスト層13が残存しており、本実施の形態では、このレジスト層13を除去せずに絶縁層3として用いる。なお、絶縁層3(レジスト層13)を形成するための材料は、上述の通りである。   When the resist layer 13 is formed, the electrode conductive layer 11 shown in FIG. 2B is etched to form the electrode layer 2 as shown in FIG. The resist layer 13 remains on the electrode layer 2, and in this embodiment, the resist layer 13 is used as the insulating layer 3 without being removed. The material for forming the insulating layer 3 (resist layer 13) is as described above.

続いて、図2(d)に示すように、基板1の上面、電極層2の側面(側面2b及び側面2c)及び絶縁層3の上面2aに絶縁層4を成膜する。   Subsequently, as illustrated in FIG. 2D, the insulating layer 4 is formed on the upper surface of the substrate 1, the side surfaces (side surfaces 2 b and 2 c) of the electrode layer 2, and the upper surface 2 a of the insulating layer 3.

図1に示す電子素子は、絶縁層4を電極層2の側面(側面2bと側面2c)及び絶縁層3の上面のみに有するが、絶縁層4は、図2(d)に示すように、電極層2の左右の領域における基板1の上に形成されていてもよい。   The electronic device shown in FIG. 1 has the insulating layer 4 only on the side surfaces (side surface 2b and side surface 2c) of the electrode layer 2 and the upper surface of the insulating layer 3, but the insulating layer 4 is formed as shown in FIG. The electrode layer 2 may be formed on the substrate 1 in the left and right regions.

さらに、図2(e)に示すように、絶縁層4の上に、電極用導電層11と同一の導電膜からなる導電層14を形成する。   Further, as shown in FIG. 2E, a conductive layer 14 made of the same conductive film as the electrode conductive layer 11 is formed on the insulating layer 4.

ここで、図4を用いて導電層14の作製方法を説明する。なお、説明の便宜上、図4には、作製段階の電子素子を側面側から示した斜視図とする。   Here, a method for manufacturing the conductive layer 14 is described with reference to FIGS. For convenience of explanation, FIG. 4 is a perspective view showing the electronic element at the production stage from the side.

図4(a)及び図2(d)は、同一の作製段階にある電子素子を示す。   4 (a) and 2 (d) show an electronic device in the same manufacturing stage.

図4(b)に示すように、導電層14を形成するための塗工液14aを塗布した印刷板16を印刷用のローラ15で回転させることにより、図4(c)に示すように、絶縁層4の上に塗工液14aを印刷する。図2(e)は、塗工液14aの印刷工程が終了した段階の電子素子の側面を示しており、絶縁層4の両側面に少量の塗工液14aが塗布されている。   As shown in FIG. 4B, by rotating the printing plate 16 coated with the coating liquid 14a for forming the conductive layer 14 with the printing roller 15, as shown in FIG. A coating liquid 14 a is printed on the insulating layer 4. FIG. 2E shows the side surface of the electronic element at the stage where the printing process of the coating liquid 14 a is completed, and a small amount of the coating liquid 14 a is applied to both side surfaces of the insulating layer 4.

図2(e)に示すように塗工液14aに対して軽度のエッチング処理を行い、絶縁層4の両側面に塗布された塗工液14aを除去する。この結果、図2(f)に示すように、塗工液14aから導電層5、電極層6及び電極層7を得ることができる。   As shown in FIG. 2 (e), the coating solution 14 a is lightly etched to remove the coating solution 14 a applied to both sides of the insulating layer 4. As a result, as shown in FIG. 2F, the conductive layer 5, the electrode layer 6, and the electrode layer 7 can be obtained from the coating liquid 14a.

このように導電層5、電極層6及び電極層7を形成する印刷法としては、例えば、フレキソ印刷法のような凸版を用いる印刷法、スクリーン印刷法のような孔版を用いる印刷法、オフセット印刷法のような平版を用いる印刷法、グラビア印刷法のような凹版を用いる印刷法、又は、スピンコート法、ディッピング法、スプレーコート法若しくはインクジェット法等の印刷法を利用することができる。   As a printing method for forming the conductive layer 5, the electrode layer 6 and the electrode layer 7 in this way, for example, a printing method using a relief plate such as a flexographic printing method, a printing method using a stencil such as a screen printing method, and offset printing. A printing method using a lithographic plate such as a printing method, a printing method using an intaglio plate such as a gravure printing method, or a printing method such as a spin coating method, a dipping method, a spray coating method, or an inkjet method can be used.

特に、本実施の形態では、大面積化及びプロセスタクトの向上が比較的容易であることから、フレキソ印刷法、スクリーン印刷法、オフセット印刷法又はグラビア印刷法に代表される有版印刷法が好適である。   In particular, in the present embodiment, the plate printing method represented by the flexographic printing method, the screen printing method, the offset printing method, or the gravure printing method is preferable because it is relatively easy to increase the area and improve the process tact. It is.

また、本実施の形態では、絶縁部B1における表面エネルギが十分に小さく、これと比較して、導電層5、電極層6及び電極層7を形成する表面の表面エネルギが大きいことが望ましい。このように表面エネルギを設定することにより、導電性のある塗工液14aが絶縁部B1に付着することを抑制できる。   In the present embodiment, the surface energy in the insulating portion B1 is sufficiently small, and it is desirable that the surface energy of the surface on which the conductive layer 5, the electrode layer 6 and the electrode layer 7 are formed be large. By setting the surface energy in this way, it is possible to suppress the conductive coating liquid 14a from adhering to the insulating portion B1.

絶縁部B1に形成される半導体層8には、チャネル(チャネル8a及びチャネル8b)が形成されるため、このチャネルに導電性膜が形成されていると、電子素子の動作に不具合が生じる可能性がある。このような不具合を未然に防ぐために、絶縁部B1への導電性膜の形成を防ぐ必要がある。   Channels (channel 8a and channel 8b) are formed in the semiconductor layer 8 formed in the insulating portion B1, and if a conductive film is formed in the channel, a malfunction may occur in the operation of the electronic element. There is. In order to prevent such a problem, it is necessary to prevent the formation of a conductive film on the insulating portion B1.

なお、絶縁部B1の表面エネルギを十分に小さくすることにより、絶縁部B1への塗工液14aの塗工液の付着を抑制できる場合には、図2(e)に示す状態は生じないため、塗工液14aのエッチング処理は不要である。   Note that the state shown in FIG. 2 (e) does not occur when the surface energy of the insulating part B1 can be sufficiently reduced to prevent the coating liquid 14a from adhering to the insulating part B1. The etching treatment of the coating liquid 14a is not necessary.

最後に、図2(g)に示すように、半導体層8を成膜する。上述したように、この半導体層8の形成においては、導電層5と電極層6との間、及び、導電層5と電極層7との間をそれぞれ接続することが必要である。   Finally, as shown in FIG. 2G, the semiconductor layer 8 is formed. As described above, in forming the semiconductor layer 8, it is necessary to connect between the conductive layer 5 and the electrode layer 6 and between the conductive layer 5 and the electrode layer 7.

以上の製造工程により、本実施の形態の電子素子を作製することができる。
<電子素子の動作原理>
電源9により電極層2に負電圧を印加すると、導電層5と電極層6との間における半導体層8内の絶縁部B1との境界部分にホールが集まり、ホール・チャネルが形成される。これが上述したチャネル8aである。
Through the above manufacturing process, the electronic device of this embodiment can be manufactured.
<Operating Principle of Electronic Device>
When a negative voltage is applied to the electrode layer 2 by the power source 9, holes gather at the boundary between the conductive layer 5 and the electrode layer 6 and the insulating portion B1 in the semiconductor layer 8, and a hole channel is formed. This is the channel 8a described above.

また、同様に、導電層5と電極層7との間における半導体層8内の絶縁部B1との境界部分にもホールが集まり、ホール・チャネルが形成される。これが上述したチャネル8bである。   Similarly, holes gather at a boundary portion between the conductive layer 5 and the electrode layer 7 and the insulating portion B1 in the semiconductor layer 8 to form a hole channel. This is the channel 8b described above.

さらに、第2電源10をオンして電極層6と電極層7との間に電極層7が負となるように電圧を印加すると、ホールが電極層6からチャネル8a、導電層5及びチャネル8bを経て電極層7に流れる。すなわち、本実施の形態の電子素子は、電極層2をゲート電極、電極層6をソース電極、電極層7をドレイン電極とする電界効果型トランジスタとなる。   Further, when the second power source 10 is turned on and a voltage is applied between the electrode layer 6 and the electrode layer 7 so that the electrode layer 7 is negative, holes are formed from the electrode layer 6 to the channel 8a, the conductive layer 5 and the channel 8b. And then flows to the electrode layer 7. That is, the electronic device of this embodiment is a field effect transistor in which the electrode layer 2 is a gate electrode, the electrode layer 6 is a source electrode, and the electrode layer 7 is a drain electrode.

このようにチャネルが2つ形成されるため、図1(a)に示す電子素子の等価回路は、図5に示すように、電界効果型トランジスタが2つ接続された回路となる。この等価回路に表される静電容量Cは、電極層2と導電層5との間に形成される静電容量を示す。また、この等価回路から分かるように、導電層5は、見かけ上、チャネル8a側がドレインとなり、チャネル8b側がソースとなる。   Since two channels are formed in this way, the equivalent circuit of the electronic element shown in FIG. 1A is a circuit in which two field effect transistors are connected as shown in FIG. A capacitance C represented in this equivalent circuit indicates a capacitance formed between the electrode layer 2 and the conductive layer 5. Further, as can be seen from this equivalent circuit, the conductive layer 5 apparently has a channel 8a side as a drain and a channel 8b side as a source.

<動特性評価>
以下の条件にて図1に示す電子素子の動特性を評価した。
(1)電子素子の構成
基板:ガラス製
電極層2:アルミニウム(Al)製(ウェットエッチングにより幅20μmにパターニング)
絶縁層3:東京応化工業株式会社製のポジ型レジストTSMR8800(スピンコートにより膜厚250nmに成膜)
絶縁層4:パリレンC(Parylene C:登録商標)(CVD法により膜厚230nmに成膜)
導電層5、電極層6及び電極層7:金(Au)製(蒸着により形成)
半導体層8:ペンタセン(pentacene)
チャネル8a及びチャネル8bの合計のチャネル長:2.2μm
(2)駆動装置及び測定装置の構成
図6に示すように、電極層2に第1電源15を接続した。この第1電源15は、−9〜−10(V)の矩形波電圧を発生するファンクションジェネレータ(FG)である。電極層6は接地した。電極層7には抵抗器16を介して第2電源17を接続した。この第2電源17は、−15(V)の逆バイアス電圧を発生する。また、遮断周波数を検証するために電極層7と抵抗器16との間にオシロスコープ(OS)18を接続した。
(3)評価
上述のような駆動装置及び測定装置を用い、以下のようにオシロスコープ18で出力(output)V(t)の立上り又は立下りに要する時間Trから遮断周波数fc1を求めた。
<Dynamic characteristic evaluation>
The dynamic characteristics of the electronic device shown in FIG. 1 were evaluated under the following conditions.
(1) Configuration of electronic element Substrate: Glass Electrode layer 2: Aluminum (Al) (patterning to a width of 20 μm by wet etching)
Insulating layer 3: Positive resist TSMR8800 manufactured by Tokyo Ohka Kogyo Co., Ltd. (deposited to a film thickness of 250 nm by spin coating)
Insulating layer 4: Parylene C (registered trademark) (deposited to a film thickness of 230 nm by a CVD method)
Conductive layer 5, electrode layer 6 and electrode layer 7: made of gold (Au) (formed by vapor deposition)
Semiconductor layer 8: pentacene
Total channel length of channel 8a and channel 8b: 2.2 μm
(2) Configuration of Driving Device and Measuring Device As shown in FIG. 6, the first power supply 15 was connected to the electrode layer 2. The first power supply 15 is a function generator (FG) that generates a rectangular wave voltage of −9 to −10 (V). The electrode layer 6 was grounded. A second power source 17 was connected to the electrode layer 7 via a resistor 16. The second power supply 17 generates a reverse bias voltage of −15 (V). An oscilloscope (OS) 18 was connected between the electrode layer 7 and the resistor 16 in order to verify the cutoff frequency.
(3) Evaluation Using the drive device and the measurement device as described above, the cutoff frequency fc1 was obtained from the time Tr required for the output V (t) to rise or fall with the oscilloscope 18 as follows.

ここで、時間Trとしては、矩形波がフルスケールの10%から90%まで立ち上がるのに要する時間と、フルスケールの90%から10%まで立ち下がるのに要する時間とのうちの長い方の時間を用いる。   Here, the time Tr is the longer of the time required for the rectangular wave to rise from 10% to 90% of the full scale and the time required for the square wave to fall from 90% to 10% of the full scale. Is used.

ここで、V(t)=±E(exp(−t/RC)−1)と表すことができる。ここで、Eは、フルスケールの電圧値、Rは、図6に示す測定系と素子内部との抵抗値、Cは、電子素子内の寄生容量の値である。   Here, it can be expressed as V (t) = ± E (exp (−t / RC) −1). Here, E is a full-scale voltage value, R is a resistance value between the measurement system shown in FIG. 6 and the inside of the element, and C is a value of parasitic capacitance in the electronic element.

また、時間Trとして立上り時間を用いる場合は、時間Trは振幅が10%から90%に至るまでの時間である。V=0.1Eとなる時刻をt10、V=0.9Eとなる時刻をt90とすると、下記式が成り立つからt10は式(1)のように求まる。   Further, when the rise time is used as the time Tr, the time Tr is a time from an amplitude of 10% to 90%. Assuming that the time when V = 0.1E is t10 and the time when V = 0.9E is t90, the following equation holds, and t10 is obtained as shown in equation (1).

exp(−t10/RC)=1−(0.1E)/E
∴t10=−RC・ln0.9 (1)
同様に、t90は次式(2)のように表せる。
exp (−t10 / RC) = 1− (0.1E) / E
∴t10 = −RC · ln0.9 (1)
Similarly, t90 can be expressed as the following equation (2).

t90=−RC・ln0.1 (2)
時間Trは時刻t10と時刻t90の間の経過時間として求まるので式(1)(2)より次式(3)のように求まる。
t90 = −RC · ln0.1 (2)
Since the time Tr is obtained as an elapsed time between the time t10 and the time t90, it is obtained from the equations (1) and (2) as the following equation (3).

Tr=t90−t10=RC・(ln0.9−ln0.1) (3)
また、一般に、fc1とRCには関係式(4)が成立する。
Tr = t90−t10 = RC · (ln0.9−ln0.1) (3)
In general, relational expression (4) is established between fc1 and RC.

fc1=1/(2πRC) (4)
式(3)(4)より遮断周波数fc1は次式(5)のように表せる。
fc1 = 1 / (2πRC) (4)
From the expressions (3) and (4), the cutoff frequency fc1 can be expressed as the following expression (5).

Tr=(ln0.9−ln0.1)/(2πfc1)=(ln9)/(2πfc1)
∴fc1=(ln9/2π)×1/Tr≒0.35/Tr (5)
図7に動特性を示す。この特性から立上り時間及び立下り時間は次のように求まった。
Tr = (ln0.9−ln0.1) / (2πfc1) = (ln9) / (2πfc1)
∴fc1 = (ln9 / 2π) × 1 / Tr≈0.35 / Tr (5)
FIG. 7 shows the dynamic characteristics. From this characteristic, the rise time and fall time were obtained as follows.

立上り時間:0.252μsec、立下り時間:0.264μsec
これより、時間Tr=0.264μsecとなる。これを式(5)に代入すれば遮断周波数fc1は以下のように求まる。
Rise time: 0.252 μsec, fall time: 0.264 μsec
Thus, the time Tr = 0.264 μsec. By substituting this into equation (5), the cut-off frequency fc1 is obtained as follows.

∴fc1=0.35/(0.264×10−6)≒1.3MHz
以上より、本実施の形態の電子素子の遮断周波数fc1は1.3MHzと求まった。
∴fc1 = 0.35 / (0.264 × 10 −6 ) ≈1.3 MHz
From the above, the cutoff frequency fc1 of the electronic element of the present embodiment was found to be 1.3 MHz.

ここで、比較のために、図1(a)に示す電子素子から絶縁層3を取り除いた電子素子(実際には、図2(c)の段階でレジスト13を除去して作製した電子素子)を作製し、同一条件で動特性評価を行った。   Here, for comparison, an electronic device obtained by removing the insulating layer 3 from the electronic device shown in FIG. 1A (actually, an electronic device manufactured by removing the resist 13 in the stage of FIG. 2C). The dynamic characteristics were evaluated under the same conditions.

その結果、立上り時間は0.464μsec、立下り時間は0.482μsecとなり、これを式(5)に代入すれば比較用の電子素子の遮断周波数fc2は下記の通りに求まる。   As a result, the rise time is 0.464 μsec and the fall time is 0.482 μsec. By substituting this into the equation (5), the cutoff frequency fc2 of the comparative electronic element can be obtained as follows.

fc2=0.35/(0.482×10−6)=0.72MHz
このように、絶縁層3を備えない比較用の電子素子では、立上り/立下り時間が本実施の形態の電子素子よりも大幅に長く、遮断周波数は0.72MHzと高速応答性の判断指標となる1MHzを下回った。これは、絶縁層3を備えないために、素子内の寄生容量が大きくなるためである。
fc2 = 0.35 / (0.482 × 10 −6 ) = 0.72 MHz
Thus, in the comparative electronic element that does not include the insulating layer 3, the rise / fall time is significantly longer than that of the electronic element of the present embodiment, and the cutoff frequency is 0.72 MHz, which is a determination index for high-speed response. Below 1MHz. This is because the parasitic capacitance in the element is increased because the insulating layer 3 is not provided.

本実施の形態の電子素子によれば、電極層2の上に絶縁層3を配設することによって絶縁部A1の膜厚を厚くすることにより、電極層2と導電層5との間の静電容量を低減したので、遮断周波数が1MHz以上という高速応答性の良好な電子素子を得ることができる。この遮断周波数は、比較用の絶縁層3を備えない電子素子における遮断周波数の約2倍の値である。   According to the electronic device of the present embodiment, the insulating layer 3 is disposed on the electrode layer 2 to increase the thickness of the insulating portion A1, so that the static electricity between the electrode layer 2 and the conductive layer 5 can be reduced. Since the electric capacity is reduced, it is possible to obtain an electronic element having a high-speed response with a cut-off frequency of 1 MHz or more. This cut-off frequency is about twice the cut-off frequency of an electronic element that does not include the comparative insulating layer 3.

また、本実施の形態の電子素子が備える絶縁層3は、電極層2を形成するためのレジストを除去せずにそのまま利用したものであり、製造工程の簡略化により電子素子の製造コストの低減を図ることもできる。   Further, the insulating layer 3 provided in the electronic device of the present embodiment is used as it is without removing the resist for forming the electrode layer 2, and the manufacturing cost of the electronic device is reduced by simplifying the manufacturing process. Can also be planned.

以上、本実施の形態の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。   As described above, according to the electronic element of the present embodiment, by using the organic semiconductor material and reducing the parasitic capacitance in the element, it is possible to provide an electronic element that can be manufactured at low cost and has high-speed response. .

<変形例>
以上の説明で用いた絶縁層3の断面形状は矩形であったが、絶縁層3の断面形状は、図8(a)に示すように略半円状、又は、図8(b)に示すように角が面取りされた台形状であってもよい。
<Modification>
Although the cross-sectional shape of the insulating layer 3 used in the above description is rectangular, the cross-sectional shape of the insulating layer 3 is substantially semicircular as shown in FIG. 8A or shown in FIG. A trapezoidal shape with chamfered corners may be used.

このような形状にすれば、電極層2の断面形状が矩形の場合に比べて、チャネル長C及びチャネル長Dが絶縁層4の膜厚によって延長される分を最小限にすることができるため、これらのチャネル長C、Dの短縮化を図ることができる。   With such a shape, the amount of extension of the channel length C and the channel length D depending on the film thickness of the insulating layer 4 can be minimized as compared with the case where the cross-sectional shape of the electrode layer 2 is rectangular. These channel lengths C and D can be shortened.

このように、導電層5と電極層6との間、及び、導電層5と電極層7との間の距離をそれぞれ短くすることにより、導電層5と電極層6、7との間の抵抗値を小さくすることができるとともに、電極層2をゲートとして用いる場合のチャネル8a、8bの静電容量を小さくできるので、遮断周波数を向上させることができ、さらに良好な高速応答性を得ることができる。   Thus, by reducing the distance between the conductive layer 5 and the electrode layer 6 and between the conductive layer 5 and the electrode layer 7, the resistance between the conductive layer 5 and the electrode layers 6 and 7 is reduced. The value can be reduced, and the electrostatic capacity of the channels 8a and 8b when the electrode layer 2 is used as a gate can be reduced, so that the cutoff frequency can be improved and further excellent high-speed response can be obtained. it can.

また、以上で説明した電子素子では、電極層2が単一の導電材料によって形成されていたが、複数種類の導電材料を用いて電極層2の膜厚方向に導電材料の組成比分布を持たせてもよい。   In the electronic device described above, the electrode layer 2 is formed of a single conductive material. However, the composition ratio distribution of the conductive material is provided in the thickness direction of the electrode layer 2 using a plurality of types of conductive materials. It may be allowed.

一般的に、エッチング処理によって矩形型断面の電極を形成する場合、その電極の膜厚方向における材料分布が均一だと、電極の両側面におけるエッチングの進行が他の領域よりも遅くなり、電極の断面形状はテーパ形(上底より下底が長い台形)になる場合がある。   In general, when an electrode having a rectangular cross section is formed by etching, if the material distribution in the film thickness direction of the electrode is uniform, the etching progresses on both sides of the electrode is slower than the other regions, The cross-sectional shape may be a tapered shape (a trapezoid whose bottom is longer than the top).

電極層2を形成する際に、エッチング速度の異なる複数の金属材料を含む導電材料を用いて、基板1側にエッチング速度の速い導電材料の組成比が高くなるようにし、上面2aに向けて徐々にエッチング速度の遅い導電材料の組成比が増えるように、第1電極を形成すれば、エッチング処理による電極層2の形成時に、上述のようなテーパ形の断面形状を矯正することができる。   When the electrode layer 2 is formed, a conductive material including a plurality of metal materials having different etching rates is used so that the composition ratio of the conductive material having a high etching rate is increased on the substrate 1 side, and gradually toward the upper surface 2a. If the first electrode is formed so that the composition ratio of the conductive material having a low etching rate is increased, the tapered cross-sectional shape as described above can be corrected when the electrode layer 2 is formed by the etching process.

例えば、電極層2の下部側(基板1側)をクロム(Cr)リッチとし、上部に向かうに連れてアルミニウム(Al)リッチとなるように導電材料の組成比を調整しながら電極用導電層11を形成する。このようにして形成した電極用導電層11の上面にレジストを形成してエッチングすれば、アルミニウムよりもクロムのエッチング速度が速いため、図9(a)に示すような矩形の断面形状、又は、図9(b)に示すような逆テーパ形の断面形状を有する電極層2を形成することができる。   For example, the electrode conductive layer 11 is adjusted while adjusting the composition ratio of the conductive material so that the lower side (substrate 1 side) of the electrode layer 2 is rich in chromium (Cr) and becomes rich in aluminum (Al) toward the upper side. Form. If a resist is formed on the upper surface of the electrode conductive layer 11 formed in this way and etched, the etching rate of chromium is faster than that of aluminum, so a rectangular cross-sectional shape as shown in FIG. An electrode layer 2 having a reverse tapered cross-sectional shape as shown in FIG. 9B can be formed.

以上のようにして、比較的容易に矩形又は逆テーパ形の断面形状を有する電極層2を作製することができる。電極層2の断面形状を矩形又は逆テーパ形にすることができると、上述したように、絶縁層4の上に導電層14を形成する際に、図2(e)に示すように、チャネル8a及び8bが形成される領域に導電層14が形成されにくくなり、軽度のエッチング処理等(図2(f)参照)を行う手間を省けるため、電子素子の製造工程を簡略化することができる。   As described above, the electrode layer 2 having a rectangular or reverse tapered cross-sectional shape can be produced relatively easily. When the cross-sectional shape of the electrode layer 2 can be made rectangular or inversely tapered, as described above, when the conductive layer 14 is formed on the insulating layer 4, as shown in FIG. Since the conductive layer 14 is less likely to be formed in the region where the 8a and 8b are formed, and the labor of performing a light etching process or the like (see FIG. 2F) can be saved, the manufacturing process of the electronic element can be simplified. .

このような膜厚方向における材料分布は、二種類以上の電極材料を用いて共蒸着法や共スパッタ法等の真空成膜プロセスを行うことによって形成することができる。また、二種類以上の電極材料を含有する導電材料溶液を調製し、これを基板1の上に塗布し、各々の電極材料の不均一な分散状態を利用することにより、膜厚方向に材料分布を形成することも可能である。   Such a material distribution in the film thickness direction can be formed by performing a vacuum film forming process such as a co-evaporation method or a co-sputtering method using two or more kinds of electrode materials. In addition, a conductive material solution containing two or more kinds of electrode materials is prepared, applied to the substrate 1, and a non-uniform dispersion state of each electrode material is utilized, whereby the material distribution in the film thickness direction. It is also possible to form

また、以上の説明では、図2(e)に示すように、塗工液14の印刷工程において絶縁層4の両側面に残存する塗工液14aを除去するために、軽度のエッチングを行う場合について説明したが、このようなエッチング処理を行う代わりに、電極層6と電極層7と間に適当な電圧を印加することによって導電層4の両側面に残存する塗工液によって薄く形成される導電層を破断させてもよい。絶縁部B1に形成される導電層は、導電層5、電極層6及び電極層7よりも膜厚が薄く抵抗値が大きいため、電極層6と電極層7との間に適当な電圧を印加すれば、絶縁部B1に形成された導電層を焼き切ることができる。このような処理を行うことによって、導電層5、電極層6及び電極層7を形成してもよい。   Moreover, in the above description, as shown in FIG. 2E, in the case where the light etching is performed in order to remove the coating liquid 14a remaining on both side surfaces of the insulating layer 4 in the printing process of the coating liquid 14. However, instead of performing such an etching process, an appropriate voltage is applied between the electrode layer 6 and the electrode layer 7 to form a thin film with the coating liquid remaining on both side surfaces of the conductive layer 4. The conductive layer may be broken. Since the conductive layer formed in the insulating part B1 is thinner than the conductive layer 5, the electrode layer 6 and the electrode layer 7 and has a larger resistance value, an appropriate voltage is applied between the electrode layer 6 and the electrode layer 7. Then, the conductive layer formed in the insulating part B1 can be burned out. By performing such treatment, the conductive layer 5, the electrode layer 6, and the electrode layer 7 may be formed.

また、以上の説明では、絶縁層4を形成した後に、この絶縁層4を形成した面を上に向けて導電層5,電極層6及び電極層7を形成する場合について説明したが、第2電極層4を下に向けて導電層5,電極層6及び電極層7を形成してもよい。   In the above description, after the insulating layer 4 is formed, the conductive layer 5, the electrode layer 6 and the electrode layer 7 are formed with the surface on which the insulating layer 4 is formed facing upward. The conductive layer 5, the electrode layer 6, and the electrode layer 7 may be formed with the electrode layer 4 facing downward.

一般に、導電性材料塗工液の粘度は、0.1(Pa・s)(=100(cP))前後あるいは0.1(Pa・s)以下である。   Generally, the viscosity of the conductive material coating solution is about 0.1 (Pa · s) (= 100 (cP)) or 0.1 (Pa · s) or less.

チャネル8a及びチャネル8bを形成する絶縁部B1の側面における表面エネルギが十分に小さく、この表面エネルギと比べて、導電層5、電極層6及び電極層7を形成する部分の絶縁層4の表面における表面エネルギが十分に大きい場合に、絶縁層4を下に向けて導電性材料を形成すると、絶縁部B1を構成する絶縁層4に導電性材料が付着し難く、付着しても導電性材料自体に働く重力によって導電層5の頂部に移動する。このため、絶縁部B1に導電性材料が付着せず、又は、付着してもその膜厚は導電層5、電極層6及び電極層7に比べて薄いため、図2(f)に示す軽度のエッチング処理を簡略化することができる。   The surface energy on the side surface of the insulating part B1 that forms the channel 8a and the channel 8b is sufficiently small. Compared with this surface energy, the surface of the insulating layer 4 where the conductive layer 5, the electrode layer 6 and the electrode layer 7 are formed. If the conductive material is formed with the insulating layer 4 facing downward when the surface energy is sufficiently large, the conductive material hardly adheres to the insulating layer 4 constituting the insulating portion B1, and even if it adheres, the conductive material itself It moves to the top of the conductive layer 5 due to the gravity acting on. For this reason, the conductive material does not adhere to the insulating portion B1, or even if it adheres, the film thickness is thinner than the conductive layer 5, the electrode layer 6, and the electrode layer 7, and thus the mildness shown in FIG. This etching process can be simplified.

このように作製面を鉛直下向きに向けて導電層5等を作製する場合の印刷法としては、フレキソ印刷法、インクジェット法、スプレーコート法等の塗工液粘度の小さい塗工液を塗布可能な印刷方法が好適である。   As a printing method for producing the conductive layer 5 or the like with the production surface facing vertically downward as described above, a coating solution having a low coating solution viscosity such as a flexographic printing method, an ink jet method, or a spray coating method can be applied. A printing method is preferred.

実施の形態2
実施の形態2の電子素子は、電極層2の上に絶縁層23のみが形成される(すなわち、絶縁部A2(第1絶縁部)が1層の絶縁層のみで形成される)点で実施の形態1の電子素子とは異なる。
Embodiment 2
The electronic device of the second embodiment is implemented in that only the insulating layer 23 is formed on the electrode layer 2 (that is, the insulating portion A2 (first insulating portion) is formed of only one insulating layer). This is different from the electronic device of Form 1.

図10(a)は、実施の形態2の電子素子の断面構造を概略的に示す図、図10(b)は、図10(a)に示す電子素子の要部を概念的に示す断面図である。   FIG. 10A is a view schematically showing a cross-sectional structure of the electronic device of the second embodiment, and FIG. 10B is a cross-sectional view conceptually showing a main part of the electronic device shown in FIG. It is.

図中において、実施の形態1の電子素子と同一の構成要素には同一符号を付し、その説明を省略する。また、説明の便宜上、電源は省略する。製造方法、動作原理及び動特性評価についても実施の形態1の電子素子に準ずるため説明を省略する。   In the figure, the same components as those of the electronic device of the first embodiment are denoted by the same reference numerals, and the description thereof is omitted. For convenience of explanation, the power source is omitted. Since the manufacturing method, operation principle, and dynamic characteristic evaluation are also the same as those of the electronic device of the first embodiment, description thereof is omitted.

図10(a)に示すように本実施の形態の電子素子は、基板1の上に電極層2を有する。   As shown in FIG. 10A, the electronic device of this embodiment has an electrode layer 2 on a substrate 1.

電極層2の上面2aには、絶縁層23(第1絶縁層)が形成される。この絶縁層23は、実施の形態1における絶縁層3と同様に、電極層2の形成時に用いられるレジストを除去せずに残したものである。このレジストの比誘電率と膜厚については後述する。   An insulating layer 23 (first insulating layer) is formed on the upper surface 2 a of the electrode layer 2. This insulating layer 23 is formed by removing the resist used when forming the electrode layer 2 without removing it, like the insulating layer 3 in the first embodiment. The relative dielectric constant and film thickness of this resist will be described later.

なお、絶縁層23は、例えば、東京応化工業株式会社製のポジ型レジストTSMR8800のような絶縁性のあるレジスト材料で形成することができる。   The insulating layer 23 can be formed of an insulating resist material such as a positive resist TSMR8800 manufactured by Tokyo Ohka Kogyo Co., Ltd.

ライン状の電極層2の側面2bから基板1の上面にわたる逆L字型領域、及び、電極層2の側面2cから基板1の上面にわたるL字型領域には、絶縁層24a及び24b(第2絶縁層)がそれぞれ形成されている。本実施の形態では、絶縁層23の上に第2絶縁層は形成しない。   Insulating layers 24a and 24b (second layers) are formed in an inverted L-shaped region extending from the side surface 2b of the electrode layer 2 to the upper surface of the substrate 1 and an L-shaped region extending from the side surface 2c of the electrode layer 2 to the upper surface of the substrate 1. Insulating layers) are respectively formed. In the present embodiment, the second insulating layer is not formed on the insulating layer 23.

このため、図10(b)に示すように、本実施の形態では、絶縁部A2(第1絶縁部)は、破線で表される絶縁層23のみによって構成される。また、絶縁部B2(第2絶縁部)は、L字型の絶縁層24a及び24bのうち、電極層2の側面2bの側と、側面2cの側とに形成された部分(図中一点鎖線で示される部分)によって構成される。   For this reason, as shown in FIG.10 (b), in this Embodiment, insulating part A2 (1st insulating part) is comprised only by the insulating layer 23 represented with a broken line. Further, the insulating part B2 (second insulating part) is a portion formed on the side surface 2b side of the electrode layer 2 and the side surface 2c side of the L-shaped insulating layers 24a and 24b (indicated by a one-dot chain line in the figure). The part indicated by

図10(a)に示すように、導電層5は、絶縁層23の上に形成される。図1では、導電層5が絶縁層23の左右において、絶縁層24a及び24bの膜厚の部分にも形成されているように示してあるが、実際には、絶縁層24a及び24bの膜厚は、電極層2の幅Eに比べて無視できる程度である。導電層5は、少なくとも絶縁層23の上に形成されていればよく、絶縁層24a及び24bの膜厚部分には、形成されていても、されていなくてもよい。   As shown in FIG. 10A, the conductive layer 5 is formed on the insulating layer 23. Although FIG. 1 shows that the conductive layer 5 is also formed on the left and right sides of the insulating layer 23 in the portions having the thickness of the insulating layers 24a and 24b, actually, the thickness of the insulating layers 24a and 24b is shown. Is negligible compared to the width E of the electrode layer 2. The conductive layer 5 only needs to be formed on at least the insulating layer 23, and may or may not be formed in the film thickness portions of the insulating layers 24a and 24b.

電極層6及び電極層7は、実施の形態1と同様に、電極層2の側面2bの側と側面2cの側とに平面視隣接して形成される。   Similarly to the first embodiment, the electrode layer 6 and the electrode layer 7 are formed adjacent to the side surface 2b side and the side surface 2c side of the electrode layer 2 in plan view.

また、同様に、半導体層8は、導電層5と電極層6との間の絶縁部B2を覆う領域、及び、導電層5と電極層7との間の絶縁部B2を覆う領域に形成されている。この2つの領域にチャネルがそれぞれ形成されるのは実施の形態1と同様である。   Similarly, the semiconductor layer 8 is formed in a region covering the insulating part B2 between the conductive layer 5 and the electrode layer 6 and a region covering the insulating part B2 between the conductive layer 5 and the electrode layer 7. ing. The channel is formed in each of these two regions as in the first embodiment.

ここで、絶縁部A2と絶縁部B2との膜厚及び比誘電率の関係について説明する。   Here, the relationship between the film thickness and the dielectric constant between the insulating part A2 and the insulating part B2 will be described.

上述のように、本実施の形態の絶縁部A2は、絶縁層23のみで構成されている。絶縁部B2は、絶縁層24a及び24bのうちの電極層2の側面2b及び側面2cに形成された部分によって構成されている。   As described above, the insulating part A2 of the present embodiment is composed of only the insulating layer 23. The insulating part B2 is composed of portions formed on the side surface 2b and the side surface 2c of the electrode layer 2 in the insulating layers 24a and 24b.

電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層2と導電層5と間にある絶縁部A2の寄生容量を低減するために、絶縁部A2の比誘電率及び膜厚は、この絶縁部A2を絶縁部B2と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合(すなわち、絶縁部A2を絶縁層4と同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合)よりも静電容量が小さくなるように設定する必要がある。   In order to improve the high-speed response as an electronic element, it is necessary to reduce the electrostatic capacity in the element. In particular, in order to reduce the parasitic capacitance of the insulating portion A2 between the electrode layer 2 and the conductive layer 5, the relative dielectric constant and film thickness of the insulating portion A2 are the same as those of the insulating portion B2. In addition, the capacitance is higher than that of an insulating layer having the same relative dielectric constant (that is, the insulating portion A2 is formed of an insulating layer having the same relative dielectric constant and the same film thickness as the insulating layer 4). It is necessary to set it to be smaller.

本実施の形態の絶縁部A1は、絶縁層23のみで構成されている。このため、絶縁部A2の寄生容量を低減するためには、絶縁層23の比誘電率及び膜厚は、絶縁層23と絶縁層4との比誘電率の比率に鑑み、絶縁部A2の静電容量は、「絶縁部B2と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部A2の静電容量」よりも小さく設定される必要がある。   The insulating part A1 of the present embodiment is composed of only the insulating layer 23. For this reason, in order to reduce the parasitic capacitance of the insulating part A2, the relative dielectric constant and film thickness of the insulating layer 23 are set in consideration of the ratio of the relative dielectric constant between the insulating layer 23 and the insulating layer 4 and The capacitance needs to be set to be smaller than “the capacitance of the insulating portion A2 in the case where the insulating layer has the same film thickness and the same dielectric constant as the insulating portion B2”.

このように、実施の形態2の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。また、レジストとして用いる絶縁層23のみで絶縁部A2を構成するため、絶縁部A2の静電容量をより簡単に設定することができる。   As described above, according to the electronic device of the second embodiment, by using the organic semiconductor material and reducing the parasitic capacitance in the device, it is possible to provide an electronic device that can be manufactured at a low cost and has a high speed response. Can do. Further, since the insulating portion A2 is configured only by the insulating layer 23 used as a resist, the capacitance of the insulating portion A2 can be set more easily.

実施の形態3
実施の形態3の電子素子は、電極層37が絶縁部A3の上から電極層2の側面2c側の絶縁部B3を経て基板1の上の領域にわたって連続的に形成されている点で実施の形態1の電子素子とは異なる。このため、チャネルは電極層2の側面2b側に形成される。
Embodiment 3
The electronic device according to the third embodiment is implemented in that the electrode layer 37 is continuously formed over the region on the substrate 1 through the insulating portion B3 on the side surface 2c side of the electrode layer 2 from the insulating portion A3. It is different from the electronic device of form 1. For this reason, the channel is formed on the side surface 2 b side of the electrode layer 2.

<電子素子の構成>
図11(a)は、実施の形態3の電子素子の構造を概略的に示す図、図11(b)は、図11(a)に示す電子素子の要部を拡大して概念的に示す断面図である。
<Configuration of electronic element>
FIG. 11A schematically shows the structure of the electronic device of the third embodiment, and FIG. 11B conceptually shows an enlarged main part of the electronic device shown in FIG. It is sectional drawing.

実施の形態3の電子素子は、電極層37(第3電極層)と半導体層38の構成が異なる他は、実施の形態1の電子素子と同一の構成を有する。このため、電極層37及び半導体層38以外の構成要素には(絶縁部A3及び絶縁部B3を除いて)実施の形態1の電子素子の構成要素と同一の符号を用い、その説明を省略する。図11(b)に示す絶縁部A3(第1絶縁部)及び絶縁部B3(第2絶縁部)は、図1(b)に示す絶縁部A1及び絶縁部B1に相当するものである。   The electronic device of the third embodiment has the same configuration as the electronic device of the first embodiment except that the configuration of the electrode layer 37 (third electrode layer) and the semiconductor layer 38 is different. For this reason, constituent elements other than the electrode layer 37 and the semiconductor layer 38 are denoted by the same reference numerals as those of the electronic element of the first embodiment (except for the insulating part A3 and the insulating part B3), and the description thereof is omitted. . The insulating part A3 (first insulating part) and the insulating part B3 (second insulating part) shown in FIG. 11B correspond to the insulating part A1 and the insulating part B1 shown in FIG.

図11(a)に示すように、電極層37は、絶縁層4の上面から側面2cの側を経て基板1の上面にわたって連続的に形成されている。本実施の形態の電子素子は、図1に示す導電層5と電極層7とを連続的に形成した構成である。   As shown in FIG. 11A, the electrode layer 37 is continuously formed from the upper surface of the insulating layer 4 to the upper surface of the substrate 1 through the side surface 2c. The electronic element of the present embodiment has a configuration in which the conductive layer 5 and the electrode layer 7 shown in FIG. 1 are continuously formed.

また、半導体層38は、電極層6と電極層37との間の絶縁部B3を覆う領域から、電極層37の上面及び側面2cの側を経て、側面2cの側の基板1の上に形成された電極層37の上面にわたって形成される。   Further, the semiconductor layer 38 is formed on the substrate 1 on the side surface 2c side from the region covering the insulating portion B3 between the electrode layer 6 and the electrode layer 37, through the upper surface of the electrode layer 37 and the side surface 2c side. The electrode layer 37 is formed over the upper surface.

ここで、半導体層38は、必ずしも電極層37の上面、側面2cの側、及び、これに連続する基板1の上の領域に形成する必要はなく、少なくとも電極層6と電極層37との間の絶縁部B3を覆う領域に形成されていればよい。   Here, the semiconductor layer 38 is not necessarily formed on the upper surface of the electrode layer 37, the side surface 2 c, and the region on the substrate 1 that is continuous therewith, and at least between the electrode layer 6 and the electrode layer 37. What is necessary is just to be formed in the area | region which covers this insulating part B3.

<電子素子の製造方法>
次に、図12を用いて実施の形態3の電子素子の製造方法について説明する。
<Method for manufacturing electronic device>
Next, the manufacturing method of the electronic device of Embodiment 3 is demonstrated using FIG.

実施の形態3の電子素子の製造方法は、基本的に図2に示す実施の形態1の電子素子の製造方法に準ずるため、相違部分についてのみ説明する。   Since the manufacturing method of the electronic device according to the third embodiment is basically the same as the manufacturing method of the electronic device according to the first embodiment shown in FIG.

図12(a)から図12(d)までの工程は、図2(a)から図2(d)に示す工程と同一であり、図12(d)に示す段階では、基板1の上に電極層2、絶縁層3及び絶縁層4が図示の通りに形成されている。   The process from FIG. 12A to FIG. 12D is the same as the process shown in FIG. 2A to FIG. 2D, and at the stage shown in FIG. Electrode layer 2, insulating layer 3, and insulating layer 4 are formed as shown.

これに続き、図12(e)に示す工程では、絶縁層4の上に、電極用導電層11と同一の導電膜からなる導電層30を形成する。   Following this, in the step shown in FIG. 12E, a conductive layer 30 made of the same conductive film as the electrode conductive layer 11 is formed on the insulating layer 4.

ここで、図13を用いて導電層30の形成方法を説明する。なお、説明の便宜上、図13は、作製段階の電子素子を側面側から示した斜視図とする。   Here, a method for forming the conductive layer 30 will be described with reference to FIGS. For convenience of explanation, FIG. 13 is a perspective view showing an electronic element in a manufacturing stage from the side.

図13(a)及び図12(d)は、同一の作製段階にある電子素子を示す。   FIGS. 13A and 12D show an electronic device in the same manufacturing stage.

図13(b)に示すように、導電層30を作製するための塗工液30aを塗布した印刷板16を図示しない印刷機のローラ15で回転させることにより、図13(c)に示すように、絶縁層4の上に塗工液30aを印刷する。図12(e)は、塗工液30の印刷が終了した段階の電子素子の側面を示しており、絶縁層4の両側面に少量の塗工液30aが塗布されている。   As shown in FIG. 13 (b), the printing plate 16 coated with the coating liquid 30a for producing the conductive layer 30 is rotated by a roller 15 of a printing machine (not shown), so that it is shown in FIG. 13 (c). Next, the coating liquid 30 a is printed on the insulating layer 4. FIG. 12 (e) shows the side surface of the electronic element at the stage where printing of the coating liquid 30 is completed, and a small amount of the coating liquid 30 a is applied to both side surfaces of the insulating layer 4.

図12(e)に示すように絶縁層4の上に塗布した塗工液30aに対して軽度のエッチング処理を行い、絶縁層4の両側面に塗布された塗工液30aを除去すると、図12(f)に示すように、電極層6及び電極層37を形成することができる。   When the coating liquid 30a applied on the insulating layer 4 is slightly etched as shown in FIG. 12 (e) and the coating liquid 30a applied to both sides of the insulating layer 4 is removed, As shown in FIG. 12 (f), the electrode layer 6 and the electrode layer 37 can be formed.

ここで、図13に示す塗工液30aの塗布方向(印刷方向)は、図4に示す実施の形態1の電子素子における塗工液14aを塗布する方向とは平面内で90度異なり、ライン状の電極層2を跨ぐ方向である。これは、上述のように、電極層37を絶縁層4の上面から側面2cの側を経て基板1の上面にわたって連続的に形成するためである。また、このとき、図13に示す印刷方向において、電極層2の手前側の側面には塗工液30aが塗布され、一方、これと反対側の側面には塗工液30aが塗布されにくい。この性質を利用することによって、図12(e)に示すように塗工液30aを塗布することができる。   Here, the application direction (printing direction) of the coating liquid 30a shown in FIG. 13 differs from the direction of applying the coating liquid 14a in the electronic device of Embodiment 1 shown in FIG. It is a direction straddling the electrode layer 2 in a shape. This is because the electrode layer 37 is continuously formed from the upper surface of the insulating layer 4 to the upper surface of the substrate 1 through the side surface 2c as described above. At this time, in the printing direction shown in FIG. 13, the coating liquid 30a is applied to the side surface on the near side of the electrode layer 2, while the coating liquid 30a is hardly applied to the side surface on the opposite side. By utilizing this property, the coating liquid 30a can be applied as shown in FIG.

なお、塗工液30aを塗布するための印刷法としては、実施の形態1と同様に、例えば、フレキソ印刷法のような凸版を用いる印刷法等を利用することができる。   In addition, as a printing method for applying the coating liquid 30a, for example, a printing method using a relief plate such as a flexographic printing method can be used as in the first embodiment.

最後に、図12(g)に示すように、半導体層8を成膜する。上述したように、この半導体層8の形成においては、少なくとも電極層6と電極層37との間を接続することが必要である。   Finally, as shown in FIG. 12G, the semiconductor layer 8 is formed. As described above, in forming the semiconductor layer 8, it is necessary to connect at least the electrode layer 6 and the electrode layer 37.

以上の製造工程により、本実施の形態の電子素子を作製することができる。   Through the above manufacturing process, the electronic device of this embodiment can be manufactured.

<電子素子の動作原理>
電源9により電極層2に負電圧を印加すると、電極層6と電極層37との間で半導体層38内の絶縁部B3との境界部分にホールが集まり、ホール・チャネル38aが形成される。本実施の形態の電子素子では、チャネルは電極層6と電極層37との間だけに形成される。
<Operating Principle of Electronic Device>
When a negative voltage is applied to the electrode layer 2 by the power source 9, holes gather at the boundary between the electrode layer 6 and the electrode layer 37 and the insulating portion B3 in the semiconductor layer 38, and a hole channel 38a is formed. In the electronic device of the present embodiment, the channel is formed only between the electrode layer 6 and the electrode layer 37.

このとき、第2電源10をオンして電極層6と電極層7との間に電極層7が負となるように電圧を印加すると、ホールが電極層6からチャネル38aを経て電極層37に流れる。すなわち、本実施の形態の電子素子は、電極層2をゲート電極、電極層6をソース電極、電極層7をドレイン電極とする電界効果型トランジスタとなる。   At this time, when the second power source 10 is turned on and a voltage is applied between the electrode layer 6 and the electrode layer 7 so that the electrode layer 7 is negative, holes are transferred from the electrode layer 6 to the electrode layer 37 through the channel 38a. Flowing. That is, the electronic device of this embodiment is a field effect transistor in which the electrode layer 2 is a gate electrode, the electrode layer 6 is a source electrode, and the electrode layer 7 is a drain electrode.

本実施の形態の電子素子の等価回路図は省略するが、実施の形態1の電子素子とは異なり、等価回路に含まれるトランジスタは1つである。   Although an equivalent circuit diagram of the electronic device of this embodiment is omitted, unlike the electronic device of Embodiment 1, the equivalent circuit includes one transistor.

なお、遮断周波数は、実施の形態1の電子素子と同一レベルが確認されているため、動特性評価は省略する。   Since the cut-off frequency has been confirmed to be the same level as that of the electronic device of the first embodiment, the dynamic characteristic evaluation is omitted.

以上、本実施の形態の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。   As described above, according to the electronic element of the present embodiment, by using the organic semiconductor material and reducing the parasitic capacitance in the element, it is possible to provide an electronic element that can be manufactured at low cost and has high-speed response. .

<変形例>
図14は、実施の形態3の電子素子の変形例を示す図である。図14(a)及び(b)では第1電源及び第2電源を省略するとともに、同図(c)及び(d)では、さらに、基板1、電極層6及び電極層37を省略する。
<Modification>
FIG. 14 is a diagram illustrating a modification of the electronic device of the third embodiment. 14A and 14B, the first power source and the second power source are omitted, and in FIGS. 14C and 14D, the substrate 1, the electrode layer 6, and the electrode layer 37 are further omitted.

図14(a)に示す電子素子は、基板1と電極層6との間、及び、基板1と電極層37との間にも絶縁層4を備える。絶縁層4の膜厚は、電極層2の厚さに比べれば殆ど無視できるほど薄いので、このような構成の電子素子でも絶縁部A3の静電容量を低減でき、高速応答性の良好な電子素子を提供することができる。   The electronic element shown in FIG. 14A includes the insulating layer 4 between the substrate 1 and the electrode layer 6 and between the substrate 1 and the electrode layer 37. Since the thickness of the insulating layer 4 is almost negligible compared to the thickness of the electrode layer 2, even with such an electronic device, the capacitance of the insulating portion A 3 can be reduced, and an electron with good high-speed response. An element can be provided.

図14(b)に示す電子素子は、絶縁層3aと同一の絶縁層3b及び3cを基板1と絶縁層4との間に備える。絶縁層3b及び3cの膜厚は、電極層2の厚さに比べれば殆ど無視できるほど薄いので、このような構成の電子素子でも絶縁部A3の静電容量を低減でき、高速応答性の良好な電子素子を提供することができる。   The electronic element shown in FIG. 14B includes the same insulating layers 3 b and 3 c as the insulating layer 3 a between the substrate 1 and the insulating layer 4. Since the thickness of the insulating layers 3b and 3c is almost negligible compared to the thickness of the electrode layer 2, the electronic element having such a configuration can reduce the capacitance of the insulating portion A3 and has good high-speed response. An electronic device can be provided.

図14(c)及び図14(d)に示すように、絶縁層3の断面形状は、略半円状、又は、角が面取りされた台形状であってもよい。   As shown in FIGS. 14C and 14D, the cross-sectional shape of the insulating layer 3 may be a substantially semicircular shape or a trapezoidal shape with chamfered corners.

このような形状にすれば、図14(a)に示すように電極層2の断面形状が矩形の場合に比べて、チャネル38aの長さFが絶縁層4の膜厚によって延長される分を最小限にすることができるため、チャネル長の短縮化を図ることができる。   With such a shape, as shown in FIG. 14A, the length F of the channel 38a is extended by the film thickness of the insulating layer 4 as compared with the case where the cross-sectional shape of the electrode layer 2 is rectangular. Since it can be minimized, the channel length can be shortened.

このように、導電層5と電極層6との間の距離を短くすることにより、導電層5と電極層6との間の抵抗値を小さくすることができるとともに、電極層2をゲートとして用いる場合のチャネル38aの静電容量を小さくできるので、遮断周波数を向上させることができ、さらに良好な高速応答性を得ることができる。   Thus, by shortening the distance between the conductive layer 5 and the electrode layer 6, the resistance value between the conductive layer 5 and the electrode layer 6 can be reduced, and the electrode layer 2 is used as a gate. In this case, the capacitance of the channel 38a can be reduced, so that the cut-off frequency can be improved and better high-speed response can be obtained.

実施の形態4
実施の形態4の電子素子は、電極層2の上に絶縁層43のみが形成されており(すなわち、絶縁部A4が1層の絶縁層のみで形成されており)、また、電極層47が絶縁部A4の上から電極層2の側面2c側の絶縁部B4を経て基板1の上の領域にわたって連続的に形成されている点で実施の形態1の電子素子とは異なる。このため、チャネルは電極層2の側面2b側に形成される。
Embodiment 4
In the electronic device of the fourth embodiment, only the insulating layer 43 is formed on the electrode layer 2 (that is, the insulating portion A4 is formed of only one insulating layer), and the electrode layer 47 is It differs from the electronic device of the first embodiment in that it is continuously formed over the region on the substrate 1 through the insulating part B4 on the side surface 2c side of the electrode layer 2 from above the insulating part A4. For this reason, the channel is formed on the side surface 2 b side of the electrode layer 2.

<電子素子の構成>
図15(a)は、実施の形態4の電子素子の断面構造を概略的に示す図、図15(b)は、図15(a)に示す電子素子の要部を概念的に示す断面図である。
<Configuration of electronic element>
FIG. 15A is a view schematically showing a cross-sectional structure of the electronic device of the fourth embodiment, and FIG. 15B is a cross-sectional view conceptually showing a main part of the electronic device shown in FIG. It is.

図中において、第3実施の形態と同一の構成要素には同一符号を付し、その説明を省略する。また、説明の便宜上、電源は省略する。製造方法、動作原理及び動特性評価についても実施の形態3の電子素子に準ずるため説明を省略する。   In the figure, the same components as those of the third embodiment are denoted by the same reference numerals, and the description thereof is omitted. For convenience of explanation, the power source is omitted. Since the manufacturing method, operation principle, and dynamic characteristic evaluation are also the same as those of the electronic device of the third embodiment, description thereof is omitted.

図15に示すように本実施の形態の電子素子は、基板1の上に電極層2を有する。   As shown in FIG. 15, the electronic device of the present embodiment has an electrode layer 2 on a substrate 1.

電極層2の上面2aには、絶縁層43(第1絶縁層)が形成される。この絶縁層43は、実施の形態3における絶縁層3と同様に、電極層2の形成時に用いられるレジストを除去せずに残したものである。このレジストの比誘電率と膜厚については後述する。   An insulating layer 43 (first insulating layer) is formed on the upper surface 2 a of the electrode layer 2. This insulating layer 43 is formed by removing the resist used when forming the electrode layer 2 without removing it, like the insulating layer 3 in the third embodiment. The relative dielectric constant and film thickness of this resist will be described later.

なお、絶縁層43は、例えば、東京応化工業株式会社製のポジ型レジストTSMR8800のような絶縁性のあるレジスト材料で形成することができる。   The insulating layer 43 can be formed of an insulating resist material such as a positive resist TSMR8800 manufactured by Tokyo Ohka Kogyo Co., Ltd.

ライン状の電極層2の側面2bから基板1の上面にわたる逆L字型領域、及び、電極層2の側面2cから基板1の上面にわたるL字型領域には、絶縁層44a及び44b(第2絶縁層)がそれぞれ形成されている。本実施の形態では、絶縁層43の上に絶縁層は形成されない。   Insulating layers 44a and 44b (second layers) are formed in the inverted L-shaped region extending from the side surface 2b of the electrode layer 2 to the upper surface of the substrate 1 and the L-shaped region extending from the side surface 2c of the electrode layer 2 to the upper surface of the substrate 1. Insulating layers) are formed. In the present embodiment, an insulating layer is not formed over the insulating layer 43.

このため、図15(b)に示すように、本実施の形態では、絶縁部A4(第1絶縁部)は、破線で表される絶縁層43のみによって構成される。また、絶縁部B4(第2絶縁部)は、L字型の絶縁層44a及び44bのうち、電極層2の側面2bの側と、側面2cの側とに形成された部分(図中一点鎖線で示される部分)によって構成される。   For this reason, as shown in FIG. 15B, in the present embodiment, the insulating portion A4 (first insulating portion) is constituted only by the insulating layer 43 represented by a broken line. Also, the insulating part B4 (second insulating part) is a portion formed on the side surface 2b side of the electrode layer 2 and the side surface 2c side of the L-shaped insulating layers 44a and 44b (indicated by a one-dot chain line in the figure). The part indicated by

電極層47は、絶縁層43の上面からL字型の絶縁層44bを覆うように連続的に形成されている。本実施の形態の電子素子は、図10に示す導電層5と電極層7とを連続的に形成した構成である。   The electrode layer 47 is continuously formed from the upper surface of the insulating layer 43 so as to cover the L-shaped insulating layer 44b. The electronic element of the present embodiment has a configuration in which the conductive layer 5 and the electrode layer 7 shown in FIG. 10 are continuously formed.

また、半導体層48は、電極層6と電極層47との間の絶縁部B4を覆う領域から、絶縁部A4の上面側に形成された電極層47の上面及び側面2cの側を経て、側面2cの側の基板1の上に形成された電極層47の上面にわたって形成される。   Further, the semiconductor layer 48 is formed on the side surface through the upper surface of the electrode layer 47 and the side surface 2c formed on the upper surface side of the insulating portion A4 from the region covering the insulating portion B4 between the electrode layer 6 and the electrode layer 47. It is formed over the upper surface of the electrode layer 47 formed on the substrate 1 on the 2c side.

ここで、半導体層48は、必ずしも電極層47の上面、側面2cの側、及び、これに連続する基板1の上の領域に形成する必要はなく、少なくとも電極層6と電極層47との間の絶縁部B4(側面2bの側の絶縁部B4)を覆う領域に形成されていればよい。   Here, the semiconductor layer 48 is not necessarily formed on the upper surface of the electrode layer 47, the side surface 2 c, and the region on the substrate 1 that is continuous therewith, and at least between the electrode layer 6 and the electrode layer 47. As long as it is formed in a region covering the insulating part B4 (insulating part B4 on the side of the side surface 2b).

このような本実施の形態の電子素子において、実施の形態3の電子素子と同様に、電極層2に負電圧を印加すると、電極層6と電極層47との間で半導体層48内の絶縁部B4との境界部分にホールが集まり、ホール・チャネル48aが形成される。本実施の形態の電子素子では、チャネルは電極層6と電極層47との間だけに形成される。   In such an electronic device of the present embodiment, as in the electronic device of the third embodiment, when a negative voltage is applied to the electrode layer 2, the insulation in the semiconductor layer 48 is between the electrode layer 6 and the electrode layer 47. Holes gather at the boundary with the part B4 to form a hole channel 48a. In the electronic device of the present embodiment, the channel is formed only between the electrode layer 6 and the electrode layer 47.

ここで、絶縁部A4と絶縁部B4との膜厚及び比誘電率の関係について説明する。   Here, the relationship between the film thickness and the dielectric constant between the insulating part A4 and the insulating part B4 will be described.

上述のように、本実施の形態の絶縁部A4は、絶縁層43のみで構成されている。絶縁部B4は、絶縁層44a及び44bのうちの電極層2の側面2b及び側面2cに形成された部分によって構成されている。   As described above, the insulating portion A4 of the present embodiment is composed of only the insulating layer 43. The insulating part B4 is constituted by portions formed on the side surface 2b and the side surface 2c of the electrode layer 2 in the insulating layers 44a and 44b.

電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層2と導電層5と間にある絶縁部A4の寄生容量を低減するために、絶縁部A4の比誘電率及び膜厚は、この絶縁部A4を絶縁部B4と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合(すなわち、絶縁部A4を絶縁層44a及び44bと同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合)よりも静電容量が小さくなるように設定する必要がある。   In order to improve the high-speed response as an electronic element, it is necessary to reduce the electrostatic capacity in the element. In particular, in order to reduce the parasitic capacitance of the insulating part A4 between the electrode layer 2 and the conductive layer 5, the insulating part A4 has the same dielectric constant and film thickness as the insulating part A4. And an insulating layer having the same relative dielectric constant (that is, the insulating portion A4 is made of an insulating layer having the same relative dielectric constant and the same film thickness as the insulating layers 44a and 44b). It is necessary to set the capacity to be small.

本実施の形態の絶縁部A4は絶縁層43のみで構成されているため、絶縁部A4の寄生容量を低減するためには、絶縁層43の比誘電率及び膜厚を、絶縁層43と絶縁層44a及び44bとの比誘電率の比率に鑑みて決定する必要がある。すなわち、絶縁部A4の静電容量が「絶縁部B4と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部A4の静電容量」よりも小さくなるように、絶縁層43の比誘電率及び膜厚を設定する必要がある。   Since the insulating portion A4 of the present embodiment is composed of only the insulating layer 43, in order to reduce the parasitic capacitance of the insulating portion A4, the relative dielectric constant and film thickness of the insulating layer 43 are insulated from the insulating layer 43. It needs to be determined in view of the ratio of the relative permittivity with the layers 44a and 44b. In other words, the insulating part A4 is insulated so that the electrostatic capacity becomes smaller than “the electrostatic capacity of the insulating part A4 when the insulating part A4 is composed of an insulating layer having the same film thickness and the same dielectric constant”. It is necessary to set the relative dielectric constant and film thickness of the layer 43.

このように、実施の形態4の電子素子によれば、有機半導体材料を用いつつ、ゲート電極と導電層の間に形成される第1絶縁部の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。また、レジストとして用いる絶縁層43のみで絶縁部A4を構成するため、絶縁部A4の静電容量をより簡単に設定することができる。   As described above, according to the electronic device of the fourth embodiment, it is possible to manufacture at low cost by reducing the parasitic capacitance of the first insulating portion formed between the gate electrode and the conductive layer while using the organic semiconductor material. It is possible to provide an electronic device that is capable of high-speed response. Further, since the insulating portion A4 is configured only by the insulating layer 43 used as a resist, the capacitance of the insulating portion A4 can be set more easily.

以上、本発明の例示的な実施の形態の電子素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。   As mentioned above, although the electronic device of the exemplary embodiment of the present invention has been described, the present invention is not limited to the specifically disclosed embodiment, and without departing from the scope of the claims. Various modifications and changes are possible.

本発明の電子素子は、液晶表示装置、有機EL表示装置又はICタグ等に利用可能である。   The electronic element of the present invention can be used for a liquid crystal display device, an organic EL display device, an IC tag, or the like.

(a)は、実施の形態1の電子素子の断面構造を概略的に示す図、(b)は、図1(a)に示す電子素子の要部を拡大して概念的に示す断面図、(c)は、電子素子に形成されるチャネルを説明するための概念図である。(A) is a figure which shows roughly the cross-section of the electronic device of Embodiment 1, (b) is sectional drawing which expands and principally shows the principal part of the electronic device shown to Fig.1 (a), (C) is a conceptual diagram for demonstrating the channel formed in an electronic element. 実施の形態1の電子素子の製造工程を段階的に示す図である。It is a figure which shows the manufacturing process of the electronic device of Embodiment 1 in steps. マイクロプリンティング法を利用したレジストの製造工程を段階的に示す図である。It is a figure which shows the manufacturing process of the resist using microprinting method in steps. 実施の形態1の電子素子における導電層の印刷工程を段階的に示す図である。FIG. 3 is a diagram showing a step of printing a conductive layer in the electronic device of the first embodiment. 実施の形態1の電子素子の等価回路を示す図である。FIG. 3 is a diagram illustrating an equivalent circuit of the electronic element according to the first embodiment. 実施の形態1の電子素子に駆動装置及び測定装置を接続した状態を示す図である。FIG. 3 is a diagram illustrating a state in which a driving device and a measurement device are connected to the electronic element of the first embodiment. 実施の形態1の電子素子の動特性を示す図である。FIG. 3 is a diagram illustrating dynamic characteristics of the electronic device of the first embodiment. 実施の形態1の電子素子の第1絶縁層の変形例を示す要部断面図である。FIG. 6 is a main part sectional view showing a modification of the first insulating layer of the electronic element of the first embodiment. 実施の形態1の電子素子の第1電極層の変形例を示す要部断面図である。FIG. 6 is a main part sectional view showing a modification of the first electrode layer of the electronic element of the first embodiment. (a)は、実施の形態2の電子素子の断面構造を概略的に示す図、(b)は、図10(a)に示す電子素子の要部を概念的に示す断面図である。(A) is a figure which shows schematically the cross-section of the electronic device of Embodiment 2, (b) is sectional drawing which shows notionally the principal part of the electronic device shown to Fig.10 (a). (a)は、実施の形態3の電子素子の構造を概略的に示す図、(b)は、図11(a)に示す電子素子の要部を拡大して概念的に示す断面図である。(A) is a figure which shows roughly the structure of the electronic device of Embodiment 3, (b) is sectional drawing which expands and principally shows the principal part of the electronic device shown to Fig.11 (a). . 実施の形態3の電子素子の製造工程を段階的に示す図である。It is a figure which shows the manufacturing process of the electronic device of Embodiment 3 in steps. 実施の形態3の電子素子における導電層の印刷工程を段階的に示す図である。It is a figure which shows the printing process of the conductive layer in the electronic device of Embodiment 3 in steps. 実施の形態3の電子素子の変形例を示す図である。It is a figure which shows the modification of the electronic device of Embodiment 3. FIG. (a)は、実施の形態4の電子素子の断面構造を概略的に示す図、(b)は、図15(a)に示す電子素子の要部を概念的に示す断面図である。(A) is a figure which shows schematically the cross-section of the electronic device of Embodiment 4, (b) is sectional drawing which shows notionally the principal part of the electronic device shown to Fig.15 (a). (a)は、従来のプレナー型のトランジスタの断面構造を示す図、(b)は、従来の逆スタガー型のトランジスタの断面構造を示す図である。(A) is a figure which shows the cross-sectional structure of the conventional planar type transistor, (b) is a figure which shows the cross-sectional structure of the conventional reverse stagger type transistor.

符号の説明Explanation of symbols

1…基板、2、6、7、37、47…電極層、2a…上面、2b、2c…側面、3、3a、4、23、24a、24b、43、44a、44b…絶縁層、5…導電層、8、38、48…半導体層、8a、8b、48a…チャネル、9、10…電源、A1、A2、A3、A4、B1、B2、B3、B4…絶縁部。   DESCRIPTION OF SYMBOLS 1 ... Board | substrate 2, 6, 7, 37, 47 ... Electrode layer, 2a ... Upper surface, 2b, 2c ... Side surface 3, 3a, 4, 23, 24a, 24b, 43, 44a, 44b ... Insulating layer, 5 ... Conductive layer, 8, 38, 48 ... semiconductor layer, 8a, 8b, 48a ... channel, 9, 10 ... power source, A1, A2, A3, A4, B1, B2, B3, B4 ... insulating portion.

Claims (7)

基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、
前記第1電極の上面に形成された膜状の第1絶縁部と、
前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、
前記第1絶縁部の上面に形成された導電層と、
前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、
前記基板上の領域に形成され、前記第2側面の側の第2絶縁部に平面視隣接する第3電極と、
前記導電層と前記第2電極との間の前記第2絶縁部を覆う領域、及び、前記導電層と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層と
を備え、
前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層で構成されることを特徴とする電子素子。
A linear first electrode formed on a substrate and having an upper surface, a first side surface and a second side surface;
A film-like first insulating part formed on the upper surface of the first electrode;
A film-like second insulating part formed on the first and second side surfaces of the first electrode adjacent to the first insulating part;
A conductive layer formed on an upper surface of the first insulating portion;
A second electrode formed in a region on the substrate and adjacent to the second insulating portion on the first side surface in plan view;
A third electrode formed in a region on the substrate and adjacent to the second insulating portion on the second side surface in plan view;
A region covering the second insulating part between the conductive layer and the second electrode, and a semiconductor layer formed in a region covering the second insulating part between the conductive layer and the third electrode; With
The first insulating part has a film thickness and relative dielectric constant with a smaller capacitance than when the first insulating part is composed of an insulating layer having the same film thickness and the same dielectric constant as the second insulating part. An electronic device comprising: an insulating layer having a ratio ; and wherein the first insulating portion includes an insulating resist layer used when forming the first electrode .
基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、
前記第1電極の上面に形成された膜状の第1絶縁部と、
前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、
前記第1絶縁部の上面に形成された導電層と、
前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、
前記基板上の領域に形成され、前記第2側面の側の第2絶縁部に平面視隣接する第3電極と、
前記導電層と前記第2電極との間の前記第2絶縁部を覆う領域、及び、前記導電層と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層と
を備え、
前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、複数の絶縁層を含む積層体であり、その最下位層は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層であることを特徴とする電子素子。
A linear first electrode formed on a substrate and having an upper surface, a first side surface and a second side surface;
A film-like first insulating part formed on the upper surface of the first electrode;
A film-like second insulating part formed on the first and second side surfaces of the first electrode adjacent to the first insulating part;
A conductive layer formed on an upper surface of the first insulating portion;
A second electrode formed in a region on the substrate and adjacent to the second insulating portion on the first side surface in plan view;
A third electrode formed in a region on the substrate and adjacent to the second insulating portion on the second side surface in plan view;
A region covering the second insulating part between the conductive layer and the second electrode, and a semiconductor layer formed in a region covering the second insulating part between the conductive layer and the third electrode; With
The first insulating part has a film thickness and relative dielectric constant with a smaller capacitance than when the first insulating part is composed of an insulating layer having the same film thickness and the same dielectric constant as the second insulating part. The first insulating portion is a stacked body including a plurality of insulating layers, and the lowest layer has an insulating property used when forming the first electrode. An electronic device comprising a resist layer .
基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、
前記第1電極の上面に形成された膜状の第1絶縁部と、
前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、
前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、
前記第1絶縁部の上面から前記第2側面の側を経て前記基板上の領域にわたって連続的に形成された第3電極と、
前記第2電極と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層と
を備え、
前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層で構成されることを特徴とする電子素子。
A linear first electrode formed on a substrate and having an upper surface, a first side surface and a second side surface;
A film-like first insulating part formed on the upper surface of the first electrode;
A film-like second insulating part formed on the first and second side surfaces of the first electrode adjacent to the first insulating part;
A second electrode formed in a region on the substrate and adjacent to the second insulating portion on the first side surface in plan view;
A third electrode formed continuously over the region on the substrate from the upper surface of the first insulating portion through the second side surface;
A semiconductor layer formed in a region covering the second insulating portion between the second electrode and the third electrode;
The first insulating part has a film thickness and relative dielectric constant with a smaller capacitance than when the first insulating part is composed of an insulating layer having the same film thickness and the same dielectric constant as the second insulating part. An electronic device comprising: an insulating layer having a ratio ; and wherein the first insulating portion includes an insulating resist layer used when forming the first electrode .
基板上に形成され、上面、第1側面及び第2側面を有するライン状の第1電極と、
前記第1電極の上面に形成された膜状の第1絶縁部と、
前記第1絶縁部に隣接して前記第1電極の第1側面及び第2側面に形成された膜状の第2絶縁部と、
前記基板上の領域に形成され、前記第1側面の側の第2絶縁部に平面視隣接する第2電極と、
前記第1絶縁部の上面から前記第2側面の側を経て前記基板上の領域にわたって連続的に形成された第3電極と、
前記第2電極と前記第3電極との間の前記第2絶縁部を覆う領域に形成された半導体層と
を備え、
前記第1絶縁部は、当該第1絶縁部を前記第2絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されており、前記第1絶縁部は、複数の絶縁層を含む積層体であり、その最下位層は、前記第1電極を形成する際に用いられる絶縁性を有するレジスト層であることを特徴とする電子素子。
A linear first electrode formed on a substrate and having an upper surface, a first side surface and a second side surface;
A film-like first insulating part formed on the upper surface of the first electrode;
A film-like second insulating part formed on the first and second side surfaces of the first electrode adjacent to the first insulating part;
A second electrode formed in a region on the substrate and adjacent to the second insulating portion on the first side surface in plan view;
A third electrode formed continuously over the region on the substrate from the upper surface of the first insulating portion through the second side surface;
A semiconductor layer formed in a region covering the second insulating portion between the second electrode and the third electrode;
The first insulating part has a film thickness and relative dielectric constant with a smaller capacitance than when the first insulating part is composed of an insulating layer having the same film thickness and the same dielectric constant as the second insulating part. The first insulating portion is a stacked body including a plurality of insulating layers, and the lowest layer has an insulating property used when forming the first electrode. An electronic device comprising a resist layer .
前記レジスト層以外の絶縁層には、前記第2絶縁部と一体に形成されている絶縁層が含まれることを特徴とする請求項2又は4に記載の電子素子。 Wherein the resist other than the layer insulating layer, an electronic device according to claim 2 or 4, characterized in that includes an insulating layer formed integrally with the second insulating portion. 前記レジスト層は、断面形状が半円形又は上底より下底が長い台形であることを特徴とする請求項乃至5のいずれか一項に記載の電子素子。 The resist layer can be an electron device according to any one of claims 1 to 5, characterized in that the cross-sectional shape is trapezoidal lower base is longer than the semi-circular or upper base. 前記第1電極は、断面形状が矩形又は逆テーパ形であることを特徴とする請求項1乃至6のいずれか一項に記載の電子素子。   The electronic device according to claim 1, wherein the first electrode has a rectangular shape or a reverse tapered shape in cross section.
JP2006299657A 2006-11-02 2006-11-02 Electronic element Expired - Fee Related JP5277532B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006299657A JP5277532B2 (en) 2006-11-02 2006-11-02 Electronic element

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006299657A JP5277532B2 (en) 2006-11-02 2006-11-02 Electronic element

Publications (2)

Publication Number Publication Date
JP2008117933A JP2008117933A (en) 2008-05-22
JP5277532B2 true JP5277532B2 (en) 2013-08-28

Family

ID=39503640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006299657A Expired - Fee Related JP5277532B2 (en) 2006-11-02 2006-11-02 Electronic element

Country Status (1)

Country Link
JP (1) JP5277532B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2602132B2 (en) * 1991-08-09 1997-04-23 三菱電機株式会社 Thin film field effect element and method of manufacturing the same
JP4547864B2 (en) * 2003-05-20 2010-09-22 ソニー株式会社 Field effect transistor and manufacturing method thereof
JP2005019446A (en) * 2003-06-23 2005-01-20 Sharp Corp Field effect transistor and its manufacturing method

Also Published As

Publication number Publication date
JP2008117933A (en) 2008-05-22

Similar Documents

Publication Publication Date Title
JP5145666B2 (en) Electronic device, current control unit, current control device, arithmetic device and display device
JP5428128B2 (en) Electronic element, current control device, arithmetic device and display device
JP4878429B2 (en) Active element and EL display element having the same
JP4348644B2 (en) Thin film transistor, electro-optical device and electronic apparatus
JP5521270B2 (en) THIN FILM TRANSISTOR ARRAY, METHOD FOR PRODUCING THIN FILM TRANSISTOR ARRAY, AND ACTIVE MATRIX DISPLAY USING THIN FILM TRANSISTOR ARRAY
US8576211B2 (en) Electronic element, current control device, arithmetic device, and display device
US20110114914A1 (en) Field effect transistor and circuit device
JP2007103584A (en) Transistor element, display device and manufacturing methods thereof
JP2008065225A (en) Thin-film transistor array, image display device using the same, and method for driving the image display device
US20090134387A1 (en) Cmos semiconductor device
JP2008258608A (en) Bipolar transistor design
CN105981147B (en) Thin film transistor array and method of manufacturing the same
JP6394096B2 (en) Pressure sensor device
JP2010267752A (en) Thin film transistor, method of manufacturing the thin film transistor, and electronic apparatus
JP2004241528A (en) Organic semiconductor device and display element having it
JP2005294571A (en) Field effect transistor
JP6070073B2 (en) Thin film transistor array
JP2009021309A (en) Electronic element and its manufacturing method, and display device equipped with same electronic element
WO2016067591A1 (en) Thin-film transistor array and method for manufacturing same
JP2005167164A (en) Transistor and formation method therefor
JP5277532B2 (en) Electronic element
JP5272280B2 (en) THIN FILM TRANSISTOR ARRAY AND DISPLAY AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY
JP5410032B2 (en) Organic semiconductor device
JP2006261528A (en) Organic thin film transistor, image display comprising it, and process for fabricating organic thin film transistor
JP4272441B2 (en) Organic active device and display device having the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090902

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120913

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130506

LAPS Cancellation because of no payment of annual fees