JP2010267752A - Thin film transistor, method of manufacturing the thin film transistor, and electronic apparatus - Google Patents
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Abstract
Description
本発明は薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器に関し、特にはソース・ドレインの上層に有機半導体層を設けてなるボトムコンタクト型の薄膜トランジスタおよび薄膜トランジスタの製造方法、さらにはこれを用いた電子機器に関する。 The present invention relates to a thin film transistor, a method for manufacturing a thin film transistor, and an electronic device, and more particularly to a bottom contact type thin film transistor in which an organic semiconductor layer is provided on a source / drain and a method for manufacturing the thin film transistor, and an electronic device using the same. .
有機半導体層をチャネルとして用いた薄膜トランジスタにおいては、有機半導体層の下層にソース・ドレインを配置したボトムコンタクト構造とすることにより、リソグラフィーを適用した高精細なソース・ドレイン形成が可能になる。ところが、このような構成の薄膜トランジスタの製造においては、ソース・ドレインによって形成された段差表面上に有機半導体層が設けられることになる。このため、ソース・ドレイン端部においては、有機半導体層を構成する材料結晶の配列が不連続となり、コンタクト抵抗を劣化させたり、応力の発生による有機半導体層の膜剥がれの発生要因となる。 In a thin film transistor using an organic semiconductor layer as a channel, a bottom contact structure in which a source / drain is disposed under a layer of the organic semiconductor layer enables high-definition source / drain formation using lithography. However, in manufacturing a thin film transistor having such a configuration, an organic semiconductor layer is provided on the surface of the step formed by the source / drain. For this reason, the arrangement of the material crystals constituting the organic semiconductor layer becomes discontinuous at the source / drain end portions, which deteriorates the contact resistance or causes the organic semiconductor layer to peel off due to the generation of stress.
そこで、ソース・ドレインのチャネル長方向における側壁のテーパ角を、有機半導体層を構成する多結晶材料の平均粒径よりも短くしたり、当該側壁を凸形状とすることにより、コンタクト抵抗を抑える構成が提案されている（下記特許文献１参照）。また、ソース−ドレイン間に、段差を平坦化するように平坦化層を設けることにより、平坦化された下地上に有機半導体層を設ける構成が提案されている（下記特許文献２参照）。
Therefore, the contact angle is suppressed by making the taper angle of the side wall in the channel length direction of the source / drain shorter than the average grain size of the polycrystalline material constituting the organic semiconductor layer or by making the side wall convex. Has been proposed (see
しかしながら、ソース・ドレインのチャネル長方向における側壁形状をテーパ形状にしたり凸形状にする構成では、形状制御が困難である。また、平坦化層を設ける構成では、平坦化層を設けるための工程が追加されるため、製造手順が煩雑になる。 However, it is difficult to control the shape in the configuration in which the sidewall shape in the channel length direction of the source / drain is tapered or convex. Moreover, in the structure which provides a planarization layer, since the process for providing a planarization layer is added, a manufacturing procedure becomes complicated.
そこで本発明は、簡便にかつ再現性のよいプロセスにより、ソース・ドレイン−有機半導体層間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、信頼性の向上を図ることが可能なボトムコンタクト構造の薄膜トランジスタを提供することを目的とする。 Accordingly, the present invention provides a bottom contact capable of improving the characteristics by reducing the contact resistance and the wiring resistance between the source / drain and the organic semiconductor layer by a simple and highly reproducible process, thereby improving the reliability. An object is to provide a thin film transistor having a structure.
このような目的を達成するための本発明の薄膜トランジスタは次のように構成されている。対向配置される電極部と当該各電極部から引き出された配線部とからなるソースおよびドレインを備えている。これらのソースおよびドレインにおける電極部上には、縁部を積層させた状態でこれらのソース−ドレイン間にわって有機半導体層が設けられている。そして特に、ソースおよびドレインは、電極部と配線部とが同一の層を用いて構成されたものであると共に、少なくとも互いに対向配置される電極部の縁部が配線部よりも薄膜化されているところが特徴的である。 In order to achieve such an object, the thin film transistor of the present invention is configured as follows. It has a source and a drain made up of electrode portions arranged opposite to each other and wiring portions drawn from the respective electrode portions. On the source and drain electrode portions, an organic semiconductor layer is provided between the source and drain with the edges stacked. In particular, in the source and drain, the electrode part and the wiring part are configured using the same layer, and at least the edge part of the electrode part arranged opposite to each other is made thinner than the wiring part. However, it is characteristic.
このような構成の薄膜トランジスタでは、電極部の対向縁部においては、その高さが有機半導体層の成膜阻害とならず、有機半導体の連続性が保たれる。これにより、ソース・ドレイン−有機半導体層間のコンタクト抵抗が低く維持される。また、応力の発生による有機半導体層の膜剥がれが防止される。しかも、配線部の高さが保たれることからソース・ドレインの配線抵抗も低く維持される。 In the thin film transistor having such a configuration, the height of the opposing edge portion of the electrode portion does not hinder the formation of the organic semiconductor layer, and the continuity of the organic semiconductor is maintained. Thereby, the contact resistance between the source / drain and the organic semiconductor layer is kept low. Further, peeling of the organic semiconductor layer due to generation of stress is prevented. In addition, since the height of the wiring portion is maintained, the wiring resistance of the source / drain is also kept low.
また本発明はこのような構成の薄膜トランジスタの製造方法でもあり、次の工程を順次行う。先ず、第１工程では、対向配置される電極部と当該各電極部から引き出された配線部とで構成されたソースおよびドレインを基板上に形成する。次の第２工程では、ソースおよびドレインをパターンエッチングすることにより、少なくとも互いに対向配置される電極部の縁部を当該配線部よりも薄膜化する。その後第３工程では、電極部上に縁部を積層させた状態で、ソース−ドレイン間にわたる有機半導体層を形成する。 The present invention is also a method for manufacturing a thin film transistor having such a structure, and the following steps are sequentially performed. First, in the first step, a source and a drain composed of electrode portions arranged to face each other and wiring portions drawn from the respective electrode portions are formed on the substrate. In the next second step, the source and drain are subjected to pattern etching, so that at least the edge portion of the electrode portion arranged to face each other is made thinner than the wiring portion. Thereafter, in the third step, an organic semiconductor layer extending between the source and the drain is formed in a state where the edge is laminated on the electrode portion.
以上の製造方法により、上述した構成の薄膜トランジスタが得られる。 Through the above manufacturing method, the thin film transistor having the above-described configuration is obtained.
以上説明したように本発明によれば、ボトムコンタクト構造の薄膜トランジスタにおいて、ソース・ドレイン−有機半導体層間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層の膜剥がれを防止して信頼性の向上を図ることができる。 As described above, according to the present invention, in the thin film transistor having the bottom contact structure, the contact resistance and the wiring resistance between the source / drain and the organic semiconductor layer are suppressed to improve the characteristics, and the peeling of the organic semiconductor layer is prevented. Thus, the reliability can be improved.
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．第１実施形態（有機半導体層の積層部が薄膜化されている例）
２．第２実施形態（電極部の周縁が薄膜化されている例）
３．第３実施形態（電極部および配線部の全周が薄膜化されている例）
４．第４実施形態（電子機器としての表示装置の例）
尚、第１実施形態〜第３実施形態においては、薄膜トランジスタの構成を説明し、次いで製造方法を説明する。
Hereinafter, embodiments of the present invention will be described in the following order based on the drawings.
1. 1st Embodiment (example in which the laminated part of the organic semiconductor layer is thinned)
2. Second embodiment (example in which the periphery of the electrode part is thinned)
3. Third Embodiment (Example in which the entire circumference of the electrode part and the wiring part is thinned)
4). Fourth Embodiment (Example of Display Device as Electronic Device)
In the first to third embodiments, the configuration of the thin film transistor will be described, and then the manufacturing method will be described.
≪１．第１実施形態≫
＜薄膜トランジスタの構成＞
図１は第１実施形態の薄膜トランジスタの構成を示す平面図およびＡ−Ａ’断面図である。これらの図に示す第１実施形態の薄膜トランジスタ１は、ボトムゲート・ボトムコンタクト構造であり、次のように構成されている。
<< 1. First Embodiment >>
<Structure of thin film transistor>
FIG. 1 is a plan view and a cross-sectional view taken along line AA ′ showing the configuration of the thin film transistor of the first embodiment. The
先ず、基板１１上には、ゲート電極１３がパターン形成されており、これを覆う状態でゲート絶縁膜１５が設けられている。このゲート絶縁膜１５上には、ゲート電極１３を挟んで対向する位置にソース１７ｓおよびドレイン１７ｄが設けられている。これらのソース１７ｓおよびドレイン１７ｄは、ゲート電極１３を挟んで対向配置された電極部１７ｓ（Ｐ），１７ｓ（Ｐ）と、これらから引き出された各配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とで構成されている。そして、このソース１７ｓおよびドレイン１７ｄにおける電極部１７ｓ（Ｐ），１７ｄ（Ｐ）上に積層された状態で、これらの電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）間にわたって有機半導体層１９が設けられている。
First, the
これにより、ソース１７ｓおよびドレイン１７ｄにおける電極部１７ｓ（Ｐ）−１７ｓ（Ｐ）間の間隔が、薄膜トランジスタ１におけるチャネル長となる。また対向配置される電極部１７ｓ（Ｐ），１７ｓ（Ｐ）において対向配置される部分の長さが、薄膜トランジスタ１におけるチャネル幅となる。
Thereby, the distance between the
以上のような構成のボトムゲート・ボトムコンタクト構造の薄膜トランジスタ１においては、ソース１７ｓおよびドレイン１７ｄの構成が特徴的である。すなわちソース１７ｓおよびドレイン１７ｄは、第１導電層１７-1とその上部の第２導電層１７-2との積層構造で構成されている。そして、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）と配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とは、これらの積層構造からなる同一層をパターニングした構成となっている。
The
特に本第１実施形態においては、ソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）において、少なくとも対向配置される縁部が、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）よりも薄膜化されており、第１導電層１７-1のみで構成されているところが特徴的である。電極部１７ｓ（Ｐ），１７ｄ（Ｐ）において、薄膜化された分部は、例えば３０ｎｍ以下の膜厚で構成されていることが好ましい。
In particular, in the first embodiment, at the
またソース１７ｓおよびドレイン１７ｄのうち、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）を含む薄膜化されていない部分は、第１導電層１７-1とその上部の第２導電層１７-2との積層構造を同一にパターニングしてなる構成である。
Of the
本第１実施形態では、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）において以上のように薄膜化された部分が、有機半導体層１９が積層された部分と一致していることとする。またここでは、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の全域が薄膜化されている場合を図示しているが、少なくとも電極部１７ｓ（Ｐ），１７ｄ（Ｐ）同士が対向配置される縁部が薄膜化されていれば良い。つまり、有機半導体層１９も、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の全域に積層されている必要はなく、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）同士が対向配置される縁部上に積層されていれば良い。
In the first embodiment, it is assumed that the thinned portions in the
尚、上述した各構成要素の材質などの詳細は、次の製造方法において説明する。 Details of the material of each component described above will be described in the following manufacturing method.
以上のような構成の薄膜トランジスタ１では、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）と配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とが同一の層を用いて構成されているソース１７ｓおよびドレイン１７ｄのうち、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）が薄膜化されている。これにより、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の高さが有機半導体層１９の成膜阻害とならず、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の端縁において有機半導体層１９の連続性が保たれる。このため、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１０間のコンタクト抵抗が低く維持される。また、応力の発生による有機半導体層１９の膜剥がれが防止される。つまり、線膨張係数の大きな有機材料からなる有機半導体層１９と、線膨張係数の小さな金属材料とが積層された状態では、温度が変化によってその界面に応力が発生する。しかしながら本構成では、有機半導体層１９が積層されている電極部１７ｓ（Ｐ），１７ｄ（Ｐ）が薄膜化しているため、金属材料からなる電極部１７ｓ（Ｐ），１７ｄ（Ｐ）が線膨張係数の大きな有機半導体層１９に追従し易くなる。このため、膜剥がれが防止されるのである。しかも、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）の高さが保たれていることからソース１７ｓおよびドレイン１７ｄの配線抵抗も低く維持される。
In the
この結果、薄膜トランジスタ１において、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。尚、図１-a（１）には、絶縁膜上に、膜厚１００ｎｍの電極をパターン形成し、この上部に有機半導体層を設けた状態のＡＭＦによる表面モフォロジーを示す。比較として、図１-a（２）には、膜厚１０ｎｍの電極をパターン形成し、この上部に有機半導体層を設けた状態のＡＭＦによる表面モフォロジーを示す。これらの示されるように、電極を薄膜化することにより、この上部に形成される有機半導体層に連続性が得られることが確認できる。
As a result, in the
＜薄膜トランジスタの製造方法＞
第１実施形態の薄膜トランジスタ１の製造方法を、図２-1〜図２-3に基づいて詳細に説明する。
<Method for Manufacturing Thin Film Transistor>
The manufacturing method of the
先ず、図２-1の平面図およびＡ−Ａ’断面図に示すように、絶縁性の基板１１上にゲート電極１３をパターン形成し、これを覆う状態でゲート絶縁膜１５を成膜し、さらにゲート絶縁膜１５上にソース１７ｓおよびドレイン１７ｄを形成する。このソース１７ｓおよびドレイン１７ｄは、全域にわたって同一の層構造であることとする。以上の工程は通常の手順によって行なうことができ、例えば以下のようにする。
First, as shown in the plan view of FIG. 2A and the AA ′ cross-sectional view, the
ゲート電極１３のパターン形成は、例えば先ず、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属材料膜を成膜する。この金属材料膜の成膜は、例えばスパッタリング法、蒸着法、あるいはめっき法によって成膜する。その後、フォトリソグラフィーにより金属材料膜上にレジストパターン(図示省略）を形成し、これをマスクにして金属材料膜をエッチングし、ゲート電極１３を得る。尚、ゲート電極１３の形成方法が限定されることはなく、例えば印刷法を適用しても良い。
For example, gold (Au), platinum (Pt), silver (Ag), tungsten (W), tantalum (Ta), molybdenum (Mo), aluminum (Al), and chromium (Cr) are first formed as the pattern of the
ゲート絶縁膜１５の成膜は、例えば酸化シリコンや窒化シリコン等の無機材料からなるゲート絶縁膜１５であれば、ＣＶＤ法やスパッタリング法による成膜を行う。一方、ポリビニルフェノール、ＰＭＭＡ、ポリイミド、フッ素樹脂等の有機高分子材料からなるゲート絶縁膜１５であれば、塗布法や印刷法による成膜を行なう。
For example, if the
ソース１７ｓおよびドレイン１７ｄの形成は、先ず第１導電層１７-1の成膜と第２導電層１７-2の成膜とをこの順に行う。その後、フォトリソグラフィーにより形成したレジストパターンをマスクにして第１導電層１７-1と第２導電層１７-2との積層膜をパターンエッチングする。これにより、ゲート電極１３を挟んで対向配置された電極部１７ｓ（Ｐ），１７ｓ（Ｐ）と、これらから引き出された各配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とからなるソース１７ｓおよびドレイン１７ｄを得る。またこの時点で得られるソース１７ｓおよびドレイン１７ｄは、全体が第１導電層１７-1と第２導電層１７-2との積層構造として構成される。
In forming the
尚、これらの第１導電層１７-1と第２導電層１７-2は、金（Ａｕ），白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ）,タングステン（Ｗ）,タンタル（Ｔａ）,モリブデン（Ｍｏ）,アルミニウム（Ａｌ）,クロム（Ｃｒ）,チタン（Ｔｉ）,銅（Ｃｕ）,ニッケル（Ｎｉ）,インジウム（Ｉｎ），錫（Ｓｎ）,マンガン（Ｍｎ）,ルテニウム（Ｒｈ）,ルビジウム（Ｒｂ），およびこれらの化合物、または（３，４−エチレンジオキシチオフェン）／ポリ（４−スチレンスルホナート［ＰＥＤＯＴ／ＰＳＳ］、テトラチアフルバレン／テトラシアノキノジメタン［ＴＴＦ／ＴＣＮＱ］等の有機金属材料が用いられる。 The first conductive layer 17-1 and the second conductive layer 17-2 are made of gold (Au), platinum (Pt), palladium (Pd), silver (Ag), tungsten (W), and tantalum (Ta). , Molybdenum (Mo), aluminum (Al), chromium (Cr), titanium (Ti), copper (Cu), nickel (Ni), indium (In), tin (Sn), manganese (Mn), ruthenium (Rh) , Rubidium (Rb), and compounds thereof, or (3,4-ethylenedioxythiophene) / poly (4-styrenesulfonate [PEDOT / PSS], tetrathiafulvalene / tetracyanoquinodimethane [TTF / TCNQ] An organometallic material such as is used.
特に、第1導電層１７-1に対して第２導電層１７-2が選択的にエッチングされるように、それぞれ適切な材料を用いることとする。一例としては、第１導電層１７-1としてプラチナを膜厚１０ｎｍで成膜し、第２導電層１７-2として金（Ａｕ）を膜厚１００ｎｍで成膜する。尚、第1導電層１７-1に対して第２導電層１７-2が選択的にエッチングされる構成であれば、第１導電層１７-1および第２導電層１７-2のそれぞれが積層構造であっても良い。さらに、少なくとも第１導電層１７-1、は有機半導体層に対してオーミックコンタクト可能な材料であることとする。 In particular, an appropriate material is used so that the second conductive layer 17-2 is selectively etched with respect to the first conductive layer 17-1. As an example, platinum is formed with a film thickness of 10 nm as the first conductive layer 17-1, and gold (Au) is formed with a film thickness of 100 nm as the second conductive layer 17-2. If the second conductive layer 17-2 is selectively etched with respect to the first conductive layer 17-1, each of the first conductive layer 17-1 and the second conductive layer 17-2 is laminated. It may be a structure. Further, at least the first conductive layer 17-1 is a material capable of ohmic contact with the organic semiconductor layer.
またソース１７ｓおよびドレイン１７ｄの形成は、以上に限定されることはなく、フォトリソグラフィー法を適用した方法であれば、リフトオフ法であっても良い。さらに、インクジェット、オフセット印刷等の印刷法を用いても良い。また、レジストパターンを形成する場合に印刷法を適用しても良く、その印刷法としてはインクジェット印刷、スクリーン印刷、オフセット印刷、グラビア印刷、フレキソ印刷、マイクロコンタクト印刷等を用いることができる。ただし、リソグラフィー法を適用した形成方法であることが、高精細化の観点からは好ましい。
The formation of the
次に、図２-2の平面図およびＡ−Ａ’断面図に示すように、ソース１７ｓおよびドレイン１７ｄが形成された基板１１の上部に、絶縁性材料からなるマスクパターン２１を形成する。このマスクパターン２１は、有機半導体層の形成部分を露出させる開口部２１ａを備えており、開口部２１ａの底部にはソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ）−１７ｓ（Ｐ）間、および電極部１７ｓ（Ｐ），１７ｓ（Ｐ）の全域が露出されている。また、ソース１７ｓおよびドレイン１７ｄの各配線部１７ｓ（Ｌ），１７ｄ（Ｌ）は、マスクパターン２１で覆われている。
Next, as shown in the plan view of FIG. 2-2 and the A-A ′ cross-sectional view, a
以上のようなマスクパターン２１の形成は、例えばリソグラフィー法を適用して行われ、レジストパターンからなるマスクパターン２１を形成することとする。
The formation of the
以上の後には図２-3（１）に示すように、マスクパターン２１上からのエッチングによって、開口部２１ａ内に露出しているソース１７ｓおよびドレイン１７ｄの第２導電層１７-2をエッチング除去する。この際、第１導電層１７-1をエッチングストッパとし、第１導電層１７-1および下地となるゲート絶縁膜１５に対して選択的に第２導電層１７-2をエッチングする。このようなエッチングは異方性エッチングであっても良く等方性エッチングであっても良い。プラチナ（Ｐｔ）からなる第１導電層１７-1、および金（Ａｕ）からなる第２導電層１７-2である場合のエッチングの一例としては、第１導電層（Ｐｔ）上の第２導電層（Ａｕ）を、金エッチング液を用いたウェットエッチング法により除去する。
After the above, as shown in FIG. 2-3 (1), the second conductive layer 17-2 of the
これによりソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）は、第１導電層１７-1のみが残されて薄膜化される。そして第１導電層１７-1のみが残されて薄膜化された電極部１７ｓ（Ｐ），１７ｄ（Ｐ）と、第１導電層１７-1と第２導電層１７-2との積層構造からなる配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とで構成されたソース１７ｓおよびドレイン１７ｄが得られる。
As a result, the
次に、図２-3（２）に示すように、マスクパターン２１上から有機半導体層１９を成膜する。この際、マスクパターン２１をセパレータとして用いることにより、マスクパターン２１上と開口部２１ａの底部とで有機半導体層１９を分離し、開口部２１ａ内に有機半導体層１９をパターン形成する。これにより、ソース１７ｄおよびドレイン１７ｄの電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）間にわたる有機半導体層１９が得られる。尚、素子分離の必要がない場合には、マスクパターン２１上と開口部２１ａの底部とで有機半導体層１９を分離する必要はない。
Next, as shown in FIG. 2-3 (2), the
ここで用いる有機半導体材料としては、次の材料が例示される。
ポリピロールおよびポリピロール置換体、
ポリチオフェンおよびポリチオフェン置換体、
ポリイソチアナフテンなどのイソチアナフテン類、
ポリチェニレンビニレンなどのチェニレンビニレン類、
ポリ（ｐ−フェニレンビニレン）などのポリ（ｐ−フェニレンビニレン）類、
ポリアニリンおよびポリアニリン置換体、
ポリアセチレン類、
ポリジアセチレン類、
ポリアズレン類、
ポリピレン類、
ポリカルバゾール類、
ポリセレノフェン類、
ポリフラン類、
ポリ（ｐ−フェニレン）類、
ポリインドール類、
ポリピリダジン類、
ポリビニルカルバゾール、ポリフエニレンスルフィド、ポリビニレンスルフィドなどのポリマーおよび多環縮合体、
上述した材料中のポリマーと同じ繰返し単位を有するオリゴマー類、
ナフタセン、ペンタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、ピレン、ジベンゾピレン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセンなどのアセン類およびアセン類の炭素の一部をＮ、Ｓ、Ｏなどの原子、カルボニル基などの官能基に置換した誘導体（トリフェノジオキサジン、トリフェノジチアジン、ヘキサセン−６，１５−キノンなど）
金属フタロシアニン類、
テトラチアフルバレンおよびテトラチアフルバレン誘導体、
テトラチアペンタレンおよびテトラチアペンタレン誘導体、
ナフタレン１，４，５，８−テトラカルボン酸ジイミド、Ｎ，Ｎ'−ビス（４−トリフルオロメチルベンジル）ナフタレン１，４，５，８−テトラカルボン酸ジイミドとともに、Ｎ，Ｎ'−ビス（１Ｈ，１Ｈ−ペルフルオロオクチル）、Ｎ，Ｎ'−ビス（１Ｈ，１Ｈ−ペルフルオロブチル）及びＮ，Ｎ'−ジオクチルナフタレン１，４，５，８−テトラカルボン酸ジイミド誘導体、
ナフタレン２，３，６，７テトラカルボン酸ジイミドなどのナフタレンテトラカルボン酸ジイミド類、
アントラセン２，３，６，７−テトラカルボン酸ジイミドなどのアントラセンテトラカルボン酸ジイミド類などの縮合環テトラカルボン酸ジイミド類、
Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４等フラーレン類、
ＳＷＮＴなどのカーボンナノチューブ、
メロシアニン色素類、ヘミシアニン色素類などの色素
Examples of the organic semiconductor material used here include the following materials.
Polypyrrole and polypyrrole substitutes,
Polythiophene and polythiophene substitutes,
Isothianaphthenes such as polyisothianaphthene,
Chenylene vinylenes such as polychenylene vinylene,
Poly (p-phenylene vinylene) s such as poly (p-phenylene vinylene),
Polyaniline and polyaniline substitution products,
Polyacetylenes,
Polydiacetylenes,
Polyazulenes,
Polypyrenes,
Polycarbazoles,
Polyselenophenes,
Polyfurans,
Poly (p-phenylene) s,
Polyindoles,
Polypyridazines,
Polymers and polycyclic condensates such as polyvinylcarbazole, polyphenylene sulfide, polyvinylene sulfide,
Oligomers having the same repeating units as the polymers in the materials described above,
A part of carbons of acenes and acenes such as naphthacene, pentacene, hexacene, heptacene, dibenzopentacene, tetrabenzopentacene, pyrene, dibenzopyrene, chrysene, perylene, coronene, terylene, obalene, quaterrylene, circumanthracene, etc. Derivatives substituted with functional groups such as carbonyl, etc. (triphenodioxazine, triphenodithiazine, hexacene-6,15-quinone, etc.)
Metal phthalocyanines,
Tetrathiafulvalene and tetrathiafulvalene derivatives,
Tetrathiapentalene and tetrathiapentalene derivatives,
Along with
Naphthalene tetracarboxylic acid diimides such as
Condensed ring tetracarboxylic diimides such as anthracene tetracarboxylic diimides such as
Fullerenes such as C60, C70, C76, C78, C84,
Carbon nanotubes such as SWNT,
Dyes such as merocyanine dyes and hemicyanine dyes
以上のような材料からなる有機半導体層１９の成膜は、用いる材料によって、抵抗過熱蒸着、スパッタリング等の真空蒸着法、スピンコート法等の塗布法などから適宜選択した方法を適用して行うことができる。塗布法としては、エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法、浸漬法等が例示される。
The
ここでは例えば、有機半導体層１９として、ペンタセンを５０ｎｍの膜厚で真空蒸着法により成膜する。
Here, for example, as the
以上の後には、必要に応じてマスクパターン２１を除去することにより、マスクパターン２１上の有機半導体層１９も同時にリフトオフ除去し、図１に示した構成の薄膜トランジスタ１を得ることができる。
After the above, by removing the
このような製造方法によれば、図２-3を用いて説明したように有機半導体層１９をパターン成膜する際のマスクパターン２１を用いてソース１７ｓおよびドレイン１７ｄを部分的に薄膜化するためのエッチングを行う。これにより、マスクを追加することなく、すなわち工程を煩雑化することなく、上述したように特性が良好で信頼性の高い薄膜トランジスタ１を作製することが可能である。
According to such a manufacturing method, as described with reference to FIG. 2-3, the
しかも、ソース１７ｓおよびドレイン１７ｄを部分的に薄膜化する工程では、第1導電層１７-1に対して第２導電層１７-2を選択的にエッチングしている。このため、初期に形成したソース１７ｓおよびドレイン１７ｄのパターン形状が維持され、チャネル長およびチャネル幅に薄膜化の影響が及ぼされることはない。したがって、チャネル長およびチャネル幅の制御が容易であり、所望の特性の薄膜トランジスタを得ることが可能である。
In addition, in the step of partially thinning the
＜第１実施形態の変形例１＞
図３には第１実施形態の変形例１の薄膜トランジスタ１-1の要部断面図を示す。この図に示す変形例１の薄膜トランジスタ１-2は、ソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の薄膜化に用いたマスクパターン２１を、有機半導体層１９を形成するためのバンクとして用いた例である。
<
FIG. 3 is a cross-sectional view of the main part of the thin film transistor 1-1 according to the first modification of the first embodiment. In the thin film transistor 1-2 of
すなわち、マスクパターン２１は、インクジェット法のような印刷法を適用して有機半導体層１９を形成する際のバンクとして用いる。このようなマスクパターン２１は、有機半導体層１９を印刷形成するための印刷用インクをはじくような撥液性を有する絶縁性材料で構成されることが好ましいが、これに限定されることはない。また、このマスクパターン２１は、第１実施形態で説明したと同様の形状のマスクパターンであって良い。
That is, the
尚、マスクパターン２１は、有機半導体層１９を形成した後には、必要に応じて除去しても良く、そのまま残しても良い。
The
以上の薄膜トランジスタ１-1であっても、ソース１７ｓおよびドレイン１７ｄにおいて有機半導体層１９が積層された部分が他の部分よりも薄膜化されている。
Even in the thin film transistor 1-1 described above, the portion where the
したがって、第１実施形態と同様にソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。またこのような薄膜トランジスタ１-1を、工程を煩雑化することなく作製可能である。
Therefore, as in the first embodiment, the contact resistance and the wiring resistance between the
しかも、ソース１７ｓおよびドレイン１７ｄを部分的に薄膜化する工程は、第１実施形態と同様に第1導電層１７-1に対して第２導電層１７-2を選択的にエッチングしている。このため、初期に形成したソース１７ｓおよびドレイン１７ｄのパターン形状が維持され、チャネル長およびチャネル幅に薄膜化の影響が及ぼされることはない。したがって、チャネル長およびチャネル幅の制御が容易であり、所望の特性の薄膜トランジスタを得ることが可能である。
Moreover, in the step of partially thinning the
＜第１実施形態の変形例２＞
図４には第１実施形態の変形例２の薄膜トランジスタ１-2，１-2’の要部断面図を示す。この図に示す変形例２の薄膜トランジスタ１-2，１-2’は、ソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の薄膜化に用いたマスクパターン（２１）とは別のマスクパターンを用いて有機半導体層１９を形成した例である。
<
FIG. 4 is a cross-sectional view of a main part of the thin film transistors 1-2 and 1-2 ′ according to the second modification of the first embodiment. The thin film transistors 1-2 and 1-2 'of
すなわち、図２-3（１）を用いて説明したようにマスクパターン上からのエッチングによって電極部１７ｓ（Ｐ），１７ｄ（Ｐ）を薄膜化した後、マスクパターンを除去する。次いで、蒸着マスクを用いて、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の端縁に積層される状態で電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）間にわたる有機半導体層１９を蒸着形成する。この際、図４（ａ）に示す薄膜トランジスタ１-2のように、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）と有機半導体層１９との間に隙間が形成されても良い。また図４（ｂ）に示す薄膜トランジスタ１-2’のように、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）の端部に有機半導体層１９の端部が積層されても良い。
That is, as described with reference to FIG. 2-3 (1), after the
以上の薄膜トランジスタ１-2,１-2’であっても、ソース１７ｓおよびドレイン１７ｄにおいて有機半導体層１９が積層された部分が他の部分よりも薄膜化されている。
Even in the thin film transistors 1-2 and 1-2 'described above, the portion where the
したがって、第１実施形態と同様にソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。
Therefore, as in the first embodiment, the contact resistance and the wiring resistance between the
また、ソース１７ｓおよびドレイン１７ｄを部分的に薄膜化する工程は、第１実施形態と同様に第1導電層１７-1に対して第２導電層１７-2を選択的にエッチングしている。このため、初期に形成したソース１７ｓおよびドレイン１７ｄのパターン形状が維持され、チャネル長およびチャネル幅に薄膜化の影響が及ぼされることはない。したがって、チャネル長およびチャネル幅の制御が容易であり、所望の特性の薄膜トランジスタを得ることが可能である。
Further, in the step of partially thinning the
＜第１実施形態の変形例３＞
図５には第１実施形態の変形例３の薄膜トランジスタ１-3の要部断面図を示す。この図に示す変形例３の薄膜トランジスタ１-3は、ソース１７ｓおよびドレイン１７ｄが単層で構成された例である。
<
FIG. 5 is a cross-sectional view of a main part of a thin film transistor 1-3 according to
すなわち、ソース１７ｓおよびドレイン１７ｄは、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）および配線部１７ｓ（Ｌ），１７ｄ（Ｌ）ともが単一層で構成されていて、特に電極部１７ｓ（Ｐ），１７ｄ（Ｐ）が薄膜化された構成である。このようなソース１７ｓおよびドレイン１７ｄの薄膜化は、第１実施形態において説明した薄膜化の工程で、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）に導電性材料が残されるように、エッチングレートとエッチング時間を制御すれば良い。
That is, the
以上の薄膜トランジスタ１-3であっても、ソース１７ｓおよびドレイン１７ｄにおいて有機半導体層１９が積層された部分が他の部分よりも薄膜化されている。
Even in the thin film transistor 1-3 described above, the portion where the
しがたって、第１実施形態と同様にソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。またこのような薄膜トランジスタ１-3を、工程を煩雑化することなく作製可能である。
Therefore, as in the first embodiment, the contact resistance and the wiring resistance between the
≪２．第２実施形態≫
＜薄膜トランジスタの構成＞
図６は第２実施形態の薄膜トランジスタの構成を示す平面図およびＡ−Ａ’断面図である。これらの図に示す第２実施形態の薄膜トランジスタ２は、ボトムゲート・ボトムコンタクト構造であり、上述した第１実施形態の薄膜トランジスタとの異なる点は、ソース１７ｓおよびドレイン１７ｄの構成にあり、他の構成は同様であることとする。以下、第１実施形態と同一の構成要素には同一の符号を付して説明を行う。
≪2. Second Embodiment >>
<Structure of thin film transistor>
FIG. 6 is a plan view and a cross-sectional view along the line AA ′ showing the configuration of the thin film transistor of the second embodiment. The
すなわちソース１７ｓおよびドレイン１７ｄが、第１導電層１７-1とその上部の第２導電層１７-2との積層構造で構成されていることは第１実施形態と同様である。
That is, as in the first embodiment, the
特に本第２実施形態においては、ソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）において、有機半導体層１９が積層された部分における周縁部が第１導電層１７-1のみで構成された状態に薄膜化されているところが特徴的である。ここでは、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）上の全域に有機半導体層１９が積層されている。このため、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の全周にわたって、周縁部が薄膜化されている。
In particular, in the second embodiment, in the
以上のような薄膜トランジスタ２では、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）と配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とが同一の層を用いて構成されているソース１７ｓ・ドレイン１７ｄのうち、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の周縁が薄膜化されている。これにより、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の周縁においては、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の高さが有機半導体層１９の成膜阻害となることはない。したがって、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１０間のコンタクト抵抗が低く維持され、応力の発生による有機半導体層１９の膜剥がれが防止される。しかも、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）の高さが保たれていることからソース１７ｓおよびドレイン１７ｄの配線抵抗も低く維持される。
In the
この結果、第１実施形態と同様に、薄膜トランジスタ２において、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。
As a result, as in the first embodiment, in the
＜薄膜トランジスタの製造方法＞
第２実施形態の薄膜トランジスタ２の製造方法の特徴部を、図７に基づいて詳細に説明する。
<Method for Manufacturing Thin Film Transistor>
The characteristic part of the manufacturing method of the thin-
先ず、第１実施形態において図２-1および図２-2を用いて説明したと同様の手順で、基板１１上にゲート電極１３、ゲート絶縁膜１５、ソース１７ｓおよびドレイン１７ｄ、およびマスクパターン２１を形成するまでを行う。
First, the
これにより、図７（１）に示すように、全域が積層構造からなるソース１７ｓおよびドレイン１７ｄが形成された基板１１の上部に、有機半導体層の形成部分を露出させる開口部２１ａを備えたマスクパターン２１を形成する。このマスクパターン２１の開口部２１ａの底部にはソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ）−１７ｓ（Ｐ）間、および電極部１７ｓ（Ｐ），１７ｓ（Ｐ）の全域が露出されている。
As a result, as shown in FIG. 7A, a mask having an
この状態で、図７（２）に示すように、マスクパターン２１上から電極部１７ｓ（Ｐ），１７ｓ（Ｐ）を構成する第２導電層１７-2を等方性エッチングし、第２導電層１７-2を薄膜化する。またこの等方性エッチングにより、第２導電層１７-2の露出端部を後退させて電極部１７ｓ（Ｐ），１７ｓ（Ｐ）の周縁に第１電極層１７-1を露出させる。
In this state, as shown in FIG. 7 (2), the second conductive layer 17-2 constituting the
これによりソース１７ｓおよびドレイン１７ｄの電極部１７ｓ（Ｐ），１７ｄ（Ｐ）は、全域において第２導電層１７-2が薄膜化されると共に、全周にわたる周縁が第１導電層１７-1のみで構成されて薄膜化された状態となる。このような等方性エッチングは、例えばウェットエッチングによって行う。プラチナ（Ｐｔ）からなる第１導電層１７-1、および金（Ａｕ）からなる第２導電層１７-2である場合のエッチングの一例としては、第１導電層（Ｐｔ）上の第２導電層（Ａｕ）を金エッチング液を用いたウェットエッチング法により除去する。
As a result, the
次に、図７（３）に示すように、マスクパターン２１上から有機半導体層１９を成膜する。この際、マスクパターン２１をセパレータとして用いることにより、マスクパターン２１上と開口部２１ａの底部とで有機半導体層１９を分離し、開口部２１ａ内に有機半導体層１９をパターン形成する。これにより、ソース１７ｄおよびドレイン１７ｄの電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）間にわたる有機半導体層１９が得られる。尚、素子分離の必要がない場合には、マスクパターン２１上と開口部２１ａの底部とで有機半導体層１９を分離する必要はない。
Next, as shown in FIG. 7 (3), the
尚、ここで用いる有機半導体材料は、第１実施形態で説明したと同様である。 The organic semiconductor material used here is the same as described in the first embodiment.
以上の後には、必要に応じてマスクパターン２１を除去することにより、マスクパターン２１上の有機半導体層１９も同時にリフトオフ除去し、図６に示した構成の薄膜トランジスタ２を得ることができる。
After the above, by removing the
このような製造方法によれば、図７（２），（３）を用いて説明したように有機半導体層１９をパターン成膜する際のマスクパターン２１を用いてソース１７ｓおよびドレイン１７ｄを部分的に薄膜化するためのエッチングを行う。これにより、マスクを追加することなく、すなわち工程を煩雑化することなく、上述したように特性が良好で信頼性の高い薄膜トランジスタ２を作製することが可能である。
According to such a manufacturing method, as described with reference to FIGS. 7 (2) and 7 (3), the
しかも、ソース１７ｓおよびドレイン１７ｄを部分的に薄膜化する工程は、第1導電層１７-1に対して第２導電層１７-2を選択的に等方性エッチングしている。このため、第１実施形態と同様に初期に形成したソース１７ｓおよびドレイン１７ｄのパターン形状が維持され、チャネル長およびチャネル幅に薄膜化の影響が及ぼされることはない。したがって、チャネル長およびチャネル幅の制御が容易であり、所望の特性の薄膜トランジスタを得ることが可能である。
Moreover, in the step of partially thinning the
尚、以上の第２実施形態の薄膜トランジスタ２においても、図３〜図５を用いて説明した第１実施形態の変形例と同様の変形例を適用することができる。
Note that the same modification as the modification of the first embodiment described with reference to FIGS. 3 to 5 can be applied to the
≪３．第３実施形態≫
＜薄膜トランジスタの構成＞
図８は第３実施形態の薄膜トランジスタの構成を示す平面図およびＡ−Ａ’断面図である。これらの図に示す第３実施形態の薄膜トランジスタ３は、ボトムゲート・ボトムコンタクト構造であり、上述した第１実施形態の薄膜トランジスタとの異なる点は、ソース１７ｓおよびドレイン１７ｄの構成にあり、他の構成は同様であることとする。以下、第１実施形態と同一の構成要素には同一の符号を付して説明を行う。
≪3. Third Embodiment >>
<Structure of thin film transistor>
FIG. 8 is a plan view and a cross-sectional view along the line AA ′ showing the configuration of the thin film transistor of the third embodiment. The
すなわちソース１７ｓおよびドレイン１７ｄは、第１導電層１７-1とその上部の第２導電層１７-2との積層構造で構成されていることは第１実施形態と同様である。
That is, the
特に本第３実施形態においては、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）および配線部１７ｓ（Ｌ），１７ｄ（Ｌ）で構成されたソース１７ｓおよびドレイン１７ｄが、全周にわたって薄膜化されているところが特徴的である。ここでは第１導電層１７-1とその上部の第２導電層１７-2との積層構造からなるソース１７ｓおよびドレイン１７ｄが、全周にわたって周縁部が第１導電層１７-1のみの単層に薄膜化されている。
In particular, in the third embodiment, the
以上のような薄膜トランジスタ３では、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）と配線部１７ｓ（Ｌ），１７ｄ（Ｌ）とが同一の層を用いて構成されているソース１７ｓ・ドレイン１７ｄが、全周にわたって周縁が薄膜化されている。これにより、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の周縁においては、電極部１７ｓ（Ｐ），１７ｄ（Ｐ）の高さが有機半導体層１９の成膜阻害となることはない。したがって、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１０間のコンタクト抵抗が低く維持され、応力の発生による有機半導体層１９の膜剥がれが防止される。しかも、配線部１７ｓ（Ｌ），１７ｄ（Ｌ）の高さが保たれていることからソース１７ｓおよびドレイン１７ｄの配線抵抗も低く維持される。
In the
この結果、第１実施形態と同様に、薄膜トランジスタ３において、ソース１７ｓ・ドレイン１７ｄ−有機半導体層１９間のコンタクト抵抗および配線抵抗を低く抑えて特性の向上を図り、かつ有機半導体層１９の膜剥がれを防止して信頼性の向上を図ることができる。
As a result, as in the first embodiment, in the
＜薄膜トランジスタの製造方法＞
第３実施形態の薄膜トランジスタ３の製造方法の特徴部を、図９に基づいて詳細に説明する。
<Method for Manufacturing Thin Film Transistor>
The characteristic part of the manufacturing method of the thin-
先ず、第１実施形態において図２-1を用いて説明したと同様の手順で、基板１１上にゲート電極１３、ゲート絶縁膜１５、ソース１７ｓおよびドレイン１７ｄを形成するまでを行なう。
First, the process up to the formation of the
これにより、図９（１）に示すように、全域にわたって第１導電層１７-1と第２導電層１７-2との積層構造からなるソース１７ｓおよびドレイン１７ｄをパターン形成する。
As a result, as shown in FIG. 9A, the
この状態で、図９（２）に示すように、第１導電層１７-1および下地となるゲート絶縁膜１５に対して選択的に第２導電層１７-2を等方性エッチングし、第２導電層１７-2を薄膜化する。またこの等方性エッチングにより第２導電層１７-2を後退させ、ソース１７ｓおよびドレイン１７ｄの全周に第１電極層１７-1を露出させる。
In this state, as shown in FIG. 9B, the second conductive layer 17-2 is isotropically etched selectively with respect to the first conductive layer 17-1 and the underlying
これによりソース１７ｓおよびドレイン１７ｄは、全域において第２導電層１７-2が薄膜化されると共に、全周にわたる周縁が第１導電層１７-1のみで構成されて薄膜化された状態となる。このような等方性エッチングは、例えばウェットエッチングによって行う。プラチナ（Ｐｔ）からなる第１導電層１７-1、および金（Ａｕ）からなる第２導電層１７-2である場合のエッチングの一例としては、第１導電層（Ｐｔ）上の第２導電層（Ａｕ）を金エッチング液を用いたウェットエッチング法により除去する。
As a result, the
次に、図９（３）に示すように、ソース１７ｄおよびドレイン１７ｄの電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）上に積層された状態で、これらの電極部１７ｓ（Ｐ）−１７ｄ（Ｐ）間にわたる有機半導体層１９を形成する。この有機半導体層１９の形成には、例えば第１実施形態で説明したようなマスクパターンをセパレータとして用いた成膜、または蒸着マスクを用いた成膜が適用される。
Next, as shown in FIG. 9 (3), these
このような製造方法によれば、図９（２）を用いて説明したように積層構造からなるソース１７ｓおよびドレイン１７ｄの上層のみを等方性エッチングすることによってソース１７ｓおよびドレイン１７ｄの周縁を薄膜化している。これにより、マスクを追加することなく、すなわち工程を煩雑化することなく、上述したように特性が良好で信頼性の高い薄膜トランジスタ３を作製することが可能である。
According to such a manufacturing method, as described with reference to FIG. 9B, only the upper layers of the
しかも、ソース１７ｓおよびドレイン１７ｄを部分的に薄膜化する工程は、第１実施形態と同様に第1導電層１７-1に対して第２導電層１７-2を選択的に等方性エッチングしている。このため、初期に形成したソース１７ｓおよびドレイン１７ｄのパターン形状が維持され、チャネル長およびチャネル幅に薄膜化の影響が及ぼされることはない。したがって、チャネル長およびチャネル幅の制御が容易であり、所望の特性の薄膜トランジスタを得ることが可能である。
In addition, in the step of partially thinning the
尚、以上の説明した第１実施形態〜第３実施形態においては、本発明をボトムゲート・ボトムコンタクト構造の薄膜トランジスタに適用した構成を説明した。しかしながら、本発明はボトムコンタクト型であれば良く、ポップゲート・ボトムコンタクト構造にも適用でき、同様の効果を得ることができる。この場合、ソース１７ｓおよびドレイン１７ｄと有機半導体層１９との上層に、ゲート絶縁膜を介してゲート電極を設ければ良い。
In the first to third embodiments described above, the configuration in which the present invention is applied to a bottom gate / bottom contact thin film transistor has been described. However, the present invention only needs to be a bottom contact type, and can be applied to a pop gate / bottom contact structure, and the same effect can be obtained. In this case, a gate electrode may be provided above the
また以上説明した構成の薄膜トランジスタは、例えば表示装置における画素回路や周辺回路を構成する素子として良好に用いることが可能である。表示装置としては、例えば有機電界発光素子を用いたものや、液晶表示装置、さらには電気泳動型の表示装置に適用化能である。さらにこのような薄膜トランジスタは、様々な電子機器に搭載することが可能であり、以上のような表示装置を搭載した電子機器にも広く適用化能である。例えば、電子ペーパー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの電子機器に適用することができる。つまり、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の表示装置を搭載した電子機器に適用することが可能である。 In addition, the thin film transistor having the above-described configuration can be favorably used as an element constituting a pixel circuit or a peripheral circuit in a display device, for example. The display device can be applied to, for example, an organic electroluminescent element, a liquid crystal display device, and an electrophoretic display device. Further, such a thin film transistor can be mounted on various electronic devices, and can be widely applied to electronic devices including the display device as described above. For example, the present invention can be applied to electronic paper, a digital camera, a notebook personal computer, a portable terminal device such as a mobile phone, and an electronic device such as a video camera. That is, the present invention can be applied to an electronic device equipped with a display device in any field that displays a video signal input to the electronic device or a video signal generated in the electronic device as an image or video.
さらにまた、本発明の電子機器は、表示装置に限定されることはなく、上述した薄膜トランジスタを搭載し、これに導電性パターン（例えば画素電極であっても良い）を接続させた電子機器に広く適用可能である。例えば、ＩＤタグ、センサー等の電子機器への適用が可能である。このような電子機器では、微細でかつ特性の良好な薄膜トランジスタを用いることにより、微細化された機器を安定駆動することが可能になる。 Furthermore, the electronic device of the present invention is not limited to a display device, and is widely used in electronic devices in which the above-described thin film transistor is mounted and a conductive pattern (for example, a pixel electrode may be connected). Applicable. For example, it can be applied to electronic devices such as ID tags and sensors. In such an electronic device, it is possible to stably drive the miniaturized device by using a thin film transistor having fine characteristics and good characteristics.
≪４．第４実施形態≫
次に、上述の実施形態で説明した本発明の薄膜トランジスタを用いた電子機器の一例として、アクティブマトリックス駆動の電気泳動型の表示装置を説明する。
<< 4. Fourth Embodiment >>
Next, as an example of an electronic apparatus using the thin film transistor of the present invention described in the above embodiment, an electrophoretic display device driven by an active matrix will be described.
＜表示装置の断面構成＞
図１０には、電気泳動型表示装置の３画素分の概略断面図を示す。この図に示す実施形態の表示装置３０は、駆動側の基板（以下、駆動側基板と記す）１１ａと対向側の基板（以下、対向基板と記す）４０との間に、電気泳動性粒子を含む電気泳動媒体層５０を挟持してなる電気泳動型の表示装置３０である。
<Cross-sectional configuration of display device>
FIG. 10 is a schematic cross-sectional view of three pixels of the electrophoretic display device. In the display device 30 of the embodiment shown in this figure, electrophoretic particles are placed between a drive-side substrate (hereinafter referred to as drive-side substrate) 11a and a counter-side substrate (hereinafter referred to as counter-substrate) 40. The electrophoretic display device 30 includes an electrophoretic medium layer 50 including the electrophoretic medium layer 50.
このうち、駆動側基板１１ａ上の構成は次のようである。
Among these, the structure on the drive side board |
駆動側基板１１ａは、表面側の絶縁性が保たれていれば特に材質が限定されることはなく、また表示装置３０にフレキシブルな屈曲性が求められる場合には、プラスチック基板や絶縁で覆った膜金属箔基板が好適に用いられる。またこの駆動基板１１ａは、光透過性を有している必要はない。
The
駆動側基板１１ａ上の各画素には、薄膜トランジスタＴｒと共に、これに接続された容量素子Ｃｓが設けられている。薄膜トランジスタＴｒは、一例として図１を用いて説明した第１実施形態の薄膜トランジスタ（１）を示したが、上述した実施形態および変形例に示す全ての薄膜トランジスタを適用可能である。容量素子Ｃｓは、薄膜トランジスタＴｒのゲート電極１３と同一層からなる下部電極１３Ｃｓと、薄膜トランジスタＴｒのソース電極１７ｓを延設してなる上部電極１７Ｃｓとの間に、ゲート絶縁膜１５を挟持してなる。
Each pixel on the
以上のような薄膜トランジスタＴｒおよび容量素子Ｃｓを覆う状態で、層間絶縁膜３１が設けられている。この層間絶縁膜３１には容量素子Ｃｓの上部電極１７Ｃｓに達する接続孔３１ａが設けられ、この接続孔３１を介して容量素子Ｃｓおよび薄膜トランジスタＴｒに接続された画素電極３３が層間絶縁膜３１上に配列形成されている。
An interlayer insulating
一方、対向基板４０側の構成は次のようである。 On the other hand, the configuration on the counter substrate 40 side is as follows.
対向基板４０は、光透過性を有する材料で構成され、かつ表面側の絶縁性が保たれていれば特に材質が限定されることはなく、プラスチック基板またはガラス基板、さらには光透過性を有する程度に薄い金属箔基板の表面に絶縁膜を設けて絶縁性とした基板が用いられる。また表示装置３０にフレキシブルな屈曲性が求められる場合には、プラスチック基板や絶縁で覆った膜金属箔基板が好適に用いられる。 The material of the counter substrate 40 is not particularly limited as long as the counter substrate 40 is made of a light-transmitting material and has an insulating property on the surface side, and is a plastic substrate or a glass substrate, and further has a light-transmitting property. A substrate made insulating by providing an insulating film on the surface of a metal foil substrate that is thin enough is used. When the display device 30 is required to be flexible, a plastic substrate or a film metal foil substrate covered with insulation is preferably used.
対向基板４０において駆動側基板１１ａに向かう面上には、対向電極４１が設けられている。この対向電極４１は、各画素に共通の共通電極であって、ＩＴＯのような光透過性を有する透明電極材料を用いて構成されている。このような対向電極４１は、対向基板４０上にベタ膜状に設けられていて良い。
A
また電気泳動媒体層５０の構成は次のようである。 The configuration of the electrophoretic medium layer 50 is as follows.
電気泳動媒体層５０は、例えばマイクロカプセル型のものであり、マイクロカプセル膜５１内に、分散媒５３とこれに分散された電気泳動性体の黒色微粒子５５および白色微粒子５７が封止されたマイクロカプセル５９を用いている。マイクロカプセル膜５１および分散媒５３は、透明材料からなる。また黒色微粒子５５は、例えば負に帯電したグラファイトからなる。一方、白色微粒子５７は、例えば正に帯電した酸化チタン（ＴｉＯ2）からなる。
The electrophoretic medium layer 50 is, for example, of a microcapsule type. A
以上のような構成のマイクロカプセル５９は、駆動側基板１１ａと対向基板４０との間に単層で充填配置されている。尚、各マイクロカプセル４９間は、例えば透明なバインダーポリマーが充填されている。
The
＜表示装置の回路構成＞
図１１には、表示装置（電子機器）３０の回路構成図を示す。
<Circuit configuration of display device>
FIG. 11 shows a circuit configuration diagram of the display device (electronic device) 30.
この図に示すように、表示装置３０の駆動側基板１１ａ上には、表示領域Ａとその周辺領域Ｂとが設定されている。表示領域Ａには、複数の走査線６１と複数の信号線６３とが縦横に配線されており、それぞれの交差部に対応して１つの画素ａが設けられた画素アレイ部として構成されている。また周辺領域Ｂには、走査線６１を走査駆動する走査線駆動回路６５と、輝度情報に応じた映像信号（すなわち入力信号）を信号線６３に供給する信号線駆動回路６７とが配置されている。
As shown in this figure, a display area A and its peripheral area B are set on the
走査線６１と信号線６３との各交差部には、例えば第１実施形態で説明した構成の薄膜トランジスタＴｒと容量素子Ｃｓとで構成された画素回路が設けられている。薄膜トランジスタＴｒは、ゲート電極が走査線６１に、ドレイン電極が信号線６３に接続されている。また薄膜トランジスタＴｒのソース電極が、容量素子Ｃｓの上部電極と画素電極３３とに接続されている。
At each intersection of the
そして、走査線駆動回路６５による駆動により、薄膜トランジスタＴｒを介して信号線６３から書き込まれた映像信号が保持容量Ｃｓに保持され、保持された信号量に応じた電圧が画素電極３３に供給される構成となっている。
The video signal written from the
これにより、上述した構成の表示装置３０では、対向基板４０側の対向電極４１に対して、画素電極３３に印加した電圧が正となる場合には、画素電極３３側に負に帯電した黒色粒子５５が移動する。また対向電極４１側には、正に帯電した白色粒子５７が移動する。これにより白色粒子５７での光反射による白色表示が行われる。
Thereby, in the display device 30 having the above-described configuration, when the voltage applied to the
一方、対向基板４０側の対向電極４１に対して、画素電極３３に印加した電圧が負となる場合には、画素電極３３側に正に帯電した白色粒子５７が移動する。また対向電極４１側には、負に帯電した黒色粒子５５が移動する。これにより黒色粒子５５での光吸収による黒色表示が行われる構成となる。
On the other hand, when the voltage applied to the
以上のような表示装置３０は、上述した実施形態で説明したように特性が良好で信頼性の高い薄膜トランジスタＴｒによって画素電極３３が駆動されるため、良好な表示画像を得ることが可能である。
The display device 30 as described above can obtain a good display image because the
１，１-1，１-2，１-2’１-3，２，３，Ｔｒ…薄膜トランジスタ、１１…基板、１１ａ…駆動側基板、１３…ゲート電極、１５…ゲート絶縁膜、１７ｓ…ソース、１７ｄ…ドレイン、１７ｓ（Ｌ）…配線部（ソース）、１７ｄ（Ｌ）…配線部（ドレイン）、１７ｓ（Ｐ）…電極部（ソース）、１７ｄ（Ｐ）…電極部（ドレイン）、１７-1…第１導電層、１７-2…第２導電層、１９…有機半導体層、２１…マスクパターン、２１ａ…開口部
1, 1-1, 1-2, 1-2'1-3, 2, 3, Tr ... thin film transistor, 11 ... substrate, 11a ... drive side substrate, 13 ... gate electrode, 15 ... gate insulating film, 17s ...
Claims (13)
前記ソースおよびドレインにおける前記電極部上に積層させた状態で、当該電極部間にわたって設けられた有機半導体層とを備え、
前記ソースおよびドレインは、
前記電極部と前記配線部とが同一の層を用いて構成されると共に、少なくとも互いに対向配置される当該電極部の縁部が当該配線部よりも薄膜化されている
薄膜トランジスタ。 A source and a drain constituted by electrode portions arranged opposite to each other and wiring portions drawn from the respective electrode portions;
An organic semiconductor layer provided between the electrode parts in a state of being stacked on the electrode parts in the source and drain,
The source and drain are
The thin film transistor in which the electrode portion and the wiring portion are configured using the same layer, and at least an edge portion of the electrode portion arranged to face each other is made thinner than the wiring portion.
前記薄膜化された縁部は前積層構造を構成する導電層のうちの下層のみで構成されている
請求項1記載の薄膜トランジスタ。 The source and drain are stacked structures composed of different conductive layers,
2. The thin film transistor according to claim 1, wherein the thinned edge is constituted only by a lower layer of the conductive layers constituting the pre-laminated structure.
請求項１または２に記載の薄膜トランジスタ。 3. The thin film transistor according to claim 1, wherein the source and the drain are formed such that a portion where the organic semiconductor layer is stacked is thinner than other portions.
請求項１または２に記載の薄膜トランジスタ。 3. The thin film transistor according to claim 1, wherein the source and the drain have a thinner peripheral portion in a portion where the organic semiconductor layer is stacked than in other portions.
前記電極部および配線部が全周にわったて薄膜化されている
請求項1または２に記載の薄膜トランジスタ。 The source and drain are
The thin film transistor according to claim 1, wherein the electrode part and the wiring part are thinned over the entire circumference.
請求項１〜５の何れかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein a gate electrode is provided below the source and drain and the organic semiconductor layer via a gate insulating film.
請求項１〜５の何れかに記載の薄膜トランジスタ。 The thin film transistor according to claim 1, wherein a gate electrode is provided above the source and drain and the organic semiconductor layer via a gate insulating film.
前記ソースおよびドレインをパターンエッチングすることにより、少なくとも互いに対向配置される前記電極部の縁部を当該配線部よりも薄膜化する第２工程と、
前記ソースおよびドレインにおける前記電極部上に積層させた状態で、当該電極部間にわたる有機半導体層を形成する第３工程とを行なう
薄膜トランジスタの製造方法。 A first step of patterning on the substrate a source and a drain composed of electrode portions arranged opposite to each other and wiring portions drawn from the respective electrode portions;
A second step of making the edge part of the electrode part disposed at least opposite to each other thinner than the wiring part by pattern etching the source and drain;
A method of manufacturing a thin film transistor, comprising: performing a third step of forming an organic semiconductor layer extending between the electrode portions in a state of being stacked on the electrode portions in the source and drain.
前記第２工程では、前記積層構造を構成する導電層のうちの上層のみを選択的にエッチングする
請求項８記載の薄膜トランジスタの製造方法。 In the first step, the source and drain are formed as a laminated structure composed of different conductive layers,
The method for manufacturing a thin film transistor according to claim 8, wherein in the second step, only an upper layer of the conductive layers constituting the stacked structure is selectively etched.
前記第３工程では、前記マスクパターンを隔壁としてその開口部内に前記有機半導体層を形成する
請求項８または９に記載の薄膜トランジスタの製造方法。 In the second step, a mask pattern that exposes at least the opposite edge portion of the electrode portion is formed, and the electrode portion is thinned by performing the etching from the mask pattern,
10. The method of manufacturing a thin film transistor according to claim 8, wherein, in the third step, the organic semiconductor layer is formed in the opening using the mask pattern as a partition.
前記第２工程では、少なくとも前記電極部の対向縁部を露出するマスクパターンを形成し、当該マスクパターン上から前記積層構造を構成する導電層のうちの上層のみを選択的に等方性エッチングする
請求項８に記載の薄膜トランジスタの製造方法。 In the first step, the source and drain are formed as a laminated structure composed of different conductive layers,
In the second step, a mask pattern that exposes at least the opposite edge portion of the electrode portion is formed, and only the upper layer of the conductive layer constituting the stacked structure is selectively isotropically etched from the mask pattern. The manufacturing method of the thin-film transistor of Claim 8.
前記第２工程では、前記積層構造を構成する導電性材料膜のうちの上層のみを前記電極部および配線部の全周にわったて選択的に等方性エッチングする
請求項８に記載の薄膜トランジスタの製造方法。 In the first step, the source and drain are formed as a laminated structure composed of different conductive layers,
9. The thin film transistor according to claim 8, wherein in the second step, only the upper layer of the conductive material film constituting the laminated structure is selectively isotropically etched over the entire circumference of the electrode portion and the wiring portion. Manufacturing method.
前記ソースおよびドレインにおける前記電極部上に積層させた状態で、当該電極部間にわたって設けられた有機半導体層とを備えた薄膜トランジスタを有し、
前記ソースおよびドレインは、
前記電極部と前記配線部とが同一の層を用いて構成されると共に、少なくとも互いに対向配置される当該電極部の縁部が当該配線部よりも薄膜化されている
電子機器。 A source and a drain constituted by electrode portions arranged opposite to each other and wiring portions drawn from the respective electrode portions;
A thin film transistor including an organic semiconductor layer provided between the electrode portions in a state of being stacked on the electrode portions in the source and drain;
The source and drain are
The electronic device in which the electrode portion and the wiring portion are configured using the same layer, and at least the edge portions of the electrode portions arranged to face each other are made thinner than the wiring portion.
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