JP5276873B2 - Semiconductor circuit and trimming method - Google Patents
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- 238000009966 trimming Methods 0.000 title claims description 223
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000000034 method Methods 0.000 title claims description 30
- 238000005259 measurement Methods 0.000 claims description 15
- 238000012360 testing method Methods 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 4
- 238000009826 distribution Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Description
本発明は、トリミング回路を備えた半導体回路およびその半導体回路のトリミング方法に関するものである。 The present invention relates to a semiconductor circuit including a trimming circuit and a method for trimming the semiconductor circuit.
半導体回路の製造において、プロセスばらつきによる特性変動を調整するために、テスト工程でトリミングを行い、特性を合わせ込むことがよく行われている。しかし、一旦トリミングを行うと元に戻すことが出来ないため、トリミングを行う前にトリミングを行った場合と同等の特性をテスト時に仮に測定し(これ以降は仮トリミングと表記)、トリミングの後に所定の特性が得られないということを防止することが行われる。 In the manufacture of semiconductor circuits, in order to adjust the characteristic variation due to process variations, trimming is often performed in a test process to match the characteristics. However, once trimming cannot be restored, the same characteristics as when trimming was performed before trimming were temporarily measured during testing (hereinafter referred to as provisional trimming), and predetermined after trimming It is performed to prevent the above characteristics from being obtained.
図6は、トリミングパターンのビット数が3ビットである場合の特許文献1に記載の仮トリミングを可能とする半導体回路の模式図である。切断可能な配線を有しその配線の切断の有無により特性を調整することが可能なトリミング回路1A、1B、1Cと、シフトレジスタ回路12と、スイッチ11A、11B、11Cを有するセレクタ回路11と、被調整回路4で構成される。
FIG. 6 is a schematic diagram of a semiconductor circuit capable of temporary trimming described in
この回路の動作を説明する。なお、これ以降の説明において、ハイレベルの信号=1、ローレベルの信号=0と表記する。通常動作時には、スイッチ11Aはトリミング回路1Aの出力O1Aが、スイッチ11Bはトリミング回路1Bの出力O1Bが、スイッチ11Cはトリミング回路1Cの出力O1Cが選択されるように、セレクタ制御入力端子兼クロック入力端子14からセレクタ制御信号が入力され、トリミング回路1A、1B、1Cのトリミング状態(配線の切断/非切断)により被調整回路4が調整される。
The operation of this circuit will be described. In the following description, high level signal = 1 and low level signal = 0. At the time of normal operation, the selector control input terminal / clock input terminal is selected so that the
テスト時には、スイッチ11Aはシフトレジスタ回路12の出力O12Aが、スイッチ11Bはシフトレジスタ回路12の出力O12Bが、スイッチ11Cはシフトレジスタ回路12の出力O12Cが選択されるように、セレクタ制御入力端子兼クロック入力端子14からトリミングクロックが入力される。
At the time of the test, the selector control input terminal / clock is selected so that the
トリミングデータ入力端子13からトリミングデータを入力し、セレクタ制御入力端子兼クロック入力端子14からトリミングクロックを入力し、シフトレジスタ回路12の出力O12A、O12B、O12Cの設定値を変化させていくことで、被調整回路4が調整される。
By inputting the trimming data from the trimming
この調整中に、被調整回路4の特性が規定値に入るトリミングパターンを見つけ、このトリミングパターンでトリミングを行う。例えば、シフトレジスタ回路12の各出力の設定値が(O12C、O12B、O12A)=(1、0、0)の状態で被調整回路4の特性が規定値に入った場合は、トリミング回路1C、1B、1Aの出力が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行う。
During this adjustment, a trimming pattern in which the characteristics of the circuit to be adjusted 4 fall within a specified value is found, and trimming is performed using this trimming pattern. For example, when the set value of each output of the
図7は、トリミングパターンのビット数が3ビットである場合の特許文献2に記載の仮トリミングを可能とする半導体回路の模式図である。切断可能な配線を有しその配線の切断の有無により特性を調整することが可能なトリミング回路1A、1B、1Cと、レジスタ回路15A、15B、15C、スイッチ11A、11B、11Cを有するセレクタ回路11、被調整回路4で構成される。
FIG. 7 is a schematic diagram of a semiconductor circuit capable of provisional trimming described in
この回路の動作を説明する。通常動作時には、スイッチ11Aはトリミング回路1Aの出力O1Aが、スイッチ11Bはトリミング回路1Bの出力O1Bが、スイッチ11Cはトリミング回路1Cの出力O1Cが選択されるように、セレクタ制御入力端子9からセレタタ制御信号が入力され、トリミング回路1A、1B、1Cのトリミング状態により被調整回路4が調整される。
The operation of this circuit will be described. During normal operation, the
テスト時には、スイッチ11Aはレジスタ回路15Aの出力O15Aが、スイッチ11Bはレジスタ回路15Bの出力O15Bが、スイッチ11Cはレジスタ回路15Cの出力O15Cが選択されるように、セレクタ制御入力端子9からセレクタ制御信号が入力される。
During the test, the selector
トリミングデータ入力端子13A、13B、13Cからトリミングデータを入力し、クロック入力端子16からトリミングクロックを入力し、レジスタ回路15A、15B、15Cの出力O15A、O15B、O15Cの設定値を変化させていくことで、被調整回路4が調整される。
Trimming data is input from the trimming
この調整中に、被調整回路4の特性が規定値に入るトリミングパターンを見つけ、このトリミングパターンでトリミングを行う。例えば、レジスタ回路15C、15B、15Aの設定値が(O15C、O15B、O15A)=(1、0、0)の状態で被調整回路4の特性が規定値に入った場合は、トリミング回路1C、1B、1Aの出力が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行う。
しかしながら、特許文献1記載の回路では、仮トリミングを行うためのトリミングデータ入力端子が必要になるため、端子、つまりパッドが増えチップサイズが大きくなる問題があった。
However, the circuit described in
同様に、特許文献2記載のトリミング回路では、トリミングデータ入力端子がトリミングパターンのビット数分必要になり、さらに、トリミングクロックを入力するクロック入力端子が必要になるため、端子、つまりパッドが増えチップサイズが大きくなる問題があった。
Similarly, in the trimming circuit described in
本発明は、これらの問題を解決し、チップサイズをほとんど変えずに仮トリミングを可能とする半導体回路を実現するとともに、テストシーケンスを改良することで不良サンプルを減らし効率の良いトリミングを行うことを目的とする。 The present invention solves these problems, realizes a semiconductor circuit that enables temporary trimming with almost no change in chip size, and improves the test sequence to reduce defective samples and perform efficient trimming. Objective.
上記目的を達成するために、請求項1にかかる発明の半導体回路は、半導体プロセスの後のテスト工程で特性の合わせ込みのために配線の切断/非切断が行われるn個のトリミング回路と、該n個のトリミング回路が接続される被調整回路とを有する半導体回路において、セレクタ回路と、n個のフリップフロップ回路とを備え、前記セレクタ回路を第1のモードに設定することで、前記n個のトリミング回路がそれぞれ前記n個のフリップフロップ回路を経由して前記被調整回路に接続され、前記セレクタ回路を第2のモードに設定することで、前記n個のフリップフロップ回路がnビットのカウンタ回路を構成し、該カウンタ回路の出力が前記被調整回路に接続される、ことを特徴とする路。
請求項2にかかる発明は、請求項1に記載の半導体回路において、前記被調整回路を含む内部回路の入力端子と前記カウンタ回路のクロック入力端子とに共用される共用入力端子を備え、該共用入力端子は、前記セレクタ回路を前記第1のモードに設定したときは前記内部回路の入力端子として機能し、前記セレクタ回路を前記第2のモードに設定したときは前記カウンタ回路のクロック入力端子として機能する、ことを特徴とする。
請求項3にかかる発明のトリミング方法は、請求項1又は2に記載の半導体回路を使用したトリミング方法であって、前記被調整回路に接続された前記n個のトリミング回路によるトリミングに先立ち、前記被調整回路に仮トリミングを行い、該仮トリミングの結果に応じて前記n個のトリミング回路の配線の切断/非切断を行うトリミング方法において、
複数の前記半導体回路についての前記被調整回路の特性を2 n 種類に分類した結果と該各分類特性を規定値の範囲内に合わせ込む2 n 個のトリミングパターンとの組み合わせからなるトリミングテーブルを取得し、前記被調整回路の現在の特性に応じて、前記トリミングテーブルに基づきトリミングパターンを選択し、該トリミングパターンを前記nビットのカウンタ回路のカウント値で実現し、前記nビットのカウンタ回路の前記カウンタ値の出力を前記被調整回路に接続して仮トリミングを行い、該仮トリミングされた前記被調整回路の特性を測定し、該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、ことを特徴とする。
請求項4にかかる発明は、請求項3に記載のトリミング方法において、前記仮トリミングされた前記被調整回路の特性の測定結果が、前記規定値の範囲からはずれ、且つ前記nビットのカウンタ回路の前記カウント値より前の第1のカウント値で実現されるトリミングパターンに対応するとき、前記nビットのカウンタ回路をリセットしてから前記第1のカウント値までカウントし、該カウント値の出力を前記被調整回路に接続して再仮トリミングを行い、該再仮トリミングされた前記被調整回路の特性を測定し、該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記再仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、ことを特徴とする。
請求項5にかかる発明は、請求項3に記載のトリミング方法において、前記仮トリミングされた前記被調整回路の特性の測定結果が、前記規定値の範囲からはずれ、且つ前記nビットのカウンタ回路の前記カウント値を越えた第2のカウント値で実現されるトリミングパターンに対応するとき、前記nビットのカウンタ回路をさらに前記第2のカウント値までカウントし、前記nビットのカウンタ回路のカウント値の出力を前記被調整回路に接続して再仮トリミングを行い、該再仮トリミングされた前記被調整回路の特性を測定し、該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記再仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、ことを特徴とする。
In order to achieve the above object, a semiconductor circuit according to a first aspect of the present invention includes n trimming circuits in which wiring is cut / uncut for adjustment of characteristics in a test step after the semiconductor process; A semiconductor circuit having an adjusted circuit to which the n trimming circuits are connected includes a selector circuit and n flip-flop circuits, and the selector circuit is set to a first mode, whereby the n Each of the trimming circuits is connected to the circuit to be adjusted via the n flip-flop circuits, and the selector circuit is set to the second mode, so that the n flip-flop circuits have n bits. A path comprising a counter circuit, and an output of the counter circuit is connected to the circuit to be adjusted.
Such inventions to claim 2, in the semiconductor circuit according to
A trimming method according to a third aspect of the present invention is a trimming method using the semiconductor circuit according to the first or second aspect , wherein the trimming method using the n trimming circuits connected to the circuit to be adjusted is performed before the trimming. In a trimming method of performing temporary trimming on a circuit to be adjusted, and cutting / uncutting the wirings of the n trimming circuits according to the result of the temporary trimming,
Acquires a trimming table composed of a combination of 2n types of characteristics of the circuit to be adjusted for a plurality of the semiconductor circuits and 2n trimming patterns that match each classification characteristic within a specified value range. A trimming pattern is selected based on the trimming table in accordance with the current characteristics of the circuit to be adjusted, the trimming pattern is realized by the count value of the n-bit counter circuit, and the n-bit counter circuit The output of the counter value is connected to the circuit to be adjusted to perform temporary trimming, the characteristics of the temporarily trimmed circuit to be adjusted are measured, and when the measurement result is within the specified value range, the trimming circuit On the other hand, the wiring is cut / uncut so as to have the same trimming pattern as the temporary trimming .
According to a fourth aspect of the present invention, in the trimming method according to the third aspect, a measurement result of the characteristics of the provisionally trimmed circuit is out of the specified value range, and the n-bit counter circuit When corresponding to a trimming pattern realized with a first count value before the count value, the n-bit counter circuit is reset and then counted up to the first count value, and the output of the count value is Re-temporary trimming is performed by connecting to the circuit to be adjusted, and the characteristics of the circuit to be adjusted that has been re-temporarily trimmed are measured.When the measurement result is within the specified value range, The wiring is cut / uncut so as to have the same trimming pattern as the re-temporary trimming .
According to a fifth aspect of the present invention, in the trimming method according to the third aspect , the measurement result of the characteristics of the temporarily trimmed circuit is out of the range of the specified value, and the n-bit counter circuit When corresponding to the trimming pattern realized by the second count value exceeding the count value, the n-bit counter circuit further counts up to the second count value, and the count value of the n-bit counter circuit Connect the output to the circuit to be adjusted, perform re-temporary trimming, measure the characteristics of the re-trimmed circuit to be adjusted, and when the measurement result is within the specified value range, On the other hand, the wiring is cut / uncut so as to have the same trimming pattern as the re-temporary trimming.
請求項1および2にかかる本発明によれば、トリミングデータ入力端子が不要となり、また請求項3にかかる発明によれば、さらに専用のクロック入力端子も不要となり、チップサイズをほとんど変えずに仮トリミングを可能とする回路が実現できる。また、請求項4〜6にかかる発明によれば、不良サンプルを減らし効率の良いトリミングを行うことが可能になる。
According to the first and second aspects of the present invention, the trimming data input terminal is not required, and according to the third aspect of the invention, the dedicated clock input terminal is not required, and the provisional clock input terminal is hardly changed. A circuit that enables trimming can be realized. According to the inventions according to
<第1の実施例>
図1は、トリミングパターンのビット数が3ビットである場合の、本発明の第1の実施例の半導体回路である。切断可能な配線を有しその配線の切断の有無により特性を調整することが可能なトリミング回路1A、1B、1Cと、スイッチ2A、2B、2C、2D、2Eを有するセレクタ回路2により接続を変更することで個々の記憶回路とするかカウンタ回路3とするかを選択可能なフリップフロツプ回路3A、3B、3Cと、被調整回路4とで構成される。
<First embodiment>
FIG. 1 shows a semiconductor circuit according to the first embodiment of the present invention when the number of bits of a trimming pattern is 3 bits. The connection is changed by the
最初にこの回路の動作を説明する。なお、これ以降の説明において、ハイレベルの信号=1、ローレベルの信号=0と表記する。通常動作時には、スイッチ2A、2Bはクロック入力端子6が、スイッチ2Cはトリミング回路1Aの出力O1Aが、スイッチ2Dはトリミング回路1Bの出力O1Bが、セレタタ回路2Eはトリミング回路1Cの出力O1Cが選択されるように、モード切替端子5からモード切替信号が入力される。フリップフロップ回路3Aはトリミング回路1Aのトリミング状態を保持する記憶回路、フリップフロップ回路3Bはトリミング回路1Bのトリミング状態を保持する記憶回路、フリップフロップ回路3Cはトリミング回路1Cのトリミング状態を保持する記憶回路として構成される。
First, the operation of this circuit will be described. In the following description, high level signal = 1 and low level signal = 0. During normal operation, the
クロック入力端子6より1クロック入力されると、トリミング回路1A、1B、1Cのトリミング状態が記憶回路としてのフリップフロップ回路3A、3B、3Cに保持され、そこに保持されたトリミング回路1A、1B、1Cのトリミング状態により、被調整回路4が調整される。
When one clock is input from the
テスト時には、スイッチ2A、2Cはフリップフロツプ回路3Aの反転出力O3AXが、スイッチ2B、2Dはフリップフロツプ回路3Bの反転出力O3BXが、スイッチ2Eはフリップフロツプ回路3Cの反転出力O3CXが選択されるように、モード切替端子5からモード切替信号が入力され、フリップフロップ回路3A、3B、3Cは3ビットのカウンタ回路3として構成される。
During the test, the
クロック入力端子6よりトリミングクロックが入力されると、カウンタ回路3がカウントアップしていく。つまり、カウンタ回路3の出力O3A、O3B、O3Cの設定値が変化していくことで被調整回路4が調整される。
When the trimming clock is input from the
この調整中に、被調整回路4の特性が規定値に入るトリミングパターンを見つけ、このトリミングパターンでトリミングを行う。例えば、カウンタ回路3の設定値が(O3C、O3B、O3A)=(1、0、0)の状態で被調整回路4の特性が規定値に入った場合は、トリミング回路1C、1B、1Aの出力が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行う。
During this adjustment, a trimming pattern in which the characteristics of the circuit to be adjusted 4 fall within a specified value is found, and trimming is performed using this trimming pattern. For example, when the characteristics of the circuit to be adjusted 4 enter a specified value when the setting value of the
図3は、カウンタ回路3のトリミングクロックの入力方法を説明した図である。通常動作時は、デマルチプレクサ回路7は内部回路入力端子17が選択されるようにモード切替端子5からモード切替信号が入力され、内部回路入力端子兼カウンタ用クロック入力端子8は、被調整回路4を含む内部回路10の入力端子となる。
FIG. 3 is a diagram for explaining a method of inputting the trimming clock of the
テスト時には、デマルチプレクサ回路7はクロック入力端子6が選択されるようにモード切替端子5からモード切替信号が入力され、内部回路入力端子兼カウンタ用クロック入力端子8は、カウンタ回路3用のトリミングクロックを入力するクロック入力端子となる。すなわち、内部回路入力端子とカウンタ用クロック入力端子を共用する。
At the time of the test, the
以上のような回路構成とすることで、トリミングデータ入力端子、また、トリミングクロックを入力する専用のクロック入力端子が不要となるため、端子、つまりパッドが減りチップサイズが大きくなるのを防ぐことが可能となる。 With the circuit configuration as described above, the trimming data input terminal and the dedicated clock input terminal for inputting the trimming clock are not required, so that the number of terminals, that is, pads, is reduced and the chip size is prevented from increasing. It becomes possible.
なお、本発明の第1の実施例におけるセレクタ回路2やデマルチプレクサ回路7は、MOSトランジスタで構成されたアナログスイッチの他、同機能のものであれば特に限定されない。また、記憶回路兼カウンタ回路3も同機能のものであればDフリップフロップに限定されない。また、トリミング回路1A〜1Cは、切断可能な配線を有し配線の切断の有無により特性を調整することが可能であれば回路構成は限定されない。また、内部回路入力端子17とカウンタ用クロック入力端子6を共用することが出来ない場合は、別々の端子としても良い。
The
次にトリミングの方法を、図1の実施例、図4のフローチャート、図5のトリミングテーブル例を用いて説明する。ここで図5のトリミングテーブル例の見方を説明する。このトリミングテーブル例は、複数の半導体回路の被調整回路4について予め求めたもので、調整を行うアナログ値として、発振周波数を例としている。特性の規定値を300kHz〜350kHzとしており、初期特性が300kHz〜350kHzであれば、トリミングは不要である。トリミング前の被調整回路4の初期特性が例えば350kHz〜400kHzであった場合、トリミング回路1C、1B、1Aの出力が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行えば、規定値300kHz〜350kHzになることを示す。
Next, a trimming method will be described with reference to the embodiment in FIG. 1, the flowchart in FIG. 4, and the trimming table example in FIG. Here, how to read the example of the trimming table in FIG. 5 will be described. This example of the trimming table is obtained in advance for the circuit to be adjusted 4 of a plurality of semiconductor circuits, and an oscillation frequency is taken as an example as an analog value to be adjusted. If the specified value of the characteristic is 300 kHz to 350 kHz and the initial characteristic is 300 kHz to 350 kHz, trimming is unnecessary. When the initial characteristic of the
つまり、トリミング前の被調整回路4の初期特性が350kHz〜400kHzであった場合は、カウンタ回路3の設定値を(O3C、O3B、O3A)=(1、0、0)にして仮トリミングを行えば、規定値300kHz〜350kHzになることを示す。
That is, when the initial characteristic of the
図5のトリミングテーブルの発生頻度は、トリミング前の発振周波数の分布を示す。発生頻度の一番多いところをトリミング回路1A、1B、1Cの配線を切断しないトリミングパターンとし、度数分布が少なくなるにつれてトリミング回路1A、1B、1Cの配線を切断する本数を増やすトリミングパターンとしておけば、配線の切断箇所が少なくて済み、テスト時間を短縮することが可能である。
The occurrence frequency of the trimming table in FIG. 5 indicates the distribution of the oscillation frequency before trimming. If the frequency of occurrence is the trimming pattern that does not cut the wiring of the trimming
最後にトリミング方法を図4のフローチャートに沿って説明する。最初にカウンタ回路3をリセットし(S1)、カウンタ回路3の設定値を初期状態(O3C、O3B、O3A)=(0、0、0)にして、被調整回路4の初期特性を測定する(S2)。被調整回路4の初期特性が例えば410kHzであった場合は、トリミングテーブルに従い、カウンタ回路3の設定値が(O3C、O3B、O3A)=(1、0、1)になるまで、途中で測定は行わずにカウントアップする(S3−Y、S4−N、S5)。
Finally, the trimming method will be described with reference to the flowchart of FIG. First, the
その後、再度被調整回路4の特性測定を行い(S6)、その結果が規定の300kHz〜350kHzになることを確認して(S7−Y、S8)から、トリミング回路1C、1B、1Aの出力値が(O1C、O1B、O1A)=(1、0、1)になるようにトリミングを行う(S9)。
After that, the characteristics of the circuit to be adjusted 4 are measured again (S6), and it is confirmed that the result is within the specified 300 kHz to 350 kHz (S7-Y, S8). Then, the output values of the trimming
ほとんどの場合は、このようにトリミングテーブルに従って仮トリミングを行えば、被調整回路4の特性が規定値300kHz〜350kHzになるはずであるが、稀に、被調整回路4の特性が規定値にならない場合がある。 In most cases, if provisional trimming is performed according to the trimming table in this way, the characteristics of the circuit to be adjusted 4 should be a specified value of 300 kHz to 350 kHz. In rare cases, the characteristics of the circuit to be adjusted 4 do not become a specified value. There is a case.
仮トリミングの結果、被調整回路4の特性が規定値にならない場合は、1番目の手順として、カウンタ回路3の設定値がn(nは自然数)カウント前でなければ調整が不可能かどうかを判断し(S10)、カウンタ回路3の設定値がnカウント前でなければ調整が不可能な場合(S10−Y)は、一度カウンタ回路3をリセットし(S11)てから、nカウント前まで途中で測定は行わずにカウントアップし(S12)、再々度被調整回路4の特性測定を行う(S13)。
If the characteristic of the circuit to be adjusted 4 does not become a specified value as a result of provisional trimming, the first procedure is to determine whether adjustment is possible unless the set value of the
例えば、仮トリミングの結果、被調整回路4の特性が290kHzのように規定値300kHz〜350kHzに対して低い方にずれた場合は、調整が50kHzほど過剰であるので、カウンタ回路3の設定値を現在の(O3C、O3B、O3A)=(1、0、1)から(O3C、O3B、O3A)=(1、0、0)にすれば、被調整回路4の特性が規定値300kHz〜350kHzに入るはずであるが、1カウント前の状態にしなければならないので、一度カウンタ回路3をリセットし、カウンタ回路3の設定値が(O3C、O3B、O3A)=(1、0、0)になるまで、途中の測定はせずに一気にカウントアップし(S12)、再々度被調整回路4の特性測定を行い(S13)、その結果が規定の300kHz〜350kHzになることを確認して(S14−Y)から、トリミング回路1C、1B、1Aの出力値が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行う(S19)。
For example, as a result of temporary trimming, when the characteristics of the
仮トリミングの結果、被調整回路4の特性が規定値にならない場合は、2番目の手順として、カウンタ回路3の設定値がnカウント後であれば調整可能かどうかを判断し、調整が可能であれば(S15−Y)、nカウントアップし(S16)、再々度被調整回路4の特性測定を行う(S17)。
If the characteristic of the circuit to be adjusted 4 does not become the specified value as a result of the temporary trimming, as a second procedure, it is possible to determine whether or not the adjustment is possible if the set value of the
例えば、仮トリミングの結果、被調整回路4の特性が360kHzのように規定値300kHz〜350kHzに対して高い方にずれた場合は、調整が50kHzほど不足しているので、カウンタ回路3の設定値を現在の(O3C、O3B、O3A)=(1、0、1)から(O3C、O3B、O3A)=(1、1、0)にすれば、被調整回路4の特性が規定値300kHz〜350kHzに入るはずであり、1カウントアップすることで調整が可能なので、カウンタ回路3の設定値を1カウントアップし(S16)、再々度被調整回路4の特性測定を行い(S17)、その結果が規定の300kHz〜350kHzになることを確認して(S18−Y)から、トリミング回路1C、1B、1Aの出力値が(O1C、O1B、O1A)=(1、1、0)になるようにトリミングを行う(S9)。
For example, as a result of temporary trimming, when the characteristics of the circuit to be adjusted 4 shift to a higher value with respect to a specified value of 300 kHz to 350 kHz, such as 360 kHz, the adjustment is insufficient by about 50 kHz. Is changed from the current (O3C, O3B, O3A) = (1, 0, 1) to (O3C, O3B, O3A) = (1, 1, 0), the characteristic of the
仮トリミングを2度行えば、ほぼ確実に、被調整回路4の特性が規定値に入るはずであるが、それでも規定値にならない場合は、被調整回路4の特性が規定値になるまで1番目の手順と2番目の手順を繰り返す。以上のようなトリミング方法とすることで、不良サンプルを減らし効率の良いトリミングが可能となる。 If the temporary trimming is performed twice, the characteristics of the circuit to be adjusted 4 should almost certainly fall within the specified value. If the trimming is still not the specified value, the first adjustment is made until the characteristics of the circuit to be adjusted 4 reach the specified value. Repeat steps 2 and 2 above. By using the trimming method as described above, it is possible to reduce defective samples and perform efficient trimming.
本発明の第1の実施例は、以上のように、パッド数が減りチップサイズの増大を防ぎ、また、効率の良いトリミングを行うことが可能であることから、ほとんどコストアップさせずに、トリミングを行う前に仮トリミングを行うことでトリミングを行った場合と同等の特性を測定し、トリミングの後に所定の特性が得られないということを防止することが可能となる。 In the first embodiment of the present invention, as described above, since the number of pads is reduced to prevent an increase in chip size and efficient trimming can be performed, trimming can be performed with almost no increase in cost. By performing temporary trimming before performing trimming, it is possible to measure the same characteristics as when trimming is performed, and to prevent a predetermined characteristic from being obtained after trimming.
<第2の実施例>
図2は、トリミングパターンのビット数が3ビットである場合の、本発明の第2の実施例の半導体回路である。切断可能な配線を有しその配線の切断の有無により特性を調整することが可能なトリミング回路1A、1B、1Cと、カウンタ回路3と、スイッチ11A、11B、11Cを有するセレクタ回路11と、被調整回路4で構成される。
<Second embodiment>
FIG. 2 shows a semiconductor circuit according to the second embodiment of the present invention when the number of bits of the trimming pattern is 3 bits. Trimming
最初にこの回路の動作を説明する。通常動作時には、スイッチ11Aはトリミング回路1Aの出力O1Aが、スイッチ11Bはトリミング回路18の出力O1Bが、スイッチ11Cはトリミング回路1Cの出力O1Cが選択されるように、モード切替端子5からセレクタ制御信号が入力され、トリミング回路1A、1B、1Cのトリミング状態により被調整回路4が調整される。
First, the operation of this circuit will be described. During normal operation, the selector control signal from the
テスト時には、スイッチ11Aはカウンタ回路3の出力O3Aが、スイッチ11Bはカウンタ回路3の出力O3Bが、スイッチ11Cはカウンタ回路3の出力O3Cが選択されるように、モード切替端子5からセレクタ制御信号が入力され、クロック入力端子6よりトリミングクロックが入力されると、カウンタ回路3がカウントアップしていく。つまり、カウンタ回路3の出力O3A、O3B、O3Cの設定値が変化していくことで被調整回路4が調整される。
During the test, the selector control signal is sent from the
この調整中に、被調整回路4の特性が規定値に入るトリミングパターンを見つけ、このトリミングパターンでトリミングを行う。例えば、カウンタ回路3の設定値が(O3C、O3B、O3A)=(1、0、0)の状態で被調整回路4の特性が規定値に入った場合は、トリミング回路1C、1B、1Aの出力が(O1C、O1B、O1A)=(1、0、0)になるようにトリミングを行う。
During this adjustment, a trimming pattern in which the characteristics of the circuit to be adjusted 4 fall within a specified value is found, and trimming is performed using this trimming pattern. For example, when the characteristics of the circuit to be adjusted 4 enter a specified value when the setting value of the
本実施例でも、図3に示したように、デマルチプレクサ回路7を使用することにより、内部回路入力端子17とカウンタ用クロック入力端子6を1つの内部回路入力端子兼カウンタ用クロック入力端子8で兼用できる。
Also in this embodiment, as shown in FIG. 3, by using the
以上のような回路構成とすることで、トリミングデータ入力端子、また、トリミングクロックを入力するクロック入力端子が不要となるため、端子、つまりパッドが減りチップサイズが大きくなるのを防ぐことが可能となる。 The circuit configuration as described above eliminates the need for a trimming data input terminal and a clock input terminal for inputting a trimming clock, so that it is possible to prevent an increase in chip size by reducing terminals, that is, pads. Become.
なお、本発明の第2の実施例におけるセレクタ回路11、デマルチプレクサ回路7は、MOSトランジスタで構成されたアナログスイッチの他、同機能のものであれば特に限定されない。また、カウンタ回路3も同機能のものであればDフリップフロップに限定されない。また、トリミング回路1A〜1Cは、切断可能な配線を有し配線の切断の有無により特性を調整することが可能であれば回路構成は限定されない。また、内部回路入力端子17とカウンタ用クロック入力端子6を共用することが出来ない場合は、別々の端子としても良い。
The
次にトリミングの手順については、実施例1と同様なので、説明を省略する。以上のようなトリミング方法とすることで、不良サンプルを減らし効率の良いトリミングが可能となる。 Next, since the trimming procedure is the same as that of the first embodiment, the description thereof is omitted. By using the trimming method as described above, it is possible to reduce defective samples and perform efficient trimming.
本発明の第2の実施例は、以上のように、パッド数が減りチップサイズの増大を防ぎ、また、効率の良いトリミングを行うことが可能であることから、ほとんどコストアップさせずに、トリミングを行う前に仮トリミングを行うことで、トリミングを行った場合と同等の特性を測定し、トリミングの後に所定の特性が得られないということを防止することが可能となる。 As described above, the second embodiment of the present invention reduces the number of pads, prevents an increase in chip size, and enables efficient trimming. By performing temporary trimming before performing the trimming, it is possible to measure the same characteristics as when trimming is performed and to prevent a predetermined characteristic from being obtained after trimming.
1A,1B,1C:トリミング回路、O1A,O1B,O1C:トリミング回路出力、2:セレクタ回路、2A,2B,2C,2D,2E:スイッチ、3:カウンタ回路、3A,3B,3C:フリップフロップ回路、O3A,O3B,O3C:カウンタ回路出力、O3AX,O3BX,O3CX:カウンタ回路反転出力、4:被調整回路、5:モード切替端子、6:クロック入力端子、7:デマルチプレクサ回路、8:内部回路入力端子兼カウンタ用クロック入力端子、9:セレクタ制御入力端子、10:内部回路、11:セレクタ回路、11A,11B,11C:スイッチ、12:シフトレジスタ回路、O12A,O12B,O12C:シフトレジスタ回路出力、13:トリミングデータ入力端子、13A,13B,13C:トリミングデータ入力端子、14:セレクタ制御入力端子兼クロック入力端子、15A,15B,15C:レジスタ回路、O15A,O15B,O15C:レジスタ回路出力、16:クロック入力端子、17:内部回路入力、18:半導体回路 1A, 1B, 1C: trimming circuit, O1A, O1B, O1C: trimming circuit output, 2: selector circuit, 2A, 2B, 2C, 2D, 2E: switch, 3: counter circuit, 3A, 3B, 3C: flip-flop circuit O3A, O3B, O3C: counter circuit output, O3AX, O3BX, O3CX: counter circuit inverted output, 4: adjusted circuit, 5: mode switching terminal, 6: clock input terminal, 7: demultiplexer circuit, 8: internal circuit Input terminal / counter clock input terminal, 9: selector control input terminal, 10: internal circuit, 11: selector circuit, 11A, 11B, 11C: switch, 12: shift register circuit, O12A, O12B, O12C: shift register circuit output , 13: trimming data input terminal, 13A, 13B, 13C: trimming data Data input terminal, 14: a selector control input terminal and a clock input terminal, 15A, 15B, 15C: register circuit, O15A, O15B, O15C: register circuit output, 16: clock input terminal, 17: internal circuit input, 18: semiconductor circuit
Claims (5)
セレクタ回路と、n個のフリップフロップ回路とを備え、
前記セレクタ回路を第1のモードに設定することで、前記n個のトリミング回路がそれぞれ前記n個のフリップフロップ回路を経由して前記被調整回路に接続され、
前記セレクタ回路を第2のモードに設定することで、前記n個のフリップフロップ回路がnビットのカウンタ回路を構成し、該カウンタ回路の出力が前記被調整回路に接続される、
ことを特徴とする半導体回路。 In a semiconductor circuit having n trimming circuits in which wiring is cut / uncut for adjustment of characteristics in a test process after the semiconductor process, and a circuit to be adjusted to which the n trimming circuits are connected ,
A selector circuit and n flip-flop circuits;
By setting the selector circuit to the first mode, the n trimming circuits are connected to the circuit to be adjusted via the n flip-flop circuits,
By setting the selector circuit to the second mode, the n flip-flop circuits constitute an n-bit counter circuit, and the output of the counter circuit is connected to the circuit to be adjusted.
A semiconductor circuit characterized by the above.
前記被調整回路を含む内部回路の入力端子と前記カウンタ回路のクロック入力端子とに共用される共用入力端子を備え、
該共用入力端子は、前記セレクタ回路を前記第1のモードに設定したときは前記内部回路の入力端子として機能し、前記セレクタ回路を前記第2のモードに設定したときは前記カウンタ回路のクロック入力端子として機能する、
ことを特徴とする半導体回路。 The semiconductor circuit according to claim 1,
A common input terminal shared by the input terminal of the internal circuit including the circuit to be adjusted and the clock input terminal of the counter circuit;
The common input terminal functions as an input terminal of the internal circuit when the selector circuit is set to the first mode, and a clock input of the counter circuit when the selector circuit is set to the second mode. that acts as a terminal,
A semiconductor circuit characterized by the above.
前記被調整回路に接続された前記n個のトリミング回路によるトリミングに先立ち、前記被調整回路に仮トリミングを行い、該仮トリミングの結果に応じて前記n個のトリミング回路の配線の切断/非切断を行うトリミング方法において、
複数の前記半導体回路についての前記被調整回路の特性を2 n 種類に分類した結果と該各分類特性を規定値の範囲内に合わせ込む2 n 個のトリミングパターンとの組み合わせからなるトリミングテーブルを取得し、
前記被調整回路の現在の特性に応じて、前記トリミングテーブルに基づきトリミングパターンを選択し、該トリミングパターンを前記nビットのカウンタ回路のカウント値で実現し、前記nビットのカウンタ回路の前記カウンタ値の出力を前記被調整回路に接続して仮トリミングを行い、
該仮トリミングされた前記被調整回路の特性を測定し、
該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、
ことを特徴とするトリミング方法。 A trimming method using the semiconductor circuit according to claim 1 or 2 ,
Prior to trimming by the n trimming circuits connected to the circuit to be adjusted, provisional trimming is performed on the circuit to be adjusted, and the wiring of the n trimming circuits is cut / not cut according to the result of the temporary trimming In the trimming method to perform
Acquires a trimming table composed of a combination of 2n types of characteristics of the circuit to be adjusted for a plurality of the semiconductor circuits and 2n trimming patterns that match each classification characteristic within a specified value range. And
A trimming pattern is selected based on the trimming table according to the current characteristics of the circuit to be adjusted, the trimming pattern is realized by the count value of the n-bit counter circuit, and the counter value of the n-bit counter circuit Is connected to the circuit to be adjusted to perform temporary trimming,
Measuring the provisionally trimmed circuit characteristics to be adjusted;
When the measurement result is within the specified value range, the trimming circuit is cut / uncut so as to have the same trimming pattern as the temporary trimming.
A trimming method characterized by the above.
前記仮トリミングされた前記被調整回路の特性の測定結果が、前記規定値の範囲からはずれ、且つ前記nビットのカウンタ回路の前記カウント値より前の第1のカウント値で実現されるトリミングパターンに対応するとき、
前記nビットのカウンタ回路をリセットしてから前記第1のカウント値までカウントし、該カウント値の出力を前記被調整回路に接続して再仮トリミングを行い、
該再仮トリミングされた前記被調整回路の特性を測定し、
該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記再仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、
ことを特徴とするトリミング方法。 The trimming method according to claim 3,
A measurement result of the characteristics of the circuit to be adjusted that has been provisionally trimmed is a trimming pattern that is out of the range of the specified value and is realized with a first count value that is earlier than the count value of the n-bit counter circuit. When responding,
Counting up to the first count value after resetting the n-bit counter circuit, connecting the output of the count value to the circuit to be adjusted , and performing temporary re-trimming ,
Measure the characteristics of the adjusted circuit that has been re-temporarily trimmed,
When the measurement result is within the specified value range, the trimming circuit is cut / uncut so as to have the same trimming pattern as the re-temporary trimming.
A trimming method characterized by the above.
前記仮トリミングされた前記被調整回路の特性の測定結果が、前記規定値の範囲からはずれ、且つ前記nビットのカウンタ回路の前記カウント値を越えた第2のカウント値で実現されるトリミングパターンに対応するとき、
前記nビットのカウンタ回路をさらに前記第2のカウント値までカウントし、前記nビットのカウンタ回路のカウント値の出力を前記被調整回路に接続して再仮トリミングを行い、
該再仮トリミングされた前記被調整回路の特性を測定し、
該測定結果が前記規定値の範囲内にあるとき、前記トリミング回路に対して、前記再仮トリミングと同じトリミングパターンとなるよう配線の切断/非切断を行う、
ことを特徴とするトリミング方法。 The trimming method according to claim 3 ,
A measurement result of the characteristics of the circuit to be adjusted that has been provisionally trimmed is a trimming pattern that is realized by a second count value that is out of the range of the specified value and exceeds the count value of the n-bit counter circuit. When responding,
The n-bit counter circuit further counts up to the second count value, the output of the count value of the n-bit counter circuit is connected to the circuit to be adjusted, and re-temporary trimming is performed,
Measure the characteristics of the adjusted circuit that has been re-temporarily trimmed,
When the measurement result is within the specified value range, the trimming circuit is cut / uncut so as to have the same trimming pattern as the re-temporary trimming.
A trimming method characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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JP2008085223A JP5276873B2 (en) | 2008-03-28 | 2008-03-28 | Semiconductor circuit and trimming method |
Publications (2)
Publication Number | Publication Date |
---|---|
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JP5276873B2 true JP5276873B2 (en) | 2013-08-28 |
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5276873B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04243158A (en) * | 1991-01-17 | 1992-08-31 | Nec Ic Microcomput Syst Ltd | Semiconductor integrated circuit device |
JP2001320024A (en) * | 2000-05-11 | 2001-11-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
JP2007005776A (en) * | 2005-05-24 | 2007-01-11 | Toshiba Microelectronics Corp | Semiconductor device |
-
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Publication number | Publication date |
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JP2009239133A (en) | 2009-10-15 |
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