JP2004179420A

JP2004179420A - Semiconductor integrated circuit

Info

Publication number: JP2004179420A
Application number: JP2002344269A
Authority: JP
Inventors: Toshiyuki Ochiai; 利之落合; Toshiyuki Araki; 敏之荒木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-11-27
Filing date: 2002-11-27
Publication date: 2004-06-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit capable of selecting any optimum delay path among delay paths selected depending on the presence / absence of a blown fuse before a fuse is blown and adjusting clock skew. <P>SOLUTION: The semiconductor integrated circuit is provided with a plurality of delay paths for outputting a clock signal with a different delay; a first selector 103 for selecting one of the plurality of the delay paths depending of the output of the second selector 104 and for outputting the clock signal via the selected delay path; and a second selector 104 switched by a test mode signal 112, outputting a test delay selection signal 111 externally received in a test mode, and allowing the first selector 103 to select any of a plurality of the delay paths depending on whether or not a built-in fuse 101 is blown in an ordinary operation. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩなどの半導体集積回路に関し、特にフリップフロップなどの回路に入力されるクロック信号の位相差によるスキューを調整するためのクロック信号調整機能を有する半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路は、クロックにより動作する複数の回路ブロックと、ヒューズと、ＮＰＮトランジスタのエミッタ・コレクタ間を接続してベースとの間の容量を付加するための容量素子とを備え、かつ、クロックの入力端子と複数の回路ブロックとの間に接続され、クロックの入力端子からこれら回路ブロックまでの前記クロックの遅延時間を調整する遅延時間調整回路を有しており、半導体チップ製造後に測定される、クロックにより動作する複数の回路ブロックとクロック入力端子との間の遅延時間に応じて、容量素子が接続されたヒューズの切断処理を行なうというものであり、これにより、配線長のばらつき等から発生するクロックスキューが減少するように調整される（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平３−７６１４４号（第２１９−２２１頁、第１図）
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体集積回路では、以下のような問題点を有していた。
前記従来の半導体集積回路では、容量素子の接続の有無によってクロックスキューを調整するというものであったため、配線容量のばらつきに起因するクロックスキューは調整可能であるが、ゲート遅延のばらつきに起因するクロックスキューは調整不可能である。
【０００５】
また、ヒューズを切断するまで、ヒューズ切断後のクロックスキュー値が測定できないため、ヒューズ切断前に、ヒューズを切断した場合と切断しない場合のどちらが最適であるかを判断することはできない。
【０００６】
本発明は、上記のような従来の問題点を除去するためになされたもので、配線容量のばらつきに起因するクロックスキューだけでなく、ゲート遅延のばらつきに起因するクロックスキューをも調整可能であり、ヒューズ切断前に、ヒューズ切断の有無に関してどちらが最適かをも判断することが可能であるような半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この課題を解決するために、本発明（請求項１）に係る半導体集積回路は、クロック信号に同期してデータの受渡しをする回路を少なくとも一つ以上含む半導体集積回路において、回路に供給するクロック信号をそれぞれ異なる遅延量を持って出力せしめる複数の遅延経路と、内蔵する第１のヒューズの切断の有無に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめる第１のセレクタとを備え、前記第１のヒューズの切断の有無によってクロックの遅延値を変更することにより、複数の回路の間のゲート遅延のばらつきに起因するクロック信号のスキューが最小になるように調整することが可能であるようにしたものである。
【０００８】
本発明（請求項２）に係る半導体集積回路は、請求項１記載の半導体集積回路において、前記第１のセレクタは、後述する第２のセレクタの出力に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめ、テストモード信号によってテストモードと通常動作モードとに切り換えられ、テストモード時には、外部から入力されるテスト遅延選択信号を前記第１のセレクタに入力し、非テストモード時には、内蔵する第１のヒューズの切断の有無に応じて、前記第１のセレクタをして前記複数の遅延経路のいずれを選択せしめる第２のセレクタを備え、該第２のセレクタは、テストモード時には、前記第１のヒューズの切断の有無に関係なく、前記第１のヒューズの切断前に前記複数の遅延経路のいずれが最適であるか検査することが可能であるようにしたものである。
【０００９】
本発明（請求項３）に係る半導体集積回路は、請求項１または２記載の半導体集積回路において、前記クロック信号に、第２のヒューズを介して容量素子を接続することにより、該第２のヒューズの切断の有無によって該クロック信号の配線容量の変更を可能としたものである。
【００１０】
本発明（請求項４）に係る半導体集積回路は、請求項１ないし３記載の半導体集積回路において、前記クロック信号の配線部分の一部にバイパス配線を設けておき、前記バイパス配線と本配線との間を第３のヒューズで接続し、該第３のヒューズの切断の有無によって、該クロック配線の抵抗値の変更を可能としたものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。
【００１２】
図１において、本実施の形態１による半導体集積回路は、第１のヒューズ１０１と、遅延素子１０２と、第１のセレクタ１０３と、第２のセレクタ１０４と、容量素子１０５と、第２のヒューズ１０６と、フリップフロップ１０７と、抵抗素子１０８と、第３のヒューズ１０９と、バイパス配線１１０とを備える。
【００１３】
なお、図１において、半導体集積回路の構成要素のうち、本発明とは直接関係ない構成要素については、省略している。
【００１４】
第１のヒューズ１０１は、クロック信号において、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを選択するためのものである。
【００１５】
遅延素子１０２は、クロック信号にゲート遅延分を付加するためのものである。
第１のセレクタ１０３と、第２のセレクタ１０４は、２入力（Ａ，Ｂ）１出力（Ｙ）のセレクタであり、選択信号（Ｓ）が０の時には、入力Ａが選択され、選択信号（Ｓ）が１の時には、入力Ｂが選択される。
【００１６】
容量素子１０５は、クロック信号に容量負荷を追加するためのものであり、例えば、ＮＰＮトランジスタのエミッタ−コレクタ間を接続した構造を有し、エミッタ（＝コレクタ）とベースとの間を容量とすることによって容量成分を形成する。
第２のヒューズ１０６は、クロック信号に容量負荷を追加するか否かを選択するためのものである。
【００１７】
テストモード信号１１２は、クロックスキューに関する検査をするためのモード設定信号で、「１」の時は検査モードで、「０」の時は通常動作モードである。テスト遅延選択信号１１１は、クロックスキューに関する検査をする時に、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを選択するための制御信号で、「１」の時は遅延素子１０２を挿入し、「０」の時は遅延素子１０２を挿入しない。
バイパス配線１１０は、本来のクロック配線と並走するように配線し、本来の配線との間は、第３のヒューズ１０９で接続する。
【００１８】
以上のように構成された実施の形態１に係る半導体集積回路の動作について説明する。
クロック信号において、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２と第１のセレクタ１０３が接続されており、第１のセレクタ１０３によって、クロック入力からフリップフロップ１０７までのパスに遅延素子１０２を挿入するか否かを制御する。
【００１９】
第１のセレクタ１０３の選択信号Ｓには、第２のセレクタ１０４の出力が接続されており、これによって、テストモード信号が「０」の場合は、第１のヒューズ１０１の切断の有無によって遅延素子１０２の挿入の有無が選択される。
【００２０】
第１のヒューズ１０１が切断されない場合は、第１のセレクタ１０３の選択信号Ｓは０となるため、遅延素子１０２は挿入されない。第１のヒューズ１０１が切断された場合は、第１のセレクタ１０３の選択信号Ｓは「１」となるため、遅延素子１０２が挿入される。
【００２１】
テストモード信号１１２が「１」の場合は、テスト遅延選択信号１１１によって遅延素子１０２の挿入の有無が選択される。テスト遅延選択信号１１１が「０」の場合は、第１のセレクタ１０３の選択信号Ｓは「０」となるため、遅延素子１０２は挿入されない。テスト遅延選択信号１１１が「１」の場合は、第１のセレクタ１０３の選択信号Ｓは「１」となるため、遅延素子１０２が挿入される。これらを、まとめると表１のようになる。
【００２２】
即ち、表１は、本発明の実施の形態１による半導体集積回路の各種設定と遅延素子の挿入の有無の対応を示した表である。
【００２３】
【表１】

クロック信号において、第１のセレクタ１０３からフリップフロップ１０７までのパスに、第２のヒューズ１０６を介して容量素子１０５が接続されており、第２のヒューズ１０６が切断されない場合は、クロック信号に容量素子１０５が接続されたままとなり、クロック信号の配線遅延は変化しない。第２のヒューズ１０６が切断された場合は、クロック信号に容量素子１０５は接続されないため、クロック信号の配線遅延は減少する。
【００２４】
また、第３のヒューズ１０９を切断すると、第１のセレクタ１０３の出力ピンＹからフリップフロップ１０７までのクロック配線の抵抗値が約２倍になるため、配線遅延は増大する。
【００２５】
以下、本半導体集積回路において、クロックスキューの調整方法について説明する。
まず、テストモード信号１１２が「１」として、検査モードに設定し、テスト遅延選択信号１１１が「０」の場合、即ち遅延素子１０２が挿入されない場合と、テスト遅延選択信号１１１が「１」の場合、即ち遅延素子１０２が挿入される場合とでは、どちらが、半導体集積回路の回路全体が安定して動作するかを比較し、どちらが最適かを決定する。そして、テスト遅延選択信号１１１が「１」の場合、即ち遅延素子１０２を挿入する場合の方が最適な場合は、第１のヒューズ１０１を切断する。
【００２６】
次に、テストモード信号１１２が「０」として、通常モードに設定し、温度を変化させても回路全体が安定して動作するかを確認し、もし、温度に依存して動作の安定性が変化する場合には、第２のヒューズ１０６を切断して、クロック信号の配線遅延を減少させる。また、配線遅延を増加させる必要がある場合は、第３のヒューズ１０９を切断して、第１のセレクタ１０３の出力ピンＹからフリップフロップまでのクロック配線の抵抗値を大きくする。
【００２７】
このような本発明の実施の形態１に係る半導体集積回路においては、テストモードにおいて、ヒューズを切断しない状態で、外部から入力したクロック遅延選択信号１１１をそのまま第１のセレクタ１０３に出力することにより、いずれの遅延経路が最適かを検査する、即ち各遅延経路のクロックスキュー値を測定するようにしたので、ヒューズ切断前にヒューズを切断した場合と切断しない場合のいずれが最適かを判断でき、ゲート遅延のばらつきに起因するクロックスキューを調整することができるという効果がある。
【００２８】
また、本実施の形態１に係る半導体集積回路においては、さらに、クロック信号に第２のヒューズ１０６を介して容量素子１０５を接続することにより、該第２のヒューズ１０６の切断の有無によって、クロック信号の配線容量を変更できるようにすることにより、ゲート遅延のばらつき、および配線容量のばらつきに起因するクロックスキューの調整が可能である。
【００２９】
さらに、本実施の形態１に係る半導体集積回路においては、さらに、クロック信号の配線部分の一部にバイパス配線１１０を設けておき、前記バイパス配線１１０と本配線との間を第３のヒューズ１０９で接続し、該第３のヒューズ１０９の切断の有無によって、クロック配線の抵抗値を変更できるようすることにより、ゲート遅延のばらつき、配線容量のばらつき、および配線遅延の抵抗ばらつきに起因するクロックスキューの調整が可能である。
【００３０】
なお、上記実施の形態１では、遅延素子１０２は１個であるが、遅延値の異なる遅延素子を複数用いて、かつ、第１のセレクタ１０３の入力数を遅延素子の数＋１にし、その中のいずれの遅延素子を接続するかを、あるいは遅延素子を挿入しないかを選択できるような構成にしても良い。
【００３１】
また、遅延素子１０２と第１のセレクタ１０３のペアをカスケードに複数接続する構成にしても良い。
また、上記実施の形態１では、容量素子１０５と第２のヒューズ１０６は１組であるが、２組以上にしても良い。その場合、さらに、各容量素子の容量値は異なるようにしても良い。
【００３２】
【発明の効果】
以上のように、本発明の請求項１記載の半導体集積回路によれば、クロック信号に同期してデータの受渡しをする回路を少なくとも一つ以上含む半導体集積回路において、回路に供給するクロック信号をそれぞれ異なる遅延量を持って出力せしめる複数の遅延経路と、内蔵する第１のヒューズの切断の有無に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめる第１のセレクタとを備え、前記第１のヒューズの切断の有無によってクロックの遅延値を変更することにより、複数の回路の間のゲート遅延のばらつきに起因するクロック信号のスキューが最小になるように調整することが可能であるようにしたので、ヒューズの切断の有無により、ゲート遅延のばらつきに起因するクロックスキューを調整することが可能であるという効果が得られる。
【００３３】
本発明の請求項２記載の半導体集積回路によれば、請求項１記載の半導体集積回路において、前記第１のセレクタは、後述する第２のセレクタの出力に応じて、前記複数の遅延経路の一つを選択し、該選択された遅延経路を経たクロック信号を出力せしめ、テストモード信号によってテストモードと通常動作モードとに切り換えられ、テストモード時には、外部から入力されるテスト遅延選択信号を前記第１のセレクタに入力し、非テストモード時には、内蔵する第１のヒューズの切断の有無に応じて、前記第１のセレクタをして前記複数の遅延経路のいずれを選択せしめる第２のセレクタを備え、該第２のセレクタは、テストモード時には、前記第１のヒューズの切断の有無に関係なく、前記第１のヒューズの切断前に前記複数の遅延経路のいずれが最適であるか検査することが可能であるようにしたので、ヒューズ切断前に、ヒューズを切断した場合と切断しない場合のいずれが最適かを判断することができ、ゲート遅延のばらつきに起因するクロックスキューを調整することが可能であるという効果が得られる。
【００３４】
本発明の請求項３記載の半導体集積回路によれば、請求項１または２記載の半導体集積回路において、前記クロック信号に、第２のヒューズを介して容量素子を接続することにより、該第２のヒューズの切断の有無によって該クロック信号の配線容量の変更を可能としたので、ゲート遅延のばらつき、配線容量のばらつきに起因するクロックスキューに対しても調整可能であるという効果が得られる。
【００３５】
本発明の請求項４記載の半導体集積回路によれば、請求項１ないし３記載の半導体集積回路において、前記クロック信号の配線部分の一部にバイパス配線を設けておき、前記バイパス配線と本配線との間を第３のヒューズで接続し、該第３のヒューズの切断の有無によって、該クロック配線の抵抗値の変更を可能としたので、ゲート遅延のばらつき、配線容量のばらつき、配線遅延の抵抗ばらつきに起因するクロックスキューを調整可能であるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１０１第１のヒューズ
１０２遅延素子
１０３第１のセレクタ
１０４第２のセレクタ
１０５容量素子
１０６第２のヒューズ
１０７フリップフロップ
１０８抵抗素子
１０９第３のヒューズ
１１０バイパス配線
１１１テスト遅延選択信号
１１２テストモード信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor integrated circuit such as an LSI, and more particularly to a semiconductor integrated circuit having a clock signal adjusting function for adjusting a skew due to a phase difference between clock signals input to a circuit such as a flip-flop.
[0002]
[Prior art]
A conventional semiconductor integrated circuit includes a plurality of circuit blocks operated by a clock, a fuse, and a capacitive element for connecting an emitter and a collector of an NPN transistor to add a capacitance between the base and the NPN transistor, and A delay time adjustment circuit that is connected between the clock input terminal and the plurality of circuit blocks and that adjusts the delay time of the clock from the clock input terminal to the circuit blocks; In accordance with the delay time between a plurality of circuit blocks operated by a clock and a clock input terminal, a fuse to which a capacitor is connected is cut off. It is adjusted so that the generated clock skew is reduced (for example, see Patent Document 1).
[0003]
[Patent Document 1]
JP-A-3-76144 (pp. 219-221, FIG. 1)
[0004]
[Problems to be solved by the invention]
However, the above-described conventional semiconductor integrated circuit has the following problems.
In the conventional semiconductor integrated circuit, the clock skew is adjusted depending on the presence / absence of the connection of the capacitive element. Therefore, the clock skew caused by the variation of the wiring capacitance can be adjusted, but the clock skew caused by the variation of the gate delay can be adjusted. The queue cannot be adjusted.
[0005]
In addition, since the clock skew value after the fuse is cut cannot be measured until the fuse is cut, it is not possible to determine whether the fuse is cut or not before cutting the fuse before cutting the fuse.
[0006]
The present invention has been made in order to eliminate the conventional problems as described above, and it is possible to adjust not only a clock skew caused by a variation in wiring capacitance but also a clock skew caused by a variation in gate delay. It is another object of the present invention to provide a semiconductor integrated circuit capable of judging which of the two is optimal before or after the fuse is blown.
[0007]
[Means for Solving the Problems]
In order to solve this problem, a semiconductor integrated circuit according to the present invention (Claim 1) is a semiconductor integrated circuit including at least one circuit for transferring data in synchronization with a clock signal. A plurality of delay paths for outputting signals with different delay amounts, and one of the plurality of delay paths is selected in accordance with the presence or absence of a built-in first fuse, and the selected delay path is selected. A first selector for outputting a passed clock signal, and changing a delay value of the clock depending on whether the first fuse is cut or not, thereby changing a clock signal caused by a variation in gate delay among a plurality of circuits. The skew can be adjusted so as to be minimized.
[0008]
In the semiconductor integrated circuit according to the present invention (claim 2), in the semiconductor integrated circuit according to claim 1, the first selector is configured to control one of the plurality of delay paths according to an output of a second selector described later. And a clock signal having passed through the selected delay path is output. The mode is switched between a test mode and a normal operation mode by a test mode signal. A second selector for selecting one of the plurality of delay paths by operating the first selector in accordance with whether or not the first fuse incorporated therein is disconnected in the non-test mode. In the test mode, the second selector selects one of the plurality of delay paths before disconnecting the first fuse regardless of whether the first fuse is disconnected. Les is that as it is possible to inspect whether or optimal.
[0009]
The semiconductor integrated circuit according to the present invention (Claim 3) is the semiconductor integrated circuit according to Claim 1 or 2, wherein a capacitor is connected to the clock signal via a second fuse. The wiring capacity of the clock signal can be changed depending on whether the fuse is cut or not.
[0010]
The semiconductor integrated circuit according to the present invention (Claim 4) is the semiconductor integrated circuit according to Claims 1 to 3, wherein a bypass wiring is provided in a part of the clock signal wiring portion, and the bypass wiring and the main wiring are connected to each other. Are connected by a third fuse, and the resistance of the clock wiring can be changed depending on whether the third fuse is cut or not.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 is a block diagram showing a configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
[0012]
1, the semiconductor integrated circuit according to the first embodiment includes a first fuse 101, a delay element 102, a first selector 103, a second selector 104, a capacitor 105, and a second fuse. 106, a flip-flop 107, a resistance element 108, a third fuse 109, and a bypass wiring 110.
[0013]
In FIG. 1, components of the semiconductor integrated circuit that are not directly related to the present invention are omitted.
[0014]
The first fuse 101 is for selecting whether or not to insert the delay element 102 in the path from the clock input to the flip-flop 107 in the clock signal.
[0015]
The delay element 102 is for adding a gate delay to the clock signal.
The first selector 103 and the second selector 104 are two-input (A, B) and one-output (Y) selectors. When the selection signal (S) is 0, the input A is selected and the selection signal ( When S) is 1, input B is selected.
[0016]
The capacitive element 105 is for adding a capacitive load to the clock signal. For example, the capacitive element 105 has a structure in which an emitter-collector of an NPN transistor is connected, and a capacitance is provided between an emitter (= collector) and a base. This forms a capacitance component.
The second fuse 106 is for selecting whether or not to add a capacitive load to the clock signal.
[0017]
The test mode signal 112 is a mode setting signal for performing a test relating to clock skew. When the test mode signal 112 is "1", the test mode is set. The test delay selection signal 111 is a control signal for selecting whether or not to insert the delay element 102 into the path from the clock input to the flip-flop 107 when checking for clock skew. The element 102 is inserted, and when “0”, the delay element 102 is not inserted.
The bypass wiring 110 is wired so as to run in parallel with the original clock wiring, and is connected to the original wiring by a third fuse 109.
[0018]
The operation of the semiconductor integrated circuit according to the first embodiment configured as described above will be described.
In the clock signal, the delay element 102 and the first selector 103 are connected to the path from the clock input to the flip-flop 107, and the first selector 103 places the delay element 102 on the path from the clock input to the flip-flop 107. Controls whether to insert.
[0019]
The output of the second selector 104 is connected to the selection signal S of the first selector 103, so that when the test mode signal is “0”, the delay depends on whether the first fuse 101 is cut or not. Whether to insert the element 102 is selected.
[0020]
When the first fuse 101 is not blown, the selection signal S of the first selector 103 becomes 0, so that the delay element 102 is not inserted. When the first fuse 101 is blown, the selection signal S of the first selector 103 becomes “1”, so that the delay element 102 is inserted.
[0021]
When the test mode signal 112 is “1”, whether or not the delay element 102 is inserted is selected by the test delay selection signal 111. When the test delay selection signal 111 is “0”, the selection signal S of the first selector 103 is “0”, so that the delay element 102 is not inserted. When the test delay selection signal 111 is “1”, the selection signal S of the first selector 103 becomes “1”, so that the delay element 102 is inserted. These are summarized in Table 1.
[0022]
That is, Table 1 is a table showing correspondence between various settings of the semiconductor integrated circuit according to the first embodiment of the present invention and presence / absence of insertion of a delay element.
[0023]
[Table 1]

In the clock signal, the capacitor 105 is connected to the path from the first selector 103 to the flip-flop 107 via the second fuse 106, and when the second fuse 106 is not cut, the capacitance is added to the clock signal. The element 105 remains connected, and the wiring delay of the clock signal does not change. When the second fuse 106 is cut, the capacitance element 105 is not connected to the clock signal, so that the wiring delay of the clock signal is reduced.
[0024]
Further, when the third fuse 109 is cut, the resistance of the clock wiring from the output pin Y of the first selector 103 to the flip-flop 107 is approximately doubled, so that the wiring delay increases.
[0025]
Hereinafter, a method of adjusting clock skew in the present semiconductor integrated circuit will be described.
First, the test mode signal 112 is set to “1”, the test mode is set, and the test delay selection signal 111 is “0”, that is, when the delay element 102 is not inserted, and when the test delay selection signal 111 is “1”. In the case, that is, when the delay element 102 is inserted, which one of the semiconductor integrated circuits operates stably is compared to determine which is optimal. When the test delay selection signal 111 is “1”, that is, when the delay element 102 is inserted more optimally, the first fuse 101 is cut.
[0026]
Next, the test mode signal 112 is set to “0” to set the normal mode, and it is confirmed whether the entire circuit operates stably even when the temperature is changed. If it changes, the second fuse 106 is cut to reduce the wiring delay of the clock signal. If it is necessary to increase the wiring delay, the third fuse 109 is blown to increase the resistance value of the clock wiring from the output pin Y of the first selector 103 to the flip-flop.
[0027]
In such a semiconductor integrated circuit according to the first embodiment of the present invention, in the test mode, the clock delay selection signal 111 input from the outside is output to the first selector 103 as it is without cutting the fuse. Inspecting which delay path is the best, that is, measuring the clock skew value of each delay path, so it is possible to determine which is the best, if the fuse is blown before cutting the fuse, or if it is not blown, There is an effect that clock skew caused by variations in gate delay can be adjusted.
[0028]
Further, in the semiconductor integrated circuit according to the first embodiment, by further connecting the capacitor 105 to the clock signal via the second fuse 106, the clock signal is determined based on whether or not the second fuse 106 is cut. By making it possible to change the wiring capacity of the signal, it is possible to adjust the clock skew caused by the variation of the gate delay and the variation of the wiring capacity.
[0029]
Further, in the semiconductor integrated circuit according to the first embodiment, a bypass wiring 110 is further provided in a part of a clock signal wiring portion, and a third fuse 109 is provided between the bypass wiring 110 and the main wiring. , And the resistance value of the clock wiring can be changed depending on whether the third fuse 109 is cut or not, so that the clock skew caused by the variation of the gate delay, the variation of the wiring capacitance, and the variation of the resistance of the wiring delay can be obtained. Can be adjusted.
[0030]
In the first embodiment, the number of the delay elements 102 is one. However, a plurality of delay elements having different delay values are used, and the number of inputs of the first selector 103 is set to the number of delay elements + 1. The configuration may be such that it is possible to select which of the delay elements to connect or whether to insert no delay element.
[0031]
Further, a configuration may be adopted in which a plurality of pairs of the delay element 102 and the first selector 103 are connected in cascade.
Further, in the first embodiment, the capacitance element 105 and the second fuse 106 are one set, but may be two or more sets. In that case, the capacitance values of the respective capacitance elements may be different.
[0032]
【The invention's effect】
As described above, according to the semiconductor integrated circuit according to claim 1 of the present invention, in a semiconductor integrated circuit including at least one circuit that exchanges data in synchronization with a clock signal, a clock signal supplied to the circuit is provided. A plurality of delay paths for outputting signals having different delay amounts, and one of the plurality of delay paths is selected according to the presence / absence of a built-in first fuse, and a clock passing through the selected delay path is selected. A first selector for outputting a signal, and changing a clock delay value depending on whether or not the first fuse is cut, thereby reducing a skew of a clock signal due to a variation in gate delay among a plurality of circuits. Since it can be adjusted to the minimum, the clock skip caused by the variation of the gate delay depends on whether the fuse is cut or not. Effect is obtained that it is possible to adjust the over.
[0033]
According to the semiconductor integrated circuit of the second aspect of the present invention, in the semiconductor integrated circuit of the first aspect, the first selector is connected to the plurality of delay paths according to an output of a second selector described later. One is selected, a clock signal is output through the selected delay path, and the test mode signal is switched between a test mode and a normal operation mode. In the test mode, an externally input test delay selection signal is output. In the non-test mode, a second selector for selecting one of the plurality of delay paths by the first selector according to whether the built-in first fuse is cut or not is input to the first selector. In the test mode, the second selector is configured to control the plurality of delay paths before disconnection of the first fuse regardless of disconnection of the first fuse. Since it is possible to check which one is the most suitable, it is possible to determine whether the fuse is blown or not when it is blown before cutting the fuse. This makes it possible to adjust the clock skew to be performed.
[0034]
According to the semiconductor integrated circuit of claim 3 of the present invention, in the semiconductor integrated circuit of claim 1 or 2, the capacitor is connected to the clock signal via a second fuse. Since the wiring capacitance of the clock signal can be changed depending on whether or not the fuse is blown, the effect of adjusting the clock skew caused by variations in gate delay and wiring capacitance can be obtained.
[0035]
According to the semiconductor integrated circuit of the fourth aspect of the present invention, in the semiconductor integrated circuit of the first to third aspects, a bypass wiring is provided in a part of the clock signal wiring portion, and the bypass wiring and the main wiring are provided. Are connected by a third fuse, and the resistance value of the clock wiring can be changed depending on whether the third fuse is cut or not. The effect is obtained that the clock skew caused by the resistance variation can be adjusted.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
[Explanation of symbols]
Reference Signs List 101 first fuse 102 delay element 103 first selector 104 second selector 105 capacitance element 106 second fuse 107 flip-flop 108 resistance element 109 third fuse 110 bypass wiring 111 test delay selection signal 112 test mode signal

Claims

In a semiconductor integrated circuit including at least one circuit that transfers data in synchronization with a clock signal,
A plurality of delay paths for outputting clock signals supplied to the circuit with different delay amounts,
A first selector for selecting one of the plurality of delay paths and outputting a clock signal passing through the selected delay path in accordance with whether or not a built-in first fuse is cut;
By changing the clock delay value depending on whether the first fuse is cut or not, it is possible to make an adjustment so that the skew of the clock signal due to the variation of the gate delay among a plurality of circuits is minimized. ,
A semiconductor integrated circuit characterized by the above-mentioned.

The semiconductor integrated circuit according to claim 1,
The first selector comprises:
Selecting one of the plurality of delay paths according to an output of a second selector described later, and outputting a clock signal passing through the selected delay path;
The mode is switched between a test mode and a normal operation mode by a test mode signal. In the test mode, an externally input test delay selection signal is input to the first selector. A second selector for causing the first selector to select one of the plurality of delay paths in accordance with the presence or absence of disconnection;
In the test mode, the second selector can check which of the plurality of delay paths is optimal before disconnecting the first fuse, regardless of whether the first fuse is disconnected or not. Is,
A semiconductor integrated circuit characterized by the above-mentioned.

The semiconductor integrated circuit according to claim 1, wherein
By connecting a capacitance element to the clock signal via a second fuse, the wiring capacitance of the clock signal can be changed depending on whether the second fuse is cut or not.
A semiconductor integrated circuit characterized by the above-mentioned.

4. The semiconductor integrated circuit according to claim 1, wherein
A bypass wiring is provided in a part of the clock signal wiring part, a third fuse is connected between the bypass wiring and the main wiring, and whether or not the third fuse is cut depends on whether the third fuse is cut or not. The resistance value can be changed.
A semiconductor integrated circuit characterized by the above-mentioned.