JP5275316B2 - Inverter device - Google Patents
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Description
本発明はインバータ装置に関し、特にACモータを制御するインバータ装置に関する。 The present invention relates to an inverter device, and more particularly to an inverter device that controls an AC motor.
近年、地球温暖化のもととなる炭酸ガスの排出や大気汚染などの環境問題が注目されている中、従来の内燃機関とモータによる電気駆動手段を組み合わせたハイブリッド電気自動車(以降HEV(Hybrid Electric Vehicle)と呼ぶ)が、自動車の排出ガスに含まれる有害物質の低減と燃費改善の両立可能な車両として注目されている。 In recent years, environmental problems such as carbon dioxide emissions and air pollution that cause global warming have been attracting attention. Hybrid electric vehicles (hereinafter referred to as HEV (Hybrid Electric Has been attracting attention as a vehicle that can achieve both reduction of harmful substances contained in automobile exhaust gas and improvement of fuel efficiency.
HEVのキーバーツの1つとなるのが駆動系の電動化を支えるインバータ装置である。
図7は、従来のHEVに採用されているインバータ装置を示す図である。
従来のHEV用のインバータ装置800は、MCU(Micro Controller Unit)810、PDU(Pre Drive Unit)820、保護・絶縁回路830、3相のインバータ回路840、平滑コンデンサ850とから構成されている(例えば、非特許文献1参照)。
One of HEV's keybarts is an inverter device that supports electrification of the drive system.
FIG. 7 is a diagram showing an inverter device employed in a conventional HEV.
A
MCU810は、HEVの運動制御信号(図示せず)ならびにACモータ900の回転数などを検出するセンサ901からの信号を受けて、PDU820にインバータ制御用信号を出力する。
The MCU 810 receives an HEV motion control signal (not shown) and a signal from the
PDU820は、インバータ回路840を駆動・制御するための回路部であり、MCU810からの信号を受けて動作する。
保護・絶縁回路830は、PDU820と3相のインバータ回路840を保護、絶縁するための回路であり、異常を検出するセンサを有する。この回路により、インバータ回路840の誤動作などで発生したノイズがPDU820に侵入することを防ぐ。
The
The protection /
インバータ回路840は、6つのIGBT(Insulated Gate Bipolar Transistor)841と、各IGBTに並列に接続されたフライホイールダイオード(FwDi)842により構成されており、6つのIGBT841とFwDi842のうちそれぞれ2つがペアとなり、3相のインバータ回路840を構成している。また、IGBT841とFwDi842は電源902によって供給される350Vのバッテリー電圧に対応する600V耐圧の特性を備えている。
The
このようなインバータ装置800によって、3相のインバータ回路840は図示しない車両のタイヤを駆動する3相のACモータ900を制御する。ACモータ900は、1台の自動車に1台搭載され、2つのタイヤを結合する軸に結合されている。
With such an
図8は、従来のHEV用のインバータ装置におけるPDUの詳細な構成を示す図である。この回路は、例えば、非特許文献1に開示されているものである。
PDU820は、インバータ回路を構成するIGBT841のスイッチングを制御するための回路部であり、基本的にはIGBT841の動作タイミングを制御する回路部と、そのタイミングに応じてIGBT841を駆動するための駆動信号を出力する回路部に分かれる。動作タイミングを制御する回路部は、CPU(Central Processing Unit)821として1つのICで構成されている。また、IGBT841へ駆動信号(以下ゲート信号と表記する場合もある)を出力する回路部はVLSI(Very Large Scale Integrated circuit)822で構成され、この回路部は、各IGBT841に必要となる。
FIG. 8 is a diagram showing a detailed configuration of a PDU in a conventional HEV inverter device. This circuit is disclosed in
The
また、PDU820は、IC化されていないディスクリート素子として、各回路部間の信号の伝送と、MCU810との信号の入出力の際のノイズ混入を防止し安全動作を確保するためのフォトカプラ(Isolation−ICと図示している)823−1、823−2、…、823−11、MCU810からの入力信号の高周波数成分をカットするロウパスフィルタ824、CPU821からの出力信号を直流信号に変換してMCU810に出力するコンバータ825、DC/DCコンバータ826及び、VLSI822とIGBT841間に配置されるバッファ827などを有している。
In addition, the
なお、図8ではインバータ1相を駆動する回路機能のみが記載されているが、実際のPDU820には、インバータ3相分を駆動・制御する回路機能が搭載されている。
IGBT841に異常が発生したときにはインバータ回路840の動作を停止するようにしなければならない。そのため、PDU820では、温度検出センサ831、過電流検出センサ832からの、温度検出結果と電流検出結果をフィードバックして、駆動信号の出力を制御している。この部分の回路機能が図7の保護・絶縁回路830に相当する。また、IGBT841の動作タイミングはMCU810からの信号によって制御されるが、このMCU810には、過電流検出センサ901a、回転速度検出センサ901b、温度検出センサ901cによる、ACモータ900の電流検出結果、回転速度検出結果及び温度検出結果がフィードバックされている。
Although only the circuit function for driving one phase of the inverter is shown in FIG. 8, the
When an abnormality occurs in the
このような従来のPDUの特徴は、(1)ICとディスクリート素子で構成されたハイブリッドICであること。(2)IGBTのタイミングを制御する制御回路部と、各IGBTのゲート信号を出力するための回路部は基準電位が独立している。すなわち基準電位が5つ以上存在すること。(3)各回路部間の信号の伝送及び、外部との入出力をフォトカプラを介して行っていることがあげられる。 Such a conventional PDU is characterized by (1) a hybrid IC composed of an IC and discrete elements. (2) The reference potential of the control circuit unit for controlling the timing of the IGBT and the circuit unit for outputting the gate signal of each IGBT are independent. That is, there must be 5 or more reference potentials. (3) Transmission of signals between each circuit unit and input / output with the outside are performed through a photocoupler.
車載用用途ではノイズに対する保護が重要であり、インバータ回路のスイッチングノイズがPDUならびにMCUに侵入することを防止しなければならない。そのため、上記の(2)、(3)の構成がPDUに必要となっている。 Protection for noise is important for in-vehicle use, and switching noise of the inverter circuit must be prevented from entering the PDU and MCU. Therefore, the above configurations (2) and (3) are required for the PDU.
現在、HEVシステムの普及を加速する目的からHEV用のインバータ装置の小型化、軽量化、低コスト化、高機能化の要求が強い。あわせて、高信頼性化と、冷却性能向上も求められている。 Currently, for the purpose of accelerating the spread of HEV systems, there is a strong demand for downsizing, weight reduction, cost reduction, and higher functionality of HEV inverter devices. In addition, high reliability and improved cooling performance are also required.
しかし、従来のPDUは、ハイブリッドICであり、ハイブリッドICを構成する種々のICを保護するための素子が必要であることなどから、PDUに必要な部品の点数が多い。これがPDU構成部の面積増加を招き、インバータ装置の小型化、軽量化を困難にしている。 However, since the conventional PDU is a hybrid IC and elements for protecting various ICs constituting the hybrid IC are necessary, the number of parts required for the PDU is large. This leads to an increase in the area of the PDU component, making it difficult to reduce the size and weight of the inverter device.
また、PDUは、各回路部間の信号の伝送及び、外部との入出力をフォトカプラを介して行っているが、フォトカプラは高温信頼性が低いという問題がある。よって、PDUの高温信頼性を確保するためには、冷却システムが必要となり、このことも小型化の障壁となっている。また、従来のPDUでは、15個程度のフォトカプラが必要となり、インバータ装置のコストアップを招いている。 In addition, the PDU performs signal transmission between each circuit unit and external input / output via a photocoupler. However, the photocoupler has a problem that the high temperature reliability is low. Therefore, in order to ensure the high temperature reliability of the PDU, a cooling system is necessary, which is also a barrier to miniaturization. Further, in the conventional PDU, about 15 photocouplers are required, which increases the cost of the inverter device.
これらの課題を解決する手段として、PDUを集積回路化して小型化する手段が開示されている(例えば、特許文献1、特許文献2参照)。
また、フォトカプラを削除する手法として、モータ駆動用のIGBTの制御装置において、フォトカプラに置き換わるインターフェイス回路が開示されている(例えば、特許文献3参照)。
As means for solving these problems, means for miniaturizing a PDU by integrating it is disclosed (for example, refer to
Further, as a technique for deleting a photocoupler, an interface circuit that replaces a photocoupler in a motor drive IGBT control device is disclosed (for example, refer to Patent Document 3).
しかし、例えば、特許文献1のPDUでは、モータ駆動用IGBTを駆動・制御する回路部がマルチチップ化しており、PDUの小型化に限界があるという問題があった。
また、特許文献2では、下アーム側(低圧側アーム)のIGBTのゲート信号を出力する回路部と、IGBTの動作タイミングを制御する回路部の電源が共通化されている。そのため、この方式では電源系を介したノイズの侵入を防止することができず、これを採用したPDUではその信頼性が低下するという問題があった。
However, for example, the PDU of
Further, in
さらに、特許文献3の技術では、フォトカプラに置き換わるインターフェイス回路を開示しているが、PDUを集積化することや基準電位を独立させることについては開示されていない。
Furthermore, the technique of
本発明はこのような点に鑑みてなされたものであり、小型化が可能であり、しかも低コストで高信頼性を有するインバータ装置を提供することを目的とする。 The present invention has been made in view of these points, and an object of the present invention is to provide an inverter device that can be miniaturized and that has low cost and high reliability.
本発明では上記問題を解決するために、ACモータを制御するインバータ装置において、複数の高耐圧半導体素子を有したインバータ回路部と、前記高耐圧半導体素子の動作タイミングを制御する第1の回路部と、前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路部の異常を前記第1の回路部にフィードバックする第2の回路部とがSOI基板に形成された集積回路チップと、前記第2の回路部からの信号を受け前記高耐圧半導体素子へ出力する、前記集積回路チップとは別に設けられたバッファ回路と、を備え、前記第2の回路部が複数の前記インバータ回路部に対してそれぞれ備えられ、それぞれの前記第2の回路部が、高圧側回路部と低圧側回路部を備え、前記第1の回路部は複数の前記インバータ回路部に対して共通の1つの回路部からなり、前記第1の回路部、前記高圧側回路部、及び前記低圧側回路部は、それぞれ誘電体により分離され、前記低圧側回路部の基準電位の電圧は、それぞれ電圧の供給用パッドまたは端子から直接引き出され、複数の前記低圧側回路部間で前記基準電位の電圧の供給用配線を共有することなく、独立している、ことを特徴とするインバータ装置が提供される。 In the present invention, in order to solve the above problem, in an inverter device for controlling an AC motor, an inverter circuit section having a plurality of high voltage semiconductor elements and a first circuit section for controlling operation timing of the high voltage semiconductor elements And a second circuit unit that outputs a drive signal for driving the high-breakdown-voltage semiconductor element according to the operation timing and feeds back an abnormality of the inverter circuit unit to the first circuit unit. An integrated circuit chip, and a buffer circuit provided separately from the integrated circuit chip for receiving a signal from the second circuit section and outputting the signal to the high-breakdown-voltage semiconductor element, and the second circuit section Each of the plurality of inverter circuit units is provided, and each of the second circuit units includes a high-voltage side circuit unit and a low-voltage side circuit unit, and the first circuit Is composed of one common circuit unit for the plurality of inverter circuit units, and the first circuit unit, the high-voltage side circuit unit, and the low-voltage side circuit unit are each separated by a dielectric, and the low-voltage side The voltage of the reference potential of the circuit part is directly drawn from the voltage supply pad or terminal, and is independent without sharing the reference potential voltage supply wiring among the plurality of low-voltage side circuit parts. An inverter device is provided.
開示のインバータ装置によれば、インバータ装置を小型化、軽量化、低コスト化することができる。
また、回路形成領域内で発生するノイズが、隣接する回路形成領域に侵入することを防止し安全動作を確保することができ、高信頼性化が期待できる。
According to the disclosed inverter device, the inverter device can be reduced in size, weight, and cost.
In addition, it is possible to prevent noise generated in the circuit formation region from entering the adjacent circuit formation region to ensure safe operation, and high reliability can be expected.
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図1は、インバータ装置の概略の構成図である。
インバータ装置100は、MCU110、PDU120、センサ130a、130b、インバータ回路部140を有している。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic configuration diagram of an inverter device.
The
MCU110は、HEVの運動制御信号ならびにACモータ(図示せず)の回転数を検出するセンサからの回転信号を受けて、PDU120にインバータ制御用信号を出力する。
The
PDU120は、インバータ回路部140を駆動・制御するための回路部であり、その機能の大部分を、1チップの集積回路チップ150に集積させている。
すなわち集積回路チップ150は、高耐圧半導体素子141a、141bの動作タイミングを制御する制御回路部151と、動作タイミングに応じて高耐圧半導体素子を駆動する駆動信号を出力するとともに、インバータ回路部140の異常を制御回路部151にフィードバックする駆動・異常検出回路部152a、152bとがSOI基板に形成された構成となっている。SOI基板は絶縁のための酸化膜を垂直に形成できるので、素子面積を小さくでき、前述のような回路部の集積化が容易である。
The
That is, the
また、この集積回路チップ150は、基準電位の異なる回路形成領域ごとに、例えばシリコン酸化膜などの誘電体153により分離されている。例えば、図1では、基準電位Aの制御回路部151と、基準電位Bの駆動・異常検出回路部152a、基準電位Cの駆動・異常検出回路部152bの回路形成領域を誘電体153により分離している。分離された回路形成領域内の基準電位の電圧は、回路形成領域ごとに基準電位の電圧の供給用パッドまたは端子(図示せず)から直接引き出され、回路形成領域間で電圧の供給用配線を共有することなく独立している。なお、これら誘電体153は互いに接しないように形成される。
Further, the
また、誘電体153により分離された回路形成領域間での信号の伝送を行うレベルシフタ154a、154b、154cを有している。これらは、従来のフォトカプラの代わりに用いられる。なお、レベルシフタ154a、154b、154cも、互いに基準電位が異なる場合は、誘電体153により分離される。
In addition,
センサ130a、130bは、インバータ回路部140の、それぞれ高圧側の高耐圧半導体素子141a、低圧側の高耐圧半導体素子141bを保護するために、素子の温度や過電流を検出する。ここで、インバータ回路部140の誤動作などで異常を検出した場合には、異常信号をPDU120に送出する。
The
インバータ回路部140は、複数の高耐圧半導体素子141a、141bを有している。高圧側の高耐圧半導体素子141aと、低圧側の高耐圧半導体素子141bは、高電圧電源と直列に接続される。PDU120からの駆動信号により、高圧側、低圧側の高耐圧半導体素子141a、141bのうち一方をオン、他方をオフさせることで、高耐圧半導体素子141aと高耐圧半導体素子141bとの間に交流信号を発生させる。そしてその電圧でACモータ(図示せず)を駆動する。なお、ここでは、インバータ1相について示しているが、実際は3相分、すなわち6つの高耐圧半導体素子を有している。高耐圧半導体素子は、例えば、IGBTや、高耐圧のパワーMOSFET(Metal-Oxide Semiconductor Field Effect Transistor)である。また、インバータ回路部140は、各高耐圧半導体素子141a、141bに、並列に接続されたフライホイールダイオード(FwDi)を有するがここでは図示を省略している。
The
インバータ装置100の動作を簡単に説明する。
MCU110は、外部からHEVの運動制御信号や図示しないACモータの回転数を検出する図示しないセンサからの回転信号を受けて、PDU120にインバータ制御用信号を出力する。インバータ制御用信号は、PDU120の集積回路チップ150において、レベルシフタ154aを介して制御回路部151に入力される。制御回路部151は、入力されたインバータ制御信号に応じて、高耐圧半導体素子141a、141bの動作タイミングを制御する制御信号を生成し、レベルシフタ154b、154cを介して、駆動・異常検出回路部152a、152bに送信する。これを受けて、駆動・異常検出回路部152a、152bは、駆動信号を生成して、高耐圧半導体素子141a、141bを駆動し、交流信号を発生させる。これによって得られた電圧により、図示しないACモータを駆動する。
The operation of the
The
このインバータ装置100では、高耐圧半導体素子141a、141bの動作タイミングを制御する制御回路部151と、動作タイミングに応じて高耐圧半導体素子を駆動する駆動信号を出力するとともに、インバータ回路部140の異常を制御回路部151にフィードバックする駆動・異常検出回路部152a、152bとをSOI基板に形成し、1チップの集積回路チップ150としたので、インバータ装置100の部品点数削減が可能となり、装置の小型化が実現される。また、SOI基板を用いることにより、デバイスの高温特性が改善される。
In this
また、この集積回路チップ150は、基準電位の異なる回路形成領域ごとに誘電体153により分離することで、誘電体153により分離された回路形成領域内の基準電位を、回路形成領域ごとに独立とすることができる。また、必要機能に応じて回路ブロックを誘電体分離された回路形成領域に作り込むことができるため、必要機能に応じて回路ブロックをチップ内に盛り込むことができる。これにより、高機能化が図れる。
In addition, the
さらに、分離された回路形成領域内の基準電位の電圧は、回路形成領域ごとに基準電位の電圧の供給用パッドまたは端子(図示せず)から直接引き出され、回路形成領域間で電圧の供給用配線を共有することなく、独立させることで、基準電位の変動を回路形成領域内で抑えることができる。 Further, the reference potential voltage in the separated circuit formation region is directly drawn from the reference potential voltage supply pad or terminal (not shown) for each circuit formation region, and is used to supply the voltage between the circuit formation regions. By making them independent without sharing wiring, fluctuations in the reference potential can be suppressed in the circuit formation region.
また、回路形成領域間の信号伝送にはレベルシフタ154a、154b、154cを用いるので回路形成領域内で発生するノイズが、隣接する回路形成領域に侵入することを防止することができる。また、フォトカプラを用いずに済むため、低コスト化、簡易冷却化、高信頼性化が期待できる。
In addition, since the
なお、インバータ回路部140と、集積回路チップ150とを、1つのモジュール内に組み込むことで、装置の更なる小型化が図れる。
次にインバータ装置に用いる、PDUの詳細を説明する。
Note that by incorporating the
Next, details of the PDU used in the inverter device will be described.
図2は、インバータ装置において、1チップに集積化する領域を示す図である。
なお、ここでは、図8で示した従来のインバータ装置のPDUを用いて、本実施の形態で集積化する領域を示している。
FIG. 2 is a diagram showing a region to be integrated on one chip in the inverter device.
Here, the region to be integrated in the present embodiment is shown using the PDU of the conventional inverter device shown in FIG.
本実施の形態では、集積化する領域を従来のPDUの回路部820aとする。ここで、IGBT841のゲートを駆動するバッファ827は、3相分必要であり、またこのバッファ827は、単独で1.0A以上の電流駆動能力を必要とする。そのため、このバッファ827にはディスクリート素子を使用した方がコスト的に有利である。よって、このバッファ827を1チップには集積しない。その他、ロウパスフィルタ824、コンバータ825、DC/DCコンバータ826なども含めない。
In this embodiment, a region to be integrated is a
この回路部820a内では、電源系として、CPU821を駆動する5V電源と、IGBT841のゲート駆動信号を出力する回路部すなわち、VLSI822の15V電源、そしてACモータ900の駆動電源となる350Vの高電圧電源(以下VHと表記する場合もある)がある。
In this
以上を考慮して、本実施の形態において集積化する回路ユニット群を以下に示す。
図3は、本実施の形態において集積化する回路ユニット群とその電源を示す図である。
図の外枠上には電源端子ならびに外部入出力端子を示している。図中のGNDL、GNDMCU、GNDHは、基準電位を供給する端子またはその基準電位を示す。また、図中の「×3」はインバータ3相分が必要であることを示す。
In consideration of the above, a circuit unit group to be integrated in this embodiment is shown below.
FIG. 3 is a diagram showing a circuit unit group to be integrated and its power supply in the present embodiment.
On the outer frame of the figure, power supply terminals and external input / output terminals are shown. In the drawing, GNDL, GNDMCU, and GNDH denote terminals for supplying a reference potential or reference potentials thereof. Further, “× 3” in the figure indicates that three inverter phases are required.
ここでは、電源の異なる回路ユニット群ごとに、回路部210、220、230、240、250、260、270と分類している。
回路部210は、図1のレベルシフタ154aに相当する。ここでは、回路部210は、レベルシフタ211、212からなり、従来のフォトカプラ823−1、823−2の代わりに用いる(図2、または図8参照)。HIGH端子とLOW端子から入力されるMCU(図示を省略している)からのインバータ制御信号を回路部220に伝送する機能を有する。また、回路部210は、MCUの基準電位GNDMCUを基準として5Vの電圧で駆動する。本実施の形態では、MCUからの信号を回路部210内のレベルシフタ212と、回路部220内のバッファ224を介して回路部260内のレベルシフタ261に入力している。これはGNDMCUを基準電位とする信号を一旦、GNDL基準に変換するために実施している。その目的は、グランドを介したノイズがMCUに侵入することを確実に防止することにある。
Here,
The
回路部220は、図1の制御回路部151に相当しており、制御回路系の中心部である。MCUに出入りする信号は一旦この回路部220を経由するようにしている。回路部220は、レベルシフタ211を介して入力されたMCUからの信号をGNDL基準の1ショットパルスに変化させるパルス発生回路221と、CPU222と、パルス幅調整を行うフィルタ223と、バッファ224、226及びレベルシフタ225からなり、GNDLを基準として5Vの電圧で駆動する。レベルシフタ225は、CPU222からの信号をMCUに入力する回路である。これは図2または図8では、2つのフォトカプラ823−4、823−5に相当するが、本実施の形態では1つのレベルシフタ225で表現している。
The
バッファ226は、回路部250からの信号をMCUに伝送するための回路であり、回路部270のレベルシフタ272を介してGNDL基準の信号に変換してからMCUに入力している。その目的は、グランドを介したノイズがMCUに侵入することを確実に防止することにある。
The
回路部230は、図1のレベルシフタ154cに相当する。ここでは、回路部230は、レベルシフタ231、232からなり、GNDLを基準電位とする回路部220と、インバータ回路の中点(U、V、W)電位を基準電位とする回路部240との間で信号変換を行う。図2または図8の従来のPDUではフォトカプラ823−6、823−7が適用されているが、本実施の形態では半導体デバイスで構成されたレベルシフタ231、232に置き換え、PDUの集積化を図る。レベルシフタ231は、MCUからの信号を回路部220から回路部240へ伝送するためのものである。なお、図2または図8には、レベルシフタ231に相当するフォトカプラは存在しない。レベルシフタ232は、回路部240内のパルス発生回路245を介して伝送される異常信号を、CPU222に伝送するものである。
The
レベルシフタ231に入力される信号は、MCUから直接入力されないようにしている。すなわち図3のように、一旦は回路部220内のパルス発生回路221によってGNDL基準の1ショットパルスに変換してから入力する。1ショットパルスに変換する目的は、レベルシフタ231の低消費電力化にある。また、GNDL基準に変換する目的は、グランドを介したノイズがMCUに侵入することを確実に防止することにある。なお、図8には、レベルシフタ231に相当するフォトカプラは存在しない。一方、レベルシフタ232の信号は、回路部220内のフィルタ223によってパルス幅調整され、CPU222に入力される。
A signal input to the
また、回路部230には回路部220の基準電位となるGNDLに対してVHの電圧が印加される。よって、この回路部230に用いられるレベルシフタ231、232は高耐圧デバイスでなければならず、レベルシフタ231には横型のnチャネル型デバイスを適用し、レベルシフタ232には横型のpチャネル型デバイスを適用することで実現することができる。通常、レベルシフタ231には、nチャネル型MOSFETが適用され、レベルシフタ232には、pチャネル型MOSFETが適用される(後述の図5参照)。なお、レベルシフタ232は、pチャネル型デバイスとなるため、デバイスとしての基準電位はVHとなる。
In addition, a voltage of VH is applied to the
回路部240は、図1の駆動・異常検出回路部152aに対応しており、高圧側のIGBTを駆動するとともに、SENSE−H端子からの異常信号を検出する。図2では高圧側のIGBT841に接続されたVLSI822に相当する。UV検出器241は電圧低下を保護する回路であり、フィルタ242は、レベルシフタ231の出力信号に対するパルス幅調整を行う回路である。駆動回路243は、バッファ201を介して、高圧側のIGBTへゲート信号を出力する。検出器244は、SENSE−H端子からの異常信号を検出する。パルス発生回路245は、検出器244の出力信号を1ショットパルスに変換する回路である。この回路部240は、インバータ回路の中点(U、V、W)電位に対して15Vの電圧で駆動される。
The
回路部250は、図1の駆動・異常検出回路部152bに対応しており、低圧側のIGBTを駆動するとともに、SENSE−L端子からの異常信号を検出する。図2では低圧側のIGBT841に接続されたVLSI822に相当する。回路部250は、駆動回路251と、検出器252から構成される。駆動回路251は、バッファ201を介して、低圧側のIGBTへゲート信号を出力する。検出器252は、SENCE−L端子からの異常信号を検出し、それをCPU222と、MCUに出力する。この回路部250は、インバータ回路の基準電位であるGNDHに対して15Vの電圧で駆動される。
The
回路部260は、図1のMCU110ならびにCPU222からの信号を回路部250に伝送するためのレベルシフタ261、262から構成される。従来のPDUではここにフォトカプラ823−11が適用されているが、本実施の形態ではレベルシフタ261、262に置き換え、これを集積回路化することでPDUの小型化を可能としている。この回路部260を削除しても集積化は可能であるが、ノイズカットの目的から本実施の形態では搭載している。この回路部260は、回路部220の基準電位であるGNDLに対して15Vの電圧で駆動される。
The circuit unit 260 includes
回路部270は、低電圧側のIGBTの回路部250で検出した異常信号をCPU222またはMCU110に伝送するためのレベルシフタ271、272から構成される。この回路部270は、GNDHを基準とした5Vの電圧で駆動する。しかし、このレベルシフタ271、272を構成するデバイスはゲート信号として15Vが印加されるため、15V駆動を保障するデバイスが必要となる。なお、図8ではCPU821への信号伝送用のフォトカプラ823−9、823−10が2つ存在するが、図3では、1つのレベルシフタ271で表現している。
The
これら回路部260、270は、図1のレベルシフタ154bに対応しているが、電源が異なるので2つの回路部260、270としている。
ブートストラップ300は、インバータ回路の中点(U、V、W)電位を基準とした15Vの電圧を供給するための回路部であり、これは外付け回路で構成される。
Although these
The
このように図3の回路では、15Vの電源が4系統、5Vの電源が1系統、そして高電圧電源VHが1系統、必要となる。また、これらの電源のグランドとなる基準電位は、GNDL、GNDMCU、GNDH、そしてインバータ回路の中点(U、V、W)電位が存在する。 Thus, the circuit of FIG. 3 requires four 15V power sources, one 5V power source, and one high voltage power source VH. In addition, as reference potentials serving as grounds for these power sources, there are GNDL, GNDMCU, GNDH, and midpoint (U, V, W) potentials of the inverter circuit.
なお、図3の回路ユニット構成は1実施の形態であり、PDUに求められる機能によって変わる。
図4は、図3の回路をSOI基板に集積したときの平面配置図である。
Note that the circuit unit configuration of FIG. 3 is one embodiment, and varies depending on the function required for the PDU.
FIG. 4 is a plan layout view when the circuit of FIG. 3 is integrated on an SOI substrate.
ここでは、インバータ回路の3相分を考慮して配置し、図中の回路部に図3の回路部と同一符号を付している。また、斜線領域は誘電体分離領域350であり、図3の回路が回路部ごとに誘電体分離されている。また、外枠上の端子は電源パッド及びインバータ回路のU、V、W相の中点端子を示している。
Here, the inverter circuit is arranged in consideration of the three phases, and the same reference numerals as those in FIG. 3 are given to the circuit portions in the figure. The shaded area is a
ここで、図3の回路部210、220、230、240、250、260、270内の電圧変動が隣接する回路形成領域内へ侵入することを防止するため、誘電体分離領域350同士が接することがないようにしている。また、レベルシフタ(ここではLSと表記している)を有する回路部を除く回路形成領域(回路部220、240、250)では基準電位の配線が電源パッドから直接引き出され、他の領域とは配線が共有化することなく独立させている。そして、その回路部から出力された信号は必ずレベルシフタから構成される回路部を介して次段の誘電分離された回路部に入力されるようにしている。これにより、グランドを介したノイズの侵入を完全に防止することができる。
Here, in order to prevent voltage fluctuations in the
この図4では、GNDHが基準電位となる回路部250が3領域存在し、GNDHの端子あるいは電源パッドを3個設け、各端子から配線を引き出して3つの回路部250に電源を供給している。この方式以外に、例えば1つの端子あるいは電源パッドから3本の配線を引き出して3領域へ基準電位となる電圧を供給することも可能である。
In FIG. 4, there are three
なお、レベルシフタから構成される回路部の基準電位の電圧は信号が入力される回路部と同電位でなければならない。よって、レベルシフタにより構成される回路部のみ、基準電位用の電圧は信号が入力される回路部と同一の配線から供給している。 Note that the voltage of the reference potential of the circuit portion configured by the level shifter must be the same as that of the circuit portion to which a signal is input. Therefore, the voltage for the reference potential is supplied from the same wiring as the circuit portion to which the signal is input only in the circuit portion configured by the level shifter.
また、回路部ごとを誘電体分離された領域に作り込むことができるため、必要機能に応じて回路部を集積回路チップ内に盛り込むことができる。その結果、PDUの高機能化を容易に実現することができる。 In addition, since each circuit portion can be formed in a dielectric-isolated region, the circuit portion can be incorporated in an integrated circuit chip according to a required function. As a result, high functionality of the PDU can be easily realized.
図5は、SOI基板上に2つのレベルシフタを搭載した場合の断面図である。
この図では、図3の3つのレベルシフタ231、232が誘電体分離領域350を介して形成されている例を示している。
FIG. 5 is a cross-sectional view when two level shifters are mounted on an SOI substrate.
This figure shows an example in which the three
図中の“n”はn型半導体層であり、“p”はp型半導体層を表している。SOI基板400は、n型あるいはp型半導体基板401上に酸化膜(SiO2)402を介して半導体基板403を貼り合わせた構成となっている。そして、この半導体基板403内にデバイスが形成される。図4に示した回路形成領域となる半導体基板403にはn型半導体層が形成されている。この導電型はデバイス設計に応じて選択すればよい。
In the figure, “n” represents an n-type semiconductor layer, and “p” represents a p-type semiconductor layer. The
デバイスが形成される半導体基板403は、誘電体分離溝404(誘電体分離領域350に相当している)によって回路形成領域に分割される。レベルシフタ232を構成する高耐圧の横型のpチャネル型MOSFETが回路形成領域405に形成され、レベルシフタ231となる横型のnチャネル型MOSFETが回路形成領域406に形成される。誘電体分離された回路形成領域内には各デバイスが1素子のみ形成されている。各デバイスの端子には、図3で示した回路ユニット(パルス発生回路221、245、フィルタ223、242)あるいは電源端子(GNDL、VH)が接続される。
The
なお、回路部を構成するデバイスが15V以下で駆動されるデバイスのみで構成される場合にはデバイスを多数形成して、1つの誘電体分離された領域内で構成することができる。 Note that in the case where the device constituting the circuit portion is composed of only a device driven at 15 V or less, a large number of devices can be formed and configured in one dielectric separated region.
また、図5中ではレベルシフタに必要となる抵抗407を示している。実際の集積回路においてはPoly−Siで抵抗407が形成されるため、この抵抗407そのものはチップ平面領域の空きスペースに作り込めばよい。従って、この抵抗407を形成するための誘電体分離された領域の形成は不要である。
In FIG. 5, a
また、図5では、隣接する回路形成領域の間にGNDLで電位固定された領域408を形成している。さらに、回路形成領域の最外周領域にデバイスの基準電位で固定された拡散層が配置されている。すなわち、pチャネル型MOSFETが形成された回路形成領域405内ではデバイスの基準電位となるVHの電源に接続されたソース・ゲート領域409が最外周領域に配置されている。また、nチャネル型MOSFETが形成された回路形成領域406内にはデバイスの基準電位であるGNDLが接続されたソース・ゲート領域410が配置されている。
In FIG. 5, a
図6は、誘電分離された領域を示す平面図である。
なお、ここでは、電極や表面酸化膜など、半導体基板表面より上部の堆積層を省略している。
FIG. 6 is a plan view showing a region subjected to dielectric separation.
Here, the deposition layers above the surface of the semiconductor substrate, such as electrodes and surface oxide films, are omitted.
図5で示したような最外周拡散領域は平面的に外周部を完全に閉じている。すなわち、図6のように、誘電体分離領域411によって囲まれた回路形成領域内では、拡散層412によって、外周部と内部が分離されている。また、誘電体分離領域411間に存在する領域413が、図5の領域408に対応しており、GNDLに電位固定された回路ブロック未形成領域となる。
The outermost peripheral diffusion region as shown in FIG. 5 completely closes the outer peripheral portion in plan view. That is, as shown in FIG. 6, in the circuit formation region surrounded by the
このように、回路形成領域の最外周領域にデバイスの基準電位で固定された拡散層412を配置することで、回路形成領域内の電圧変動によって回路形成領域外に現れる電圧変動を小さく抑えることができる。
In this way, by arranging the
また、2つ以上の誘電体分離された回路形成領域が平面上に配置されるときに、隣接する回路形成領域間に任意の基準電位に固定された領域を形成することで、隣接する回路形成領域間でのノイズの発生と侵入を抑えることができる。これにより、ノイズ耐量を大きくすることができる。 In addition, when two or more dielectric-separated circuit formation regions are arranged on a plane, an adjacent circuit formation is formed by forming a region fixed at an arbitrary reference potential between the adjacent circuit formation regions. Generation and intrusion of noise between areas can be suppressed. Thereby, noise tolerance can be increased.
なお図6において、誘電体分離領域411のコーナ部が90度になっているが、これは円弧形状であっても問題ない。また、拡散層412の形状は円であるが、クローズしている限りにおいては形状に制限はない。この拡散層412は誘電体分離領域411の回路形成領域側に接していても問題はない。
In FIG. 6, the corner portion of the
さらに、図5、図6の回路ブロックが未形成な領域408、413の電位は任意の電位で固定すればよい。
以上のように、本実施の形態によれば、小型化、低コスト化、高信頼性化、高機能化、そして優れた温度特性を備えたHEV用のインバータ装置が提供される。
Furthermore, the potentials of the
As described above, according to the present embodiment, an inverter device for HEV having a small size, low cost, high reliability, high functionality, and excellent temperature characteristics is provided.
これにより、上記のインバータ装置によってACモータを制御・駆動する車両駆動装置に対しても、小型化、低コスト化、高信頼性化、高機能化、冷却性能向上が実現できる。 Accordingly, it is possible to realize downsizing, cost reduction, high reliability, high functionality, and improved cooling performance even with respect to the vehicle drive device that controls and drives the AC motor by the inverter device.
100 インバータ装置
110 MCU
120 PDU
130a、130b センサ
140 インバータ回路部
141a 高耐圧半導体素子(高圧側)
141b 高耐圧半導体素子(低圧側)
150 集積回路チップ
151 制御回路部
152a、152b 駆動・異常検出回路部
153 誘電体
154a、154b、154c レベルシフタ
100
120 PDU
130a,
141b High voltage semiconductor element (low voltage side)
150
Claims (1)
複数の高耐圧半導体素子を有したインバータ回路部と、
前記高耐圧半導体素子の動作タイミングを制御する第1の回路部と、前記動作タイミングに応じて前記高耐圧半導体素子を駆動する駆動信号を出力するとともに前記インバータ回路部の異常を前記第1の回路部にフィードバックする第2の回路部とがSOI基板に形成された集積回路チップと、
前記第2の回路部からの信号を受け前記高耐圧半導体素子へ出力する、前記集積回路チップとは別に設けられたバッファ回路と、
を備え、
前記第2の回路部が複数の前記インバータ回路部に対してそれぞれ備えられ、
それぞれの前記第2の回路部が、高圧側回路部と低圧側回路部を備え、
前記第1の回路部は複数の前記インバータ回路部に対して共通の1つの回路部からなり、
前記第1の回路部、前記高圧側回路部、及び前記低圧側回路部は、それぞれ異なる誘電体により互いに分離され、前記異なる誘電体は互いに接しておらず、
前記低圧側回路部の基準電位の電圧は、それぞれ電圧の供給用パッドまたは端子から直接引き出され、複数の前記低圧側回路部間で前記基準電位の電圧の供給用配線を共有することなく、独立している、ことを特徴とするインバータ装置。
In an inverter device for controlling an AC motor,
An inverter circuit section having a plurality of high voltage semiconductor elements;
A first circuit unit for controlling an operation timing of the high-breakdown-voltage semiconductor element; and a drive signal for driving the high-breakdown-voltage semiconductor element in accordance with the operation timing and an abnormality in the inverter circuit unit. An integrated circuit chip formed on an SOI substrate, and a second circuit section that feeds back to the section;
A buffer circuit provided separately from the integrated circuit chip for receiving a signal from the second circuit section and outputting the signal to the high withstand voltage semiconductor element;
With
The second circuit unit is provided for each of the plurality of inverter circuit units;
Each of the second circuit units includes a high voltage side circuit unit and a low voltage side circuit unit,
The first circuit unit is composed of one circuit unit common to the plurality of inverter circuit units,
Said first circuit portion, the high-pressure-side circuit portion, and the low-pressure-side circuit part is separated from each other by different dielectrics respectively, it said different dielectric is not in contact with each other,
The voltage of the reference potential of the low-voltage side circuit unit is directly drawn from the voltage supply pad or terminal, respectively, and is independent without sharing the wiring for supplying the voltage of the reference potential between the plurality of low-voltage side circuit units. An inverter device characterized by that.
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