JP5274069B2 - 低電力モードにおける漏洩電力削減 - Google Patents
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Description
20 組み合わせロジック
30 組み合わせロジック
40 マルチプレクサ
50 マスタ・ラッチ
60 スレーブ・ラッチ
61 NORゲート
62 NANDゲート
70 メモリ
72 マルチプレクサ
80 保持レジスタ
90 レジスタ
95 マルチプレクサ
Claims (15)
- データ入力、データ出力、クロック信号入力およびクランプ信号入力を含むシーケンス回路であって、
該シーケンス回路は前記データ入力で受け取るデータ信号を、前記クロック信号入力で受け取られるクロック信号に応答して前記シーケンス回路にクロック入力し、前記クロック信号に応答して、前記シーケンス回路から前記データ出力にデータ信号を出力するように構成され、
前記シーケンス回路は前記クランプ信号入力の予め定められた値に応答して、低電力モードに切り換え、前記回路内の前記シーケンス状態を保持しながら前記データ出力を強制値に設定し、前記強制値は前記出力データ信号を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択され、
前記シーケンス回路は、
保持レジスタまたはラッチ回路のいずれかと、
機能パスラッチ回路とからなり、
保持レジスタまたはラッチ回路の前記いずれかは保持回路を有し、当該保持回路は保持信号の変化エッジに応答して、データ信号を前記機能パスラッチ回路から受け取って保持し、前記保持信号の異なる変化エッジに応答して、前記データ信号を前記機能パスラッチに出力するように構成され、前記保持信号は前記クランプ信号入力で受け取られる、前記シーケンス回路。 - 請求項1記載のシーケンス回路において、前記シーケンス回路が前記低電力モード中は、前記クロック信号入力にクロック信号を受け取らないように構成されている、前記シーケンス回路。
- 請求項1記載のシーケンス回路において、前記シーケンス回路がラッチおよびレジスタの少なくとも1つを含む、前記シーケンス回路。
- 請求項1記載のシーケンス回路において、前記シーケンス回路がメモリまたはレジスタ・ファイルを含む、前記シーケンス回路。
- 請求項1記載のシーケンス回路において、前記シーケンス回路が複数のデータ入力と複数のデータ出力を含み、前記シーケンス回路が前記クランプ信号入力への前記予め定められた値に応答して、前記複数のデータ出力を複数の値にクランプし、前記複数の値は前記複数の出力値を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択されている、前記シーケンス回路。
- 請求項5記載のシーケンス回路において、前記複数のデータ出力が各々低値にクランプされる、前記シーケンス回路。
- 請求項5記載のシーケンス回路において、前記複数のデータ出力が各々高値にクランプされる、前記シーケンス回路。
- 請求項5記載のシーケンス回路において、前記シーケンス回路が該シーケンス回路内のデータ記憶装置と前記データ出力との間に構成された、少なくとも1つのゲートを含み、前記少なくとも1つのゲートは前記データ記憶装置内に格納されている値を1つの入力に受け、前記クランプ信号入力をもう一方の入力に受け取るように動作可能であり、前記クランプ信号入力が、予め定められた値で無いときにはそれに応答して前記格納されている値を出力し、前記クランプ信号入力が、予め定められた値の時にはそれに応答して前記強制値を出力するように動作可能な、前記シーケンス回路。
- データ・ベクトルを格納するように動作可能なデータ記憶装置を含む請求項5記載のシーケンス回路において、前記シーケンス回路は前記予め定められた値が前記クランプ信号入力に与えられるとそれに応答して、前記複数のデータ出力に前記データ・ベクトルを出力するように動作可能な、前記シーケンス回路。
- 請求項1記載のシーケンス回路において、前記シーケンス回路が相補データ出力を含み、前記シーケンス回路は、前記予め定められた値が前記クランプ信号入力に入力されるとそれに応答して、前記相補データ出力を同一出力値にクランプするように動作可能である、前記シーケンス回路。
- 請求項1記載のシーケンス回路において、前記シーケンス回路が少なくとも1つのスリープ信号入力を含み、前記シーケンス回路は第1スリープ信号を受け取ると、それに応答して前記クロック信号をオフに切り換え、前記データ出力を前記強制値にクランプするように構成されている、前記シーケンス回路。
- 少なくとも第1セルおよび第2セルを含むセル・ライブラリであって、各セルは請求項1に基づくシーケンス回路を含み、前記第1セルにおいて前記データ出力強制値は高値であり、前記第2セルにおいて前記データ出力強制値は低値であり、前記第1および第2セルは同一専有面積を有する、前記セル・ライブラリ。
- 4つのセルを含むセル・ライブラリであって、各々のセルは請求項1に基づくシーケンス回路を含み、前記4つのセルは各々、2つの相補データ出力を有し、第1セルは前記出力および相補出力に対して高の強制値を有し、第2セルは前記出力および相補出力に対して低の強制値を有し、第3セルは前記出力に対して低の、そして相補出力に対して高の強制値を有し、また第4セルは前記出力に対して高、そして相補出力に対して低の強制値を有し、此処で前記4つのセルは同一占有面積を有する前記セル・ライブラリ。
- 複数のマクロ・セルを含むセル・ライブラリであって、各々のマクロ・セルは請求項5に基づく回路を含み、前記マクロ・セルの各々はそれらの複数の出力に異なる複数の強制値を含み、前記マクロ・セルの各々は同一占有面積を有する、前記セル・ライブラリ。
- 複数の回路セルを含む集積回路であって、前記回路セルの少なくともいくつかは請求項1に基づくシーケンス回路を含む、前記集積回路。
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