JP5272341B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、III族窒化物半導体を用いた半導体装置に関する。 The present invention relates to a semiconductor device using a group III nitride semiconductor.
AlGaN/GaNのヘテロ接合電界効果トランジスタ(Hetero−Junction-FET 以下HJFET)構造において、衝突イオン化により生成される正孔を除去することで安定的に高電圧動作が可能となる構造として、二次元電子ガスが形成される領域と基板の間にp型バッファ層を配する構造が報告されている。 In the AlGaN / GaN heterojunction field effect transistor (HJFET) structure, two-dimensional electrons can be stably operated by removing holes generated by impact ionization. A structure in which a p-type buffer layer is disposed between a region where a gas is formed and a substrate has been reported.
特許文献1に、導電性基板上にp型バッファ層を成長し、p型バッファ層上にAlGaN/GaNのHJFETを形成した構造について報告されている。
図7は、特許文献1に記載のAlGaN/GaNのHJFETの断面構造図を示している。図7に示すように、p型導電性のSiCからなる基板1上にMgをドーピングした300nmのp型AlGaN層(p型バッファ層)2、3μmのアンドープGaN層(電子走行層)3、Siをドーピングした20nmのn型AlGaN層4を有機金属化学気相成長(MOCVD)により堆積し、Ni/Auからなるゲート電極5、Ti/Alからなるソース電極6、ドレイン電極7を配し、また、ゲート電極5と反対側のソース電極6の横に、p型不純物拡散領域16を挟んで、Alにより形成され基板1まで達する埋め込み電極15を配し、更に各電極間をSiNからなる保護膜8で覆うことでヘテロ接合FETが作製される。
FIG. 7 shows a cross-sectional structure diagram of an AlGaN / GaN HJFET described in
作製されたHJFETに、金属層9を挟んでパッケージ10に密着させ、ソース電極6、埋め込み電極15、パッケージ10の間を各々ワイヤ17、18で接続する。このような構造とすることで、衝突イオン化により電子走行層3内に発生した正孔が、p型不純物拡散領域16及び埋め込み電極15を介して基板1に流れ、電子走行層3内への正孔の蓄積を抑制することが可能となる。
The manufactured HJFET is closely attached to the package 10 with the metal layer 9 interposed therebetween, and the source electrode 6, the embedded
しかしながら、上記文献記載の技術のように、p型AlGaN層から埋め込み電極を通じてソース電極及び基板へ接続した場合は、正孔蓄積の抑制に効果はあるが、p型AlGaN層の電位はソース電極と同じ0Vであるため、衝突イオン化により発生した正孔がある一定量蓄積され、正帯電するまで放出されず、不十分であった。また、ソース電極と同じ0Vに固定されたp型AlGaN層により、伝導帯下端のエネルギー準位が電子に対して持ち上げられることから全体的に二次元電子が溜まりにくくなり、ゲート電圧を正に印加しても、特にゲート電極直下以外の領域では電流が流れにくい状態が維持され、オン抵抗が高くなるなどの問題があった。 However, when the p-type AlGaN layer is connected from the p-type AlGaN layer to the source electrode and the substrate as in the technique described in the above document, it is effective in suppressing hole accumulation, but the potential of the p-type AlGaN layer is different from that of the source electrode. Since it was the same 0V, a certain amount of holes generated by impact ionization were accumulated, and were not released until positively charged. Also, the p-type AlGaN layer fixed at 0 V, the same as the source electrode, raises the energy level at the bottom of the conduction band relative to the electrons, making it difficult for two-dimensional electrons to collect as a whole, and applying a positive gate voltage. However, there is a problem that the state where current does not flow easily is maintained in a region other than directly under the gate electrode, and the on-resistance is increased.
本発明によれば、基板と、
前記基板上に設けられたIII族窒化物半導体多層膜と、
前記III族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記III族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されている
ことを特徴とする半導体装置が提供される。
According to the present invention, a substrate;
A group III nitride semiconductor multilayer film provided on the substrate;
A gate electrode, a source electrode, and a drain electrode provided on the group III nitride semiconductor multilayer film;
With
The group III nitride semiconductor multilayer film includes a hole transit layer, an electron transit layer, and an electron supply layer,
A semiconductor device is provided in which the hole transit layer and the gate electrode are electrically connected by a conductor.
この発明によれば、III族窒化物半導体多層膜に正孔走行層が設けられ、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化により電子走行層内で発生した正孔が、正孔走行層に蓄積されトランジスタのオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。 According to this invention, the hole transit layer is provided in the group III nitride semiconductor multilayer film, and the hole transit layer and the gate electrode are electrically connected by the conductor. Therefore, when holes generated in the electron transit layer due to impact ionization are accumulated in the hole transit layer and the transistor is in an off state, that is, when a negative voltage is applied to the gate, the hole transit layer also has a negative potential. As a result, holes can easily flow and holes generated by impact ionization can be efficiently discharged to the outside. At the same time, since the energy level at the bottom of the conduction band rises in the electron transit layer together with the potential on the hole transit layer side, the pinch-off characteristics in the off state are improved, and the leakage current can be further reduced. In addition, since a positive voltage is applied to the gate in the on state, a positive voltage is also applied to the hole transit layer, and the electron transit layer has an energy level at the bottom of the conduction band along with the potential on the hole transit layer side. As a result, electrons easily flow not only directly under the gate electrode but also between the source electrode and the drain electrode, and the on-resistance can be reduced.
本発明によれば、正孔走行層とゲート電極を同電位にすることにより、良好なトランジスタ特性を保ちつつ衝突イオン化により生成した正孔を外部に放出することができる半導体装置が提供される。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can discharge | release the hole produced | generated by collision ionization outside is provided, maintaining a favorable transistor characteristic by making a positive hole transit layer and a gate electrode into the same electric potential.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
(第一の実施形態)
図1は、本発明の第一の実施形態を示す断面構造図である。また、図2に、本実施形態の半導体装置の斜視図を示している。ここではHJFETの例を挙げる。
本実施形態の半導体装置は、基板100と、基板100上に設けられたIII族窒化物半導体多層膜と、III族窒化物半導体多層膜の上部に設けられた、ゲート電極112、ソース電極110およびドレイン電極114とを備え、III族窒化物半導体多層膜は、正孔走行層104、電子走行層106および電子供給層108を含み、正孔走行層104とゲート電極112とが導電体により電気的に接続されている。
(First embodiment)
FIG. 1 is a cross-sectional structure diagram showing a first embodiment of the present invention. FIG. 2 is a perspective view of the semiconductor device of this embodiment. Here, an example of HJFET is given.
The semiconductor device according to the present embodiment includes a
以下、本実施形態の半導体装置について詳述する。
まず、基板100上に、第一のIII族窒化物半導体からなるバッファ層102、第二のIII族窒化物半導体からなる正孔走行層104、第三のIII族窒化物半導体からなる電子走行層106、第四のIII族窒化物半導体からなる電子供給層108を形成する。
ここで、正孔走行層104、電子走行層106および電子供給層108がこの順で積層されていることが好ましい。これにより、衝突イオン化により発生した正孔を効率良く正孔走行層に蓄積することができる。また、キャリアを有意に発生させる観点から、電子走行層106と電子供給層108は接触していることが好ましい。
Hereinafter, the semiconductor device of this embodiment will be described in detail.
First, a
Here, the
その後、ソース電極110、ドレイン電極114を形成し、更にソース電極110、ドレイン電極114間にゲート電極112を形成する。ゲート電極112のパッド内の一部の領域において、正孔走行層104を貫通する深さのIII族窒化物半導体多層膜層を除去し、III族窒化物半導体多層膜の表面から正孔走行層104を貫通する深さまで接続孔が形成され、前記接続孔の内壁に金属膜を設けることにより、スルーホール電極109を形成する。本実施形態においては、正孔走行層104を貫通し、バッファ層102の一部まで達する深さのスルーホール電極109を形成する。
After that, the
基板100としては、例えばサファイア、炭化シリコン、GaN、AlGaN、AlNなどがある。
また、バッファ層102としては、例えばGaN、InN、AlN及び上記3種のGaN系半導体の混合物等がある。具体的には、バッファ層102としてInx2Gay2Alz2N(x2+y2+z2=1、0≦x2<1、0≦y2<1、0≦z2≦1、x2<z2、y2<z2)が例示できる。また、バッファ層102中にn型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、C、Beなどを添加することができる。
Examples of the
Examples of the
ただし、バッファ層102形成のために、基板100とバッファ層102の間にGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等からなる核形成層を挟んでも良い。
However, in order to form the
正孔走行層104としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。具体的には、正孔走行層104としてInx1Gay1Alz1N(x1+y1+z1=1、0≦x1≦1、0≦y1≦1、0≦z1<1、y1>z1)が例示できる。ただし、電子走行層106よりバンドギャップが小さい物質または組成であることがよい。また、正孔走行層104中に、p型ドーパントを含むことができる。p型ドーパントとしては、Mg、Be、Cのうち少なくとも1種であることが好ましい。また、n型ドーパントを含む場合は、例えばSi、S、Seなどを添加することができる。
Examples of the
さらに、正孔走行層104は、圧縮歪を受けている構成とする。正孔走行層104に圧縮歪を設ける例としては、正孔走行層104の平均格子定数が、バッファ層102の平均格子定数より大きいことが挙げられる。このような構成とすることにより、正孔走行層104とバッファ層102の界面の正孔走行層104側に正孔が蓄積されやすくなる。ここで、平均格子定数とは、面内方向の格子定数の、各層の厚さで加重平均をとることを意味し、例えば正孔走行層を2層以上の多層膜とする場合は、各層の面内方向の格子定数を求め、各層の厚さで加重平均した値を意味する。
Furthermore, the
ここで、正孔走行層104は、組成の異なる第1の層及び第2の層からなり、バッファ層102側に接する第2の層の平均格子定数またはバンドギャップが、バッファ層102と反対側に位置する第1の層と、バッファ層102との中間値である構成とすることもできる。
Here, the
図3に、2層の正孔走行層104からなる半導体装置の断面構造、さらに図4に、その斜視図を示している。図3及び、図4において、正孔走行層104が、第1の層118及び第2の層116の2層である以外は、図1及び図2に示した構造と同じである。第2の層116の平均格子定数またはバンドギャップが、バッファ層102と反対側に位置する第1の層118と、バッファ層102との中間値である構成であるため、正孔走行層104の結晶性を保ちつつ、正孔走行層104の厚みを厚くすることができる。
FIG. 3 shows a cross-sectional structure of a semiconductor device composed of two
また、電子走行層106としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。また、電子走行層106中に、不純物を添加しても、しなくてもよいが、不純物がn型不純物の場合、例えばSi、S、Seなどが挙げられる。また、p型不純物の場合は、例えばMg、C、Beなどを添加することができる。ただし、電子走行層106中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は1×1017cm−3以下が望ましい。
Examples of the
さらに、電子供給層108としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。ただし、電子走行層106より電子親和力の小さい物質または組成とする。電子供給層108中のn型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、C、Beなどを添加することも可能である。
Further, examples of the
スルーホール電極109は、III族窒化物半導体多層膜に正孔走行層104を貫通する深さの接続孔が形成され、前記接続孔の内壁に金属膜が設けられることにより形成される。このスルーホール電極109が、ゲート電極の導電性のパッドと電気的に接続されている。本実施形態において、スルーホール電極109を設けるための接続孔は、正孔走行層104を貫通しバッファ層102の一部まで達する深さのIII族窒化物半導体多層膜を除去することとしたが、基板100の表面に達していてもよい。
The through-
また、接続孔の形成方法は、特に限定されないが、III族窒化物半導体多層膜をドライエッチング又はホット燐酸などを用いるウエットエッチングで形成することができる。
さらに、スルーホール電極109およびゲート電極112の材料として、電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることができるが、例として、Ni/Auが挙げられる。
The method for forming the connection hole is not particularly limited, but the group III nitride semiconductor multilayer film can be formed by dry etching or wet etching using hot phosphoric acid or the like.
Further, as a material for the through-
次に本実施形態における半導体装置の効果を説明する。
本実施形態における半導体装置は、III族窒化物半導体多層膜に正孔走行層を設け、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。
Next, the effect of the semiconductor device in this embodiment will be described.
In the semiconductor device according to the present embodiment, a hole transit layer is provided in a group III nitride semiconductor multilayer film, and the hole transit layer and the gate electrode are electrically connected by a conductor. For this reason, when a negative voltage is applied to the gate where collision ionization is likely to occur, the hole transit layer also has a negative potential, and holes easily flow. Can be released to the outside. At the same time, since the energy level at the bottom of the conduction band rises in the electron transit layer together with the potential on the hole transit layer side, the pinch-off characteristics in the off state are improved, and the leakage current can be further reduced. In addition, since a positive voltage is applied to the gate in the on state, a positive voltage is also applied to the hole transit layer, and the electron transit layer has an energy level at the bottom of the conduction band along with the potential on the hole transit layer side. As a result, electrons easily flow not only directly under the gate electrode but also between the source electrode and the drain electrode, and the on-resistance can be reduced.
さらに、本実施形態においては、バッファ層102の自発分極効果による負電荷と、圧縮歪を受けている正孔走行層104の負電荷が共にバッファ層102と正孔走行層104との界面に発生することから界面の正孔走行層104側に正孔が蓄積されやすく、正孔に対する抵抗が低くなるため、正孔の半導体内の移動、および半導体からの放出が非常に容易となる。
Furthermore, in this embodiment, both the negative charge due to the spontaneous polarization effect of the
(第二の実施形態)
図5は、本発明の第二の実施形態を示す断面構造図である。また、図6に、本実施形態の半導体装置の斜視図を示している。本発明の半導体装置は、基板200上に、第一のIII族窒化物半導体からなるバッファ層202、第二のIII族窒化物半導体からなる正孔走行層204、第三のIII族窒化物半導体からなる電子走行層206、第四のIII族窒化物半導体からなる電子供給層208を形成する。その後、ソース電極210、ドレイン電極214を形成し、更にソース電極210、ドレイン電極214間にゲート電極212を形成する。ゲート電極212のパッド内の一部の領域において、少なくとも正孔走行層204の一部までのIII族窒化物半導体を除去し、スルーホール電極209を形成することで半導体装置が形成される。
(Second embodiment)
FIG. 5 is a cross-sectional structure diagram showing a second embodiment of the present invention. FIG. 6 is a perspective view of the semiconductor device of this embodiment. The semiconductor device according to the present invention includes a
基板200としては、例えばサファイア、炭化シリコン、GaN、AlNなどがある。
Examples of the
バッファ層202としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。また、バッファ層202中にn型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、C、Beなどを添加することができる。ただし、バッファ層202形成のために、基板200とバッファ層202の間にGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等からなる核形成層を挟んでも良い。
Examples of the
正孔走行層204としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。ただし、電子走行層206よりバンドギャップが小さい物質または組成であることがよい。また、正孔走行層204中に、p型ドーパントを含むことができる。p型ドーパントとしては、Mg、Be、Cのうち少なくとも1種であることが好ましい。また、n型ドーパントを含む場合は、例えばSi、S、Seなどを添加することができる。また、バッファ層202を設けないで、核形成層上に直接正孔走行層204を設けてもよい。
Examples of the
さらに、電子走行層206としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。また、電子走行層206中にn型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、C、Beなどを添加することも可能である。ただし、電子走行層206中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、不純物濃度は1×1017cm−3以下が望ましい。
Further, the
また、電子供給層208としては、例えばGaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等がある。ただし、電子走行層206より電子親和力の小さい物質または組成とする。電子供給層208中のn型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、C、Beなどを添加することも可能である。
Examples of the
スルーホール電極209は、III族窒化物半導体多層膜に少なくとも正孔走行層204に達する深さの接続孔が形成され、前記接続孔の内壁に金属膜が設けられることにより形成される。このスルーホール電極209が、ゲート電極の導電性のパッドと電気的に接続されている。
本実施形態において、スルーホール電極209を設けるための接続孔は、基板200の表面に達していてもよい。
The through-
In the present embodiment, the connection hole for providing the through-
次に本実施形態における半導体装置の効果を説明する。
本実施形態における半導体装置は、III族窒化物半導体多層膜の基板側にIII族窒化物半導体からなる正孔走行層を設け、正孔走行層とゲート電極とが導電体により電気的に接続されている。このため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に外部に放出することができる。これと同時に、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性が向上し、さらにリーク電流の低減を図ることができる。また、オン状態の時には、ゲートに正の電圧が印加されるため、正孔走行層にも正の電圧が印加され、電子走行層も正孔走行層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなり、オン抵抗を低減することが可能となる。
Next, the effect of the semiconductor device in this embodiment will be described.
In the semiconductor device according to the present embodiment, a hole traveling layer made of a group III nitride semiconductor is provided on the substrate side of the group III nitride semiconductor multilayer film, and the hole traveling layer and the gate electrode are electrically connected by a conductor. ing. For this reason, when a negative voltage is applied to the gate where collision ionization is likely to occur, the hole transit layer also has a negative potential, and holes easily flow. Can be released to the outside. At the same time, since the energy level at the bottom of the conduction band rises in the electron transit layer together with the potential on the hole transit layer side, the pinch-off characteristics in the off state are improved, and the leakage current can be further reduced. In addition, since a positive voltage is applied to the gate in the on state, a positive voltage is also applied to the hole transit layer, and the electron transit layer has an energy level at the bottom of the conduction band along with the potential on the hole transit layer side. As a result, electrons easily flow not only directly under the gate electrode but also between the source electrode and the drain electrode, and the on-resistance can be reduced.
(実施例1)
本実施例は、第一の実施形態に記載の半導体装置に関する。以下、図1を参照して説明する。
基板100としてc面((0001)面)炭化シリコン(SiC)基板、核形成層としてAlN層(膜厚200nm)(不図示)、バッファ層102としてInAlN層(In組成比0.17、膜厚1000nm)、正孔走行層104としてInGaN層(In組成比0.1、膜厚7nm)、電子走行層106としてGaN層(膜厚50nm)、電子供給層108としてAlGaN層(Al組成比0.2、膜厚40nm)、ソース電極110、ドレイン電極114としてTi/Al(Ti層の膜厚10nm、Al層の膜厚200nm)、ゲート電極112としてNi/Au(Ni層の膜厚10nm、Au層の膜厚400nm)、スルーホール電極109としてNi/Au(Ni層の膜厚10nm、Au層の膜厚600nm)を用いることにより作製した。
Example 1
This example relates to the semiconductor device described in the first embodiment. Hereinafter, a description will be given with reference to FIG.
C-plane ((0001) plane) silicon carbide (SiC) substrate as
このような構造であれば、InAlN層の自発分極効果による負電荷と、圧縮歪を受けているInGaN層の負電荷が共にInAlN/InGaN界面に発生することからInAlN/InGaN界面のInGaN(正孔走行層)側に正孔が蓄積されやすく、正孔に対する抵抗が低くなるため、正孔の半導体内の移動、および半導体からの放出が非常に容易となる。更に、ゲート電極と正孔走行層が同電位となるため、衝突イオン化が起こりやすいオフ状態、すなわちゲートに負の電圧が印加されているときには、正孔走行層も負の電位となり正孔が流れやすくなり、衝突イオン化で発生した正孔を効率的に半導体の外に放出することができる。同時に、電子走行層もバッファ層側の電位と共に伝導帯下端のエネルギー準位が持ち上がるため、オフ状態の時のピンチオフ特性向上、リーク電流の低減を図ることができる。また、オン状態の時には、正孔走行層に正の電圧が印加され、電子走行層もバッファ層側の電位と共に伝導帯下端のエネルギー準位がさがり、ゲート電極直下のみならず、ソース電極―ドレイン電極間が全体的に電子が流れやすくなることから、オン抵抗を低減することもできる。 In such a structure, both the negative charge due to the spontaneous polarization effect of the InAlN layer and the negative charge of the InGaN layer subjected to compressive strain are generated at the InAlN / InGaN interface. Holes are likely to be accumulated on the traveling layer) side, and the resistance to holes is low, so that movement of holes in the semiconductor and emission from the semiconductor become very easy. Furthermore, since the gate electrode and the hole transit layer are at the same potential, the hole transit layer also becomes a negative potential and the hole flows when an off-state where collision ionization is likely to occur, that is, when a negative voltage is applied to the gate. This makes it easier to efficiently release holes generated by impact ionization out of the semiconductor. At the same time, the energy level at the lower end of the conduction band rises with the potential on the buffer layer side in the electron transit layer, so that it is possible to improve the pinch-off characteristics and reduce the leakage current in the off state. In addition, in the ON state, a positive voltage is applied to the hole transit layer, and the electron transit layer also decreases the energy level at the bottom of the conduction band along with the potential on the buffer layer side, so that not only directly below the gate electrode, Since electrons easily flow between the electrodes as a whole, the on-resistance can be reduced.
なお、本実施例では基板100としてSiCを用いたが、サファイア、炭化シリコン、GaN、AlNなど他の任意の基板を用いることができる。更に、本実施例ではSiC基板のc面((0001)面)を用いたが、GaN系半導体がc軸配向して成長し、ピエゾ効果が実施の形態と同じ向きに発生する面であれば良く、任意の方向に約55°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に10°以内の傾斜とすることが好ましい。
In this embodiment, SiC is used as the
また、本実施例では電子走行層106としてGaN層を用いたが、電子走行層としてはInGaN層など、GaN、InN、AlN及び上記3種のGaN系半導体の混合物等を用いることができる。
同様に各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の場合、最も厚みのあるバッファ層102の平均格子定数と、正孔走行層104、電子走行層106、電子供給層108の各層の平均格子定数が異なっているため、正孔走行層104、電子走行層106、電子供給層108の各層の厚みは転位が発生する臨界膜厚以下とすることが好ましい。
In this embodiment, a GaN layer is used as the
Similarly, the thickness of each layer can be set to a desired thickness. However, in this example, the average lattice constant of the
また、本実施例では電子走行層106中に不純物は添加していないが、n型不純物として、例えばSi、S、Seなど、p型不純物として、例えばMg、Be、Cなどを添加することも可能である。ただし、キャリア走行層中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は1×1017cm−3以下が望ましい。
In this embodiment, no impurity is added to the
また、本実施例ではソース電極110、ドレイン電極114としてTi/Alを用いたが、ソース電極、ドレイン電極は本実施例中電子供給層108であるAlGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Pt、Nb、Al、Au等の金属を用いることができ、複数の前記金属を積層した構造とすることもできる。
同様に本実施例ではゲート金属112、スルーホール電極109としてNi/Auを用いたが、基本的に電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることが出来る。
In this embodiment, Ti / Al is used for the
Similarly, in this embodiment, Ni / Au is used as the
(実施例2)
本実施例は、第二の実施形態に記載の半導体装置に関する。以下、図5を参照して説明する。
基板200としてc面((0001)面)炭化シリコン(SiC)基板、バッファ層202としてAlGaN層(Al組成比0.2、膜厚100nm)、正孔走行層204としてGaN層(Mgを1×1020cm−3添加、膜厚500nm)、電子走行層206としてGaN層(膜厚1500nm)、電子供給層208としてAlGaN層(Al組成比0.2、膜厚40nm)、ソース電極210、ドレイン電極214としてTi/Al(Ti層の膜厚10nm、Al層の膜厚200nm)、ゲート電極212としてNi/Au(Ni層の膜厚10nm、Au層の膜厚400nm)、スルーホール電極209としてNi/Au(Ni層の膜厚10nm、Au層の膜厚600nm)を用いることにより作製した。
(Example 2)
This example relates to the semiconductor device described in the second embodiment. Hereinafter, a description will be given with reference to FIG.
The
同様に本実施例では電子走行層206としてGaN層を用いたが、電子走行層としてはInGaN層など、GaN、InN、AlN及び上記3種のIII族窒化物半導体の混合物等を用いることができる。
Similarly, in this embodiment, a GaN layer is used as the
同様に各層の膜厚に関しても、所望の厚さとすることができる。ただし、本実施例の場合、最も厚みのある電子走行層206の平均格子定数と、その上層の電子供給層208の平均格子定数が異なっているため、電子供給層208の厚みは転位が発生する臨界膜厚以下とすることが好ましい。
Similarly, the thickness of each layer can be set to a desired thickness. However, in the case of this example, the average lattice constant of the
また、本実施例では電子走行層206中に不純物は添加していないが、n型不純物として、例えばSi、S、Seなどp型不純物として、例えば、Mg、Be、Cなどを添加することも可能である。ただし、電子走行層206中の不純物濃度が高くなるとクーロン散乱の影響により移動度が低下するため、不純物濃度は1x1017cm−3以下が望ましい。
In this embodiment, no impurities are added to the
また、本実施例ではソース電極210、ドレイン電極214としてTi/Alを用いたが、ソース電極、ドレイン電極は本実施例中電子供給層208であるAlGaNとオーミック接触する金属であればよく、例えばW、Mo、Si、Ti、Pt、Nb、Al、Au等の金属を用いることができ、複数の前述の金属を積層した構造とすることもできる。
In this embodiment, Ti / Al is used as the
同様に本実施例ではゲート電極212、スルーホール電極209としてNi/Auを用いたが、基本的に電子に対してショットキ接触、正孔に対してオーミック接触すればよく、所望の金属とすることが出来る。
なお、本発明は、以下の構成を適用することも可能である。
(1)
基板と、
前記基板上に設けられたIII族窒化物半導体多層膜と、
前記III族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記III族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されている
ことを特徴とする半導体装置。
(2)
前記正孔走行層、前記電子走行層および前記電子供給層がこの順で積層されていることを特徴とする(1)に記載の半導体装置。
(3)
前記正孔走行層に、p型ドーパントを含むことを特徴とする(1)または(2)に記載の半導体装置。
(4)
前記p型ドーパントが、Mg、Be、Cのうち少なくとも1種であることを特徴とする(3)に記載の半導体装置。
(5)
前記正孔走行層が、Inx 1 Gay 1 Alz 1 N(x 1 +y 1 +z 1 =1、0≦x 1 ≦1、0≦y 1 ≦1、0≦z 1 <1、y 1 >z 1 )からなることを特徴とする(1)乃至(4)いずれかに記載の半導体装置。
(6)
前記正孔走行層が、圧縮歪を受けていることを特徴とする(1)乃至(5)いずれかに記載の半導体装置。
(7)
前記基板と、前記正孔走行層との間に、バッファ層を含み、前記正孔走行層の平均格子定数が、前記バッファ層の平均格子定数より大きいことを特徴とする(1)乃至(6)に記載の半導体装置。
(8)
前記バッファ層が、Inx 2 Gay 2 Alz 2 N(x 2 +y 2 +z 2 =1、0≦x 2 <1、0≦y 2 <1、0≦z 2 ≦1、x 2 <z 2 、y 2 <z 2 )からなることを特徴とする(7)に記載の半導体装置。
(9)
前記正孔走行層は、組成の異なる第1の層及び第2の層からなり、前記バッファ層側に接する前記第2の層の平均格子定数またはバンドギャップが、前記バッファ層と反対側に位置する前記第1の層と、前記バッファ層との中間値であることを特徴とする(7)または(8)に記載の半導体装置。
(10)
前記III族窒化物半導体多層膜の表面から少なくとも前記正孔走行層に達する深さまで接続孔が形成され、前記接続孔の内壁に金属膜が設けられ、前記金属膜が、前記ゲート電極の導電性のパッドと電気的に接続されていることを特徴とする(1)乃至(9)いずれかに記載の半導体装置。
(11)
前記接続孔が、前記III族窒化物半導体多層膜の表面から前記正孔走行層を貫通する深さまで形成されていることを特徴とする(10)に記載の半導体装置。
Similarly, in this embodiment, Ni / Au is used as the
The present invention can also apply the following configurations.
(1)
A substrate,
A group III nitride semiconductor multilayer film provided on the substrate;
A gate electrode, a source electrode, and a drain electrode provided on the group III nitride semiconductor multilayer film;
With
The group III nitride semiconductor multilayer film includes a hole transit layer, an electron transit layer, and an electron supply layer,
The hole transit layer and the gate electrode are electrically connected by a conductor.
A semiconductor device.
(2)
The semiconductor device according to (1), wherein the hole transit layer, the electron transit layer, and the electron supply layer are laminated in this order.
(3)
The semiconductor device according to (1) or (2), wherein the hole transit layer contains a p-type dopant.
(4)
The semiconductor device according to (3), wherein the p-type dopant is at least one of Mg, Be, and C.
(5)
The hole transit layer is Inx 1 Gay 1 Alz 1 N (x 1 + y 1 + z 1 = 1, 0 ≦ x 1 ≦ 1, 0 ≦ y 1 ≦ 1, 0 ≦ z 1 <1, y 1 > z 1 ), The semiconductor device according to any one of (1) to (4).
(6)
The semiconductor device according to any one of (1) to (5), wherein the hole transit layer is subjected to compressive strain.
(7)
(1) to (6) including a buffer layer between the substrate and the hole transit layer, wherein an average lattice constant of the hole transit layer is larger than an average lattice constant of the buffer layer. ) Semiconductor device.
(8)
The buffer layer is Inx 2 Gay 2 Alz 2 N (x 2 + y 2 + z 2 = 1, 0 ≦ x 2 <1, 0 ≦ y 2 <1, 0 ≦ z 2 ≦ 1, x 2 <z 2 , Y 2 <z 2 ). The semiconductor device according to (7),
(9)
The hole transit layer includes a first layer and a second layer having different compositions, and an average lattice constant or a band gap of the second layer in contact with the buffer layer side is located on the opposite side to the buffer layer. The semiconductor device according to (7) or (8), wherein the semiconductor device has an intermediate value between the first layer and the buffer layer.
(10)
A connection hole is formed from the surface of the group III nitride semiconductor multilayer film to a depth reaching at least the hole transit layer, a metal film is provided on an inner wall of the connection hole, and the metal film is electrically conductive to the gate electrode. The semiconductor device according to any one of (1) to (9), wherein the semiconductor device is electrically connected to the pad.
(11)
The semiconductor device according to (10), wherein the connection hole is formed from the surface of the group III nitride semiconductor multilayer film to a depth penetrating the hole transit layer.
1 基板
2 p型AlGaN層(p型バッファ層)
3 アンドープGaN層(電子走行層)
4 AlGaN層
5 ゲート電極
6 ソース電極
7 ドレイン電極
8 保護膜
9 金属層
10 パッケージ
15 埋め込み電極
16 p型不純物拡散領域
17 ワイヤ
18 ワイヤ
100 基板
102 バッファ層
104 正孔走行層
106 電子走行層
108 電子供給層
109 スルーホール電極
110 ソース電極
112 ゲート電極
114 ドレイン電極
116 第2の層
118 第1の層
200 基板
202 バッファ層
204 正孔走行層
206 電子走行層
208 電子供給層
209 スルーホール電極
210 ソース電極
212 ゲート電極
214 ドレイン電極
1 Substrate 2 p-type AlGaN layer (p-type buffer layer)
3 Undoped GaN layer (electron transit layer)
4 AlGaN layer 5 Gate electrode 6 Source electrode 7 Drain electrode 8 Protective film 9 Metal layer 10
Claims (9)
前記基板上に設けられたIII族窒化物半導体多層膜と、
前記III族窒化物半導体多層膜の上部に設けられた、ゲート電極、ソース電極およびドレイン電極と、
を備え、
前記III族窒化物半導体多層膜は、正孔走行層、電子走行層および電子供給層を含み、
前記正孔走行層と前記ゲート電極とが導電体により電気的に接続されており、
前記基板と、前記正孔走行層との間に、バッファ層を含み、前記正孔走行層の平均格子定数が、前記バッファ層の平均格子定数より大きく、
前記正孔走行層は、組成の異なる第1の層及び第2の層からなり、前記バッファ層側に接する前記第2の層の平均格子定数またはバンドギャップが、前記バッファ層と反対側に位置する前記第1の層と、前記バッファ層との中間値であることを特徴とする半導体装置。 A substrate,
A group III nitride semiconductor multilayer film provided on the substrate;
A gate electrode, a source electrode, and a drain electrode provided on the group III nitride semiconductor multilayer film;
With
The group III nitride semiconductor multilayer film includes a hole transit layer, an electron transit layer, and an electron supply layer,
The hole transit layer and the gate electrode are electrically connected by a conductor ;
A buffer layer is included between the substrate and the hole transit layer, and an average lattice constant of the hole transit layer is larger than an average lattice constant of the buffer layer,
The hole transit layer includes a first layer and a second layer having different compositions, and an average lattice constant or a band gap of the second layer in contact with the buffer layer side is located on the opposite side to the buffer layer. A semiconductor device having an intermediate value between the first layer and the buffer layer .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
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JP2007183853A Active JP5272341B2 (en) | 2007-07-13 | 2007-07-13 | Semiconductor device |
Country Status (1)
Country | Link |
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JP (1) | JP5272341B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8921894B2 (en) | 2010-03-26 | 2014-12-30 | Nec Corporation | Field effect transistor, method for producing the same, and electronic device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4746825B2 (en) * | 2003-05-15 | 2011-08-10 | 富士通株式会社 | Compound semiconductor device |
JP2007088186A (en) * | 2005-09-21 | 2007-04-05 | Toshiba Corp | Semiconductor device and its fabrication process |
JP2007103451A (en) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | Semiconductor device and its manufacturing method |
-
2007
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Publication number | Publication date |
---|---|
JP2009021458A (en) | 2009-01-29 |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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