JP5261911B2 - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
本発明は、LOCOS(Local Oxidation of Silicon)法により形成された素子分離膜(フィールド酸化膜)を有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device having an element isolation film (field oxide film) formed by a LOCOS (Local Oxidation of Silicon) method.
半導体装置(集積回路)を製造する場合、複数の素子領域を相互に電気的に分離する素子分離膜を形成することが必要である。素子分離膜の一つに、LOCOS(Local Oxidation of Silicon)法により形成されるフィールド酸化膜がある。 When manufacturing a semiconductor device (integrated circuit), it is necessary to form an element isolation film that electrically isolates a plurality of element regions from each other. One element isolation film is a field oxide film formed by a LOCOS (Local Oxidation of Silicon) method.
図1〜図3は、LOCOS法を用いた従来の半導体装置の製造方法の一例を示す図である。これらの図1〜図3の各図において、(a)は半導体基板を上方から見たときの平面図であり、(b)は(a)のI−I線の位置における断面図である。 1 to 3 are diagrams showing an example of a conventional method for manufacturing a semiconductor device using a LOCOS method. In each of FIGS. 1 to 3, (a) is a plan view when the semiconductor substrate is viewed from above, and (b) is a cross-sectional view taken along the line II in (a).
まず、図1(a),(b)に示すように、半導体基板10の表面を熱酸化してパッド酸化膜(図示せず)を形成した後、素子領域上を覆うSiN膜(シリコン窒化膜)11を形成する。すなわち、CVD(化学気相成長)法により、半導体基板10の上側全面にSiN膜11を形成し、このSiN膜11をフォトリソグラフィ法及びエッチング法によりパターニングして、素子領域上のみにSiN膜11を残す。
First, as shown in FIGS. 1A and 1B, after the surface of the
次に、図2(a),(b)に示すように、SiN膜11をマスクとして半導体基板10の表面をウェット酸化し、フィールド酸化膜12を形成する。その後、SiN膜11及びパッド酸化膜をエッチングにより除去する。
Next, as shown in FIGS. 2A and 2B, the surface of the
次に、図3(a),(b)に示すように、素子領域の表面を熱酸化してゲート絶縁膜13を形成する。その後、CVD法により、半導体基板10の上側全面に、不純物を導入して導電性を付与したポリシリコン膜を形成する。そして、フォトリソグラフィ法によりこのポリシリコン膜をパターニングして、素子領域上を横断するゲート電極14を形成する。
Next, as shown in FIGS. 3A and 3B, the surface of the element region is thermally oxidized to form a
次に、ゲート電極14をマスクとして素子領域の表面に不純物をイオン注入し、ゲート電極14の両側にソース/ドレインとなる不純物領域15を形成する。次いで、熱処理を施して不純物領域15の不純物を活性化した後、半導体基板10上に層間絶縁膜、コンタクトホール及び配線等を形成する。このようにして、半導体装置が完成する。
Next, impurities are ion-implanted into the surface of the element region using the
なお、本発明に関係すると思われる従来技術として、特許文献1,2に記載されたものがある。特許文献1には、LOCOS法によりフィールド絶縁膜を形成する半導体装置の製造方法の一例が記載されている。また、特許文献2には、シリコン酸化膜をマスクとしてシリコン窒化膜をエッチングすることにより、トレンチ構造の素子分離膜の周囲にシリコン窒化膜からなる側壁を自己整合的に形成することが記載されている。
上述した方法により形成された半導体装置では、高温環境において半導体装置を駆動するバーイン(Burn-in)検査時にゲート破壊が発生することがあり、製造歩留りが低下するという問題点がある。本願発明者等の研究から、素子領域の形状が単純な矩形の場合はゲート破壊が発生しにくいが、素子領域が単純な矩形でない場合にゲート破壊が発生しやすくなることが判明している。 In the semiconductor device formed by the above-described method, gate breakdown may occur during a burn-in inspection for driving the semiconductor device in a high-temperature environment, and there is a problem in that the manufacturing yield decreases. From the research by the inventors of the present application, it has been found that gate breakdown is less likely to occur when the element region is a simple rectangle, but gate breakdown is more likely to occur when the element region is not a simple rectangle.
素子領域の形状に関係するゲート破壊の発生原因は明らかでないものの、次のように考えることができる。図4は、SiN膜11及びパッド酸化膜を除去した後の半導体基板10の表面を示す上面図である。上述した半導体装置の製造方法では、図4に示すように、素子領域10aの形状を確定する辺のうちゲート電極14と交差する2つの辺の長さが相互に異なる。以下、これらの2つの辺のうち短いほうの辺(図4中にAで示す辺)を短辺、長いほうの辺(図4中にBで示す辺)を長辺という。素子領域10aの短辺及び長辺の長さは、SiN膜11の2つの辺の長さにそれぞれ対応している。そして、フィールド酸化膜12を形成するときに、SiN膜11の辺の長さがフィールド酸化膜12の先端形状に関係する。
Although the cause of the gate breakdown related to the shape of the element region is not clear, it can be considered as follows. FIG. 4 is a top view showing the surface of the
図5は、フィールド酸化膜の先端部を拡大して示す模式的断面図である。この図5に示すように、短辺側のフィールド酸化膜(図5中の右側のフィールド酸化膜)12の先端の傾斜角は、長辺側のフィールド酸化膜(図5中の左側のフィールド酸化膜)12の先端の傾斜角よりも大きくなる。このように、フィールド酸化膜12の先端の傾斜角が大きくなると、SiN膜11及びパッド酸化膜をエッチングにより除去する際にフィールド酸化膜12の先端近傍の半導体基板表面がエッチングされ、その部分にゲート電極14を構成するポリシリコンが入り込んで、導電性の突起(図5中に円で囲んだ部分)が形成される。そのため、バーイン検査時に突起部分に電荷が集中して、ゲート破壊が発生する。
FIG. 5 is a schematic cross-sectional view showing an enlarged front end portion of the field oxide film. As shown in FIG. 5, the inclination angle of the tip of the short-side field oxide film (right-side field oxide film in FIG. 5) 12 is the long-side field oxide film (left-side field oxidation film in FIG. 5). Membrane) 12 is larger than the inclination angle of the tip. As described above, when the inclination angle of the tip of the
以上から、本発明の目的は、LOCOS法により形成されるフィールド酸化膜の先端部の傾斜角に起因するゲート破壊を抑制できる半導体装置の製造方法を提供することである。 In view of the above, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of suppressing gate breakdown due to the inclination angle of the tip of a field oxide film formed by the LOCOS method.
本発明の一観点によれば、半導体基板の上からの平面視で、前記半導体基板上に、第1の辺と前記第1の辺より長い第2の辺とを含む複数の辺を外周とするSiN膜を形成する工程と、前記第2の辺を覆い、前記第1の辺が露出するレジスト膜を形成する工程と、前記レジスト膜に覆われていない部分の前記SiN膜を厚さ方向の途中までエッチングする工程と、前記レジスト膜を除去する工程と、前記SiN膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成して、前記半導体基板の上からの平面視で、前記半導体基板上に、第3の辺と前記第3の辺より長い第4の辺とを含む複数の辺を外周とする素子領域を画定する工程と、前記SiN膜を除去する工程と、前記素子領域の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に、前記素子領域上を横断し、前記第3の辺及び前記第4の辺と交差するゲート電極を形成する工程と、前記ゲート電極の両側の前記素子領域に不純物を導入する工程とを有する半導体装置の製造方法が提供される。 According to one aspect of the present invention, a plurality of sides including a first side and a second side longer than the first side are arranged on the semiconductor substrate in a plan view from above the semiconductor substrate. A step of forming a SiN film, a step of forming a resist film covering the second side and exposing the first side, and a portion of the SiN film not covered by the resist film in the thickness direction A step of etching halfway, a step of removing the resist film, a surface of the semiconductor substrate is thermally oxidized using the SiN film as a mask, a field oxide film is formed, and a plan view from above the semiconductor substrate And delimiting an element region having a plurality of sides including a third side and a fourth side longer than the third side on the semiconductor substrate, and removing the SiN film. Forming a gate insulating film on the element region; On the gate insulating film, forming a gate electrode that crosses over the element region and intersects the third side and the fourth side; and impurities in the element region on both sides of the gate electrode A method for manufacturing a semiconductor device is provided.
本発明においては、SiN膜を形成した後、半導体基板の上にSiN膜の一部が露出するレジスト膜を形成する。そして、このレジスト膜に覆われていない部分のSiN膜をエッチングして薄膜化する。 In the present invention, after forming the SiN film, a resist film in which a part of the SiN film is exposed is formed on the semiconductor substrate. Then, the portion of the SiN film not covered with the resist film is etched to reduce the thickness.
このようにSiN膜を薄膜化することにより、フィールド酸化膜の先端の傾斜角が小さくなる。素子領域が矩形でない場合に、短辺側のほうが長辺側よりもフィールド酸化膜の先端の傾斜角が大きくなるので、短辺側のSiN膜を上記のように薄膜化することにより、短辺側の先端の傾斜角を長辺側のフィールド酸化膜の先端の傾斜角と同様に小さくすることができる。これにより、SiN膜及びパッド酸化膜を除去するときに基板がエッチングされることが抑制され、導電性の突起の発生が回避されて、バーイン検査時におけるゲート破壊が防止される。 By reducing the thickness of the SiN film in this way, the inclination angle of the tip of the field oxide film is reduced. When the element region is not rectangular, the inclination angle of the tip of the field oxide film is larger on the short side than on the long side, and therefore, by reducing the thickness of the SiN film on the short side as described above, the short side The inclination angle of the tip on the side can be reduced similarly to the inclination angle of the tip of the field oxide film on the long side. This suppresses etching of the substrate when removing the SiN film and the pad oxide film, avoids the generation of conductive protrusions, and prevents gate breakdown during burn-in inspection.
以下、本発明の実施形態を、添付の図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図6〜図10は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す図である。これらの図6〜図10の各図において、(a)は半導体基板を上方から見たときの平面図であり、(b)は(a)のII−II線の位置における断面図である。 6 to 10 are views showing the semiconductor device manufacturing method according to the embodiment of the present invention in the order of steps. 6 to 10, (a) is a plan view of the semiconductor substrate as viewed from above, and (b) is a cross-sectional view taken along the line II-II in (a).
まず、図6(a),(b)に示すように、半導体基板(例えばシリコンウェハ)20の表面を熱酸化してパッド酸化膜(図示せず)を例えば20nmの厚さに形成した後、その上に素子領域上を覆うSiN膜21を形成する。すなわち、CVD法により、半導体基板20の上側全面にSiN膜21を例えば120nmの厚さに形成する。その後、SiN膜21の上にフォトレジストを塗布してフォトレジスト膜を形成し、所定の露光マスクを介してフォトレジスト膜を露光した後、現像処理を施して、素子領域を覆うレジストパターン(図示せず)を形成する。次いで、レジストパターンをマスクとしてSiN膜21を例えばRIE(反応性イオンエッチング)法によりエッチングして、素子領域上のみにSiN膜21を残す。その後、フォトレジスト膜を除去する。
First, as shown in FIGS. 6A and 6B, the surface of a semiconductor substrate (for example, a silicon wafer) 20 is thermally oxidized to form a pad oxide film (not shown) with a thickness of, for example, 20 nm. A SiN
次に、半導体基板20の上側全面にフォトレジストを塗布して、厚さが例えば0.75μmのフォトレジスト膜を形成する。その後、このフォトレジスト膜をステッパ露光した後、現像処理を施して、図7(a),(b)に示すように、SiN膜21の一部が露出するレジストパターン22を形成する。このレジストパターン22はSiN膜21の長辺側の部分を覆い、短辺側の部分が露出するように形成することが重要である。なお、本実施形態においては、素子領域の辺のうち後述するゲート電極と交差する2つの辺の長さが長いほうの辺を長辺、短いほうの辺を短辺という。
Next, a photoresist is applied to the entire upper surface of the
次に、図8(a),(b)に示すように、レジストパターン22をマスクとしてSiN膜21をその厚さ方向の途中(例えば、半分)まで矩形状にエッチングして、SiN膜21を部分的に薄膜化する。このときのエッチングは、例えばCF4ガス及びO2ガスを用いたドライエッチングにより行う。次いで、レジストパターン22をアッシングして除去する。
Next, as shown in FIGS. 8A and 8B, the SiN
次に、半導体基板20を例えば900℃に加熱して、半導体基板20の表面のうちSiN膜21に覆われていない部分をウェット酸化させる。これにより、図9(a),(b)に示すように、SiN膜21に覆われていない部分が厚膜化して、フィールド酸化膜(LOCOS)23が形成される。このフィールド酸化膜23の厚さは、例えば500nmとする。
Next, the
本実施形態においては、図9(b)に示すようにSiN膜21の短辺側をエッチングして薄膜化しているので、短辺側のフィールド酸化膜23の先端部の傾斜角が小さくなり、長辺側のフィールド酸化膜23の先端部の傾斜角とほぼ同じにすることができる。
In the present embodiment, as shown in FIG. 9B, since the short side of the
次に、例えばリン酸等を用いてSiN膜21をエッチング除去し、更にその下の熱酸化膜をフッ酸等により除去する。その後、例えば1000℃の温度で素子領域の半導体基板20の表面を熱酸化して、図10(a),(b)に示すように、ゲート絶縁膜24を例えば10nmの厚さに形成する。次いで、CVD法により、半導体基板20の上側全面に、不純物を導入して導電性を付与したポリシリコン膜を例えば250nmの厚さに形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングして、素子領域上を横断するゲート電極25を形成する。なお、ゲート電極25の抵抗を低減するために、ゲート電極25の上にシリサイド膜(例えば、タングステンシリサイド膜等)を形成することが好ましい。
Next, the
次に、ゲート電極25をマスクとして半導体基板の表面(素子領域)に不純物をイオン注入して、ゲート電極25の両側にソース/ドレインとなる不純物領域26を形成した後、熱処理を施して不純物を活性化させる。その後、半導体基板20上に層間絶縁膜、コンタクトホール及び配線等を形成する。このようにして、半導体装置が完成する。
Next, impurities are ion-implanted into the surface (element region) of the semiconductor substrate using the
本実施形態の製造方法により製造された半導体装置は、短辺側及び長辺側のフィールド酸化膜23の先端部の傾斜角がいずれも小さいので、SiN膜21及びパッド酸化膜を除去するときにフィールド酸化膜23の先端近傍の基板表面がエッチングされる現象が抑制される。これにより、バーイン検査時におけるゲート破壊が回避され、半導体装置の製造歩留りが向上するという効果が得られる。
In the semiconductor device manufactured by the manufacturing method according to the present embodiment, since the inclination angle of the tip of the
なお、上記実施形態では、図8(a),(b)に示す工程において、SiN膜21を矩形状にエッチングしているが、図11に示すようにSiN膜21をテーパー状にエッチングしてもよい。SiN膜21のエッチング形状は、エッチング条件により変化する。
In the above embodiment, the
以下、本発明の諸態様を、付記としてまとめて記載する。 Hereinafter, various aspects of the present invention will be collectively described as supplementary notes.
(付記1)半導体基板の素子領域上を覆うSiN膜を形成する工程と、
前記半導体基板の上に、前記SiN膜の一部が露出するレジスト膜を形成する工程と、
前記レジスト膜に覆われていない部分の前記SiN膜を厚さ方向の途中までエッチングする工程と、
前記レジスト膜を除去する工程と、
前記SiN膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成する工程と、
前記SiN膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
(Appendix 1) A step of forming a SiN film covering an element region of a semiconductor substrate;
Forming a resist film exposing a part of the SiN film on the semiconductor substrate;
Etching the part of the SiN film not covered with the resist film to the middle in the thickness direction;
Removing the resist film;
Thermally oxidizing the surface of the semiconductor substrate using the SiN film as a mask to form a field oxide film;
And a step of removing the SiN film.
(付記2)前記SiN膜を除去する工程の後に、
前記素子領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に前記素子領域上を横断するゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域に不純物を導入する工程と
を有することを特徴とする付記1に記載の半導体装置の製造方法。
(Appendix 2) After the step of removing the SiN film,
Forming a gate insulating film on the element region;
Forming a gate electrode across the element region on the gate insulating film;
The method for manufacturing a semiconductor device according to claim 1, further comprising: introducing an impurity into the element region on both sides of the gate electrode.
(付記3)前記素子領域が前記ゲート電極と交差する2つの辺を有し、前記レジスト膜は前記2つの辺のうち長さが長いほうの辺の上を覆い、短いほうの辺が露出するように形成することを特徴とする付記2に記載の半導体装置の製造方法。 (Supplementary Note 3) The element region has two sides intersecting the gate electrode, the resist film covers the longer side of the two sides, and the shorter side is exposed. The method of manufacturing a semiconductor device according to attachment 2, wherein the semiconductor device is formed as described above.
(付記4)前記SiN膜をエッチングする工程において、エッチングする部分の断面が矩形状となるようにエッチングすることを特徴とする付記1に記載の半導体装置の製造方法。 (Supplementary note 4) The method of manufacturing a semiconductor device according to supplementary note 1, wherein in the step of etching the SiN film, etching is performed so that a cross-section of a portion to be etched is rectangular.
(付記5)前記SiN膜をエッチングする工程において、エッチングする部分の断面がテーパー状となるようにエッチングすることを特徴とする付記1に記載の半導体装置の製造方法。 (Supplementary note 5) The method of manufacturing a semiconductor device according to supplementary note 1, wherein in the step of etching the SiN film, etching is performed so that a cross section of a portion to be etched is tapered.
(付記6)前記素子領域が矩形でないことを特徴とする付記1に記載の半導体装置の製造方法。 (Additional remark 6) The said device area | region is not a rectangle, The manufacturing method of the semiconductor device of Additional remark 1 characterized by the above-mentioned.
10,20…半導体基板、
10a…素子領域、
11,21…SiN膜、
12,23…フィールド酸化膜、
13,24…ゲート絶縁膜、
14,25…ゲート電極、
15,26…不純物領域、
22…レジストパターン。
10, 20 ... Semiconductor substrate,
10a ... element region,
11, 21 ... SiN film,
12, 23 ... Field oxide film,
13, 24 ... gate insulating film,
14, 25 ... gate electrodes,
15, 26 ... impurity region,
22: Resist pattern.
Claims (3)
前記第2の辺を覆い、前記第1の辺が露出するレジスト膜を形成する工程と、
前記レジスト膜に覆われていない部分の前記SiN膜を厚さ方向の途中までエッチングする工程と、
前記レジスト膜を除去する工程と、
前記SiN膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成して、前記半導体基板の上からの平面視で、前記半導体基板上に、第3の辺と前記第3の辺より長い第4の辺とを含む複数の辺を外周とする素子領域を画定する工程と、
前記SiN膜を除去する工程と、
前記素子領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に、前記素子領域上を横断し、前記第3の辺及び前記第4の辺と交差するゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域に不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。 Forming a SiN film having a plurality of sides including a first side and a second side longer than the first side on the semiconductor substrate in a plan view from above the semiconductor substrate;
Forming a resist film covering the second side and exposing the first side ;
Etching the part of the SiN film not covered with the resist film to the middle in the thickness direction;
Removing the resist film;
Using the SiN film as a mask, the surface of the semiconductor substrate is thermally oxidized to form a field oxide film , and the third side and the third side are formed on the semiconductor substrate in plan view from above the semiconductor substrate. Defining an element region having a plurality of sides including a fourth side longer than the side as an outer periphery ;
Removing the SiN film ;
Forming a gate insulating film on the element region;
Forming a gate electrode on the gate insulating film across the element region and intersecting the third side and the fourth side;
And a step of introducing an impurity into the element region on both sides of the gate electrode .
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