JP5251102B2 - Semiconductor device - Google Patents

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Description

本発明は、トランジスタ素子を有する半導体装置に関するものである。   The present invention relates to a semiconductor device having a transistor element.

従来、例えば特許文献１に示されるように、縦型ＭＯＳトランジスタ素子を有する半導体装置が提案されている。縦型ＭＯＳトランジスタ素子では、ソース電極とドレイン電極が基板の両表面に分けて配置されており、ソース電極とドレイン電極が基板の一方の表面にまとめて配置された横型ＭＯＳトランジスタ素子と比べて、ＭＯＳトランジスタ素子の低オン抵抗化を図ることができる構成となっている。
特開平５−１２９６１０号公報 Conventionally, for example, as disclosed in Patent Document 1, a semiconductor device having a vertical MOS transistor element has been proposed. In the vertical MOS transistor element, the source electrode and the drain electrode are separately arranged on both surfaces of the substrate, and compared to the horizontal MOS transistor element in which the source electrode and the drain electrode are collectively arranged on one surface of the substrate, The MOS transistor element can be configured to have a low on-resistance.
JP-A-5-129610

ところで、縦型ＭＯＳトランジスタ素子などの縦型トランジスタ素子を有する半導体装置では、複数個の微細セルを並列接続構造とし、無効領域を極小とする最適設計によりオン抵抗を低減するようにしている。しかしながら、微細化が進むにつれて、ソース（エミッタ）電極のコンタクト面積も小さくなるため、オン抵抗が上昇するという問題がある。   By the way, in a semiconductor device having a vertical transistor element such as a vertical MOS transistor element, the on-resistance is reduced by an optimum design in which a plurality of fine cells are connected in parallel and the invalid region is minimized. However, as the miniaturization progresses, the contact area of the source (emitter) electrode also becomes smaller, which causes a problem that the on-resistance increases.

そこで、本発明は上記問題点に鑑み、微細化に依らず、オン抵抗を低減することのできる半導体装置を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a semiconductor device capable of reducing on-resistance without depending on miniaturization.

上記した目的を達成するために、請求項１に記載の発明は、半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、ソース電極とドレイン電極との間であって半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、ソース電極は、半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、ドレイン電極は、半導体基板の少なくとも一方の表面上であって、同一表面上に形成されたソース電極とは離れた位置に形成され、半導体基板の両表面側に、ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、第１半導体層における第２半導体層の積層面の裏面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、半導体基板の一方の表面側における第２半導体層の表層に、第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、第１ウェル領域内の表層に、ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、第１ウェル領域に対して、第１ウェル領域内にチャネルを構成するようにゲート電極としての第１ゲート電極が形成され、半導体基板の他方の表面側における第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、第２ウェル領域内の表層に、ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、第２ウェル領域に対して、第２ウェル領域内にチャネルを構成するようにゲート電極としての第２ゲート電極が形成され、半導体基板の両表面側における、第１ソース領域及び第１ゲート電極の形成領域である第１セル領域と、第２ソース領域及び第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、ドレイン電極と電気的に接続される第１導電型のドレイン領域が、第２半導体層の表層における第１ウェル領域とは離れた領域、及び、第３半導体層の表層における第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、ドレイン領域と該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域との間に、半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする。 In order to achieve the above object, according to the first aspect of the present invention, a pair of a source electrode and a drain electrode is formed on a surface of a semiconductor substrate, and the semiconductor substrate is formed between the source electrode and the drain electrode. A semiconductor device having a MOS transistor element configured to allow a current to flow in a thickness direction, wherein a source electrode is formed on both surfaces of a semiconductor substrate so as to be at least partially opposed to each other, and a drain electrode is The source region is formed on at least one surface of the semiconductor substrate and at a position apart from the source electrode formed on the same surface, and is electrically connected to the source electrode on both surface sides of the semiconductor substrate. And the gate electrode are configured, and the semiconductor substrate is stacked on the first semiconductor layer of the first conductivity type and one surface of the first semiconductor layer. A first conductivity type second semiconductor layer having a low impurity concentration and a first conductivity type second semiconductor layer having a lower impurity concentration than the first semiconductor layer are stacked on the back surface of the first semiconductor layer. A first well region of a second conductivity type opposite to the first conductivity type is selectively formed on a surface layer of the second semiconductor layer on one surface side of the semiconductor substrate, A first source region of a first conductivity type as a source region is selectively formed on a surface layer in the well region, and a gate is formed so as to form a channel in the first well region with respect to the first well region. A first gate electrode as an electrode is formed, a second well region of the second conductivity type is selectively formed on the surface layer of the third semiconductor layer on the other surface side of the semiconductor substrate, and the surface layer in the second well region In addition, a second saw of the first conductivity type as a source region A region is selectively formed, and a second gate electrode is formed as a gate electrode so as to form a channel in the second well region with respect to the second well region. The first cell region, which is the formation region of the first source region and the first gate electrode, and the second cell region, which is the formation region of the second source region and the second gate electrode, are at least partially opposed to each other, and the drain The drain region of the first conductivity type electrically connected to the electrode is separated from the first well region in the surface layer of the second semiconductor layer and away from the second well region in the surface layer of the third semiconductor layer. Selectively formed in at least one of the regions, and a predetermined distance from the surface of the semiconductor substrate between the drain region and the first well region or the second well region on the surface side where the drain region is formed. The insulating isolation region is formed to the depth .

このように本発明によれば、第１セル領域と第２セル領域との少なくとも一部が互いに対向するように、半導体基板の両表面側にＭＯＳトランジスタ素子を構成するソース領域及びゲート電極がそれぞれ形成されている。また、ドレイン領域が半導体基板の少なくとも一方の表面に形成されている。したがって、半導体基板の一方の表面側のみにソース領域とゲート電極（セル領域）が形成された構成に比べて、ソース電極とドレイン電極との間を流れるチャネル電流密度を向上させることができる。すなわち、オン抵抗を低減することができる。また、本発明では、ドレイン領域と該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域との間に、半導体基板の表面から所定深さまで絶縁分離領域が形成されている。これによれば、ソース領域とドレイン領域との間の耐圧を向上させることができる。なお、請求項３に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同様なので、その記載を省略する。 As described above, according to the present invention, the source region and the gate electrode constituting the MOS transistor element are formed on both surface sides of the semiconductor substrate so that at least a part of the first cell region and the second cell region face each other. Is formed. A drain region is formed on at least one surface of the semiconductor substrate. Therefore, the channel current density flowing between the source electrode and the drain electrode can be improved as compared with the configuration in which the source region and the gate electrode (cell region) are formed only on one surface side of the semiconductor substrate. That is, the on-resistance can be reduced. In the present invention, an insulating isolation region is formed from the surface of the semiconductor substrate to a predetermined depth between the drain region and the first well region or the second well region on the surface side where the drain region is formed. According to this, the breakdown voltage between the source region and the drain region can be improved. In addition, since the effect of the invention of Claim 3 is the same as that of the invention of Claim 1, the description is omitted.

上記した目的を達成するために、請求項２に記載の発明は、半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、ソース電極とドレイン電極との間であって半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、ソース電極は、半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、ドレイン電極は、半導体基板の少なくとも一方の表面上であって、同一表面上に形成されたソース電極とは離れた位置に形成され、半導体基板の両表面側に、ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、第１半導体層における第２半導体層の積層面の裏面上に積層され、第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、半導体基板の一方の表面側における第２半導体層の表層に、第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、第１ウェル領域内の表層に、ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、第１ウェル領域に対して、第１ウェル領域内にチャネルを構成するようにゲート電極としての第１ゲート電極が形成され、半導体基板の他方の表面側における第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、第２ウェル領域内の表層に、ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、第２ウェル領域に対して、第２ウェル領域内にチャネルを構成するようにゲート電極としての第２ゲート電極が形成され、半導体基板の両表面側における、第１ソース領域及び第１ゲート電極の形成領域である第１セル領域と、第２ソース領域及び第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、ドレイン電極と電気的に接続される第１導電型のドレイン領域が、第２半導体層の表層における第１ウェル領域とは離れた領域、及び、第３半導体層の表層における第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、ドレイン領域は、該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域を取り囲むように環状に形成されていることを特徴とする。これによれば、請求項１に記載の発明と同様にして、半導体基板の一方の表面側のみにソース領域とゲート電極（セル領域）が形成された構成に比べて、ソース電極とドレイン電極との間を流れるチャネル電流密度を向上させることができる。すなわち、オン抵抗を低減することができる。また、本発明では、ドレイン領域が、該ドレイン領域の形成された表面側の第１ウェル領域又は第２ウェル領域を取り囲むように環状に形成されている。これによれば、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などを抑制することができる。In order to achieve the above-mentioned object, the invention according to claim 2 is characterized in that a pair of a source electrode and a drain electrode are formed on the surface of the semiconductor substrate, and between the source electrode and the drain electrode and between the source electrode and the drain electrode. A semiconductor device having a MOS transistor element configured to allow a current to flow in a thickness direction, wherein a source electrode is formed on both surfaces of a semiconductor substrate so as to be at least partially opposed to each other, and a drain electrode is The source region is formed on at least one surface of the semiconductor substrate and at a position apart from the source electrode formed on the same surface, and is electrically connected to the source electrode on both surface sides of the semiconductor substrate. And the gate electrode are configured, and the semiconductor substrate is stacked on the first semiconductor layer of the first conductivity type and one surface of the first semiconductor layer. A first conductivity type second semiconductor layer having a low impurity concentration and a first conductivity type second semiconductor layer having a lower impurity concentration than the first semiconductor layer are stacked on the back surface of the first semiconductor layer. A first well region of a second conductivity type opposite to the first conductivity type is selectively formed on a surface layer of the second semiconductor layer on one surface side of the semiconductor substrate, A first source region of a first conductivity type as a source region is selectively formed on a surface layer in the well region, and a gate is formed so as to form a channel in the first well region with respect to the first well region. A first gate electrode as an electrode is formed, a second well region of the second conductivity type is selectively formed on the surface layer of the third semiconductor layer on the other surface side of the semiconductor substrate, and the surface layer in the second well region In addition, a second saw of the first conductivity type as a source region A region is selectively formed, and a second gate electrode is formed as a gate electrode so as to form a channel in the second well region with respect to the second well region. The first cell region, which is the formation region of the first source region and the first gate electrode, and the second cell region, which is the formation region of the second source region and the second gate electrode, are at least partially opposed to each other, and the drain The drain region of the first conductivity type electrically connected to the electrode is separated from the first well region in the surface layer of the second semiconductor layer and away from the second well region in the surface layer of the third semiconductor layer. The drain region is formed in a ring shape so as to surround the first well region or the second well region on the surface side where the drain region is formed. It is characterized by being. According to this, in the same manner as in the first aspect of the invention, the source electrode and the drain electrode are compared with the configuration in which the source region and the gate electrode (cell region) are formed only on one surface side of the semiconductor substrate. The channel current density flowing between them can be improved. That is, the on-resistance can be reduced. In the present invention, the drain region is formed in an annular shape so as to surround the first well region or the second well region on the surface side where the drain region is formed. According to this, the bias of the channel current flowing between the source region and the drain region can be reduced, and element destruction due to local heat generation of the semiconductor substrate can be suppressed.

請求項４に記載のように、第１セル領域及び第２セル領域において、対をなすソース領域及びゲート電極が、それぞれ複数対形成された構成とすると良い。 According to a fourth aspect of the present invention, in the first cell region and the second cell region, a plurality of pairs of source regions and gate electrodes may be formed.

これによれば、１対のソース領域及びゲート電極が、第２半導体層及び第３半導体層の表層に形成される構成に比べて、チャネル電流密度を向上させることができる。すなわち、オン抵抗を効果的に低減することができる。   According to this, the channel current density can be improved as compared with the configuration in which the pair of source regions and the gate electrode are formed in the surface layers of the second semiconductor layer and the third semiconductor layer. That is, the on-resistance can be effectively reduced.

請求項５に記載のように、第１セル領域及び第２セル領域において、対をなすソース領域及びゲート電極が、同数対形成された構成とすると良い。また、請求項５に記載の発明においては、請求項６に記載のように、第１セル領域と第２セル領域とが、完全に対向された構成とすると良い。 As described in claim 5, in the first cell region and second cell region, the source regions and the gate electrodes paired, it may be a configuration in which the same number pairing. In the invention described in claim 5 , it is preferable that the first cell region and the second cell region are completely opposed to each other as described in claim 6 .

いずれにおいても、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などを抑制することができる。また、チャネル電流密度を向上させ、各半導体層の積層方向に対して垂直な方向における半導体装置の体格を小型化することができる。   In any case, it is possible to reduce the bias of the channel current flowing between the source region and the drain region, and to suppress element destruction due to local heat generation of the semiconductor substrate. In addition, the channel current density can be improved and the size of the semiconductor device in the direction perpendicular to the stacking direction of the semiconductor layers can be reduced.

請求項６に記載の発明においては、請求項７に記載のように、第２半導体層及び第３半導体層が、積層方向の厚さと不純物濃度が互いに等しくされ、ドレイン領域は、互いに対向するように第２半導体層の表層と第３半導体層の表層にそれぞれ形成され、第２半導体層と第３半導体層の積層方向において、第１ウェル領域と第２ウェル領域、第１ソース領域と第２ソース領域、第１ゲート電極と第２ゲート電極、及び第２半導体層の表層に形成されたドレイン領域と第３半導体層の表層に形成されたドレイン領域が、第１半導体層の中線に対してそれぞれ線対称とされた構成とすることが好ましい。 In the invention described in claim 6 , as described in claim 7 , the second semiconductor layer and the third semiconductor layer have the same thickness and impurity concentration in the stacking direction, and the drain regions face each other. Formed in the surface layer of the second semiconductor layer and the surface layer of the third semiconductor layer, respectively, and in the stacking direction of the second semiconductor layer and the third semiconductor layer, the first well region, the second well region, the first source region, and the second semiconductor layer. The source region, the first gate electrode and the second gate electrode, and the drain region formed in the surface layer of the second semiconductor layer and the drain region formed in the surface layer of the third semiconductor layer are connected to the middle line of the first semiconductor layer. It is preferable to adopt a configuration in which each is line-symmetric.

これによれば、第２半導体層及び第３半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、第２半導体層側に構成されたＭＯＳトランジスタ素子の要素と、第３半導体層側に構成されたＭＯＳトランジスタ素子の要素とが、それぞれ線対称となっている。したがって、ソース領域とドレイン領域との間を流れるチャネル電流の偏りを低減することができ、半導体基板の局所的な発熱による素子破壊などをより効果的に抑制することができる。また、チャネル電流密度を向上させ、積層方向に対して垂直な方向における半導体装置の体格を小型化することができる。   According to this, the second semiconductor layer and the third semiconductor layer have the same thickness and impurity concentration in the stacking direction, and the elements of the MOS transistor element configured on the second semiconductor layer side and the third semiconductor layer side The elements of the configured MOS transistor elements are line symmetrical. Therefore, the bias of the channel current flowing between the source region and the drain region can be reduced, and element breakdown due to local heat generation of the semiconductor substrate can be more effectively suppressed. Further, the channel current density can be improved and the size of the semiconductor device in the direction perpendicular to the stacking direction can be reduced.

また、ＭＯＳトランジスタ素子に換えて、ＩＧＢＴ素子を採用することができる。これによれば、ＩＧＢＴ素子のオン抵抗を低減することができる。以下においては、各構成の関連を明示するために、「請求項」という単語を用いて、半導体装置がＩＧＢＴ素子を有する参考例を記載するが、これは、本明細書における特許請求の範囲に含まれるものではない。 Further, an IGBT element can be adopted in place of the MOS transistor element . According to this, the on-resistance of the IGBT element can be reduced. In the following, in order to clarify the relationship between the components, the word “claim” is used to describe a reference example in which a semiconductor device has an IGBT element. This is within the scope of the claims in this specification. It is not included.

［請求項Ａ］[Claim A]
半導体基板の表面上に対をなすエミッタ電極及びコレクタ電極が形成され、前記エミッタ電極と前記コレクタ電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＩＧＢＴ素子を有する半導体装置であって、A pair of emitter and collector electrodes are formed on a surface of a semiconductor substrate, and an IGBT element configured such that a current flows between the emitter electrode and the collector electrode in the thickness direction of the semiconductor substrate. A semiconductor device comprising:
前記エミッタ電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、  The emitter electrodes are respectively formed on both surfaces of the semiconductor substrate so as to be at least partially opposed to each other.
前記コレクタ電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記エミッタ電極とは離れた位置に形成され、  The collector electrode is formed on at least one surface of the semiconductor substrate and at a position away from the emitter electrode formed on the same surface;
前記半導体基板の両表面側に、前記エミッタ電極と電気的に接続されるエミッタ領域及びゲート電極がそれぞれ構成されており、  An emitter region and a gate electrode that are electrically connected to the emitter electrode are formed on both surface sides of the semiconductor substrate,
前記半導体基板は、第１導電型の第４半導体層と、該第４半導体層の一面上に積層され、前記第４半導体層よりも不純物濃度の低い前記第１導電型とは逆の第２導電型の第５半導体層と、前記第４半導体層における前記第５半導体層の積層面の裏面上に積層され、前記第４半導体層よりも不純物濃度の低い第２導電型の第６半導体層とを有し、  The semiconductor substrate includes a fourth semiconductor layer of a first conductivity type, and a second semiconductor layer stacked on one surface of the fourth semiconductor layer and having a lower impurity concentration than the first semiconductor layer. A fifth semiconductor layer of conductivity type and a sixth semiconductor layer of second conductivity type stacked on the back surface of the fifth semiconductor layer in the fourth semiconductor layer and having a lower impurity concentration than the fourth semiconductor layer; And
前記半導体基板の一方の表面側における前記第５半導体層の表層に、第１導電型の第３ウェル領域が選択的に形成され、  A third well region of a first conductivity type is selectively formed on a surface layer of the fifth semiconductor layer on one surface side of the semiconductor substrate;
前記第３ウェル領域内の表層に、前記エミッタ領域としての第２導電型の第１エミッタ領域が選択的に形成されるとともに、前記第３ウェル領域に対して、前記第３ウェル領域内にチャネルを構成するように前記ゲート電極としての第３ゲート電極が形成され、  A first conductivity type first emitter region as the emitter region is selectively formed on a surface layer in the third well region, and a channel is formed in the third well region with respect to the third well region. A third gate electrode as the gate electrode is formed so as to constitute
前記半導体基板の他方の表面側における前記第６半導体層の表層に、第１導電型の第４ウェル領域が選択的に形成され、  A fourth well region of the first conductivity type is selectively formed on a surface layer of the sixth semiconductor layer on the other surface side of the semiconductor substrate;
前記第４ウェル領域内の表層に、前記エミッタ領域としての第２導電型の第２エミッタ領域が選択的に形成されるとともに、前記第４ウェル領域に対して、前記第４ウェル領域内にチャネルを構成するように前記ゲート電極としての第４ゲート電極が形成され、  A second conductivity type second emitter region as the emitter region is selectively formed on a surface layer in the fourth well region, and a channel is formed in the fourth well region with respect to the fourth well region. A fourth gate electrode as the gate electrode is formed so as to constitute
前記半導体基板の両表面側における、前記第１エミッタ領域及び前記第３ゲート電極の形成領域である第３セル領域と、前記第２エミッタ領域及び前記第４ゲート電極の形成領域である第４セル領域とは、少なくとも一部が互いに対向し、  A third cell region which is a formation region of the first emitter region and the third gate electrode, and a fourth cell which is a formation region of the second emitter region and the fourth gate electrode on both surface sides of the semiconductor substrate. A region is at least partially opposed to each other,
前記コレクタ電極と前記第４半導体層とを電気的に接続する第１導電型の接続領域が、前記第５半導体層における前記第３ウェル領域とは離れた領域、及び、前記第６半導体層における前記第４ウェル領域とは離れた領域の少なくとも一方に選択的に形成されていることを特徴とする半導体装置。  A connection region of a first conductivity type that electrically connects the collector electrode and the fourth semiconductor layer is a region separated from the third well region in the fifth semiconductor layer, and in the sixth semiconductor layer A semiconductor device, wherein the semiconductor device is selectively formed in at least one of regions apart from the fourth well region.

これによれば、第３セル領域と第４セル領域との少なくとも一部が互いに対向するように、半導体基板の両表面側にＩＧＢＴ素子を構成するエミッタ領域及びゲート電極がそれぞれ形成されている。また、コレクタ電極と第４半導体層とを電気的に接続する接続領域が、第５半導体層における第３セル領域とは離れた領域及び第６半導体層における第４セル領域とは離れた領域の少なくとも一方に形成されている。したがって、半導体基板の一方の表面側のみにエミッタ領域とゲート電極（セル領域）が形成された構成に比べて、エミッタ電極とコレクタ電極との間を流れる電流密度（ホール電流密度）を向上させることができる。すなわち、オン抵抗を低減することができる。   According to this, the emitter region and the gate electrode constituting the IGBT element are formed on both surface sides of the semiconductor substrate so that at least a part of the third cell region and the fourth cell region face each other. In addition, the connection region for electrically connecting the collector electrode and the fourth semiconductor layer has a region separated from the third cell region in the fifth semiconductor layer and a region separated from the fourth cell region in the sixth semiconductor layer. At least one is formed. Therefore, the current density (hole current density) flowing between the emitter electrode and the collector electrode is improved as compared with the configuration in which the emitter region and the gate electrode (cell region) are formed only on one surface side of the semiconductor substrate. Can do. That is, the on-resistance can be reduced.

［請求項Ｂ］[Claim B]
前記接続領域は、前記第５半導体層の表層或いは前記第６半導体層の表層から前記第４半導体層まで延設されたトレンチ内に、エピタキシャル成長によって形成された第１導電型の半導体領域であることを特徴とする請求項Ａに記載の半導体装置。  The connection region is a first conductivity type semiconductor region formed by epitaxial growth in a trench extending from a surface layer of the fifth semiconductor layer or a surface layer of the sixth semiconductor layer to the fourth semiconductor layer. The semiconductor device according to claim A.

これによれば、接続領域が同じ結晶構造を有するシリコン単結晶として構成されるので、第４半導体層とコレクタ電極との間の接続信頼性を向上することができる。   According to this, since the connection region is configured as a silicon single crystal having the same crystal structure, the connection reliability between the fourth semiconductor layer and the collector electrode can be improved.

［請求項Ｃ］[Claim C]
前記第３セル領域及び前記第４セル領域において、対をなす前記エミッタ領域及び前記ゲート電極が、それぞれ複数対形成されていることを特徴とする請求項Ａ又は請求項Ｂに記載の半導体装置。  The semiconductor device according to claim A or B, wherein in the third cell region and the fourth cell region, a plurality of pairs of the emitter region and the gate electrode are formed.
［請求項Ｄ］[Claim D]
前記第３セル領域及び前記第４セル領域において、対をなす前記エミッタ領域及び前記ゲート電極が、同数対形成されていることを特徴とする請求項Ａ〜Ｃいずれか１項に記載の半導体装置。  The semiconductor device according to any one of claims A to C, wherein in the third cell region and the fourth cell region, the same number of pairs of the emitter region and the gate electrode are formed. .
［請求項Ｅ］[Claim E]
前記第３セル領域と前記第４セル領域とは、完全に対向していることを特徴とする請求項Ｄに記載の半導体装置。  The semiconductor device according to claim D, wherein the third cell region and the fourth cell region are completely opposed to each other.
［請求項Ｆ］[Claim F]
前記第５半導体層及び前記第６半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、  The fifth semiconductor layer and the sixth semiconductor layer have the same stacking direction thickness and impurity concentration,
前記接続領域は、互いに対向するように前記第５半導体層及び前記第６半導体層にそれぞれ形成され、  The connection regions are respectively formed in the fifth semiconductor layer and the sixth semiconductor layer so as to face each other,
前記第５半導体層と前記第６半導体層の積層方向において、前記第３ウェル領域と前記第４ウェル領域、前記第１エミッタ領域と前期第２エミッタ領域、前記第３ゲート電極と前記第４ゲート電極、及び前記第５半導体層に形成された接続領域と前記第６半導体層に形成された接続領域が、前記第４半導体層の中線に対してそれぞれ線対称となっていることを特徴とする請求項Ｅに記載の半導体装置。  In the stacking direction of the fifth semiconductor layer and the sixth semiconductor layer, the third well region and the fourth well region, the first emitter region and the second emitter region, the third gate electrode and the fourth gate. The electrode and the connection region formed in the fifth semiconductor layer and the connection region formed in the sixth semiconductor layer are respectively symmetrical with respect to the middle line of the fourth semiconductor layer. The semiconductor device according to claim E.
［請求項Ｇ］[Claim G]
前記接続領域は、該接続領域の形成された表面側の前記第３ウェル領域又は前記第４ウェル領域を取り囲むように環状に形成されていることを特徴とする請求項Ａ〜Ｆいずれか１項に記載の半導体装置。  The connection region is formed in an annular shape so as to surround the third well region or the fourth well region on the surface side where the connection region is formed. A semiconductor device according to 1.

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
FIG. 1 is a plan view showing a schematic configuration of the semiconductor device according to the first embodiment. 2 is a cross-sectional view taken along line II-II in FIG.

図２に示すように、半導体装置１００は、半導体基板１０にＭＯＳトランジスタ素子７０が構成されたものである。半導体基板１０は、Ｐ導電型（Ｐ＋）の第１半導体層１１と、該第１半導体層１１の一面１１ａ上に直接積層され、第１半導体層１１よりも不純物濃度の低いＰ導電型（Ｐ−）の第２半導体層１２と、第１半導体層１１における第２半導体層１２の積層面１１ａの裏面１１ｂ上に直接積層され、第１半導体層１１よりも不純物濃度の低いＰ導電型（Ｐ−）の第３半導体層１３を有している。本実施形態においては、第１半導体層１１の積層方向の厚さが、第２半導体層１２及び第３半導体層１３よりも厚く、数１００μｍ程度となっており、第２半導体層１２及び第３半導体層１３の積層方向の厚さが互いに等しく、数μｍ〜数１０μｍ程度となっている。また、第１半導体層１１の不純物濃度が、第２半導体層１２及び第３半導体層１３よりも高く、１×１０１９〜１×１０２０ｃｍ−３程度となっており、第２半導体層１２及び第３半導体層１３の不純物濃度が互いに等しく、１×１０１６〜１×１０１７ｃｍ−３程度となっている。 As shown in FIG. 2, the semiconductor device 100 has a MOS substrate element 70 formed on a semiconductor substrate 10. The semiconductor substrate 10 is directly stacked on a P-conductivity type (P +) first semiconductor layer 11 and one surface 11a of the first semiconductor layer 11, and has a P-conductivity type (P) having a lower impurity concentration than the first semiconductor layer 11. -) Of the second semiconductor layer 12 and a P conductivity type (P) having a lower impurity concentration than the first semiconductor layer 11, which is directly stacked on the back surface 11 b of the stacked surface 11 a of the second semiconductor layer 12 in the first semiconductor layer 11. -) The third semiconductor layer 13 is included. In the present embodiment, the thickness of the first semiconductor layer 11 in the stacking direction is thicker than the second semiconductor layer 12 and the third semiconductor layer 13 and is about several hundred μm. The thicknesses of the semiconductor layers 13 in the stacking direction are equal to each other and are about several μm to several tens of μm. Further, the impurity concentration of the first semiconductor layer 11 is higher than that of the second semiconductor layer 12 and the third semiconductor layer 13 and is about 1 × 10 19 to 1 × 10 20 cm −3. The impurity concentrations of the third semiconductor layer 13 are equal to each other, and are approximately 1 × 10 16 to 1 × 10 17 cm −3 .

第２半導体層１２の表層（半導体基板１０の表面１０ａ側の表層）の一部には、第１ウェル領域として、不純物濃度が１×１０１６〜１×１０１７ｃｍ−３程度のＮ導電型（Ｎ−）の表面側ウェル領域３０が形成されている。そして、表面側ウェル領域３０の表層の一部には、第１ソース領域として、Ｐ導電型（Ｐ＋）の表面側ソース領域３１が形成されている。この表面側ソース領域３１は、表面側ソース電極３２とのコンタクト領域であり、その不純物濃度としては、表面側ソース電極３２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０１９〜１×１０２０ｃｍ−３程度としている。また、表面側ウェル領域３０の表層には、第１ゲート電極として、表面側ソース領域３１と隣接し、先端が第２半導体層１２に突き出る態様で半導体基板１０の表面１０ａからトレンチ構造の表面側ゲート電極３３が形成されている。そして、対をなす表面側ソース領域３１と表面側ゲート電極３３とによって、一つの表面側セル３４（図２において破線で囲まれた部分）が構成されている。 In part of the surface layer of the second semiconductor layer 12 (the surface layer on the surface 10a side of the semiconductor substrate 10), an N conductivity type having an impurity concentration of about 1 × 10 16 to 1 × 10 17 cm −3 as a first well region. A (N−) surface side well region 30 is formed. A P-type (P +) surface-side source region 31 is formed as a first source region in a part of the surface layer of the surface-side well region 30. The surface-side source region 31 is a contact region with the surface-side source electrode 32, and the impurity concentration may be a concentration that can ensure ohmic characteristics with the surface-side source electrode 32. In this embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 . Further, on the surface layer of the surface-side well region 30, the first gate electrode is adjacent to the surface-side source region 31 and the tip protrudes from the second semiconductor layer 12 to the surface side of the trench structure from the surface 10 a of the semiconductor substrate 10. A gate electrode 33 is formed. The surface-side source region 31 and the surface-side gate electrode 33 forming a pair constitute one surface-side cell 34 (portion surrounded by a broken line in FIG. 2).

本実施形態においては、図２に示すように、表面側ソース領域３１と、該表面側ソース領域３１と隣接する表面側ゲート電極３３が、表面側ウェル領域３０の表層に複数形成されている。すなわち、表面側セル３４が、表面側ウェル領域３０の表層に複数構成されており、この複数の表面側セル３４が集積された領域（図２において一点鎖線で囲まれた領域）が、第１セル領域としての表面側セル領域３５となっている。   In the present embodiment, as shown in FIG. 2, a plurality of surface-side source regions 31 and a plurality of surface-side gate electrodes 33 adjacent to the surface-side source regions 31 are formed on the surface layer of the surface-side well region 30. That is, a plurality of surface-side cells 34 are formed on the surface layer of the surface-side well region 30, and a region in which the plurality of surface-side cells 34 are integrated (a region surrounded by an alternate long and short dash line in FIG. 2) is the first. It is a surface side cell region 35 as a cell region.

また、図１に示すように、第２半導体層１２の表層の一部には、ドレイン領域として、表面側ウェル領域３０とは離れた領域（表面側ウェル領域３０の周辺）に、表面側ウェル領域３０を取り囲むようにＰ導電型（Ｐ＋）の表面側ドレイン領域３６が環状に形成されている。この表面側ドレイン領域３６は、表面側ドレイン電極３７とのコンタクト領域であり、その不純物濃度としては、表面側ドレイン電極３７との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度が１×１０１９〜１×１０２０ｃｍ−３程度となっている。 Further, as shown in FIG. 1, a part of the surface layer of the second semiconductor layer 12 is provided with a surface side well as a drain region in a region (periphery of the surface side well region 30) separated from the surface side well region 30. A P-type (P +) surface side drain region 36 is formed in an annular shape so as to surround the region 30. The surface-side drain region 36 is a contact region with the surface-side drain electrode 37, and the impurity concentration may be any concentration that can ensure ohmic characteristics with the surface-side drain electrode 37. In the present embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 .

また、第２半導体層１２の表層における表面側ドレイン領域３６と表面側ウェル領域３０との間には、表面側セル領域３５と表面側ドレイン領域３６との絶縁分離領域として、Ｎ導電型（Ｎ−）の表面側低濃度領域３８が形成されている。本実施形態においては、表面側低濃度領域３８はその不純物濃度が表面側ウェル領域３０よりも低い濃度（１×１０１４〜１×１０１５ｃｍ−３程度）となっており、半導体基板１０の表面１０ａからの深さが表面側ゲート電極３３よりも深くなっている。また、各半導体層１１〜１３の積層方向に垂直な方向における幅が、隣りあう表面側ソース領域３１間の幅よりも広くなっている。 Further, between the surface side drain region 36 and the surface side well region 30 in the surface layer of the second semiconductor layer 12, as an insulating isolation region between the surface side cell region 35 and the surface side drain region 36, an N conductivity type (N The surface side low concentration region 38 of-) is formed. In the present embodiment, the surface-side low concentration region 38 has an impurity concentration lower than that of the surface-side well region 30 (about 1 × 10 14 to 1 × 10 15 cm −3 ). The depth from the surface 10 a is deeper than the surface-side gate electrode 33. Further, the width in the direction perpendicular to the stacking direction of the semiconductor layers 11 to 13 is wider than the width between the adjacent surface-side source regions 31.

このように構成される第２半導体層１２に対して、第３半導体層１３の表層（半導体基板１０の裏面１０ｂ側の表層）の一部には、第２ウェル領域として、例えば不純物濃度が１×１０１６〜１×１０１７ｃｍ−３程度のＮ導電型（Ｎ−）の裏面側ウェル領域５０が形成されている。そして、裏面側ウェル領域５０の表層の一部には、第２ソース領域として、Ｐ導電型（Ｐ＋）の裏面側ソース領域５１が形成されている。この裏面側ソース領域５１は、裏面側ソース電極５２とのコンタクト領域であり、その不純物濃度としては、裏面側ソース電極５２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０１９〜１×１０２０ｃｍ−３程度としている。また、裏面側ウェル領域５０の表層には、第２ゲート電極として、裏面側ソース領域５１と隣接し、先端が第３半導体層１３に突き出る態様で半導体基板１０の裏面１０ｂからトレンチ構造の裏面側ゲート電極５３が形成されている。そして、対をなす裏面側ソース領域５１と裏面側ゲート電極５３とによって、一つの裏面側セル５４（図２において破線で囲まれた部分）が構成されている。 With respect to the second semiconductor layer 12 configured as described above, a part of the surface layer of the third semiconductor layer 13 (the surface layer on the back surface 10b side of the semiconductor substrate 10) has, for example, an impurity concentration of 1 as a second well region. A back-side well region 50 of N conductivity type (N−) of about × 10 16 to 1 × 10 17 cm −3 is formed. A P conductivity type (P +) backside source region 51 is formed as a second source region in a part of the surface layer of the backside well region 50. The backside source region 51 is a contact region with the backside source electrode 52, and the impurity concentration may be a concentration that can ensure ohmic characteristics with the backside source electrode 52. In this embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 . Further, the surface layer of the back surface side well region 50 is adjacent to the back surface side source region 51 as the second gate electrode, and the front surface protrudes from the back surface 10b of the semiconductor substrate 10 to the back surface side of the trench structure. A gate electrode 53 is formed. The backside source region 51 and the backside gate electrode 53 that form a pair constitute one backside cell 54 (portion surrounded by a broken line in FIG. 2).

本実施形態においては、図２に示すように、裏面側ソース領域５１と、該裏面側ソース領域５１と隣接する裏面側ゲート電極５３が、裏面側ウェル領域５０の表層に複数形成されている。すなわち、裏面側セル５４が、裏面側ウェル領域５０の表層に複数構成されており、この複数の裏面側セル５４が集積された領域（図２において一点鎖線で囲まれた領域）が、第２セル領域としての裏面側セル領域５５となっている。   In the present embodiment, as shown in FIG. 2, a plurality of backside source regions 51 and a plurality of backside gate electrodes 53 adjacent to the backside source region 51 are formed on the surface layer of the backside well region 50. That is, a plurality of backside cells 54 are formed on the surface layer of the backside well region 50, and a region in which the plurality of backside cells 54 are integrated (a region surrounded by an alternate long and short dash line in FIG. 2) is the second. It is a back side cell region 55 as a cell region.

また、図１に示すように、第３半導体層１３の表層の一部には、ドレイン領域として、裏面側ウェル領域５０とは離れた領域（裏面側ウェル領域５０の周辺）に、裏面側ウェル領域５０を取り囲むようにＰ導電型（Ｐ＋）の裏面側ドレイン領域５６が環状に形成されている。この裏面側ドレイン領域５６は、裏面側ドレイン電極５７とのコンタクト領域であり、その不純物濃度としては、裏面側ドレイン電極５７との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度が１×１０１９〜１×１０２０ｃｍ−３程度となっている。 Further, as shown in FIG. 1, a part of the surface layer of the third semiconductor layer 13 has a back surface side well as a drain region in a region (periphery of the back side well region 50) separated from the back side well region 50. A P-type (P +) backside drain region 56 is formed in an annular shape so as to surround the region 50. The back-side drain region 56 is a contact region with the back-side drain electrode 57, and the impurity concentration may be a concentration that can ensure ohmic characteristics with the back-side drain electrode 57. In the present embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 .

また、第３半導体層１３の表層における裏面側ドレイン領域５６と裏面側ウェル領域５０との間には、裏面側セル領域５５と裏面側ドレイン領域５６との絶縁分離領域として、Ｎ導電型（Ｎ−）の裏面側低濃度領域５８が形成されている。本実施形態においては、裏面側低濃度領域５８はその不純物濃度が裏面側ウェル領域５０よりも低い濃度（１×１０１４〜１×１０１５ｃｍ−３程度）となっており、半導体基板１０の裏面１０ｂからの深さが裏面側ゲート電極５３よりも深くなっている。また、各半導体層１１〜１３の積層方向に垂直な方向における幅が、隣りあう裏面側ソース領域５１間の幅よりも広くなっている。 Further, an N conductivity type (N) is provided as an insulating isolation region between the back surface side cell region 55 and the back surface side drain region 56 between the back surface side drain region 56 and the back surface side well region 50 in the surface layer of the third semiconductor layer 13. The backside low concentration region 58 of-) is formed. In the present embodiment, the back-side low concentration region 58 has a lower impurity concentration (about 1 × 10 14 to 1 × 10 15 cm −3 ) than the back-side well region 50. The depth from the back surface 10 b is deeper than the back surface side gate electrode 53. Further, the width in the direction perpendicular to the stacking direction of the semiconductor layers 11 to 13 is wider than the width between the adjacent back-side source regions 51.

さらに、本実施形態においては、第２半導体層１２と第３半導体層１３の積層方向において、表面側ソース領域３１と裏面側ソース領域５１、及び、表面側ゲート電極３３と裏面側ゲート電極５３が、第１半導体層１１の中線に対してそれぞれ線対称となっている。つまり、表面側セル領域３５及び裏面側セル領域５５がそれぞれ完全に対向するように構成されている。また、第２半導体層１２と第３半導体層１３の積層方向において、表面側ウェル領域３０と裏面側ウェル領域５０、表面側ドレイン領域３６と裏面側ドレイン領域５６、及び表面側低濃度領域３８と裏面側低濃度領域５８が、第１半導体層１１の中線に対してそれぞれ線対称となっている。すなわち、第２半導体層１２側に構成されたＭＯＳトランジスタ素子７０の要素と、第３半導体層１３側に構成されたＭＯＳトランジスタ素子７０の要素とが、線対称となっている。   Furthermore, in the present embodiment, in the stacking direction of the second semiconductor layer 12 and the third semiconductor layer 13, the front-side source region 31 and the back-side source region 51, and the front-side gate electrode 33 and the back-side gate electrode 53 are The first semiconductor layer 11 is symmetrical with respect to the middle line. That is, the front surface side cell region 35 and the back surface side cell region 55 are configured to completely face each other. In the stacking direction of the second semiconductor layer 12 and the third semiconductor layer 13, the front surface side well region 30 and the rear surface side well region 50, the front surface side drain region 36 and the rear surface side drain region 56, and the front surface side low concentration region 38 The back-side low concentration regions 58 are line symmetric with respect to the middle line of the first semiconductor layer 11. That is, the element of the MOS transistor element 70 configured on the second semiconductor layer 12 side and the element of the MOS transistor element 70 configured on the third semiconductor layer 13 side are line symmetric.

そして、表面側ソース電極３２と裏面側ソース電極５２とが電気的に接続（同電位と）され、表面側ゲート電極３３と裏面側ゲート電極５３とが電気的に接続（同電位と）されている。また、表面側ドレイン電極３７と裏面側ドレイン電極５７も、互いに電気的に接続（同電位と）されている。なお、図１に示す符号３９は、表面側ゲート電極３３のパッドである。   The front-side source electrode 32 and the back-side source electrode 52 are electrically connected (equal potential), and the front-side gate electrode 33 and the back-side gate electrode 53 are electrically connected (equal potential). Yes. The front-side drain electrode 37 and the back-side drain electrode 57 are also electrically connected (equal potential) to each other. In addition, the code | symbol 39 shown in FIG.

以上説明したように、半導体装置１００では、半導体基板１０の表面１０ａ側に、ＭＯＳトランジスタ素子７０を構成する表面側ソース領域３１及び表面側ゲート電極３３が形成され、半導体基板１０の裏面１０ｂ側に、ＭＯＳトランジスタ素子７０を構成する裏面側ソース領域５１及び裏面側ゲート電極５３が形成されている。また、表面側ソース領域３１及び表面側ゲート電極３３の形成領域である表面側セル領域３５と、裏面側ソース領域５１及び裏面側ゲート電極５３の形成領域である裏面側セル領域５５とは、少なくとも一部が互いに対向するように構成されている。すなわち、表面側ソース領域３１と接続された表面側ソース電極３２と、裏面側ソース領域５１と接続された裏面側ソース電極５２とは、少なくとも一部が互いに対向するように構成されている。そして、第２半導体層１２の表層における表面側ウェル領域３０とは離れた領域及び第３半導体層１３の表層における裏面側ウェル領域５０とは離れた領域の少なくとも一方には、ドレイン領域３６，５６が形成されている。さらには、第１半導体層１１が、第２半導体層１２及び第３半導体層１３よりも不純物濃度の高い層となっている。   As described above, in the semiconductor device 100, the front-side source region 31 and the front-side gate electrode 33 constituting the MOS transistor element 70 are formed on the front surface 10 a side of the semiconductor substrate 10, and the rear surface 10 b side of the semiconductor substrate 10 is formed. A back side source region 51 and a back side gate electrode 53 constituting the MOS transistor element 70 are formed. Further, the surface side cell region 35 which is a formation region of the surface side source region 31 and the surface side gate electrode 33 and the back side cell region 55 which is a formation region of the back side source region 51 and the back side gate electrode 53 are at least Some are configured to face each other. That is, the front-side source electrode 32 connected to the front-side source region 31 and the back-side source electrode 52 connected to the back-side source region 51 are configured to be at least partially opposed to each other. The drain regions 36 and 56 are provided in at least one of a region away from the front surface side well region 30 in the surface layer of the second semiconductor layer 12 and a region away from the back surface side well region 50 in the surface layer of the third semiconductor layer 13. Is formed. Further, the first semiconductor layer 11 is a layer having a higher impurity concentration than the second semiconductor layer 12 and the third semiconductor layer 13.

このように構成される半導体装置１００においては、ＭＯＳトランジスタ素子７０がオン状態（ゲート駆動信号により、表面側ゲート電極３３及び裏面側ゲート電極５３がオンされた状態）となると、ウェル領域３０，５０におけるゲート電極３３，５３に隣接するソース領域３２，５２直下の部分の導電型が反転し、Ｐ導電型のチャネルが形成される。そして、各ソース領域３２，５２から、第１半導体層１１に向けて縦方向にチャネル電流が流れ、このチャネル電流は、高濃度（低抵抗）の第１半導体層１１内を積層方向とは垂直な方向に流れて、ドレイン領域３６，５６まで伝達されることとなる。したがって、本実施形態に係る半導体装置１００は、半導体基板１０の一方の表面のみにソース領域及びゲート電極（セル領域）が形成された構成に比べて、ＭＯＳトランジスタ素子７０のチャネル電流密度が向上され、ひいてはオン抵抗が低減された構成となっている。   In the semiconductor device 100 configured as described above, when the MOS transistor element 70 is turned on (the state where the front-side gate electrode 33 and the rear-side gate electrode 53 are turned on by the gate drive signal), the well regions 30 and 50 The conductivity type of the portion immediately below the source regions 32 and 52 adjacent to the gate electrodes 33 and 53 is inverted, and a P conductivity type channel is formed. A channel current flows in the vertical direction from each source region 32, 52 toward the first semiconductor layer 11, and this channel current is perpendicular to the stacking direction in the first semiconductor layer 11 having a high concentration (low resistance). In this direction, the signal is transmitted to the drain regions 36 and 56. Therefore, in the semiconductor device 100 according to this embodiment, the channel current density of the MOS transistor element 70 is improved as compared with the configuration in which the source region and the gate electrode (cell region) are formed only on one surface of the semiconductor substrate 10. As a result, the on-resistance is reduced.

また、本実施形態では、セル領域３５，５５が、複数のセル３４，５４を集積して構成されている。このように、セル３４，５４の数を多くすると、チャネル電流密度がより向上された（オン抵抗がより低減された）構成となる。しかしながら、セル領域３５，５５に含まれるセル３４，５４の個数は、複数に限定されるものではない。   In the present embodiment, the cell regions 35 and 55 are configured by integrating a plurality of cells 34 and 54. Thus, when the number of cells 34 and 54 is increased, the channel current density is further improved (ON resistance is further reduced). However, the number of cells 34 and 54 included in the cell regions 35 and 55 is not limited to a plurality.

また、本実施形態では、セル領域３５，５５が、同数のセル３４，５４を有している。したがって、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。   In the present embodiment, the cell regions 35 and 55 have the same number of cells 34 and 54. Therefore, the bias of the channel current in the semiconductor substrate 10 is reduced, and element destruction due to local heat generation is suppressed.

また、本実施形態では、互いに完全に対向するようにセル領域３５，５５が構成されているので、これによっても、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。また、積層方向に対して垂直な方向における半導体装置１００の体格も小型化されている。特に本実施形態では、第２半導体層１２と第３半導体層１３が同一構成とされ、第２半導体層１２に構成されたＭＯＳトランジスタ素子７０の要素と、第３半導体層１３に構成されたＭＯＳトランジスタ素子７０の要素とが、線対称となっている。したがって、局所的な発熱による素子破壊などが効果的に抑制され、且つ、積層方向に対して垂直な方向における半導体装置１００の体格がより小型化された構成となっている。   Further, in this embodiment, since the cell regions 35 and 55 are configured so as to completely face each other, this also reduces the bias of the channel current in the semiconductor substrate 10 and causes element destruction due to local heat generation. Is suppressed. Further, the size of the semiconductor device 100 in the direction perpendicular to the stacking direction is also reduced. In particular, in the present embodiment, the second semiconductor layer 12 and the third semiconductor layer 13 have the same configuration, the elements of the MOS transistor element 70 configured in the second semiconductor layer 12 and the MOS configured in the third semiconductor layer 13. The elements of the transistor element 70 are line symmetric. Therefore, element destruction due to local heat generation is effectively suppressed, and the size of the semiconductor device 100 in the direction perpendicular to the stacking direction is further reduced.

また、本実施形態では、ドレイン領域３６、５６が、各セル領域３５，５５を取り囲むように環状に形成されている。このような構成とすると、各ソース領域３１，５１から最短経路でドレイン領域３６，５６までチャネル電流が流れる。これによっても、半導体基板１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。   In the present embodiment, the drain regions 36 and 56 are formed in an annular shape so as to surround the cell regions 35 and 55. With such a configuration, a channel current flows from the source regions 31 and 51 to the drain regions 36 and 56 through the shortest path. This also reduces the channel current bias in the semiconductor substrate 10 and suppresses element destruction due to local heat generation.

また、本実施形態では、表面側ウェル領域３０と表面側ドレイン領域３６との間に、絶縁分離領域として表面側低濃度領域３８が形成されている。また、裏面側ウェル領域５０と裏面側ドレイン領域５６との間に、絶縁分離領域として裏面側低濃度領域５８が形成されている。したがって、表面側低濃度領域３８と第２半導体層１２、裏面側低濃度領域５８と第３半導体層１３との間に構成されるｐｎ接合分離（電位障壁）によって、表面側ソース領域３１と表面側ドレイン領域３６、及び裏面側ソース領域５１と裏面側ドレイン領域５６との間の耐圧が向上された構成となっている。   In the present embodiment, a surface-side low concentration region 38 is formed as an insulating isolation region between the surface-side well region 30 and the surface-side drain region 36. Further, a backside low concentration region 58 is formed as an insulating isolation region between the backside well region 50 and the backside drain region 56. Therefore, the surface-side source region 31 and the surface are separated by the pn junction isolation (potential barrier) formed between the surface-side low concentration region 38 and the second semiconductor layer 12, and the back-side low concentration region 58 and the third semiconductor layer 13. The breakdown voltage between the side drain region 36 and the back side source region 51 and the back side drain region 56 is improved.

なお、このように構成される半導体装置１００は、例えば、以下に示す製造方法によって形成することができる。図３は、半導体装置の製造工程のうち、半導体基板を準備する工程を示す断面図である。図４は、半導体装置の製造工程のうち、表面側の素子形成工程を示す断面図である。図５は、裏面側の素子形成工程を示す断面図である。   The semiconductor device 100 configured as described above can be formed by, for example, the manufacturing method described below. FIG. 3 is a cross-sectional view illustrating a process of preparing a semiconductor substrate in the manufacturing process of the semiconductor device. FIG. 4 is a cross-sectional view showing an element formation process on the front surface side in the manufacturing process of the semiconductor device. FIG. 5 is a cross-sectional view showing an element formation step on the back side.

先ず、図３に示すように、第１半導体層１１としてＰ導電型（Ｐ＋）のバルク単結晶シリコン基板（ウェハ）を採用し、第１半導体層１１の表面１１ａ及び裏面１１ｂにエピタキシャル成長によってＰ導電型（Ｐ−）の第２半導体層１２及び第３半導体層１３をそれぞれ形成する。これにより、ウェハ状の半導体基板１０が準備される。なお、上記方法以外に、Ｐ導電型（Ｐ＋）のバルク単結晶シリコン基板に対し、イオン注入や拡散などによって両表面から不純物を導入することにより、半導体基板１０を形成しても良い。   First, as shown in FIG. 3, a bulk single crystal silicon substrate (wafer) of P conductivity type (P +) is adopted as the first semiconductor layer 11, and P conductivity is formed on the front surface 11a and the back surface 11b of the first semiconductor layer 11 by epitaxial growth. The second semiconductor layer 12 and the third semiconductor layer 13 of the type (P−) are formed. Thereby, a wafer-like semiconductor substrate 10 is prepared. In addition to the above method, the semiconductor substrate 10 may be formed by introducing impurities from both surfaces into a P conductivity type (P +) bulk single crystal silicon substrate by ion implantation or diffusion.

次に、図４に示すように、第２半導体層１２の表層（半導体基板１０の表面１０ａ側の表層）にイオン注入などによって表面側ウェル領域３０、表面側ソース領域３１、表面側ドレイン領域３６、及び表面側低濃度領域３８を形成する。また、フォトリソグラフィーとエッチングによって表面側ソース領域３１と隣接する位置に、トレンチ構造の表面側ゲート電極３３を形成する。   Next, as shown in FIG. 4, the surface-side well region 30, the surface-side source region 31, and the surface-side drain region 36 are formed on the surface layer of the second semiconductor layer 12 (surface layer on the surface 10 a side of the semiconductor substrate 10) by ion implantation or the like. , And the surface side low concentration region 38 is formed. Further, a surface-side gate electrode 33 having a trench structure is formed at a position adjacent to the surface-side source region 31 by photolithography and etching.

次に、図５に示すように、同じく、第３半導体層１３の表層（半導体基板１０の裏面１０ｂ側の表層）にイオン注入などによって裏面側ウェル領域５０、裏面側ソース領域５１、裏面側ドレイン領域５６、及び裏面側低濃度領域５８を形成する。また、フォトリソグラフィーとエッチングによって裏面側ソース領域５１と隣接する位置に、トレンチ構造の裏面側ゲート電極５３を形成する。   Next, as shown in FIG. 5, similarly, the back side well region 50, the back side source region 51, the back side drain are formed by ion implantation or the like on the surface layer of the third semiconductor layer 13 (the surface layer on the back surface 10b side of the semiconductor substrate 10). Region 56 and backside low concentration region 58 are formed. In addition, a backside gate electrode 53 having a trench structure is formed at a position adjacent to the backside source region 51 by photolithography and etching.

そして、半導体基板１０の表面１０ａ及び裏面１０ｂ上に、ソース電極３２，５２、ドレイン電極３７，５７、配線（図示略）、及び低濃度領域３８，５８を形成する。そして、一つのウェハ状の半導体基板１０をダイシングすることで、半導体装置１００が形成される。   Then, source electrodes 32 and 52, drain electrodes 37 and 57, wiring (not shown), and low concentration regions 38 and 58 are formed on the front surface 10a and the back surface 10b of the semiconductor substrate 10. Then, the semiconductor device 100 is formed by dicing one wafer-like semiconductor substrate 10.

なお、本実施形態においては、表面側ゲート電極３３と裏面側ゲート電極５３とが電気的に接続（同電位と）された例を示した。しかしながら、表面側ゲート電極３３と裏面側ゲート電極５３とがそれぞれ電気的に独立された構成としても良い。このような構成とすると、電流量に応じて、表面側ゲート電極３３及び裏面側ゲート電極５３の駆動制御をそれぞれ独立して行うことができる。これにより、小電流の場合には、ゲート駆動信号を表面側ゲート電極３３（又は裏面側ゲート電極５３）のみに送ることによって、半導体基板１０に形成されたＭＯＳトランジスタ素子７０の要素の一部を駆動状態とすることができる。また、大電流の場合には、ゲート駆動信号を表面側ゲート電極３３及び裏面側ゲート電極５３に送ることによって、ＭＯＳトランジスタ素子７０全体を駆動状態とすることができる。このように、電流量に応じてＭＯＳトランジスタ素子７０の駆動制御を行うと、消費電力を抑制し、ひいては半導体装置１００の発熱を抑制することができる。   In the present embodiment, an example is shown in which the front-side gate electrode 33 and the back-side gate electrode 53 are electrically connected (equal potential). However, the front side gate electrode 33 and the back side gate electrode 53 may be electrically independent from each other. With such a configuration, drive control of the front-side gate electrode 33 and the back-side gate electrode 53 can be performed independently according to the amount of current. As a result, in the case of a small current, a part of the elements of the MOS transistor element 70 formed on the semiconductor substrate 10 can be obtained by sending a gate drive signal only to the front side gate electrode 33 (or the back side gate electrode 53). It can be in a driving state. In the case of a large current, the entire MOS transistor element 70 can be driven by sending a gate drive signal to the front-side gate electrode 33 and the back-side gate electrode 53. As described above, when the drive control of the MOS transistor element 70 is performed according to the amount of current, power consumption can be suppressed, and thus heat generation of the semiconductor device 100 can be suppressed.

また、本実施形態においては、絶縁分離領域として、低濃度領域３８，５８を採用する例を示した。しかしながら、図６に示すように、トレンチ内に絶縁体が埋め込まれてなる絶縁分離トレンチ４０を採用しても良い。なお、絶縁分離トレンチ４０としては、トレンチ内に空洞が形成されてなる絶縁分離トレンチや、トレンチ内に側壁酸化膜を介して導電体が埋め込まれてなる絶縁分離トレンチを採用することもできる。図６は、半導体装置の変形例を示す断面図である。   Further, in the present embodiment, an example is shown in which the low concentration regions 38 and 58 are employed as the insulating isolation regions. However, as shown in FIG. 6, an insulating isolation trench 40 in which an insulator is embedded in the trench may be employed. The insulating isolation trench 40 may be an insulating isolation trench in which a cavity is formed in the trench, or an insulating isolation trench in which a conductor is embedded in the trench through a sidewall oxide film. FIG. 6 is a cross-sectional view illustrating a modification of the semiconductor device.

また、本実施形態においては、ＭＯＳトランジスタ素子７０として、ＰチャネルＭＯＳトランジスタ素子を採用する例を示した。しかしながら、ＮチャネルＭＯＳトランジスタ素子を採用することもできる。   In the present embodiment, an example in which a P-channel MOS transistor element is employed as the MOS transistor element 70 is shown. However, an N channel MOS transistor element can also be adopted.

また、本実施形態においては、ゲート電極３３，５３として、トレンチ構造のゲート電極を採用する例を示した。しかしながら、ゲート電極３３，５３としては、プレーナー構造や、コンケーブ構造のゲート電極を採用することもできる。   Moreover, in this embodiment, the example which employ | adopts the gate electrode of a trench structure as the gate electrodes 33 and 53 was shown. However, as the gate electrodes 33 and 53, a gate electrode having a planar structure or a concave structure may be employed.

また、本実施形態では、半導体装置１００の製造方法として、先ず、第１半導体層１１の両表面上に、エピタキシャル成長によって第２半導体層１２及び第３半導体層１３を形成して半導体基板１０とする。そして、この半導体基板１０における第２半導体層１２及び第３半導体層１３に、素子をそれぞれ作りこむ例を示した。しかしながら、半導体装置１００の製造方法としては、上記方法とは別の方法を採用することもできる。例えば、図７に示すように、第１半導体層１１の一面１１ａ（半導体基板１０とした状態で、表面となる面）上に、エピタキシャル成長によって第２半導体層１２を形成して基板９０とする。そして、基板９０における第２半導体層１２に、イオン注入などによって、表面側ウェル領域３０、表面側ソース領域３１、表面側ゲート電極３３、表面側ドレイン領域３６、及び表面側低濃度領域３８などを形成する。素子形成後、基板９０における第１半導体層１１を一面１１ａの裏面１１ｂ（後の接合面）側からエッチングや研磨などによって一部除去し、図８に示すように、第１半導体層１１の厚さを所定厚さとする。また、図示しないが、基板９０と同一工程により、第１半導体層１１の一面１１ａ（半導体基板１０とした状態で、裏面となる面）上に第３半導体層１３が形成され、第３半導体層１３に裏面側ウェル領域５０、裏面側ソース領域５１、裏面側ゲート電極５３、裏面側ドレイン領域５６、及び裏面側低濃度領域５８などが形成された基板９１を準備する。そして、第１半導体層１１の裏面１１ｂ同士を直接接合させて、準備した２つの基板９０，９１を、図９に示すように半導体基板１０とする。   In the present embodiment, as a method for manufacturing the semiconductor device 100, first, the second semiconductor layer 12 and the third semiconductor layer 13 are formed by epitaxial growth on both surfaces of the first semiconductor layer 11 to form the semiconductor substrate 10. . An example in which elements are respectively formed in the second semiconductor layer 12 and the third semiconductor layer 13 in the semiconductor substrate 10 has been shown. However, as a method for manufacturing the semiconductor device 100, a method different from the above method can be employed. For example, as shown in FIG. 7, the second semiconductor layer 12 is formed by epitaxial growth on one surface 11 a of the first semiconductor layer 11 (the surface that becomes the surface in the state of the semiconductor substrate 10) to form a substrate 90. Then, the surface-side well region 30, the surface-side source region 31, the surface-side gate electrode 33, the surface-side drain region 36, the surface-side low concentration region 38, and the like are formed on the second semiconductor layer 12 in the substrate 90 by ion implantation or the like. Form. After the element formation, the first semiconductor layer 11 in the substrate 90 is partially removed from the back surface 11b (later bonding surface) side of the one surface 11a by etching or polishing, and the thickness of the first semiconductor layer 11 is shown in FIG. Let the thickness be a predetermined thickness. Although not shown, the third semiconductor layer 13 is formed on the one surface 11a of the first semiconductor layer 11 (the surface that becomes the back surface in the state of the semiconductor substrate 10) by the same process as the substrate 90, and the third semiconductor layer 13, a substrate 91 having a back side well region 50, a back side source region 51, a back side gate electrode 53, a back side drain region 56, a back side low concentration region 58, and the like is prepared. Then, the back surfaces 11b of the first semiconductor layer 11 are directly bonded to each other, and the prepared two substrates 90 and 91 are used as the semiconductor substrate 10 as shown in FIG.

このシリコン同士を直接接合する方法は、高温（８００〜１２００℃）での接合と、低温（室温〜５００℃）での接合がある。いずれにおいても、先ず接合面（例えば、図８に示す第１半導体層１１の裏面１１ｂ）を、アルゴン等の不活性ガスによるスパッタエッチングやイオンビームエッチングで軽くエッチングし、接合面上の酸化膜、吸着水、有機物（汚染物）などを除去する。これにより、接合面において、結合手を持ったシリコン原子が露出され、他のシリコン原子との結合力が大きい活性状態となる。そして、真空状態で接合面同士を接触させることで、シリコン同士が結合して一体となり、図９に示すように、基板９０，９１の第１半導体層１１同士が１つの第１半導体層１１となる。なお、高温接合の場合、接合後、ソース電極３２，５２やドレイン電極３７，５７などを形成する。低温の場合には、接合後でも良いし、基板９０，９１を準備する段階で、ソース電極３２，５２やドレイン電極３７，５７などを形成しても良い。図７〜図９は、半導体装置の製造方法の変形例を示す断面図である。   The methods for directly bonding silicon to each other include bonding at a high temperature (800 to 1200 ° C.) and bonding at a low temperature (room temperature to 500 ° C.). In any case, first, the bonding surface (for example, the back surface 11b of the first semiconductor layer 11 shown in FIG. 8) is lightly etched by sputter etching or ion beam etching using an inert gas such as argon, and an oxide film on the bonding surface, Remove adsorbed water, organic substances (contaminants), etc. As a result, silicon atoms having a bond are exposed at the bonding surface, and an active state having a high bonding force with other silicon atoms is obtained. Then, when the bonding surfaces are brought into contact with each other in a vacuum state, the silicons are combined and integrated, and as shown in FIG. 9, the first semiconductor layers 11 of the substrates 90 and 91 are connected to one first semiconductor layer 11. Become. In the case of high-temperature bonding, source electrodes 32 and 52, drain electrodes 37 and 57, and the like are formed after bonding. In the case of low temperature, it may be after bonding, or the source electrodes 32 and 52 and the drain electrodes 37 and 57 may be formed at the stage of preparing the substrates 90 and 91. 7 to 9 are cross-sectional views showing modifications of the semiconductor device manufacturing method.

なお、図７〜図９に示す例では、シリコン同士を直接接合して半導体基板１０とする例を示した。これに対し、金属層を介してシリコン同士を結合し、半導体基板１０としても良い。例えば、基板９０，９１を準備する際に、研磨などによって所定厚さとされた第１半導体層１１の裏面１１ｂ上に、スパッタなどによって金属膜を形成する。そして、基板９０，９１の金属膜同士を接触させて接合することで、図１０に示すように、シリコン層、金属層９２、シリコン層の積層構造（３層構造）を有する第１半導体層１１、第２半導体層１２、及び第３半導体層１３からなる半導体基板１０となる。なお、第１半導体層１１が金属層９２を有する構成とすると、第１半導体層１１がシリコンのみからなる構成に比べて、第１半導体層１１の抵抗が小さくなり、これによってさらに低オン抵抗化を図ることができる。図１０は、半導体装置の変形例を示す断面図である。   In the example shown in FIGS. 7 to 9, an example is shown in which silicon is directly bonded to form the semiconductor substrate 10. On the other hand, silicon may be bonded to each other through a metal layer to form the semiconductor substrate 10. For example, when preparing the substrates 90 and 91, a metal film is formed by sputtering or the like on the back surface 11b of the first semiconductor layer 11 having a predetermined thickness by polishing or the like. Then, by bringing the metal films of the substrates 90 and 91 into contact with each other and joining them, as shown in FIG. 10, the first semiconductor layer 11 having a stacked structure (three-layer structure) of a silicon layer, a metal layer 92, and a silicon layer. Thus, the semiconductor substrate 10 including the second semiconductor layer 12 and the third semiconductor layer 13 is obtained. Note that when the first semiconductor layer 11 includes the metal layer 92, the resistance of the first semiconductor layer 11 is smaller than that of the configuration in which the first semiconductor layer 11 is made of only silicon, thereby further reducing the on-resistance. Can be achieved. FIG. 10 is a cross-sectional view illustrating a modification of the semiconductor device.

（第２実施形態）
次に、本発明の第２実施形態を、図１１に基づいて説明する。図１１は、第２実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図２に対応している。 (Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 11 is a cross-sectional view showing a schematic configuration of the semiconductor device according to the second embodiment, and corresponds to FIG. 2 shown in the first embodiment.

第１実施形態では、トランジスタ素子として、ＭＯＳトランジスタ素子が採用された例を示した。これに対し、本実施形態においては、トランジスタ素子として、ＩＧＢＴ素子が採用される点を特徴とする。なお、第１実施形態におけるゲート電極、ソース電極、及びドレイン電極が、本実施形態におけるゲート電極、エミッタ電極、及びコレクタ電極にそれぞれ対応している。   In the first embodiment, an example in which a MOS transistor element is employed as the transistor element has been described. On the other hand, the present embodiment is characterized in that an IGBT element is employed as the transistor element. Note that the gate electrode, the source electrode, and the drain electrode in the first embodiment correspond to the gate electrode, the emitter electrode, and the collector electrode in the present embodiment, respectively.

図１１に示すように、半導体装置２００は、半導体基板１１０にＩＧＢＴ素子１７０が構成されたものである。半導体基板１１０は、コレクタを担うＰ導電型（Ｐ＋）の第４半導体層１１１と、該第４半導体層１１１の一面１１１ａ上に積層され、第４半導体層１１１よりも不純物濃度の低いＮ導電型（Ｎ−）の第５半導体層１１２と、第４半導体層１１１における第５半導体層１１２の積層面１１１ａの裏面１１１ｂ上に積層され、第４半導体層１１１よりも不純物濃度の低いＮ導電型（Ｎ−）の第６半導体層１１３を有している。本実施形態においては、第４半導体層１１１の不純物濃度が、第５半導体層１１２及び第６半導体層１１３よりも高く、１×１０１９〜１×１０２０ｃｍ−３程度となっており、第５半導体層１１２及び第６半導体層１１３の不純物濃度が互いに等しく、１×１０１６〜１×１０１７ｃｍ−３程度となっている。また、第４半導体層１１１上に、第５半導体層１１２及び第６半導体層１１３が直接接続されている。 As shown in FIG. 11, the semiconductor device 200 is configured such that an IGBT element 170 is configured on a semiconductor substrate 110. The semiconductor substrate 110 is stacked on a P-conductivity (P +) fourth semiconductor layer 111 serving as a collector, and one surface 111a of the fourth semiconductor layer 111, and has an N-conductivity type having a lower impurity concentration than the fourth semiconductor layer 111. The (N−) fifth semiconductor layer 112 is stacked on the back surface 111b of the stacked surface 111a of the fifth semiconductor layer 112 in the fourth semiconductor layer 111, and has an N conductivity type (impurity concentration lower than that of the fourth semiconductor layer 111). An N−) sixth semiconductor layer 113 is included. In the present embodiment, the impurity concentration of the fourth semiconductor layer 111 is higher than that of the fifth semiconductor layer 112 and the sixth semiconductor layer 113 and is about 1 × 10 19 to 1 × 10 20 cm −3 . The impurity concentrations of the fifth semiconductor layer 112 and the sixth semiconductor layer 113 are equal to each other and are approximately 1 × 10 16 to 1 × 10 17 cm −3 . Further, the fifth semiconductor layer 112 and the sixth semiconductor layer 113 are directly connected on the fourth semiconductor layer 111.

第５半導体層１１２の表層（半導体基板１１０の表面１１０ａ側の表層）の一部には、第３ウェル領域として、不純物濃度が１×１０１６〜１×１０１７ｃｍ−３程度のＰ導電型（Ｐ−）の表面側ウェル領域１３０が形成されている。そして、表面側ウェル領域１３０の表層の一部には、第１エミッタ領域として、Ｎ導電型（Ｎ＋）の表面側エミッタ領域１３１が形成されている。この表面側エミッタ領域１３１は、表面側エミッタ電極１３２とのコンタクト領域であり、その不純物濃度としては、表面側エミッタ電極１３２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０１９〜１×１０２０ｃｍ−３程度としている。また、表面側ウェル領域１３０の表層には、第３ゲート電極として、表面側エミッタ領域１３１と隣接し、先端が第５半導体層１１２に突き出る態様で半導体基板１１０の表面１１０ａからトレンチ構造の表面側ゲート電極１３３が形成されている。そして、対をなす表面側エミッタ領域１３１と表面側ゲート電極１３３とによって、一つの表面側セル１３４（図１１において破線で囲まれた部分）が構成されている。 A part of the surface layer of the fifth semiconductor layer 112 (the surface layer on the surface 110a side of the semiconductor substrate 110) has a P conductivity type with an impurity concentration of about 1 × 10 16 to 1 × 10 17 cm −3 as a third well region. A (P−) surface side well region 130 is formed. An N conductivity type (N +) surface side emitter region 131 is formed as a first emitter region in a part of the surface layer of the surface side well region 130. The surface-side emitter region 131 is a contact region with the surface-side emitter electrode 132, and the impurity concentration may be any concentration that can ensure ohmic characteristics with the surface-side emitter electrode 132. In this embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 . Further, on the surface layer of the surface-side well region 130, the third gate electrode is adjacent to the surface-side emitter region 131 and the tip protrudes from the fifth semiconductor layer 112 to the surface side of the trench structure from the surface 110 a of the semiconductor substrate 110. A gate electrode 133 is formed. A pair of the surface-side emitter region 131 and the surface-side gate electrode 133 constitute one surface-side cell 134 (portion surrounded by a broken line in FIG. 11).

本実施形態においては、図１１に示すように、表面側エミッタ領域１３１と、該表面側エミッタ領域１３１と隣接する表面側ゲート電極１３３が、表面側ウェル領域１３０の表層に複数形成されている。すなわち、表面側セル１３４が、表面側ウェル領域１３０の表層に複数構成されており、この複数の表面側セル１３４が集積された領域（図１１において一点鎖線で囲まれた領域）が、第３セル領域としての表面側セル領域１３５となっている。   In the present embodiment, as shown in FIG. 11, a plurality of surface-side emitter regions 131 and a plurality of surface-side gate electrodes 133 adjacent to the surface-side emitter regions 131 are formed on the surface layer of the surface-side well region 130. That is, a plurality of surface-side cells 134 are formed on the surface layer of the surface-side well region 130, and a region in which the plurality of surface-side cells 134 are integrated (a region surrounded by an alternate long and short dash line in FIG. 11) is a third region. It is a surface side cell region 135 as a cell region.

また、第５半導体層１１２の一部には、第４半導体層１１１と表面側コレクタ電極１３７との接続領域として、表面側ウェル領域１３０とは離れた領域（表面側ウェル領域１３０の周辺）に、表面側ウェル領域１３０を取り囲むようにＰ導電型（Ｐ＋）の表面側接続領域１３６が形成されている。本実施形態において、この表面側接続領域１３６は、半導体基板１１０の表面１１０ａ（第５半導体層１１２の表面）から第４半導体層１１１に達するように形成されたトレンチ内を、エピタキシャル成長によるＰ導電型（Ｐ＋）の半導体層で埋め込んでなるものである。この表面側接続領域１３６の不純物濃度は、第４半導体層１１１と同程度（１×１０１９〜１×１０２０ｃｍ−３）となっており、表面側接続領域１３６の一端が第４半導体層１１１と接続され、他端が表面側コレクタ電極１３７と接続されている。 In addition, in a part of the fifth semiconductor layer 112, as a connection region between the fourth semiconductor layer 111 and the surface-side collector electrode 137, a region separated from the surface-side well region 130 (periphery of the surface-side well region 130). A surface-side connection region 136 of P conductivity type (P +) is formed so as to surround the surface-side well region 130. In the present embodiment, the surface-side connection region 136 has a P conductivity type by epitaxial growth in a trench formed to reach the fourth semiconductor layer 111 from the surface 110a of the semiconductor substrate 110 (the surface of the fifth semiconductor layer 112). It is embedded with a (P +) semiconductor layer. The impurity concentration of the surface-side connection region 136 is approximately the same as that of the fourth semiconductor layer 111 (1 × 10 19 to 1 × 10 20 cm −3 ), and one end of the surface-side connection region 136 is at the fourth semiconductor layer. 111, and the other end is connected to the front-side collector electrode 137.

このように構成される第５半導体層に対し、第６半導体層１１３の表層（半導体基板１１０の裏面１１０ｂ側の表層）の一部には、第４ウェル領域として、不純物濃度が１×１０１６〜１×１０１７ｃｍ−３程度のＰ導電型（Ｐ−）の裏面側ウェル領域１５０が形成されている。そして、裏面側ウェル領域１５０の表層の一部には、第２エミッタ領域として、Ｎ導電型（Ｎ＋）の裏面側エミッタ領域１５１が形成されている。この裏面側エミッタ領域１５１は、裏面側エミッタ電極１５２とのコンタクト領域であり、その不純物濃度としては、裏面側エミッタ電極１５２との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、不純物濃度を１×１０１９〜１×１０２０ｃｍ−３程度としている。また、裏面側ウェル領域１５０の表層には、第４ゲート電極として、裏面側エミッタ領域１５１と隣接し、先端が第６半導体層１１３に突き出る態様で半導体基板１１０の裏面１１０ｂからトレンチ構造の裏面側ゲート電極１５３が形成されている。そして、対をなす裏面側エミッタ領域１５１と裏面側ゲート電極１５３とによって、一つの裏面側セル１５４（図１１において破線で囲まれた部分）が構成されている。 With respect to the fifth semiconductor layer configured as described above, a part of the surface layer of the sixth semiconductor layer 113 (the surface layer on the back surface 110b side of the semiconductor substrate 110) has an impurity concentration of 1 × 10 16 as a fourth well region. A back-side well region 150 of P conductivity type (P−) of about ˜1 × 10 17 cm −3 is formed. An N conductivity type (N +) backside emitter region 151 is formed as a second emitter region in a part of the surface layer of the backside well region 150. The backside emitter region 151 is a contact region with the backside emitter electrode 152, and the impurity concentration may be a concentration that can ensure ohmic characteristics with the backside emitter electrode 152. In this embodiment, the impurity concentration is about 1 × 10 19 to 1 × 10 20 cm −3 . Further, on the surface layer of the back surface side well region 150, as a fourth gate electrode, the back surface side of the trench structure is adjacent to the back surface side emitter region 151 and the tip protrudes from the sixth semiconductor layer 113 from the back surface 110 b of the semiconductor substrate 110. A gate electrode 153 is formed. The back-side emitter region 151 and the back-side gate electrode 153 forming a pair constitute one back-side cell 154 (portion surrounded by a broken line in FIG. 11).

本実施形態においては、図１１に示すように、裏面側エミッタ領域１５１と、該裏面側エミッタ領域１５１と隣接する裏面側ゲート電極１５３が、裏面側ウェル領域１５０の表層に複数形成されている。すなわち、裏面側セル１５４が、裏面側ウェル領域１５０の表層に複数構成されており、この複数の裏面側セル１５４が集積された領域（図１１において一点鎖線で囲まれた領域）が、第４セル領域としての裏面側セル領域１５５となっている。   In the present embodiment, as shown in FIG. 11, a plurality of backside emitter regions 151 and a plurality of backside gate electrodes 153 adjacent to the backside emitter region 151 are formed on the surface layer of the backside well region 150. That is, a plurality of backside cells 154 are formed on the surface layer of the backside well region 150, and a region in which the plurality of backside cells 154 are integrated (a region surrounded by an alternate long and short dash line in FIG. 11) is the fourth. It is a back side cell region 155 as a cell region.

また、第６半導体層１１３の一部には、第４半導体層１１１と裏面側コレクタ電極１５７との接続領域として、裏面側ウェル領域１５０とは離れた領域（裏面側ウェル領域１５０の周辺）に、裏面側ウェル領域１５０を取り囲むようにＰ導電型（Ｐ＋）の裏面側接続領域１５６が形成されている。本実施形態において、この裏面側接続領域１５６は、半導体基板１１０の裏面１１０ｂ（第６半導体層１１３の表面）から第４半導体層１１１に達するように形成されたトレンチ内を、エピタキシャル成長によるＰ導電型（Ｐ＋）の半導体層で埋め込んでなるものである。この裏面側接続領域１５６の不純物濃度は、第４半導体層１１１と同程度（１×１０１９〜１×１０２０ｃｍ−３）となっており、裏面側接続領域１５６の一端が第４半導体層１１１と接続され、他端が裏面側コレクタ電極１５７と接続されている。 In addition, in a part of the sixth semiconductor layer 113, as a connection region between the fourth semiconductor layer 111 and the back-side collector electrode 157, a region separated from the back-side well region 150 (around the back-side well region 150). A back-side connection region 156 of P conductivity type (P +) is formed so as to surround the back-side well region 150. In the present embodiment, the back surface side connection region 156 has a P conductivity type by epitaxial growth in a trench formed to reach the fourth semiconductor layer 111 from the back surface 110b of the semiconductor substrate 110 (the surface of the sixth semiconductor layer 113). It is embedded with a (P +) semiconductor layer. The impurity concentration of the back surface side connection region 156 is approximately the same as that of the fourth semiconductor layer 111 (1 × 10 19 to 1 × 10 20 cm −3 ), and one end of the back surface side connection region 156 is at the fourth semiconductor layer. 111, and the other end is connected to the back collector electrode 157.

さらに、本実施形態においては、第５半導体層１１２と第６半導体層１１３の積層方向において、表面側エミッタ領域１３１と裏面側エミッタ領域１５１、及び、表面側ゲート電極１３３と裏面側ゲート電極１５３が、第４半導体層１１１の中線に対してそれぞれ線対称となっている。つまり、表面側セル領域１３５及び裏面側セル領域１５５がそれぞれ完全に対向するように構成されている。また、第５半導体層１１２と第６半導体層１１３の積層方向において、表面側ウェル領域１３０と裏面側ウェル領域１５０、及び、表面側接続領域１３６と裏面側接続領域１５６が、第４半導体層１１１の中線に対してそれぞれ線対称となっている。すなわち、第５半導体層１１２側に構成されたＩＧＢＴ素子１７０の要素と、第６半導体層１１３側に構成されたＩＧＢＴ素子１７０の要素とが、線対称となっている。   Furthermore, in the present embodiment, in the stacking direction of the fifth semiconductor layer 112 and the sixth semiconductor layer 113, the front surface side emitter region 131 and the back surface side emitter region 151, and the front surface side gate electrode 133 and the back surface side gate electrode 153 are These are symmetrical with respect to the middle line of the fourth semiconductor layer 111. That is, the front surface side cell region 135 and the back surface side cell region 155 are configured to completely face each other. Further, in the stacking direction of the fifth semiconductor layer 112 and the sixth semiconductor layer 113, the front surface side well region 130 and the back surface side well region 150, and the front surface side connection region 136 and the back surface side connection region 156 include the fourth semiconductor layer 111. Each line is symmetrical with respect to the middle line. That is, the element of the IGBT element 170 configured on the fifth semiconductor layer 112 side and the element of the IGBT element 170 configured on the sixth semiconductor layer 113 side are line symmetric.

そして、表面側エミッタ電極１３２と裏面側エミッタ電極１５２とが電気的に接続（同電位と）され、表面側ゲート電極１３３と裏面側ゲート電極１５３とが電気的に接続（同電位と）されている。また、表面側コレクタ電極１３７と裏面側コレクタ電極１５７も、互いに電気的に接続（同電位と）されている。   The front-side emitter electrode 132 and the back-side emitter electrode 152 are electrically connected (same potential), and the front-side gate electrode 133 and the back-side gate electrode 153 are electrically connected (same potential). Yes. The front-side collector electrode 137 and the back-side collector electrode 157 are also electrically connected (equal potential) to each other.

以上説明したように、半導体装置２００では、半導体基板１１０の表面１１０ａ側に、ＩＧＢＴ素子１７０を構成する表面側エミッタ領域１３１及び表面側ゲート電極１３３が形成され、半導体基板１１０の裏面１１０ｂ側に、ＩＧＢＴ素子１７０を構成する裏面側エミッタ領域１５１及び裏面側ゲート電極１５３が形成されている。また、表面側エミッタ領域１３１及び表面側ゲート電極１３３の形成領域である表面側セル領域１３５と、裏面側エミッタ領域１５１及び裏面側ゲート電極１５３の形成領域である裏面側セル領域１５５とは、少なくとも一部が互いに対向するように構成されている。すなわち、表面側エミッタ領域１３１と接続された表面側エミッタ電極１３２と、裏面側エミッタ領域１５１と接続された裏面側エミッタ電極１５２とは、少なくとも一部が互いに対向するように構成されている。また、第５半導体層１１２における表面側ウェル領域１３０とは離れた領域及び第６半導体層１１３における裏面側ウェル領域１５０とは離れた領域の少なくとも一方には、第４半導体層１１１とコレクタ電極１３７，１５７とを接続する接続領域１３６，１５６が形成されている。   As described above, in the semiconductor device 200, the front-side emitter region 131 and the front-side gate electrode 133 constituting the IGBT element 170 are formed on the front surface 110a side of the semiconductor substrate 110, and the rear surface 110b side of the semiconductor substrate 110 is A back-side emitter region 151 and a back-side gate electrode 153 constituting the IGBT element 170 are formed. Further, the surface side cell region 135 that is a formation region of the surface side emitter region 131 and the surface side gate electrode 133 and the back surface side cell region 155 that is a formation region of the back surface side emitter region 151 and the back surface side gate electrode 153 are at least Some are configured to face each other. That is, the surface-side emitter electrode 132 connected to the surface-side emitter region 131 and the back-side emitter electrode 152 connected to the back-side emitter region 151 are configured to be at least partially opposed to each other. In addition, the fourth semiconductor layer 111 and the collector electrode 137 are provided in at least one of a region away from the front surface side well region 130 in the fifth semiconductor layer 112 and a region away from the back surface side well region 150 in the sixth semiconductor layer 113. , 157 are connected to each other.

このように構成される半導体装置２００においては、ＩＧＢＴ素子１７０がオン状態（ゲート駆動信号により、表面側ゲート電極１３３及び裏面側ゲート電極１５３がオンされた状態）となると、ウェル領域１３０，１５０におけるゲート電極１３３，１５３に隣接するエミッタ領域１３２，１５２直下の部分の導電型が反転し、Ｎ導電型のチャネルが形成される。形成されたチャネルを経由して表面側エミッタ領域１３２から第５半導体層１１２に向けて電子が流れ始め、同じく、形成されたチャネルを経由して裏面側エミッタ領域１５２から第６半導体層１１３に向けて電子が流れ始める。各半導体層１１２，１１３に流れ込む電子が増えると同時に、Ｐ＋導電型の第４半導体層１１１及び接続領域１３６，１５６とＮ−導電型の各半導体層１１２，１１３との接合が順バイアスされて第４半導体層１１１及び接続領域１３６，１５６から各半導体層１１２，１１３に正孔の注入が起こり、少数キャリアの蓄積が始まる。これにより、各半導体層１１２，１１３の抵抗値は伝導度変調によって極端に減少し、各コレクタ電極１３７，１５７から、接続領域１３６，１５６及び第４半導体層１１１のコレクタ領域、第５半導体層１１２及び第６半導体層１１３のドリフト層、反転したチャネル、及びエミッタ領域１３１，１５１を介して、エミッタ電極１３２，１５２にホール電流が流れることとなる。したがって、本実施形態に係る半導体装置２００は、半導体基板１１０の一方の表面のみにエミッタ領域及びゲート電極（セル領域）が形成された構成に比べて、ＩＧＢＴ素子１７０の電流密度（ホール電流密度）が向上され、ひいてはオン抵抗が低減された構成となっている。   In the semiconductor device 200 configured as described above, when the IGBT element 170 is turned on (a state in which the front-side gate electrode 133 and the rear-side gate electrode 153 are turned on by the gate drive signal), the well regions 130 and 150 The conductivity type of the portion immediately below the emitter regions 132 and 152 adjacent to the gate electrodes 133 and 153 is inverted, and an N conductivity type channel is formed. Electrons start to flow from the front-side emitter region 132 toward the fifth semiconductor layer 112 via the formed channel, and also from the back-side emitter region 152 toward the sixth semiconductor layer 113 via the formed channel. Electrons begin to flow. At the same time as the electrons flowing into the respective semiconductor layers 112 and 113 increase, the junction between the P + conductive type fourth semiconductor layer 111 and the connection regions 136 and 156 and the N− conductive type semiconductor layers 112 and 113 is forward biased. Injecting holes from the fourth semiconductor layer 111 and the connection regions 136 and 156 into the respective semiconductor layers 112 and 113 causes minority carrier accumulation to start. As a result, the resistance values of the semiconductor layers 112 and 113 are drastically reduced by the conductivity modulation. From the collector electrodes 137 and 157, the connection regions 136 and 156, the collector region of the fourth semiconductor layer 111, and the fifth semiconductor layer 112. In addition, a hole current flows through the emitter electrodes 132 and 152 via the drift layer of the sixth semiconductor layer 113, the inverted channel, and the emitter regions 131 and 151. Therefore, the semiconductor device 200 according to the present embodiment has a current density (hole current density) of the IGBT element 170 as compared with the configuration in which the emitter region and the gate electrode (cell region) are formed only on one surface of the semiconductor substrate 110. Thus, the on-resistance is reduced.

また、本実施形態では、セル領域１３５，１５５が、複数のセル１３４，１５４を集積して構成されている。このように、セル１３４，１５４の数を多くすると、電流密度がより向上された（オン抵抗がより低減された）構成となる。しかしながら、セル領域１３５，１５５に含まれるセル１３４，１５４の個数は、複数に限定されるものではない。   In the present embodiment, the cell regions 135 and 155 are configured by integrating a plurality of cells 134 and 154. Thus, when the number of the cells 134 and 154 is increased, the current density is further improved (ON resistance is further reduced). However, the number of cells 134 and 154 included in the cell regions 135 and 155 is not limited to a plurality.

また、本実施形態では、セル領域１３５，１５５が、同数のセル１３４，１５４を有している。したがって、半導体基板１１０における電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。   In the present embodiment, the cell regions 135 and 155 have the same number of cells 134 and 154. Therefore, the current bias in the semiconductor substrate 110 is reduced, and element destruction due to local heat generation is suppressed.

また、本実施形態では、互いに完全に対向するようにセル領域１３５，１５５が構成されているので、これによっても、半導体基板１１０におけるチャネル電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。また、積層方向に対して垂直な方向における半導体装置２００の体格も小型化されている。特に本実施形態では、第５半導体層１１２と第６半導体層１１３が同一構成とされ、第５半導体層１１２に構成されたＩＧＢＴ素子１７０の要素と、第６半導体層１１３に構成されたＩＧＢＴ素子１７０の要素とが、線対称となっている。したがって、局所的な発熱による素子破壊などが効果的に抑制され、且つ、積層方向に対して垂直な方向における半導体装置２００の体格がより小型化された構成となっている。   In the present embodiment, since the cell regions 135 and 155 are configured so as to completely face each other, this also reduces the bias of the channel current in the semiconductor substrate 110 and causes element breakdown due to local heat generation. Is suppressed. Further, the size of the semiconductor device 200 in the direction perpendicular to the stacking direction is also reduced. In particular, in the present embodiment, the fifth semiconductor layer 112 and the sixth semiconductor layer 113 have the same configuration, and the element of the IGBT element 170 configured in the fifth semiconductor layer 112 and the IGBT element configured in the sixth semiconductor layer 113. The 170 elements are line symmetric. Accordingly, element destruction due to local heat generation is effectively suppressed, and the size of the semiconductor device 200 in the direction perpendicular to the stacking direction is further reduced.

また、本実施形態では、接続領域１３６、１５６が、各セル領域１３５，１５５を取り囲むように環状に形成されている。このような構成とすると、接続領域１３６，１５６から最短経路で各エミッタ領域１３１，１５１まで電流が流れる。これによっても、半導体基板１１０における電流の偏りが低減され、局所的な発熱による素子破壊などが抑制された構成となっている。   In the present embodiment, the connection regions 136 and 156 are formed in an annular shape so as to surround the cell regions 135 and 155. With such a configuration, current flows from the connection regions 136 and 156 to the emitter regions 131 and 151 through the shortest path. This also reduces the current bias in the semiconductor substrate 110 and suppresses element destruction due to local heat generation.

なお、本実施形態においては、表面側ゲート電極１３３と裏面側ゲート電極１５３とが電気的に接続（同電位と）された例を示した。しかしながら、表面側ゲート電極１３３と裏面側ゲート電極１５３とがそれぞれ電気的に独立された構成としても良い。このような構成とすると、電流量に応じて、表面側ゲート電極１３３及び裏面側ゲート電極１５３の駆動制御をそれぞれ独立して行うことができる。これにより、小電流の場合には、ゲート駆動信号を表面側ゲート電極１３３（又は裏面側ゲート電極１５３）のみに送ることによって、半導体基板１１０に形成されたＩＧＢＴ素子１７０の要素の一部を駆動状態とすることができる。また、大電流の場合には、ゲート駆動信号を表面側ゲート電極１３３及び裏面側ゲート電極１５３に送ることによって、ＩＧＢＴ素子１７０全体を駆動状態とすることができる。このように、電流量の必要に応じてＩＧＢＴ素子１７０の駆動制御を行うと、消費電力を抑制し、ひいては半導体装置２００の発熱を抑制することができる。   In the present embodiment, an example is shown in which the front-side gate electrode 133 and the back-side gate electrode 153 are electrically connected (at the same potential). However, the front side gate electrode 133 and the back side gate electrode 153 may be electrically independent from each other. With such a configuration, drive control of the front-side gate electrode 133 and the back-side gate electrode 153 can be performed independently according to the amount of current. Thus, in the case of a small current, a part of the elements of the IGBT element 170 formed on the semiconductor substrate 110 is driven by sending a gate drive signal only to the front side gate electrode 133 (or the back side gate electrode 153). State. In the case of a large current, the entire IGBT element 170 can be driven by sending a gate drive signal to the front side gate electrode 133 and the back side gate electrode 153. As described above, when the drive control of the IGBT element 170 is performed according to the necessity of the current amount, the power consumption can be suppressed, and the heat generation of the semiconductor device 200 can be suppressed.

また、本実施形態においては、ＩＧＢＴ素子１７０として、ＮチャネルＩＧＢＴ素子を採用する例を示した。しかしながら、ＰチャネルＩＧＢＴ素子を採用することもできる。   Moreover, in this embodiment, the example which employ | adopts an N channel IGBT element as the IGBT element 170 was shown. However, a P-channel IGBT element can also be adopted.

また、本実施形態においては、ゲート電極１３３，１５３として、トレンチ構造のゲート電極を採用する例を示した。しかしながら、ゲート電極１３３，１５３としては、プレーナー構造や、コンケーブ構造のゲート電極であっても採用することができる。   In the present embodiment, an example in which a gate electrode having a trench structure is employed as the gate electrodes 133 and 153 has been described. However, the gate electrodes 133 and 153 may be a gate electrode having a planar structure or a concave structure.

また、本実施形態においては、接続領域１３６，１５６として、トレンチ内をエピタキシャル成長による半導体層で埋め込んで形成された接続領域の例を示した。しかしながら、接続領域１３６，１５６としては、コレクタ電極１３７，１５７と第４半導体層１１１とを電気的に接続し、且つ、第４半導体層１１１とともにＩＧＢＴ素子１７０のコレクタ領域としての機能を果たすものであれば採用することができる。例えば、第４半導体層１１１と同一導電型の不純物で濃度調整されたポリシリコンをトレンチ内に埋め込んでなる接続領域を採用することもできる。また、第５半導体層１１２や第６半導体層１１３にイオン注入によって形成された接続領域を採用することもできる。   In the present embodiment, the connection regions 136 and 156 are shown as examples of connection regions formed by filling the trench with a semiconductor layer formed by epitaxial growth. However, as the connection regions 136 and 156, the collector electrodes 137 and 157 and the fourth semiconductor layer 111 are electrically connected to each other, and function as the collector region of the IGBT element 170 together with the fourth semiconductor layer 111. If there is, it can be adopted. For example, a connection region in which polysilicon whose concentration is adjusted with an impurity having the same conductivity type as that of the fourth semiconductor layer 111 is buried in the trench can be employed. In addition, a connection region formed by ion implantation in the fifth semiconductor layer 112 and the sixth semiconductor layer 113 can also be employed.

また、本実施形態に示した半導体装置２００は、第１実施形態に示した半導体装置１００（図２）に対応するものであった。しかしながら、第１実施形態の変形例として示した構造や製造方法（図７〜図９や図１０）を、本実施形態に示した半導体装置２００に適用することも可能である。   Further, the semiconductor device 200 shown in the present embodiment corresponds to the semiconductor device 100 (FIG. 2) shown in the first embodiment. However, the structure and manufacturing method (FIGS. 7 to 9 and FIG. 10) shown as a modification of the first embodiment can also be applied to the semiconductor device 200 shown in this embodiment.

また、本実施形態においては、半導体基板１０として、Ｐ導電型の第４半導体層１１１の両表面上にＮ導電型の第５半導体層１１２及び第６半導体層１１３が直接的にそれぞれ積層された例を示した。しかしながら、第４半導体層１１１と第５半導体層１１２との間、及び、第４半導体層１１１と第６半導体層１１３との間に、第５半導体層１１２及び第６半導体層１１３と同一導電型であって、第５半導体層１１２及び第６半導体層１１３よりも高濃度のフィールドストップ層がそれぞれ介在された構成としても良い。この場合、接続領域１３６，１５６は、フィールドストップ層を貫通して第４半導体層１１１に達する構造となる。   In the present embodiment, as the semiconductor substrate 10, the N conductivity type fifth semiconductor layer 112 and the sixth semiconductor layer 113 are directly stacked on both surfaces of the P conductivity type fourth semiconductor layer 111, respectively. An example is shown. However, the same conductivity type as the fifth semiconductor layer 112 and the sixth semiconductor layer 113 is provided between the fourth semiconductor layer 111 and the fifth semiconductor layer 112 and between the fourth semiconductor layer 111 and the sixth semiconductor layer 113. In this case, a field stop layer having a higher concentration than the fifth semiconductor layer 112 and the sixth semiconductor layer 113 may be interposed. In this case, the connection regions 136 and 156 have a structure that reaches the fourth semiconductor layer 111 through the field stop layer.

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。   The preferred embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.

第１実施形態に係る半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device which concerns on 1st Embodiment. 図１に示す半導体装置において、ドレイン領域とウェル領域との位置関係を示す平面図である。FIG. 2 is a plan view showing a positional relationship between a drain region and a well region in the semiconductor device shown in FIG. 1. 半導体装置の製造工程のうち、半導体基板を準備する工程を示す断面図である。It is sectional drawing which shows the process of preparing a semiconductor substrate among the manufacturing processes of a semiconductor device. 半導体装置の製造工程のうち、表面側の素子形成工程を示す断面図である。It is sectional drawing which shows the element formation process of the surface side among the manufacturing processes of a semiconductor device. 半導体装置の製造工程のうち、裏面側の素子形成工程を示す断面図である。It is sectional drawing which shows the element formation process of the back side among the manufacturing processes of a semiconductor device. 半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of a semiconductor device. 半導体装置の製造方法の変形例を示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of a semiconductor device. 半導体装置の製造方法の変形例を示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of a semiconductor device. 半導体装置の製造方法の変形例を示す断面図である。It is sectional drawing which shows the modification of the manufacturing method of a semiconductor device. 半導体装置の変形例を示す断面図である。It is sectional drawing which shows the modification of a semiconductor device. 第２実施形態に係る半導体装置の概略構成を示す断面図である。It is sectional drawing which shows schematic structure of the semiconductor device which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１０・・・半導体基板
３０・・・表面側ウェル領域
３１・・・表面側ソース領域
３３・・・表面側ゲート電極
３５・・・表面側セル領域
３６・・・表面側ドレイン領域
５０・・・裏面側ウェル領域
５１・・・裏面側ソース領域
５３・・・裏面側ゲート電極
５５・・・裏面側セル領域
５６・・・裏面側ドレイン領域
７０・・・ＭＯＳトランジスタ素子
１００・・・半導体装置 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate 30 ... Front side well region 31 ... Front side source region 33 ... Front side gate electrode 35 ... Front side cell region 36 ... Front side drain region 50 ... Back side well region 51 ... Back side source region 53 ... Back side gate electrode 55 ... Back side cell region 56 ... Back side drain region 70 ... MOS transistor element 100 ... Semiconductor device

Claims (7)

半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、
前記ソース電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、
前記ドレイン電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記ソース電極とは離れた位置に形成され、
前記半導体基板の両表面側に、前記ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、
前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第１半導体層における前記第２半導体層の積層面の裏面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、
前記半導体基板の一方の表面側における前記第２半導体層の表層に、前記第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、
前記第１ウェル領域内の表層に、前記ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、前記第１ウェル領域に対して、前記第１ウェル領域内にチャネルを構成するように前記ゲート電極としての第１ゲート電極が形成され、
前記半導体基板の他方の表面側における前記第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、
前記第２ウェル領域内の表層に、前記ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、前記第２ウェル領域に対して、前記第２ウェル領域内にチャネルを構成するように前記ゲート電極としての第２ゲート電極が形成され、
前記半導体基板の両表面側における、前記第１ソース領域及び前記第１ゲート電極の形成領域である第１セル領域と、前記第２ソース領域及び前記第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、
前記ドレイン電極と電気的に接続される第１導電型のドレイン領域が、前記第２半導体層の表層における前記第１ウェル領域とは離れた領域、及び、前記第３半導体層の表層における前記第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、
前記ドレイン領域と該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域との間に、前記半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする半導体装置。 A MOS transistor element having a source electrode and a drain electrode that form a pair on the surface of a semiconductor substrate, and a current flowing between the source electrode and the drain electrode in the thickness direction of the semiconductor substrate. A semiconductor device comprising:
The source electrodes are respectively formed on both surfaces of the semiconductor substrate so as to be at least partially opposed to each other,
The drain electrode is formed on at least one surface of the semiconductor substrate and at a position away from the source electrode formed on the same surface;
A source region and a gate electrode that are electrically connected to the source electrode are respectively formed on both surface sides of the semiconductor substrate,
The semiconductor substrate includes a first conductive type first semiconductor layer, a first conductive type second semiconductor layer stacked on one surface of the first semiconductor layer, and having a lower impurity concentration than the first semiconductor layer; A third semiconductor layer of a first conductivity type that is stacked on a back surface of the stacked surface of the second semiconductor layer in the first semiconductor layer and has a lower impurity concentration than the first semiconductor layer;
A first well region of a second conductivity type opposite to the first conductivity type is selectively formed on a surface layer of the second semiconductor layer on one surface side of the semiconductor substrate;
A first source region of a first conductivity type as the source region is selectively formed on a surface layer in the first well region, and a channel is formed in the first well region with respect to the first well region. A first gate electrode as the gate electrode is formed so as to constitute
A second well region of a second conductivity type is selectively formed on a surface layer of the third semiconductor layer on the other surface side of the semiconductor substrate;
A second source region of the first conductivity type as the source region is selectively formed on a surface layer in the second well region, and a channel is formed in the second well region with respect to the second well region. A second gate electrode as the gate electrode is formed so as to constitute
A first cell region that is a formation region of the first source region and the first gate electrode and a second cell that is a formation region of the second source region and the second gate electrode on both surface sides of the semiconductor substrate. A region is at least partially opposed to each other,
The drain region of the first conductivity type electrically connected to the drain electrode is a region separated from the first well region in the surface layer of the second semiconductor layer, and the first region in the surface layer of the third semiconductor layer. It is selectively formed in at least one of the regions apart from the 2-well region ,
An insulating isolation region is formed from the surface of the semiconductor substrate to a predetermined depth between the drain region and the first well region or the second well region on the surface side where the drain region is formed. A semiconductor device. 半導体基板の表面上に対をなすソース電極及びドレイン電極が形成され、前記ソース電極と前記ドレイン電極との間であって前記半導体基板の厚さ方向に電流が流れるように構成されたＭＯＳトランジスタ素子を有する半導体装置であって、
前記ソース電極は、前記半導体基板の両表面上に互いに少なくとも一部が対向するようにそれぞれ形成され、
前記ドレイン電極は、前記半導体基板の少なくとも一方の表面上であって、同一表面上に形成された前記ソース電極とは離れた位置に形成され、
前記半導体基板の両表面側に、前記ソース電極と電気的に接続されるソース領域及びゲート電極がそれぞれが、構成されており、
前記半導体基板は、第１導電型の第１半導体層と、該第１半導体層の一面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第２半導体層と、前記第１半導体層における前記第２半導体層の積層面の裏面上に積層され、前記第１半導体層よりも不純物濃度の低い第１導電型の第３半導体層とを有し、
前記半導体基板の一方の表面側における前記第２半導体層の表層に、前記第１導電型とは逆の第２導電型の第１ウェル領域が選択的に形成され、
前記第１ウェル領域内の表層に、前記ソース領域としての第１導電型の第１ソース領域が選択的に形成されるとともに、前記第１ウェル領域に対して、前記第１ウェル領域内にチャネルを構成するように前記ゲート電極としての第１ゲート電極が形成され、
前記半導体基板の他方の表面側における前記第３半導体層の表層に、第２導電型の第２ウェル領域が選択的に形成され、
前記第２ウェル領域内の表層に、前記ソース領域としての第１導電型の第２ソース領域が選択的に形成されるとともに、前記第２ウェル領域に対して、前記第２ウェル領域内にチャネルを構成するように前記ゲート電極としての第２ゲート電極が形成され、
前記半導体基板の両表面側における、前記第１ソース領域及び前記第１ゲート電極の形成領域である第１セル領域と、前記第２ソース領域及び前記第２ゲート電極の形成領域である第２セル領域とは、少なくとも一部が互いに対向し、
前記ドレイン電極と電気的に接続される第１導電型のドレイン領域が、前記第２半導体層の表層における前記第１ウェル領域とは離れた領域、及び、前記第３半導体層の表層における前記第２ウェル領域とは離れた領域の少なくとも一方に選択的に形成されており、
前記ドレイン領域は、該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域を取り囲むように環状に形成されていることを特徴とする半導体装置。 A MOS transistor element having a source electrode and a drain electrode that form a pair on the surface of a semiconductor substrate, and a current flowing between the source electrode and the drain electrode in the thickness direction of the semiconductor substrate. A semiconductor device comprising:
The source electrodes are respectively formed on both surfaces of the semiconductor substrate so as to be at least partially opposed to each other,
The drain electrode is formed on at least one surface of the semiconductor substrate and at a position away from the source electrode formed on the same surface;
A source region and a gate electrode that are electrically connected to the source electrode are respectively formed on both surface sides of the semiconductor substrate,
The semiconductor substrate includes a first conductive type first semiconductor layer, a first conductive type second semiconductor layer stacked on one surface of the first semiconductor layer, and having a lower impurity concentration than the first semiconductor layer; A third semiconductor layer of a first conductivity type that is stacked on a back surface of the stacked surface of the second semiconductor layer in the first semiconductor layer and has a lower impurity concentration than the first semiconductor layer;
A first well region of a second conductivity type opposite to the first conductivity type is selectively formed on a surface layer of the second semiconductor layer on one surface side of the semiconductor substrate;
A first source region of a first conductivity type as the source region is selectively formed on a surface layer in the first well region, and a channel is formed in the first well region with respect to the first well region. A first gate electrode as the gate electrode is formed so as to constitute
A second well region of a second conductivity type is selectively formed on a surface layer of the third semiconductor layer on the other surface side of the semiconductor substrate;
A second source region of the first conductivity type as the source region is selectively formed on a surface layer in the second well region, and a channel is formed in the second well region with respect to the second well region. A second gate electrode as the gate electrode is formed so as to constitute
A first cell region that is a formation region of the first source region and the first gate electrode and a second cell that is a formation region of the second source region and the second gate electrode on both surface sides of the semiconductor substrate. A region is at least partially opposed to each other,
The drain region of the first conductivity type electrically connected to the drain electrode is a region separated from the first well region in the surface layer of the second semiconductor layer, and the first region in the surface layer of the third semiconductor layer. It is selectively formed in at least one of the regions apart from the 2-well region,
Said drain region, a semi-conductor device you characterized in that it is formed into an annular shape so as to surround said first well region and the second well region of the formed surface side of the drain region. 前記ドレイン領域と該ドレイン領域の形成された表面側の前記第１ウェル領域又は前記第２ウェル領域との間に、前記半導体基板の表面から所定深さまで絶縁分離領域が形成されていることを特徴とする請求項２に記載の半導体装置。 Wherein Rukoto the between the drain region and the drain region formed surface side of the first well region and the second well region, are isolated isolation region formed from the surface of the semiconductor substrate to a predetermined depth The semiconductor device according to claim 2 . 前記第１セル領域及び前記第２セル領域において、対をなす前記ソース領域及び前記ゲート電極が、それぞれ複数対形成されていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。 4. The semiconductor according to claim 1, wherein in the first cell region and the second cell region, a plurality of pairs of the source region and the gate electrode are formed. apparatus. 前記第１セル領域及び前記第２セル領域において、対をなす前記ソース領域及び前記ゲート電極が、同数対形成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。 In the first cell region and the second cell region, the source region and the gate electrode paired semiconductor device according to any one of claims 1 to 4, characterized in that it is the same number pairing . 前記第１セル領域と前記第２セル領域とは、完全に対向していることを特徴とする請求項５に記載の半導体装置。 The semiconductor device according to claim 5, wherein the first cell region and the second cell region are completely opposed to each other. 前記第２半導体層及び前記第３半導体層は、積層方向の厚さと不純物濃度が互いに等しくされ、
前記ドレイン領域は、互いに対向するように前記第２半導体層の表層と前記第３半導体層の表層にそれぞれ形成され、
前記第２半導体層と前記第３半導体層の積層方向において、前記第１ウェル領域と前記第２ウェル領域、前記第１ソース領域と第２ソース領域、前記第１ゲート電極と前記第２ゲート電極、及び前記第２半導体層の表層に形成されたドレイン領域と前記第３半導体層の表層に形成されたドレイン領域が、前記第１半導体層の中線に対してそれぞれ線対称となっていることを特徴とする請求項６に記載の半導体装置。 The second semiconductor layer and the third semiconductor layer have the same stacking direction thickness and impurity concentration,
The drain region is formed on a surface layer of the second semiconductor layer and a surface layer of the third semiconductor layer so as to face each other,
In the stacking direction of the second semiconductor layer and the third semiconductor layer, the first well region and the second well region, the first source region and the second source region, the first gate electrode and the second gate electrode The drain region formed in the surface layer of the second semiconductor layer and the drain region formed in the surface layer of the third semiconductor layer are symmetrical with respect to the middle line of the first semiconductor layer . The semiconductor device according to claim 6 .
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