JP5246748B2 - Display device and electronic device including the same - Google Patents
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Description
本発明は、例えば、表示装置、およびこれを備える電子機器に関する。 The present invention relates to, for example, a display device and an electronic apparatus including the display device.
近年、表示装置上、特に薄膜トランジスターを用いた液晶表示装置において光センサー機能を搭載する技術の開発が進んでいる(例えば特許文献1)。光センサーを搭載する目的は(1)外光を測定して輝度等を調整することで消費電力低減・画質向上を図る、(2)バックライトを測定し輝度あるいは色度を調整する、(3)指やライトペンの位置を認識しタッチキーとして使用する、の3つがあげられる。光センサーとしては薄膜トランジスター、PIN(p-intrinsic-n)ダイオード、PNダイオードなどがあげられる。いずれの場合も受光部はシリコン薄膜であって、製造上のコストを増大させないため、表示のスイッチング素子を構成するシリコン薄膜と同一製造工程で製造されることが望ましい。 2. Description of the Related Art In recent years, a technology for mounting a photosensor function on a display device, particularly in a liquid crystal display device using a thin film transistor, has been developed (for example, Patent Document 1). The purpose of mounting the optical sensor is (1) to reduce power consumption and improve image quality by measuring external light and adjusting brightness, etc. (2) measuring backlight and adjusting brightness or chromaticity, (3 3) The position of the finger or light pen is recognized and used as a touch key. Examples of the optical sensor include a thin film transistor, a PIN (p-intrinsic-n) diode, and a PN diode. In any case, the light receiving portion is a silicon thin film and does not increase the manufacturing cost. Therefore, it is desirable that the light receiving portion is manufactured in the same manufacturing process as the silicon thin film constituting the display switching element.
光照度測定の精度やデザイン上の観点から、光センサーの設置位置は表示装置の表示領域に近づけて配置することが好ましが、駆動回路内蔵型液晶表示装置では駆動回路より内側に光センサーを配置することが困難である。また、このように配置する場合、光センサーが表示領域駆動の電気的なノイズの影響を受けやすく、また、表示領域からの迷光による影響も無視できなくなるため、光センサーの精度低下が課題となり、特に液晶表示装置において共通電位反転駆動を行った場合はこの課題が顕著になる。 From the viewpoint of light illumination measurement accuracy and design, it is preferable to place the photosensor close to the display area of the display device. However, in the liquid crystal display device with a built-in drive circuit, the photosensor is placed inside the drive circuit. Difficult to do. Also, when arranged in this way, the optical sensor is easily affected by the electrical noise of the display area drive, and the influence of stray light from the display area cannot be ignored, so the accuracy of the optical sensor is reduced, In particular, this problem becomes prominent when common potential inversion driving is performed in a liquid crystal display device.
上記課題を解決するための本発明の一側面によれば、表示用のアクティブマトリクス回路と、アクティブマトリクス回路に接続され駆動信号を伝達する複数のバスラインと、複数のバスラインに駆動信号を出力する駆動回路を基板上に備えた表示装置であって、基板上に光センサーを備え、光センサーは、複数のバスラインで区切られた複数のサブ領域に配置され、複数のサブ領域はアクティブマトリクス回路と駆動回路の間に配置され、表示装置は、アクティブマトリクス回路に接続される複数の画素電極と、第1の電位と第1の電位よりも低い第2の電位の間で反転駆動される共通電極と、複数の画素電極と共通電極の間に印加される電界により配向状態が変化する液晶素子と、光センサーに接続されたセンサー配線と、アクティブマトリクス回路の外周部の互いに異なる辺に配置された複数のサブ領域における光センサーの電位もしくは電流をそれぞれ検出する複数の検出回路と、複数の検出回路による検出結果のうち、少なくとも2つの検出結果が変化した場合に出力を変化させる多数決回路と、をさらに備え、複数の検出回路は、同じタイミングであって共通電極が第1の電位又は第2の電位のいずれか一方のタイミングで、センサー配線の電位もしくは電流を検出する表示装置が提供される。 According to one aspect of the present invention for solving the above-described problems, an active matrix circuit for display, a plurality of bus lines connected to the active matrix circuit and transmitting a driving signal, and driving signals are output to the plurality of bus lines A display device including a driving circuit on a substrate, the optical sensor being provided on the substrate, the optical sensor being arranged in a plurality of sub-regions divided by a plurality of bus lines, wherein the plurality of sub-regions are active matrix The display device is disposed between the circuit and the drive circuit, and is driven to be inverted between the plurality of pixel electrodes connected to the active matrix circuit and the first potential and the second potential lower than the first potential. A common electrode, a liquid crystal element whose alignment state is changed by an electric field applied between the plurality of pixel electrodes and the common electrode, a sensor wiring connected to the photosensor, and an active matrix A plurality of detection circuits for detecting the potentials or currents of the photosensors in a plurality of sub-regions arranged on different sides of the outer periphery of the circuit, and at least two detection results among the detection results of the plurality of detection circuits A plurality of majority circuits that change the output when changed, and the plurality of detection circuits have the same timing and the common electrode has a timing of either the first potential or the second potential. A display device for detecting potential or current is provided.
かかる構成により、駆動回路内蔵型ディスプレイであっても、光センサーを表示領域の近傍に配置できるため、外光照度が正確に測定でき、搭載する電子機器のデザイン自由度も向上する。また、共通電極を反転駆動する、いわゆるコモンAC駆動によって液晶表示装置の消費電力を下げつつ、共通電極の反転による電磁的ノイズや共通電極との結合容量によるセンサー配線電位の変動による精度低下を防止できる。また、辺単位での結果の多数決をとるため、特定の辺のみ影がかかったり、逆に光があたったりした時にも誤動作せず、さらに精度よく外光を検出できる。With such a configuration, even in a display with a built-in drive circuit, the optical sensor can be arranged in the vicinity of the display area, so that the illuminance of outside light can be measured accurately and the degree of design freedom of the mounted electronic device is improved. In addition, while reducing the power consumption of the liquid crystal display device by so-called common AC drive, which reversely drives the common electrode, it prevents electromagnetic noise due to inversion of the common electrode and accuracy degradation due to fluctuations in sensor wiring potential due to coupling capacitance with the common electrode. it can. In addition, since the majority of the results is taken in units of sides, it is possible to detect outside light with higher accuracy without causing malfunction even when a specific side is shaded or when light is applied.
以下、本発明を具体化した実施の形態について図面に基づいて説明する。 DESCRIPTION OF EXEMPLARY EMBODIMENTS Hereinafter, embodiments of the invention will be described with reference to the drawings.
[第1の実施の形態]
図1は本実施例に係る液晶表示装置910の斜視構成図(一部断面図)である。液晶表示装置910は、アクティブマトリクス基板101と対向基板912とをシール材923により一定の間隔で貼り合わせ、ネマティック相液晶材料922を挟持してなる。アクティブマトリクス基板101上には図示しないがポリイミドなどからなる配向材料が塗布されラビング処理されて配向膜が形成されている。また、対向基板912は、図示しないが画素に対応したカラーフィルタと、光抜けを防止し、コントラストを向上させるための低反射・低透過率樹脂よりなるブラックマトリクス940と、アクティブマトリクス基板101上の対向導通部330(330−1,330−2)と短絡されるITO膜でなる共通電極としての対向電極930が形成される。ネマティック相液晶材料922と接触する面にはポリイミドなどからなる配向材料が塗布され、アクティブマトリクス基板101の配向膜のラビング処理の方向とは直交する方向にラビング処理されている。
[First Embodiment]
FIG. 1 is a perspective configuration diagram (partially sectional view) of a liquid crystal display device 910 according to the present embodiment. The liquid crystal display device 910 includes an active matrix substrate 101 and a counter substrate 912 that are bonded to each other with a sealant 923 at a predetermined interval, and a nematic liquid crystal material 922 is sandwiched therebetween. Although not shown, an alignment material made of polyimide or the like is applied onto the active matrix substrate 101 and rubbed to form an alignment film. The counter substrate 912 includes a color filter corresponding to a pixel (not shown), a black matrix 940 made of a low-reflection / low-transmittance resin for preventing light leakage and improving contrast, and an active matrix substrate 101. A counter electrode 930 is formed as a common electrode made of an ITO film that is short-circuited with the counter conductive portion 330 (330-1, 330-2). An alignment material made of polyimide or the like is applied to the surface in contact with the nematic phase liquid crystal material 922, and is rubbed in a direction orthogonal to the direction of the rubbing treatment of the alignment film of the active matrix substrate 101.
さらに対向基板912の外側には、上偏光板924を、アクティブマトリクス基板101の外側には、下偏光板925を各々配置し、互いの偏光方向が直交するよう(クロスニコル状)に配置する。さらに下偏光板925下には、バックライトユニット926と導光板927が配置され、バックライトユニット926から導光板927に向かって光が照射され、導光板927はバックライトユニット926からの光をアクティブマトリクス基板101に向かって垂直かつ均一な面光源となるように光を反射屈折させることで液晶表示装置910の光源として機能する。バックライトユニット926は、本実施例ではLEDユニットであるが、冷陰極間(CCFL)であってもよい。バックライトユニット926はコネクタ929を通じて電子機器本体に接続され、電源を供給されるが、本実施例では電源が適宜適切な電流・電圧に調整されることでバックライトユニット926からの光量が調整される機能を有する。 Further, an upper polarizing plate 924 is disposed outside the counter substrate 912, and a lower polarizing plate 925 is disposed outside the active matrix substrate 101, so that the polarization directions thereof are orthogonal to each other (crossed Nicols). Further, a backlight unit 926 and a light guide plate 927 are disposed below the lower polarizing plate 925, and light is emitted from the backlight unit 926 toward the light guide plate 927. The light guide plate 927 activates light from the backlight unit 926. It functions as a light source of the liquid crystal display device 910 by reflecting and refracting light so that it becomes a vertical and uniform surface light source toward the matrix substrate 101. The backlight unit 926 is an LED unit in this embodiment, but may be between cold cathodes (CCFL). The backlight unit 926 is connected to the electronic device main body through the connector 929 and supplied with power. In this embodiment, the amount of light from the backlight unit 926 is adjusted by appropriately adjusting the power source to an appropriate current and voltage. It has a function.
図示しないが、さらに必要に応じて、周囲を外殻で覆っても良いし、あるいは上偏光板924のさらに上に保護用のガラスやアクリル板を取り付けても良いし、視野角改善のため光学補償フィルムを貼っても良い。 Although not shown, if necessary, the periphery may be covered with an outer shell, or a protective glass or acrylic plate may be attached further above the upper polarizing plate 924, and optical for improving the viewing angle. A compensation film may be attached.
また、アクティブマトリクス基板101は、対向基板912から張り出す張り出し部921が設けられ、その張り出し部921にある信号入力端子320には、可撓性基板としてのFPC928が実装され電気的に接続されている。可撓性基板としてのFPC928は電子機器本体に接続され、必要な電源、制御信号等を供給される。 In addition, the active matrix substrate 101 is provided with a projecting portion 921 that projects from the counter substrate 912, and an FPC 928 as a flexible substrate is mounted and electrically connected to the signal input terminal 320 in the projecting portion 921. Yes. An FPC 928 as a flexible substrate is connected to the electronic device main body and supplied with necessary power, control signals, and the like.
さらに液晶表示装置910上には第1の第1辺受光開口部991−1〜第3の第1辺受光開口部991−3、第1の第2辺受光開口部992−1〜第4の第2辺受光開口部992−4、第1の第3辺受光開口部993−1〜第3の第3辺受光開口部993−3、第1の第4辺受光開口部994−1〜第4の第4辺受光開口部994−4が、それぞれ対向基板912上のブラックマトリクス940を部分的に除去することで形成されており、外部の光がこれらの開口部を通ってアクティブマトリクス基板101上に到達するようになっている。 Further, on the liquid crystal display device 910, the first first side light receiving opening 991-1 to the third first side light receiving opening 991-3 and the first second side light receiving opening 992-1 to fourth. Second side light receiving opening 992-4, first third side light receiving opening 993-3 to third third side light receiving opening 993-3, first fourth side light receiving opening 994-1 to first. Four fourth side light receiving openings 994-4 are formed by partially removing the black matrix 940 on the counter substrate 912, and external light passes through these openings to form the active matrix substrate 101. It is supposed to reach the top.
図2はアクティブマトリクス基板101のブロック図である。アクティブマトリクス基板101上の表示領域310には、アクティブマトリクス回路として、480本の走査線201(201−1〜201−480)と1920本のデータ線202(202−1〜202−1920)が直交して形成されており、480本の容量線203(203−1〜203−480)は走査線201(201−1〜201−480)と並行に配置されている。容量線203(203−1〜203−480)は相互に短絡され、共通電位配線335と接続され、さらに2個の対向導通部330(330−1〜330−2)と接続されて信号入力端子320より0V−5Vの反転信号、反転時間は35μ秒である共通電位を与えられる。走査線201(201−1〜201−480)は走査線駆動回路301に接続され、またデータ線202(202−1〜202−1920)はデータ線駆動回路302及びプリチャージ回路303に接続され、それぞれ適切に駆動される。また走査線駆動回路301、データ線駆動回路302、プリチャージ回路303は信号入力端子320から駆動に必要な信号を供給される。信号入力端子320は張り出し部921上に配置される。走査線駆動回路301、データ線駆動回路302、プリチャージ回路303はアクティブマトリクス基板101上にポリシリコン薄膜トランジスターを集積することで形成されており、後述する画素スイッチング素子401(401−n−m)と同一工程で製造される、いわゆる駆動回路内蔵型の液晶表示装置となっている。 FIG. 2 is a block diagram of the active matrix substrate 101. In the display area 310 on the active matrix substrate 101, 480 scanning lines 201 (201-1 to 201-480) and 1920 data lines 202 (202-1 to 202-1920) are orthogonal to each other as an active matrix circuit. The 480 capacitor lines 203 (203-1 to 203-480) are arranged in parallel with the scanning lines 201 (201-1 to 201-480). The capacitor lines 203 (203-1 to 203-480) are short-circuited to each other, connected to the common potential wiring 335, and further connected to the two opposing conductive portions 330 (330-1 to 330-2) to be signal input terminals. From 320, an inverted signal of 0V-5V and a common potential of 35 μsec are applied. The scanning lines 201 (201-1 to 201-480) are connected to the scanning line driving circuit 301, and the data lines 202 (202-1 to 202-1920) are connected to the data line driving circuit 302 and the precharge circuit 303. Each is driven appropriately. The scanning line driver circuit 301, the data line driver circuit 302, and the precharge circuit 303 are supplied with signals necessary for driving from a signal input terminal 320. The signal input terminal 320 is disposed on the overhang portion 921. The scanning line driving circuit 301, the data line driving circuit 302, and the precharge circuit 303 are formed by integrating polysilicon thin film transistors on the active matrix substrate 101, and will be described later as a pixel switching element 401 (401-nm). Is a liquid crystal display device with a built-in drive circuit manufactured in the same process.
また、走査線駆動回路301と表示領域310に挟まれた領域には480個の光センサーとしての第1辺光センサー351−1〜351−480が光センサー351として配置される。n番目の第nの第1辺光センサー351−nは走査線201−nと走査線201−n+1の間の領域(サブ領域の一例)にそれぞれ配置される。ここで、第81の第1辺光センサー351−81〜第160の第1辺光センサー351−160は第1の第1辺受光開口部991−1と、第241の第1辺光センサー351−241〜第320の第1辺光センサー351−320は第2の第1辺受光開口部991−2と、第401の第1辺光センサー351−401〜第480の第1辺光センサー351−480は第3の第1辺受光開口部991−3と、それぞれ平面的に重なって配置される。これらの第1の第1辺受光開口部991−1〜第3の第1辺受光開口部991−3いずれかと平面的に重なる第nの第1辺光センサー351−nを総称して第1辺受光センサー群と呼ぶ。また、第1の第1辺受光開口部991−1〜第3の第1辺受光開口部991−3のいずれとも重ならない第nの第1辺光センサー351−nを総称して第1辺遮光センサー群と呼ぶ。 In addition, in a region sandwiched between the scanning line driving circuit 301 and the display region 310, first edge light sensors 351-1 to 351-480 as 480 light sensors are arranged as light sensors 351. The n-th n-th first side light sensor 351-n is disposed in a region (an example of a sub-region) between the scanning line 201-n and the scanning line 201-n + 1. Here, the 81st first side light sensor 351-81 to the 160th first side light sensor 351-160 include the first first side light receiving opening 991-1 and the 241st first side light sensor 351. The -241 to 320th first side light sensors 351-320 include the second first side light receiving opening 991-2 and the 401st first side light sensors 351-401 to 480th first side light sensors 351. -480 is arranged so as to overlap the third first side light receiving opening 991-3 in plan view. The n-th first side light sensor 351-n that planarly overlaps any one of the first first-side light receiving opening 991-1 to the third first-side light receiving opening 991-3 is collectively referred to as a first. This is called a side light receiving sensor group. In addition, the first side light receiving opening 991-1 to the third first side light receiving opening 991-3 are collectively referred to as the first side light sensor 351-n that does not overlap any of the first side light receiving opening 991-1 to the third first side light receiving opening 991-3. This is called a light shielding sensor group.
同様に、プリチャージ回路303と表示領域310に挟まれた領域には1920個の光センサーとしての第2辺光センサー352−1〜352−1920が光センサー352として配置される。第nの第2辺光センサー352−nはデータ線202−nとデータ線202−n+1の間の領域(サブ領域の一例)にそれぞれ配置される。ここで、第1の第2辺光センサー352−1〜第240の第2辺光センサー352−240は第1の第2辺受光開口部992−1と、第481の第2辺光センサー352−481〜第720の第2辺光センサー352−720は第2の第2辺受光開口部992−2と、第961の第2辺光センサー352−961〜第1200の第2辺光センサー352−1200は第3の第2辺受光開口部992−3と、第1441の第2辺光センサー352−1441〜第1680の第2辺光センサー352−1680は第4の第2辺受光開口部992−4と、それぞれ平面的に重なって配置される。これらの第1の第2辺受光開口部992−1〜第4の第2辺受光開口部992−4いずれかと平面的に重なる第nの第2辺光センサー352−nを総称して第2辺受光センサー群と呼ぶ。また、第1の第2辺受光開口部992−1〜第4の第2辺受光開口部992−4のいずれとも重ならない第nの第2辺光センサー352−nを総称して第2辺遮光センサー群と呼ぶ。 Similarly, in a region sandwiched between the precharge circuit 303 and the display region 310, second side light sensors 352-1 to 352-1920 as 1920 light sensors are arranged as the light sensor 352. The nth second side light sensor 352-n is disposed in a region (an example of a sub region) between the data line 202-n and the data line 202-n + 1. Here, the first second side light sensor 352-1 to the 240th second side light sensor 352-240 include the first second side light receiving opening 992-1 and the 481st second side light sensor 352. The second side light sensor 352-720 of −481 to 720 includes the second second side light receiving opening 992-2 and the 961 second side light sensor 352-961 to the first second side light sensor 352. -1200 is a third second side light receiving opening 992-3, and 1441nd second side light sensor 352-1441 to 1680 second side light sensors 352-1680 are fourth second side light receiving openings. 992-4 and each overlap with each other in a plane. The n-th second side light sensor 352-n that planarly overlaps any one of the first second-side light receiving opening 992-1 to the fourth second-side light receiving opening 992-4 is collectively referred to as a second. This is called a side light receiving sensor group. The n-th second side light sensor 352-n that does not overlap any of the first second-side light receiving opening 992-1 to the fourth second-side light receiving opening 992-4 is collectively referred to as the second side. This is called a light shielding sensor group.
同様に、走査線駆動回路301と表示領域310を挟んで対向する周縁部には光センサーとしての480個の第3辺光センサー353−1〜353−480が光センサー353として配置される。第nの第3辺光センサー353−nは容量線203−nと容量線203−n−1の間の領域にそれぞれ配置される。ここで、第1の第3辺光センサー353−1〜第80の第3辺光センサー353−80は第1の第3辺受光開口部993−1と、第161の第3辺光センサー353−161〜第240の第3辺光センサー353−240は第2の第3辺受光開口部993−2と、第321の第3辺光センサー353−321〜第400の第3辺光センサー353−400は第3の第3辺受光開口部993−3と、それぞれ平面的に重なって配置される。これらの第1の第3辺受光開口部993−1〜第3の第3辺受光開口部993−3いずれかと平面的に重なる第nの第3辺光センサー353−nを総称して第3辺受光センサー群と呼ぶ。また、第1の第3辺受光開口部993−1〜第3の第3辺受光開口部993−3のいずれとも重ならない第nの第3辺光センサー353−nを総称して第3辺遮光センサー群と呼ぶ。 Similarly, 480 third side light sensors 353-1 to 353-480 as light sensors are arranged as light sensors 353 at the peripheral portion facing the scanning line driving circuit 301 and the display area 310. The nth third side light sensor 353-n is disposed in a region between the capacitor line 203-n and the capacitor line 203-n-1. Here, the first third side light sensor 353-1 to the 80th third side light sensor 353-80 include the first third side light receiving opening 993-1 and the 161st third side light sensor 353. The 161-240th third side light sensor 353-240 includes the second third side light receiving opening 993-2 and the 321st third side light sensor 353-321 to the 400th third side light sensor 353. −400 is arranged so as to overlap the third third side light receiving opening 993-3 in plan view. The n-th third side light sensor 353-n that planarly overlaps one of the first third-side light receiving opening 993-1 to the third third-side light receiving opening 993-3 is collectively referred to as a third. This is called a side light receiving sensor group. Also, the third side light sensor 353-n that is not overlapped with any of the first third side light receiving opening 993-1 to the third third side light receiving opening 993-3 is collectively referred to as the third side. This is called a light shielding sensor group.
同様に、データ線駆動回路302と表示領域310に挟まれた領域には光センサーとしての1920個の第4辺光センサー354−1〜354−1920が光センサー354として配置される。第nの第4辺光センサー354−nはデータ線202−nとデータ線202−n+1の間の領域にそれぞれ配置される。ここで、第241の第4辺光センサー354−241〜第480の第4辺光センサー354−480は第1の第4辺受光開口部994−1と、第721の第4辺光センサー354−721〜第960の第4辺光センサー354−960は第2の第4辺受光開口部994−2と、第1201の第4辺光センサー354−1201〜第1440の第4辺光センサー354−1440は第3の第4辺受光開口部994−3と、第1681の第4辺光センサー354−1681〜第1920の第4辺光センサー354−1920は第4の第4辺受光開口部994−4と、それぞれ平面的に重なって配置される。これらの第1の第4辺受光開口部994−1〜第4の第4辺受光開口部994−4いずれかと平面的に重なる第nの第4辺光センサー354−nを総称して第4辺受光センサー群と呼ぶ。また、第1の第4辺受光開口部994−1〜第4の第4辺受光開口部994−4のいずれとも重ならない第nの第4辺光センサー354−nを総称して第4辺遮光センサー群と呼ぶ。 Similarly, 1920 fourth side light sensors 354-1 to 354-1920 as light sensors are arranged as light sensors 354 in a region between the data line driving circuit 302 and the display region 310. The nth fourth edge light sensor 354-n is disposed in a region between the data line 202-n and the data line 202-n + 1, respectively. Here, the 241st fourth side light sensor 354-241 to the 480th fourth side light sensor 354-480 include the first fourth side light receiving opening 994-1 and the 721 fourth side light sensor 354. The fourth side light sensor 354-960 of −721 to 960 includes the second fourth side light receiving opening 994-2 and the fourth side light sensor 354-1201 to the first side light sensor 354 of the 1201. -1440 is the third fourth side light receiving opening 994-3, and the 1681th fourth side light sensor 354-1681 to the 1920th fourth side light sensor 354-1920 is the fourth fourth side light receiving opening. 994-4 and each overlap with each other in a plane. The nth fourth side light sensor 354-n that overlaps with any one of the first fourth side light receiving opening 994-1 to the fourth fourth side light receiving opening 994-4 in a plan view is collectively referred to as a fourth. This is called a side light receiving sensor group. Further, the fourth side light sensor 354-n that is not overlapped with any of the first fourth side light receiving opening 994-1 to the fourth fourth side light receiving opening 994-4 is collectively referred to as the fourth side. This is called a light shielding sensor group.
ここで、第1辺受光センサー群は配線SENSE(SENSE1)と配線VSH(VSH1)に接続される。第1辺遮光センサー群は配線SENSE1と配線VSL(VSL1)と配線VDBT(VDBT1)に接続される。第2辺受光センサー群は配線SENSE(SENSE2)と配線VSH(VSH2)に接続される。第2辺遮光センサー群は配線SENSE2と配線VSL(VSL2)と配線VDBT(VDBT2)に接続される。第3辺受光センサー群は配線SENSE(SENSE3)と配線VSH(VSH3)に接続される。第3辺遮光センサー群は配線SENSE3と配線VSL(VSL3)と配線VDBT(VDBT3)に接続される。第4辺受光センサー群は配線SENSE(SENSE4)と配線VSH(VSH4)に接続される。第4辺遮光センサー群は配線SENSE4と配線VSL(VSL4)と配線VDBT(VDBT4)に接続される。 Here, the first side light receiving sensor group is connected to the wiring SENSE (SENSE1) and the wiring VSH (VSH1). The first side light shielding sensor group is connected to the wiring SENSE1, the wiring VSL (VSL1), and the wiring VDBT (VDBT1). The second side light receiving sensor group is connected to the wiring SENSE (SENSE2) and the wiring VSH (VSH2). The second side light shielding sensor group is connected to the wiring SENSE2, the wiring VSL (VSL2), and the wiring VDBT (VDBT2). The third side light receiving sensor group is connected to the wiring SENSE (SENSE3) and the wiring VSH (VSH3). The third side light shielding sensor group is connected to the wiring SENSE3, the wiring VSL (VSL3), and the wiring VDBT (VDBT3). The fourth side light receiving sensor group is connected to the wiring SENSE (SENSE4) and the wiring VSH (VSH4). The fourth side light shielding sensor group is connected to the wiring SENSE4, the wiring VSL (VSL4), and the wiring VDBT (VDBT4).
配線SENSE1と配線VSH1と配線VSL1と配線VDBT1は検出回路360として第1の検出回路360−1に接続される。配線SENSE2と配線VSH2と配線VSL2と配線VDBT2は検出回路360として第2の検出回路360−2に接続される。配線SENSE3と配線VSH3と配線VSL3と配線VDBT3は検出回路360として第3の検出回路360−3に接続される。配線SENSE4と配線VSH4と配線VSL4と配線VDBT4は検出回路360として第4の検出回路360−4に接続される。 The wiring SENSE1, the wiring VSH1, the wiring VSL1, and the wiring VDBT1 are connected to the first detection circuit 360-1 as the detection circuit 360. The wiring SENSE2, the wiring VSH2, the wiring VSL2, and the wiring VDBT2 are connected to the second detection circuit 360-2 as the detection circuit 360. The wiring SENSE3, the wiring VSH3, the wiring VSL3, and the wiring VDBT3 are connected to the third detection circuit 360-3 as the detection circuit 360. The wiring SENSE4, the wiring VSH4, the wiring VSL4, and the wiring VDBT4 are connected to the fourth detection circuit 360-4 as the detection circuit 360.
第1の検出回路360−1からの出力配線OUT1と第2の検出回路360−2からの出力配線OUT2と第3の検出回路360−3からの出力配線OUT3と第4の検出回路360−4からの出力配線OUT4は多数決回路370に接続され、多数決回路370からの出力配線OUTは信号入力端子320の一つを介して外部回路に接続される。 Output wiring OUT1 from the first detection circuit 360-1, output wiring OUT2 from the second detection circuit 360-2, output wiring OUT3 from the third detection circuit 360-3, and fourth detection circuit 360-4 Is connected to the majority circuit 370, and the output wiring OUT from the majority circuit 370 is connected to an external circuit through one of the signal input terminals 320.
図3は表示領域310におけるm番目のデータ線202−mとn番目の走査線201−nの交差部付近の回路図である。走査線201−nとデータ線202−mの各交点にはNチャネル型電界効果ポリシリコン薄膜トランジスターよりなる画素スイッチング素子401−n−mが形成されており、そのゲート電極は走査線201−nに、ソース・ドレイン電極はそれぞれデータ線202−mと画素電極402(402−n−m)に接続されている。画素電極402−n−m及び同一電位に短絡される電極は容量線203−nと補助容量コンデンサー403(403−n−m)を形成し、また液晶表示装置として組み立てられた際には液晶素子をはさんで対向電極930とやはりコンデンサーを形成する。 FIG. 3 is a circuit diagram in the vicinity of the intersection of the mth data line 202-m and the nth scanning line 201-n in the display area 310. A pixel switching element 401-nm including an N-channel field effect polysilicon thin film transistor is formed at each intersection of the scanning line 201-n and the data line 202-m, and the gate electrode thereof is the scanning line 201-n. The source / drain electrodes are connected to the data line 202-m and the pixel electrode 402 (402-nm), respectively. The pixel electrode 402-nm and the electrode short-circuited to the same potential form a capacitance line 203-n and an auxiliary capacitance capacitor 403 (403-nm), and when assembled as a liquid crystal display device, a liquid crystal element After that, a capacitor is formed with the counter electrode 930 as well.
図4は本実施例での電子機器の具体的な構成を示すブロック図である。液晶表示装置910は図1で説明した液晶表示装置であって、外部電源回路784、映像処理回路780が可撓性基板としてのFPC928およびコネクタ929を通じて必要な信号と電源を液晶表示装置910に供給する。中央演算回路781は外部I/F回路782を介して入出力機器783からの入力データを取得する。ここで入出力機器783とは例えばキーボード、マウス、トラックボール、LED、スピーカー、アンテナなどである。中央演算回路781は外部からのデータをもとに各種演算処理を行い、結果をコマンドとして映像処理回路780あるいは外部I/F回路782へ転送する。映像処理回路780は中央演算回路781からのコマンドに基づき映像情報を更新し、液晶表示装置910への信号を変更することで、液晶表示装置910の表示映像が変化する。また、液晶表示装置910上の多数決回路370からの出力配線OUTが可撓性基板としてのFPC928を通じて中央演算回路781に入力され、中央演算回路781は二値出力信号(OUT)のパルス長を対応する離散値に変換する。次に中央演算回路781はEEPROM(Electronically Erasable and Programmable Read Only Memory)よりなる参照テーブル785にアクセスし、変換した離散値を適切なバックライトユニット926の電圧に対応する値に再変換し、外部電源回路784に送信する。外部電源回路784はこの送信された値に対応した電圧の電位電源を液晶表示装置910内のバックライトユニット926にコネクタ929を通じて供給する。バックライトユニット926の輝度は外部電源回路784より供給される電圧によって変化するので、液晶表示装置910の全白表示時輝度も変化することになる。ここで電子機器とは具体的にはモニター、TV、ノートパソコン、PDA(Personal Digital(Data) Assistants)、デジタルカメラ、ビデオカメラ、携帯電話、携帯フォトビューワー、携帯ビデオプレイヤー、携帯DVDプレイヤー、携帯オーディオプレイヤーなどである。 FIG. 4 is a block diagram showing a specific configuration of the electronic apparatus in this embodiment. The liquid crystal display device 910 is the liquid crystal display device described in FIG. 1, and the external power supply circuit 784 and the video processing circuit 780 supply necessary signals and power to the liquid crystal display device 910 through the FPC 928 and the connector 929 as flexible substrates. To do. The central processing circuit 781 acquires input data from the input / output device 783 via the external I / F circuit 782. Here, the input / output device 783 is, for example, a keyboard, a mouse, a trackball, an LED, a speaker, an antenna, or the like. The central processing circuit 781 performs various arithmetic processing based on data from the outside, and transfers the result to the video processing circuit 780 or the external I / F circuit 782 as a command. The video processing circuit 780 updates the video information based on the command from the central processing circuit 781 and changes the signal to the liquid crystal display device 910, whereby the display video of the liquid crystal display device 910 changes. The output wiring OUT from the majority circuit 370 on the liquid crystal display device 910 is input to the central arithmetic circuit 781 through the FPC 928 as a flexible substrate, and the central arithmetic circuit 781 corresponds to the pulse length of the binary output signal (OUT). To discrete values. Next, the central processing circuit 781 accesses a reference table 785 comprising an EEPROM (Electronically Erasable and Programmable Read Only Memory), reconverts the converted discrete value into a value corresponding to an appropriate voltage of the backlight unit 926, and external power supply. Transmit to circuit 784. The external power supply circuit 784 supplies a potential power supply having a voltage corresponding to the transmitted value to the backlight unit 926 in the liquid crystal display device 910 through the connector 929. Since the luminance of the backlight unit 926 varies depending on the voltage supplied from the external power supply circuit 784, the luminance of the liquid crystal display device 910 when displaying all white also varies. Here, the electronic devices are specifically monitors, TVs, notebook computers, PDAs (Personal Digital (Data) Assistants), digital cameras, video cameras, mobile phones, mobile photo viewers, mobile video players, mobile DVD players, and mobile audio. Such as a player.
なお、本実施例では電子機器上の中央演算回路781によってバックライトユニット926の輝度を制御したが、例えば液晶表示装置910内にドライバーIC及びEEPROMを備えた構成とし、このドライバーICに、二値出力信号(OUT)から離散値への変換機能と、EEPROMを参照しての再変換機能と、バックライトユニット926への出力電圧の調整機能とを持たせても良い。また、参照テーブルを用いず、数値計算によって離散値からバックライトユニット926の電圧に対応する値に再変換するように構成しても良い。 In this embodiment, the luminance of the backlight unit 926 is controlled by the central processing circuit 781 on the electronic device. For example, the liquid crystal display device 910 includes a driver IC and an EEPROM, and the driver IC has a binary value. A conversion function from the output signal (OUT) to a discrete value, a re-conversion function with reference to the EEPROM, and a function for adjusting the output voltage to the backlight unit 926 may be provided. Further, a configuration may be adopted in which a discrete value is converted into a value corresponding to the voltage of the backlight unit 926 by numerical calculation without using a reference table.
図5は図3で示した画素表示領域の回路図の実際の構成を示す平面図である。図5の凡例に示す通り、各網掛けの異なる部位はそれぞれ異なる材料配線であることを示し、同じ網掛けで示した部位は同じ材料配線であることを示す。クロム薄膜(Cr)、ポリシリコン薄膜(Poly−Si)、モリブデン薄膜(Mo)、アルミ・ネオジウム合金薄膜(AlNd)、酸化インディウム・錫薄膜(Indium tin Oxiced=ITO)の5層薄膜より構成されてなり、それぞれの層間には酸化シリコン、窒化シリコン、有機絶縁膜のいずれかあるいはそれらを積層した絶縁膜が形成される。具体的にはクロム薄膜(Cr)は膜厚100nm、ポリシリコン薄膜(Poly−Si)は膜厚50nm、モリブデン薄膜(Mo)は膜厚200nm、アルミ・ネオジウム合金薄膜(AlNd)は膜厚500nm、酸化インディウム・錫薄膜(ITO)は膜厚100nmとする。また、クロム薄膜(Cr)とポリシリコン薄膜(Poly−Si)の間には100nmの窒化シリコン膜と100nmの酸化シリコン膜を積層した下地絶縁膜が形成され、ポリシリコン薄膜(Poly−Si)とモリブデン薄膜(Mo)の間には100nmの酸化シリコン膜からなるゲート絶縁膜が形成され、モリブデン薄膜(Mo)とアルミ・ネオジウム合金薄膜(AlNd)の間には200nmの窒化シリコン膜と500nmの酸化シリコン膜を積層した層間絶縁膜が形成され、アルミ・ネオジウム合金薄膜(AlNd)と酸化インディウム・錫薄膜(ITO)の間には200nmの窒化シリコン膜と平均1μmの有機平坦化膜を積層した保護絶縁膜が形成され、互いの配線間を絶縁しており、適切な位置にコンタクトホールを開口して互いに接続される。なお、図5中にはクロム薄膜(Cr)パターンは存在しない。 FIG. 5 is a plan view showing an actual configuration of the circuit diagram of the pixel display region shown in FIG. As shown in the legend of FIG. 5, different shaded parts indicate different material wirings, and the same shaded parts indicate the same material wiring. It is composed of a five-layer thin film of chromium thin film (Cr), polysilicon thin film (Poly-Si), molybdenum thin film (Mo), aluminum-neodymium alloy thin film (AlNd), and indium tin oxide thin film (Indium tin Oxiced = ITO). Thus, an insulating film formed by laminating any one of silicon oxide, silicon nitride, and an organic insulating film is formed between the respective layers. Specifically, the chromium thin film (Cr) has a thickness of 100 nm, the polysilicon thin film (Poly-Si) has a thickness of 50 nm, the molybdenum thin film (Mo) has a thickness of 200 nm, the aluminum-neodymium alloy thin film (AlNd) has a thickness of 500 nm, The indium oxide / tin thin film (ITO) has a thickness of 100 nm. In addition, a base insulating film in which a 100 nm silicon nitride film and a 100 nm silicon oxide film are stacked is formed between the chromium thin film (Cr) and the polysilicon thin film (Poly-Si), and the polysilicon thin film (Poly-Si) and Between the molybdenum thin film (Mo), a gate insulating film made of a 100 nm silicon oxide film is formed. Between the molybdenum thin film (Mo) and the aluminum-neodymium alloy thin film (AlNd), a 200 nm silicon nitride film and a 500 nm oxide film are formed. An interlayer insulating film formed by laminating a silicon film is formed, and a 200 nm silicon nitride film and an average 1 μm organic planarizing film are laminated between an aluminum / neodymium alloy thin film (AlNd) and an indium oxide / tin thin film (ITO). A protective insulating film is formed to insulate the wires from each other, and contact holes are opened at appropriate positions. It is connected to the stomach. In FIG. 5, there is no chromium thin film (Cr) pattern.
図5で示すように、データ線202−mはアルミ・ネオジウム合金薄膜(AlNd)により形成され、コンタクトホールを介して画素スイッチング素子401−n−mのソース電極に接続される。走査線201−nはモリブデン薄膜(Mo)で構成され、画素スイッチング素子401−n−mのゲート電極を兼用する。容量線203−nは走査線201−nと同じ配線材料から構成され、画素電極402−n−mは酸化インディウム・錫薄膜よりなり、画素スイッチング素子401−n−mのドレイン電極にコンタクトホールを通じて接続される。また、画素スイッチング素子401−n−mのドレイン電極はリンを高濃度ドープされたn+型ポリシリコン薄膜よりなる容量部電極605にも接続され、容量線203−nと平面的に重なって補助容量コンデンサー403−n−mを構成する。 As shown in FIG. 5, the data line 202-m is formed of an aluminum-neodymium alloy thin film (AlNd) and is connected to the source electrode of the pixel switching element 401-nm through a contact hole. The scanning line 201-n is composed of a molybdenum thin film (Mo) and also serves as the gate electrode of the pixel switching element 401-nm. The capacitor line 203-n is made of the same wiring material as the scanning line 201-n, the pixel electrode 402-nm is made of an indium oxide / tin thin film, and a contact hole is formed in the drain electrode of the pixel switching element 401-nm. Connected through. Further, the drain electrode of the pixel switching element 401-nm is also connected to a capacitor electrode 605 made of an n + type polysilicon thin film heavily doped with phosphorus, and overlaps the capacitor line 203-n in plan view to form an auxiliary capacitor. Condenser 403-nm is formed.
図6は画素スイッチング素子401−n−mの構造を説明するための図5のA−A'線部に対応する液晶表示装置910の一部の断面構造を示す図である。なお、図を見やすくするために縮尺は一定でない。アクティブマトリクス基板101は無アルカリガラスよりなる厚さ0.6mmの絶縁基板であって、その上に200nmの窒化シリコン膜と300nmの酸化シリコン膜を積層した下地絶縁膜を介してポリシリコン薄膜よりなるシリコンアイランド602が配置され、走査線201−nはシリコンアイランド602と前述のゲート絶縁膜を挟んで上方に配置される。走査線201−nとオーバーラップする領域ではシリコンアイランド602はリンイオンが全く、あるいはごく低濃度しかドープされていない真性半導体領域602Iであり、その左右にリンイオンが低濃度にドープされたシート抵抗20kΩ程度のn−領域602Lが存在し、さらにその左右にリンイオンが高濃度にドープされたシート抵抗1kΩ程度のn+領域602Nが存在する、LDD(Lightly Doped Drain)構造である。左右のn+領域602Nはコンタクトホールを介してソース電極603、ドレイン電極604と接続しており、ソース電極603はデータ線202−mと、ドレイン電極604は画素電極402−n−mとそれぞれ接続している。画素電極402−n−mと対向基板912上の共通電極としての対向電極930との間にはネマティック相液晶材料922が存在する。また、画素電極402−n−mと一部重なるようにしてブラックマトリクス940が対向基板912上に形成されている。なお、画素スイッチング素子401−n−mの光リーク電流が問題になる場合はシリコンアイランド602下にCr膜よりなる遮光層を形成しても良い。本実施例では光リーク電流はほとんど問題ではなく、かつこのような構造をとると、画素スイッチング素子401−n−mの移動度が下がるため、シリコンアイランド602下のCr膜は除去する構成を選択した。 FIG. 6 is a diagram showing a partial cross-sectional structure of the liquid crystal display device 910 corresponding to the AA ′ line portion of FIG. 5 for explaining the structure of the pixel switching element 401 -nm. Note that the scale is not constant in order to make the drawing easier to see. The active matrix substrate 101 is an insulating substrate made of alkali-free glass and having a thickness of 0.6 mm, and is made of a polysilicon thin film through a base insulating film in which a 200 nm silicon nitride film and a 300 nm silicon oxide film are stacked on the substrate. A silicon island 602 is arranged, and the scanning line 201-n is arranged above the silicon island 602 and the gate insulating film. In the region overlapping with the scanning line 201-n, the silicon island 602 is an intrinsic semiconductor region 602I in which phosphorus ions are not doped at all or only in a very low concentration, and a sheet resistance of about 20 kΩ in which phosphorus ions are lightly doped on the left and right sides thereof. This is an LDD (Lightly Doped Drain) structure in which n-regions 602L exist and n + regions 602N having a sheet resistance of about 1 kΩ doped with phosphorus ions at a high concentration are present on the left and right sides thereof. The left and right n + regions 602N are connected to the source electrode 603 and the drain electrode 604 through contact holes, the source electrode 603 is connected to the data line 202-m, and the drain electrode 604 is connected to the pixel electrode 402-nm. ing. A nematic phase liquid crystal material 922 exists between the pixel electrode 402-nm and the counter electrode 930 as a common electrode on the counter substrate 912. In addition, a black matrix 940 is formed over the counter substrate 912 so as to partially overlap with the pixel electrodes 402-nm. In the case where the light leakage current of the pixel switching element 401-nm becomes a problem, a light shielding layer made of a Cr film may be formed under the silicon island 602. In this embodiment, the light leakage current is hardly a problem, and if such a structure is adopted, the mobility of the pixel switching element 401-nm is lowered, and therefore a configuration in which the Cr film under the silicon island 602 is removed is selected. did.
図7は補助容量コンデンサー403−n−mの構造を説明するための図5のB−B'線部に対する液晶表示装置910の一部の断面構造を示す図であり、ドレイン電極604と繋がる容量部電極605と容量線203−nがゲート絶縁膜をはさんで重なることで蓄積容量を形成している。 FIG. 7 is a diagram showing a partial cross-sectional structure of the liquid crystal display device 910 with respect to the line BB ′ in FIG. 5 for explaining the structure of the auxiliary capacitor 403-nm, and the capacitance connected to the drain electrode 604. The storage electrode is formed by overlapping the partial electrode 605 and the capacitor line 203-n with the gate insulating film interposed therebetween.
図8は第1辺受光センサー群の一つである第nの第1辺光センサー351−nの平面拡大図である。凡例は図5と同様である。また、図9は図8の線C−C'線部に対応する液晶表示装置910の一部の断面構造を示す図である。第nの第1辺光センサー351−nは、アノード領域610P(610P−n)、真性領域610I(610I−n)、カソード領域610N(610N−n)によって形成されてなる。アノード領域610P−n、真性領域610I−n、カソード領域610N−nはいずれも画素スイッチング素子401−n−mを形成するのと同じポリシリコン薄膜(Poly−Si)よりなる同一のアイランドパターンに適切な不純物注入を行うことでそれぞれが形成される。具体的にはアノード領域610P−nにはボロンイオンが高濃度に注入されてシート抵抗約2kΩになるよう調整され、カソード領域610N−nにはリンイオンが高濃度に注入されてシート抵抗約1kΩになるよう調整される。真性領域610I−nにはボロンイオン、リンイオンはいずれもごく微量のみ注入、あるいは全く注入されず、真性半導体として形成される。このように第nの第1辺光センサー351−nはラテラル型PIN接合ダイオードとして形成される。真性領域610I−nのサイズは接合面に平行な方向には100μm、垂直な方向には10μmである。 FIG. 8 is an enlarged plan view of an nth first side light sensor 351-n which is one of the first side light receiving sensor groups. The legend is the same as in FIG. 9 is a diagram showing a partial cross-sectional structure of the liquid crystal display device 910 corresponding to the line CC ′ line portion of FIG. The n-th first side light sensor 351-n is formed by an anode region 610P (610P-n), an intrinsic region 610I (610I-n), and a cathode region 610N (610N-n). The anode region 610P-n, the intrinsic region 610I-n, and the cathode region 610N-n are all suitable for the same island pattern made of the same polysilicon thin film (Poly-Si) that forms the pixel switching element 401-nm. Each is formed by performing a simple impurity implantation. Specifically, boron ions are implanted into the anode region 610P-n at a high concentration to adjust the sheet resistance to about 2 kΩ, and phosphorus ions are implanted into the cathode region 610N-n at a high concentration to reduce the sheet resistance to about 1 kΩ. It is adjusted to become. In the intrinsic region 610I-n, only a very small amount of boron ions or phosphorus ions are implanted, or not implanted at all, and is formed as an intrinsic semiconductor. In this way, the nth first side light sensor 351-n is formed as a lateral PIN junction diode. The size of the intrinsic region 610I-n is 100 μm in the direction parallel to the bonding surface and 10 μm in the direction perpendicular to the bonding surface.
また、第nの第1辺光センサー351−nは全域をクロム薄膜(Cr)よりなる遮光電極611(611−n)及び画素電極402−n−mを構成するのと同じ酸化インディウム・錫薄膜(ITO)よりなる透明シールド電極612として透明シールド電極612−nと重なって形成される。遮光電極611−nはバックライトユニット926の光が第nの第1辺光センサー351−nに入射することを防ぐ遮光膜として機能する。また、透明シールド電極612−nは電磁ノイズによる照度検出精度低下を防止する。第nの第1辺光センサー351−nは第kの第1辺受光開口部991−kと重なっている。第kの第1辺受光開口部991−kでは対向基板912上のブラックマトリクス940が除去されているため、外光は第kの第1辺受光開口部991−kを通して第nの第1辺光センサー351−nに到達するように形成される。kはnに対応した数字であって、n=81〜160はk=1に、n=241〜320はk=2に、n=401〜80はk=3に対応する。 The n-th first side light sensor 351-n has the same indium / tin oxide as the light-shielding electrode 611 (611-n) and the pixel electrode 402-n-m made of a chromium thin film (Cr). The transparent shield electrode 612 made of a thin film (ITO) is formed so as to overlap the transparent shield electrode 612-n. The light shielding electrode 611-n functions as a light shielding film that prevents light from the backlight unit 926 from entering the nth first side light sensor 351-n. Further, the transparent shield electrode 612-n prevents a decrease in illuminance detection accuracy due to electromagnetic noise. The nth first side light sensor 351-n overlaps the kth first side light receiving opening 991-k. Since the black matrix 940 on the counter substrate 912 is removed from the kth first side light receiving opening 991-k, external light passes through the kth first side light receiving opening 991-k and the nth first side. It is formed so as to reach the optical sensor 351-n. k is a number corresponding to n, n = 81 to 160 corresponds to k = 1, n = 241 to 320 corresponds to k = 2, and n = 401 to 80 corresponds to k = 3.
ここでアノード領域610P−nはコンタクトホールを介してアノード電極615(615−n)に接続される。また、カソード領域610N−nはコンタクトホールを介してカソード電極616(616−n)に接続され。遮光電極611−nおよび透明シールド電極612−nはコンタクトホールを介してBT電極617(617−n)に接続される。さらに図示しないが、アノード電極615−nは配線SENSE1に接続され、カソード電極616−nは配線VSH1に接続され、BT電極617−nも配線VSH1に接続される。 Here, the anode region 610P-n is connected to the anode electrode 615 (615-n) through a contact hole. The cathode region 610N-n is connected to the cathode electrode 616 (616-n) through a contact hole. The light shielding electrode 611-n and the transparent shield electrode 612-n are connected to the BT electrode 617 (617-n) through a contact hole. Although not shown, the anode electrode 615-n is connected to the wiring SENSE1, the cathode electrode 616-n is connected to the wiring VSH1, and the BT electrode 617-n is also connected to the wiring VSH1.
なお、第1辺遮光センサー群の一つである第n'の第1辺光センサー351−n'は第kの第1辺受光開口部991−kと重なっていないことと、アノード電極615(615−n')が配線VSL1に、カソード電極616(616−n')が配線SENSE1に、BT電極617(617−n')が配線VDBT1に接続されることを除いて第1辺受光センサー群の一つである第nの第1辺光センサー351−nと同じであるので説明は省略する。 Note that the n′th first side light sensor 351-n ′, which is one of the first side light shielding sensor groups, does not overlap with the kth first side light receiving opening 991-k, and the anode electrode 615 ( 615-n ′) is connected to the wiring VSL1, the cathode electrode 616 (616-n ′) is connected to the wiring SENSE1, and the BT electrode 617 (617-n ′) is connected to the wiring VDBT1. Since this is the same as the n-th first side light sensor 351-n that is one of the above, the description thereof is omitted.
なお、本実施例では遮光電極611−n、透明シールド電極612−nを個別にアイランド化し、互いに間隙ができるように形成しているが、第1辺受光センサー群と第1辺遮光センサー群が隣り合っている個所、すなわちn=80とn=81の間、n=160とn=161の間、n=240とn=241の間、n=320とn=321の間、n=400とn=401の間以外は互いに同電位であるので短絡させてもよい。いずれにせよ、遮光電極間の間隙は本実施例のようになんらかの金属電極で覆うと間隙からの迷光が防止でき、さらに好ましくは金属電極としてはバスラインを用いると回路面積を削減できる。 In this embodiment, the light shielding electrode 611-n and the transparent shield electrode 612-n are individually islanded and formed so that a gap is formed between them. However, the first side light receiving sensor group and the first side light shielding sensor group are Adjacent locations, i.e., between n = 80 and n = 81, n = 160 and n = 161, n = 240 and n = 241, n = 320 and n = 321, n = 400 And n = 401, since they are the same potential, they may be short-circuited. In any case, stray light from the gap can be prevented by covering the gap between the light shielding electrodes with some metal electrode as in this embodiment, and more preferably, the circuit area can be reduced by using a bus line as the metal electrode.
図10は第2辺受光センサー群の一つである第mの第2辺光センサー352−mの平面拡大図である。凡例は図5と同様である。第mの第2辺光センサー352−mは、アノード領域620P(620P−m)、真性領域620I(620I−m)、カソード領域620N(620N−m)によって形成されてなり、データ線202−mとデータ線202−m+1の間に配置され、第jの第2辺受光開口部992−jと重なって形成される。jはmに対応した数字であって、m=1〜240はj=1に、m=481〜720はj=2に、m=961〜1200はj=3に、m=1441〜1680はj=4に、それぞれ対応する。 FIG. 10 is an enlarged plan view of the m-th second side light sensor 352-m which is one of the second side light receiving sensor groups. The legend is the same as in FIG. The m-th second side light sensor 352-m is formed by an anode region 620P (620P-m), an intrinsic region 620I (620I-m), and a cathode region 620N (620N-m), and the data line 202-m. And the data line 202-m + 1, and overlaps with the jth second side light receiving opening 992-j. j is a number corresponding to m, m = 1 to 240 is j = 1, m = 481 to 720 is j = 2, m = 961 to 1200 is j = 3, m = 1441 to 1680 is This corresponds to j = 4, respectively.
アノード領域620P−m、真性領域620I−m、カソード領域620N−mはそれぞれ、接合面に平行な長さが25μmであるほかは図8のアノード領域610P−n、真性領域610I−n、カソード領域610N−nと同一の構成であるので説明は省略する。また、第mの第2辺光センサー352−mは全域を遮光電極621(621−m)及び透明シールド電極622(622−m)と重なって形成されるが、これらはそれぞれ図8の遮光電極611−n及び透明シールド電極612−nと同一の構成であるので説明を省略する。また、アノード領域620P−mはアノード電極625(625−m)と、カソード領域620N−mはカソード電極626(626−m)と、遮光電極621−mおよび透明シールド電極622−mはBT電極627(627−m)と、それぞれコンタクトホールを介して接続されるが、これらも図8のアノード電極615−n、カソード電極616−n、BT電極617−nとそれぞれ同一の構成であるので説明を省略する。図10のD−D'に沿った断面図も記号を除いて図9のC−C'の断面図と相違ないので説明を省略する。 Anode region 620P-m, intrinsic region 620I-m, and cathode region 620N-m are each an anode region 610P-n, intrinsic region 610I-n, and cathode region of FIG. Since it is the same structure as 610N-n, description is abbreviate | omitted. The m-th second side light sensor 352-m is formed so as to overlap the entire area with the light shielding electrode 621 (621-m) and the transparent shield electrode 622 (622-m). Since it is the same structure as 611-n and the transparent shield electrode 612-n, description is abbreviate | omitted. The anode region 620P-m is an anode electrode 625 (625-m), the cathode region 620N-m is a cathode electrode 626 (626-m), the light shielding electrode 621-m and the transparent shield electrode 622-m are BT electrodes 627. (627-m) are connected to each other through contact holes, which are also the same as the anode electrode 615-n, cathode electrode 616-n, and BT electrode 617-n in FIG. Omitted. The sectional view taken along the line DD ′ in FIG. 10 is not different from the sectional view taken along the line CC ′ in FIG.
なお、第2辺遮光センサー群の一つである第m'の第2辺光センサー352−m'は第jの第2辺受光開口部992−jと重なっていないことと、アノード電極625(625−m')が配線VSL2に、カソード電極626(626−m')が配線SENSE2に、BT電極627(627−m')が配線VDBT2に接続されることを除いて第2辺受光センサー群の一つである第mの第2辺光センサー352−mと同じである。 The m′th second side light sensor 352-m ′, which is one of the second side light shielding sensor groups, does not overlap the jth second side light receiving opening 992-j, and the anode electrode 625 ( 625-m ′) is connected to the wiring VSL2, the cathode electrode 626 (626-m ′) is connected to the wiring SENSE2, and the BT electrode 627 (627-m ′) is connected to the wiring VDBT2. This is the same as the m-th second side light sensor 352-m.
第nの第3辺光センサー353−nは第nの第1辺光センサー351−nと比較し、容量線203−n−1と容量線203−nの間に位置し、図8に示したレイアウトは180度回転し、配線SENSE1、配線VSH1、配線VSL1、配線VDBT1に接続する部分を配線SENSE3、配線VSH3、配線VSL3、配線VDBT3に接続することが異なる他は同様であるので説明を省略する。また、同様に、第mの第4辺光センサー354−mは第mの第2辺光センサー352−mと比較し、図10に示したレイアウトは180度回転し、配線SENSE2、配線VSH2、配線VSL2、配線VDBT2に接続する部分を配線SENSE4、配線VSH4、配線VSL4、配線VDBT4に接続することが異なる他は同様であるので説明を省略する。 The n-th third side light sensor 353-n is located between the capacitor line 203-n-1 and the capacitor line 203-n, as shown in FIG. 8, as compared with the n-th first side light sensor 351-n. The layout is rotated by 180 degrees, and the portions connected to the wiring SENSE1, the wiring VSH1, the wiring VSL1, and the wiring VDBT1 are the same except that the wiring SENSE3, the wiring VSH3, the wiring VSL3, and the wiring VDBT3 are connected. To do. Similarly, the mth fourth side light sensor 354-m is rotated 180 degrees compared to the mth second side light sensor 352-m, and the wiring SENSE2, the wiring VSH2, Since the portions connected to the wiring VSL2 and the wiring VDBT2 are the same except that the portions connected to the wiring SENSE4, the wiring VSH4, the wiring VSL4, and the wiring VDBT4 are the same, description thereof is omitted.
図11は検出回路360として第nの検出回路360−n(n=1〜4)を示す回路図である。配線SMP、配線VCHG、配線RST、配線VSL、配線VSHは信号入力端子320と接続され、外部電源回路784より適切な電位・信号を供給される。ここで配線VCHGは電位VVCHG(=2.0V)、配線VSLは電位VVSL(=0.0V)、配線VSHは電位VVSH(=5.0V)を供給される。なお、ここで配線VSLの電位VVSLは液晶表示装置910のGNDである。出力配線OUTnは多数決回路370に接続される。 FIG. 11 is a circuit diagram showing an nth detection circuit 360-n (n = 1 to 4) as the detection circuit 360. The wiring SMP, the wiring VCHG, the wiring RST, the wiring VSL, and the wiring VSH are connected to the signal input terminal 320, and appropriate potentials and signals are supplied from the external power supply circuit 784. Here, the wiring VCHG is supplied with the potential VVCHG (= 2.0 V), the wiring VSL is supplied with the potential VVSL (= 0.0 V), and the wiring VSH is supplied with the potential VVSH (= 5.0 V). Note that here, the potential VVSL of the wiring VSL is GND of the liquid crystal display device 910. The output wiring OUTn is connected to the majority circuit 370.
また、配線VDBT(VDBTn)は第1のスイッチSW1の一端に、配線VSL(VSLn)は第2のスイッチSW2の一端に、配線VSH(VSHn)は第3のスイッチSW3の一端に、配線SENSE(SENSEn)は第4のスイッチSW4の一端に、それぞれ接続される。ここで第1のスイッチSW1〜第4のスイッチSW4はCMOS伝送ゲートで構成される。第1のスイッチSW1の他端は配線VCHGに、第2のスイッチSW2の他端は配線VSLに、第3のスイッチSW3の他端は配線CSHに、第4のスイッチSW4の他端はノードSINに、それぞれ接続される。第1のスイッチSW1〜第4のスイッチSW4を構成する全てのnチャネル型トランジスターのゲート電極は配線SMPに接続され、全てのpチャネル型トランジスターのゲート電極はインバーター回路INV1の出力端子に接続される。またインバーター回路INV1の入力端子は配線SMPに接続される。 The wiring VDBT (VDBTn) is connected to one end of the first switch SW1, the wiring VSL (VSLn) is connected to one end of the second switch SW2, the wiring VSH (VSHn) is connected to one end of the third switch SW3, and the wiring SENSE ( SENSEn) is connected to one end of the fourth switch SW4. Here, the first switch SW1 to the fourth switch SW4 are constituted by CMOS transmission gates. The other end of the first switch SW1 is connected to the wiring VCHG, the other end of the second switch SW2 is connected to the wiring VSL, the other end of the third switch SW3 is connected to the wiring CSH, and the other end of the fourth switch SW4 is connected to the node SIN. Are connected to each other. The gate electrodes of all the n-channel transistors constituting the first switch SW1 to the fourth switch SW4 are connected to the wiring SMP, and the gate electrodes of all the p-channel transistors are connected to the output terminal of the inverter circuit INV1. . The input terminal of the inverter circuit INV1 is connected to the wiring SMP.
ノードSINは第1のコンデンサーC1の一端に接続され、第1のコンデンサーC1の他端はノードAに接続される。初期化トランジスターNCのソース電極は配線VCHGに接続され、電位VVCH(=2.0V)電源を供給される。初期化トランジスターNCのゲート電極は配線RSTに接続され、ドレイン電極は配線SENSEnに接続される。ノードAはさらに第1のN型トランジスターN1のゲート電極と第1のP型トランジスターP1のゲート電極とリセットトランジスターNRのドレイン電極に接続され、さらに第2のコンデンサーC2の一端に接続される。第2のコンデンサーC2の他端は配線RSTに接続される。第1のN型トランジスターN1のドレイン電極と第1のP型トランジスターP1のドレイン電極とリセットトランジスターNRのソース電極はノードBに接続され、ノードBはさらに第2のN型トランジスターN2のゲート電極と第2のP型トランジスターP2のゲート電極に接続される。第2のN型トランジスターN2のドレイン電極と第2のP型トランジスターP2のドレイン電極はノードCに接続され、ノードCはさらに第3のN型トランジスターN3のゲート電極と第3のP型トランジスターP3のゲート電極に接続される。第3のN型トランジスターN3のドレイン電極と第3のP型トランジスターP3のドレイン電極はノードDに接続され、ノードDはさらに第4のN型トランジスターN4のゲート電極と第4のP型トランジスターP4のゲート電極に接続される。第4のN型トランジスターN4のドレイン電極と第4のP型トランジスターP4のドレイン電極は出力配線OUTnに接続され、出力配線OUTnはさらに第5のN型トランジスターN5のドレイン電極にも接続される。第5のN型トランジスターN5のゲート電極と第5のP型トランジスターP5のゲート電極は配線RSTに接続され、第5のP型トランジスターP5のドレイン電極は第4のP型トランジスターP4のソース電極に接続される。第1のN型トランジスターN1〜第5のN型トランジスターN5のソース電極は配線VSLに接続され、電位VVSL(=0V)を供給されてなる。また第1のP型トランジスターP1〜第3のP型トランジスターP3及び第5のP型トランジスターP5のソース電極は配線VSHに接続され、電位VVSH(=+5V)を供給されてなる。また、インバーター回路INV1には+9Vと−4Vの電源が供給される。 The node SIN is connected to one end of the first capacitor C1, and the other end of the first capacitor C1 is connected to the node A. The source electrode of the initialization transistor NC is connected to the wiring VCHG and is supplied with a potential VVCH (= 2.0 V) power source. The gate electrode of the initialization transistor NC is connected to the wiring RST, and the drain electrode is connected to the wiring SENSEn. The node A is further connected to the gate electrode of the first N-type transistor N1, the gate electrode of the first P-type transistor P1, and the drain electrode of the reset transistor NR, and further connected to one end of the second capacitor C2. The other end of the second capacitor C2 is connected to the wiring RST. The drain electrode of the first N-type transistor N1, the drain electrode of the first P-type transistor P1, and the source electrode of the reset transistor NR are connected to the node B, and the node B is further connected to the gate electrode of the second N-type transistor N2. Connected to the gate electrode of the second P-type transistor P2. The drain electrode of the second N-type transistor N2 and the drain electrode of the second P-type transistor P2 are connected to the node C. The node C is further connected to the gate electrode of the third N-type transistor N3 and the third P-type transistor P3. To the gate electrode. The drain electrode of the third N-type transistor N3 and the drain electrode of the third P-type transistor P3 are connected to the node D. The node D is further connected to the gate electrode of the fourth N-type transistor N4 and the fourth P-type transistor P4. To the gate electrode. The drain electrode of the fourth N-type transistor N4 and the drain electrode of the fourth P-type transistor P4 are connected to the output wiring OUTn, and the output wiring OUTn is further connected to the drain electrode of the fifth N-type transistor N5. The gate electrode of the fifth N-type transistor N5 and the gate electrode of the fifth P-type transistor P5 are connected to the wiring RST, and the drain electrode of the fifth P-type transistor P5 is connected to the source electrode of the fourth P-type transistor P4. Connected. The source electrodes of the first N-type transistor N1 to the fifth N-type transistor N5 are connected to the wiring VSL and supplied with a potential VVSL (= 0 V). The source electrodes of the first P-type transistor P1 to the third P-type transistor P3 and the fifth P-type transistor P5 are connected to the wiring VSH and supplied with the potential VVSH (= + 5 V). Further, + 9V and -4V power is supplied to the inverter circuit INV1.
ここで本実施例では第1のN型トランジスターN1のチャネル幅は10μmであり、第2のN型トランジスターN2のチャネル幅は35μmであり、第3のN型トランジスターN3のチャネル幅は100μmであり、第4のN型トランジスターN4のチャネル幅は150μmであり、第5のN型トランジスターN5のチャネル幅は150μmであり、第6のN型トランジスターN11のチャネル幅は4μmであり、第7のN型トランジスターN21のチャネル幅は200μmであり、第1のP型トランジスターP1のチャネル幅は10μmであり、第2のP型トランジスターP2のチャネル幅は35μmであり、第3のP型トランジスターP3のチャネル幅は100μmであり、第4のP型トランジスターP4のチャネル幅は300μmであり、第5のP型トランジスターP5のチャネル幅は300μmであり、第6のP型トランジスターP11のチャネル幅は200μmであり、第7のP型トランジスターP21のチャネル幅は4μmであり、リセットトランジスターNRのチャネル幅は2μmであり、初期化トランジスターNCのチャネル幅は50μmであり、第1のスイッチSW1〜第4のスイッチSW4を構成するN型トランジスター及びP型トランジスターのチャネル幅は100μmであり、インバーター回路INV1及びインバーター回路INV2を構成するN型トランジスター及びP型トランジスターのチャネル幅は50μmであり、これら全てのN型トランジスターのチャネル長は8μmであり、これら全てのP型トランジスターのチャネル長は6μmであり、全てのN型トランジスターの移動度は80cm2/Vsecであり、全てのP型トランジスターの移動度は60cm2/Vsecであり、全てのN型トランジスターの閾値電圧(Vth)は+1.0Vであり、全てのP型トランジスターの閾値電圧(Vth)は−1.0Vであり、第1のコンデンサーC1の容量は1pFであり、第2のコンデンサーC2の容量は38fFである。 In this embodiment, the channel width of the first N-type transistor N1 is 10 μm, the channel width of the second N-type transistor N2 is 35 μm, and the channel width of the third N-type transistor N3 is 100 μm. The channel width of the fourth N-type transistor N4 is 150 μm, the channel width of the fifth N-type transistor N5 is 150 μm, the channel width of the sixth N-type transistor N11 is 4 μm, and the seventh N-type transistor N5 The channel width of the N-type transistor N21 is 200 μm, the channel width of the first P-type transistor P1 is 10 μm, the channel width of the second P-type transistor P2 is 35 μm, and the channel width of the third P-type transistor P3 The width is 100 μm, the channel width of the fourth P-type transistor P4 is 300 μm, and the fifth The channel width of the P-type transistor P5 is 300 μm, the channel width of the sixth P-type transistor P11 is 200 μm, the channel width of the seventh P-type transistor P21 is 4 μm, and the channel width of the reset transistor NR is The channel width of the initialization transistor NC is 50 μm, the channel widths of the N-type transistor and the P-type transistor constituting the first switch SW1 to the fourth switch SW4 are 100 μm, and the inverter circuit INV1 and the inverter The channel width of the N-type transistor and the P-type transistor constituting the circuit INV2 is 50 μm, the channel length of all these N-type transistors is 8 μm, the channel length of all these P-type transistors is 6 μm, N-type Tran Mobility star is 80 cm 2 / Vsec, mobility of all P-type transistor is 60cm 2 / Vsec, the threshold voltages of all the N-type transistor (Vth) is + 1.0 V, all the P-type The threshold voltage (Vth) of the transistor is −1.0 V, the capacitance of the first capacitor C1 is 1 pF, and the capacitance of the second capacitor C2 is 38 fF.
図12は配線RST、配線SMP、共通電位配線335、走査線201−1、走査線201−2に印加される信号のタイミングチャートである。なお、図の見易さを優先して縦横軸のスケールは一定でない。走査線201−1、走査線201−2は走査線駆動回路301によって駆動され、16.7m秒毎に31.2μ秒間選択される。走査線201−2は走査線201−1が選択されてから34.6μ秒後に選択され、以下走査線201−3,201−4,…,と34.6μ秒間隔で選択されていく。共通電位配線335は、34.6μ秒毎にHigh電位(=5V)とLow電位(=0V)間で反転されるが、16.7m秒毎に位相が半周期ずれる。このため、走査線201−nは選択される毎に共通電位配線335に印加されている極性が反転している、いわゆる1Hコモン反転駆動を行われている。RST信号は走査線201−1が選択される32.9μ秒前に27.7μ秒間選択される。このとき、共通電位配線335の電位は必ずLow電位(=0V)であり、全ての走査線201−1〜201−480は選択されてない。SMP信号は共通電位配線335がLowである期間に、共通電位配線335の反転タイミングより3.5μ秒後に27.7μ秒間選択される。RST信号がONである期間はSMP信号も必ずONである。ここでRST信号、SMP信号、走査線201−nは選択時、すなわちHigh電位は+9Vであり、非選択時、すなわちLow電位は−4Vである。 FIG. 12 is a timing chart of signals applied to the wiring RST, the wiring SMP, the common potential wiring 335, the scanning line 201-1 and the scanning line 201-2. Note that the scale of the vertical and horizontal axes is not constant in order to prioritize the visibility of the figure. The scanning line 201-1 and the scanning line 201-2 are driven by the scanning line driving circuit 301, and are selected every 16.7 milliseconds for 31.2 microseconds. The scanning line 201-2 is selected 34.6 microseconds after the scanning line 201-1 is selected, and is subsequently selected at intervals of 34.6 microseconds as scanning lines 201-3, 201-4,. The common potential wiring 335 is inverted between the High potential (= 5 V) and the Low potential (= 0 V) every 34.6 μsec, but the phase is shifted by a half cycle every 16.7 msec. Therefore, every time the scanning line 201-n is selected, so-called 1H common inversion driving is performed in which the polarity applied to the common potential wiring 335 is inverted. The RST signal is selected for 27.7 μs before the scanning line 201-1 is selected for 32.9 μs. At this time, the potential of the common potential wiring 335 is always the Low potential (= 0 V), and all the scanning lines 201-1 to 201-480 are not selected. The SMP signal is selected for 27.7 μsec after 3.5 μsec from the inversion timing of the common potential wiring 335 during the period when the common potential wiring 335 is Low. During the period when the RST signal is ON, the SMP signal is also always ON. Here, the RST signal, the SMP signal, and the scanning line 201-n are selected, that is, the High potential is + 9V, and when not selected, that is, the Low potential is −4V.
このように構成すると、配線RSTがHigh(=+9V)のタイミングでは配線SENSEn及びノードSINには電位VVCHG(=2.0V)が充電される。また、配線VDBTnには電位VVCHGが、配線VSLnには電位VVSLが、配線VSHには電位VVSHがそれぞれ充電される。また、リセットトランジスターNRがONするので、ノードAとノードBは短絡し、本実施例において、両ノードは2.5Vに充電される。なお、配線RSTがHigh(=9V)である間は第5のN型トランジスターN5がONし、第5のP型トランジスターP5がOFFしているので出力配線OUTnは0Vである。 With this configuration, at the timing when the wiring RST is High (= + 9 V), the potential VVCHG (= 2.0 V) is charged in the wiring SENSEn and the node SIN. The wiring VDBTn is charged with the potential VVCHG, the wiring VSLn is charged with the potential VVSL, and the wiring VSH is charged with the potential VVSH. Further, since the reset transistor NR is turned ON, the node A and the node B are short-circuited, and both nodes are charged to 2.5 V in this embodiment. Note that while the wiring RST is High (= 9V), the fifth N-type transistor N5 is ON and the fifth P-type transistor P5 is OFF, so the output wiring OUTn is 0V.
配線RSTが27.7μ秒後にLow(=−4V)になると、リセットトランジスターNRがOFFし、ノードAとノードBは電気的に切り離され、ノードAは第2のコンデンサーC2の結合によって配線RSTと同時に電位が0.5V下がり、2.0Vとなる。配線RSTが27.7μ秒後にLow(=−4V)になった瞬間では配線SENSEnは電位VVCHG(=2.0V)であり、配線VSLnは電位VVSL(=0.0V)であり、配線VSHnは電位VVSH(=5.0V)である。従って、第1辺の受光センサー群から第4辺の受光センサー群には逆バイアス3.0Vが印加され、第1辺の遮光センサーから第4辺の遮光センサー群には逆バイアス2.0Vが印加される。また、出力配線OUTnからは電位VVSLが出力される。このとき、第1辺の受光センサー群から第4辺の受光センサー群と第1辺の遮光センサー群から第4辺の遮光センサー群に流れる熱電流はおおむね等しくなり、配線SENSEnには第1辺の受光センサー群から第4辺の受光センサー群に照射される外光の照度に比例した光電流Iphotoが流れこみ、配線SENSEnの電位は光電流Iphotoに比例した速度で上昇していく。配線VSHn、配線VSLnにも電流は流れ、ともに配線SENSEnの電位に少し近づくが、69.2μ秒毎に配線SMPがHigh(=9V)になるタイミングで第2のスイッチSW2及び第3のスイッチSW3はONになって元の電位に戻り、ほとんど変化はない。 When the wiring RST becomes Low (= −4 V) after 27.7 μsec, the reset transistor NR is turned OFF, the node A and the node B are electrically disconnected, and the node A is coupled to the wiring RST by the coupling of the second capacitor C2. At the same time, the potential drops by 0.5V to 2.0V. At the moment when the wiring RST becomes Low (= −4 V) after 27.7 μsec, the wiring SENSEn is at the potential VVCHG (= 2.0 V), the wiring VSLn is at the potential VVSL (= 0.0 V), and the wiring VSHn is The potential is VVSH (= 5.0 V). Accordingly, a reverse bias of 3.0 V is applied from the first side of the light receiving sensor group to the fourth side of the light receiving sensor group, and a reverse bias of 2.0 V is applied from the first side light shielding sensor to the fourth side light shielding sensor group. Applied. Further, the potential VVSL is output from the output wiring OUTn. At this time, the thermal currents flowing from the light-receiving sensor group on the first side to the light-receiving sensor group on the fourth side and the light-shielding sensor group on the first side to the light-shielding sensor group on the fourth side are approximately equal, and the wiring SENSEn has the first side A photocurrent Iphoto proportional to the illuminance of external light applied to the light-receiving sensor group on the fourth side flows from the light-receiving sensor group, and the potential of the wiring SENSEn rises at a rate proportional to the photocurrent Iphoto. A current also flows through the wiring VSHn and the wiring VSLn, both of which are slightly closer to the potential of the wiring SENSEn, but at the timing when the wiring SMP becomes High (= 9V) every 69.2 μs, the second switch SW2 and the third switch SW3. Turns on and returns to its original potential with little change.
なお、配線SENSEnの電位が変化する速度と第n辺の受光センサー群に照射される光量の関係は一次式で表され、その傾きを示す係数は配線SENSEn及びそれに接続される第n辺の受光センサー群のアノード電極及び第n辺の遮光センサー群のカソード電極の負荷容量の総和によって定まるが、本実施例ではこの傾きを示す係数は第1辺から第4辺(n=1〜4)で差がない、すなわち第1辺の受光センサー群から第4辺の受光センサー群の一定光量での「光電流Iphoto」÷「配線SENSEn」の容量は各辺で等しくなるように調整されている。 The relationship between the speed at which the potential of the wiring SENSEn changes and the amount of light applied to the light receiving sensor group on the nth side is expressed by a linear expression, and the coefficient indicating the inclination is the light receiving on the wiring SENSEn and the nth side connected thereto. Although it is determined by the sum of the load capacities of the anode electrode of the sensor group and the cathode electrode of the light shielding sensor group of the nth side, in this embodiment, the coefficient indicating this inclination is from the first side to the fourth side (n = 1 to 4). There is no difference, that is, the capacitance of “photocurrent Iphoto” ÷ “wiring SENSEn” at a constant light amount from the light receiving sensor group on the first side to the light receiving sensor group on the fourth side is adjusted to be equal on each side.
このように配線RSTがLow(=−4V)である期間、ノードAはフローティング状態になっているため、第1のコンデンサーC1との容量結合によってノードSINと結合して電位が同時に上昇をしていき、ノードA及びノードSINが2.5Vとなった時に出力配線OUTnの電位はHigh(=5V)には反転する。 As described above, since the node A is in a floating state while the wiring RST is Low (= −4 V), the potential is simultaneously increased due to the coupling with the node SIN due to the capacitive coupling with the first capacitor C1. When the node A and the node SIN become 2.5V, the potential of the output wiring OUTn is inverted to High (= 5V).
本実施例では第1辺の受光センサー群から第4辺の受光センサー群が表示領域310に近く配置されており、アノード電極615−n、カソード電極616−n、BT電極617−nが共通電位配線335と交差している。また、走査線201−n、データ線202−m、容量線203−nいずれかと遮光電極経由での容量も存在しており、これらの容量を通じて電磁的なノイズが入りやすい。特に共通電位配線335と配線SENSEnは無視できない容量によって結合し、共通電位配線335の極性によって配線SENSEnの電位が上下してしまう。一例を図12に配線SENSEnのタイミングチャートとして示す。このように、配線SENSEnは共通電位配線335がLow(=0V)→High(=5V)に反転すると容量結合によりΔV電位が上昇し、High(=5V)→Low(=0V)に反転するとΔV電位が下がる。しかし、本実施例ではSMP信号がONのタイミングでのみノードSINと配線SENSEnが導通するため、図12に示すように、ノードSINでは極性反転時に変動しない。従って、共通電位配線335の反転による誤動作が生じない。 In the present embodiment, the first side light receiving sensor group to the fourth side light receiving sensor group are arranged close to the display region 310, and the anode electrode 615-n, the cathode electrode 616-n, and the BT electrode 617-n are common potentials. Crosses the wiring 335. In addition, there is a capacitance via the light-shielding electrode and any of the scanning line 201-n, the data line 202-m, and the capacitance line 203-n, and electromagnetic noise easily enters through these capacitances. In particular, the common potential wiring 335 and the wiring SENSEn are coupled by a capacitance that cannot be ignored, and the potential of the wiring SENSEn is increased or decreased depending on the polarity of the common potential wiring 335. An example is shown in FIG. 12 as a timing chart of the wiring SENSEn. As described above, the wiring SENSEn increases the ΔV potential by capacitive coupling when the common potential wiring 335 is inverted from Low (= 0V) to High (= 5 V), and ΔV when the potential is inverted from High (= 5 V) to Low (= 0 V). The potential drops. However, in this embodiment, since the node SIN and the wiring SENSEn are brought into conduction only when the SMP signal is ON, as shown in FIG. 12, the node SIN does not change when the polarity is inverted. Accordingly, malfunction due to inversion of the common potential wiring 335 does not occur.
同様に本実施例では配線VDBTn、配線VSLn、配線VSHn(n=1〜4)もSMP信号がONのタイミングでのみそれぞれ配線VCHG、配線VSL、配線VSHと導通しており、SMP信号がOFFのタイミングではフローティング状態にある。このように構成すると、配線VDBTn、配線VSLn、配線VSHn(n=1〜4)も共通電位配線335の極性反転時に容量結合で約ΔVだけ電位が変動する。従って共通電位配線335の極性が反転しても第1辺の受光センサー群から第4辺の受光センサー群及び第1辺の遮光センサー群から第4辺の遮光センサー群に印加されるバイアスは変化せず、従って第1辺の受光センサー群から第4辺の受光センサー群に流れる光電流Iphotoと熱電流及び第1辺の遮光センサー群から第4辺の遮光センサー群に流れる熱電流は共通電位配線335の極性によらず一定である。 Similarly, in this embodiment, the wiring VDBTn, the wiring VSLn, and the wiring VSHn (n = 1 to 4) are electrically connected to the wiring VCHG, the wiring VSL, and the wiring VSH only when the SMP signal is ON, and the SMP signal is OFF. It is in a floating state at the timing. With this configuration, the potential of the wiring VDBTn, the wiring VSLn, and the wiring VSHn (n = 1 to 4) also varies by about ΔV due to capacitive coupling when the polarity of the common potential wiring 335 is reversed. Therefore, even if the polarity of the common potential wiring 335 is reversed, the bias applied from the first side light receiving sensor group to the fourth side light receiving sensor group and from the first side light shielding sensor group to the fourth side light shielding sensor group changes. Therefore, the photocurrent Iphoto and thermal current flowing from the first side light-receiving sensor group to the fourth side light-receiving sensor group and the thermal current flowing from the first side light-shielding sensor group to the fourth side light-shielding sensor group are the common potential. It is constant regardless of the polarity of the wiring 335.
本実施例ではΔVが比較的大きいためこのような構成をとったが、ΔVが比較的小さく1V未満の場合は第1のスイッチSW1、第2のスイッチSW2、第4のスイッチSW4を除去することも可能である。このような場合の検出回路の別構成例である検出回路360'として第nの検出回路360'−nの回路図を図13に示す。本別実施例では図11に示した第nの検出回路360−nに比べ、第1のスイッチSW1〜第4のスイッチSW4が除去され、配線VDBTnは配線VCHGと、配線VSLnは配線VSLと、配線VSHnは配線VSHと、配線SENSEnとノードSINはそれぞれ短絡される。このような構成をとるとノードSINは共通電位配線335の極性に応じて振幅を示す(ちょうど図12の配線SENSEnで示したチャートのようになる)。このため、このまま全期間にわたって検出動作を行うと、共通電位配線335がHigh(=5V)に反転した時に誤動作を起こしてしまう。そこで、第3のN型トランジスターN3〜第5のN型トランジスターN5及び第3のP型トランジスターP3〜第5のP型トランジスターP5を除去し、変わりに第2のN型トランジスターN2と第2のP型トランジスターP2のドレイン電極を第1のNAND回路NAND1の入力端子の一つに接続し、第1のNAND回路NAND1の入力端子の他方をSMP信号に接続し、第1のNAND回路NAND1の出力端子を第2のNAND回路NAND2の入力端子の一方に接続し、第2のNAND回路NAND2の入力端子の他方を第3のNAND回路NAND3の出力端子に接続し、第3のNAND回路NAND3の入力端子の一方を第2のNAND回路NAND2の出力端子に接続し、第3のNAND回路NAND3の入力端子の他方をインバーター回路INV3の出力端子に接続し、インバーター回路INV3の入力端子を配線RSTに接続する。第1のNAND回路NAND1〜第3のNAND回路NAND3及びインバーター回路INV3の電源は配線VSH及び配線VSLに接続する。その他の回路の構成・動作は図11と同じであるので同じ記号を付与することで説明は省略する。このように構成するとノードSINの電位が2.5V以上であってかつSMP信号がHighの時のみ、第1のNAND回路NAND1の出力はLowとなる。第2のNAND回路NAND2と第3のNAND回路NAND3はRSフリップフロップになっており、第1のNAND回路NAND1の出力が負極性のセット信号、インバーター回路INV3の出力が負極性のリセット信号なっている。すなわち、RESET信号がHigh(=9V)になった時に出力配線OUTnへの出力はLowにラッチされ、ノードSINの電位が2.5V以上であってかつSMP信号がHighになった最初のタイミングで出力配線OUTnへの出力はHighにラッチされる。従って、共通電位配線335がHigh(=5V)の期間の検出動結果は無効とされるので、誤動作を起こすことがない。 In this embodiment, since ΔV is relatively large, such a configuration is adopted. However, when ΔV is relatively small and less than 1V, the first switch SW1, the second switch SW2, and the fourth switch SW4 are removed. Is also possible. FIG. 13 shows a circuit diagram of an nth detection circuit 360′-n as a detection circuit 360 ′ which is another configuration example of the detection circuit in such a case. In the second embodiment, the first switch SW1 to the fourth switch SW4 are removed as compared with the nth detection circuit 360-n shown in FIG. 11, the wiring VDBTn is the wiring VCHG, the wiring VSLn is the wiring VSL, The wiring VSHn is short-circuited with the wiring VSH, and the wiring SENSEn and the node SIN are each short-circuited. With such a configuration, the node SIN has an amplitude corresponding to the polarity of the common potential wiring 335 (just like the chart shown by the wiring SENSEn in FIG. 12). Therefore, if the detection operation is performed for the entire period as it is, a malfunction occurs when the common potential wiring 335 is inverted to High (= 5 V). Therefore, the third N-type transistor N3 to the fifth N-type transistor N5 and the third P-type transistor P3 to the fifth P-type transistor P5 are removed, and instead the second N-type transistor N2 and the second N-type transistor N2 The drain electrode of the P-type transistor P2 is connected to one of the input terminals of the first NAND circuit NAND1, the other input terminal of the first NAND circuit NAND1 is connected to the SMP signal, and the output of the first NAND circuit NAND1. The terminal is connected to one input terminal of the second NAND circuit NAND2, the other input terminal of the second NAND circuit NAND2 is connected to the output terminal of the third NAND circuit NAND3, and the input of the third NAND circuit NAND3. One of the terminals is connected to the output terminal of the second NAND circuit NAND2, and the other input terminal of the third NAND circuit NAND3. Connected to the output terminal of the inverter circuit INV3, connects the input terminal of the inverter circuit INV3 to the wiring RST. The power sources of the first NAND circuit NAND1 to the third NAND circuit NAND3 and the inverter circuit INV3 are connected to the wiring VSH and the wiring VSL. The configuration and operation of the other circuits are the same as those in FIG. With this configuration, the output of the first NAND circuit NAND1 is Low only when the potential of the node SIN is 2.5 V or more and the SMP signal is High. The second NAND circuit NAND2 and the third NAND circuit NAND3 are RS flip-flops, and the output of the first NAND circuit NAND1 is a negative polarity set signal, and the output of the inverter circuit INV3 is a negative polarity reset signal. Yes. That is, when the RESET signal becomes High (= 9V), the output to the output wiring OUTn is latched Low, and at the first timing when the potential of the node SIN is 2.5V or more and the SMP signal becomes High. The output to the output wiring OUTn is latched High. Accordingly, the detection result of the common potential wiring 335 during the period of High (= 5 V) is invalidated, so that no malfunction occurs.
図14は多数決回路370の回路図である。第4のNAND回路NAND11、第5のNAND回路NAND12、第6のNAND回路NAND13、第7のNAND回路NAND14、第8のNAND回路NAND15、第9のNAND回路NAND16の入力端子にはそれぞれ出力配線OUT1〜OUT4のうちいずれか2本を順列組み合わせで接続される。第4のNAND回路NAND11、第5のNAND回路NAND12、第6のNAND回路NAND13の出力端子は第10のNAND回路NAND21の入力端子に接続され、第7のNAND回路NAND14、第8のNAND回路NAND15、第9のNAND回路NAND16の出力端子は第11のNAND回路NAND22の入力端子に接続され、第10のNAND回路NAND21、第11のNAND回路NAND22の出力端子は第1のNOR回路30の入力端子に接続され、第1のNOR回路30の出力端子はインバーター回路INV4の入力端子に接続され、インバーター回路INV4の出力端子は出力配線OUTへ接続される。第4のNAND回路NAND11、第5のNAND回路NAND12、第6のNAND回路NAND13、第7のNAND回路NAND14、第8のNAND回路NAND15、第9のNAND回路NAND16、第10のNAND回路NAND21、第11のNAND回路NAND22、第1のNOR回路30の電源は配線VSH及び配線VSLに接続される。この回路は出力配線OUT1〜OUT4のうち、いずれか2つ以上の配線がHigh(=5V)になったときに出力配線OUTへHigh(=5V)を出力し、出力配線OUT1〜OUT4の全てがLow(=0V)であるか、いずれか一つのみがHigh(=5V)の時には出力配線OUTへLow(=0V)を出力する回路である。このように構成すると、配線RSTがLow(=−4V)になってから出力配線OUTがHigh(=5V)に反転するまでの時間は第1辺の受光センサー群から第4辺の受光センサー群のうち、2番目に光の照射量が大きい辺の光照射量に反比例することになる。本実施例ではこのような多数決回路370を搭載し、各辺の照度検出結果のうち、最も照度の高い結果を除外することでその辺に外環境光より強いスポット光があたった時に誤動作することを防止している。また、もっとも照度の低い結果、及び照度が2番目に低い結果も除外されるので、例えば指などの影が4辺のうち2辺にかかっても正しい結果が得られるのである。 FIG. 14 is a circuit diagram of the majority circuit 370. The input terminals of the fourth NAND circuit NAND11, the fifth NAND circuit NAND12, the sixth NAND circuit NAND13, the seventh NAND circuit NAND14, the eighth NAND circuit NAND15, and the ninth NAND circuit NAND16 are connected to the output wiring OUT1. Any one of ˜OUT4 is connected in a permutation combination. The output terminals of the fourth NAND circuit NAND11, the fifth NAND circuit NAND12, and the sixth NAND circuit NAND13 are connected to the input terminal of the tenth NAND circuit NAND21, and the seventh NAND circuit NAND14 and the eighth NAND circuit NAND15. The output terminal of the ninth NAND circuit NAND16 is connected to the input terminal of the eleventh NAND circuit NAND22, and the output terminals of the tenth NAND circuit NAND21 and the eleventh NAND circuit NAND22 are input terminals of the first NOR circuit 30. The output terminal of the first NOR circuit 30 is connected to the input terminal of the inverter circuit INV4, and the output terminal of the inverter circuit INV4 is connected to the output wiring OUT. Fourth NAND circuit NAND11, fifth NAND circuit NAND12, sixth NAND circuit NAND13, seventh NAND circuit NAND14, eighth NAND circuit NAND15, ninth NAND circuit NAND16, tenth NAND circuit NAND21, The power sources of the eleventh NAND circuit NAND22 and the first NOR circuit 30 are connected to the wiring VSH and the wiring VSL. This circuit outputs High (= 5V) to the output wiring OUT when any two or more of the output wirings OUT1 to OUT4 are High (= 5V), and all of the output wirings OUT1 to OUT4 are output. This circuit outputs Low (= 0 V) to the output wiring OUT when Low (= 0 V) or only one of them is High (= 5 V). With this configuration, the time from when the wiring RST becomes Low (= −4 V) until the output wiring OUT is inverted to High (= 5 V) is from the first side light receiving sensor group to the fourth side light receiving sensor group. Of these, the second light irradiation amount is inversely proportional to the light irradiation amount of the side having the largest light irradiation amount. In the present embodiment, such a majority circuit 370 is mounted, and when a spot light stronger than the external environment light hits the side by excluding the result with the highest illuminance among the illuminance detection results of each side, malfunction occurs. Is preventing. Further, the result with the lowest illuminance and the result with the second lowest illuminance are also excluded, so that a correct result can be obtained even if a shadow such as a finger falls on two of the four sides.
図15は本実施例における出力配線OUTからの出力に基づく外部光の検出照度とバックライト輝度の設定例である。外部照度がごく低いうちはバックライト輝度を緩やかに変化させ、徐々に変化を急にして外部照度500ルクスで輝度変化を最大にしてその後、また緩やかに変化させるS字曲線に設定され、1500ルクス以上では最大輝度を保つように設定している。電子機器の特性に応じてこの曲線は自由に設定してよいし、輝度の明滅を防ぐため一定期間の平均値で緩やかに変化させてもよいし、輝度と照度の関係にヒステリシスを持たせても良い。また、待機時と操作時など、電子機器の操作状態等に応じて曲線を変化させても良い。 FIG. 15 is a setting example of the detection illuminance of external light and the backlight luminance based on the output from the output wiring OUT in this embodiment. When the external illuminance is very low, the backlight brightness is changed slowly, and the change is set to a s-curve that gradually changes suddenly to maximize the luminance change at external illuminance of 500 lux and then gradually changes to 1500 lux. In the above, the maximum brightness is set. This curve may be set freely according to the characteristics of the electronic device, or it may be gradually changed with an average value for a certain period to prevent the blinking of the luminance, and a hysteresis is given to the relationship between the luminance and the illuminance. Also good. Further, the curve may be changed according to the operation state of the electronic device, such as during standby and during operation.
このように、本実施例では受光開口部を表示領域とごく近接させているにも関わらず、コモン反転駆動法を用いても誤動作せず、光検出の精度が高いために常に最適な輝度に表示装置を設定でき、視認性が向上すると共に消費電力低減に寄与する。また、1辺〜2辺が指で覆われたり、スポット光が1箇所にあたったりしても外環境光を正確に測定し、バックライト輝度を常に最適に保つことができる。 As described above, in this embodiment, although the light receiving opening is very close to the display area, even if the common inversion driving method is used, malfunction does not occur and the light detection accuracy is high, so that the brightness is always optimum. A display device can be set, which improves visibility and contributes to power consumption reduction. Further, even if one or two sides are covered with a finger or a spot light hits one place, the ambient light can be accurately measured, and the backlight luminance can always be kept optimal.
[第2の実施の形態]
図16は第2の実施例に係る第1辺受光センサー群の一つである第nの第1辺光センサー351−nの平面拡大図であって、第1の実施例の図8に対応する図である。凡例は図5と同様である。以下、図16を図8との相違点を中心に説明する。
[Second Embodiment]
FIG. 16 is an enlarged plan view of an nth first side light sensor 351-n which is one of the first side light receiving sensor groups according to the second embodiment, and corresponds to FIG. 8 of the first embodiment. It is a figure to do. The legend is the same as in FIG. Hereinafter, FIG. 16 will be described focusing on differences from FIG.
図16では図8と相違して、走査線201−nは遮光電極611−nと平面的に重なる領域ではコンタクトホールを介してアルミ・ネオジウム合金薄膜(AlNd)で形成された配線で構成され、走査線201−nと遮光電極611−nとの間にはモリブデン薄膜(Mo)で構成される共通電位枝配線618−nが形成される。共通電位枝配線618−nは共通電位配線335とコンタクトホールを介して接続され、共通電位(COM)を与えられる。その他の点において、図16は図8と相違ないので同じ記号を付与することで説明は省略する。 In FIG. 16, unlike FIG. 8, the scanning line 201-n is composed of wiring formed of an aluminum-neodymium alloy thin film (AlNd) through a contact hole in a region overlapping the light shielding electrode 611-n in a plane. A common potential branch line 618-n made of a molybdenum thin film (Mo) is formed between the scanning line 201-n and the light shielding electrode 611-n. The common potential branch wiring 618-n is connected to the common potential wiring 335 through a contact hole, and is given a common potential (COM). In other respects, FIG. 16 is not different from FIG.
図17は第2の実施例に係る第2辺受光センサー群の一つである第nの第2辺光センサー352−nの平面拡大図であって、第1の実施例の図10に対応する図である。凡例は図5と同様である。以下、図17を図10との相違点を中心に説明する。 FIG. 17 is an enlarged plan view of an nth second side light sensor 352-n which is one of the second side light receiving sensor groups according to the second embodiment, and corresponds to FIG. 10 of the first embodiment. It is a figure to do. The legend is the same as in FIG. Hereinafter, FIG. 17 will be described focusing on the differences from FIG.
図17では図10と相違して、データ線202−nと遮光電極621(621−n)とが平面的に重なる領域間にはモリブデン薄膜(Mo)で構成される共通電位枝配線628−nが形成される。共通電位枝配線628−nは共通電位配線335とコンタクトホールを介して接続され、共通電位(COM)を与えられる。その他の点において、図17は図10と相違ないので同じ記号を付与することで説明は省略する。 17, unlike FIG. 10, a common potential branch wiring 628-n configured by a molybdenum thin film (Mo) is provided between regions where the data line 202-n and the light shielding electrode 621 (621-n) overlap in a plane. Is formed. The common potential branch wiring 628-n is connected to the common potential wiring 335 via a contact hole, and is given a common potential (COM). In other respects, FIG. 17 is not different from FIG.
本実施例におけるアクティブマトリクス基板101、液晶表示装置910の構成は第1の実施例と同様であり、電子機器の構成、外光照度と輝度の設定なども第1の実施例であるので説明は省略する。 The configurations of the active matrix substrate 101 and the liquid crystal display device 910 in the present embodiment are the same as those in the first embodiment, and the configuration of the electronic device, the setting of the external light illuminance and the brightness, etc. are also the first embodiment, and the description is omitted. To do.
本実施例では第1の実施例と比較し、走査線201−nと遮光電極611−nが平面的に重なっている部分、およびデータ線202−nと遮光電極621−nが平面的に重なっている部分では共通電位配線335に繋がった共通電位枝配線618−n,628−nが間に配置されているので、直接の交差容量を持たない。このため、走査線201−n、データ線202−nの電位が変化した時、すなわち走査線201−nが走査線駆動回路301で選択されたタイミングやデータ線202−nにデータ線駆動回路302あるいはプリチャージ回路303によって異なる電位(画像)に書き込みをされた際にも遮光電極611−nおよび遮光電極621−nの電位が変動しにくい。遮光電極611−nおよび遮光電極621−nの電位が変動すると配線SENSE1、配線SENSE2の電位も容量結合によって変動するので、本実施例は第1の実施例に比べ、さらに精度が高い照度測定が可能になるのである。また、間にはさむシールドのための配線を共通電位配線335に接続することで、新たにシールド用の電源を配線する必要がない。共通電位配線335は画質維持のためにもともと低インピーダンスで配置されているので、シールド電位として使用するには極めて有効である。共通電位配線335は反転駆動されるので遮光電極へのノイズになるという問題点があるが、本実施例では第1の実施例で述べたのと同様の駆動を行っているために共通電位配線との容量結合による電位変動での精度低下がない。一方で、本実施例は共通電位配線335の容量が増大してしまうため、消費電力が増大する等の問題がある。第1の実施例の構成と第2の実施例の構成のどちらを選択するかは以上のメリット・デメリットを勘案した上で電子機器の使用用途等に応じて選択すればよい。 In this embodiment, as compared with the first embodiment, the scanning line 201-n and the light shielding electrode 611-n overlap in a plane, and the data line 202-n and the light shielding electrode 621-n overlap in a plane. Since the common potential branch wirings 618-n and 628-n connected to the common potential wiring 335 are arranged between them, there is no direct cross capacitance. For this reason, when the potentials of the scanning line 201-n and the data line 202-n change, that is, the timing when the scanning line 201-n is selected by the scanning line driving circuit 301 or the data line 202-n. Alternatively, even when different potentials (images) are written by the precharge circuit 303, the potentials of the light shielding electrode 611-n and the light shielding electrode 621-n are unlikely to fluctuate. When the potentials of the light shielding electrode 611-n and the light shielding electrode 621-n vary, the potentials of the wiring SENSE1 and the wiring SENSE2 also vary due to capacitive coupling. Therefore, the present embodiment can measure the illuminance with higher accuracy than the first embodiment. It becomes possible. In addition, by connecting the wiring for shielding sandwiched between them to the common potential wiring 335, it is not necessary to newly provide a power supply for shielding. Since the common potential wiring 335 is originally arranged with a low impedance for maintaining image quality, it is extremely effective for use as a shield potential. Since the common potential wiring 335 is driven in an inverted manner, there is a problem that noise is generated to the light shielding electrode. However, in this embodiment, since the same driving as described in the first embodiment is performed, the common potential wiring 335 is driven. There is no decrease in accuracy due to potential fluctuations due to capacitive coupling. On the other hand, since the capacity of the common potential wiring 335 increases in this embodiment, there is a problem that power consumption increases. Whether to select the configuration of the first embodiment or the configuration of the second embodiment may be selected in accordance with the use application of the electronic device in consideration of the above advantages and disadvantages.
なお、本実施例では第nの第1辺光センサー351−n、第nの第2辺光センサー352−nに重なる遮光電極に関してのみ対策を行ったが、必要に応じ同様の対策を第nの第3辺光センサー353−n、第nの第4辺光センサー354−nにも講じればよい。 In the present embodiment, measures are taken only with respect to the light shielding electrodes overlapping the nth first side light sensor 351-n and the nth second side light sensor 352-n. The third side light sensor 353-n and the nth fourth side light sensor 354-n may be used.
[第2の実施の形態]
図18は第3の実施例に係るアクティブマトリクス基板102のブロック図であり、以下、第1の実施例の図2に示したアクティブマトリクス基板101との差異を説明し、第1の実施例の図2と同じ構成であるものについては同一の記号を付与することで説明は省略する。本実施例では第1の実施例における第1辺光センサー351−1〜351−480にかわって光センサーとしての第1辺光センサー351'−1〜351'−480が、第2辺光センサー352−1〜352−1920にかわって光センサーとしての第2辺光センサー352'−1〜352'−1920が、第3辺光センサー353−1〜353−480にかわって光センサーとしての第3辺光センサー353'−1〜353'−480が、第4辺光センサー354−1〜354−1920にかわって光センサーとしての第4辺光センサー354'−1〜354'−1920が、それぞれ光センサー351',352',353',354'として配置されている。また、第1の検出回路360−1〜第4の検出回路360−4にかわって検出回路361が配置される。
[Second Embodiment]
FIG. 18 is a block diagram of the active matrix substrate 102 according to the third embodiment. Hereinafter, the differences of the first embodiment from the active matrix substrate 101 shown in FIG. 2 will be described. Components having the same configuration as in FIG. 2 are given the same symbols, and description thereof is omitted. In this embodiment, instead of the first edge light sensors 351-1 to 351-480 in the first embodiment, first edge light sensors 351′-1 to 351′-480 as light sensors are replaced by second edge light sensors. The second side light sensors 352′-1 to 352′-1920 as photosensors instead of 352-1 to 352-1920 replace the third side light sensors 353-1 to 353-480 as the photosensors. The three side light sensors 353′-1 to 353′-480 are replaced by the fourth side light sensors 354′-1 to 354′-1920 instead of the fourth side light sensors 354-1 to 354-1920. The optical sensors 351 ′, 352 ′, 353 ′, and 354 ′ are arranged, respectively. Further, a detection circuit 361 is arranged in place of the first detection circuit 360-1 to the fourth detection circuit 360-4.
第1辺光センサー351'−1〜351'−480のうち、第1の第1辺受光開口部991−1〜第3の第1辺受光開口部991−3と重なるもの(第1辺受光センサー群)は配線SENSE(SENSEP)と、いずれとも重ならないもの(第1辺遮光センサー群)は配線SENSE(SENSED)と、それぞれ接続される。同様に第2辺光センサー352'−1〜352'−1920のうち、第1の第2辺受光開口部992−1〜第4の第2辺受光開口部992−4と重なるもの(第2辺受光センサー群)は配線SENSEPと、いずれとも重ならないもの(第2辺遮光センサー群)は配線SENSEDと、第3辺光センサー353'−1〜353'−480のうち、第1の第3辺受光開口部993−1〜第3の第3辺受光開口部993−3と重なるもの(第3辺受光センサー群)は配線SENSEPと、いずれとも重ならないもの(第3辺遮光センサー群)は配線SENSEDと、第4辺光センサー354'−1〜354'−1920のうち、第1の第4辺受光開口部994−1〜第4の第4辺受光開口部994−4と重なるもの(第4辺受光センサー群)は配線SENSEPと、いずれとも重ならないもの(第4辺遮光センサー群)は配線SENSEDと、それぞれ接続される。配線SENSEDと配線SENSEPは検出回路361に接続され、検出回路361の出力配線OUTは信号入力端子320を通じて外部へ接続される。 Among the first side light sensors 351′-1 to 351′-480, the first side light receiving openings 991-1 to 991-3 that overlap with the third first side light receiving openings 991-3 (first side light receiving The sensor group is connected to the wiring SENSE (SENSEP), and the non-overlapping sensor (first side light shielding sensor group) is connected to the wiring SENSE (SENSED). Similarly, among the second side light sensors 352′-1 to 352′-1920, one that overlaps the first second side light receiving opening 992-1 to the fourth second side light receiving opening 992-4 (second The side light receiving sensor group) does not overlap the wiring SENSEP (the second side light shielding sensor group) is the wiring SENSED, and the first third of the third side light sensors 353′-1 to 353′-480. The ones that overlap the side light receiving openings 993-1 to the third third side light receiving openings 993-3 (third side light receiving sensor group) are not overlapped with the wiring SENSEP (the third side light shielding sensor group). Of the wiring SENSED and the fourth side light sensors 354′-1 to 354′-1920, overlapping the first fourth side light receiving opening 994-1 to the fourth fourth side light receiving opening 994-4 ( 4th side light receiving sensor group) is wiring SEN And EP, one shall not to overlap (fourth side shielding sensor groups) is a wiring SENSED, are connected. The wiring SENSED and the wiring SENSEP are connected to the detection circuit 361, and the output wiring OUT of the detection circuit 361 is connected to the outside through the signal input terminal 320.
図19は第3の実施例に係る第1辺受光センサー群の一つである第nの第1辺光センサー351'−nの平面拡大図であって、第1の実施例の図8に対応する図である。凡例は図5と同様である。以下、図19を図8との相違点を中心に説明する。 FIG. 19 is an enlarged plan view of an nth first side light sensor 351′-n which is one of the first side light receiving sensor groups according to the third embodiment, and is similar to FIG. 8 of the first embodiment. It is a corresponding figure. The legend is the same as in FIG. Hereinafter, FIG. 19 will be described focusing on the differences from FIG.
図19の第nの第1辺光センサー351'−nはアノード領域610P'(610P'−n)、真性領域610I'(610I'−n)、カソード領域610N'(610N'−n)によって構成されるラテラル型PINダイオードであり、これらはそれぞれ第1の実施例の図8で説明したアノード領域610P−n、真性領域610I−n、カソード領域610N−nと同一の構成であるので説明は省略する。アノード領域610P'−nはコンタクトホールを介してアノード電極615'(615'−n)に接続され、アノード電極615'−nは配線SENSEPに接続される。カソード領域610N'−n、遮光電極611'(611'−n)、透明シールド電極612'として透明シールド電極612'−nはそれぞれコンタクトホールを介して共通電位配線335に接続され、共通電位(COM)を与えられる。その他の点において、図19は図8と相違ないので同じ記号を付与することで説明は省略する。 The n-th first side light sensor 351′-n in FIG. 19 includes an anode region 610P ′ (610P′-n), an intrinsic region 610I ′ (610I′-n), and a cathode region 610N ′ (610N′-n). The lateral PIN diodes are the same as the anode region 610P-n, intrinsic region 610I-n, and cathode region 610N-n described in FIG. 8 of the first embodiment, and the description thereof is omitted. To do. The anode region 610P′-n is connected to the anode electrode 615 ′ (615′-n) through the contact hole, and the anode electrode 615′-n is connected to the wiring SENSEP. As the cathode region 610N′-n, the light shielding electrode 611 ′ (611′-n), and the transparent shield electrode 612 ′, the transparent shield electrode 612′-n is connected to the common potential wiring 335 through the contact holes, respectively. ). In other respects, FIG. 19 is not different from FIG.
第1辺遮光センサー群の一つである第n'の第1辺光センサー351'−n'については、第1の第1辺受光開口部991−1〜第3の第1辺受光開口部991−3のいずれとも重ならないこと、アノード電極615'(615'−n')は配線SENSEDに接続されることを除いて図19の説明と同様であるので省略する。 For the n′th first side light sensor 351′-n ′, which is one of the first side light shielding sensor groups, the first first side light receiving opening 991-1 to the third first side light receiving opening. 991-3 is not overlapped, and the anode electrode 615 ′ (615′-n ′) is the same as in the description of FIG. 19 except that it is connected to the wiring SENSED.
図20は第3の実施例に係る第2辺受光センサー群の一つである第mの第2辺光センサー352'−mの平面拡大図であって、第1の実施例の図10に対応する図である。凡例は図5と同様である。以下、図20を図10との相違点を中心に説明する。 FIG. 20 is an enlarged plan view of an mth second side light sensor 352′-m, which is one of the second side light receiving sensor groups according to the third embodiment, and is similar to FIG. 10 of the first embodiment. It is a corresponding figure. The legend is the same as in FIG. Hereinafter, FIG. 20 will be described focusing on differences from FIG.
図20の第mの第2辺光センサー352'−mはアノード領域620P'(620P'−m)、真性領域620I'(620I'−m)、カソード領域620N'(620N'−m)によって構成されるラテラル型PINダイオードであり、これらはそれぞれ第1の実施例の図10で説明したアノード領域620P−m、真性領域620I−m、カソード領域620N−mと同一の構成であるので説明は省略する。アノード領域620P'−mはコンタクトホールを介してアノード電極625'(625'−m)に接続され、アノード電極625'−mは配線SENSEPに接続される。カソード領域620N'−m、透明シールド電極622'(622'−n)、遮光電極621'(621'−n)はそれぞれコンタクトホールを介して共通電位配線335に接続され、共通電位(COM)を与えられる。その他の点において、図20は図10と相違ないので同じ記号を付与することで説明は省略する。 The m-th second side light sensor 352′-m in FIG. 20 includes an anode region 620P ′ (620P′-m), an intrinsic region 620I ′ (620I′-m), and a cathode region 620N ′ (620N′-m). Lateral type PIN diodes, which have the same configuration as the anode region 620P-m, intrinsic region 620I-m, and cathode region 620N-m described in FIG. To do. The anode region 620P′-m is connected to the anode electrode 625 ′ (625′-m) through the contact hole, and the anode electrode 625′-m is connected to the wiring SENSEP. The cathode region 620N′-m, the transparent shield electrode 622 ′ (622′-n), and the light shielding electrode 621 ′ (621′-n) are connected to the common potential wiring 335 through the contact holes, respectively, and the common potential (COM) is set. Given. In other respects, FIG. 20 is not different from FIG.
第2辺遮光センサー群の一つである第n'の第2辺光センサー352'−n'については、第1の第2辺受光開口部992−1〜第4の第2辺受光開口部992−4のいずれとも重ならないこと、アノード電極625'(625'−n')は配線SENSEDに接続されることを除いて図19の説明と同様であるので省略する。 For the n'th second side light sensor 352'-n ', which is one of the second side light shielding sensor groups, the first second side light receiving opening 992-1 to the fourth second side light receiving opening. 992-4 is not overlapped, and the anode electrode 625 ′ (625′-n ′) is the same as in the description of FIG. 19 except that it is connected to the wiring SENSED.
第nの第3辺光センサー353'−nは第nの第1辺光センサー351'−nと比較し、容量線203−n−1と容量線203−nの間に位置し、図20に示したレイアウトが180度回転している他は同様であるので説明は省略する。また、第nの第4辺光センサー354'−nは第nの第2辺光センサー352'−nと比較し、図20に示したレイアウトが180度回転している他は同様であるので説明は省略する。 The n-th third side light sensor 353′-n is located between the capacitor line 203-n−1 and the capacitor line 203-n as compared with the n-th first side light sensor 351′-n, and FIG. The layout is the same except that the layout shown in FIG. The nth fourth side light sensor 354′-n is similar to the nth second side light sensor 352′-n except that the layout shown in FIG. 20 is rotated by 180 degrees. Description is omitted.
図21は検出回路361の回路図である。配線SMP1、配線SMP2、配線RST、配線VCHG、配線VSL、配線VSHは信号入力端子320と接続され、外部電源回路784より適切な電位・信号を供給される。ここで配線VCHGは電位VVCHG(=−2.0V)、配線VSLは電位VVSL(=0.0V)、配線VSHは電位VVSH(=5.0V)を供給される。なお、ここで配線VSLの電位VVSLは液晶表示装置910のGNDである。出力配線OUTnは信号入力端子320と接続され、外部回路へ出力される。 FIG. 21 is a circuit diagram of the detection circuit 361. The wiring SMP1, the wiring SMP2, the wiring RST, the wiring VCHG, the wiring VSL, and the wiring VSH are connected to the signal input terminal 320, and appropriate potentials and signals are supplied from the external power supply circuit 784. Here, the wiring VCHG is supplied with the potential VVCHG (= −2.0 V), the wiring VSL is supplied with the potential VVSL (= 0.0 V), and the wiring VSH is supplied with the potential VVSH (= 5.0 V). Note that here, the potential VVSL of the wiring VSL is GND of the liquid crystal display device 910. The output wiring OUTn is connected to the signal input terminal 320 and output to an external circuit.
配線SENSEDは第5のスイッチSW5の一端に、配線SENSEPは第6のスイッチSW6の一端に、それぞれ接続される。第5のスイッチSW5及び第6のスイッチSW6の他端はともにノードSIN'に接続される。ここで第5のスイッチSW5〜第6のスイッチSW6はCMOS伝送ゲートで構成される。第5のスイッチSW5を構成するnチャネル型トランジスターのゲート電極は配線SMP1に接続され、pチャネル型トランジスターのゲート電極はインバーター回路INV5の出力端子に接続される。インバーター回路INV5の入力端子は配線SMP1に接続される。また第6のスイッチSW6を構成するnチャネル型トランジスターのゲート電極は配線SMP2に接続され、pチャネル型トランジスターのゲート電極はインバーター回路INV6の出力端子に接続される。インバーター回路INV6の入力端子は配線SMP2に接続される。 The wiring SENSED is connected to one end of the fifth switch SW5, and the wiring SENSEP is connected to one end of the sixth switch SW6. The other ends of the fifth switch SW5 and the sixth switch SW6 are both connected to the node SIN ′. Here, the fifth switch SW5 to the sixth switch SW6 are composed of CMOS transmission gates. The gate electrode of the n-channel transistor constituting the fifth switch SW5 is connected to the wiring SMP1, and the gate electrode of the p-channel transistor is connected to the output terminal of the inverter circuit INV5. The input terminal of the inverter circuit INV5 is connected to the wiring SMP1. Further, the gate electrode of the n-channel transistor constituting the sixth switch SW6 is connected to the wiring SMP2, and the gate electrode of the p-channel transistor is connected to the output terminal of the inverter circuit INV6. The input terminal of the inverter circuit INV6 is connected to the wiring SMP2.
また、ノードSIN'は第3のコンデンサーC3の一端と初期化トランジスターNC'のドレイン電極に接続され、第3のコンデンサーC3の他端はノードA'に接続される。初期化トランジスターNC'のソース電極は配線VCHGに接続され、電位VVCHG(=−2.0V)電源を供給される。初期化トランジスターNC'のゲート電極は配線RSTに接続される。ノードA'はさらに第6のN型トランジスターN'1のゲート電極と第6のP型トランジスターP'1のゲート電極とリセットトランジスターNR'のドレイン電極に接続され、さらに第4のコンデンサーC4の一端に接続される。第4のコンデンサーC4の他端は配線RSTに接続される。 The node SIN ′ is connected to one end of the third capacitor C3 and the drain electrode of the initialization transistor NC ′, and the other end of the third capacitor C3 is connected to the node A ′. The source electrode of the initialization transistor NC ′ is connected to the wiring VCHG and supplied with a potential VVCHG (= −2.0 V) power source. The gate electrode of the initialization transistor NC ′ is connected to the wiring RST. The node A ′ is further connected to the gate electrode of the sixth N-type transistor N′1, the gate electrode of the sixth P-type transistor P′1, and the drain electrode of the reset transistor NR ′, and one end of the fourth capacitor C4. Connected to. The other end of the fourth capacitor C4 is connected to the wiring RST.
第6のN型トランジスターN'1のドレイン電極と第6のP型トランジスターP'1のドレイン電極とリセットトランジスターNR'のソース電極はノードB'に接続され、ノードB'はさらに第7のN型トランジスターN'2のゲート電極と第7のP型トランジスターP'2のゲート電極に接続される。第7のN型トランジスターN'2のドレイン電極と第7のP型トランジスターP'2のドレイン電極はノードC'に接続され、ノードC'はさらに第8のN型トランジスターN'3のゲート電極と第8のP型トランジスターP'3のゲート電極に接続される。第8のN型トランジスターN'3のドレイン電極と第8のP型トランジスターP'3のドレイン電極はノードD'に接続され、ノードD'はさらに第9のN型トランジスターN'4のゲート電極と第9のP型トランジスターP'4のゲート電極に接続される。第9のN型トランジスターN'4のドレイン電極と第9のP型トランジスターP'4のドレイン電極は出力配線OUTに接続され、出力配線OUTはさらに第10のN型トランジスターN'5のドレイン電極にも接続される。第10のN型トランジスターN'5のゲート電極と第10のP型トランジスターP'5のゲート電極は配線RSTに接続され、第10のP型トランジスターP'5のドレイン電極は第9のP型トランジスターP'4のソース電極に接続される。第6のN型トランジスターN'1〜第10のN型トランジスターN'5のソース電極は配線VSLに接続され、電位VVSL(=0V)を供給されてなる。また第6のP型トランジスターP'1〜第8のP型トランジスターP'3及び第10のP型トランジスターP'5のソース電極は配線VSHに接続され、電位VVSH(=+5V)を供給されてなる。また、インバーター回路INV5及びインバーター回路INV6には+9Vと−4Vの電源が供給される。 The drain electrode of the sixth N-type transistor N′1, the drain electrode of the sixth P-type transistor P′1, and the source electrode of the reset transistor NR ′ are connected to the node B ′, and the node B ′ is further connected to the seventh N-type transistor. Connected to the gate electrode of the N-type transistor N′2 and the gate electrode of the seventh P-type transistor P′2. The drain electrode of the seventh N-type transistor N′2 and the drain electrode of the seventh P-type transistor P′2 are connected to the node C ′, and the node C ′ is further the gate electrode of the eighth N-type transistor N′3. And the gate electrode of the eighth P-type transistor P′3. The drain electrode of the eighth N-type transistor N′3 and the drain electrode of the eighth P-type transistor P′3 are connected to the node D ′, and the node D ′ is further the gate electrode of the ninth N-type transistor N′4. And the gate electrode of the ninth P-type transistor P′4. The drain electrode of the ninth N-type transistor N′4 and the drain electrode of the ninth P-type transistor P′4 are connected to the output wiring OUT, and the output wiring OUT is further the drain electrode of the tenth N-type transistor N′5. Also connected to. The gate electrode of the tenth N-type transistor N′5 and the gate electrode of the tenth P-type transistor P′5 are connected to the wiring RST, and the drain electrode of the tenth P-type transistor P′5 is the ninth P-type. Connected to the source electrode of transistor P′4. The source electrodes of the sixth N-type transistor N′1 to the tenth N-type transistor N′5 are connected to the wiring VSL and supplied with the potential VVSL (= 0 V). The source electrodes of the sixth P-type transistor P′1 to the eighth P-type transistor P′3 and the tenth P-type transistor P′5 are connected to the wiring VSH and supplied with the potential VVSH (= + 5 V). Become. Further, + 9V and -4V power is supplied to the inverter circuit INV5 and the inverter circuit INV6.
ここで本実施例では第6のN型トランジスターN'1のチャネル幅は10μmであり、第7のN型トランジスターN'2のチャネル幅は35μmであり、第8のN型トランジスターN'3のチャネル幅は100μmであり、第9のN型トランジスターN'4のチャネル幅は150μmであり、第10のN型トランジスターN'5のチャネル幅は150μmであり、第6のP型トランジスターP'1のチャネル幅は10μmであり、第7のP型トランジスターP'2のチャネル幅は35μmであり、第8のP型トランジスターP'3のチャネル幅は100μmであり、第9のP型トランジスターP'4のチャネル幅は300μmであり、第10のP型トランジスターP'5のチャネル幅は300μmであり、リセットトランジスターNR'のチャネル幅は10μmであり、初期化トランジスターNC'のチャネル幅は150μmであり、第5のスイッチSW5〜第6のスイッチSW6を構成するN型トランジスター及びP型トランジスターのチャネル幅は100μmであり、インバーター回路INV5及びインバーター回路INV6を構成するN型トランジスター及びP型トランジスターのチャネル幅は50μmであり、これら全てのN型トランジスターのチャネル長は8μmであり、これら全てのP型トランジスターのチャネル長は6μmであり、全てのN型トランジスターの移動度は80cm2/Vsecであり、全てのP型トランジスターの移動度は60cm2/Vsecであり、全てのN型トランジスターの閾値電圧(Vth)は+1.0Vであり、全てのP型トランジスターの閾値電圧(Vth)は−1.0Vであり、第3のコンデンサーC3の容量は1pFであり、第4のコンデンサーC4の容量は38fFである。 In this embodiment, the channel width of the sixth N-type transistor N′1 is 10 μm, the channel width of the seventh N-type transistor N′2 is 35 μm, and the channel width of the eighth N-type transistor N′3 is The channel width is 100 μm, the channel width of the ninth N-type transistor N′4 is 150 μm, the channel width of the tenth N-type transistor N′5 is 150 μm, and the sixth P-type transistor P′1 Has a channel width of 10 μm, a seventh P-type transistor P ′ 2 has a channel width of 35 μm, an eighth P-type transistor P ′ 3 has a channel width of 100 μm, and a ninth P-type transistor P ′. 4 has a channel width of 300 μm, the tenth P-type transistor P′5 has a channel width of 300 μm, and the reset transistor NR ′ has a channel width of 10 μm. The channel width of the initialization transistor NC ′ is 150 μm, the channel widths of the N-type transistor and the P-type transistor constituting the fifth switch SW5 to the sixth switch SW6 are 100 μm, and the inverter circuit INV5 and the inverter circuit INV6 The channel width of the N-type transistor and the P-type transistor constituting the channel is 50 μm, the channel length of all these N-type transistors is 8 μm, the channel length of all these P-type transistors is 6 μm, and all the N-type transistors The mobility of the transistors is 80 cm 2 / Vsec, the mobility of all P-type transistors is 60 cm 2 / Vsec, the threshold voltage (Vth) of all N-type transistors is +1.0 V, and all the P-type transistors The threshold voltage (Vth) of the transistor is -1. 0.0V, the capacitance of the third capacitor C3 is 1 pF, and the capacitance of the fourth capacitor C4 is 38 fF.
次に図22は本実施例のタイミングチャートである。図の見易さを優先して縦横軸のスケールは一定でない。共通電位配線335、走査線201−1、走査線201−2、配線RSTについては第1の実施例において図12で説明したとおりであるので説明は省略する。配線SMP1は共通電位配線335がLow(=0V)の時に13.8μ秒選択され、周期69.2μ秒である。配線SMP2は同じく共通電位配線335がLowの時に、配線SMP1に引き続き13.8μ秒選択される。配線SMP1、配線SMP2は選択時、すなわち電位がHighの時に+9Vであって非選択時、すなわち電位がLowの時に−4Vである信号である。 Next, FIG. 22 is a timing chart of the present embodiment. The scales of the vertical and horizontal axes are not constant in order to prioritize the visibility of the figure. Since the common potential wiring 335, the scanning line 201-1, the scanning line 201-2, and the wiring RST are the same as those described in the first embodiment with reference to FIG. The wiring SMP1 is selected for 13.8 μsec when the common potential wiring 335 is Low (= 0 V) and has a period of 69.2 μsec. Similarly, the wiring SMP2 is selected for 13.8 μs after the wiring SMP1 when the common potential wiring 335 is Low. The wiring SMP1 and the wiring SMP2 are signals that are + 9V when selected, that is, when the potential is High, and are −4V when not selected, that is, when the potential is Low.
このように回路を構成すると、共通電位配線335がLow(=0V)の期間ではまず配線SMP1が選択され、配線SENSEDがノードSIN'と接続され、同時にノードA'とノードB'がリセットトランジスターNR'によって短絡され、2.5Vに充電される。この間は出力配線OUTへの出力は必ずLow(=0V)である。次に13.8μ秒後に配線SMP1が非選択になると同時に配線SMP2が選択され、配線SENSEPがノードSIN'と接続され、ノードA'とノードB'が電気的に分離されると同時に第4のコンデンサーC4によってノードA'の電位は2.0Vに低下する。この後、第5のスイッチSW5を通じてノードSIN'の電位は配線SENSEDの電位から配線SENSEPに向けて変動し、容量結合によってノードA'の電位も変動する。すなわち、配線SMP2が非選択になる直前では、ノードAの電位は「2.0V」+「配線SENSEPの電位」−「配線SENSEDの電位」となり、これが2.5Vを超えると検出回路361は出力配線OUTへHighを出力する。配線SENSEDの電位は第1辺の遮光センサー群から第4辺の遮光センサー群に流れる熱電流に比例した傾きで変化し、配線SENSEPの電位は第1辺の受光センサー群から第4辺の受光センサー群に流れる「熱電流」+「光電流Iphoto」に比例した傾きで変化するから、配線SENSEPと配線SENSEDの電位差は光電流Iphotoに比例した傾きで変化する。ここから、第1の実施例と同じように、配線RSTが非選択になってから出力配線OUTが最初にHighになるまでの期間は外光照度の逆数と比例することになるのである。 When the circuit is configured in this way, the wiring SMP1 is first selected during the period when the common potential wiring 335 is Low (= 0V), the wiring SENSED is connected to the node SIN ′, and at the same time, the nodes A ′ and B ′ are connected to the reset transistor NR. Shorted by 'and charged to 2.5V. During this time, the output to the output wiring OUT is always Low (= 0 V). Next, after 13.8 μsec, the wiring SMP1 is deselected and simultaneously the wiring SMP2 is selected, the wiring SENSEP is connected to the node SIN ′, and the node A ′ and the node B ′ are electrically separated, and the fourth The potential of the node A ′ is lowered to 2.0 V by the capacitor C4. After that, the potential of the node SIN ′ changes from the potential of the wiring SENSED to the wiring SENSEP through the fifth switch SW5, and the potential of the node A ′ also changes due to capacitive coupling. That is, immediately before the wiring SMP2 is deselected, the potential of the node A is “2.0 V” + “potential of the wiring SENSEP” − “potential of the wiring SENSED”. When this exceeds 2.5 V, the detection circuit 361 outputs High is output to the wiring OUT. The potential of the wiring SENSED changes with a slope proportional to the thermal current flowing from the first side light shielding sensor group to the fourth side light shielding sensor group, and the wiring SENSEP potential is received from the first side light receiving sensor group by the fourth side light receiving. The potential difference between the wiring SENSEP and the wiring SENSED changes with a slope proportional to the photocurrent Iphoto because the slope changes in proportion to “thermal current” + “photocurrent Iphoto” flowing through the sensor group. From this point, as in the first embodiment, the period from when the wiring RST is deselected to when the output wiring OUT first becomes High is proportional to the reciprocal of the external light illuminance.
次に共通電位配線335がHigh(=5V)に反転する前に配線SMP1、配線SMP2はともに非選択となり、共通電位配線335がHigh(=5V)である期間は選択されることは無い。図12のチャートとして、配線SENSED、配線SENSEPに示すように配線SENSED、配線SENSEPは共通電位配線335がHigh(=5V)に反転すると、容量結合で電位が約5V上昇する。しかし、同じく図12に示すように、この期間は第5のスイッチSW5及び第6のスイッチSW6が閉じているので、ノードSIN'の電位は影響を受けない。従って、第1の実施例と同様に共通電位配線335の反転の影響を受けずに高精度な検出が可能である。 Next, before the common potential wiring 335 is inverted to High (= 5V), the wiring SMP1 and the wiring SMP2 are both unselected, and the period during which the common potential wiring 335 is High (= 5V) is not selected. As shown in the chart of FIG. 12, as shown in the wiring SENSED and the wiring SENSEP, when the common potential wiring 335 is inverted to High (= 5V), the potential of the wiring SENSED and the wiring SENSEP rises by about 5V due to capacitive coupling. However, as shown in FIG. 12, since the fifth switch SW5 and the sixth switch SW6 are closed during this period, the potential of the node SIN ′ is not affected. Therefore, high-precision detection is possible without being affected by the inversion of the common potential wiring 335 as in the first embodiment.
本実施例の検出回路361の構成は第1の実施例の検出回路360の構成に比べ、回路内のノードAがフローティングになる期間が短く、比較的ノイズに強い利点がある。一方、第5のスイッチSW5と第6のスイッチSW6のスイッチングノイズの影響を受けやすく、精度において劣る場合がある。どちらの構成をとるかは両者の利点を勘案して選択すればよい。いずれの構成においてもリセット動作を終える(実施例でいうと配線RSTの電位がLowに戻る)タイミングでの共通電位(COM)と、検出回路361が動作する(実施例でいうと配線SMP、配線SMP1、配線SMP2がHighになる)期間での共通電位(COM)が一致していることが肝要であって、そのような構成となっている回路であれば、本明細書で事例としてあげた回路以外の既知のあらゆる回路で検出回路361は構成してよい。 The configuration of the detection circuit 361 of this embodiment has an advantage that it is relatively resistant to noise because the period during which the node A in the circuit is floating is shorter than the configuration of the detection circuit 360 of the first embodiment. On the other hand, it may be easily affected by the switching noise of the fifth switch SW5 and the sixth switch SW6, and may be inferior in accuracy. Which configuration should be adopted may be selected in consideration of the advantages of both. In any configuration, the common potential (COM) at the timing when the reset operation is finished (in the embodiment, the potential of the wiring RST returns to Low) and the detection circuit 361 operates (in the embodiment, the wiring SMP, the wiring It is important that the common potential (COM) in the period in which SMP1 and wiring SMP2 become High) is the same, and any circuit having such a configuration is given as an example in this specification. The detection circuit 361 may be configured by any known circuit other than the circuit.
本実施例における液晶表示装置は図1に示した第1の実施例での液晶表示装置910とアクティブマトリクス基板101をアクティブマトリクス基板102置き換える以外は相違ないので説明は省略する。また、電子機器の構成、外光照度と輝度の設定なども第1の実施例であるので説明は省略する。 The liquid crystal display device in this embodiment is the same as the liquid crystal display device 910 and active matrix substrate 101 in the first embodiment shown in FIG. In addition, the configuration of the electronic device, the setting of the illuminance and luminance of the external light, and the like are also the first embodiment, and the description thereof is omitted.
本実施例では光センサーに接続する電源は共通電位配線335の共通電位(COM)を使用している。本実施例では遮光電極・透明電極も共通電位配線335に接続されるため、光センサーはほとんど完全に共通電位配線335の共通電位(COM)に結合され、配線SENSEPおよび配線SENSEDは共通電位配線335と同じ周期・位相で概略同じ電位で振幅されることになる。このため、共通電位配線335の極性によってダイオードに印加されるバイアスはほぼ変化しない。また、第1の実施例に比べ、配線数が大幅に削減できるので、液晶表示装置の外形寸法を小さくすることができる。一方で、検出回路361の電源電位はDC電位でよいから、走査線駆動回路301やデータ線駆動回路302の電源電位と共用することができ、供給する電源数をいたずらに増加させることがない。なお、共通電位配線335の電位変動やノイズ増大によって画質等への懸念がある場合は他の電源電位を光センサーへ供給するような構成としてももちろん差し支えない。 In this embodiment, the power source connected to the photosensor uses the common potential (COM) of the common potential wiring 335. In this embodiment, since the light-shielding electrode and the transparent electrode are also connected to the common potential wiring 335, the optical sensor is almost completely coupled to the common potential (COM) of the common potential wiring 335, and the wiring SENSEP and the wiring SENSED are connected to the common potential wiring 335. Are amplified at approximately the same potential with the same period and phase. For this reason, the bias applied to the diode does not substantially change depending on the polarity of the common potential wiring 335. Further, since the number of wirings can be greatly reduced as compared with the first embodiment, the external dimensions of the liquid crystal display device can be reduced. On the other hand, since the power supply potential of the detection circuit 361 may be a DC potential, it can be shared with the power supply potentials of the scanning line driving circuit 301 and the data line driving circuit 302, and the number of power supplies to be supplied is not increased unnecessarily. Note that when there is a concern about image quality due to potential fluctuation of the common potential wiring 335 or increase in noise, it is a matter of course that another power supply potential may be supplied to the photosensor.
また、本実施例では全辺の配線SENSEPと配線SENSEDを接続し、一つの検出回路361と接続したが、第1の実施例のように各辺で配線SENSEPと配線SENSEDを分離して各辺に検出回路361−1〜361−4を配置し、その出力を第1の実施例で示した多数決回路370で判定するようにしてもよい。また逆に、第1の実施例での第nの検出回路360−nを一つとして、各辺の配線を短絡してもよい。本実施例のように各辺を短絡して検出回路を一つとすれば回路規模が大きく削減でき、液晶表示装置910の外形を小さくできる。一方で、検出できる外光照度は各辺の外光照度の平均になるので、指などで大きく外光をさえぎった場合は外光照度を実際より暗く検出してしまう。どちらを選択するかは電子機器の構成、操作方法、液晶表示装置のサイズなどで決めれば良い。 In this embodiment, the wiring SENSEP and the wiring SENSED on all sides are connected and connected to one detection circuit 361. However, the wiring SENSEP and the wiring SENSED are separated on each side as in the first embodiment. The detection circuits 361-1 to 361-4 may be arranged in the circuit, and the output thereof may be determined by the majority circuit 370 shown in the first embodiment. Conversely, the n-th detection circuit 360-n in the first embodiment may be one and the wirings on each side may be short-circuited. If each side is short-circuited and one detection circuit is provided as in this embodiment, the circuit scale can be greatly reduced, and the outer shape of the liquid crystal display device 910 can be reduced. On the other hand, since the ambient light illuminance that can be detected is the average of the ambient light illuminance on each side, when the ambient light is largely blocked by a finger or the like, the ambient light illuminance is detected to be darker than actual. Which one is selected may be determined by the configuration of the electronic device, the operation method, the size of the liquid crystal display device, and the like.
また、本明細書の各実施例では表示領域310の4辺に光センサーを配置したが、外形等の制限がある場合は3辺もしくはそれ以下としてもよいのはもちろんである。 In each embodiment of the present specification, the photosensors are arranged on the four sides of the display area 310. However, if there is a limitation on the outer shape or the like, it is needless to say that the number may be three or less.
本発明は実施例の形態に限定されるものではなく、TNモードではなく垂直配向モード(VAモード)、横電界を利用したIPSモード、フリンジ電界を利用したFFSモードなどの液晶表示装置に利用しても構わない。また、全透過型のみならず全反射型、反射透過兼用型であっても構わない。また、液晶表示装置ではなく、有機ELディスプレイ、フィールドエミッション型ディスプレイに用いても良いし、液晶表示装置以外の半導体装置に用いても良い。 The present invention is not limited to the embodiments, and is used for liquid crystal display devices such as a vertical alignment mode (VA mode) instead of the TN mode, an IPS mode using a lateral electric field, and an FFS mode using a fringe electric field. It doesn't matter. Moreover, not only a total transmission type but also a total reflection type and a reflection / transmission combined type may be used. Further, instead of the liquid crystal display device, it may be used for an organic EL display, a field emission type display, or a semiconductor device other than the liquid crystal display device.
また、本実施例で示したような外光にあわせた表示輝度の制御だけでなく、表示装置の輝度や色度を測定してこれをフィードバックし、ムラや経年変化のない表示装置に用いても構わない。 In addition to controlling the display brightness according to the external light as shown in this embodiment, the brightness and chromaticity of the display device are measured and fed back, and used for a display device free from unevenness and aging. It doesn't matter.
101,102…アクティブマトリクス基板、201,201−1〜201−480…走査線、202,202−1〜202−1920…データ線、203,203−1〜203−480…容量線、301…走査線駆動回路、302…データ線駆動回路、303…プリチャージ回路、310…表示領域、320…信号入力端子、330…対向導通部、335…共通電位配線、351,351',352,352',353,353',354,354'…光センサー、351−1〜351−480,351'−1〜351'−480…光センサーとしての第1辺光センサー、352−1〜352−1920,352'−1〜352'−1920…光センサーとしての第2辺光センサー、353−1〜353−480,353'−1〜353'−480…光センサーとしての第3辺光センサー、354−1〜354−1920,354'−1〜354'−1920…光センサーとしての第4辺光センサー、360,360',361…検出回路、370…多数決回路、401…画素スイッチング素子、402…画素電極、403…補助容量コンデンサー、602…シリコンアイランド、603…ソース電極、604…ドレイン電極、610P,610P',620P,620P'…アノード領域、610N,610N',620N,620N'…カソード領域、610I,610I',620I,620I'…真性領域、611,611',621,621'…遮光電極、612,622,622'…透明シールド電極、615,615',625,625'…アノード電極、616,626…カソード電極、617,627…BT電極、780…映像処理回路、781…中央演算回路、782…外部I/F回路、784…外部電源回路、785…参照テーブル、783…入出力機器、910…液晶表示装置、912…対向基板、921…張り出し部、922…ネマティック相液晶材料、923…シール材、924…上偏光板、925…下偏光板、926…バックライトユニット、927…導光板、928…可撓性基板としてのFPC、929…コネクタ、930…共通電極としての対向電極、940…ブラックマトリクス、991−1〜991−3…第1の第1辺受光開口部〜第3の第1辺受光開口部、992−1〜992−4…第1の第2辺受光開口部〜第4の第2辺受光開口部、993−1〜993−3…第1の第3辺受光開口部〜第3の第3辺受光開口部、994−1〜994−4…第1の第4辺受光開口部〜第4の第4辺受光開口部、SENSE,VSH,VSL,VDBT,VCHG…配線。 DESCRIPTION OF SYMBOLS 101,102 ... Active matrix substrate, 201, 201-1 to 201-480 ... Scanning line, 202, 202-1 to 202-1920 ... Data line, 203, 203-1 to 203-480 ... Capacitance line, 301 ... Scanning Line drive circuit 302 ... Data line drive circuit 303 ... Precharge circuit 310 ... Display area 320 ... Signal input terminal 330 ... Opposite conduction part 335 ... Common potential wiring 351, 351 ', 352, 352', 353, 353 ', 354, 354' ... optical sensors, 351-1 to 351-480, 351'-1 to 351'-480 ... first side light sensors as optical sensors, 352-1 to 352-1920, 352 '-1 to 352'-1920 ... second side light sensors as light sensors, 353-1 to 353-480, 353'-1 to 353'-480 ... light sensors Third side light sensors as sensors, 354-1 to 354-1920, 354'-1 to 354'-1920 ... Fourth side light sensors as light sensors, 360, 360 ', 361 ... Detection circuit, 370 ... Majority decision Circuit 401 ... Pixel switching element 402 ... Pixel electrode 403 ... Auxiliary capacitance capacitor 602 ... Silicon island 603 ... Source electrode 604 ... Drain electrode 610P, 610P ', 620P, 620P' ... Anode region, 610N, 610N ', 620N, 620N' ... cathode region, 610I, 610I ', 620I, 620I' ... intrinsic region, 611, 611 ', 621, 621' ... light shielding electrode, 612, 622, 622 '... transparent shield electrode, 615, 615 ', 625,625' ... anode electrode, 616, 626 ... cathode electrode, 617, 27 ... BT electrode, 780 ... Video processing circuit, 781 ... Central processing circuit, 782 ... External I / F circuit, 784 ... External power supply circuit, 785 ... Reference table, 783 ... Input / output device, 910 ... Liquid crystal display device, 912 ... Counter substrate, 921 ... Overhang, 922 ... Nematic phase liquid crystal material, 923 ... Sealing material, 924 ... Upper polarizing plate, 925 ... Lower polarizing plate, 926 ... Backlight unit, 927 ... Light guide plate, 928 ... As flexible substrate FPC, 929... Connector, 930. Counter electrode as common electrode, 940... Black matrix, 991-1 to 991-3... First first side light receiving opening to third first side light receiving opening, 992 −1 to 992-4... First second side light receiving opening to fourth second side light receiving opening, 993-1 to 993-3... First third side light receiving opening to third third. Side light receiving aperture , 994-1 to 994-4... First fourth side light receiving opening to fourth fourth light receiving opening, SENSE, VSH, VSL, VDBT, VCHG.
Claims (11)
前記アクティブマトリクス回路に接続され駆動信号を伝達する複数のバスラインと、前記複数のバスラインに駆動信号を出力する駆動回路を基板上に備えた表示装置であって、
前記基板上に光センサーを備え、
前記光センサーは、前記複数のバスラインで区切られた複数のサブ領域に配置され、
前記複数のサブ領域は前記アクティブマトリクス回路と前記駆動回路の間に配置され、
前記表示装置は、
前記アクティブマトリクス回路に接続される複数の画素電極と、
第1の電位と前記第1の電位よりも低い第2の電位の間で反転駆動される共通電極と、
前記複数の画素電極と前記共通電極の間に印加される電界により配向状態が変化する液晶素子と、
前記光センサーに接続されたセンサー配線と、
前記アクティブマトリクス回路の外周部の互いに異なる辺に配置された前記複数のサブ領域における前記光センサーの電位もしくは電流をそれぞれ検出する複数の検出回路と、
前記複数の検出回路による検出結果のうち、少なくとも2つの検出結果が変化した場合に出力を変化させる多数決回路と、
をさらに備え、
前記複数の検出回路は、同じタイミングであって前記共通電極が前記第1の電位又は前記第2の電位のいずれか一方のタイミングで、前記センサー配線の電位もしくは電流を検出する
表示装置。 An active matrix circuit for display;
A display device comprising a plurality of bus lines connected to the active matrix circuit for transmitting a drive signal, and a drive circuit for outputting the drive signal to the plurality of bus lines on a substrate,
A light sensor on the substrate;
The optical sensor is arranged in a plurality of sub-regions divided by the plurality of bus lines ,
The plurality of sub-regions are disposed between the active matrix circuit and the driving circuit ,
The display device
A plurality of pixel electrodes connected to the active matrix circuit;
A common electrode that is inverted and driven between a first potential and a second potential lower than the first potential;
A liquid crystal element whose alignment state is changed by an electric field applied between the plurality of pixel electrodes and the common electrode;
Sensor wiring connected to the light sensor;
A plurality of detection circuits for detecting the potentials or currents of the photosensors in the plurality of sub-regions arranged on different sides of the outer periphery of the active matrix circuit;
A majority circuit that changes an output when at least two detection results of the detection results of the plurality of detection circuits change; and
Further comprising
The plurality of detection circuits detect the potential or current of the sensor wiring at the same timing and the common electrode at the timing of either the first potential or the second potential.
Display device.
請求項1に記載の表示装置。 The display device according to claim 1.
請求項2に記載の表示装置。 The display device according to claim 2.
請求項2又は3に記載の表示装置。 The display device according to claim 2 or 3.
前記リセット動作は、前記共通電極が前記第1の電位又は前記第2の電位のいずれか他方のタイミングに行われる The reset operation is performed at the other timing of the first potential or the second potential of the common electrode.
請求項1〜4のいずれか1項に記載の表示装置。 The display apparatus of any one of Claims 1-4.
請求項1〜5のいずれか1項に記載の表示装置。 The display apparatus of any one of Claims 1-5.
請求項1〜6のいずれか1項に記載の表示装置。 The display apparatus of any one of Claims 1-6.
請求項1〜7のいずれか1項に記載の表示装置。 The display device according to claim 1.
前記駆動回路は、薄膜ポリシリコンを用いたトランジスターにより構成されてなる The drive circuit is composed of a transistor using thin film polysilicon.
請求項1〜8のいずれか1項に記載の表示装置。 The display apparatus of any one of Claims 1-8.
請求項10に記載の電子機器。 The electronic device according to claim 10.
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