JP5224678B2 - Method and semiconductor structure (Ge-based semiconductor structure fabricated using non-oxygen chalcogen deactivation step) - Google Patents

Method and semiconductor structure (Ge-based semiconductor structure fabricated using non-oxygen chalcogen deactivation step) Download PDF

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Description

本発明は、半導体デバイスの製造に関し、より詳細には、当接している誘電体と共に界面を形成する、酸素以外の１種または複数種のカルコゲン（本明細書では「非酸素カルコゲン」と表す）に富んだ表面（即ち、上面またはトレンチ面あるいはその両方）を含むＧｅ含有材料の上または内部あるいはその両方に配置された、例えば電界効果トランジスタ（ＦＥＴ）または金属酸化膜半導体（ＭＯＳ）コンデンサなどの半導体構造を製作する方法に関する。即ち、本発明の方法では、Ｇｅ含有材料と誘電体の間に非酸素カルコゲンに富んだ界面が作製される。本発明は、Ｇｅ含有材料の上部または内部あるいはその両方に配置された、例えばＦＥＴまたはＭＯＳコンデンサなどの半導体構造にも関する。この半導体構造においては、非酸素カルコゲンに富んだ界面が、Ｇｅ含有材料と当接している誘電体との間に配置されている。   The present invention relates to the manufacture of semiconductor devices, and more particularly to one or more chalcogens other than oxygen (referred to herein as “non-oxygen chalcogens”) that form an interface with an abutting dielectric. Such as a field effect transistor (FET) or a metal oxide semiconductor (MOS) capacitor disposed on and / or in a Ge-containing material including a rich surface (ie, top and / or trench surface) It relates to a method of manufacturing a semiconductor structure. That is, the method of the present invention creates a non-oxygen chalcogen-rich interface between the Ge-containing material and the dielectric. The present invention also relates to a semiconductor structure, such as a FET or MOS capacitor, disposed on top of and / or within a Ge-containing material. In this semiconductor structure, a non-oxygen chalcogen-rich interface is disposed between the dielectric material in contact with the Ge-containing material.

ゲルマニウム（Ｇｅ）の有効質量がケイ素（Ｓｉ）より低く、そのキャリア移動度がケイ素より高いことが、高性能論理回路用のＧｅ系デバイスへの新たな関心を促している。特に、伝統的なスケーリングでは相補型金属酸化膜半導体（ＣＭＯＳ）の性能を高めることが次第に困難になってきていることがその背景にある。典型的には、Ｇｅは従来のＳｉ材料より電子移動度が２倍高く、正孔移動度が４倍高い。ＧｅのＣＭＯＳデバイスを製作する際の一つの大きな障害は、安定なゲート誘電体を得ることが困難なことである。Ｇｅ含有材料の上面に通常存在する水溶性の自然のＧｅ酸化物は、ゲート誘電体の不安定性の原因になる。   The effective mass of germanium (Ge) is lower than that of silicon (Si) and its carrier mobility is higher than that of silicon has prompted new interest in Ge-based devices for high performance logic circuits. In particular, the background is that traditional scaling is becoming increasingly difficult to enhance the performance of complementary metal oxide semiconductors (CMOS). Typically, Ge has twice the electron mobility and four times the hole mobility than conventional Si materials. One major obstacle in fabricating Ge CMOS devices is the difficulty in obtaining a stable gate dielectric. The water-soluble native Ge oxide normally present on the top surface of the Ge-containing material causes instability of the gate dielectric.

高い誘電率（約４．０以上、通常約７．０以上のオーダーである）を有する誘電体膜を堆積させてＳｉ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のＳｉＯ２を置換する、原子層堆積法（ＡＬＤ）および有機金属化学蒸着法（ＭＯＣＶＤ）などの高性能堆積技術の最近の発展により、こうした誘電体を組み込んだＧｅＭＯＳＦＥＴの開発活動が促されている。高ｋ膜を堆積する前の最終的な表面処理は、最後に得られるＭＯＳデバイス性能に不可欠である。 An atomic layer that replaces SiO 2 in a Si metal oxide semiconductor field effect transistor (MOSFET) by depositing a dielectric film having a high dielectric constant (about 4.0 or more, usually on the order of about 7.0 or more) Recent developments in high performance deposition techniques such as deposition (ALD) and metal organic chemical vapor deposition (MOCVD) have prompted the development of GeMOSFETs incorporating such dielectrics. The final surface treatment prior to depositing the high-k film is essential for the final obtained MOS device performance.

特にＧｅでは、高ｋ膜を堆積する前にゲルマニウム酸化膜がない（即ち、これを欠いた）表面を有することが不可欠であると思われる。Ｓｉでの通常の解決策は、（濃または希）フッ酸（例えば、ＨＦまたはＤＨＦ）を用いて自然のＳｉ酸化物を除去し、Ｈ不活性化表面を残すことであった。ＳｉのＳＭＯＳデバイス製作には成功しているにもかかわらず、この表面不活性化技術はＧｅにはあまり効果がないことが見出された。例えば、D. Bodlaki, et al. "Ambient stability of chemically passivatedgermanium interfaces", Surface Science 543, (2003) 63-74を参照されたい。例えば、ＨＦまたはＤＨＦで処理した材料上に堆積されたＨｆＯ２およびＡｌ２Ｏ３などの高誘電率膜については、一般にゲート・スタックの電子特性は良くないことが分かっている。ＨＣｌなどの他の酸処理の結果も、同様に電気特性が良くない。これは、代表的なゲート・スタックの１組のＣ−Ｖ特性（図１参照）によって示されている。このゲート・スタックは、（ｉ）“ｅｐｉ−ｒｅａｄｙ”Ｇｅ（１００）材料を提供するステップと；（ｉｉ）オゾン処理脱イオン（ＤＩ）水によって６０秒間湿式化学洗浄し、次いでこの溶液にＨＣｌを添加して６０秒間洗浄し、その後３００秒間ＤＩ水洗浄するステップと；（ｉｉｉ）３００℃においてＡｌ（ＯＨ）３と水蒸気からＡＬＤによって５０ÅのＨｆＯ２を堆積するステップと；（ｉｖ）シャドウ・マスクを用いてＡｌドットを蒸発させてＭＯＳコンデンサを形成するステップによって製作されたものである。 In particular for Ge, it appears to be essential to have a surface that is free (ie lacking) a germanium oxide before depositing a high-k film. The usual solution with Si has been to remove native Si oxide using (concentrated or dilute) hydrofluoric acid (eg HF or DHF), leaving an H-inactivated surface. Despite the successful fabrication of Si SMOS devices, this surface deactivation technique has been found to be less effective for Ge. See, for example, D. Bodlaki, et al. “Ambient stability of chemically passivatedgermanium interfaces”, Surface Science 543, (2003) 63-74. For example, for high dielectric constant films such as HfO 2 and Al 2 O 3 deposited on HF or DHF treated materials, it has been found that the electronic properties of the gate stack are generally not good. The results of other acid treatments such as HCl are similarly poor in electrical properties. This is illustrated by a set of CV characteristics (see FIG. 1) for a typical gate stack. The gate stack includes (i) providing an “epi-ready” Ge (100) material; and (ii) wet chemical cleaning with ozonated deionized (DI) water for 60 seconds, and then adding HCl to the solution. Adding and cleaning for 60 seconds followed by 300 seconds DI water cleaning; (iii) depositing 50 liters of HfO 2 by ALD from Al (OH) 3 and water vapor at 300 ° C .; (iv) shadow mask This is manufactured by the step of forming a MOS capacitor by evaporating Al dots using

蓄積と反転間の高周波数分散および低キャパシタンス変調は、界面状態の面密度（Ｄｉｔ）が非常に高いことを強く示す。界面の電子特性がこのように低いことは、恐らく界面に望ましくない化合物が形成されていることから生じるものと思われる。一般に、酸化ゲルマニウム（ＧｅＯ２）がその原因であると言われているが、ゲルマニウム酸Ｈｆまたは他の化合物の可能性もある。 The high frequency dispersion and low capacitance modulation between accumulation and inversion strongly indicates that the interfacial state areal density (D it ) is very high. This low electronic properties at the interface is probably due to the formation of undesirable compounds at the interface. In general, germanium oxide (GeO 2 ) is said to be responsible for this, but germanium acid Hf or other compounds are also possible.

動作可能なゲート・スタックを製作するための一つの実証された方法は、超高真空（ＵＨＶ）系において高温（例えば、４００℃から６５０℃）でＧｅ酸化物を脱着し、次いで高ｋをインサイチュ堆積することである。X.-J. Zhang, et al., J. Vac. Sci. Technology A11, 2553 (1993)にはＧｅ酸化物の熱堆積が記載されており、一方J.J.-H.Chen, et al. IEEE Trans. Electron Dev. 51, 1441, (2004)にはインサイチュ堆積法が記載されている。この方法の主な欠点は、ＵＨＶ系が高価であり、製作に使用される標準のＡＬＤまたはＭＯＣＶＤ高ｋ堆積ツールと概して適合しないことである。実際的な解決策は、（例えば、ＤＨＦを用いて）湿式エッチングしたＧｅ表面に、誘電体を堆積する前に、原子状Ｎへの暴露または高温ＮＨ３ガス処理を用いて窒化物を形成することを基本としている。例えば、ChiOn Chui, et al., IEEE Electr. Device Lett. 25, 274 (2004)、E.P. Gusev, et al.Appl. Phys. Lett. 85, 2334 (2004)、およびN. Wu, et al. Appl. Phys. Lett. 84, 3741(2004)を参照されたい。 One proven method for fabricating an operable gate stack is to desorb Ge oxide at high temperatures (eg, 400 ° C. to 650 ° C.) in an ultra high vacuum (UHV) system, and then in situ high k. It is to deposit. X.-J. Zhang, et al., J. Vac. Sci. Technology A11, 2553 (1993) describes the thermal deposition of Ge oxide, while JJ-H. Chen, et al. IEEE Trans Electron Dev. 51, 1441, (2004) describes an in situ deposition method. The main drawback of this method is that the UHV system is expensive and generally not compatible with standard ALD or MOCVD high-k deposition tools used in fabrication. A practical solution is to form a nitride on the wet etched Ge surface (eg, using DHF) using atomic N exposure or high temperature NH 3 gas treatment prior to depositing the dielectric. It is based on that. For example, ChiOn Chui, et al., IEEE Electr. Device Lett. 25, 274 (2004), EP Gusev, et al. Appl. Phys. Lett. 85, 2334 (2004), and N. Wu, et al. Appl. Phys. Lett. 84, 3741 (2004).

窒化処理したスタックを動作可能にできることは、図１に関連して上で説明したスタックと同じ方法であるが、その湿式ＨＣｌ洗浄とＨｆＯ２堆積の間に追加のＮＨ３処理（６５０℃において１分間）を加えた方法で製作されたゲート・スタックのＣ−Ｖ特性（図２参照）によって実証される。図２に示した特性は、図１に示したものより電気特性が大きく改善されていることを示すものである。さらに、図２に示した特性は、図１と較べると周波数分散が極めて小さく、これは界面密度が低下していることを示している。ヒステリシスは、ＨｆＯ２膜内の誘電体トラップによるものである。しかし、界面状態の密度を低下させることには成功したにもかかわらず、窒化物形成は界面において固定の正電荷を誘起するので、これが大きな負のフラットバンド・シフトを引き起こし、デバイスの移動度を低下させる恐れがある。窒化物形成ステップには、高温が必要であるという欠点もある。高温は、望ましくないドーパントの拡散および界面での反応をもたらす恐れがある。 The ability to enable the nitrided stack to be operational is the same method as the stack described above in connection with FIG. 1, but with additional NH 3 treatment (1 at 650 ° C. 1) during its wet HCl cleaning and HfO 2 deposition. This is demonstrated by the CV characteristics (see FIG. 2) of the gate stack fabricated by the The characteristics shown in FIG. 2 indicate that the electrical characteristics are greatly improved over those shown in FIG. Further, the characteristics shown in FIG. 2 have extremely small frequency dispersion compared to FIG. 1, which indicates that the interface density is lowered. Hysteresis is due to dielectric traps in the HfO 2 film. However, despite the success in reducing the density of the interface state, nitridation induces a fixed positive charge at the interface, which causes a large negative flatband shift and reduces device mobility. There is a risk of lowering. The nitridation step also has the disadvantage of requiring high temperatures. High temperatures can lead to undesirable dopant diffusion and interface reactions.

硫化アンモニウム（ＮＨ４）２Ｓ処理によって（メタノールなどの他の溶媒を適宜加えて）Ｇｅ表面を硫黄で不活性化することが文献に記載されている。例えば、G.W. Anderson, et al., Appl. Phys. Lett. 66, 1123 (1995)、P.F. Lyman,et al., Surf. Sci. 462, L594 (2000)、D. Bodlaki, et al., J. Chem. Phys. 119,3958 (2003)、およびBodlaki, et al. Surf. Sci. 543, 63 (2003)を参照されたい。これらの技術を用いてこうして作製された硫黄または硫化ゲルマニウム（ＧｅＳｘ）層は、３層までの単分子層の厚みを有する。しかし、ＭＯＳＦＥＴまたはＭＯＳデバイスの製作への高ｋ誘電体堆積の利用について何らの提案または実証もない。さらに、上記の引用文献は、Ｓ処理を高ｋゲート・スタックの不活性化に用いることができるかどうかを示していない。
D. Bodlaki, et al. "Ambientstability of chemically passivated germanium interfaces", Surface Science543, (2003) 63-74 X.-J. Zhang, et al., J. Vac. Sci.Technology A11, 2553 (1993) J.J.-H. Chen, et al. IEEE Trans.Electron Dev. 51, 1441, (2004) Chi On Chui, et al., IEEE Electr.Device Lett. 25, 274 (2004) E.P. Gusev, et al., Appl. Phys.Lett. 85, 2334 (2004) N. Wu, et al. Appl. Phys. Lett. 84,3741 (2004) G.W. Anderson, et al., Appl. Phys.Lett. 66, 1123 (1995) P.F. Lyman, et al., Surf. Sci. 462,L594 (2000) D. Bodlaki, et al., J. Chem. Phys.119, 3958 (2003) Bodlaki, et al. Surf. Sci. 543, 63(2003) The literature describes that the Ge surface is deactivated with sulfur by adding ammonium sulfide (NH 4 ) 2 S treatment (adding other solvents such as methanol as appropriate). For example, GW Anderson, et al., Appl. Phys. Lett. 66, 1123 (1995), PF Lyman, et al., Surf. Sci. 462, L594 (2000), D. Bodlaki, et al., J. See Chem. Phys. 119, 3958 (2003) and Bodlaki, et al. Surf. Sci. 543, 63 (2003). Sulfur or germanium sulfide (GeS x ) layers thus produced using these techniques have a monolayer thickness of up to three layers. However, there is no suggestion or demonstration of the use of high-k dielectric deposition for MOSFET or MOS device fabrication. Furthermore, the above cited document does not indicate whether the S process can be used to deactivate a high-k gate stack.
D. Bodlaki, et al. "Ambientstability of chemically passivated germanium interfaces", Surface Science543, (2003) 63-74 X.-J.Zhang, et al., J. Vac. Sci. Technology A11, 2553 (1993) JJ-H. Chen, et al. IEEE Trans. Electron Dev. 51, 1441, (2004) Chi On Chui, et al., IEEE Electr. Device Lett. 25, 274 (2004) EP Gusev, et al., Appl. Phys. Lett. 85, 2334 (2004) N. Wu, et al. Appl. Phys. Lett. 84,3741 (2004) GW Anderson, et al., Appl. Phys. Lett. 66, 1123 (1995) PF Lyman, et al., Surf. Sci. 462, L594 (2000) D. Bodlaki, et al., J. Chem. Phys. 119, 3958 (2003) Bodlaki, et al. Surf. Sci. 543, 63 (2003)

上記に鑑みて、以下の特性を提供するＧｅ／高ｋ界面を製造する方法があれば非常に有利であると思われる。
１．低温での不活性化。その結果ＧｅＦＥＴ製作フローの条件が緩和され、望ましくない拡散または反応を低減させることができる。
２．プロセスの単純化とコスト削減をもたらす湿式化学処理。
３．低界面状態密度および低フラットバンド・シフトを含む改良された電気特性。 In view of the above, it would be very advantageous to have a method for producing a Ge / high-k interface that provides the following properties:
1. Inactivation at low temperatures. As a result, GeFET fabrication flow conditions are relaxed and undesirable diffusion or reaction can be reduced.
2. Wet chemical treatment that simplifies processes and reduces costs.
3. Improved electrical properties including low interfacial density of states and low flat band shift.

本発明は、ＦＥＴおよびＭＯＳコンデンサなどのＧｅ系半導体デバイスを得ることができる方法および構造を提供する。具体的には、本発明は、その表面（上面またはトレンチ壁面あるいはその両方）が非酸素カルコゲンに富んだＧｅ含有材料（層またはウェーハ）の上または内部あるいはその両方に配置された誘電体と導電材料のスタックを含む半導体デバイスを形成する方法を提供する。即ち、本発明は、Ｇｅ含有材料と誘電体の間に非酸素カルコゲンに富んだ界面を提供する。非酸素カルコゲンに富んだ界面を設けることによって、誘電体の成長中およびその後、界面の望ましくない化合物の形成が抑制され、界面のトラップ密度が低下する。   The present invention provides methods and structures that can provide Ge-based semiconductor devices such as FETs and MOS capacitors. Specifically, the present invention provides a dielectric and conductive material whose surface (upper surface and / or trench wall) is disposed on and / or in a Ge-containing material (layer or wafer) rich in non-oxygen chalcogens. A method of forming a semiconductor device including a stack of materials is provided. That is, the present invention provides a non-oxygen chalcogen-rich interface between the Ge-containing material and the dielectric. By providing a non-oxygen chalcogen-rich interface, the formation of undesirable compounds at the interface during and after dielectric growth is suppressed, and the trap density at the interface is reduced.

「非酸素カルコゲンに富んだ」とは、誘電体とＧｅ含有材料の間の界面層（または領域）において、非酸素カルコゲンの含有量が約１０１２原子／ｃｍ２以上であることを意味する。典型的には、本発明において形成される非酸素カルコゲンに富んだ界面は、非酸素カルコゲン含有量が約１０１２から約１０１７原子／ｃｍ２であり、より典型的には非酸素カルコゲン含有量が約１０１４から約１０１６原子／ｃｍ２である。 “Non-oxygen chalcogen-rich” means that the non-oxygen chalcogen content is about 10 12 atoms / cm 2 or more in the interface layer (or region) between the dielectric and the Ge-containing material. Typically, the non-oxygen chalcogen-rich interface formed in the present invention has a non-oxygen chalcogen content of about 10 12 to about 10 17 atoms / cm 2 , more typically a non-oxygen chalcogen content. Is from about 10 14 to about 10 16 atoms / cm 2 .

「非酸素カルコゲン」という用語は、本明細書全体にわたって、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、またはこれらの混合物を表すために用いられている。典型的には、非酸素カルコゲンはＳである。非酸素カルコゲンに富んだ界面は、非酸素カルコゲン原子からなる少なくとも１層を含んでもよく、あるいは、非酸素カルコゲン原子を含む化合物からなる少なくとも１層を含んでもよい。   The term “non-oxygen chalcogen” is used throughout this specification to denote sulfur (S), selenium (Se), tellurium (Te), polonium (Po), or mixtures thereof. Typically, the non-oxygen chalcogen is S. The non-oxygen chalcogen-rich interface may include at least one layer composed of non-oxygen chalcogen atoms, or may include at least one layer composed of a compound including non-oxygen chalcogen atoms.

基本的には、本発明の方法は、
Ｇｅ含有材料の表面を、少なくとも１種の非酸素カルコゲン含有材料で処理して、非酸素カルコゲンに富んだ表面を形成するステップと、
非酸素カルコゲンに富んだ前記表面の上に誘電体層を形成するステップであって、これにより非酸素カルコゲンに富んだ界面が前記Ｇｅ含有材料と前記誘電体層の間に配置されるステップと、
前記誘電体層の上に導電材料を形成するステップと
を含む。 Basically, the method of the present invention comprises:
Treating the surface of the Ge-containing material with at least one non-oxygen chalcogen-containing material to form a non-oxygen chalcogen-rich surface;
Forming a dielectric layer on the non-oxygen chalcogen-rich surface, whereby a non-oxygen chalcogen-rich interface is disposed between the Ge-containing material and the dielectric layer;
Forming a conductive material on the dielectric layer.

上記方法に加えて、本発明は、本発明の方法を用いて形成された半導体構造にも関する。具体的には、かつ基本的には、本発明の半導体構造は、
Ｇｅ含有材料と、
前記Ｇｅ含有材料の表面上に配置された誘電体層と、
前記誘電体層の上に配置された導電材料と
を含み、非酸素カルコゲンに富んだ界面が、前記誘電体層と前記Ｇｅ含有材料の間に存在する。 In addition to the above method, the present invention also relates to a semiconductor structure formed using the method of the present invention. Specifically and fundamentally, the semiconductor structure of the present invention comprises:
A Ge-containing material;
A dielectric layer disposed on a surface of the Ge-containing material;
A non-oxygen chalcogen-rich interface is present between the dielectric layer and the Ge-containing material, including a conductive material disposed on the dielectric layer.

上記の本発明の方法は低温での不活性化を提供することができるので、Ｇｅ半導体デバイスの製作フローの条件が緩和され、望ましくない拡散または反応を低下させることができることを強調したい。さらに、この表面不活性化を、湿式化学処理を用いて行うことにより、プロセスの単純化とコスト削減をもたらすことができる。さらに、本発明の方法は、低界面状態密度および低フラットバンド・シフトを含めて、改良された電気特性を提供することができる。   It should be emphasized that the method of the present invention described above can provide low-temperature inactivation, so that the conditions of the Ge semiconductor device fabrication flow can be relaxed and undesirable diffusion or reaction can be reduced. Furthermore, this surface inactivation can be performed using wet chemical treatment, which can lead to process simplification and cost reduction. Furthermore, the method of the present invention can provide improved electrical properties including low interface state density and low flat band shift.

本明細書全体にわたって用いられる「低界面状態密度」という用語は、界面スロー・トラップの面密度が一般的には約１×１０１３ｃｍ−２／ｅＶ以下であり、より一般的には約１×１０１２ｃｍ−２／ｅＶ以下であることを示す。一方、「低フラットバンド・シフト」という用語は、理想的なフラットバンド電圧と比較したフラットバンド電圧シフトが約±１Ｖ以下であり、より一般的には約±０．３Ｖ以下であることを示す。 As used throughout this specification, the term “low interface state density” means that the surface density of interface slow traps is typically less than or equal to about 1 × 10 13 cm −2 / eV, more typically about 1 It shows that it is below x10 < 12 > cm <-2 > / eV. On the other hand, the term “low flat band shift” indicates that the flat band voltage shift compared to the ideal flat band voltage is about ± 1V or less, and more generally about ± 0.3V or less. .

本発明は、非酸素カルコゲン表面不活性化ステップを用いて製作されるＧｅ系半導体デバイスを提供するものであるが、以下の議論および添付の図面を参照して次にさらに詳細に説明する。様々な加工ステップを示す本発明の図面は、説明のために提供するものであり、したがって、これらの図面は一律の縮尺に従わずに描かれていることに留意されたい。   The present invention provides a Ge-based semiconductor device fabricated using a non-oxygen chalcogen surface deactivation step, which will now be described in further detail with reference to the following discussion and the accompanying drawings. It should be noted that the drawings of the present invention showing the various processing steps are provided for purposes of illustration, and therefore these drawings are drawn to scale.

尚、本発明で形成することができる半導体デバイスとしては、例えば、ＭＯＳコンデンサ、ＦＥＴ、フローティング・ゲートＦＥＴ不揮発性メモリ、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、ならびに誘電体と導電材料のスタックを含む他の任意のタイプの半導体デバイスが挙げられる。これらのタイプのデバイスを形成するプロセスは、当分野の技術者には周知であり、したがって、これらを本明細書においてさらに詳しく説明することはない。詳細に説明するのは、表面不活性化ステップ、ならびに誘電体と導電材料を含むスタックの形成についてである。ＤＲＡＭの製作においては、本明細書において説明する表面不活性化は、リソグラフィとエッチングによってＧｅ含有材料内に形成されているトレンチの内部においても行われる。即ち、Ｇｅ含有材料の上面と共に、露出したトレンチ・サイドウォールに本発明の不活性化ステップを施すことができる。Ｇｅ含有材料上に半導体構造を製作する本発明の基本加工ステップを、図３〜図５に示した。   Semiconductor devices that can be formed in the present invention include, for example, MOS capacitors, FETs, floating gate FET nonvolatile memories, dynamic random access memories (DRAMs), and stacks of dielectrics and conductive materials. Any other type of semiconductor device may be included. The process of forming these types of devices is well known to those skilled in the art and therefore will not be described in further detail herein. Described in detail is the surface passivation step, as well as the formation of a stack comprising dielectric and conductive materials. In DRAM fabrication, the surface passivation described herein is also performed inside trenches that are formed in the Ge-containing material by lithography and etching. That is, the passivation step of the present invention can be applied to the exposed trench sidewalls along with the top surface of the Ge-containing material. The basic processing steps of the present invention for fabricating a semiconductor structure on a Ge-containing material are shown in FIGS.

図３は、Ｇｅ含有材料１０に本発明の非酸素カルコゲン表面不活性化ステップを行った後に形成された構造を示す。図示のように、この不活性化ステップ後のＧｅ含有材料１０は、非酸素カルコゲンが強化された（即ち、非酸素カルコゲンに富んだ）上面層または領域１２を含む。表面領域１２（または層）はＧｅも含むことに留意されたい。   FIG. 3 shows the structure formed after the Ge-containing material 10 is subjected to the non-oxygen chalcogen surface deactivation step of the present invention. As shown, the Ge-containing material 10 after this deactivation step includes a top layer or region 12 that is enriched in non-oxygen chalcogens (ie, rich in non-oxygen chalcogens). Note that the surface region 12 (or layer) also includes Ge.

本発明に用いられるゲルマニウム（Ｇｅ）含有材料１０は、Ｇｅを含む任意の半導体層またはウェーハである。本発明で使用できるこうしたＧｅ含有材料の実例としては、それだけに限らないが、純Ｇｅ、Ｇｅオン・インシュレータ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ層上のＳｉＧｅ、Ｓｉ上のＧｅ層、またはＳｉ上のＳｉＧｅＣ層が挙げられる。一般的に、Ｇｅ含有材料１０は少なくとも１０原子％のＧｅを含有しているが、５０原子％を超えるＧｅ含有量がさらに一般的である。Ｇｅ含有材料１０は、ドーピングしてもドーピングしなくてもよく、その中にドーピングした領域またはドーピングしていない領域が含まれていてもよい。本発明のいくつかの実施形態においては、Ｇｅ含有材料１０は、ひずみのある状態であってもよい。   The germanium (Ge) -containing material 10 used in the present invention is any semiconductor layer or wafer containing Ge. Examples of such Ge-containing materials that can be used in the present invention include, but are not limited to, pure Ge, Ge-on-insulator, SiGe, SiGeC, SiGe on Si layer, Ge layer on Si, or SiGeC layer on Si. Can be mentioned. Generally, the Ge-containing material 10 contains at least 10 atomic% Ge, but Ge contents greater than 50 atomic% are more common. The Ge-containing material 10 may be doped or undoped, and may include a doped region or an undoped region. In some embodiments of the present invention, the Ge-containing material 10 may be in a strained state.

Ｇｅ含有材料１０の厚みは変化してもよく、本発明を実施する際に厚みは重要ではない。一般的に、Ｇｅ含有材料１０の厚みは約１ｎｍから約１ｍｍである。   The thickness of the Ge-containing material 10 may vary and the thickness is not critical when practicing the present invention. Generally, the thickness of the Ge-containing material 10 is about 1 nm to about 1 mm.

非酸素カルコゲンが強化されたＧｅ含有材料１０の上面層または領域１２は、Ｇｅ含有材料の露出表面を少なくとも１種の非酸素カルコゲン含有材料で処理することによって形成される。「非酸素カルコゲン」という用語は、本明細書全体にわたって、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、ポロニウム（Ｐｏ）、またはこれらの混合物を表すために用いられている。典型的には、非酸素カルコゲンはＳである。少なくとも１種の非酸素カルコゲン含有材料は、液体であってもよく、気体であってもよい。   The top layer or region 12 of the Ge-containing material 10 enriched with non-oxygen chalcogen is formed by treating the exposed surface of the Ge-containing material with at least one non-oxygen chalcogen-containing material. The term “non-oxygen chalcogen” is used throughout this specification to denote sulfur (S), selenium (Se), tellurium (Te), polonium (Po), or mixtures thereof. Typically, the non-oxygen chalcogen is S. The at least one non-oxygen chalcogen-containing material may be a liquid or a gas.

液体を使用する場合、典型的には、非酸素カルコゲン含有材料は、例えば、水、メタノールまたはエタノールなどを含めたアルコール、およびその他の同様なプロトン性（水酸基を有する）溶媒などの溶媒と一緒に使用される。純粋な非酸素カルコゲン含有液もまた本発明が意図するものである。   When using liquids, the non-oxygen chalcogen-containing material is typically combined with a solvent such as, for example, water, alcohols including methanol or ethanol, and other similar protic (having hydroxyl) solvents. used. Pure non-oxygen chalcogen-containing liquids are also contemplated by the present invention.

本発明の本実施形態においては、非酸素カルコゲン含有材料は、１０−６％を超える、好ましくは０．０１％を超える、さらに好ましくは０．１％を超える量が溶媒中に存在する。本発明の本実施形態で使用される非酸素カルコゲン含有材料は、少なくとも１種の非酸素カルコゲンを含む任意の化合物である。本発明の本実施形態で使用することができる非酸素カルコゲン含有材料の例としては、それだけに限らないが、硫化アンモニウム（ＮＨ４）２Ｓ、セレン化アンモニウム（ＮＨ４）２Ｓｅ、テルル化アンモニウム（ＮＨ４）２Ｔｅ、硫化水素Ｈ２Ｓ、セレン化水素Ｈ２Ｓｅ、テルル化水素Ｈ２Ｔｅ、Ｎａ２ＳまたはＫ２Ｓなどのアルカリ金属非酸素カルコゲン化物、例えばＳｅＳ２などの２種の非酸素カルコゲン化物の複合体、または例えばＰ２Ｓ５などの非酸素カルコゲン化物のリン酸塩が挙げられる。好ましい一実施形態においては、硫化アンモニウムが非酸素カルコゲン含有材料として使用される。 In this embodiment of the invention, the non-oxygen chalcogen-containing material is present in the solvent in an amount greater than 10 −6 %, preferably greater than 0.01%, more preferably greater than 0.1%. The non-oxygen chalcogen-containing material used in this embodiment of the present invention is any compound containing at least one non-oxygen chalcogen. Examples of non-oxygen chalcogen-containing materials that can be used in this embodiment of the present invention include, but are not limited to, ammonium sulfide (NH 4 ) 2 S, ammonium selenide (NH 4 ) 2 Se, ammonium telluride ( Two types of alkali metal non-oxygen chalcogenides such as NH 4 ) 2 Te, hydrogen sulfide H 2 S, hydrogen selenide H 2 Se, hydrogen telluride H 2 Te, Na 2 S or K 2 S, eg SeS 2 Non-oxygen chalcogenide complexes, or non-oxygen chalcogenide phosphates such as P 2 S 5, for example. In a preferred embodiment, ammonium sulfide is used as the non-oxygen chalcogen-containing material.

液状の非酸素カルコゲン含有材料は、例えば、含浸塗工、ブラシ塗工、浸漬、その他の技術を含めて、当技術分野で周知の技術を用いてＧｅ含有材料の表面に施される。この処理は、処理条件がＧｅ含有材料１０に悪影響を与えない限り、任意の温度または時間で行うことができる。典型的には、液状の非酸素カルコゲン含有材料を用いた処理は、約０℃から約１５０℃の温度で、約１秒から約１日間行われる。より典型的には、液状の非酸素カルコゲン含有材料を用いた処理は、約１５℃から約１００℃の温度で、約１分から約１時間行われる。好ましい一実施形態においては、液状の非酸素カルコゲン含有材料を用いた処理は、約７０℃から約８０℃の温度で、約１０分間行われる。   The liquid non-oxygen chalcogen-containing material is applied to the surface of the Ge-containing material using techniques well known in the art, including, for example, impregnation coating, brush coating, dipping, and other techniques. This treatment can be performed at any temperature or time as long as the treatment conditions do not adversely affect the Ge-containing material 10. Typically, the treatment with the liquid non-oxygen chalcogen-containing material is performed at a temperature of about 0 ° C. to about 150 ° C. for about 1 second to about 1 day. More typically, the treatment with the liquid non-oxygen chalcogen-containing material is performed at a temperature of about 15 ° C. to about 100 ° C. for about 1 minute to about 1 hour. In one preferred embodiment, the treatment with the liquid non-oxygen chalcogen-containing material is performed at a temperature of about 70 ° C. to about 80 ° C. for about 10 minutes.

この処理ステップに気体を使用する場合は、当技術分野で周知の技術を用いて上記の液状非酸素カルコゲン含有材料の１種をまず蒸発させ、その後この気体をＧｅ含有材料１０の上に通す。この気体には、原子化学種、分子化学種、またはクラスター状の化学種が含まれているであろう。気体との接触は、上記の範囲を含めて様々な時間で行うことができる。   If a gas is used for this processing step, one of the liquid non-oxygen chalcogen-containing materials described above is first evaporated using techniques well known in the art and then the gas is passed over the Ge-containing material 10. This gas will contain atomic species, molecular species, or clustered species. The contact with the gas can be performed in various times including the above range.

液体または気体のどちらが使用されるかにかかわらず、この処理は、Ｇｅ含有材料の表面からＧｅ酸化物などの望ましくない化合物を除去することによって、またはＧｅ酸化物などの望ましくない化合物を変性することによって、Ｇｅ含有材料１０を不活性化する。Ｇｅ含有材料の表面にＧｅ酸化物などの望ましくない化合物を有する代りに、非酸素カルコゲンに富んだ表面領域が形成される。「非酸素カルコゲンに富んだ」とは、誘電体とＧｅ含有材料の間の界面層（または領域）において、非酸素カルコゲンの含有量が約１０１２原子／ｃｍ２以上であることを意味する。典型的には、本発明において形成される非酸素カルコゲンに富んだ界面は、非酸素カルコゲン含有量が約１０１２から約１０１７原子／ｃｍ２であり、より典型的には非酸素カルコゲン含有量が約１０１４から約１０１６原子／ｃｍ２である。 Regardless of whether a liquid or gas is used, this treatment removes undesirable compounds such as Ge oxides from the surface of the Ge-containing material or modifies undesirable compounds such as Ge oxides. To inactivate the Ge-containing material 10. Instead of having undesired compounds such as Ge oxides on the surface of the Ge-containing material, a non-oxygen chalcogen-rich surface region is formed. “Non-oxygen chalcogen-rich” means that the non-oxygen chalcogen content is about 10 12 atoms / cm 2 or more in the interface layer (or region) between the dielectric and the Ge-containing material. Typically, the non-oxygen chalcogen-rich interface formed in the present invention has a non-oxygen chalcogen content of about 10 12 to about 10 17 atoms / cm 2 , more typically a non-oxygen chalcogen content. Is from about 10 14 to about 10 16 atoms / cm 2 .

非酸素カルコゲンに富んだ上部表面領域１２の深さは、不活性化ステップの条件に応じて変化する。典型的には、表面領域１２の深さは、約１層から約１００層の単分子層である。尚、領域または層１２内の非酸素カルコゲンの濃度は連続的でもよく次第に変化していてもよい。典型的には、Ｇｅ含有材料１０の最上面の非酸素カルコゲン濃度が最も高い。   The depth of the upper surface region 12 rich in non-oxygen chalcogens varies depending on the conditions of the inactivation step. Typically, the depth of the surface region 12 is about 1 to about 100 monolayers. It should be noted that the concentration of non-oxygen chalcogen in the region or layer 12 may be continuous or may change gradually. Typically, the non-oxygen chalcogen concentration on the top surface of the Ge-containing material 10 is the highest.

本発明のいくつかの実施形態においては、上記の非酸素カルコゲン不活性化ステップの前に、必要に応じて通常の表面調整プロセスを行うことができる。非酸素カルコゲン不活性化ステップの前に行うことができる一種の表面調整プロセスの実例としては、５：１Ｈ２ＳＯ４：Ｈ２Ｏで２分間処理するステップと、ＤＩ水中ですすぐステップと、１０％ＨＦ（水溶液）で１０分間Ｇｅ表面をエッチングするステップとを含むプロセスが挙げられる。 In some embodiments of the present invention, a conventional surface conditioning process can be performed as needed prior to the non-oxygen chalcogen inactivation step described above. Illustrative of one type of surface conditioning process that can be performed prior to the non-oxygen chalcogen inactivation step is a 2 minute treatment with 5: 1 H 2 SO 4 : H 2 O, a rinse in DI water, 10 And etching the Ge surface with% HF (aqueous solution) for 10 minutes.

本発明のいくつかの実施形態においては、上記の不活性化ステップの後、必要に応じて通常のすすぎ／乾燥プロセスを行うことができる。非酸素カルコゲン不活性化の後、ただし誘電体形成の前に行うことができる一種のすすぎ／乾燥プロセスの実例としては、水または有機溶媒中、あるいはこれらの混合物中ですすいだ後、Ｎ２または他の不活性ガスを不活性化した表面上に吹付けて乾燥するプロセスが挙げられる。 In some embodiments of the present invention, a normal rinse / drying process can be performed, if desired, after the above inactivation step. An example of one type of rinsing / drying process that can be performed after non-oxygen chalcogen deactivation but prior to dielectric formation is N 2 or after rinsing in water or organic solvents, or mixtures thereof. A process of spraying and drying other inert gases on the deactivated surface is mentioned.

本発明は、不活性化のみ、表面調整と不活性化、不活性化とすすぎおよび乾燥、あるいは、表面調整、不活性化とすすぎおよび乾燥を意図するものである。   The present invention contemplates deactivation only, surface conditioning and deactivation, deactivation and rinsing and drying, or surface conditioning, deactivation and rinsing and drying.

Ｇｅ含有材料１０の非酸素カルコゲンに富んだ表面１２上に誘電体１４を形成する。誘電体１４は、ＦＥＴのゲート誘電体または２つのコンデンサ電極間の絶縁体としての役割を果たすことができる。誘電体１４は、例えば、酸化、窒化、または酸窒化などの熱成長プロセスによって形成することができる。あるいは、誘電体１４は、例えば、化学蒸着法（ＣＶＤ）、プラズマアシストＣＶＤ法、有機金属化学蒸着法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、蒸発法、反応性スパッタリング法、化学溶液堆積法、およびその他の同様な堆積法などの堆積プロセスによって形成することができる。誘電体１４は、上記プロセスの任意の組み合わせを用いて形成することもできる。   A dielectric 14 is formed on the non-oxygen chalcogen rich surface 12 of the Ge-containing material 10. The dielectric 14 can serve as the gate dielectric of the FET or an insulator between the two capacitor electrodes. The dielectric 14 can be formed by a thermal growth process such as oxidation, nitridation, or oxynitridation. Alternatively, the dielectric 14 is formed by, for example, chemical vapor deposition (CVD), plasma assisted CVD, metal organic chemical vapor deposition (CVD), atomic layer deposition (ALD), evaporation, reactive sputtering, or chemical solution deposition. , And other similar deposition methods. The dielectric 14 can also be formed using any combination of the above processes.

誘電体１４は、好ましくは約４．０以上、より好ましくは７．０以上の誘電率を有する絶縁材料からなる。本明細書記載の誘電率は真空の誘電率を基準とするものである。尚、典型的には、ＳｉＯ２の誘電率は約４．０である。具体的には、本発明で使用される誘電体１４としては、それだけに限らないが、金属のケイ酸塩、アルミン酸塩、チタン酸塩および窒化物を含めて、酸化物、窒化物、酸窒化物またはケイ酸塩、あるいはこれらのすべてが挙げられる。一実施形態においては、誘電体１４は、例えば、ＳｉＯ２、ＧｅＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３などの酸化物、およびこれらの混合物、ならびにこうした材料およびその混合物の漸変および層状スタックからなることが好ましい。誘電体１４の特に好ましい例としては、ＨｆＯ２、ケイ酸ハフニウム、およびハフニウムシリコン酸窒化物が挙げられる。 The dielectric 14 is preferably made of an insulating material having a dielectric constant of about 4.0 or higher, more preferably 7.0 or higher. The dielectric constant described in this specification is based on the dielectric constant in a vacuum. Typically, the dielectric constant of SiO 2 is about 4.0. Specifically, the dielectric 14 used in the present invention includes, but is not limited to, metal silicates, aluminates, titanates and nitrides, oxides, nitrides, oxynitrides Products or silicates, or all of these. In one embodiment, dielectric 14 is, for example, such as SiO 2, GeO 2, HfO 2 , ZrO 2, Al 2 O 3, TiO 2, La 2 O 3, SrTiO 3, LaAlO 3, Y 2 O 3 It preferably consists of oxides, and mixtures thereof, and graded and layered stacks of such materials and mixtures thereof. Particularly preferred examples of dielectric 14 include HfO 2 , hafnium silicate, and hafnium silicon oxynitride.

誘電体１４の物理的厚みは変化してもよいが、一般的には、誘電体１４の厚みは約０．５から約１０ｎｍであり、約０．５から約４ｎｍがより一般的である。誘電体１４は、非酸素カルコゲンに富む表面層１２を含むＧｅ含有材料１０上に初めに堆積された酸化ケイ素または酸窒化ケイ素の薄い（約０．１から約１．５ｎｍのオーダーの）層の上に堆積してもよい。   The physical thickness of the dielectric 14 may vary, but typically the thickness of the dielectric 14 is from about 0.5 to about 10 nm, with about 0.5 to about 4 nm being more common. The dielectric 14 is a thin (on the order of about 0.1 to about 1.5 nm) layer of silicon oxide or silicon oxynitride originally deposited on the Ge-containing material 10 including the non-oxygen chalcogen rich surface layer 12. It may be deposited on top.

一般的に、少なくとも１つの分離領域（図示せず）が、本発明のこの時点でＧｅ含有材料１０内に形成される。典型的には、この分離領域はトレンチ分離領域である。トレンチ分離領域は、当分野の技術者に周知の通常のトレンチ分離プロセスを用いて形成される。例えば、リソグラフィ、エッチング、およびトレンチ誘電体によるトレンチの充填をトレンチ分離領域に用いることができる。必要に応じて、トレンチ充填前にライナーを形成してもよく、トレンチ充填後に高密度化ステップを施してもよく、トレンチ充填に引き続いて平坦化プロセスも行ってもよい。   Generally, at least one isolation region (not shown) is formed in the Ge-containing material 10 at this point of the present invention. Typically, this isolation region is a trench isolation region. The trench isolation region is formed using a conventional trench isolation process well known to those skilled in the art. For example, lithography, etching, and filling of the trench with a trench dielectric can be used for the trench isolation region. If necessary, a liner may be formed before the trench filling, a densification step may be performed after the trench filling, and a planarization process may be performed subsequent to the trench filling.

図４は、Ｇｅ含有材料１０の非酸素カルコゲンに富んだ表面１２上に形成された誘電体１４を含む構造を示す。誘電体１４の堆積後、非酸素カルコゲンに富んだ表面１２は、誘電体１４とＧｅ含有材料１０の間で界面層を形成することに留意されたい。この非酸素カルコゲンに富んだ界面は、少なくとも１層の非酸素カルコゲン原子を含んでもよく、非酸素カルコゲン原子を含有する少なくとも１層の化合物を含んでもよい。非酸素カルコゲンの濃度および表面層１２（即ち、界面領域）の厚みが誘電体１４の堆積によって影響を受けてもよく、受けなくてもよい。   FIG. 4 shows a structure that includes a dielectric 14 formed on the non-oxygen chalcogen-rich surface 12 of the Ge-containing material 10. Note that after deposition of dielectric 14, non-oxygen chalcogen-rich surface 12 forms an interface layer between dielectric 14 and Ge-containing material 10. The non-oxygen chalcogen-rich interface may include at least one layer of non-oxygen chalcogen atoms and may include at least one layer of compound containing non-oxygen chalcogen atoms. The concentration of non-oxygen chalcogen and the thickness of the surface layer 12 (ie, the interface region) may or may not be affected by the deposition of the dielectric 14.

誘電体１４を形成した後、物理蒸着法（ＰＶＤ）、ＣＶＤ、または蒸発法などの公知の堆積プロセスを用いて、誘電体１４の上に導電材料１６のブランケット層を形成する。導電材料１６としては、それだけに限らないが、多結晶シリコン（「ポリシリコン」）、ＳｉＧｅ、シリサイド、ゲルマニウム化物、金属、金属窒化物、またはＴａ−Ｓｉ−Ｎなどの金属−シリコン−窒化物が挙げられる。好ましくは、Ｇｅ濃度が非常に高い（約５０％以上のオーダーのＧｅ濃度）基板では、導電材料１６は金属からなる。導電材料１６として使用することができる金属の例としては、それだけに限らないが、Ａｌ、Ｗ、Ｃｕ、Ｔｉ、Ｒｅ、または他の同様な導電性金属が挙げられる。導電材料１６のブランケット層は、ドーピングしてもしなくてもよい。ドーピングする場合は、ｉｎ−ｓｉｔｕドーピング堆積プロセスを用いることができる。あるいは、堆積、イオン注入およびアニーリングにより、堆積と拡散により、あるいは当分野の技術者に知られた任意の方法によって、ドーピングされた導電材料１６を形成することができる。   After forming the dielectric 14, a blanket layer of conductive material 16 is formed on the dielectric 14 using a known deposition process such as physical vapor deposition (PVD), CVD, or evaporation. Conductive material 16 includes, but is not limited to, polycrystalline silicon (“polysilicon”), SiGe, silicide, germanide, metal, metal nitride, or metal-silicon-nitride such as Ta—Si—N. It is done. Preferably, in a substrate having a very high Ge concentration (Ge concentration on the order of about 50% or more), the conductive material 16 is made of metal. Examples of metals that can be used as the conductive material 16 include, but are not limited to, Al, W, Cu, Ti, Re, or other similar conductive metals. The blanket layer of conductive material 16 may or may not be doped. For doping, an in-situ doping deposition process can be used. Alternatively, the doped conductive material 16 can be formed by deposition, ion implantation and annealing, by deposition and diffusion, or by any method known to those skilled in the art.

導電材料１６のドーピングは、形成されたゲートの仕事関数をシフトさせる。ドーピング・イオンの具体例としては、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｔｌ、Ｇａ、またはこれらの混合物が挙げられる。本発明のこの時点で堆積された導電材料１６の厚み、即ち高さは、用いられる堆積プロセスに応じて変わってもよい。一般的には、導電材料１６の垂直方向厚みは、約２０から約１８０ｎｍであり、より一般的には約４０から約１５０ｎｍである。   Doping of the conductive material 16 shifts the work function of the formed gate. Specific examples of doping ions include As, P, B, Sb, Bi, In, Al, Tl, Ga, or a mixture thereof. The thickness or height of the conductive material 16 deposited at this point of the present invention may vary depending on the deposition process used. Generally, the vertical thickness of the conductive material 16 is about 20 to about 180 nm, and more typically about 40 to about 150 nm.

いくつかの実施形態においては、通常の堆積プロセスを用いて導電材料１６の上に任意選択のハードマスク（図示せず）を形成することができる。この任意選択のハードマスクは、酸化物または窒化物などの誘電体から構成することができる。   In some embodiments, an optional hard mask (not shown) can be formed on the conductive material 16 using conventional deposition processes. This optional hard mask may be composed of a dielectric such as oxide or nitride.

図５は、誘電体１４の上に形成された導電材料１６を含む構造を示す。本発明のプロセスのこの時点において、通常のＣＭＯＳ加工ステップを行って、例えばＦＥＴまたはＭＯＳコンデンサあるいはその両方を含めて、任意のタイプの半導体デバイスを形成することができる。   FIG. 5 shows a structure that includes a conductive material 16 formed on a dielectric 14. At this point in the process of the present invention, normal CMOS processing steps can be performed to form any type of semiconductor device, including, for example, FETs and / or MOS capacitors.

上記の本発明の方法は低温での不活性化を提供することができるので、ＧｅＣＭＯＳ製作フローがより穏やかになり、望ましくない拡散または反応を低下させることができることを強調したい。さらに、この表面不活性化を、湿式化学処理を用いて行うことにより、プロセスの単純化とコスト削減をもたらすことができる。さらに、本発明の方法は、低界面状態密度および低フラットバンド・シフトを含めて、改良された電気特性を提供することができる。   It should be emphasized that the above-described inventive method can provide low-temperature inactivation, so that the GeCMOS fabrication flow can be more gentle and reduce undesirable diffusion or reaction. Furthermore, this surface inactivation can be performed using wet chemical treatment, which can lead to process simplification and cost reduction. Furthermore, the method of the present invention can provide improved electrical properties including low interface state density and low flat band shift.

本明細書全体にわたって用いられる「低界面状態密度」という用語は、界面スロー・トラップの面密度が、一般的には約１×１０１３ｃｍ−２／ｅＶ以下であること、より一般的には約１×１０１２ｃｍ−２／ｅＶ以下であることを示す。一方、「低フラットバンド・シフト」という用語は、理想的なフラットバンド電圧と比較したフラットバンド電圧シフトが、約±１Ｖ以下であること、より一般的には約±０．３Ｖ以下であることを示す。 As used throughout this specification, the term “low interface state density” means that the areal density of interface slow traps is typically about 1 × 10 13 cm −2 / eV or less, more generally It is about 1 × 10 12 cm −2 / eV or less. On the other hand, the term “low flat band shift” means that the flat band voltage shift compared to the ideal flat band voltage is about ± 1V or less, more generally about ± 0.3V or less. Indicates.

本発明のいくつかの実施形態においては、リソグラフィとエッチングを用いてＧｅ含有材料１０内に少なくとも１つのトレンチ２０が形成される。本発明のこの時点で形成される各トレンチ２０の深さは、エッチング・プロセスの長さによって決まる。典型的には、かつＤＲＡＭ構造については、各トレンチ２０の深さは約１から約１０μｍである。次いで、上記の不活性化ステップを行って、非酸素カルコゲンに富んだ界面１２を設ける。次いで、少なくとも上記のトレンチ２０内に誘電体１４および導電材料１６を形成する。この実施形態における不活性化ステップは、Ｇｅ含有材料１０の上面が露出している場合は、これにも行われる可能性があり、あるいは、トレンチ・サイドウォールの任意の部分または全部分が露出している場合は、これらにも行われる可能性がある。   In some embodiments of the present invention, at least one trench 20 is formed in the Ge-containing material 10 using lithography and etching. The depth of each trench 20 formed at this point in the present invention depends on the length of the etching process. Typically, and for DRAM structures, the depth of each trench 20 is about 1 to about 10 μm. The deactivation step is then performed to provide a non-oxygen chalcogen rich interface 12. Next, the dielectric 14 and the conductive material 16 are formed at least in the trench 20. The passivation step in this embodiment may also be performed if the top surface of the Ge-containing material 10 is exposed, or any part or all of the trench sidewalls are exposed. If so, these may also be done.

いくつかの実施形態においては、Ｇｅ含有材料の表面にパターン化マスクを形成することができ、次いで上記の表面不活性化ステップを行う。この実施形態では、パターン化マスクを含まないＧｅ含有材料の表面に非酸素カルコゲンに富んだ領域が形成される。   In some embodiments, a patterned mask can be formed on the surface of the Ge-containing material, followed by the surface deactivation step described above. In this embodiment, a non-oxygen chalcogen rich region is formed on the surface of the Ge-containing material that does not include a patterned mask.

以下の実施例を提供して、本発明、ならびに本発明の非酸素カルコゲン不活性化プロセスを用いて得られるいくつかの利益を例証する。   The following examples are provided to illustrate the benefits of using the present invention as well as the non-oxygen chalcogen inactivation process of the present invention.

本実施例においては、初めにＧｅ含有材料を硫黄で不活性化し、その後硫黄不活性化Ｇｅ含有材料上にＨｆＯ２誘電体を堆積したＭＯＳコンデンサを作製した。具体的には、初めに“ｅｐｉ−ｒｅａｄｙ”ｎ−Ｇｅ（１００）材料を提供することによってＭＯＳコンデンサを作製した。次いで、Ｇｅ材料の表面を湿式化学前洗浄プロセスにかけた。このプロセスには、Ｇｅ材料の表面をアセトン／メタノール混合物で脱脂するステップと、この脱脂表面を５：１Ｈ２ＳＯ４：Ｈ２Ｏで２分間処理するステップと、ＤＩ水中ですすぐステップと、１０％ＨＦ（水溶液）で１０分間Ｇｅ表面をエッチングするステップとが含まれていた。この湿式化学前洗浄プロセスに引き続いて、７０℃から８０℃の温度で１０分間の５０％（ＮＨ２）Ｓ（水溶液）処理を用いて、このＧｅ含有材料を硫黄で不活性化した。硫黄不活性化に引き続いて、このＧｅ材料を水ですすいだ後、硫黄不活性化表面上にＮ２を吹付けてこの材料を乾燥した。次に、原子層堆積法（ＡＬＤ）によって、Ａｌ（ＣＨ３）３と水を含む気体から、硫黄不活性化表面上に７７ÅのＨｆＯ２誘電体を堆積した。ＡＬＤは２２０℃で行われた。次いで、シャドウ・マスクを使用して誘電体層の上にＡｌドットを形成した。 In this example, a MOS capacitor was fabricated in which a Ge-containing material was first deactivated with sulfur and then a HfO 2 dielectric was deposited on the sulfur-inactivated Ge-containing material. Specifically, a MOS capacitor was fabricated by first providing an “epi-ready” n-Ge (100) material. The surface of the Ge material was then subjected to a wet chemical preclean process. The process includes degreasing the surface of the Ge material with an acetone / methanol mixture, treating the degreased surface with 5: 1 H 2 SO 4 : H 2 O for 2 minutes, rinsing in DI water, 10 Etching the Ge surface with% HF (aq) for 10 minutes. Following this wet chemical preclean process, the Ge-containing material was deactivated with sulfur using a 50% (NH 2 ) S (aq) treatment for 10 minutes at a temperature of 70 ° C. to 80 ° C. Following sulfur deactivation, the Ge material was rinsed with water and then sprayed with N 2 over the sulfur deactivated surface to dry the material. Next, 77 Å of HfO 2 dielectric was deposited on the sulfur-inactivated surface from a gas containing Al (CH 3 ) 3 and water by atomic layer deposition (ALD). ALD was performed at 220 ° C. An Al dot was then formed on the dielectric layer using a shadow mask.

図７は、本発明に従ってＳ不活性化したゲート・スタックの透過型電子顕微鏡（ＴＥＭ）画像を示す。ＨｆＯ２ゲート誘電体をＧｅ基板から分離する層が存在する。ＨＦエッチング、ＨＣｌエッチング、ＮＨ３アニーリングなど、その他のＧｅ表面調整技術を用いた場合は、こうした層は検出されていない。これは、（ａ）適切な堆積条件（例えば、十分低い温度）を選択すれば、誘電体堆積時にＳ不活性化を安定化させることができること、ならびに（ｂ）このプロセスの結果、別のプロセスで形成されたものとは本質的に異なるゲート・スタック構造が得られることを実証するものである。 FIG. 7 shows a transmission electron microscope (TEM) image of an S-inactivated gate stack according to the present invention. There is a layer that separates the HfO 2 gate dielectric from the Ge substrate. Such layers are not detected when other Ge surface conditioning techniques such as HF etching, HCl etching, NH 3 annealing, etc. are used. This is because (a) if appropriate deposition conditions (eg, sufficiently low temperature) are selected, S passivation can be stabilized during dielectric deposition, and (b) this process results in another process. This demonstrates that a gate stack structure is obtained that is essentially different from that formed in step (b).

比較のために、図１および図２に関連して上述した表面処理ステップを用いてＭＯＳコンデンサを作製した。図８は、本発明の硫黄不活性化ステップを用いて作製された本発明のＭＯＳコンデンサのＣ−Ｖ特性を示す。図８で示したＣ−Ｖ特性は、その質において図２に示したＮＨ３窒化Ｇｅ材料のものに匹敵する。 For comparison, a MOS capacitor was fabricated using the surface treatment steps described above in connection with FIGS. FIG. 8 shows the CV characteristics of the MOS capacitor of the present invention fabricated using the sulfur deactivation step of the present invention. The CV characteristics shown in FIG. 8 are comparable in quality to that of the NH 3 nitrided Ge material shown in FIG.

下記の表１および図９は、本実施例で説明された様々なコンデンサの抜粋したＤｉｔ値とフラットバンド・シフトを示す。これらのデータは、硫黄不活性化した試料が他の処理よりも著しく低いＤｉｔを有することを明らかに示している。いかなる理論によって縛られることも望まないが、この結果は、ＨｆＯ２堆積中およびその後、望ましくない化合物の形成を実質的に抑制する、硫黄の不活性化効果に起因するものであると思われる。この硫黄不活性化試料はまた、窒化物形成と酸洗浄などの先行技術の処理プロセスより小さいフラットバンド・シフトも提供した。 Table 1 below and FIG. 9 show the extracted Dit values and flat band shifts for the various capacitors described in this example. These data clearly show that the sulfur-inactivated sample has a significantly lower Dit than the other treatments. While not wishing to be bound by any theory, it is believed that this result is due to the sulfur deactivation effect that substantially suppresses the formation of undesirable compounds during and after HfO 2 deposition. This sulfur deactivated sample also provided a flat band shift smaller than prior art processing processes such as nitridation and acid cleaning.

Figure 0005224678
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非酸素カルコゲンが硫黄以外の場合も同様な結果を得ることができると思われる。   It appears that similar results can be obtained when the non-oxygen chalcogen is other than sulfur.

上記の実施形態および実施例は、本発明の範囲および精神を例証するために提供されたものである。これらの実施形態および実施例により、当分野の技術者にとっては、他の実施形態および実施例が明らかになるであろう。これらの他の実施形態および実施例は、本発明の意図する範囲内である。したがって、本発明は添付の特許請求の範囲によってのみ限定されるものである。   The above embodiments and examples are provided to illustrate the scope and spirit of the present invention. These embodiments and examples will reveal other embodiments and examples to those skilled in the art. These other embodiments and examples are within the intended scope of the present invention. Accordingly, the invention is limited only by the following claims.

ＤＩ水とＨＣｌを用いて洗浄されたＧｅ含有材料上に製作された先行技術のゲート・スタックについての、ゲート・バイアス（Ｖ）に対するキャパシタンス（Ｆ）のグラフである。FIG. 6 is a graph of capacitance (F) versus gate bias (V) for a prior art gate stack fabricated on Ge-containing material cleaned using DI water and HCl. ＤＩ水を用いて洗浄され、次いでＮＨ３で窒化されたＧｅ含有材料上に製作された先行技術のゲート・スタックについての、ゲート・バイアス（Ｖ）に対するキャパシタンス（Ｆ）のグラフである。FIG. 6 is a graph of capacitance (F) versus gate bias (V) for a prior art gate stack fabricated on Ge-containing material cleaned with DI water and then nitrided with NH 3 . 本発明の基本加工ステップを示す図（断面図）である。It is a figure (sectional drawing) which shows the basic processing step of this invention. 本発明の基本加工ステップを示す図（断面図）である。It is a figure (sectional drawing) which shows the basic processing step of this invention. 本発明の基本加工ステップを示す図（断面図）である。It is a figure (sectional drawing) which shows the basic processing step of this invention. Ｇｅ含有材料の上面、およびＧｅ含有材料内に配置されたトレンチの露出したサイドウォールにおいて不活性化が行われる実施形態を示す図（断面図）である。FIG. 6 is a diagram (cross-sectional view) showing an embodiment in which passivation is performed on the top surface of a Ge-containing material and the exposed sidewalls of a trench disposed in the Ge-containing material. 実施例で説明した本発明の不活性化プロセスを用いて不活性化されたゲート・スタックの透過型電子顕微鏡（ＴＥＭ）画像である。2 is a transmission electron microscope (TEM) image of a gate stack deactivated using the deactivation process of the present invention described in the Examples. 本発明の不活性化プロセスを行ったＧｅ含有材料上に製作されたゲート・スタックについての、ゲート・バイアス（Ｖ）に対するキャパシタンス（Ｆ）のグラフである。Figure 3 is a graph of capacitance (F) versus gate bias (V) for a gate stack fabricated on a Ge-containing material that has undergone the passivation process of the present invention. （ａ）ＮＨ３アニーリング（即ち、窒化物形成）、（ｂ）ＨＦまたはＨＣｌ処理、および（ｃ）本発明の不活性化プロセス（「新規処理」と示した）を用いて洗浄したＧｅ含有材料上に製作された様々なゲート・スタックについての、フラットバンド電圧シフト（Ｖ）とトラップ密度（１０１２ｃｍ−２ｅＶ−１）のグラフである。Ge-containing material cleaned using (a) NH 3 annealing (ie, nitridation), (b) HF or HCl treatment, and (c) the deactivation process of the present invention (denoted “new treatment”) FIG. 6 is a graph of flat band voltage shift (V) and trap density (10 12 cm −2 eV −1 ) for various gate stacks fabricated above.

符号の説明Explanation of symbols

１０ Ｇｅ含有材料
１２ 非酸素カルコゲンに富んだ表面
１４ 誘電体
１６ 導電材料
２０ トレンチ 10 Ge-containing material 12 Non-oxygen chalcogen rich surface 14 Dielectric 16 Conductive material 20 Trench

Claims (2)

半導体構造を形成する方法であって、
Ｇｅ含有材料の表面を、少なくとも１種の非酸素カルコゲン含有材料で処理して、非酸素カルコゲンを含む表面を形成するステップと、
非酸素カルコゲンを含む前記表面の上に誘電体層を形成するステップであって、これにより非酸素カルコゲンを含む界面が前記Ｇｅ含有材料と前記誘電体層の間に配置されるステップと、
前記誘電体層の上に導電材料を形成するステップと
を含み，
非酸素カルコゲンを含む前記界面が前記誘電体および前記導電材料のスタックを提供し、このスタックは、界面スロー・トラップの面密度が一般的に１×１０１３ｃｍ−２／ｅＶ以下であり、理想的なフラットバンド電圧と比較したフラットバンド電圧シフトが±１Ｖ以下である、前記半導体構造を形成する方法。 A method of forming a semiconductor structure comprising:
Treating the surface of the Ge-containing material with at least one non-oxygen chalcogen-containing material to form a surface comprising non-oxygen chalcogen;
Forming a dielectric layer on the surface comprising non-oxygen chalcogen, whereby an interface comprising non-oxygen chalcogen is disposed between the Ge-containing material and the dielectric layer;
Forming a conductive material on the dielectric layer;
Including
The interface comprising non-oxygen chalcogen provides a stack of the dielectric and the conductive material, which has a surface density of interface slow traps typically less than 1 × 10 13 cm −2 / eV, ideal A method of forming the semiconductor structure , wherein the flat band voltage shift compared to a typical flat band voltage is ± 1 V or less. Ｇｅ含有材料と、
前記Ｇｅ含有材料の表面上に配置された誘電体層と、
前記誘電体層の上に配置された導電材料と
を含み、非酸素カルコゲンを含む界面が、前記誘電体層と前記Ｇｅ含有材料の間に存在する半導体構造において、
非酸素カルコゲンを含む前記界面が前記誘電体および前記導電材料のスタックを提供し、このスタックは、界面スロー・トラップの面密度が一般的に１×１０１３ｃｍ−２／ｅＶ以下であり、理想的なフラットバンド電圧と比較したフラットバンド電圧シフトが±１Ｖ以下である、前記半導体構造。 A Ge-containing material;
A dielectric layer disposed on a surface of the Ge-containing material;
A conductive material disposed on the dielectric layer;
A semiconductor structure in which a non-oxygen chalcogen-containing interface exists between the dielectric layer and the Ge-containing material,
The interface comprising non-oxygen chalcogen provides a stack of the dielectric and the conductive material, which has a surface density of interface slow traps typically less than 1 × 10 13 cm −2 / eV, ideal The semiconductor structure, wherein the flat band voltage shift compared to a typical flat band voltage is ± 1V or less.
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