JP5218847B2 - Memory access device - Google Patents
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Description
本発明は、優先順位の高い１個の第１マスター及びこれより優先順位の低い少なくとも２個の第２マスターからのメモリリード要求を受けるアービターのアービトレーション結果に基づいてメモリにアクセスし、取得したデータを前記第１マスター又は第２マスターに返すメモリアクセス装置に関するものである。 The present invention accesses a memory based on an arbitration result of an arbiter receiving a memory read request from one first master having a higher priority and at least two second masters having a lower priority. Is related to the memory access device that returns to the first master or the second master.
図６は、従来のメモリアクセス装置の構成例を示す機能ブロック図である。メモリにアクセスしたいマスター（ＣＰＵ）が４個存在する場合を考える。このとき、メインプロセッサのようにメモリアクセス頻度の高い第１マスター１０（以下、マスターＳ）が１個存在し、ＤＭＡのようにメモリアクセス頻度の低い複数個の第２マスター２０（以下、マスターＡ），３０（以下、マスターＢ），４０（以下、マスターＣ）が存在するのが一般的である。 FIG. 6 is a functional block diagram showing a configuration example of a conventional memory access device. Consider a case where there are four masters (CPUs) that want to access the memory. At this time, there is one first master 10 (hereinafter referred to as master S) having a high memory access frequency such as a main processor, and a plurality of second masters 20 (hereinafter referred to as master A) having a low memory access frequency such as DMA. ), 30 (hereinafter referred to as “master B”), and 40 (hereinafter referred to as “master C”).
メモリコントローラ５０は、マスターＳのメモリリード要求Ｓreq、マスターＡのメモリリード要求Ａreq、マスターＢのメモリリード要求Ｂreq、マスターＣのメモリリード要求Ｃreqを受け付けるアービター５１と、メモリアクセス制御信号生成器５２とを備える。 The memory controller 50 includes a memory read request Sreq of the master S, a memory read request Areq of the master A, a memory read request Breq of the master B, and a memory read request Creq of the master C, a memory access control signal generator 52, Is provided.
アービター５１は、各マスターからのメモリリード要求を、予め設定されている優先順位に基づいて調停した結果、今回どのマスターがメモリアクセスできるかを決定し、アービトレーション結果ＡＢＴを、メモリアクセス制御信号生成器５２に送る。 The arbiter 51 determines which master can access the memory this time as a result of arbitrating the memory read request from each master based on a preset priority, and the arbitration result ABT is used as a memory access control signal generator. 52.
メモリアクセス制御信号生成器５２は、アービトレーション結果ＡＢＴを受け、複数のバンクＭ１，Ｍ２，Ｍ３，…Ｍｎに分割されているＤＲＡＭで構成されるメモリ６０に対する各マスターのリード要求に対応するメモリリードアクセスＸＳ，ＸＡ，ＸＢ，ＸＣを発生させる。メモリ６０から取得されたデータは、逆の経路を経て要求元のマスターに返される。 The memory access control signal generator 52 receives the arbitration result ABT, and the memory read access corresponding to the read request of each master for the memory 60 composed of DRAM divided into a plurality of banks M1, M2, M3,. XS, XA, XB, and XC are generated. Data acquired from the memory 60 is returned to the requesting master via the reverse path.
メモリアクセス制御信号生成器５２は、マスターＳからブロックリード要求ＢＲを受けた場合には、複数の連続したアドレスを指定してメモリ６０にアクセスし、複数の連続データを読み出して要求元のマスターに返す。 When the memory access control signal generator 52 receives a block read request BR from the master S, the memory access control signal generator 52 designates a plurality of continuous addresses, accesses the memory 60, reads a plurality of continuous data, and sends it to the requesting master. return.
従来構成のメモリアクセス装置では、次のような問題がある。
（１）メモリコントローラ５０は、各マスターに1つずつメモリリードアクセスを許可するため、アービター５１での競合が起きた場合、時系列的処理のため、メモリ６０からのリードデータを返すまでに時間がかかる。
The conventional memory access device has the following problems.
(1) Since the memory controller 50 grants memory read access to each master one by one, when contention occurs in the arbiter 51, it takes time to return read data from the memory 60 for time series processing. It takes.
（２）また、マスターＳが特にメモリリードアクセスの頻度が高い場合、メモリコントローラ５０は、そのリード要求の度にメモリ６０にアクセスしなければならないので、アクセス効率が悪い。 (2) Further, when the frequency of memory read access by the master S is particularly high, the memory controller 50 must access the memory 60 for each read request, so that the access efficiency is poor.
（３）いずれの場合も、ＤＲＡＭで構成されるメモリ６０に複数のバンクがあって、異なるバンクへ同時アクセスが可能であり、更に同一バンク内の異なるアドレスへのアクセスも可能であるという、メモリコントローラとメモリ間のバス帯域が広い特性を上手く活用できていないと言える。 (3) In any case, the memory 60 constituted by the DRAM has a plurality of banks, can access different banks simultaneously, and can access different addresses in the same bank. It can be said that the bus bandwidth between the controller and the memory has not been fully utilized.
本発明の目的は、メモリコントローラとメモリ間の広いバス帯域を活かして、複数のマスターからのリード要求を同時にさばくと共に、特にメモリリードアクセスの頻度が高いマスターに対してより効率的にリードデータを返すことが可能なメモリアクセス装置を実現することにある。 An object of the present invention is to handle a read request from a plurality of masters at the same time by utilizing a wide bus bandwidth between a memory controller and a memory, and more efficiently read data to a master having a high frequency of memory read access. It is to realize a memory access device that can be returned.
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）優先順位の高い１個の第１マスター及びこれより優先順位の低い少なくとも２個の第２マスターからのメモリリード要求を受けるアービターのアービトレーション結果に基づいてメモリにアクセスし、取得したデータを前記第１マスター又は第２マスターに返すメモリアクセス装置において、
前記メモリに対するブロックリード要求並びに前記第１マスターまたは前記第２マスターからのメモリリード要求がある場合に、第１優先順位に設定された前記第１マスターからのメモリリード要求、若しくは、この第１マスターがアクセスする前記メモリのバンクとは異なるバンク対して前記第２マスターからのメモリリード要求があるときに、前記第１マスターのメモリリード要求と同時に、この第１マスターがアクセスするバンクと同一バンクの別データにアクセス可能な、先行リード指令を発行する高効率処理装置を備えたことを特徴とするメモリアクセス装置。
In order to achieve such a subject, the present invention has the following configuration.
(1) The memory is accessed based on the arbitration result of the arbiter receiving a memory read request from one first master having a higher priority and at least two second masters having a lower priority. In the memory access device returning to the first master or the second master,
When there is a block read request to the memory and a memory read request from the first master or the second master, the memory read request from the first master set to the first priority, or the first master When there is a memory read request from the second master for a bank different from the bank of the memory accessed by the first master, simultaneously with the memory read request of the first master, the same bank as the bank accessed by the first master A memory access device comprising a high-efficiency processing device that can access another data and issues a preceding read command.
（２）前記高効率処理装置は、前記メモリに対するブロックリード要求並びに前記第１マスターまたは前記第２マスターからのメモリリード要求がある場合に、前記第１マスターがアクセスする前記メモリのバンクとは異なるバンク対して前記第２マスターからのメモリリード要求があるときに、選択された１個の前記第２マスターに対して同時リード指令を発行することを特徴とする（１）に記載のメモリアクセス装置。 (2) The high-efficiency processing device is different from the bank of the memory accessed by the first master when there is a block read request to the memory and a memory read request from the first master or the second master. The memory access device according to (1), wherein when there is a memory read request from the second master to the bank, a simultaneous read command is issued to the selected one second master. .
（３）前記高効率処理装置は、前記アービターで設定される前記第２マスターの優先順位情報に基づいて、同時リード指令を発行する対象となる１個の前記第２マスターを選択するためのテーブル手段を備えることを特徴とする（２）に記載のメモリアクセス装置。 (3) The high-efficiency processing device is a table for selecting one second master to be issued a simultaneous read command based on the priority information of the second master set by the arbiter. The memory access device according to (2), further comprising: means.
（４）前記ブロックリード要求は、前記第１マスターより発行されることを特徴とする（１）乃至（３）のいずれかに記載のメモリアクセス装置。 (4) The memory access device according to any one of (1) to (3), wherein the block read request is issued from the first master.
（５）前記メモリは、ＤＲＡＭであることを特徴とする（１）乃至（４）のいずれかに記載のメモリアクセス装置。 (5) The memory access device according to any one of (1) to (4), wherein the memory is a DRAM.
本発明によれば、以下のような効果を期待することができる。
（１）ＡＡＣＴ同時リード機能により、メモリコントローラ５０は、第１マスターＳとその他の第２マスター（マスターＡ、マスターＢ、マスターＣのいずれか）に同時にメモリアクセスを許可できるため、アービター５１での競合が起きても、同時にメモリ６０からのリードデータを要求元のマスターに返すことができる。ただし、異なるバンクへのメモリリード要求があった場合である。
According to the present invention, the following effects can be expected.
(1) With the AACT simultaneous read function, the memory controller 50 can permit memory access to the first master S and other second masters (either master A, master B, or master C) at the same time. Even if a conflict occurs, the read data from the memory 60 can be returned to the requesting master at the same time. However, this is a case where there is a memory read request to a different bank.
この機能は、特にメモリリードアクセスの頻度が高いマスターとその他のマスターに同時にメモリアクセスを許可でき、同時にメモリ６０からのリードデータを夫々のマスターに返すことができるため、アクセス効率が良い。 This function is particularly efficient because it is possible to permit memory access to a master and other masters with high frequency of memory read access at the same time and to return read data from the memory 60 to each master at the same time.
ＣＣＡＳ先行リード機能により、特にメモリリードアクセスの頻度が高いマスターが存在した場合、同一バンク内のメモリにアクセスし、先行して読み出しておいたデータを返せるためアクセス効率が良い。 With the CCAS advance read function, particularly when there is a master with a high frequency of memory read access, it is possible to access the memory in the same bank and return the data read in advance, so that the access efficiency is good.
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用したメモリアクセス装置の一実施例を示す機能ブロック図である。図６で説明した従来装置と同一要素には同一符号を付して説明を省略する。 Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a functional block diagram showing an embodiment of a memory access device to which the present invention is applied. The same elements as those of the conventional apparatus described with reference to FIG.
図１において、従来装置に追加された本発明の特徴部は、メモリコントローラ５０内において、アービター５１とメモリアクセス制御信号生成器５２の間に設けられた高効率処理手段１００の構成にある。 In FIG. 1, the feature of the present invention added to the conventional apparatus is the configuration of the high-efficiency processing means 100 provided between the arbiter 51 and the memory access control signal generator 52 in the memory controller 50.
高効率処理手段１００は、論理回路１０１及びテーブル手段１０２を備え、アービター５１と同様に各マスターからのメモリリード要求Ｓreq、Ａreq、Ｂreq、Ｃreqを入力すると共に、マスターＳからのブロックリード要求ＢＲ及びアービター５１から各マスター間の優先順位情報ＰＲＩを入力する。 The high-efficiency processing unit 100 includes a logic circuit 101 and a table unit 102. Similarly to the arbiter 51, the high-efficiency processing unit 100 inputs memory read requests Sreq, Areq, Breq, and Creq from each master, and blocks read requests BR from the master S and Priority information PRI between masters is input from the arbiter 51.
図２は、高効率処理手段１００における論理回路１０１の一実施例を示す回路構成図である。第１マスターまたは第２マスターからのリードアクセス要求有りの論理入力Ｌ１とブロックリード要求有りの論理入力Ｌ２でオンとなるＡＮＤゲートＧ１の論理出力Ｌ３がアンドゲートＧ２及びＧ３の論理入力となっている。 FIG. 2 is a circuit configuration diagram showing one embodiment of the logic circuit 101 in the high-efficiency processing means 100. The logical output L3 of the AND gate G1 that is turned on by the logical input L1 with the read access request from the first master or the second master and the logical input L2 with the block read request is the logical input of the AND gates G2 and G3. .
この条件で、マスターＳの優先順位が１位の論理入力Ｌ４、またはマスターＳとは異なるバンクへの他のマスターからのアクセス要求有りの論理入力Ｌ５の何れかでオンとなるＯＲゲートＧ４の論理出力Ｌ６がアンドゲートＧ２に入力される。アンドゲートＧ２の論理出力Ｌ７により、高効率処理手段１００は、ＣＣＡＳリード指令をメモリアクセス制御信号生成器５２に発行する。 Under this condition, the logic of the OR gate G4 that is turned on at either the logical input L4 having the highest priority of the master S or the logical input L5 with an access request from another master to a bank different from the master S. The output L6 is input to the AND gate G2. The high efficiency processing means 100 issues a CCAS read command to the memory access control signal generator 52 by the logic output L7 of the AND gate G2.
ＣＣＡＳは、Continuous CASの略で、ＤＲＡＭにおいてブロックリード要求ＢＲがあった場合に、そのアクセスと同時に同一バンク内の別データを読み込むよう指示する信号である。ＣＣＡＳ機能を利用することにより、今回必要なリードデータの他に、別途先行して読み出しておきたいデータを読み出すことが可能とり、アクセス頻度の高いマスターＳのメモリアクセス効率を高めることができる。 CCAS is an abbreviation for Continuous CAS, and is a signal for instructing to read another data in the same bank simultaneously with the access when there is a block read request BR in the DRAM. By using the CCAS function, in addition to the read data required this time, it is possible to read data that should be read separately in advance, and the memory access efficiency of the master S with high access frequency can be increased.
論理出力Ｌ３がアンドゲートＧ３の論理入力となっている条件において、マスターＳとは異なるメモリバンクへの他のマスターからのアクセス要求有りの論理入力Ｌ５は、アンドゲートＧ３に入力される。アンドゲートＧ３の論理出力Ｌ８により起動されるテーブル手段１０２の処理で選択されるマスターに対し、高効率処理手段１００は、ＡＡＣＴ同時リード指令ＡＡＣＴ−ＡまたはＡＡＣＴ−ＢまたはＡＡＣＴ−Ｃの何れかをメモリアクセス制御信号生成器５２に発行する。 Under the condition that the logical output L3 is the logical input of the AND gate G3, the logical input L5 with an access request from another master to a memory bank different from the master S is input to the AND gate G3. For the master selected by the processing of the table means 102 activated by the logical output L8 of the AND gate G3, the high efficiency processing means 100 sends either the AACT simultaneous read command AACT-A, AACT-B or AACT-C. This is issued to the memory access control signal generator 52.
ＡＡＣＴは、Another ACTの略で、マスターＳの他に、マスターＡ、マスター、マスターＣのいずれかも同時にメモリリードアクセスできることを指示する信号である。この機能により、２つのマスターに同時にリードデータを返すことができる。 AACT is an abbreviation for Another ACT, and is a signal for instructing that any one of the master A, the master, and the master C in addition to the master S can simultaneously access the memory. With this function, read data can be returned to two masters simultaneously.
つまり、ＣＣＡＳ機能とＡＡＣＴ機能により、最大で第１マスターであるマスターＳの２アクセスと、第２マスター（ＡorＢorＣ）の１アクセスの計３アクセスを同時に処理することが可能となる。 That is, with the CCAS function and the AACT function, it is possible to simultaneously process a total of three accesses, that is, two accesses of the master S, which is the first master, and one access of the second master (Aor BorC).
図３乃至図５によりテーブル手段１０２の構成と動作を説明する。ここで、アービター５１で設定されるマスターＡのメモリアクセス優先順位をＡpri、マスターＢのメモリアクセス優先順位をＢpri、マスターＣのメモリアクセス優先順位をＣpriと表記する。 The configuration and operation of the table means 102 will be described with reference to FIGS. Here, the memory access priority of the master A set by the arbiter 51 is expressed as Apri, the memory access priority of the master B is expressed as Bpri, and the memory access priority of the master C is expressed as Cpri.
図３に示すテーブル１では、アクセス要求Ａreq、Ｂreq、Ｃreqが単独で発生し、互いに競合がない場合であり、夫々の要求に対してＡＡＣＴ−Ａ，ＡＡＣＴ−Ｂ，ＡＡＣＴ−Ｃがメモリアクセス制御信号生成器５２に発行される。 In the table 1 shown in FIG. 3, the access requests Areq, Breq, and Creq are generated independently and there is no contention with each other. AACT-A, AACT-B, and AACT-C perform memory access control for each request. Issued to the signal generator 52.
図４に示すテーブル２では、アクセス要求ＡreqとＢreqが競合した場合（ａ）、ＡreqとＣreqが競合した場合（ｂ）、ＢreqとＣreqが競合した場合（ｃ）におけるＡＣＴ−Ａ，ＡＡＣＴ−Ｂ，ＡＡＣＴ−Ｃの発行形態を、優先順位に応じて（イ），（ロ），（ハ）で示したものである。 In the table 2 shown in FIG. 4, when the access requests Areq and Breq compete (a), when Areq and Creq compete (b), when Breq and Creq compete (c), ACT-A and AACT-B , AACT-C issuance form is indicated by (A), (B), (C) according to the priority order.
ＡreqとＢreqが競合した場合（ａ）において、（イ）Ａpri＞（Ｂpri，Ｃpri）の優先形態では、ＡＡＣＴ−Ａが発行される。（ロ）Ｂpri＞（Ａpri，Ｃpri）の優先形態では、ＡＡＣＴ−Ｂが発行される。（ハ）Ｃpri＞（Ａpri，Ｂpri）の優先形態では、Ａpri＞Ｂprであれば、ＡＡＣＴ−Ａが、その他の場合にはＡＡＣＴ−Ｂが発行される。 When Areq and Breq compete, in (a), (A) AACT-A is issued in the priority form of Apri> (Bpri, Cpri). (B) In the priority form of Bpri> (Apri, Cpri), AACT-B is issued. (C) In the priority form of Cpri> (Apri, Bpri), if Apri> Bpr, AACT-A is issued; otherwise, AACT-B is issued.
ＡreqとＣreqが競合した場合（ｂ）において、（イ）Ａpri＞（Ｂpri，Ｃpri）の優先形態では、ＡＡＣＴ−Ａが発行される。（ロ）Ｂpri＞（Ａpri，Ｃpri）の優先形態では、Ａpri＞Ｃprであれば、ＡＡＣＴ−Ａが、その他の場合にはＡＡＣＴ−Ｃが発行される。（ハ）Ｃpri＞（Ａpri，Ｂpri）の優先形態では、ＡＡＣＴ−Ｃが発行される。 When Areq and Creq compete with each other (b), (A) AACT-A is issued in the priority form of Apri> (Bpri, Cpri). (B) In the priority form of Bpri> (Apri, Cpri), if Apri> Cpr, AACT-A is issued; otherwise, AACT-C is issued. (C) In the priority form of Cpri> (Apri, Bpri), AACT-C is issued.
ＢreqとＣreqが競合した場合（ｃ）において、（イ）Ａpri＞（Ｂpri，Ｃpri）の優先形態では、Ｂpri＞Ｃpriであれば、ＡＡＣＴ−Ｂが、その他の場合にはＡＡＣＴ−Ｃが発行される。（ロ）Ｂpri＞（Ａpri，Ｃpri）の優先形態では、ＡＡＣＴ−Ｂが発行される。（ハ）Ｃpri＞（Ａpri，Ｂpri）の優先形態では、ＡＡＣＴ−Ｃが発行される。 When Breq and Creq compete with each other in (c), (A) In the priority form of Apri> (Bpri, Cpri), if Bpri> Cpri, AACT-B is issued; otherwise, AACT-C is issued. The (B) In the priority form of Bpri> (Apri, Cpri), AACT-B is issued. (C) In the priority form of Cpri> (Apri, Bpri), AACT-C is issued.
図５に示すテーブル３では、ＡreqとＢreqとＣreqの３者が競合した場合、（イ）Ａpri＞（Ｂpri，Ｃpri）の優先形態では、ＡＡＣＴ−Ａが発行される。（ロ）Ｂpri＞Ｃpriの優先形態では、ＡＡＣＴ−Ｂが発行される。（ハ）その他の場合にはＡＡＣＴ−Ｃが発行される。 In the table 3 shown in FIG. 5, when the three parties Areq, Breq, and Creq compete, AACT-A is issued in the priority form of (a) Apri> (Bpri, Cpri). (B) In the priority form of Bpri> Cpri, AACT-B is issued. (C) In other cases, AACT-C is issued.
以上説明した実施例では、第２マスターとしてマスターＡ，Ｂ，Ｃの３台を例示したが、４台以上または２台であってもよい。また、実施例ではブロックリード要求ＢＲが第１マスターであるマスターＳから発行される形態を例示したが、これに限定されるものではない。 In the embodiment described above, three masters A, B, and C are illustrated as the second master, but may be four or more or two. In the embodiment, the block read request BR is issued from the master S that is the first master. However, the present invention is not limited to this.
１０ マスターＳ
２０ マスターＡ
３０ マスターＢ
４０ マスターＣ
５０ メモリコントローラ
５１ アービター
５２ メモリアクセス制御信号生成器
６０ メモリ
１００ 高効率処理装置
１０１ 論理回路
１０２ テーブル手段
10 Master S
20 Master A
30 Master B
40 Master C
DESCRIPTION OF SYMBOLS 50 Memory controller 51 Arbiter 52 Memory access control signal generator 60 Memory 100 High efficiency processor 101 Logic circuit 102 Table means
Claims (5)
前記メモリに対するブロックリード要求並びに前記第１マスターまたは前記第２マスターからのメモリリード要求がある場合に、第１優先順位に設定された前記第１マスターからのメモリリード要求、若しくは、この第１マスターがアクセスする前記メモリのバンクとは異なるバンク対して前記第２マスターからのメモリリード要求があるときに、前記第１マスターのメモリリード要求と同時に、この第１マスターがアクセスするバンクと同一バンクの別データにアクセス可能な、先行リード指令を発行する高効率処理装置を備えたことを特徴とするメモリアクセス装置。 The memory is accessed based on the arbitration result of the arbiter receiving a memory read request from one first master having a higher priority and at least two second masters having a lower priority. In the memory access device returning to the master or the second master,
When there is a block read request to the memory and a memory read request from the first master or the second master, the memory read request from the first master set to the first priority, or the first master When there is a memory read request from the second master for a bank different from the bank of the memory accessed by the first master, simultaneously with the memory read request of the first master, the same bank as the bank accessed by the first master A memory access device comprising a high-efficiency processing device that can access another data and issues a preceding read command.
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