JP5217412B2 - Power supply circuit, display driver, electro-optical device, and electronic device - Google Patents

Power supply circuit, display driver, electro-optical device, and electronic device Download PDF

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Description

本発明は、電源回路、表示ドライバ、電気光学装置及び電子機器等に関する。   The present invention relates to a power supply circuit, a display driver, an electro-optical device, an electronic apparatus, and the like.

携帯型の電子機器には、より一層の低消費電力化が求められる。このような電子機器に搭載される表示装置として、液晶表示装置が用いられることが多い。液晶表示装置を駆動するためには、高い電圧や負の電圧等の複数の電源を必要とする。この場合、液晶表示装置を駆動する液晶駆動装置は、複数の電源を生成する電源回路を内蔵することがコストの観点からも望ましい。   Portable electronic devices are required to further reduce power consumption. A liquid crystal display device is often used as a display device mounted on such an electronic device. In order to drive the liquid crystal display device, a plurality of power sources such as a high voltage and a negative voltage are required. In this case, it is desirable from the viewpoint of cost that the liquid crystal driving device that drives the liquid crystal display device incorporates a power supply circuit that generates a plurality of power supplies.

このような電源回路は、昇圧回路を含む。この昇圧回路として、例えば特許文献1に記載されるようなチャージポンプ動作により昇圧した電圧を生成するチャージポンプ回路が採用されることが多い。チャージポンプ回路は、電荷を蓄積したコンデンサの一端を、スイッチ素子(例えば金属酸化膜半導体(Metal Oxide Semiconductor:MOS)トランジスタ)により各種電圧に接続していくことで、該コンデンサに蓄積された電荷に対応した電圧を昇圧していく。このようなチャージポンプ回路を用いることで、低消費化を図ることができる。
特開平9−312095号公報
Such a power supply circuit includes a booster circuit. As this booster circuit, for example, a charge pump circuit that generates a boosted voltage by a charge pump operation as described in Patent Document 1, for example, is often employed. The charge pump circuit connects one end of a capacitor that stores electric charge to various voltages by a switch element (for example, a metal oxide semiconductor (MOS) transistor), thereby converting the electric charge stored in the capacitor. The corresponding voltage is boosted. By using such a charge pump circuit, consumption can be reduced.
JP-A-9-312095

昇圧回路の電力効率という観点から、昇圧回路の出力負荷をできるだけ小さくすることが望ましい。そのため、例えば特許文献1のように、昇圧回路の出力が、そのまま昇圧回路の出力電圧の供給対象の回路に接続される。   From the viewpoint of the power efficiency of the booster circuit, it is desirable to make the output load of the booster circuit as small as possible. Therefore, for example, as in Patent Document 1, the output of the booster circuit is directly connected to the circuit to which the output voltage of the booster circuit is supplied.

また、昇圧回路の出力電位を調整する際には、レギュレータが用いられる。このとき、低消費電力化を目的として、該レギュレータをできるだけ低い動作電圧で動作させることが望ましい。そのため、昇圧回路で昇圧した電圧をレギュレータで調整するのではなく、レギュレータで電圧を調整してから、調整後の電圧が昇圧回路に入力される。   A regulator is used to adjust the output potential of the booster circuit. At this time, it is desirable to operate the regulator with the lowest possible operating voltage for the purpose of reducing power consumption. Therefore, the voltage boosted by the booster circuit is not adjusted by the regulator, but the adjusted voltage is input to the booster circuit after the voltage is adjusted by the regulator.

しかしながら、レギュレータで電位を調整する場合、レギュレータの出力電圧の最大値は、例えばレギュレータの高電位側の電源電圧から少なくともトランジスタの閾値電圧ΔVthp分だけ低電位の電圧となる。これは、レギュレータの出力電圧の最小値についても、同様に、レギュレータの低電位側の電源電圧から少なくともトランジスタの閾値電圧ΔVthn分だけ高電位の電圧となる。即ち、レギュレータの出力電圧は、該レギュレータの低電位側の電源電圧と高電位側の電源電圧との間の電圧より狭い範囲となる。このようなレギュレータの出力電圧をS(Sは1より大きい数)倍に昇圧すると、レギュレータの高電位側の電源電圧を昇圧した電圧より、例えばS×ΔVthnだけ低電位の電圧しか得られない。これは、レギュレータの出力電圧を昇圧した電圧が供給される回路の電源電圧範囲が狭くなることを意味し、電源マージンが少なくなってしまう。   However, when the potential is adjusted by the regulator, the maximum value of the output voltage of the regulator is, for example, a low potential voltage from the high-potential side power supply voltage of the regulator by at least the threshold voltage ΔVthp of the transistor. Similarly, the minimum value of the output voltage of the regulator also becomes a high potential voltage by at least the threshold voltage ΔVthn of the transistor from the power supply voltage on the low potential side of the regulator. That is, the output voltage of the regulator is in a narrower range than the voltage between the power supply voltage on the low potential side and the power supply voltage on the high potential side. When the output voltage of such a regulator is boosted by S (S is a number greater than 1) times, only a voltage having a potential lower by, for example, S × ΔVthn can be obtained than the voltage obtained by boosting the power supply voltage on the high potential side of the regulator. This means that the power supply voltage range of the circuit to which the voltage obtained by boosting the output voltage of the regulator is supplied becomes narrow, and the power supply margin is reduced.

また、レギュレータによる調整後の電圧を昇圧する昇圧回路の電圧がターゲット電圧を超える場合、超過分の電圧を降圧するためにシステム接地電源に電荷を放電することが行われる。例えば、3.3Vの電圧を2倍昇圧する場合、集積回路装置の絶対最大定格となる6V以下となるように、0.6V(=3.3×2−6)だけ電位が下がるように電荷が放電される。従って、この超過分の電圧を調整するための電荷の充放電量を減らすことができれば、電源回路の低消費電力化を実現できる。   When the voltage of the booster circuit that boosts the voltage adjusted by the regulator exceeds the target voltage, the system ground power supply is discharged to reduce the excess voltage. For example, when the voltage of 3.3 V is boosted twice, the electric charge is reduced so that the potential is lowered by 0.6 V (= 3.3 × 2−6) so that the absolute maximum rating of the integrated circuit device is 6 V or less. Is discharged. Therefore, if the charge / discharge amount for adjusting the excess voltage can be reduced, the power consumption of the power supply circuit can be reduced.

更に、液晶表示装置の表示画像や表示モードによって、該液晶表示装置に電源供給する電源回路の出力負荷が異なり、出力負荷が小さい場合に電源回路の昇圧効率が悪くなることがある。   Further, the output load of the power supply circuit that supplies power to the liquid crystal display device differs depending on the display image and the display mode of the liquid crystal display device, and the boosting efficiency of the power supply circuit may deteriorate when the output load is small.

本発明の幾つかの態様によれば、昇圧効率を低下させることなく低消費電力で昇圧電圧を供給できる電源回路、表示ドライバ、電気光学装置及び電子機器を提供できる。   According to some aspects of the present invention, it is possible to provide a power supply circuit, a display driver, an electro-optical device, and an electronic apparatus that can supply a boosted voltage with low power consumption without reducing boosting efficiency.

また本発明の他の態様によれば、電源マージンを十分に確保できる電源回路、表示ドライバ、電気光学装置及び電子機器を提供できる。   According to another aspect of the present invention, it is possible to provide a power supply circuit, a display driver, an electro-optical device, and an electronic apparatus that can sufficiently secure a power supply margin.

上記課題を解決するために本発明は、
昇圧した電圧を出力するための電源回路であって、
第1の電圧を基準に第2の電圧を昇圧した昇圧電圧を生成する昇圧回路と、
前記昇圧電圧の電位を制限するリミッタ回路とを含み、
前記リミッタ回路が、
前記昇圧電圧が所与のターゲット電圧になるように前記第2の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電する電源回路に関係する。
In order to solve the above problems, the present invention
A power supply circuit for outputting a boosted voltage,
A booster circuit that generates a boosted voltage obtained by boosting the second voltage with reference to the first voltage;
A limiter circuit for limiting the potential of the boosted voltage,
The limiter circuit is
The present invention relates to a power supply circuit that discharges charges to a power supply line to which the second voltage is supplied or charges charges from the power supply line so that the boosted voltage becomes a given target voltage.

本発明によれば、昇圧した電圧がターゲット電圧を超過した場合であっても、昇圧元の電源が供給される電源線に電荷を放電するようにしたので、システム接地電源電圧が供給される電源線に電荷を放電するよりも大幅に低消費電力化を実現できる。   According to the present invention, even when the boosted voltage exceeds the target voltage, the electric charge is discharged to the power supply line to which the boosting source power is supplied. The power consumption can be significantly reduced compared with the case where electric charges are discharged to the wire.

また本発明に係る電源回路では、
所与の入力電圧の電位を調整するレギュレータを含み、
電気光学装置の駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
高負荷表示モードで前記電気光学装置が駆動されるときには、前記昇圧電圧の電位を前記リミッタ回路で制限した電圧を前記昇圧電圧として出力し、
低負荷表示モードで前記電気光学装置が駆動されるときには、前記レギュレータの出力電圧を前記昇圧回路により昇圧した電圧を、前記リミッタ回路で制限することなくそのまま前記昇圧電圧として出力することができる。
In the power supply circuit according to the present invention,
Including a regulator that regulates the potential of a given input voltage;
When the driving voltage of the electro-optical device is generated based on the boosted voltage,
When the electro-optical device is driven in a high load display mode, a voltage obtained by limiting the potential of the boosted voltage with the limiter circuit is output as the boosted voltage,
When the electro-optical device is driven in the low load display mode, a voltage obtained by boosting the output voltage of the regulator by the booster circuit can be output as it is without being limited by the limiter circuit.

また本発明に係る電源回路では、
表示モード設定レジスタを含み、
前記表示モード設定レジスタに設定された制御データにより前記高負荷表示モードが指定されたとき、前記昇圧電圧の電位を前記リミッタ回路で制限した電圧を前記昇圧電圧として出力し、
前記表示モード設定レジスタに設定された制御データにより前記低負荷表示モードが指定されたとき、前記レギュレータの出力電圧を前記昇圧回路により昇圧した電圧を前記昇圧電圧として出力することができる。
In the power supply circuit according to the present invention,
Including display mode setting register,
When the high load display mode is designated by the control data set in the display mode setting register, a voltage obtained by limiting the potential of the boosted voltage by the limiter circuit is output as the boosted voltage,
When the low load display mode is designated by the control data set in the display mode setting register, a voltage obtained by boosting the output voltage of the regulator by the boosting circuit can be output as the boosted voltage.

上記のいずれかの発明によれば、電源回路の出力負荷が大きいとき、高い昇圧能力で昇圧電圧を生成し、電源回路の出力負荷が小さいとき、低い昇圧能力で昇圧電圧を生成できるので、昇圧効率を著しく低下させることなく安定して昇圧電圧を供給できる。   According to any one of the above-described inventions, when the output load of the power supply circuit is large, a boosted voltage can be generated with a high boosting capability. The boosted voltage can be supplied stably without significantly reducing the efficiency.

また本発明に係る電源回路では、
前記昇圧回路が、
第1のフライングコンデンサを用いたチャージポンプ動作により、前記第1の電圧を基準に前記レギュレータの出力電圧を昇圧することで前記昇圧電圧を生成するための第1のチャージポンプ回路と、
前記第1のフライングコンデンサより容量値の大きい第2のフライングコンデンサを用いたチャージポンプ動作により、前記第1の電圧を基準に前記第2の電圧を昇圧することで前記昇圧電圧を生成するための第2のチャージポンプ回路とを含み、
前記高負荷表示モードで前記電気光学装置が駆動されるときには、前記第1及び第2のチャージポンプ回路により生成された昇圧電圧、又は前記第2のチャージポンプ回路により生成された昇圧電圧を出力し、
前記低負荷表示モードで前記電気光学装置が駆動されるときには、前記第1のチャージポンプ回路により生成された昇圧電圧を出力することができる。
In the power supply circuit according to the present invention,
The booster circuit is
A first charge pump circuit for generating the boosted voltage by boosting the output voltage of the regulator with reference to the first voltage by a charge pump operation using a first flying capacitor;
For generating the boosted voltage by boosting the second voltage with reference to the first voltage by a charge pump operation using a second flying capacitor having a larger capacitance value than the first flying capacitor. A second charge pump circuit;
When the electro-optical device is driven in the high load display mode, the boosted voltage generated by the first and second charge pump circuits or the boosted voltage generated by the second charge pump circuit is output. ,
When the electro-optical device is driven in the low load display mode, the boosted voltage generated by the first charge pump circuit can be output.

本発明によれば、簡素な構成、制御で、電源回路の昇圧能力を変更できるようになる。   According to the present invention, the boosting capability of the power supply circuit can be changed with a simple configuration and control.

また本発明に係る電源回路では、
前記高負荷表示モードで前記電気光学装置が駆動されるとき、前記電源回路の出力負荷に応じて前記昇圧回路の昇圧能力を変更する制御を行い、
前記低負荷表示モードで前記電気光学装置が駆動されるとき、前記電源回路の出力負荷に応じて前記昇圧回路の昇圧能力を変更する制御を省略することができる。
In the power supply circuit according to the present invention,
When the electro-optical device is driven in the high load display mode, control is performed to change the boosting capability of the booster circuit according to the output load of the power supply circuit,
When the electro-optical device is driven in the low-load display mode, control for changing the boosting capability of the booster circuit according to the output load of the power supply circuit can be omitted.

本発明によれば、高負荷表示モードにおいて電源回路の出力負荷が変化する要因である表示画像に応じて昇圧能力を変更できるので、昇圧効率の低下を確実に抑えることができるようになる。   According to the present invention, since the boosting capability can be changed in accordance with the display image that is a factor that changes the output load of the power supply circuit in the high load display mode, it is possible to reliably suppress a decrease in boosting efficiency.

また本発明に係る電源回路では、
前記高負荷表示モードが指定された場合に、
前記電源回路の出力負荷に対して前記昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、
前記出力負荷に対して前記昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更することができる。
In the power supply circuit according to the present invention,
When the high load display mode is specified,
When it is determined that the boost capability is high with respect to the output load of the power supply circuit, the boost capability is changed so that the boost capability becomes lower,
When it is determined that the boosting capability is low with respect to the output load, the boosting capability can be changed so that the boosting capability becomes higher.

本発明によれば、出力負荷に応じて昇圧能力を適正なレベルに維持できるので、昇圧能力により得られる電圧を安定化させつつ、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。   According to the present invention, since the boosting capability can be maintained at an appropriate level according to the output load, it is possible to stabilize the voltage obtained by the boosting capability and prevent the boosting efficiency from decreasing with respect to the output load. become.

また本発明に係る電源回路では、
前記高負荷表示モードが指定された場合に、
前記昇圧回路が、
前記電源回路の出力負荷と、前記リミッタ回路が前記昇圧電圧の電位を制限したか否かを示すリミッタ動作情報とに基づいて、前記昇圧能力を変更することができる。
In the power supply circuit according to the present invention,
When the high load display mode is specified,
The booster circuit is
The boosting capability can be changed based on the output load of the power supply circuit and limiter operation information indicating whether or not the limiter circuit has limited the potential of the boosted voltage.

また本発明に係る電源回路では、
前記高負荷表示モードが指定された場合に、
前記昇圧回路が、
前記リミッタ情報に基づいて更新される閾値と、前記電源回路の出力負荷との比較結果に応じて、前記昇圧能力を変更することができる。
In the power supply circuit according to the present invention,
When the high load display mode is specified,
The booster circuit is
The boosting capability can be changed according to a comparison result between a threshold value updated based on the limiter information and an output load of the power supply circuit.

また本発明に係る電源回路では、
前記閾値が、
所与の閾値電圧と前記昇圧電圧との比較結果に基づいて更新されてもよい。
In the power supply circuit according to the present invention,
The threshold is
It may be updated based on a comparison result between a given threshold voltage and the boosted voltage.

また本発明に係る電源回路では、
前記所与の閾値電圧と前記昇圧電圧とを比較するコンパレータと、
前記コンパレータの出力結果であるパルスをカウントするカウンタとを含み、
前記閾値が、
前記カウンタのカウント数に基づいて更新されてもよい。
In the power supply circuit according to the present invention,
A comparator for comparing the given threshold voltage with the boost voltage;
A counter that counts pulses that are output results of the comparator,
The threshold is
It may be updated based on the count number of the counter.

上記のいずれかの発明によれば、リミッタ回路の動作情報に基づいて昇圧能力を変更できるようにしたので、種々の出力負荷に対して、最適な昇圧能力で低消費電力動作が可能な電源回路を提供できる。   According to any one of the above-described inventions, since the boosting capability can be changed based on the operation information of the limiter circuit, the power supply circuit capable of low power consumption operation with the optimum boosting capability for various output loads Can provide.

また本発明に係る電源回路では、
電気光学装置の複数のソース線の各ソース線の階調データに対応した駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
前記出力負荷が、
前記複数のソース線の1走査ライン分の階調データの総和に基づいて評価されてもよい。
In the power supply circuit according to the present invention,
When a driving voltage corresponding to gradation data of each source line of the plurality of source lines of the electro-optical device is generated based on the boosted voltage,
The output load is
The evaluation may be based on the sum of gradation data for one scanning line of the plurality of source lines.

本発明によれば、出力負荷を簡素な構成で評価できるようになる。   According to the present invention, the output load can be evaluated with a simple configuration.

また本発明は、
電気光学装置を駆動するための表示ドライバであって、
上記のいずれか記載の電源回路と、
前記電気光学装置を駆動するための駆動部とを含み、
前記昇圧電圧に基づいて、前記駆動部の駆動電圧を生成する表示ドライバに関係する。
The present invention also provides
A display driver for driving an electro-optical device,
Any one of the power supply circuits described above;
A drive unit for driving the electro-optical device,
The present invention relates to a display driver that generates a driving voltage of the driving unit based on the boosted voltage.

また本発明に係る表示ドライバでは、
前記駆動部が、
前記昇圧電圧を用いて生成された、階調データに対応した駆動電圧により前記電気光学装置の複数のソース線を駆動することができる。
In the display driver according to the present invention,
The drive unit is
A plurality of source lines of the electro-optical device can be driven by a driving voltage corresponding to the gradation data generated using the boosted voltage.

上記のいずれかの発明によれば、昇圧効率を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された表示ドライバを提供できる。   According to any one of the above-described inventions, it is possible to provide a display driver to which a power supply circuit capable of supplying a boosted voltage with low power consumption without reducing the boosting efficiency.

また本発明は、
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動するソースドライバと、
上記のいずれか記載の電源回路とを含み、
前記ゲートドライバの走査電圧及び前記ソースドライバの駆動電圧のうち少なくとも1つが、前記昇圧電圧に基づいて生成される電気光学装置に関係する。
The present invention also provides
Multiple gate lines,
Multiple source lines,
A gate driver that scans the plurality of gate lines;
A source driver for driving the plurality of source lines;
Including any of the power supply circuits described above,
At least one of the scanning voltage of the gate driver and the driving voltage of the source driver is related to the electro-optical device generated based on the boosted voltage.

また本発明は、
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記記載の表示ドライバとを含む電気光学装置に関係する。
The present invention also provides
Multiple gate lines,
Multiple source lines,
A gate driver that scans the plurality of gate lines;
The present invention relates to an electro-optical device including the display driver described above that drives the plurality of source lines.

上記のいずれかの発明によれば、昇圧効率を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された電気光学装置を提供できる。   According to any one of the above inventions, it is possible to provide an electro-optical device to which a power supply circuit capable of supplying a boosted voltage with low power consumption without reducing the boosting efficiency is applied.

また本発明は、
上記のいずれか記載の電源回路を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic device including any one of the power supply circuits described above.

また本発明は、
上記記載の表示ドライバを含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic device including the display driver described above.

また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
The present invention also provides
The present invention relates to an electronic apparatus including the electro-optical device described above.

上記のいずれかの発明によれば、昇圧効率を低下させることなく低消費電力で昇圧電圧を供給できる電源回路が適用された電子機器を提供できる。   According to any one of the above-described inventions, it is possible to provide an electronic device to which a power supply circuit that can supply a boosted voltage with low power consumption without reducing the boosting efficiency is applied.

以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. Also, not all of the configurations described below are essential constituent requirements of the present invention.

1. 液晶表示装置
図1に、本実施形態の液晶表示装置のブロック図の例を示す。
1. Liquid Crystal Display Device FIG. 1 shows an example of a block diagram of a liquid crystal display device of this embodiment.

液晶表示装置10(液晶装置。広義には電気光学装置)は、表示パネル12(狭義には液晶パネル、LCD(Liquid Crystal Display)パネル、広義には電気光学パネル)、ソースドライバ20(広義にはデータ線駆動回路)、ゲートドライバ30(広義には走査線駆動回路)、表示コントローラ40、電源回路50を含む。なお、液晶表示装置10にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。電気光学装置は、有機EL(Electro Luminescence)、無機EL素子等の発光素子を用いた装置を含むことができる。   The liquid crystal display device 10 (liquid crystal device; electro-optical device in a broad sense) includes a display panel 12 (a liquid crystal panel in a narrow sense, an LCD (Liquid Crystal Display) panel, an electro-optical panel in a broad sense), and a source driver 20 (in a broad sense). Data line driving circuit), gate driver 30 (scanning line driving circuit in a broad sense), display controller 40, and power supply circuit 50. It is not necessary to include all these circuit blocks in the liquid crystal display device 10, and a part of the circuit blocks may be omitted. The electro-optical device can include a device using a light emitting element such as an organic EL (Electro Luminescence) or an inorganic EL element.

ここで表示パネル12(電気光学装置)は、複数のゲート線(広義には走査線)と、複数のソース線(広義にはデータ線)と、ゲート線及びソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタTFT(Thin Film Transistor、広義にはスイッチング素子)を接続し、このTFTに画素電極を接続することで、アクティブマトリクス型の液晶表示装置を構成できる。   Here, the display panel 12 (electro-optical device) includes a plurality of gate lines (scanning lines in a broad sense), a plurality of source lines (data lines in a broad sense), and pixel electrodes specified by the gate lines and the source lines. Including. In this case, an active matrix liquid crystal display device can be configured by connecting a thin film transistor TFT (Thin Film Transistor, switching element in a broad sense) to a source line and connecting a pixel electrode to the TFT.

より具体的には、表示パネル12は、アクティブマトリクス基板(例えばガラス基板)上にアモルファスシリコン薄膜が形成されたアモルファスシリコン液晶パネルである。アクティブマトリクス基板には、図1のY方向に複数配列されそれぞれX方向に伸びるゲート線G〜G(Mは2以上の自然数)と、X方向に複数配列されそれぞれY方向に伸びるソース線S〜S(Nは2以上の自然数)とが配置されている。また、ゲート線G(1≦K≦M、Kは自然数)とソース線S(1≦L≦N、Lは自然数)との交差点に対応する位置に、薄膜トランジスタTFTKL(広義にはスイッチング素子)が設けられている。 More specifically, the display panel 12 is an amorphous silicon liquid crystal panel in which an amorphous silicon thin film is formed on an active matrix substrate (for example, a glass substrate). In the active matrix substrate, a plurality of gate lines G 1 to G M (M is a natural number of 2 or more) arranged in the Y direction and extending in the X direction, and a plurality of source lines arranged in the X direction and extending in the Y direction, respectively. S 1 to S N (N is a natural number of 2 or more) are arranged. The thin film transistor TFT KL (switching in a broad sense) is provided at a position corresponding to the intersection of the gate line G K (1 ≦ K ≦ M, K is a natural number) and the source line S L (1 ≦ L ≦ N, L is a natural number). Element).

TFTKLのゲート電極はゲート線Gに接続され、TFTKLのソース電極はソース線Sに接続され、TFTKLのドレイン電極は画素電極PEKLに接続されている。この画素電極PEKLと、画素電極PEKLと液晶(広義には電気光学物質)を挟んで対向する対向電極CE(共通電極、コモン電極)との間には、素子容量である液晶容量CLKL(液晶素子)、及び補助容量CSKLが形成されている。そして、TFTKL、画素電極PEKL等が形成されるアクティブマトリクス基板と対向電極CEが形成される対向基板との間に液晶が封入されるように形成され、画素電極PEKLと対向電極CEとの間の印加電圧に応じて画素の透過率が変化するようになっている。素子容量は、液晶素子に形成される液晶容量や、無機EL素子等のEL素子に形成される容量を含むことができる。 The gate electrode of the thin film transistor TFT KL is connected with the gate line G K, a source electrode of the thin film transistor TFT KL is connected with the source line S L, the drain electrode of the thin film transistor TFT KL is connected with a pixel electrode PE KL. Between the pixel electrode PE KL and the counter electrode CE (common electrode, common electrode) facing the pixel electrode PE KL with a liquid crystal (electro-optical material in a broad sense) interposed therebetween, a liquid crystal capacitance CL KL which is an element capacitance (Liquid crystal element) and auxiliary capacitor CS KL are formed. Then, liquid crystal is formed between the active matrix substrate on which the TFT KL , the pixel electrode PE KL, and the like are formed and the counter substrate on which the counter electrode CE is formed, and the pixel electrode PE KL , the counter electrode CE, The transmittance of the pixel is changed in accordance with the applied voltage between. The element capacitance can include a liquid crystal capacitance formed in a liquid crystal element and a capacitance formed in an EL element such as an inorganic EL element.

なお、対向電極CEに与えられる対向電極電圧VCOMの電圧レベル(高電位側電圧VCOMH、低電位側電圧VCOML)は、電源回路50に含まれる対向電極電圧生成回路より生成される。例えば、対向電極CEは、対向基板上に一面に形成される。   Note that the voltage level (high potential side voltage VCOMH, low potential side voltage VCOML) of the counter electrode voltage VCOM applied to the counter electrode CE is generated by a counter electrode voltage generation circuit included in the power supply circuit 50. For example, the counter electrode CE is formed on one surface on the counter substrate.

ソースドライバ20は、階調データに基づいて表示パネル12のソース線S〜Sを駆動する。一方、ゲートドライバ30は、表示パネル12のゲート線G〜Gを走査(順次駆動)する。 The source driver 20 drives the source lines S 1 to S N of the display panel 12 based on the gradation data. The gate driver 30 scans the gate lines G 1 ~G M of the display panel 12 (sequential drive).

表示コントローラ40は、図示しない中央演算処理装置(Central Processing Unit:CPU)等のホストにより設定された内容に従って、ソースドライバ20、ゲートドライバ30及び電源回路50を制御する。より具体的には、表示コントローラ40は、ソースドライバ20及びゲートドライバ30に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路50に対しては、対向電極CEに印加する対向電極電圧VCOMの電圧レベルの極性反転タイミングの制御を行う。   The display controller 40 controls the source driver 20, the gate driver 30, and the power supply circuit 50 in accordance with the contents set by a host such as a central processing unit (CPU) (not shown). More specifically, the display controller 40 sets, for example, an operation mode and supplies an internally generated vertical synchronization signal and horizontal synchronization signal to the source driver 20 and the gate driver 30, and supplies to the power supply circuit 50. Thus, the polarity inversion timing of the voltage level of the common electrode voltage VCOM applied to the common electrode CE is controlled.

電源回路50は、外部から供給されるシステム電源電圧を昇圧するなどして、表示パネル12の駆動に必要な各種の電圧レベル(階調電圧)や、対向電極CEの対向電極電圧VCOMの電圧レベルを生成する。本実施形態における電源回路50は、システム電源電圧VDDを昇圧した昇圧電圧を生成できる。電源回路50は、昇圧電圧を生成する際の昇圧能力を変更できるようになっている。ここで、昇圧能力は、出力負荷電流の変化に対して出力電圧を変化させる能力ということができる。   The power supply circuit 50 boosts the system power supply voltage supplied from the outside, and various voltage levels (grayscale voltages) necessary for driving the display panel 12 and the voltage level of the common electrode voltage VCOM of the common electrode CE. Is generated. The power supply circuit 50 in the present embodiment can generate a boosted voltage obtained by boosting the system power supply voltage VDD. The power supply circuit 50 can change the boosting capability when generating the boosted voltage. Here, the boosting ability can be said to be an ability to change the output voltage with respect to the change of the output load current.

ソースドライバ20及びゲートドライバ30を、表示パネル12を駆動するための駆動部とした場合に、電源回路50により昇圧された電圧に基づいて、駆動部の駆動電圧を生成することができる。   When the source driver 20 and the gate driver 30 are drive units for driving the display panel 12, the drive voltage of the drive unit can be generated based on the voltage boosted by the power supply circuit 50.

このような構成の液晶表示装置10は、表示コントローラ40の制御の下、外部から供給される階調データに基づいて、ソースドライバ20、ゲートドライバ30及び電源回路50が協調して表示パネル12を駆動する。   In the liquid crystal display device 10 having such a configuration, the source driver 20, the gate driver 30, and the power supply circuit 50 cooperate with each other based on the gradation data supplied from the outside under the control of the display controller 40. To drive.

なお、図1では、液晶表示装置10が表示コントローラ40を含む構成になっているが、表示コントローラ40を液晶表示装置10の外部に設けてもよい。或いは、表示コントローラ40と共にホストを液晶表示装置10に含めるようにしてもよい。また、ソースドライバ20、ゲートドライバ30、表示コントローラ40、電源回路50の一部又は全部を表示パネル12上に形成してもよい。   In FIG. 1, the liquid crystal display device 10 includes the display controller 40, but the display controller 40 may be provided outside the liquid crystal display device 10. Alternatively, the host may be included in the liquid crystal display device 10 together with the display controller 40. Further, part or all of the source driver 20, the gate driver 30, the display controller 40, and the power supply circuit 50 may be formed on the display panel 12.

また図1において、ソースドライバ20、ゲートドライバ30及び電源回路50を集積化して、半導体装置(集積回路、IC)として表示ドライバ60を構成してもよい。   In FIG. 1, the source driver 20, the gate driver 30, and the power supply circuit 50 may be integrated to constitute the display driver 60 as a semiconductor device (integrated circuit, IC).

図2に、本実施形態における液晶表示装置の他の構成例のブロック図を示す。   FIG. 2 is a block diagram showing another configuration example of the liquid crystal display device according to this embodiment.

図2では、表示パネル12上(パネル基板上)に、ソースドライバ20、ゲートドライバ30及び電源回路50を含む表示ドライバ60が形成されている。このように表示パネル12は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数の画素(画素電極)と、複数のソース線を駆動するソースドライバと、複数のゲート線を走査するゲートドライバとを含むように構成することができる。表示パネル12の画素形成領域44に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたTFTと、該TFTのドレインに接続された画素電極とを含むことができる。   In FIG. 2, a display driver 60 including a source driver 20, a gate driver 30, and a power supply circuit 50 is formed on the display panel 12 (panel substrate). As described above, the display panel 12 includes a plurality of gate lines, a plurality of source lines, a plurality of pixels (pixel electrodes) connected to the gate lines of the plurality of gate lines and the source lines of the plurality of source lines. A source driver that drives a plurality of source lines and a gate driver that scans a plurality of gate lines can be included. A plurality of pixels are formed in the pixel formation region 44 of the display panel 12. Each pixel can include a TFT having a source connected to the source and a gate line connected to the gate, and a pixel electrode connected to the drain of the TFT.

なお図2では、表示パネル12上においてゲートドライバ30及び電源回路50のうち少なくとも1つが省略された構成であってもよい。   In FIG. 2, at least one of the gate driver 30 and the power supply circuit 50 on the display panel 12 may be omitted.

また図1又は図2において、表示ドライバ60が、表示コントローラ40を内蔵してもよい。或いは図1又は図2において、表示ドライバ60が、ソースドライバ20及びゲートドライバ30のいずれか一方と、電源回路50とを集積化した半導体装置であってもよい。   In FIG. 1 or FIG. 2, the display driver 60 may incorporate the display controller 40. 1 or 2, the display driver 60 may be a semiconductor device in which one of the source driver 20 and the gate driver 30 and the power supply circuit 50 are integrated.

1.1 ゲートドライバ
図3に、図1又は図2のゲートドライバ30の構成例を示す。
1.1 Gate Driver FIG. 3 shows a configuration example of the gate driver 30 shown in FIG.

ゲートドライバ30は、シフトレジスタ32、レベルシフタ34、出力バッファ36を含む。   The gate driver 30 includes a shift register 32, a level shifter 34, and an output buffer 36.

シフトレジスタ32は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ32は、クロック信号CLKに同期してイネーブル入出力信号EIOをフリップフロップに保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。ここで入力されるイネーブル入出力信号EIOは、表示コントローラ40から供給される垂直同期信号である。   The shift register 32 includes a plurality of flip-flops provided corresponding to the gate lines and sequentially connected. When the shift register 32 holds the enable input / output signal EIO in the flip-flop in synchronization with the clock signal CLK, the shift register 32 sequentially shifts the enable input / output signal EIO to the adjacent flip-flop in synchronization with the clock signal CLK. The enable input / output signal EIO input here is a vertical synchronization signal supplied from the display controller 40.

レベルシフタ34は、シフトレジスタ32からの電圧レベルを、表示パネル12の液晶素子とTFTのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。   The level shifter 34 shifts the voltage level from the shift register 32 to a voltage level corresponding to the liquid crystal element of the display panel 12 and the transistor capability of the TFT. Since this voltage level requires a high voltage level, a high breakdown voltage process different from other logic circuit units is used.

出力バッファ36は、レベルシフタ34によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。   The output buffer 36 buffers the scanning voltage shifted by the level shifter 34 and outputs it to the gate line to drive the gate line.

1.2 ソースドライバ
図4に、図1又は図2のソースドライバ20の構成例のブロック図を示す。
1.2 Source Driver FIG. 4 is a block diagram showing a configuration example of the source driver 20 shown in FIG.

ソースドライバ20は、シフトレジスタ22、ラインラッチ24、26、DAC28(Digital-to-Analog Converter)(広義にはデータ電圧生成回路)、ソース線駆動回路29を含む。   The source driver 20 includes a shift register 22, line latches 24 and 26, a DAC 28 (Digital-to-Analog Converter) (data voltage generation circuit in a broad sense), and a source line drive circuit 29.

シフトレジスタ22は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ22は、クロック信号CLKに同期してイネーブル入出力信号EIOを保持すると、順次クロック信号CLKに同期して隣接するフリップフロップにイネーブル入出力信号EIOをシフトする。   The shift register 22 includes a plurality of flip-flops provided corresponding to each source line and sequentially connected. When the shift register 22 holds the enable input / output signal EIO in synchronization with the clock signal CLK, the shift register 22 sequentially shifts the enable input / output signal EIO to the adjacent flip-flops in synchronization with the clock signal CLK.

ラインラッチ24には、表示コントローラ40から例えば18ビット(6ビット(階調データ)×3(RGB各色))単位で階調データ(DIO)が入力される。ラインラッチ24は、この階調データ(DIO)を、シフトレジスタ22の各フリップフロップで順次シフトされたイネーブル入出力信号EIOに同期してラッチする。   Gradation data (DIO) is input to the line latch 24 from the display controller 40 in units of 18 bits (6 bits (gradation data) × 3 (each RGB color)), for example. The line latch 24 latches the gradation data (DIO) in synchronization with the enable input / output signal EIO sequentially shifted by each flip-flop of the shift register 22.

ラインラッチ26は、表示コントローラ40から供給される水平同期信号LPに同期して、ラインラッチ24でラッチされた1水平走査単位の階調データをラッチする。   The line latch 26 latches the grayscale data for one horizontal scan latched by the line latch 24 in synchronization with the horizontal synchronization signal LP supplied from the display controller 40.

基準電圧発生回路27は、64(=2)種類の基準電圧を生成する。基準電圧発生回路27によって生成された64種類の基準電圧は、DAC28に供給される。 The reference voltage generation circuit 27 generates 64 (= 2 6 ) types of reference voltages. The 64 types of reference voltages generated by the reference voltage generation circuit 27 are supplied to the DAC 28.

DAC(データ電圧生成回路)28は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはDAC28は、ラインラッチ26からのデジタルの階調データに基づいて、基準電圧発生回路27からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。   A DAC (data voltage generation circuit) 28 generates an analog data voltage to be supplied to each source line. Specifically, the DAC 28 selects one of the reference voltages from the reference voltage generation circuit 27 based on the digital gradation data from the line latch 26, and outputs an analog data voltage corresponding to the digital gradation data. Output.

ソース線駆動回路29は、DAC28からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、ソース線駆動回路29は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅器OPC(広義にはインピーダンス変換回路)を含み、これらの各演算増幅器OPCが、DAC28からのデータ電圧をインピーダンス変換して、各ソース線に出力する。   The source line drive circuit 29 buffers the data voltage from the DAC 28 and outputs it to the source line to drive the source line. Specifically, the source line driving circuit 29 includes a voltage follower connection operational amplifier OPC (impedance conversion circuit in a broad sense) provided for each source line, and each of these operational amplifiers OPC receives data from the DAC 28. The voltage is impedance-converted and output to each source line.

なお、図4では、デジタルの階調データをデジタル・アナログ変換して、ソース線駆動回路29を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、ソース線駆動回路29を介してソース線に出力する構成を採用することもできる。   In FIG. 4, the digital gradation data is converted from digital to analog and output to the source line via the source line driving circuit 29. However, the analog video signal is sampled and held. A configuration of outputting to the source line via the source line driving circuit 29 can also be adopted.

図5に、図4の基準電圧発生回路27、DAC28及びソース線駆動回路29の構成例を示す。図5において、階調データが6ビットのデータD0〜D5であり、各ビットのデータの反転データをXD0〜XD5と示している。また図5において、図4と同一部分には同一符号を付し、適宜説明を省略する。   FIG. 5 shows a configuration example of the reference voltage generation circuit 27, the DAC 28, and the source line driving circuit 29 in FIG. In FIG. 5, the gradation data is 6-bit data D0 to D5, and the inverted data of the data of each bit is indicated as XD0 to XD5. In FIG. 5, the same parts as those in FIG.

基準電圧発生回路27は、両端の電圧VDDH、VSSHを抵抗分割して64種類の基準電圧を生成する。ここで、電圧VDDHは、電源回路50により得られた昇圧電圧VOUTとすることができる。各基準電圧は、6ビットの階調データにより表される各階調値に対応している。各基準電圧は、ソース線S〜Sの各ソース線に共通に供給される。 The reference voltage generation circuit 27 generates 64 types of reference voltages by resistance-dividing the voltages VDDH and VSSH at both ends. Here, the voltage VDDH can be the boosted voltage VOUT obtained by the power supply circuit 50. Each reference voltage corresponds to each gradation value represented by 6-bit gradation data. Each reference voltage is commonly supplied to the source lines S 1 to S N.

DAC28は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した基準電圧を演算増幅器OPCに出力する。   The DAC 28 includes a decoder provided for each source line, and each decoder outputs a reference voltage corresponding to the gradation data to the operational amplifier OPC.

1.3 電源回路
図6に、図1又は図2の電源回路50の構成例を示す。
1.3 Power Supply Circuit FIG. 6 shows a configuration example of the power supply circuit 50 shown in FIG.

電源回路50は、昇圧回路52、リミッタ回路53、走査電圧生成回路54、対向電極電圧生成回路56を含む。この電源回路50には、システム接地電源電圧VSS(第1の電圧)及びシステム電源電圧VDD(第2の電圧)が供給される。   The power supply circuit 50 includes a booster circuit 52, a limiter circuit 53, a scanning voltage generation circuit 54, and a counter electrode voltage generation circuit 56. The power supply circuit 50 is supplied with a system ground power supply voltage VSS (first voltage) and a system power supply voltage VDD (second voltage).

昇圧回路52には、システム接地電源電圧VSS及びシステム電源電圧VDDが供給される。そして昇圧回路52は、システム接地電源電圧VSSを基準に、入力された電圧(例えばシステム電源電圧VDD)を正方向に例えば2倍に昇圧した電源電圧VOUT(昇圧電圧)を生成する。即ち昇圧回路52は、システム接地電源電圧VSSと入力された電圧(システム電源電圧VDD)との間の電圧差を2倍に昇圧する。このような昇圧回路52は、チャージポンプ回路により構成できる。電源電圧VOUTは、ソースドライバ20、走査電圧生成回路54や対向電極電圧生成回路56に供給される。ソースドライバ20は、電源電圧VOUTに基づいて、階調データに対応した階調電圧を生成する。また、ゲートドライバ30は、走査電圧生成回路54を含むことができ、この場合には、電源電圧VOUTに基づいて、走査電圧を生成するということができる。   The booster circuit 52 is supplied with the system ground power supply voltage VSS and the system power supply voltage VDD. Then, the booster circuit 52 generates a power supply voltage VOUT (boost voltage) obtained by boosting the input voltage (for example, the system power supply voltage VDD), for example, twice in the positive direction with reference to the system ground power supply voltage VSS. That is, the booster circuit 52 boosts the voltage difference between the system ground power supply voltage VSS and the input voltage (system power supply voltage VDD) by a factor of two. Such a booster circuit 52 can be constituted by a charge pump circuit. The power supply voltage VOUT is supplied to the source driver 20, the scanning voltage generation circuit 54, and the counter electrode voltage generation circuit 56. The source driver 20 generates a gradation voltage corresponding to the gradation data based on the power supply voltage VOUT. The gate driver 30 can include a scanning voltage generation circuit 54. In this case, it can be said that the scanning voltage is generated based on the power supply voltage VOUT.

リミッタ回路53は、昇圧回路52によって生成された電源電圧VOUT(昇圧電圧)が所与のターゲット電圧になるように、入力された電圧又はシステム電源電圧VDD(第2の電圧)が供給される電源線に電荷を放電、又は該電源線から電荷を充電する。本実施形態では、昇圧回路52がシステム接地電源電圧VSSを基準に正方向に電圧を昇圧するため、入力された電圧又は電圧VOUTが供給される電源線に正の電荷を放電(該電源線から負の電荷を充電)する。これにより、システム接地電源電圧VSS(第1の電圧)が供給される電源線に電荷を放電するよりも、電荷を再利用できるため低消費電力化を図ることができる。更に、本実施形態では、昇圧回路52が、昇圧能力を変更することができるようになっている。   The limiter circuit 53 is a power supply to which the input voltage or the system power supply voltage VDD (second voltage) is supplied so that the power supply voltage VOUT (boosted voltage) generated by the booster circuit 52 becomes a given target voltage. The line is discharged or charged from the power line. In the present embodiment, since the booster circuit 52 boosts the voltage in the positive direction with respect to the system ground power supply voltage VSS, positive charge is discharged to the power supply line to which the input voltage or the voltage VOUT is supplied (from the power supply line). Charge negative charge). As a result, the electric charge can be reused rather than discharging the electric power to the power supply line to which the system ground power supply voltage VSS (first voltage) is supplied, so that the power consumption can be reduced. Furthermore, in this embodiment, the booster circuit 52 can change the boosting capability.

走査電圧生成回路54には、システム接地電源電圧VSS及び電源電圧VOUTが供給される。そして走査電圧生成回路54は、走査電圧を生成する。走査電圧は、ゲートドライバ30によって駆動されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はVDDHGであり、低電位側電圧はVEEである。   The scan voltage generation circuit 54 is supplied with the system ground power supply voltage VSS and the power supply voltage VOUT. The scan voltage generation circuit 54 generates a scan voltage. The scanning voltage is a voltage applied to the gate line driven by the gate driver 30. The high potential side voltage of this scanning voltage is VDDHG, and the low potential side voltage is VEE.

対向電極電圧生成回路56は、対向電極電圧VCOMを生成する。対向電極電圧生成回路56は、極性反転信号POLに基づいて、高電位側電圧VCOMH又は低電位側電圧VCOMLを、対向電極電圧VCOMとして出力する。極性反転信号POLは、極性反転タイミングに合わせて表示コントローラ40によって生成される。   The counter electrode voltage generation circuit 56 generates a counter electrode voltage VCOM. The common electrode voltage generation circuit 56 outputs the high potential side voltage VCOMH or the low potential side voltage VCOML as the common electrode voltage VCOM based on the polarity inversion signal POL. The polarity inversion signal POL is generated by the display controller 40 in accordance with the polarity inversion timing.

図7に、図1又は図2の表示パネル12の駆動波形の一例を示す。   FIG. 7 shows an example of the drive waveform of the display panel 12 shown in FIG.

ソース線には、階調データの階調値に応じた階調電圧DLVが印加される。図7では、システム接地電源電圧VSS(=0V)を基準に、5Vの振幅の階調電圧DLVが印加されている。   A gradation voltage DLV corresponding to the gradation value of the gradation data is applied to the source line. In FIG. 7, a gradation voltage DLV having an amplitude of 5 V is applied with respect to the system ground power supply voltage VSS (= 0 V).

ゲート線には、非選択時において非選択電圧として低電位側電圧VEE(=−10V)、選択時において選択電圧として高電位側電圧VDDHG(=15V)の走査電圧GLVが印加される。   A low potential side voltage VEE (= −10 V) is applied to the gate line as a non-selection voltage when not selected, and a scanning voltage GLV of a high potential side voltage VDDHG (= 15 V) is applied as a selection voltage when selected.

対向電極CEには、高電位側電圧VCOMH(=3V)、低電位側電圧VCOML(=−2V)の対向電極電圧VCOMが印加される。そして所与の電圧を基準とした対向電極電圧VCOMの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図7では、いわゆる走査ライン反転駆動時の対向電極電圧VCOMの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧DLVもまた、所与の電圧を基準に、その極性が反転している。   The counter electrode CE is applied with the counter electrode voltage VCOM of the high potential side voltage VCOMH (= 3 V) and the low potential side voltage VCOML (= −2 V). The polarity of the voltage level of the counter electrode voltage VCOM with respect to a given voltage is inverted in accordance with the polarity inversion timing. FIG. 7 shows the waveform of the counter electrode voltage VCOM during so-called scanning line inversion driving. In accordance with the polarity inversion timing, the polarity of the grayscale voltage DLV of the source line is also inverted with reference to a given voltage.

ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査(ゲート)ライン反転駆動、データ(ソース)ライン反転駆動、ドット反転駆動等がある。   By the way, the liquid crystal element has a property that it deteriorates when a DC voltage is applied for a long time. For this reason, a driving method is required in which the polarity of the voltage applied to the liquid crystal element is inverted every predetermined period. Such driving methods include frame inversion driving, scanning (gate) line inversion driving, data (source) line inversion driving, dot inversion driving, and the like.

このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。   Among these, the frame inversion drive has a disadvantage that the image quality is not so good although the power consumption is low. Data line inversion driving and dot inversion driving have good image quality, but have the disadvantage that a high voltage is required to drive the display panel.

本実施形態では、走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎(走査線毎)に極性反転される。例えば、第1の走査期間(走査線)では正極性の電圧が液晶素子に印加され、第2の走査期間では負極性の電圧が印加され、第3の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第1の走査期間では負極性の電圧が液晶素子に印加され、第2の走査期間では正極性の電圧が印加され、第3の走査期間では負極性の電圧が印加されるようになる。   In this embodiment, scanning line inversion driving is employed. In this scanning line inversion drive, the polarity of the voltage applied to the liquid crystal element is inverted every scanning period (every scanning line). For example, a positive voltage is applied to the liquid crystal element in the first scanning period (scanning line), a negative voltage is applied in the second scanning period, and a positive voltage is applied in the third scanning period. The On the other hand, in the next frame, a negative voltage is applied to the liquid crystal element in the first scanning period, a positive voltage is applied in the second scanning period, and a negative voltage is applied in the third scanning period. Voltage is applied.

そして、この走査ライン反転駆動では、対向電極CEの対向電極電圧VCOMの電圧レベルが走査期間毎に極性反転される。   In this scan line inversion drive, the voltage level of the counter electrode voltage VCOM of the counter electrode CE is inverted every scan period.

より具体的には図8に示すように、正極の期間T1(第1の期間)では対向電極電圧VCOMの電圧レベルは低電位側電圧VCOMLになり、負極の期間T2(第2の期間)では高電位側電圧VCOMHになる。そして、このタイミングに合わせてソース線に印加される階調電圧も、その極性が反転する。なお、低電位側電圧VCOMLは、所与の電圧レベルを基準として高電位側電圧VCOMHの極性を反転した電圧レベルである。   More specifically, as shown in FIG. 8, the voltage level of the common electrode voltage VCOM becomes the low potential side voltage VCOML in the positive period T1 (first period), and in the negative period T2 (second period). The high potential side voltage VCOMH is obtained. The polarity of the gradation voltage applied to the source line in accordance with this timing is also reversed. The low potential side voltage VCOML is a voltage level obtained by inverting the polarity of the high potential side voltage VCOMH with reference to a given voltage level.

ここで、正極の期間T1は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極CEの電圧レベルよりも高くなる期間である。この期間T1では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間T2は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極CEの電圧レベルよりも低くなる期間である。この期間T2では液晶素子に負極性の電圧が印加されることになる。   Here, the positive period T1 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is higher than the voltage level of the counter electrode CE. In this period T1, a positive voltage is applied to the liquid crystal element. On the other hand, the negative period T2 is a period in which the voltage level of the pixel electrode to which the grayscale voltage of the source line is supplied is lower than the voltage level of the counter electrode CE. In this period T2, a negative voltage is applied to the liquid crystal element.

このように対向電極電圧VCOMを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。   Thus, by reversing the polarity of the counter electrode voltage VCOM, the voltage necessary for driving the display panel can be lowered. As a result, the withstand voltage of the drive circuit can be lowered, and the manufacturing process of the drive circuit can be simplified and the cost can be reduced.

このようなソースドライバ20、ゲートドライバ30及び電源回路50を含む表示ドライバ60は、種々の表示モードで表示パネル12を駆動することができる。そのため、表示ドライバ60は、図示しない制御レジスタ部を含む。   The display driver 60 including the source driver 20, the gate driver 30, and the power supply circuit 50 can drive the display panel 12 in various display modes. Therefore, the display driver 60 includes a control register unit (not shown).

図9に、表示ドライバ60が内蔵する制御レジスタ部の説明図を示す。   FIG. 9 is an explanatory diagram of the control register unit built in the display driver 60.

表示ドライバ60は、図9に示す制御レジスタ部80を含むことができる。制御レジスタ部80は、表示モード設定レジスタ82を含む。ホスト又は表示コントローラ40は、表示ドライバ60の制御レジスタ部80にアクセスできる。そして、ホスト又は表示コントローラ40が、該制御レジスタ部80の表示モード設定レジスタ82に制御データを設定することで、高負荷表示モードとしての通常表示モード、又は低負荷表示モードとしてのパーシャル表示モードを指定できるようになっている。   The display driver 60 can include a control register unit 80 shown in FIG. The control register unit 80 includes a display mode setting register 82. The host or display controller 40 can access the control register unit 80 of the display driver 60. Then, the host or the display controller 40 sets the control data in the display mode setting register 82 of the control register unit 80, so that the normal display mode as the high load display mode or the partial display mode as the low load display mode is set. It can be specified.

即ち、表示モード設定レジスタ82に設定された制御データに対応した制御信号MODEが、制御レジスタ部80から出力される。この制御信号MODEが、表示ドライバ60の各部に供給され、各部を表示モードに応じて制御できるようになっている。   That is, the control signal MODE corresponding to the control data set in the display mode setting register 82 is output from the control register unit 80. This control signal MODE is supplied to each part of the display driver 60 so that each part can be controlled according to the display mode.

図10(A)、図10(B)に、パーシャル表示モードの説明図を示す。   10A and 10B are explanatory diagrams of the partial display mode.

図10(A)、図10(B)におけるX方向及びY方向は、図1におけるX方向及びY方向に対応している。即ち、図10(A)、図10(B)において、Y方向に配列される複数のゲート線がX方向に伸び、X方向に配列される複数のソース線がY方向に伸びる。図10(A)に示すパーシャル表示モードでは、1垂直走査期間において複数のゲート線の一部を選択しないようにすることで、垂直走査方向に表示領域と非表示領域とが形成される。こうすることで、非表示領域のゲート線の選択電圧を印加する必要がなくなるので、低消費電力化を図ることができる。また、図10(B)に示すパーシャル表示モードでは、1水平走査期間において複数のソース線の一部に所与の非表示電圧を供給することで、水平走査方向に表示領域と非表示領域とが形成される。こうすることで、非表示領域のソース線の駆動に伴う消費電力を低減させることができるようになる。   The X direction and the Y direction in FIGS. 10A and 10B correspond to the X direction and the Y direction in FIG. That is, in FIGS. 10A and 10B, a plurality of gate lines arranged in the Y direction extend in the X direction, and a plurality of source lines arranged in the X direction extend in the Y direction. In the partial display mode shown in FIG. 10A, a display region and a non-display region are formed in the vertical scanning direction by not selecting a part of the plurality of gate lines in one vertical scanning period. In this way, it is not necessary to apply a selection voltage for the gate line in the non-display area, so that power consumption can be reduced. In the partial display mode shown in FIG. 10B, a given non-display voltage is supplied to some of the plurality of source lines in one horizontal scanning period, so that a display region and a non-display region are arranged in the horizontal scanning direction. Is formed. By doing so, it is possible to reduce power consumption accompanying driving of the source line in the non-display area.

2. 電源回路の構成例
ところで、電源回路が昇圧した電圧の電位を調整する場合、レギュレータで電位を調整してから昇圧する方法と、昇圧した電圧をリミッタ回路で電位を制限する方法とが考えられる。レギュレータで電位を調整してから昇圧する方法では、レギュレータをより低電圧で動作させることができるので、低消費電力化が可能であるものの、昇圧電圧の電圧範囲が狭くなる。また、昇圧した電圧をリミッタ回路で電位を制限する方法では、昇圧した電圧の電圧範囲を狭めることがなくなるものの、リミッタ回路が常に動作するため電力を消費する。そのため、電源回路の出力負荷を定める表示画像や表示モードに依存して、電源回路の出力負荷電流が異なってくる。
2. By the way, when adjusting the potential of the boosted voltage by the power supply circuit, there are a method of boosting the potential after adjusting the potential with a regulator and a method of limiting the potential of the boosted voltage with a limiter circuit. In the method of boosting after adjusting the potential with the regulator, the regulator can be operated at a lower voltage, so that the power consumption can be reduced, but the voltage range of the boosted voltage is narrowed. Further, in the method of limiting the potential of the boosted voltage with the limiter circuit, the voltage range of the boosted voltage is not narrowed, but power is consumed because the limiter circuit always operates. For this reason, the output load current of the power supply circuit varies depending on the display image and display mode that define the output load of the power supply circuit.

図11に、電源回路の出力負荷と出力負荷電流との関係を模式的に示す。   FIG. 11 schematically shows the relationship between the output load and the output load current of the power supply circuit.

図11では、表示パネル12がノーマリホワイトのパネルについて、電源回路の出力負荷と出力負荷電流との関係を示しており、左側から右側にいくほど出力負荷が高くなる。即ち、パーシャル表示モードで表示パネル12を駆動するときの電源回路の出力負荷は、通常表示モードで表示パネル12を駆動するときの電源回路の出力負荷より小さい。 FIG. 11 shows the relationship between the output load of the power supply circuit and the output load current when the display panel 12 is a normally white panel, and the output load increases from the left side to the right side . That is, the output load of the power supply circuit when driving the display panel 12 in the partial display mode is smaller than the output load of the power supply circuit when driving the display panel 12 in the normal display mode.

また、通常表示モードで表示パネル12を駆動する場合でも、表示画像に依存して電源回路の出力負荷が異なる。ノーマリホワイトの表示パネル12では、図11のように、表示領域全部が白表示、自然画表示、表示領域全部が黒表示の順番に電源回路の出力負荷が大きくなる。   Even when the display panel 12 is driven in the normal display mode, the output load of the power supply circuit varies depending on the display image. In the normally white display panel 12, as shown in FIG. 11, the output load of the power supply circuit increases in the order of white display in the entire display area, natural image display, and black display in the entire display area.

そして、電源回路50における昇圧電圧の電位調整の方法に依存して、電源回路50の出力負荷に対応した出力負荷電流の増え方が異なる。例えば、レギュレータで電位を調整してから昇圧する方法では、出力負荷が小さいときは出力負荷電流が小さく、出力負荷が大きくなると出力負荷電流が大きくなる(図11のR1)。これは、出力負荷が大きくなると、昇圧回路が負荷に対して電荷を供給する能力を十分に発揮できないためと考えられる。そのため、出力負荷が大きくなるほど、昇圧効率が低下する。   Depending on the method of adjusting the potential of the boosted voltage in the power supply circuit 50, the way of increasing the output load current corresponding to the output load of the power supply circuit 50 is different. For example, in the method of boosting after adjusting the potential with a regulator, the output load current is small when the output load is small, and the output load current is large when the output load is large (R1 in FIG. 11). This is presumably because when the output load increases, the booster circuit cannot sufficiently exhibit the ability to supply electric charges to the load. Therefore, the boosting efficiency decreases as the output load increases.

一方、例えば、昇圧した電圧をリミッタ回路で電位を制限する方法では、定常的にリミッタ回路が電流を消費するため、出力負荷が小さいときから出力負荷電流が大きくなるものの、出力負荷が大きくなっても出力負荷電流がそれほど大きくならない(図11のR2)。これは、リミッタ回路が内蔵する、例えば演算増幅器の電荷供給能力により、出力負荷が大きくなっても負荷を十分に駆動できるためと考えられる。そのため、出力負荷が大きくなっても、昇圧効率がそれほど低下しない。   On the other hand, for example, in the method of limiting the potential of the boosted voltage with a limiter circuit, the limiter circuit constantly consumes current, so the output load current increases from when the output load is small, but the output load increases. However, the output load current does not increase so much (R2 in FIG. 11). This is presumably because the load can be sufficiently driven even if the output load increases due to, for example, the charge supply capability of the operational amplifier incorporated in the limiter circuit. Therefore, even if the output load increases, the boosting efficiency does not decrease so much.

そこで、図11の関係に着目すると、パーシャル表示モードでは、レギュレータで電位を調整してから昇圧する方法の方が、電源回路の昇圧効率が良い。また、通常表示モードでは、ほとんどの表示画像において、昇圧した電圧をリミッタ回路で電位を制限する方法の方が、電源回路の昇圧効率が良い。   Therefore, paying attention to the relationship of FIG. 11, in the partial display mode, the boosting efficiency of the power supply circuit is better in the method of boosting after adjusting the potential with the regulator. In the normal display mode, the method of limiting the potential of the boosted voltage with a limiter circuit in most display images has better boosting efficiency of the power supply circuit.

このため、昇圧効率が良い、リミッタ回路で昇圧電圧の電位を制限する方法により、例えば通常表示モードを基準に電源回路の電荷供給能力を作り込んでしまうと、パーシャル表示モードにおける電源回路の昇圧効率を悪化させるという問題があった。   For this reason, if the charge supply capability of the power supply circuit is built on the basis of the normal display mode, for example, by the method of limiting the potential of the boosted voltage with a limiter circuit with good boosting efficiency, the boosting efficiency of the power supply circuit in the partial display mode There was a problem of worsening.

そこで、本実施形態では、表示モードに応じて、電源回路の昇圧方法を変更できるようにしている。こうすることで、各表示モードにおいて昇圧効率が良い昇圧方法で昇圧電圧を生成できるので、昇圧効率を低下させることなく昇圧電圧を供給できる。   Therefore, in this embodiment, the boosting method of the power supply circuit can be changed according to the display mode. By doing so, the boosted voltage can be generated by a boosting method with good boosting efficiency in each display mode, so that the boosted voltage can be supplied without reducing the boosting efficiency.

以下では、本実施形態における電源回路50の要部につい説明する。   Below, the principal part of the power supply circuit 50 in this embodiment is demonstrated.

2.1 第1の構成例
図12に、本実施形態の第1の構成例における電源回路50の昇圧回路52、リミッタ回路53の構成例を示す。
2.1 First Configuration Example FIG. 12 shows a configuration example of the booster circuit 52 and the limiter circuit 53 of the power supply circuit 50 in the first configuration example of the present embodiment.

昇圧回路52は、互いに昇圧能力が異なる複数のチャージポンプ回路を備え、これらのチャージポンプ回路の動作を、制御信号ENB1、ENB2によってイネーブル制御することで昇圧能力を変更できるようになっている。   The booster circuit 52 includes a plurality of charge pump circuits having different boosting capabilities, and the boosting capability can be changed by enabling the operation of these charge pump circuits with control signals ENB1 and ENB2.

例えば、昇圧回路52は、図12に示すように、レギュレータREG1、第1及び第2のチャージポンプ回路100、100を有する。昇圧回路52(電源回路50)の外部接続端子TC1、TC2には、第1のチャージポンプ回路100のチャージポンプ動作に用いられる第1のフライングコンデンサFC1が接続される。また、昇圧回路52(電源回路50)の外部接続端子TC3、TC4には、第2のチャージポンプ回路100のチャージポンプ動作に用いられる第2のフライングコンデンサFC2が接続される。 For example, the booster circuit 52 includes a regulator REG1 and first and second charge pump circuits 100 1 and 100 2 as shown in FIG. The first flying capacitor FC1 used for the charge pump operation of the first charge pump circuit 1001 is connected to the external connection terminals TC1 and TC2 of the booster circuit 52 (power supply circuit 50). The second flying capacitor FC2 used for the charge pump operation of the second charge pump circuit 1002 is connected to the external connection terminals TC3 and TC4 of the booster circuit 52 (power supply circuit 50).

第2のフライングコンデンサFC2の容量値は、第1のフライングコンデンサFC1の容量値より大きい。また、第1のチャージポンプ回路100を構成するトランジスタのサイズは、第2のチャージポンプ回路100を構成するトランジスタのサイズ(チャネル長×チャネル幅)より小さく、第1のチャージポンプ回路100を構成するトランジスタの電流駆動能力は、第2のチャージポンプ回路100を構成するトランジスタの電流駆動能力より小さい。こうすることで、第1のチャージポンプ回路100の昇圧能力を、第2のチャージポンプ回路100の昇圧能力より小さくできる。 The capacitance value of the second flying capacitor FC2 is larger than the capacitance value of the first flying capacitor FC1. The size of the transistors constituting the first charge pump circuit 100 1 is smaller than the size of the transistors constituting the second charge pump circuit 100 2 (channel length × channel width), the first charge pump circuit 100 1 The current driving capability of the transistors constituting the second charge pump circuit 1002 is smaller than the current driving capability of the transistors constituting the second charge pump circuit 1002. In this way, the first charge pump circuit 100 1 of the step-up capability, can be made smaller than the second charge pump circuit 100 2 boosting capability.

レギュレータREG1の動作は、制御信号REG1enによりイネーブル制御される。レギュレータREG1の高電位側電源電圧はシステム電源電圧VDDであり、低電位側電源電圧はシステム接地電源電圧VSSである。レギュレータREG1は、ボルテージフォロワ接続された演算増幅器であり、該演算増幅器の非反転入力端子には所与の入力電圧VIN0が入力される。レギュレータREG1の出力電圧VREGは、第1のチャージポンプ回路100に供給される。 The operation of the regulator REG1 is enabled by the control signal REG1en. The high potential side power supply voltage of the regulator REG1 is the system power supply voltage VDD, and the low potential side power supply voltage is the system ground power supply voltage VSS. The regulator REG1 is an operational amplifier connected in a voltage follower, and a given input voltage VIN0 is input to a non-inverting input terminal of the operational amplifier. The output voltage VREG of the regulator REG1 is supplied to the first charge pump circuit 1001.

制御信号ENB1によりイネーブル状態に設定された第1のチャージポンプ回路100は、システム接地電源電圧VSSとレギュレータREG1の出力電圧VREGとの間の電圧を、システム接地電源電圧VSSを基準に例えば2倍に昇圧した電源電圧VOUTを生成する。 The first charge pump circuit 100 1 set in the enable state by the control signal ENB1 is voltage, for example, 2-fold with respect to the system ground power supply voltage VSS between the output voltage VREG of the system ground power supply voltage VSS and the regulator REG1 A power supply voltage VOUT that has been boosted to a low level is generated.

制御信号ENB2によりイネーブル状態に設定された第2のチャージポンプ回路100は、システム接地電源電圧VSSとシステム電源電圧VDDとの間の電圧を、システム接地電源電圧VSSを基準に例えば2倍に昇圧した電源電圧VOUTを生成する。 Control signal second charge pump circuit 100 2, which is enabled state by the ENB2 is up the voltage between the system ground power supply voltage VSS and a system power supply voltage VDD, doubled for example by a system ground power supply voltage VSS The generated power supply voltage VOUT is generated.

図13に、図12の第1のチャージポンプ回路100の構成例の回路図を示す。 FIG. 13 is a circuit diagram showing a configuration example of the first charge pump circuit 1001 shown in FIG.

図13では、第1のチャージポンプ回路100の構成例について説明するが、第2のチャージポンプ回路100ではレギュレータREG1の出力電圧VREGに代えてシステム電源電圧VDDが採用される点を除いて同様である。 In Figure 13, it will be described first configuration example of the charge pump circuit 100 1, except that the system power supply voltage VDD is employed instead of the output voltage VREG of the second charge pump circuit 100 2, the regulator REG1 It is the same.

第1のチャージポンプ回路100は、チャージポンプ動作により第1のフライングコンデンサFC1に蓄積された電荷を用いて昇圧電圧を生成するためのスイッチ素子であるトランジスタを含む。より具体的には、第1のチャージポンプ回路100は、昇圧電圧が出力される出力電源線と電圧VREGが供給される電源線との間に直列に挿入されるP型(広義には第1導電型)MOSトランジスタ(以下、単にトランジスタ)PT1、PT2を含む。また、第1のチャージポンプ回路100は、電圧VREGが供給される電源線とシステム接地電源電圧VSSが供給される電源線との間に直列に挿入されるP型MOSトランジスタPT3、N型(広義には第2導電型)MOSトランジスタ(以下、単にトランジスタ)NT1を含む。 The first charge pump circuit 100 1 includes a transistor is a switch element for generating a boosted voltage using the charge accumulated by the charge pump operation in the first flying capacitor FC1. More specifically, a first charge pump circuit 100 1, the P-type (broad to be inserted in series between the power supply line to the output power supply line and the voltage VREG of the boosted voltage is output is supplied first 1-conductivity type) MOS transistors (hereinafter simply referred to as transistors) PT1 and PT2. The first charge pump circuit 100 1, P-type MOS transistor PT3, N-type to be inserted in series between the power supply line to which a power supply line and the system ground power supply voltage VSS to the voltage VREG is supplied is supplied ( In a broad sense, it includes a second conductivity type) MOS transistor (hereinafter simply referred to as transistor) NT1.

トランジスタPT1のゲートには、チャージクロックCK1Pが供給される。トランジスタPT2のゲートには、チャージクロックCK2Pが供給される。トランジスタPT3のゲートには、チャージクロックCK3Pが供給される。トランジスタNT1のゲートには、チャージクロックCK1Nが供給される。   The charge clock CK1P is supplied to the gate of the transistor PT1. The charge clock CK2P is supplied to the gate of the transistor PT2. The charge clock CK3P is supplied to the gate of the transistor PT3. The charge clock CK1N is supplied to the gate of the transistor NT1.

トランジスタPT1のソースに、昇圧電圧が出力される電源線が接続される。トランジスタPT1、PT2の接続ノードに、端子TC1を介して第1のフライングコンデンサFC1の一端が接続される。トランジスタPT3、NT1の接続ノードに、端末TC2を介して第1のフライングコンデンサFC1の他端が接続される。   A power supply line for outputting a boosted voltage is connected to the source of the transistor PT1. One end of the first flying capacitor FC1 is connected to the connection node of the transistors PT1 and PT2 via the terminal TC1. The other end of the first flying capacitor FC1 is connected to the connection node of the transistors PT3 and NT1 via the terminal TC2.

図14に、図13のチャージクロックCK1P、CK2P、CK3P、CK1Nのタイミングを模式的に示す。   FIG. 14 schematically shows the timing of the charge clocks CK1P, CK2P, CK3P, and CK1N in FIG.

チャージクロックCK1PがLレベルのとき、チャージクロックCK2PがHレベル、チャージクロックCK3P、CK1NがLレベルとなる(期間PH1)。また、チャージクロックCK1PがHレベルのとき、チャージクロックCK2PがHレベル、チャージクロックCK3P、CK1NがHレベルとなる(期間PH2)。   When the charge clock CK1P is at the L level, the charge clock CK2P is at the H level, and the charge clocks CK3P and CK1N are at the L level (period PH1). When the charge clock CK1P is at the H level, the charge clock CK2P is at the H level, and the charge clocks CK3P and CK1N are at the H level (period PH2).

期間PH1では、トランジスタPT1がオン、トランジスタPT2がオフとなり、端子TC1を介して接続される第1のフライングコンデンサFC1の一端の電圧が、出力電源線に出力される。このとき、トランジスタPT3がオン、トランジスタNT1がオフとなり、外部接続端子TC2を介して接続される第1のフライングコンデンサFC1に他端には、電圧VREGが供給される。   In the period PH1, the transistor PT1 is turned on, the transistor PT2 is turned off, and the voltage at one end of the first flying capacitor FC1 connected via the terminal TC1 is output to the output power supply line. At this time, the transistor PT3 is turned on, the transistor NT1 is turned off, and the voltage VREG is supplied to the other end of the first flying capacitor FC1 connected via the external connection terminal TC2.

期間PH2では、トランジスタPT1がオフ、トランジスタPT2がオンとなり、端子TC1を介して接続される第1のフライングコンデンサFC1の一端には、電圧VREGが供給される。このとき、トランジスタPT3がオフ、トランジスタNT1がオンとなるため、外部接続端子TC2を介して接続される第1のフライングコンデンサFC1の他端には、システム接地電源電圧VSSが供給される。従って、期間PH2では、第1のフライングコンデンサFC1には、電圧VREGとシステム接地電源電圧VSSとの間の電圧に対応した電荷が蓄積される。   In the period PH2, the transistor PT1 is turned off and the transistor PT2 is turned on, and the voltage VREG is supplied to one end of the first flying capacitor FC1 connected through the terminal TC1. At this time, since the transistor PT3 is turned off and the transistor NT1 is turned on, the system ground power supply voltage VSS is supplied to the other end of the first flying capacitor FC1 connected via the external connection terminal TC2. Therefore, in the period PH2, the first flying capacitor FC1 accumulates charges corresponding to the voltage between the voltage VREG and the system ground power supply voltage VSS.

そして、再び、期間PH1では、上述のように出力電源線に、第1のフライングコンデンサFC1の一端の電圧が出力される。このとき、外部接続端子TC2に接続される第1のフライングコンデンサFC1の他端の電圧が電圧VREGとなるため、出力電源線の電圧は、電圧VREGとシステム接地電源電圧VSSとの間の電圧の2倍の電圧となる。   In the period PH1, again, the voltage at one end of the first flying capacitor FC1 is output to the output power line as described above. At this time, since the voltage at the other end of the first flying capacitor FC1 connected to the external connection terminal TC2 becomes the voltage VREG, the voltage of the output power supply line is the voltage between the voltage VREG and the system ground power supply voltage VSS. The voltage is doubled.

なお、トランジスタPT1、PT2が同時にオンとならないように、チャージクロックCK1P、CK2Pを変化させることが望ましい。また、トランジスタPT2、PT3が同時にオンとならないように、チャージクロックCK2P、CK3Pを変化させることが望ましい。更に、トランジスタPT3、NT1が同時にオンとならないように、チャージクロックCK3P、CK1Nを変化させることが望ましい。   It is desirable to change the charge clocks CK1P and CK2P so that the transistors PT1 and PT2 are not turned on at the same time. Further, it is desirable to change the charge clocks CK2P and CK3P so that the transistors PT2 and PT3 are not turned on at the same time. Furthermore, it is desirable to change the charge clocks CK3P and CK1N so that the transistors PT3 and NT1 are not turned on at the same time.

図12に戻って説明を続ける。   Returning to FIG. 12, the description will be continued.

図12のリミッタ回路53は、コンパレータCMP1と、電圧制限回路150とを含む。   The limiter circuit 53 of FIG. 12 includes a comparator CMP1 and a voltage limiting circuit 150.

コンパレータCMP1には、電圧VOUTとシステム接地電源電圧VSSとの間の電圧を抵抗分割することにより得られた入力電圧Vinと、所与の基準電圧VREFとが入力される。そして、コンパレータCMP1は、入力電圧Vinと基準電圧VREFとの比較結果を比較結果パルスとして出力する。このようなコンパレータCMP1の動作は、制御信号LMTenによりイネーブル制御され、リミッタ回路53の動作もまた、制御信号LMTenによりイネーブル制御される。   The comparator CMP1 receives an input voltage Vin obtained by resistance-dividing the voltage between the voltage VOUT and the system ground power supply voltage VSS and a given reference voltage VREF. Then, the comparator CMP1 outputs the comparison result between the input voltage Vin and the reference voltage VREF as a comparison result pulse. The operation of the comparator CMP1 is enabled by the control signal LMTe, and the operation of the limiter circuit 53 is also enabled by the control signal LMTe.

電圧制限回路150は、P型MOSトランジスタTROにより構成される。P型MOSトランジスタTROのゲートには、コンパレータCMP1からの比較結果パルスが入力される。P型MOSトランジスタTROのソースには、電圧VOUTが供給される電源線が接続される。P型MOSトランジスタTROのドレインには、システム電源電圧VDDが供給される電源線に接続される。   The voltage limiting circuit 150 is configured by a P-type MOS transistor TRO. The comparison result pulse from the comparator CMP1 is input to the gate of the P-type MOS transistor TRO. A power supply line to which the voltage VOUT is supplied is connected to the source of the P-type MOS transistor TRO. The drain of the P-type MOS transistor TRO is connected to a power supply line to which the system power supply voltage VDD is supplied.

図15に、図12のコンパレータCMP1と電圧制限回路150の構成例の回路図を示す。   FIG. 15 shows a circuit diagram of a configuration example of the comparator CMP1 and the voltage limiting circuit 150 of FIG.

コンパレータCMP1は、差動増幅器DIF1と、出力回路DRV1とを含む。差動増幅器DIF1は、ソースが接続された差動トランジスタ対と、差動トランジスタ対のソースに電流を供給する電流源トランジスタと、差動トランジスタ対を構成する各トランジスタに電流を供給するカレントミラー回路とを含む。差動トランジスタ対を構成するトランジスタのうち、非反転入力端子となるトランジスタのゲートには基準電圧VREFが供給され、反転入力端子となるトランジスタのゲートには入力電圧Vinが供給される。出力回路DRV1は、直列に接続されたP型MOSトランジスタPDRV1と、N型MOSトランジスタNDRV1とを含む。N型MOSトランジスタNDRV1のゲートには、差動増幅器DIF1の電流源トランジスタのゲート電圧と同じ電圧が供給され、P型MOSトランジスタPDRV1のドレインを駆動する。P型MOSトランジスタPDRV1のゲートには、差動増幅器DIF1の出力電圧が供給される。   The comparator CMP1 includes a differential amplifier DIF1 and an output circuit DRV1. The differential amplifier DIF1 includes a differential transistor pair to which a source is connected, a current source transistor that supplies a current to the source of the differential transistor pair, and a current mirror circuit that supplies a current to each transistor constituting the differential transistor pair. Including. Among the transistors constituting the differential transistor pair, the reference voltage VREF is supplied to the gate of the transistor serving as the non-inverting input terminal, and the input voltage Vin is supplied to the gate of the transistor serving as the inverting input terminal. Output circuit DRV1 includes a P-type MOS transistor PDRV1 and an N-type MOS transistor NDRV1 connected in series. The gate of the N-type MOS transistor NDRV1 is supplied with the same voltage as the gate voltage of the current source transistor of the differential amplifier DIF1, and drives the drain of the P-type MOS transistor PDRV1. The output voltage of the differential amplifier DIF1 is supplied to the gate of the P-type MOS transistor PDRV1.

そして、電圧制限回路150を構成するP型MOSトランジスタTROのゲートには、出力回路DRV1のP型MOSトランジスタPDRV1のドレインの電圧が供給される。   The voltage of the drain of the P-type MOS transistor PDRV1 of the output circuit DRV1 is supplied to the gate of the P-type MOS transistor TRO constituting the voltage limiting circuit 150.

制御信号LMTenによりディセーブル状態に設定されたとき、差動増幅器DIF1の出力ノードの電圧は、例えばシステム電源電圧VDDに固定される。また、制御信号LMTenによりディセーブル状態に設定されたとき、電流源トランジスタは、非導通状態に設定される。更に、制御信号LMTenによりディセーブル状態に設定されたとき、P型MOSトランジスタTROのゲート電圧は、該P型MOSトランジスタTROのソース電圧に固定される。   When the disabled state is set by the control signal LMTen, the voltage at the output node of the differential amplifier DIF1 is fixed at, for example, the system power supply voltage VDD. Further, when the control signal LMTen is set to a disabled state, the current source transistor is set to a non-conductive state. Further, when the disabled state is set by the control signal LMTen, the gate voltage of the P-type MOS transistor TRO is fixed to the source voltage of the P-type MOS transistor TRO.

制御信号LMTenによりイネーブル状態に設定され、入力電圧Vinが基準電圧VREFより高電位の場合、差動増幅器DIF1の出力電圧の電位が上がり、P型MOSトランジスタPDRV1のインピーダンスが上がる。その結果、コンパレータCMP1の出力である比較結果パルスの電位が下がる方向に変化する。このとき、P型MOSトランジスタTROのインピーダンスが下がる方向に変化し、システム電源電圧VDDが供給される電源線に対して放電される電荷量が多くなる。   When the enable state is set by the control signal LMTen and the input voltage Vin is higher than the reference voltage VREF, the potential of the output voltage of the differential amplifier DIF1 increases, and the impedance of the P-type MOS transistor PDRV1 increases. As a result, the potential of the comparison result pulse, which is the output of the comparator CMP1, changes in the direction of decreasing. At this time, the impedance of the P-type MOS transistor TRO changes in a decreasing direction, and the amount of charge discharged to the power supply line to which the system power supply voltage VDD is supplied increases.

一方、制御信号LMTenによりイネーブル状態に設定され、入力電圧Vinが基準電圧VREFより低電位の場合、差動増幅器DIF1の出力電圧の電位が下がり、P型MOSトランジスタPDRV1のインピーダンスが下がる。その結果、コンパレータCMP1の出力である比較結果パルスの電位が上がる方向に変化する。このとき、P型MOSトランジスタTROのインピーダンスが上がる方向に変化し、システム電源電圧VDDが供給される電源線に対して放電される電荷量が少なくなる。   On the other hand, when the enable state is set by the control signal LMTen and the input voltage Vin is lower than the reference voltage VREF, the potential of the output voltage of the differential amplifier DIF1 is lowered and the impedance of the P-type MOS transistor PDRV1 is lowered. As a result, the potential of the comparison result pulse, which is the output of the comparator CMP1, changes in the increasing direction. At this time, the impedance of the P-type MOS transistor TRO changes in the increasing direction, and the amount of charge discharged to the power supply line to which the system power supply voltage VDD is supplied decreases.

このような電源回路50は、図示しない電源回路制御部を有し、電源回路内の各部の制御信号を生成する。   Such a power supply circuit 50 has a power supply circuit control unit (not shown), and generates control signals for the respective units in the power supply circuit.

図16に、電源回路50の電源回路制御部58の構成の概要を示す。   FIG. 16 shows an outline of the configuration of the power supply circuit control unit 58 of the power supply circuit 50.

電源回路制御部58は、表示モード設定レジスタ82からの制御信号MODEに基づいて、制御信号REG1en、ENB1、ENB2、LMTenを生成する。このような電源回路制御部58は、公知の組み合わせ回路により構成される。   The power supply circuit control unit 58 generates control signals REG1en, ENB1, ENB2, and LMTen based on the control signal MODE from the display mode setting register 82. Such a power supply circuit control unit 58 is configured by a known combinational circuit.

図17に、図16の電源回路制御部58の動作説明図を示す。   FIG. 17 shows an operation explanatory diagram of the power supply circuit control unit 58 of FIG.

第1の構成例では、制御信号MODEにより通常表示モード(高負荷表示モード)が指定されたとき、制御信号REG1enによりレギュレータREG1がディセーブル状態に設定され、制御信号ENB1により第1のチャージポンプ回路100がイネーブル状態又はディセーブル状態に設定され、制御信号ENB2により第2のチャージポンプ回路100がイネーブル状態に設定され、制御信号LMTenによりリミッタ回路53がイネーブル状態に設定される。 In the first configuration example, when the normal display mode (high load display mode) is specified by the control signal MODE, the regulator REG1 is disabled by the control signal REG1en, and the first charge pump circuit is set by the control signal ENB1. 100 1 is set to the enable state or disable state, by the control signal ENB2 second charge pump circuit 100 2 is set in the enabled state, the limiter circuit 53 is set to the enable state by the control signal LMTen.

また、制御信号MODEによりパーシャル表示モード(低負荷表示モード)が指定されたとき、制御信号REG1enによりレギュレータREG1がイネーブル状態に設定され、制御信号ENB1により第1のチャージポンプ回路100がイネーブル状態に設定され、制御信号ENB2により第2のチャージポンプ回路100がディセーブル状態に設定され、制御信号LMTenによりリミッタ回路53がディセーブル状態に設定される。 The control signal when the partial display mode (low load display mode) is designated by the MODE control signal REG1en regulator REG1 is set to an enable state by, the first charge pump circuit 100 1 is enabled by the control signal ENB1 is set by the control signal ENB2 second charge pump circuit 100 2 is set to the disable state, the limiter circuit 53 is set to the disable state by the control signal LMTen.

即ち、表示パネル12の駆動電圧が、電源回路50により生成された昇圧電圧VOUTに基づいて生成される場合に、通常表示モードで表示パネル12が駆動されるときには、電源回路50は、昇圧電圧VOUTの電位をリミッタ回路53で制限した電圧を該昇圧電圧として出力する。また、パーシャル表示モード(低負荷表示モード)で表示パネル12が駆動されるときには、電源回路50は、レギュレータREG1の出力電圧VREGを昇圧回路52により昇圧した電圧を、リミッタ回路53で制限することなくそのまま昇圧電圧として出力する。こうすることで、各表示モードにおいて昇圧効率が良い昇圧方法で昇圧電圧を生成できるので、昇圧効率を低下させることなく昇圧電圧を供給できる。   That is, when the drive voltage of the display panel 12 is generated based on the boosted voltage VOUT generated by the power supply circuit 50, when the display panel 12 is driven in the normal display mode, the power supply circuit 50 Is output as the boosted voltage. When the display panel 12 is driven in the partial display mode (low load display mode), the power supply circuit 50 does not limit the voltage obtained by boosting the output voltage VREG of the regulator REG1 by the booster circuit 52 by the limiter circuit 53. The boosted voltage is output as it is. By doing so, the boosted voltage can be generated by a boosting method with good boosting efficiency in each display mode, so that the boosted voltage can be supplied without reducing the boosting efficiency.

更に具体的には、通常表示モードで表示パネル12が駆動されるときには、電源回路50は、第1及び第2のチャージポンプ回路100、100により生成された昇圧電圧、又は第2のチャージポンプ回路100により生成された昇圧電圧を出力する。また、パーシャル表示モードで表示パネル12が駆動されるときには、第1のチャージポンプ回路100により生成された昇圧電圧を出力する。これにより、電源回路50の出力負荷が大きいとき、高い昇圧能力で昇圧電圧を生成し、電源回路50の出力負荷が小さいとき、低い昇圧能力で昇圧電圧を生成できるので、昇圧効率を著しく低下させることなく安定して昇圧電圧を供給できる。 More specifically, when the display panel 12 is driven in the normal display mode, the power supply circuit 50 generates the boosted voltage generated by the first and second charge pump circuits 100 1 and 100 2 or the second charge. and outputs the boosted voltage generated by the pump circuit 100 2. Further, when the display panel 12 is driven in the partial display mode, the boosted voltage generated by the first charge pump circuit 1001 is output. As a result, when the output load of the power supply circuit 50 is large, a boosted voltage can be generated with a high boosting capability, and when the output load of the power supply circuit 50 is small, a boosted voltage can be generated with a low boosting capability, thereby significantly reducing the boosting efficiency. The boosted voltage can be supplied stably without any problems.

2.2 第2の構成例
第1の構成例では、通常表示モードでは、電源回路50の出力負荷に応じて昇圧能力を変更することなく昇圧電圧を生成するようにしたので、出力負荷が変化して該出力負荷が高くなった場合でも昇圧能力が足りなくなって昇圧効率を低下させる事態を招く可能性がある。これに対して、第2の構成例では、通常表示モードで表示パネル12が駆動されるとき、電源回路50の出力負荷に応じて昇圧回路の昇圧能力を変更する制御を行い、パーシャル表示モードで表示パネル12が駆動されるとき、電源回路50の出力負荷に応じて昇圧回路の昇圧能力を変更する制御を省略する。こうすることで、電源回路50の出力負荷が高い場合でも昇圧能力を低下させることなく、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。
2.2 Second Configuration Example In the first configuration example, in the normal display mode, the boost voltage is generated without changing the boost capability according to the output load of the power supply circuit 50, so the output load changes. Even when the output load becomes high, there is a possibility that the boosting capability becomes insufficient and the boosting efficiency is lowered. In contrast, in the second configuration example, when the display panel 12 is driven in the normal display mode, control is performed to change the boosting capability of the booster circuit in accordance with the output load of the power supply circuit 50, and in the partial display mode. When the display panel 12 is driven, the control for changing the boosting capability of the booster circuit according to the output load of the power supply circuit 50 is omitted. Thus, even when the output load of the power supply circuit 50 is high, it is possible to prevent the boosting efficiency from being lowered with respect to the output load without reducing the boosting capability.

図18に、本実施形態の第2の構成例における液晶表示装置の構成要部を示す。図18において、図1又は図2と同一部分には同一符号を付し、適宜説明を省略する。また、液晶表示装置の他のブロックの図示及び説明を省略する。   FIG. 18 shows a main configuration part of the liquid crystal display device according to the second configuration example of the present embodiment. In FIG. 18, the same parts as those in FIG. 1 or FIG. Further, illustration and description of other blocks of the liquid crystal display device are omitted.

第2の構成例では、表示パネル12のソース線の駆動電圧が昇圧電圧VOUTに基づいて生成され、電源回路50が、出力負荷を評価するための評価値である総和データGSUMを所与の閾値と比較することで、昇圧能力を変更するか否かを判断できるようになっている。この総和データGSUMは、ソースドライバ20の階調データ総和演算部25により求められる。電源回路50は、総和データGSUMに基づいて昇圧能力を変更し、昇圧電圧をソースドライバ20に供給する。   In the second configuration example, the drive voltage of the source line of the display panel 12 is generated based on the boosted voltage VOUT, and the power supply circuit 50 uses the total data GSUM, which is an evaluation value for evaluating the output load, as a given threshold value. It is possible to determine whether or not to change the boosting capability. The total data GSUM is obtained by the gradation data total calculation unit 25 of the source driver 20. The power supply circuit 50 changes the boost capability based on the sum data GSUM and supplies the boost voltage to the source driver 20.

より具体的には、電源回路50は、電源回路50の出力負荷に対して昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、出力負荷に対して昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更する。   More specifically, when it is determined that the boosting capability is high with respect to the output load of the power supply circuit 50, the power supply circuit 50 changes the boosting capability so that the boosting capability becomes lower, and When it is determined that the boosting capability is low, the boosting capability is changed so that the boosting capability becomes higher.

以下では、第2の構成例が第1の構成例と異なる点についてのみ説明し、同一部部についての説明を適宜省略する。   Hereinafter, only the difference between the second configuration example and the first configuration example will be described, and description of the same part will be appropriately omitted.

図19に、図18の第2の構成例におけるソースドライバの構成例のブロック図を示す。図19において、図4と同一部分には同一符号を付し、適宜説明を省略する。   FIG. 19 shows a block diagram of a configuration example of the source driver in the second configuration example of FIG. In FIG. 19, the same parts as those in FIG.

第2の構成例におけるソースドライバが第1の構成例におけるソースドライバと異なる点は、第2の構成例におけるソースドライバが階調データ総和演算部25を含む点である。   The source driver in the second configuration example is different from the source driver in the first configuration example in that the source driver in the second configuration example includes the gradation data summation calculation unit 25.

階調データ総和演算部25は、電源回路50の出力負荷を評価するための評価値を、階調データに基づいて演算する。この評価値は、総和データGSUMとして電源回路50に供給される。より具体的には、階調データ総和演算部25は、1走査ライン分の階調データを加算することで、評価値を求めることができる。例えば階調データ総和演算部25は、ラインラッチ26に取り込まれる階調データを1ソース出力毎に加算して総和データを求め、評価値とする。このような評価値としての総和データに基づいて、表示パネル12の駆動に用いられる階調電圧の大小を大まかに評価でき、電源回路50の出力負荷の評価に用いることができる。   The gradation data sum calculation unit 25 calculates an evaluation value for evaluating the output load of the power supply circuit 50 based on the gradation data. This evaluation value is supplied to the power supply circuit 50 as total data GSUM. More specifically, the gradation data summation calculation unit 25 can obtain the evaluation value by adding gradation data for one scanning line. For example, the gradation data summation calculation unit 25 adds the gradation data fetched into the line latch 26 for each source output, obtains summation data, and uses it as an evaluation value. Based on the total data as such evaluation values, the magnitude of the gradation voltage used for driving the display panel 12 can be roughly evaluated, and can be used for evaluating the output load of the power supply circuit 50.

図20に、第2の構成例における電源回路50の昇圧回路52、リミッタ回路53の構成例を示す。   FIG. 20 shows a configuration example of the booster circuit 52 and the limiter circuit 53 of the power supply circuit 50 in the second configuration example.

第2の構成例における昇圧回路52が第1の構成例における昇圧回路52と異なる点は、第2の構成例では切替制御部110が含まれる点である。   The booster circuit 52 in the second configuration example is different from the booster circuit 52 in the first configuration example in that the switching control unit 110 is included in the second configuration example.

切替制御部110は、第1及び第2のチャージポンプ回路100、100のイネーブル制御を行う。より具体的には、切替制御部110は、第1及び第2のチャージポンプ回路100、100のいずれか1つをイネーブル状態に設定したり、第1及び第2のチャージポンプ回路100、100の両方をイネーブル状態に設定したりできる。こうすることで、切替制御部110は、昇圧回路52の昇圧能力を3種類のいずれかから選択して制御できる。この切替制御部110は、電源回路50の出力負荷に応じて昇圧回路52の昇圧能力を変更する制御を行う。 The switching control unit 110 performs enable control of the first and second charge pump circuits 100 1 and 100 2 . More specifically, the switching control unit 110 sets one of the first and second charge pump circuits 100 1 , 100 2 to an enabled state, or the first and second charge pump circuits 100 1. It may or enabled state both 100 2. By doing so, the switching control unit 110 can select and control the boosting capability of the booster circuit 52 from any of the three types. The switching control unit 110 performs control to change the boosting capability of the booster circuit 52 according to the output load of the power supply circuit 50.

図21に、第2の構成例における電源回路の電源回路制御部58の動作説明図を示す。   FIG. 21 is an operation explanatory diagram of the power circuit controller 58 of the power circuit in the second configuration example.

第2の構成例では、制御信号MODEにより通常表示モード(高負荷表示モード)が指定されたとき、制御信号REG1enによりレギュレータREG1がディセーブル状態に設定され、制御信号LMTenによりリミッタ回路53がイネーブル状態に設定される。第1及び第2のチャージポンプ回路100、100のイネーブル制御は、電源回路50の出力負荷に応じて行われる。より具体的には、通常表示モードが指定されたとき、電源回路50の昇圧回路52が、電源回路50の出力負荷と、リミッタ回路53が昇圧電圧の電位を制限したか否かを示すリミッタ動作情報とに基づいて、昇圧能力を変更する。 In the second configuration example, when the normal display mode (high load display mode) is designated by the control signal MODE, the regulator REG1 is disabled by the control signal REG1en, and the limiter circuit 53 is enabled by the control signal LMTen. Set to The enable control of the first and second charge pump circuits 100 1 and 100 2 is performed according to the output load of the power supply circuit 50. More specifically, when the normal display mode is designated, the booster circuit 52 of the power supply circuit 50 indicates whether or not the output load of the power supply circuit 50 and the limiter circuit 53 limit the potential of the boosted voltage. Based on the information, the boosting capability is changed.

また、制御信号MODEによりパーシャル表示モード(低負荷表示モード)が指定されたとき、制御信号REG1enによりレギュレータREG1がイネーブル状態に設定され、制御信号ENB1により第1のチャージポンプ回路100がイネーブル状態に設定され、制御信号ENB2により第2のチャージポンプ回路100がディセーブル状態に設定され、制御信号LMTenによりリミッタ回路53がディセーブル状態に設定される。これにより、電源回路50の出力負荷が高い場合でも昇圧能力を低下させることなく、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。 The control signal when the partial display mode (low load display mode) is designated by the MODE control signal REG1en regulator REG1 is set to an enable state by, the first charge pump circuit 100 1 is enabled by the control signal ENB1 is set by the control signal ENB2 second charge pump circuit 100 2 is set to the disable state, the limiter circuit 53 is set to the disable state by the control signal LMTen. As a result, even when the output load of the power supply circuit 50 is high, it is possible to prevent the boosting efficiency from decreasing with respect to the output load without decreasing the boosting capability.

このような第2の構成例における電源回路50は、更に、コンパレータCMP2、レベルシフタ180、カウンタ182、判定ロジック部184、閾値更新部186を含む。   The power supply circuit 50 in the second configuration example further includes a comparator CMP2, a level shifter 180, a counter 182, a determination logic unit 184, and a threshold update unit 186.

コンパレータCMP2は、コンパレータCMP1からの比較結果パルスにより、リミッタ回路53の電圧制限回路150が電圧を調整した期間を判別し、リミッタ回路53の動作情報を検出できる。   The comparator CMP2 can detect the operation information of the limiter circuit 53 by determining the period during which the voltage limiting circuit 150 of the limiter circuit 53 has adjusted the voltage based on the comparison result pulse from the comparator CMP1.

図22に、コンパレータCMP1の比較結果パルスの説明図を示す。   FIG. 22 is an explanatory diagram of comparison result pulses of the comparator CMP1.

比較結果パルスは、図22に示すようにパルス信号となる。入力電圧Vinが基準電圧VREFより高電位の場合には、比較結果パルスがLレベルとなり、上述のようにシステム電源電圧VDDが供給される電源線に電荷を放電する期間となる。また、入力電圧Vinが基準電圧VREFより低電位の場合には、比較結果パルスがHレベルとなり、該電源線に電荷を放電しない期間となる。   The comparison result pulse becomes a pulse signal as shown in FIG. When the input voltage Vin is higher than the reference voltage VREF, the comparison result pulse is at the L level, which is a period for discharging charges to the power supply line to which the system power supply voltage VDD is supplied as described above. Further, when the input voltage Vin is lower than the reference voltage VREF, the comparison result pulse is at the H level, and it is a period during which no charge is discharged to the power supply line.

このように、リミッタ回路53では、入力電圧Vinが基準電圧VREFより高電位側になると、P型MOSトランジスタTROがオンとなって、電圧VOUTが供給される電源線の電荷を、システム電源電圧VDDが供給される電源線に放電する制御を行う。   Thus, in the limiter circuit 53, when the input voltage Vin becomes higher than the reference voltage VREF, the P-type MOS transistor TRO is turned on, and the charge of the power supply line to which the voltage VOUT is supplied is changed to the system power supply voltage VDD. Is controlled to discharge to the power supply line to which is supplied.

第2の構成例における電源回路50は、上述のように、出力負荷を評価するための評価値である総和データGSUMを所与の閾値と比較することで、昇圧能力を変更するか否かを判断できるようになっている。更に、この閾値は、リミッタ回路53が昇圧電圧である電圧VOUTの電位を制限したか否かを示すリミッタ動作情報に基づいて更新される。従って、電源回路50は、電源回路50の出力負荷とリミッタ動作情報とに基づいて、昇圧回路52の昇圧能力を変更することができる。   As described above, the power supply circuit 50 in the second configuration example compares the summation data GSUM, which is an evaluation value for evaluating the output load, with a given threshold value to determine whether or not to change the boosting capability. It is possible to judge. Further, this threshold value is updated based on limiter operation information indicating whether or not the limiter circuit 53 has limited the potential of the voltage VOUT that is the boosted voltage. Therefore, the power supply circuit 50 can change the boosting capability of the booster circuit 52 based on the output load of the power supply circuit 50 and the limiter operation information.

そのため、図20において、コンパレータCMP2には、リミッタ回路53からの比較結果パルスと、所与の閾値電圧VTHとが入力される。コンパレータCMP2の高電位側の電源を電圧VOUT、低電位側の電源をシステム接地電源電圧VSSとすると、閾値電圧VTHは、次の式で表すことができる。   Therefore, in FIG. 20, the comparison result pulse from the limiter circuit 53 and a given threshold voltage VTH are input to the comparator CMP2. When the power supply on the high potential side of the comparator CMP2 is the voltage VOUT and the power supply on the low potential side is the system ground power supply voltage VSS, the threshold voltage VTH can be expressed by the following equation.

VTH=VOUT−Vthp−α ・・・(1)
ここで、Vthpは、電圧制限回路150を構成するP型MOSトランジスタTROの閾値電圧であり、αは0.1V〜0.2V程度の正の定数値である。このようなコンパレータCMP2の出力信号は、図22の比較結果パルスのHレベル、Lレベルに対応した信号となり、電荷を電源線に放電する時間の長さを監視するための信号となる。
VTH = VOUT−Vthp−α (1)
Here, Vthp is a threshold voltage of the P-type MOS transistor TRO constituting the voltage limiting circuit 150, and α is a positive constant value of about 0.1V to 0.2V. The output signal of the comparator CMP2 is a signal corresponding to the H level and L level of the comparison result pulse in FIG. 22, and is a signal for monitoring the length of time for discharging the charge to the power supply line.

レベルシフタ180は、このようなコンパレータCMP2の出力信号の電圧レベルを所与の電圧レベルの信号にシフトする。カウンタ182は、レベルシフタ180の出力信号であるパルス信号のパルス幅又はパルス数をカウントする。カウンタ182の所定期間におけるカウント値を、リミッタ動作情報を示す信号と考えることができる。即ち、昇圧能力が大きいときは、リミッタ回路53が動作している期間が長くなる。そのため、パルス信号のパルス幅又はパルス数をカウントすることで、リミッタ回路53のリミッタ動作情報を数値化できる。パルス信号のパルス数をカウントする場合、例えば一定期間(1又は複数の水平走査期間、1又は複数の垂直走査期間)にリミッタ回路53が動作した期間に対応するパルス数を、ドットクロック(ピクセルクロック)等の所与のクロック信号を用いてカウントすればよい。   The level shifter 180 shifts the voltage level of the output signal of the comparator CMP2 to a signal having a given voltage level. The counter 182 counts the pulse width or number of pulses of the pulse signal that is the output signal of the level shifter 180. The count value in the predetermined period of the counter 182 can be considered as a signal indicating limiter operation information. That is, when the boosting capability is large, the period during which the limiter circuit 53 is operating becomes long. Therefore, the limiter operation information of the limiter circuit 53 can be digitized by counting the pulse width or the number of pulses of the pulse signal. When counting the number of pulses of the pulse signal, for example, the number of pulses corresponding to the period during which the limiter circuit 53 is operated in a certain period (one or more horizontal scanning periods, one or more vertical scanning periods) is set to a dot clock (pixel clock). ) Etc. may be counted using a given clock signal.

判定ロジック部184は、総和データGSUMと所与の閾値とを比較することで、昇圧回路52の切替制御部110の制御を行う。本実施形態では、判定ロジック部184からの判定結果に基づいて、切替制御部110が、第1及び第2のチャージポンプ回路100、100のうち少なくとも1つがイネーブル状態となるように制御する。この結果、切替制御部110が、昇圧回路52の昇圧能力の変更後に、第1のチャージポンプ回路100により生成された昇圧電圧、第2のチャージポンプ回路100により生成された昇圧電圧、又は第1及び第2のチャージポンプ回路100、100により生成された昇圧電圧を出力する。 The determination logic unit 184 controls the switching control unit 110 of the booster circuit 52 by comparing the sum data GSUM with a given threshold value. In the present embodiment, based on the determination result from the determination logic unit 184, the switching control unit 110 performs control so that at least one of the first and second charge pump circuits 100 1 and 100 2 is enabled. . As a result, the switching control unit 110, after changing the boosting capability of the booster circuit 52, a first boosted voltage generated by the charge pump circuit 100 1, second boosted voltage generated by the charge pump circuit 100 2, or The boosted voltage generated by the first and second charge pump circuits 100 1 and 100 2 is output.

更に判定ロジック部184は、カウンタ182のカウント値に基づいて、閾値を更新すべきか否かを判定する。例えば、判定ロジック部184は、所与の更新判定用閾値とカウント値とを比較する。判定ロジック部184によって閾値を更新すべきと判定されたとき、閾値更新部186は現在の閾値をインクリメント又はデクリメントして閾値を更新し、判定ロジック部184に該閾値を供給する。そして、判定ロジック部184は、該閾値と総和データGSUMとを比較することで、切替制御部110の制御を行う。このように、カウント値に基づいてリミッタ回路53の動作期間が長いか短いかを判定することで、閾値が、所与の閾値電圧と電圧VOUT(昇圧電圧)との比較結果に基づいて更新される。   Further, the determination logic unit 184 determines whether or not the threshold value should be updated based on the count value of the counter 182. For example, the determination logic unit 184 compares a given update determination threshold value with a count value. When the determination logic unit 184 determines that the threshold should be updated, the threshold update unit 186 updates the threshold by incrementing or decrementing the current threshold, and supplies the threshold to the determination logic unit 184. Then, the determination logic unit 184 controls the switching control unit 110 by comparing the threshold value with the total data GSUM. Thus, by determining whether the operation period of the limiter circuit 53 is long or short based on the count value, the threshold value is updated based on the comparison result between the given threshold voltage and the voltage VOUT (boosted voltage). The

図23に、図20の判定ロジック部184の動作の一例の説明図を示す。   FIG. 23 illustrates an example of the operation of the determination logic unit 184 in FIG.

第2の構成例では、総和データGSUMの最大値に対して、演算対象の走査ラインの総和データGSUMに応じて、昇圧回路52の昇圧能力を変更する。そのため、判定ロジック部184は、2つの閾値THA、THBを有する。閾値THAは、第2のチャージポンプ回路100をイネーブル状態に設定した状態で、第1のチャージポンプ回路100をイネーブル状態に設定するか否かを判定するための閾値である。閾値THBは、第1及び第2のチャージポンプ回路100、100のいずれかをイネーブル状態に設定するか否かを判定するための閾値である。 In the second configuration example, the boosting capability of the booster circuit 52 is changed with respect to the maximum value of the sum total data GSUM in accordance with the sum total data GSUM of the scan lines to be calculated. Therefore, the determination logic unit 184 has two threshold values THA and THB. Threshold THA is a state in which the second charge pump circuit 100 2 is set to an enable state, a threshold value for the first charge pump circuit 100 1 determines whether the enabled state. The threshold value THB is a threshold value for determining whether or not one of the first and second charge pump circuits 100 1 and 100 2 is set to an enable state.

従って、総和データGSUMが閾値THAより大きいとき、第1及び第2のチャージポンプ回路100、100をイネーブル状態に設定する制御が行われる。また、総和データGSUMが閾値THA以下で、且つ閾値THBより大きいとき、第1のチャージポンプ回路100をディセーブル状態に設定し、第2のチャージポンプ回路100をイネーブル状態に設定する制御を行う。更に、総和データGSUMが閾値THB以下のとき、第1のチャージポンプ回路100をイネーブル状態に設定し、第2のチャージポンプ回路100をディセーブル状態に設定する制御を行う。 Therefore, when the sum data GSUM is larger than the threshold value THA, control is performed to set the first and second charge pump circuits 100 1 and 100 2 to the enable state. A sum data GSUM is below the threshold value THA, and when the threshold THB greater than the first charge pump circuit 100 1 is set to the disable state, the control for setting the second charge pump circuit 100 2 in the enabled state Do. Furthermore, when the total data GSUM the following threshold THB, the first charge pump circuit 100 1 is set to the enable state, the control for setting the second charge pump circuit 100 2 disabled state.

図24に、図20の判定ロジック部184の構成例の要部の回路図を示す。   FIG. 24 shows a circuit diagram of a main part of a configuration example of the determination logic unit 184 of FIG.

判定ロジック部184は、コンパレータCMP10、CMP11、CMP12、CMP13、最小値最大値判定部MM1、MM2を含む。なお、判定ロジック部184は、複数のフリップフロップDFF1〜DFF6を有し、各フリップフロップは図示しない初期化信号により初期化されるものとする。   The determination logic unit 184 includes comparators CMP10, CMP11, CMP12, and CMP13, and minimum value / maximum value determination units MM1 and MM2. Note that the determination logic unit 184 includes a plurality of flip-flops DFF1 to DFF6, and each flip-flop is initialized by an initialization signal (not shown).

図24の判定ロジック部184には、水平同期信号LP、総和データGSUM、閾値THA、THB、パルスデータPLSET、PCNT1、PCNT2が入力され、制御信号ENB1、ENB2、INCA、DECA、INCB、DECBを出力する。   24 receives the horizontal synchronization signal LP, the sum data GSUM, threshold values THA, THB, and pulse data PLSET, PCNT1, and PCNT2, and outputs control signals ENB1, ENB2, INCA, DECA, INCB, and DECB. To do.

ここで、パルスデータPLSETは、閾値データである。例えば、コンパレータCMP12は、比較結果パルスに基づいて電圧VOUTが所与の閾値電圧(VTH=5.9V)以下となったことを示す比較結果信号、電圧VOUTが所与の閾値電圧(VTH=6.12V)以上となったことを示す比較結果信号を出力できる。そして、電圧VOUTが所与の閾値電圧(VTH=5.9)以下となったことを示す比較結果信号の(所与のレベルを維持する)幅、パルス幅、又は該比較結果信号が所与のレベルを維持する期間を所与のクロック(例えばドットクロック又はピクセルクロック)を用いて検定した結果が、パルスデータPCNT1として入力される。電圧VOUTが所与の閾値電圧(VTH=6.12V)以上となったことを示す比較結果信号の(所与のレベルを維持する)幅、パルス幅、又は該比較結果信号が所与のレベルを維持する期間を所与のクロック(例えばドットクロック又はピクセルクロック)を用いて検定した結果が、パルスデータPCNT2として入力される。パルスデータPLSETと、パルスデータPCNT1、PCNT2の各パルスデータとが比較処理される。 Here, the pulse data PLSET is threshold data. For example, the comparator CMP 12 compares the voltage VOUT with a given threshold voltage (VTH = VTH = 5.9 V) based on the comparison result pulse, indicating that the voltage VOUT has become a given threshold voltage (VTH = 5.9 V) or less. 6.12 V) or higher, a comparison result signal can be output indicating that Then, the width of the comparison result signal (maintaining a given level), the pulse width, or the comparison result signal indicating that the voltage VOUT is equal to or lower than the given threshold voltage (VTH = 5.9) A result obtained by testing a period for maintaining the level using a given clock (for example, a dot clock or a pixel clock) is input as pulse data PCNT1. The width of the comparison result signal indicating that the voltage VOUT is equal to or higher than a given threshold voltage (VTH = 6.12 V) (maintaining a given level), the pulse width, or the comparison result signal is a given level. The result of testing the period for maintaining the value using a given clock (for example, dot clock or pixel clock) is input as pulse data PCNT2. The pulse data PLSET is compared with each pulse data of the pulse data PCNT1 and PCNT2.

昇圧能力が高すぎるとリミッタ回路53が動作することから、パルスデータPCNT1がパルスデータPLSETより大きいと判定されたとき、閾値電圧(VTH=5.9V)に対応する閾値THBをインクリメントする制御を行う。同様に、パルスデータPCNT2がパルスデータPLSETより大きいと判定されたとき、閾値電圧(VTH=6.12V)に対応する閾値THAをインクリメントする制御を行う。   Since the limiter circuit 53 operates when the boosting capability is too high, when it is determined that the pulse data PCNT1 is larger than the pulse data PLSET, the threshold THB corresponding to the threshold voltage (VTH = 5.9V) is incremented. . Similarly, when it is determined that the pulse data PCNT2 is larger than the pulse data PLSET, control is performed to increment the threshold value THA corresponding to the threshold voltage (VTH = 6.12V).

昇圧能力が低すぎるとリミッタ回路53が動作しないため、パルスデータPCNT1がパルスデータPLSETより小さいと判定されたとき、閾値電圧(VTH=5.9V)に対応する閾値THBをデクリメントする制御を行う。同様に、パルスデータPCNT2がパルスデータPLSETより小さいと判定されたとき、閾値電圧(VTH=6.12V)に対応する閾値THAをデクリメントする制御を行う。 Since the limiter circuit 53 does not operate when the boosting capability is too low, when it is determined that the pulse data PCNT1 is smaller than the pulse data PLSET, control is performed to decrement the threshold value THB corresponding to the threshold voltage (VTH = 5.9V). Similarly, when it is determined that the pulse data PCNT2 is smaller than the pulse data PLSET, control is performed to decrement the threshold value THA corresponding to the threshold voltage (VTH = 6.12V).

制御信号INCAは、閾値THAをインクリメントするための制御信号である。制御信号INCBは、閾値THBをインクリメントするための制御信号である。制御信号DECAは、閾値THAをデクリメントするための制御信号である。制御信号DECBは、閾値THBをデクリメントするための制御信号である。   The control signal INCA is a control signal for incrementing the threshold value THA. The control signal INCB is a control signal for incrementing the threshold value THB. The control signal DECA is a control signal for decrementing the threshold value THA. The control signal DECB is a control signal for decrementing the threshold value THB.

制御信号ENB1は、第1のチャージポンプ回路100をイネーブル状態に設定するための制御信号である。制御信号ENB2は、第2のチャージポンプ回路100をイネーブル状態に設定するための制御信号である。 The control signal ENB1 is a control signal for setting the first charge pump circuit 1001 to an enable state. The control signal ENB2 is a control signal for setting the second charge pump circuit 1002 to an enable state.

図24において、コンパレータCMP10は、総和データGSUMが閾値THAより大きいとき、出力信号がHレベルとなる。コンパレータCMP11は、総和データGSUMが閾値THBAより大きいとき、出力信号がHレベルとなる。コンパレータCMP12は、パルスデータPCNT2がパルスデータPLSETより大きいとき、出力信号がHレベルとなる。コンパレータCMP13は、パルスデータPCNT1がパルスデータPLSETより大きいとき、出力信号がHレベルとなる。   In FIG. 24, when the sum data GSUM is larger than the threshold value THA, the output signal of the comparator CMP10 becomes H level. When the sum data GSUM is larger than the threshold value THBA, the output signal of the comparator CMP11 becomes H level. When the pulse data PCNT2 is larger than the pulse data PLSET, the output signal of the comparator CMP12 becomes H level. When the pulse data PCNT1 is larger than the pulse data PLSET, the output signal of the comparator CMP13 becomes H level.

最小値最大値判定部MM1は、閾値THAの各ビットが「1」のときインクリメント制御を禁止するための制御信号を出力する。最小値最大値判定部MM1は、閾値THAの各ビットが「0」のときデクリメント制御を禁止するための制御信号を出力する。   The minimum value / maximum value determination unit MM1 outputs a control signal for prohibiting the increment control when each bit of the threshold value THA is “1”. The minimum value / maximum value determination unit MM1 outputs a control signal for prohibiting decrement control when each bit of the threshold value THA is “0”.

最小値最大値判定部MM2は、閾値THBの各ビットが「1」のときインクリメント制御を禁止するための制御信号を出力する。最小値最大値判定部MM2は、閾値THBの各ビットが「0」のときデクリメント制御を禁止するための制御信号を出力する。   The minimum / maximum value determination unit MM2 outputs a control signal for prohibiting the increment control when each bit of the threshold value THB is “1”. The minimum / maximum value determination unit MM2 outputs a control signal for prohibiting decrement control when each bit of the threshold value THB is “0”.

このように判定ロジック部184は、総和データGSUM、閾値THA、THBに基づいて、第1及び第2のチャージポンプ回路100、100をイネーブル状態に設定する制御を行うことができる。また、判定ロジック部184は、比較結果パルスに基づいてリミッタ回路53が動作した期間を判定し、その判定結果に応じて閾値THA、THBをインクリメント又はデクリメントする制御を行うことができる。 As described above, the determination logic unit 184 can perform control for setting the first and second charge pump circuits 100 1 and 100 2 to the enable state based on the total data GSUM and the threshold values THA and THB. Further, the determination logic unit 184 can determine a period during which the limiter circuit 53 has been operated based on the comparison result pulse, and can perform control to increment or decrement the thresholds THA and THB according to the determination result.

以上説明したように、本実施形態によれば、昇圧した電圧がターゲット電圧を超過した場合であっても、昇圧元の電源が供給される電源線に電荷を放電するようにしたので、システム接地電源電圧VSSが供給される電源線に電荷を放電するよりも大幅に低消費電力化を実現できる。更に、第1の構成例によれば、電源回路50の出力負荷が大きいとき、高い昇圧能力で昇圧電圧を生成し、電源回路50の出力負荷が小さいとき、低い昇圧能力で昇圧電圧を生成できるので、昇圧効率を著しく低下させることなく安定して昇圧電圧を供給できる。更にまた、第2の構成例によれば、出力負荷に応じて昇圧回路の昇圧能力を変更できるようにしたので、出力負荷が高い場合でも昇圧能力を低下させることなく、且つ出力負荷に対して昇圧効率が低下することを防止できるようになる。   As described above, according to the present embodiment, even when the boosted voltage exceeds the target voltage, the electric charge is discharged to the power supply line to which the boosting source power is supplied. The power consumption can be significantly reduced as compared with the case where electric charges are discharged to the power supply line to which the power supply voltage VSS is supplied. Furthermore, according to the first configuration example, when the output load of the power supply circuit 50 is large, the boosted voltage can be generated with a high boosting capability, and when the output load of the power supply circuit 50 is small, the boosted voltage can be generated with a low boosting capability. Thus, the boosted voltage can be stably supplied without significantly reducing the boosting efficiency. Furthermore, according to the second configuration example, since the boosting capability of the booster circuit can be changed according to the output load, even when the output load is high, the boosting capability is not decreased and the output load is reduced. It becomes possible to prevent the boosting efficiency from being lowered.

3. 電子機器
図25に、本実施形態の電源回路が適用される電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
3. Electronic Device FIG. 25 shows a block diagram of a configuration example of an electronic device to which the power supply circuit of the present embodiment is applied. Here, a block diagram of a configuration example of a mobile phone is shown as an electronic device.

携帯電話機900は、カメラモジュール910を含む。カメラモジュール910は、CCDカメラを含み、CCDカメラで撮像した画像のデータを、YUVフォーマットで表示コントローラ540に供給する。表示コントローラ540は、図1又は図2の表示コントローラ40の機能を有する。   The mobile phone 900 includes a camera module 910. The camera module 910 includes a CCD camera, and supplies image data captured by the CCD camera to the display controller 540 in the YUV format. The display controller 540 has the function of the display controller 40 of FIG. 1 or FIG.

携帯電話機900は、表示パネル512を含む。表示パネル512は、ソースドライバ520及びゲートドライバ530によって駆動される。表示パネル512は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル512は、図1又は図2の表示パネル12の機能を有する。   The mobile phone 900 includes a display panel 512. The display panel 512 is driven by the source driver 520 and the gate driver 530. The display panel 512 includes a plurality of gate lines, a plurality of source lines, and a plurality of pixels. The display panel 512 has the function of the display panel 12 shown in FIG.

表示コントローラ540は、ソースドライバ520及びゲートドライバ530に接続され、ソースドライバ520に対してRGBフォーマットの階調データを供給する。   The display controller 540 is connected to the source driver 520 and the gate driver 530 and supplies gradation data in RGB format to the source driver 520.

電源回路542は、ソースドライバ520及びゲートドライバ530に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路542は、図1又は図2の電源回路50の機能を有する。表示ドライバ544としてソースドライバ520、ゲートドライバ530及び電源回路542を含み、該表示ドライバ544が表示パネル512を駆動できる。   The power supply circuit 542 is connected to the source driver 520 and the gate driver 530, and supplies a driving power supply voltage to each driver. The power supply circuit 542 has the function of the power supply circuit 50 in FIG. 1 or FIG. The display driver 544 includes a source driver 520, a gate driver 530, and a power supply circuit 542, and the display driver 544 can drive the display panel 512.

ホスト940は、表示コントローラ540に接続される。ホスト940は、表示コントローラ540を制御する。またホスト940は、アンテナ960を介して受信された階調データを、変復調部950で復調した後、表示コントローラ540に供給できる。表示コントローラ540は、この階調データに基づき、ソースドライバ520及びゲートドライバ530により表示パネル512に表示させる。ソースドライバ520は、第1〜第3の実施形態のいずれかのソースドライバの機能を有する。ゲートドライバ530は、図1又は図2のゲートドライバ30の機能を有する。   The host 940 is connected to the display controller 540. The host 940 controls the display controller 540. In addition, the host 940 can demodulate the gradation data received via the antenna 960 by the modem 950 and then supply it to the display controller 540. The display controller 540 causes the display panel 512 to display the source driver 520 and the gate driver 530 based on the gradation data. The source driver 520 has the function of any of the source drivers in the first to third embodiments. The gate driver 530 has the function of the gate driver 30 shown in FIG.

ホスト940は、カメラモジュール910で生成された階調データを変復調部950で変調した後、アンテナ960を介して他の通信装置への送信を指示できる。   The host 940 can instruct transmission to another communication device via the antenna 960 after the modulation / demodulation unit 950 modulates the gradation data generated by the camera module 910.

ホスト940は、操作入力部970からの操作情報に基づいて階調データの送受信処理、カメラモジュール910の撮像、表示パネル512の表示処理を行う。   The host 940 performs gradation data transmission / reception processing, imaging of the camera module 910, and display processing of the display panel 512 based on operation information from the operation input unit 970.

なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。更に、表示パネルの駆動に限らず、種々の回路に電源を供給するものに適用可能である。   The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention is not limited to being applied to driving the above-described liquid crystal display panel, but can be applied to driving electroluminescence and plasma display devices. Furthermore, the present invention is not limited to driving a display panel, and can be applied to a device that supplies power to various circuits.

更に、上述した実施形態の液晶表示装置は、携帯電話機、携帯型情報機器(PDA等)、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、電子手帳又はGPS(Global Positioning System)などの種々の電子機器に組み込むことができる。   Furthermore, the liquid crystal display device of the above-described embodiment includes a mobile phone, a portable information device (PDA, etc.), a digital camera, a projector, a portable audio player, a mass storage device, a video camera, an electronic notebook, or a GPS (Global Positioning System). It can be incorporated in various electronic devices.

また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の1の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。   In the invention according to the dependent claims of the present invention, a part of the constituent features of the dependent claims can be omitted. Moreover, the principal part of the invention according to one independent claim of the present invention can be made dependent on another independent claim.

本実施形態の液晶表示装置のブロック図の例を示す図。FIG. 3 is a diagram illustrating an example of a block diagram of a liquid crystal display device of the present embodiment. 本実施形態における液晶表示装置の他の構成例のブロック図。The block diagram of the other structural example of the liquid crystal display device in this embodiment. 図1又は図2のゲートドライバの構成例のブロック図。FIG. 3 is a block diagram of a configuration example of the gate driver in FIG. 1 or FIG. 2. 図1又は図2のソースドライバの構成例のブロック図。FIG. 3 is a block diagram of a configuration example of the source driver in FIG. 1 or FIG. 2. 図4の基準電圧発生回路、DAC及びソース線駆動回路の構成例を示す図。FIG. 5 is a diagram illustrating a configuration example of a reference voltage generation circuit, a DAC, and a source line driver circuit in FIG. 4. 図1又は図2の電源回路の構成例を示す図。The figure which shows the structural example of the power supply circuit of FIG. 1 or FIG. 図1又は図2の表示パネルの駆動波形の一例を示す図。FIG. 3 is a diagram showing an example of a drive waveform of the display panel of FIG. 1 or FIG. 2. 本実施形態の極性反転駆動の説明図。Explanatory drawing of the polarity inversion drive of this embodiment. 本実施形態の表示ドライバが内蔵する制御レジスタ部の説明図。Explanatory drawing of the control register part which the display driver of this embodiment incorporates. 図10(A)、図10(B)はパーシャル表示モードの説明図。10A and 10B are explanatory diagrams of the partial display mode. 電源回路の出力負荷と出力負荷電流との関係を模式的に示す図。The figure which shows typically the relationship between the output load of an electric power circuit, and output load current. 本実施形態の第1の構成例の電源回路の昇圧回路、リミッタ回路の構成例を示す図。The figure which shows the structural example of the booster circuit and limiter circuit of the power supply circuit of the 1st structural example of this embodiment. 図12の第1のチャージポンプ回路の構成例の回路図。FIG. 13 is a circuit diagram of a configuration example of a first charge pump circuit in FIG. 12. 図13のチャージクロックのタイミングを模式的に示す図。FIG. 14 is a diagram schematically showing the timing of the charge clock in FIG. 13. 図12のコンパレータと電圧制限回路の構成例の回路図。The circuit diagram of the structural example of the comparator of FIG. 12, and a voltage limiting circuit. 第1の構成例の電源回路の電源回路制御部の構成の概要を示す図。The figure which shows the outline | summary of a structure of the power supply circuit control part of the power supply circuit of a 1st structural example. 図16の電源回路制御部の動作説明図。FIG. 17 is an operation explanatory diagram of the power supply circuit control unit of FIG. 16. 本実施形態の第2の構成例における液晶表示装置の構成要部を示す図。The figure which shows the principal part of the liquid crystal display device in the 2nd structural example of this embodiment. 第2の構成例におけるソースドライバの構成例のブロック図。The block diagram of the structural example of the source driver in a 2nd structural example. 第2の構成例における電源回路の昇圧回路、リミッタ回路の構成例を示す図。The figure which shows the structural example of the booster circuit of the power supply circuit in a 2nd structural example, and a limiter circuit. 第2の構成例における電源回路の電源回路制御部の動作説明図。The operation explanatory view of the power circuit control part of the power circuit in the 2nd example of composition. コンパレータの比較結果パルスの説明図。Explanatory drawing of the comparison result pulse of a comparator. 図20の判定ロジック部の動作の一例の説明図。FIG. 21 is an explanatory diagram illustrating an example of the operation of the determination logic unit in FIG. 20. 図20の判定ロジック部の構成例の要部の回路図。The circuit diagram of the principal part of the structural example of the determination logic part of FIG. 本実施形態の電源回路が適用される電子機器の構成例のブロック図。1 is a block diagram of a configuration example of an electronic device to which a power supply circuit according to an embodiment is applied.

符号の説明Explanation of symbols

10 液晶表示装置、 12 表示パネル、 20 ソースドライバ、
22、32 シフトレジスタ、 24、26 ラインラッチ、
25 階調データ総和演算部、 27 基準電圧発生回路、 28 DAC、
29 ソース線駆動回路、 30 ゲートドライバ、 34、180 レベルシフタ、
36 出力バッファ、 40 表示コントローラ、 50 電源回路、
52 昇圧回路、 53 リミッタ回路、 54 走査電圧生成回路、
56 対向電極電圧生成回路、 60 表示ドライバ、
80 制御レジスタ部、 82 表示モード設定レジスタ、
100 第1のチャージポンプ回路、 100 第2のチャージポンプ回路、
110 切替制御部、 150 電圧制限回路、 182 カウンタ、
184 判定ロジック部、 186 閾値更新部、
CMP1、CMP2 コンパレータ、 FC1 第1のフライングコンデンサ、
FC2 第2のフライングコンデンサ、 G〜G、G ゲート線、
GSUM 総和データ、 REG1 レギュレータ、 S〜S、S ソース線、
TC1〜TC4 外部接続端子、 VTH 閾値電圧、 VREF 基準電圧、
VDD システム電源電圧、 VSS システム接地電源電圧
10 liquid crystal display device, 12 display panel, 20 source driver,
22, 32 shift register, 24, 26 line latch,
25 gradation data sum calculation unit, 27 reference voltage generation circuit, 28 DAC,
29 source line drive circuit, 30 gate driver, 34, 180 level shifter,
36 output buffer, 40 display controller, 50 power supply circuit,
52 booster circuit, 53 limiter circuit, 54 scan voltage generation circuit,
56 counter electrode voltage generation circuit, 60 display driver,
80 control register section, 82 display mode setting register,
100 1 1st charge pump circuit, 100 2 2nd charge pump circuit,
110 switching control unit, 150 voltage limiting circuit, 182 counter,
184 decision logic unit, 186 threshold update unit,
CMP1, CMP2 comparator, FC1 first flying capacitor,
FC2 second flying capacitors, G 1 ~G M, G K gate lines,
GSUM sum data, REG1 regulator, S 1 ~S N, S L source line,
TC1 to TC4 external connection terminal, VTH threshold voltage, VREF reference voltage,
VDD System power supply voltage, VSS System ground power supply voltage

Claims (17)

昇圧した電圧を出力するための電源回路であって、
第1の電圧を基準に第2の電圧を昇圧した昇圧電圧を生成する昇圧回路と、
前記昇圧電圧の電位を制限するリミッタ回路と
所与の入力電圧の電位を調整するレギュレータとを含み、
前記リミッタ回路が、
前記昇圧電圧が所与のターゲット電圧になるように前記第2の電圧が供給される電源線に電荷を放電、又は該電源線から電荷を充電し、
電気光学装置の駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
高負荷表示モードで前記電気光学装置が駆動されるときには、前記昇圧電圧の電位を前記リミッタ回路で制限した電圧を前記昇圧電圧として出力し、
低負荷表示モードで前記電気光学装置が駆動されるときには、前記レギュレータの出力電圧を前記昇圧回路により昇圧した電圧を、前記リミッタ回路で制限することなくそのまま前記昇圧電圧として出力することを特徴とする電源回路。
A power supply circuit for outputting a boosted voltage,
A booster circuit that generates a boosted voltage obtained by boosting the second voltage with reference to the first voltage;
A limiter circuit for limiting the potential of the boosted voltage ;
A regulator that regulates the potential of a given input voltage,
The limiter circuit is
Discharging the charge to the power supply line to which the second voltage is supplied so that the boosted voltage becomes a given target voltage, or charging the charge from the power supply line ,
When the driving voltage of the electro-optical device is generated based on the boosted voltage,
When the electro-optical device is driven in a high load display mode, a voltage obtained by limiting the potential of the boosted voltage with the limiter circuit is output as the boosted voltage,
When the electro-optical device is driven in a low load display mode, a voltage obtained by boosting the output voltage of the regulator by the booster circuit is output as the boosted voltage without being limited by the limiter circuit. Power supply circuit.
請求項において、
表示モード設定レジスタを含み、
前記表示モード設定レジスタに設定された制御データにより前記高負荷表示モードが指定されたとき、前記昇圧電圧の電位を前記リミッタ回路で制限した電圧を前記昇圧電圧として出力し、
前記表示モード設定レジスタに設定された制御データにより前記低負荷表示モードが指定されたとき、前記レギュレータの出力電圧を前記昇圧回路により昇圧した電圧を前記昇圧電圧として出力することを特徴とする電源回路。
In claim 1 ,
Including display mode setting register,
When the high load display mode is designated by the control data set in the display mode setting register, a voltage obtained by limiting the potential of the boosted voltage by the limiter circuit is output as the boosted voltage,
When the low load display mode is designated by the control data set in the display mode setting register, a power supply circuit that outputs a voltage obtained by boosting the output voltage of the regulator by the booster circuit as the boosted voltage .
請求項1又は2において、
前記昇圧回路が、
第1のフライングコンデンサを用いたチャージポンプ動作により、前記第1の電圧を基準に前記レギュレータの出力電圧を昇圧することで前記昇圧電圧を生成するための第1のチャージポンプ回路と、
前記第1のフライングコンデンサより容量値の大きい第2のフライングコンデンサを用いたチャージポンプ動作により、前記第1の電圧を基準に前記第2の電圧を昇圧することで前記昇圧電圧を生成するための第2のチャージポンプ回路とを含み、
前記高負荷表示モードで前記電気光学装置が駆動されるときには、前記第1及び第2のチャージポンプ回路により生成された昇圧電圧、又は前記第2のチャージポンプ回路により生成された昇圧電圧を出力し、
前記低負荷表示モードで前記電気光学装置が駆動されるときには、前記第1のチャージポンプ回路により生成された昇圧電圧を出力することを特徴とする電源回路。
In claim 1 or 2 ,
The booster circuit is
A first charge pump circuit for generating the boosted voltage by boosting the output voltage of the regulator with reference to the first voltage by a charge pump operation using a first flying capacitor;
For generating the boosted voltage by boosting the second voltage with reference to the first voltage by a charge pump operation using a second flying capacitor having a larger capacitance value than the first flying capacitor. A second charge pump circuit;
When the electro-optical device is driven in the high load display mode, the boosted voltage generated by the first and second charge pump circuits or the boosted voltage generated by the second charge pump circuit is output. ,
A power supply circuit that outputs a boosted voltage generated by the first charge pump circuit when the electro-optical device is driven in the low-load display mode.
請求項1乃至3のいずれかにおいて、
前記高負荷表示モードで前記電気光学装置が駆動されるとき、前記電源回路の出力負荷に応じて前記昇圧回路の電流駆動能力である昇圧能力を変更する制御を行い、
前記低負荷表示モードで前記電気光学装置が駆動されるとき、前記電源回路の出力負荷に応じて前記昇圧回路の前記昇圧能力を変更する制御を省略することを特徴とする電源回路。
In any one of Claims 1 thru | or 3 ,
When the electro-optical device is driven in the high load display mode, control is performed to change the boosting capability that is the current driving capability of the booster circuit according to the output load of the power supply circuit,
Wherein when said low-load display mode electro-optical device is driven, the power supply circuit, characterized by omitting the control for changing the boosting capability of the booster circuit in accordance with the output load of the power supply circuit.
請求項において、
前記高負荷表示モードが指定された場合に、
前記電源回路の出力負荷に対して前記昇圧能力が高いと判断されるときには、昇圧能力がより低くなるように該昇圧能力を変更し、
前記出力負荷に対して前記昇圧能力が低いと判断されるときには、昇圧能力がより高くなるように該昇圧能力を変更することを特徴とする電源回路。
In claim 4 ,
When the high load display mode is specified,
When it is determined that the boost capability is high with respect to the output load of the power supply circuit, the boost capability is changed so that the boost capability becomes lower,
When it is determined that the boost capability is low with respect to the output load, the boost capability is changed so that the boost capability becomes higher.
請求項4又は5において、
前記高負荷表示モードが指定された場合に、
前記昇圧回路が、
前記電源回路の出力負荷と、前記リミッタ回路が前記昇圧電圧の電位を制限したか否かを示すリミッタ動作情報とに基づいて、前記昇圧能力を変更することを特徴とする電源回路。
In claim 4 or 5 ,
When the high load display mode is specified,
The booster circuit is
The power supply circuit, wherein the boosting capability is changed based on an output load of the power supply circuit and limiter operation information indicating whether or not the limiter circuit limits the potential of the boosted voltage.
請求項において、
前記高負荷表示モードが指定された場合に、
前記昇圧回路が、
前記リミッタ動作情報に基づいて更新される閾値と、前記電源回路の出力負荷との比較結果に応じて、前記昇圧能力を変更することを特徴とする電源回路。
In claim 6 ,
When the high load display mode is specified,
The booster circuit is
A power supply circuit, wherein the boosting capability is changed according to a comparison result between a threshold value updated based on the limiter operation information and an output load of the power supply circuit.
請求項において、
前記閾値が、
所与の閾値電圧と前記昇圧電圧との比較結果に基づいて更新されることを特徴とする電源回路。
In claim 7 ,
The threshold is
A power supply circuit that is updated based on a comparison result between a given threshold voltage and the boosted voltage.
請求項において、
前記所与の閾値電圧と前記昇圧電圧とを比較するコンパレータと、
前記コンパレータの出力結果であるパルスをカウントするカウンタとを含み、
前記閾値が、
前記カウンタのカウント数に基づいて更新されることを特徴とする電源回路。
In claim 8 ,
A comparator for comparing the given threshold voltage with the boost voltage;
A counter that counts pulses that are output results of the comparator,
The threshold is
The power supply circuit is updated based on a count number of the counter.
請求項4乃至9のいずれかにおいて、
電気光学装置の複数のソース線の各ソース線の階調データに対応した駆動電圧が、前記昇圧電圧に基づいて生成される場合に、
前記出力負荷が、
前記複数のソース線の1走査ライン分の階調データの総和に基づいて評価されることを特徴とする電源回路。
In any one of Claims 4 thru | or 9 .
When a driving voltage corresponding to gradation data of each source line of the plurality of source lines of the electro-optical device is generated based on the boosted voltage,
The output load is
The power supply circuit is evaluated based on a sum of gradation data for one scanning line of the plurality of source lines.
電気光学装置を駆動するための表示ドライバであって、
請求項1乃至10のいずれか記載の電源回路と、
前記電気光学装置を駆動するための駆動部とを含み、
前記昇圧電圧に基づいて、前記駆動部の駆動電圧を生成することを特徴とする表示ドライバ。
A display driver for driving an electro-optical device,
A power supply circuit according to any one of claims 1 to 10 ,
A drive unit for driving the electro-optical device,
A display driver that generates a drive voltage of the drive unit based on the boosted voltage.
請求項11において、
前記駆動部が、
前記昇圧電圧を用いて生成された、階調データに対応した駆動電圧により前記電気光学装置の複数のソース線を駆動することを特徴とする表示ドライバ。
In claim 11 ,
The drive unit is
A display driver, wherein a plurality of source lines of the electro-optical device are driven by a driving voltage corresponding to gradation data generated using the boosted voltage.
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動するソースドライバと、
請求項1乃至10のいずれか記載の電源回路とを含み、
前記ゲートドライバの走査電圧及び前記ソースドライバの駆動電圧のうち少なくとも1つが、前記昇圧電圧に基づいて生成されることを特徴とする電気光学装置。
Multiple gate lines,
Multiple source lines,
A gate driver that scans the plurality of gate lines;
A source driver for driving the plurality of source lines;
A power supply circuit according to any one of claims 1 to 10 ,
An electro-optical device, wherein at least one of a scanning voltage of the gate driver and a driving voltage of the source driver is generated based on the boosted voltage.
複数のゲート線と、
複数のソース線と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する請求項12記載の表示ドライバとを含むことを特徴とする電気光学装置。
Multiple gate lines,
Multiple source lines,
A gate driver that scans the plurality of gate lines;
13. An electro-optical device comprising: the display driver according to claim 12 which drives the plurality of source lines.
請求項1乃至10のいずれか記載の電源回路を含むことを特徴とする電子機器。 An electronic apparatus comprising a power supply circuit according to any one of claims 1 to 10. 請求項11又は12記載の表示ドライバを含むことを特徴とする電子機器。 An electronic apparatus comprising the display driver according to claim 11 . 請求項13又は14記載の電気光学装置を含むことを特徴とする電子機器。 An electronic apparatus comprising the electro-optical device according to claim 13 .
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