JP5213463B2 - Display device - Google Patents

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JP5213463B2 JP2008005073A JP2008005073A JP5213463B2 JP 5213463 B2 JP5213463 B2 JP 5213463B2 JP 2008005073 A JP2008005073 A JP 2008005073A JP 2008005073 A JP2008005073 A JP 2008005073A JP 5213463 B2 JP5213463 B2 JP 5213463B2
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Description

本発明は、表示装置に関し、特に、シフトレジスタ回路を備えた表示装置に関する。   The present invention relates to a display device, and more particularly to a display device including a shift register circuit.

従来、シフトレジスタ回路を備えた表示装置が知られている（たとえば、特許文献１参照）。   Conventionally, a display device including a shift register circuit is known (for example, see Patent Document 1).

図１８は、上記特許文献１に開示された従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の回路構成を説明するための回路図である。図１８を参照して、従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路では、複数段のシフトレジスタ回路部１００１〜１００３が設けられている。１段目のシフトレジスタ回路部１００１は、前段の第１回路部１００１ａおよび後段の第２回路部１００１ｂによって構成されている。また、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａは、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０３と、ダイオード接続されたｎチャネルトランジスタＮＴ５０４と、容量Ｃ５０１とを含んでいる。また、１段目のシフトレジスタ回路部１００１の第２回路部１００１ｂは、ｎチャネルトランジスタＮＴ５０５〜ＮＴ５０７と、ダイオード接続されたｎチャネルトランジスタＮＴ５０８と、容量Ｃ５０２とを含んでいる。以下、ｎチャネルトランジスタＮＴ５０１〜ＮＴ５０８は、トランジスタＮＴ５０１〜ＮＴ５０８と称する。   FIG. 18 is a circuit diagram for explaining a circuit configuration of a shift register circuit for driving the drain line of the display device according to the conventional example disclosed in Patent Document 1. In FIG. Referring to FIG. 18, a shift register circuit for driving a drain line of a display device according to a conventional example is provided with a plurality of stages of shift register circuit portions 1001 to 1003. The first-stage shift register circuit unit 1001 includes a first circuit unit 1001a at the front stage and a second circuit unit 1001b at the rear stage. The first circuit portion 1001a of the first-stage shift register circuit portion 1001 includes n-channel transistors NT501 to NT503, a diode-connected n-channel transistor NT504, and a capacitor C501. The second circuit portion 1001b of the first-stage shift register circuit portion 1001 includes n-channel transistors NT505 to NT507, a diode-connected n-channel transistor NT508, and a capacitor C502. Hereinafter, n-channel transistors NT501 to NT508 are referred to as transistors NT501 to NT508.

また、第１回路部１００１ａにおいて、トランジスタＮＴ５０１のドレインは、正側電位ＶＤＤに接続されているとともに、ソースは、トランジスタＮＴ５０２のドレインと接続されている。また、トランジスタＮＴ５０１のゲートは、ノードＮＤ５０１に接続されている。トランジスタＮＴ５０２のソースは、負側電位ＶＢＢに接続されている。また、トランジスタＮＴ５０２のゲートにはスタート信号ＳＴが供給される。また、トランジスタＮＴ５０１のゲートが接続されたノードＮＤ５０１と、負側電位ＶＢＢとの間には、トランジスタＮＴ５０３が接続されている。また、トランジスタＮＴ５０３のゲートには、スタート信号ＳＴが供給される。また、トランジスタＮＴ５０１のゲートとソースとの間には、容量Ｃ５０１が接続されている。また、トランジスタＮＴ５０１のゲートが接続されたノードＮＤ５０１と、クロック信号線ＣＬＫ１との間にダイオード接続されたトランジスタＮＴ５０４が接続されている。   In the first circuit portion 1001a, the drain of the transistor NT501 is connected to the positive potential VDD, and the source is connected to the drain of the transistor NT502. The gate of the transistor NT501 is connected to the node ND501. The source of the transistor NT502 is connected to the negative potential VBB. The start signal ST is supplied to the gate of the transistor NT502. A transistor NT503 is connected between the node ND501 to which the gate of the transistor NT501 is connected and the negative potential VBB. The start signal ST is supplied to the gate of the transistor NT503. A capacitor C501 is connected between the gate and source of the transistor NT501. A diode-connected transistor NT504 is connected between the node ND501 to which the gate of the transistor NT501 is connected and the clock signal line CLK1.

また、第２回路部１００１ｂにおいて、トランジスタＮＴ５０５のドレインは、正側電位ＶＤＤに接続されている。トランジスタＮＴ５０５のソースは、トランジスタＮＴ５０６のドレインと接続されている。また、トランジスタＮＴ５０５のゲートは、ノードＮＤ５０３に接続されている。トランジスタＮＴ５０６のソースは、負側電位ＶＢＢに接続されている。また、トランジスタＮＴ５０６のゲートは、第１回路部１００１ａのトランジスタＮＴ５０１とトランジスタＮＴ５０２との間に設けられたノードＮＤ５０２に接続されている。   In the second circuit portion 1001b, the drain of the transistor NT505 is connected to the positive potential VDD. The source of the transistor NT505 is connected to the drain of the transistor NT506. The gate of the transistor NT505 is connected to the node ND503. The source of the transistor NT506 is connected to the negative potential VBB. The gate of the transistor NT506 is connected to a node ND502 provided between the transistor NT501 and the transistor NT502 of the first circuit portion 1001a.

また、トランジスタＮＴ５０５のゲートが接続されたノードＮＤ５０３と、負側電位ＶＢＢとの間には、トランジスタＮＴ５０７が接続されている。また、トランジスタＮＴ５０７のゲートは、第１回路部１００１ａのノードＮＤ５０２に接続されている。また、トランジスタＮＴ５０５のゲートとソースとの間には、容量Ｃ５０２が接続されている。また、トランジスタＮＴ５０５のゲートが接続されたノードＮＤ５０３と、クロック信号線ＣＬＫ１との間にダイオード接続されたトランジスタＮＴ５０８が接続されている。   A transistor NT507 is connected between the node ND503 to which the gate of the transistor NT505 is connected and the negative potential VBB. The gate of the transistor NT507 is connected to the node ND502 of the first circuit unit 1001a. A capacitor C502 is connected between the gate and source of the transistor NT505. A diode-connected transistor NT508 is connected between the node ND503 to which the gate of the transistor NT505 is connected and the clock signal line CLK1.

また、トランジスタＮＴ５０５のソースとトランジスタＮＴ５０６のドレインとの間に設けられたノードＮＤ５０４（出力ノード）から１段目のシフトレジスタ回路１００１のシフト出力信号ＳＲ５０１が出力される。また、２段目以降のシフトレジスタ回路部１００２および１００３は、１段目のシフトレジスタ回路部１００１と同様の回路構成を有する。すなわち、２段目のシフトレジスタ回路部１００２は、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａおよび第２回路部１００１ｂと同様の回路構成を有する第１回路部１００２ａおよび第２回路部１００２ｂを含んでいる。２段目のシフトレジスタ回路部１００２の第１回路部１００２ａは、１段目のシフトレジスタ回路部１００１の第２回路部１００１ｂのノードＮＤ５０４（出力ノード）に接続されている。これにより、１段目のシフトレジスタ回路１００１のシフト出力信号ＳＲ５０１は、２段目のシフトレジスタ回路部１００２の第１回路部１００２ａに入力される。また、２段目のシフトレジスタ回路部１００２には、１段目のシフトレジスタ回路部１００１に供給されるクロック信号ＣＬＫ１とタイミングの異なるクロック信号ＣＬＫ２を供給するクロック信号線（ＣＬＫ２）が接続されている。また、２段目のシフトレジスタ回路部１００２の第２回路部のノードＮＤ５０４（出力ノード）から２段目のシフトレジスタ回路部１００２のシフト出力信号ＳＲ５０２が出力される。 Further, the shift output signal SR501 of the first-stage shift register circuit 1001 is output from a node ND504 (output node) provided between the source of the transistor NT505 and the drain of the transistor NT506. The shift register circuit portions 1002 and 1003 in the second and subsequent stages have the same circuit configuration as that of the shift register circuit section 1001 in the first stage. That is, the second-stage shift register circuit unit 1002 includes the first circuit unit 1002a and the second circuit having the same circuit configuration as the first circuit unit 1001a and the second circuit unit 1001b of the first-stage shift register circuit unit 1001. Part 1002b. The first circuit portion 1002a of the second-stage shift register circuit portion 1002 is connected to the node ND504 (output node) of the second circuit portion 1001b of the first-stage shift register circuit portion 1001. Thus, the shift output signal SR501 of the first-stage shift register circuit 1001 is input to the first circuit portion 1002a of the second-stage shift register circuit portion 1002. The second-stage shift register circuit portion 1002 is connected to a clock signal line (CLK2) that supplies a clock signal CLK2 having a different timing from the clock signal CLK1 supplied to the first-stage shift register circuit portion 1001. Yes. Further, the shift output signal SR502 of the second-stage shift register circuit unit 1002 is output from the node ND504 (output node) of the second circuit unit of the second-stage shift register circuit unit 1002.

また、３段目のシフトレジスタ回路部１００３は、１段目のシフトレジスタ回路部１００１の第１回路部１００１ａおよび第２回路部１００１ｂと同様の回路構成を有する第１回路部１００３ａおよび第２回路部１００３ｂを含んでいる。３段目のシフトレジスタ回路部１００３の第１回路部１００３ａは、２段目のシフトレジスタ回路部１００２の第２回路部１００２ｂのノードＮＤ５０４（出力ノード）に接続されている。これにより、２段目のシフトレジスタ回路部１００２のシフト出力信号ＳＲ５０２は、３段目のシフトレジスタ回路部１００３の第１回路部１００３ａに入力される。また、３段目のシフトレジスタ回路部１００３には、１段目のシフトレジスタ回路部１００１と同じクロック信号ＣＬＫ１を供給するクロック信号線（ＣＬＫ１）が接続されている。また、３段目のシフトレジスタ回路部１００３の第２回路部のノードＮＤ５０４（出力ノード）から３段目のシフトレジスタ回路部１００３のシフト出力信号ＳＲ５０３が出力される。このシフト出力信号ＳＲ５０３は、図示しない次段のシフトレジスタ回路部の第１回路部に入力される。 The third-stage shift register circuit portion 1003 includes a first circuit portion 1003a and a second circuit having the same circuit configuration as the first circuit portion 1001a and the second circuit portion 1001b of the first-stage shift register circuit portion 1001. Part 1003b. The first circuit portion 1003a of the third-stage shift register circuit portion 1003 is connected to the node ND504 (output node) of the second circuit portion 1002b of the second-stage shift register circuit portion 1002. Accordingly, the shift output signal SR502 of the second-stage shift register circuit unit 1002 is input to the first circuit unit 1003a of the third-stage shift register circuit unit 1003. The third-stage shift register circuit portion 1003 is connected to a clock signal line (CLK1) that supplies the same clock signal CLK1 as the first-stage shift register circuit portion 1001. Further, the shift output signal SR503 of the third-stage shift register circuit unit 1003 is output from the node ND504 (output node) of the second circuit unit of the third-stage shift register circuit unit 1003. This shift output signal SR503 is input to the first circuit portion of the next-stage shift register circuit portion (not shown).

また、各段のシフトレジスタ回路部１００１〜１００３のノードＮＤ５０４は、水平スイッチ１１００に接続されている。具体的には、水平スイッチ１１００は、複数のトランジスタＮＴ５１０〜ＮＴ５１２を備えている。このトランジスタＮＴ５１０〜ＮＴ５１２のゲートは、それぞれ、１段目〜３段目のシフトレジスタ回路部１００１〜１００３のノードＮＤ５０４に接続されている。これにより、各段のシフトレジスタ回路部１００１〜１００３のシフト出力信号ＳＲ５０１〜ＳＲ５０３は、それぞれ、水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２のゲートに入力される。また、トランジスタＮＴ５１０〜ＮＴ５１２のドレインは、それぞれ、各段のドレイン線に接続されている。また、トランジスタＮＴ５１０〜ＮＴ５１２のソースは、ビデオ信号線Ｖｉｄｅｏに接続されている。 The nodes ND504 of the shift register circuit portions 1001 to 1003 in each stage are connected to the horizontal switch 1100. Specifically, the horizontal switch 1100 includes a plurality of transistors NT510 to NT512. The gates of the transistors NT510 to NT512 are connected to the nodes ND504 of the first to third stage shift register circuit units 1001 to 1003, respectively. As a result, the shift output signals SR501 to SR503 of the shift register circuit portions 1001 to 1003 in the respective stages are input to the gates of the transistors NT510 to NT512 of the horizontal switch 1100, respectively. The drains of the transistors NT510 to NT512 are connected to the drain lines of the respective stages. The sources of the transistors NT510 to NT512 are connected to the video signal line Video.

上記のように構成することによって、従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路では、各段のシフトレジスタ回路部１００１〜１００３によってＨレベルに立ち上がるタイミングがシフトされたシフト出力信号ＳＲ５０１〜ＳＲ５０３が水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２のゲートにそれぞれ入力される。これにより、水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２が順次オン状態になるので、トランジスタＮＴ５１０〜ＮＴ５１２を介して、ビデオ信号線Ｖｉｄｅｏから各段のドレイン線に、順次、映像信号が出力されるように構成されている。   With the above configuration, in the shift register circuit that drives the drain line of the display device according to the conventional example, the shift output signal SR501 in which the timing of rising to the H level is shifted by the shift register circuit units 1001 to 1003 in each stage. To SR503 are input to the gates of the transistors NT510 to NT512 of the horizontal switch 1100, respectively. Accordingly, the transistors NT510 to NT512 of the horizontal switch 1100 are sequentially turned on, so that video signals are sequentially output from the video signal line Video to the drain lines of the respective stages via the transistors NT510 to NT512. Has been.

特開２００５−１７９７３号公報JP-A-2005-17973

しかしながら、図１８に示した従来の一例によるシフトレジスタ回路を備えた表示装置では、シフトレジスタ回路に正側電位ＶＤＤと負側電位ＶＢＢとを供給した後、シフトレジスタ回路による走査をまだ行っていない状態で、各段のシフトレジスタ回路部１００１〜１００３の出力ノードであるノードＮＤ５０４の電位が正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位になるという不都合がある。これにより、ノードＮＤ５０４にゲートが接続された水平スイッチ１１００のトランジスタＮＴ５１０〜ＮＴ５１２が意図しないタイミングでオンする場合があるという不都合がある。この場合には、そのオン状態になったトランジスタＮＴ５１０〜ＮＴ５１２を介して、ビデオ信号線Ｖｉｄｅｏから映像信号がドレイン線に出力されるので、意図しないタイミングでドレイン線に映像信号が出力されるという問題点がある。   However, in the display device provided with the shift register circuit according to the conventional example shown in FIG. 18, after the positive potential VDD and the negative potential VBB are supplied to the shift register circuit, scanning by the shift register circuit is not yet performed. In this state, there is a problem in that the potential of the node ND504, which is the output node of the shift register circuit portions 1001 to 1003 in each stage, becomes an unstable potential between the positive potential VDD and the negative potential VBB. Accordingly, there is a disadvantage that the transistors NT510 to NT512 of the horizontal switch 1100 whose gate is connected to the node ND504 may be turned on at an unintended timing. In this case, since the video signal is output from the video signal line Video to the drain line via the transistors NT510 to NT512 that are turned on, the video signal is output to the drain line at an unintended timing. There is a point.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することが可能な表示装置を提供することである。   The present invention has been made to solve the above-described problems, and one object of the present invention is to suppress the output of a signal at an unintended timing to a gate line or a drain line. Providing a simple display device.

課題を解決するための手段および発明の効果Means for Solving the Problems and Effects of the Invention

上記目的を達成するために、この発明の第１の局面による表示装置は、第１電位でオンし、第２電位でオフする第１導電型のトランジスタで構成され、ドレインにクロック信号が供給され、ソースに第１シフト信号が出力される第１ノードが接続され、ゲートに次段の出力シフト信号が供給される第１トランジスタと、第１トランジスタのゲート−ソース間に接続される第１容量と、ドレインに第１ノードが接続され、ソースに第２電位が供給され、ゲートに前段の出力シフト信号が供給される第２トランジスタと、を有し、第１トランジスタがオフ状態、第２トランジスタがオン状態のとき、第１ノードは第２電位になり、第１トランジスタがオン状態でクロック信号により第１ノードの電位が第１電位に上昇する第１シフトレジスタ回路部と、第１導電型のトランジスタで構成され、クロック信号に応じたタイミングで第２電位から第１電位に遷移する信号がドレインに供給され、ゲートに第２シフト信号が出力される第２ノードが接続される第３トランジスタと、第３トランジスタのゲート−ソース間に接続される第２容量と、ドレインに第２ノードが接続され、ソースに第２電位が供給され、ゲートに第１ノードが接続される第４トランジスタと、ドレインにクロック信号が供給され、ソースに第２ノードが接続され、ゲートに前段の第２シフト信号が供給される第７トランジスタと、第７トランジスタのゲート−ソース間に接続される第３容量と、を有し、第１ノードが第２電位にあり、第７トランジスタおよび第３トランジスタがオン状態となるとき、第２ノードは第１電位に上昇し、第１ノードが第１電位にあるとき、第２ノードが第２電位になる第２シフトレジスタ回路部と、第１導電型のトランジスタによって構成され、第１電位と第２電位とに切り替わる第１信号を対応する画素回路に供給する第１信号線がソースまたはドレインの一方に接続されるとともに、ゲートに前段の第２ノードが接続される第５トランジスタと、第５トランジスタのソースまたはドレインの他方にソースまたはドレインの一方が接続されるとともに、ゲートに第２ノードが接続される第６トランジスタと、を有し、前段の第２シフト信号と、第２シフト信号とが第１電位のときに第５トランジスタおよび第６トランジスタがともにオン状態となり、イネーブル信号線から第１電位の信号が供給されることにより、第５トランジスタと第６トランジスタを介して第１電位のシフト出力信号を画素回路に出力する論理合成回路部と、を備え、第１シフトレジスタ回路部および第２シフトレジスタ回路部は、ドレインに第１電位が供給され、ソースが第４トランジスタのゲートに接続され、ゲートに第１電位のスタート信号が供給され、オン状態となって第１ノードを第１電位にするとともに、第４トランジスタをオン状態とし、第２ノードの電位を第２電位にリセットする第１導電型のリセットトランジスタを含む。 To achieve the above object, a display device according to a first aspect of the present invention comprises a first conductivity type transistor that is turned on at a first potential and turned off at a second potential, and a clock signal is supplied to the drain. The first node to which the first shift signal is output is connected to the source, the first transistor to which the output shift signal of the next stage is supplied to the gate, and the first capacitor connected between the gate and the source of the first transistor. A first node connected to the drain, a second potential supplied to the source, and a second transistor to which the output shift signal from the previous stage is supplied to the gate. Is turned on, the first node is at the second potential, and the first transistor is turned on, and the first shift register circuit in which the potential of the first node is raised to the first potential by the clock signal When formed by a transistor of a first conductivity type, the signal transitions from the second potential to the first potential is subjected fed to a drain at a timing corresponding to a clock signal, a second node which the second shift signal is outputted to the gate A third transistor connected to the second transistor, a second capacitor connected between the gate and source of the third transistor, a second node connected to the drain, a second potential supplied to the source, and a first node connected to the gate. Between the gate and source of the seventh transistor connected to the fourth transistor, the seventh transistor having the drain supplied with the clock signal, the source connected to the second node, and the gate supplied with the previous second shift signal And when the first node is at the second potential and the seventh transistor and the third transistor are turned on, the second node is When the first node is at the first potential and the second node is at the first potential, the second shift register circuit unit is configured to have the second potential, and the first conductivity type transistor. A first signal line for supplying a first signal to the corresponding pixel circuit is connected to one of a source and a drain, and a fifth transistor having a gate connected to the second node in the previous stage, and a fifth transistor A sixth transistor having one of the source and the drain connected to the other of the source and the drain and a gate connected to the second node , and the second shift signal of the previous stage and the second shift signal are When the potential is one, both the fifth transistor and the sixth transistor are turned on, and the signal of the first potential is supplied from the enable signal line . A logic synthesis circuit unit that outputs a shift output signal of the first potential to the pixel circuit via the register and the sixth transistor, and the first shift register circuit unit and the second shift register circuit unit have the first potential at the drain. There is provided a source connected to the gate of the fourth transistor, the start signal of the first potential is supplied to the gate, the first node becomes on-state while the first potential, a fourth transistor turned on And a reset transistor of the first conductivity type that resets the potential of the second node to the second potential.

この第１の局面による表示装置では、上記のように、第１シフトレジスタ回路部がスタート信号に応答して第１シフト信号または第２シフト信号が出力されるノードの電位を論理合成回路部のトランジスタがオンしない第２電位にリセットするためのリセットトランジスタを含むように構成することによって、シフトレジスタ回路への電源投入後に、スタート信号を入力して、リセットトランジスタにより第１シフト信号または第２シフト信号が出力されるノードの電位を第２電位にリセットすれば、論理合成回路部へ出力される第１シフト信号および第２シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第２電位に固定することができる。これにより、第１シフト信号および第２シフト信号の少なくとも一方を論理合成回路部のトランジスタがオンしない第２電位に固定することができるので、論理合成回路部の２つのトランジスタの少なくとも一方をオフ状態に保持することができる。このため、論理合成回路部の２つのトランジスタを介してシフト出力信号は出力されないので、ゲート線やドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。 In the display device according to the first aspect, as described above, the potential of the node where the first shift register circuit unit outputs the first shift signal or the second shift signal in response to the start signal is set in the logic synthesis circuit unit. By including a reset transistor for resetting to the second potential at which the transistor is not turned on, after the power is supplied to the shift register circuit, a start signal is input, and the first shift signal or the second shift signal is input by the reset transistor. If the potential of the node to which the signal is output is reset to the second potential, the second potential at which at least one of the first shift signal and the second shift signal output to the logic synthesis circuit unit does not turn on the transistor of the logic synthesis circuit unit Can be fixed to. As a result , at least one of the first shift signal and the second shift signal can be fixed to the second potential at which the transistor of the logic synthesis circuit unit is not turned on, so that at least one of the two transistors of the logic synthesis circuit unit is turned off. Can be held in. For this reason, since the shift output signal is not output via the two transistors of the logic synthesis circuit unit, it is possible to suppress the signal from being output to the gate line or the drain line at an unintended timing.

また、第１シフトレジスタ回路部および第２シフトレジスタ回路部は、両方とも、リセットトランジスタを含む。このように構成すれば、リセットトランジスタにより第１シフトレジスタ回路部から出力される第１シフト信号と、第２シフトレジスタ回路部から出力される第２シフト信号とを両方とも論理合成回路部のトランジスタがオンしない第２電位に固定することができる。これにより、論理合成回路部の２つのトランジスタのゲートにそれぞれ第１シフト信号と第２シフト信号とを入力するとともに、その２つのトランジスタを介して出力される信号を第１シフト信号と第２シフト信号とが論理合成されたシフト出力信号として用いる場合に、論理合成回路部の２つのトランジスタを両方ともオフ状態に保持することができる。このため、論理合成回路部からゲート線やドレイン線に意図しないタイミングで信号が出力されるのをより確実に抑制することができる。 The first shift register circuit portion and the second shift register circuit portion are both a reset transistor. With this configuration, both the first shift signal output from the first shift register circuit unit by the reset transistor and the second shift signal output from the second shift register circuit unit are transistors in the logic synthesis circuit unit. Can be fixed to the second potential at which the is not turned on. As a result, the first shift signal and the second shift signal are input to the gates of the two transistors of the logic composition circuit unit, respectively, and the signals output via the two transistors are changed to the first shift signal and the second shift signal. When the signal is used as a shift output signal obtained by logic synthesis, both of the two transistors in the logic synthesis circuit portion can be held in the off state. For this reason, it can suppress more reliably that a signal is output from the logic composition circuit part to the gate line or the drain line at an unintended timing.

また、スタート信号を生成するための信号生成回路を別途形成する必要がないので、表示装置の回路構成が複雑化するのを抑制することができる。 Moreover, it is not necessary to separately form the signal generation circuit for generating a Start signal may be the circuit configuration of the display device can be inhibited from complication.

また、第１シフトレジスタ回路部、第２シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとを第１導電型で構成すれば、第１シフトレジスタ回路部、第２シフトレジスタ回路部および論理合成回路部を構成するトランジスタと、リセットトランジスタとを第１導電型または第２導電型の２種類の導電型を有するトランジスタによって構成する場合に比べて、それらのトランジスタを形成する際のイオン注入工程の回数およびイオン注入マスクの枚数を低減することができる。これにより、製造プロセスが複雑化するのを抑制することができるとともに、製造コストが増大するのを抑制することができる。 The first shift register circuit portion, and the transistors constituting the second shift register circuit portion and the logic composition circuit portion, if constituting a reset transistor with a first conductivity type, a first shift register circuit portion, the second shift register Compared to the case where the transistors constituting the circuit portion and the logic composition circuit portion and the reset transistor are constituted by transistors having two types of conductivity, the first conductivity type or the second conductivity type, these transistors are formed. The number of ion implantation steps and the number of ion implantation masks can be reduced. Thereby, it can suppress that a manufacturing process becomes complicated, and can suppress that a manufacturing cost increases.

上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、ドレイン線を駆動するためのシフトレジスタ回路に適用され、ドレイン線を駆動するためのシフトレジスタ回路に供給されるスタート信号によりリセットする。このように構成すれば、容易に、ドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。 In the display device according to the first aspect, the shift register circuit is preferably applied to a shift register circuit for driving the drain line, and is reset by a start signal supplied to the shift register circuit for driving the drain line. To do. If comprised in this way, it can suppress easily that a signal is output to the drain line at the timing which is not intended.

上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路、および、ドレイン線を駆動するためのシフトレジスタ回路に適用され、ゲート線を駆動するためのシフトレジスタ回路に供給されるスタート信号、および、ドレイン線を駆動するためのシフトレジスタ回路に供給されるスタート信号によりリセットする。このように構成すれば、容易に、ゲート線およびドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。上記第１の局面による表示装置において、好ましくは、シフトレジスタ回路は、ゲート線を駆動するためのシフトレジスタ回路に適用され、ゲート線を駆動するためのシフトレジスタ回路に供給されるスタート信号によりリセットする。このように構成すれば、容易に、ドレイン線に意図しないタイミングで信号が出力されるのを抑制することができる。
In the display device according to the first aspect, the shift register circuit is preferably applied to a shift register circuit for driving a gate line and a shift register circuit for driving a drain line to drive the gate line. Reset by a start signal supplied to the shift register circuit for driving and a start signal supplied to the shift register circuit for driving the drain line. With this configuration, it is possible to easily prevent signals from being output to the gate line and the drain line at unintended timing. In the display device according to the first aspect, the shift register circuit is preferably applied to a shift register circuit for driving a gate line, and is reset by a start signal supplied to the shift register circuit for driving the gate line. To do. If comprised in this way, it can suppress easily that a signal is output to the drain line at the timing which is not intended.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態による液晶表示装置を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。 (First embodiment)
FIG. 1 is a plan view showing a liquid crystal display device according to a first embodiment of the present invention. FIG. 2 is a circuit diagram inside the V driver of the liquid crystal display device according to the first embodiment shown in FIG.

まず、図１を参照して、この第１実施形態では、基板１上に、表示部２が設けられている。この表示部２には、画素２０がマトリクス状に配置されている。なお、図１では、図面の簡略化のため、１つの画素２０のみを図示している。各々の画素２０は、ｎチャネルトランジスタ２１（以下、トランジスタ２１という）、画素電極２２、画素電極２２に対向配置された各画素２０に共通の対向電極２３、画素電極２２と対向電極２３との間に挟持された液晶２４、および、補助容量２５によって構成されている。そして、トランジスタ２１のソースは、画素電極２２および補助容量２５に接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ２１のゲートはゲート線に接続されている。   First, referring to FIG. 1, in the first embodiment, a display unit 2 is provided on a substrate 1. In the display unit 2, the pixels 20 are arranged in a matrix. In FIG. 1, only one pixel 20 is shown for the sake of simplification of the drawing. Each pixel 20 includes an n-channel transistor 21 (hereinafter referred to as transistor 21), a pixel electrode 22, a counter electrode 23 common to each pixel 20 arranged to face the pixel electrode 22, and between the pixel electrode 22 and the counter electrode 23. The liquid crystal 24 is sandwiched between the liquid crystal 24 and the auxiliary capacitor 25. The source of the transistor 21 is connected to the pixel electrode 22 and the auxiliary capacitor 25, and the drain is connected to the drain line. The gate of the transistor 21 is connected to the gate line.

また、表示部２の一辺に沿うように、基板１上に、表示部２のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３およびＨドライバ４が設けられている。また、表示部２の他の辺に沿うように、基板１上に、表示部２のゲート線を駆動（走査）するためのＶドライバ５が設けられている。なお、図１の水平スイッチ３には、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図１のＨドライバ４およびＶドライバ５には、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。   A horizontal switch (HSW) 3 and an H driver 4 for driving (scanning) the drain line of the display unit 2 are provided on the substrate 1 along one side of the display unit 2. A V driver 5 for driving (scanning) the gate line of the display unit 2 is provided on the substrate 1 along the other side of the display unit 2. Although only two switches are shown in the horizontal switch 3 in FIG. 1, in actuality, the number of switches corresponding to the number of pixels is arranged. Further, each of the H driver 4 and the V driver 5 in FIG. 1 shows only two shift register circuit portions, but actually, the number of shift register circuit portions corresponding to the number of pixels is arranged.

また、基板１の外部には、駆動ＩＣ１０が設置されている。この駆動ＩＣ１０は、信号発生回路１１および電源回路１２を備えている。駆動ＩＣ１０からＨドライバ４へは、ビデオ信号Ｖｉｄｅｏ、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、クロック信号ＣＫＨ、イネーブル信号ＥＮＢ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。また、駆動ＩＣ１０からＶドライバ５へは、スタート信号ＳＴＶ、イネーブル信号ＥＮＢ、走査方向切替信号ＣＳＶ、クロック信号ＣＫＶ、正側電位ＶＤＤおよび負側電位ＶＢＢが供給される。   A driving IC 10 is installed outside the substrate 1. The drive IC 10 includes a signal generation circuit 11 and a power supply circuit 12. A video signal Video, a start signal STH, a scanning direction switching signal CSH, a clock signal CKH, an enable signal ENB, a positive potential VDD and a negative potential VBB are supplied from the driving IC 10 to the H driver 4. Further, the start signal STV, the enable signal ENB, the scanning direction switching signal CSV, the clock signal CKV, the positive potential VDD and the negative potential VBB are supplied from the driving IC 10 to the V driver 5.

また、図２に示すように、第１実施形態では、Ｖドライバ５の内部に、複数段のシフトレジスタ回路部５１〜５５と、走査方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３と、回路部９１とが設けられている。なお、図２では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   As shown in FIG. 2, in the first embodiment, the V driver 5 includes a plurality of stages of shift register circuit units 51 to 55, a scanning direction switching circuit unit 60, an input signal switching circuit unit 70, A plurality of stages of logic synthesis circuit units 81 to 83 and a circuit unit 91 are provided. In FIG. 2, for simplification of the drawing, only five stages of shift register circuit units 51 to 55 and three stages of logic synthesis circuit units 81 to 83 are illustrated. A number of shift register circuit sections and logic synthesis circuit sections are provided.

そして、１段目のシフトレジスタ回路部５１は、前段の第１回路部５１ａと、後段の第２回路部５１ｂとによって構成されている。第１回路部５１ａは、ｎチャネルトランジスタＮＴ１およびＮＴ２と、ダイオード接続されたｎチャネルトランジスタＮＴ３と、容量Ｃ１およびＣ２とを含む。また、第２回路部５１ｂは、ｎチャネルトランジスタＮＴ４、ＮＴ５、ＮＴ６およびＮＴ７と、ダイオード接続されたｎチャネルトランジスタＮＴ８と、容量Ｃ３およびＣ４とを含む。以下、ｎチャネルトランジスタＮＴ１〜ＮＴ８は、それぞれ、トランジスタＮＴ１〜ＮＴ８と称する。   The first-stage shift register circuit unit 51 includes a first circuit unit 51a in the previous stage and a second circuit unit 51b in the subsequent stage. First circuit portion 51a includes n-channel transistors NT1 and NT2, a diode-connected n-channel transistor NT3, and capacitors C1 and C2. Second circuit portion 51b includes n-channel transistors NT4, NT5, NT6 and NT7, a diode-connected n-channel transistor NT8, and capacitors C3 and C4. Hereinafter, n-channel transistors NT1 to NT8 are referred to as transistors NT1 to NT8, respectively.

また、１段目のシフトレジスタ回路部５１に設けられたトランジスタＮＴ１〜ＮＴ８は、すべてｎ型のＭＯＳトランジスタ（電界効果型トランジスタ）からなるＴＦＴ（薄膜トランジスタ）により構成されている。また、トランジスタＮＴ１、ＮＴ２、ＮＴ６、ＮＴ７およびＮＴ８は、互いに電気的に接続された２つのゲート電極を有する。また、第１回路部５１ａにおいて、トランジスタＮＴ１のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、第１回路部５１ａの出力ノードであるノードＮＤ１に接続されている。また、容量Ｃ１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ１に接続されている。また、トランジスタＮＴ２のソースは、トランジスタＮＴ３を介してノードＮＤ１に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ２は、トランジスタＮＴ２のゲートとソースとの間に接続されている。   The transistors NT1 to NT8 provided in the first-stage shift register circuit unit 51 are all constituted by TFTs (thin film transistors) made of n-type MOS transistors (field effect transistors). Transistors NT1, NT2, NT6, NT7, and NT8 have two gate electrodes that are electrically connected to each other. In the first circuit unit 51a, the source of the transistor NT1 is connected to the negative potential VBB, and the drain is connected to the node ND1 that is the output node of the first circuit unit 51a. One electrode of the capacitor C1 is connected to the negative potential VBB, and the other electrode is connected to the node ND1. The source of the transistor NT2 is connected to the node ND1 through the transistor NT3, and the drain is connected to the clock signal line (CKV1). The capacitor C2 is connected between the gate and source of the transistor NT2.

また、第２回路部５１ｂにおいて、トランジスタＮＴ４のソースは、ノードＮＤ３に接続されているとともに、ドレインは、正側電位ＶＤＤに接続されている。このトランジスタＮＴ４のゲートは、ノードＮＤ２に接続されている。また、トランジスタＮＴ５のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ３に接続されている。このトランジスタＮＴ５のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ２に接続されている。このトランジスタＮＴ６のゲートは、第１回路部５１ａのノードＮＤ１に接続されている。また、トランジスタＮＴ６は、トランジスタＮＴ５がオン状態のときに、トランジスタＮＴ４をオフ状態にするために設けられている。また、トランジスタＮＴ７のソースは、トランジスタＮＴ８を介してノードＮＤ２に接続されているとともに、ドレインは、クロック信号線（ＣＫＶ１）に接続されている。また、容量Ｃ３は、トランジスタＮＴ４のゲートとソースとの間に接続されている。また、容量Ｃ４は、トランジスタＮＴ７のゲートとソースとの間に接続されている。   In the second circuit unit 51b, the source of the transistor NT4 is connected to the node ND3, and the drain is connected to the positive potential VDD. The gate of the transistor NT4 is connected to the node ND2. The source of the transistor NT5 is connected to the negative potential VBB, and the drain is connected to the node ND3. The gate of the transistor NT5 is connected to the node ND1 of the first circuit unit 51a. The source of the transistor NT6 is connected to the negative potential VBB, and the drain is connected to the node ND2. The gate of the transistor NT6 is connected to the node ND1 of the first circuit unit 51a. The transistor NT6 is provided to turn off the transistor NT4 when the transistor NT5 is on. The source of the transistor NT7 is connected to the node ND2 via the transistor NT8, and the drain is connected to the clock signal line (CKV1). The capacitor C3 is connected between the gate and source of the transistor NT4. The capacitor C4 is connected between the gate and source of the transistor NT7.

また、２段目〜５段目のシフトレジスタ回路部５２〜５５は、上記した１段目のシフトレジスタ回路部５１とほぼ同様の回路構成を有する。具体的には、２段目〜５段目のシフトレジスタ回路部５２〜５５は、それぞれ、１段目のシフトレジスタ回路部５１の第１回路部５１ａとほぼ同様の回路構成を有する第１回路部５２ａ〜５５ａと、第２回路部５１ｂとほぼ同様の回路構成を有する第２回路部５２ｂ〜５５ｂとによって構成されている。   The second to fifth stage shift register circuit units 52 to 55 have substantially the same circuit configuration as the first stage shift register circuit unit 51 described above. Specifically, the second-stage to fifth-stage shift register circuit sections 52 to 55 are first circuits having substantially the same circuit configuration as the first circuit section 51a of the first-stage shift register circuit section 51, respectively. And the second circuit portions 52b to 55b having substantially the same circuit configuration as the second circuit portion 51b.

２段目のシフトレジスタ回路部５２は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ１１〜ＮＴ１８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ１１〜Ｃ１４とを含む。以下、ｎチャネルトランジスタＮＴ１１〜ＮＴ１８は、それぞれ、トランジスタＮＴ１１〜ＮＴ１８と称する。また、３段目のシフトレジスタ回路部５３は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ２１〜ＮＴ２８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ２１〜Ｃ２４とを含む。以下、ｎチャネルトランジスタＮＴ２１〜ＮＴ２８は、それぞれ、トランジスタＮＴ２１〜ＮＴ２８と称する。 Second-stage shift register circuit section 52 includes n-channel transistors NT11 to NT18 corresponding to transistors NT1 to NT8 of first-stage shift register circuit section 51, and capacitors C11 to C14 corresponding to capacitors C1 to C4. . Below, n-channel transistor NT11～NT18 are hereinafter referred to as transistors NT11～NT18. The third-stage shift register circuit unit 53 includes n-channel transistors NT21 to NT28 corresponding to the transistors NT1 to NT8 of the first-stage shift register circuit unit 51, and capacitors C21 to C24 corresponding to the capacitors C1 to C4. including the. Below, n-channel transistor NT21～NT28 are hereinafter referred to as transistors NT21～NT28.

また、４段目のシフトレジスタ回路部５４は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ３１〜ＮＴ３８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ３１〜Ｃ３４とを含む。以下、ｎチャネルトランジスタＮＴ３１〜ＮＴ３８は、それぞれ、トランジスタＮＴ３１〜ＮＴ３８と称する。また、５段目のシフトレジスタ回路部５５は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応するｎチャネルトランジスタＮＴ４１〜ＮＴ４８と、容量Ｃ１〜Ｃ４に対応する容量Ｃ４１〜Ｃ４４とを含む。以下、ｎチャネルトランジスタＮＴ４１〜ＮＴ４８は、それぞれ、トランジスタＮＴ４１〜ＮＴ４８と称する。 The fourth-stage shift register circuit unit 54 includes n-channel transistors NT31 to NT38 corresponding to the transistors NT1 to NT8 of the first-stage shift register circuit unit 51, and capacitors C31 to C34 corresponding to the capacitors C1 to C4. including the. Below, n-channel transistor NT31～NT38 are hereinafter referred to as transistors NT31～NT38. The fifth-stage shift register circuit unit 55 includes n-channel transistors NT41 to NT48 corresponding to the transistors NT1 to NT8 of the first-stage shift register circuit unit 51, and capacitors C41 to C44 corresponding to the capacitors C1 to C4. including the. Below, n-channel transistor NT41～NT48 are hereinafter referred to as transistors NT41～NT48.

ここで、第１実施形態では、４段目のシフトレジスタ回路部５４の第１回路部５４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５５の第１回路部５５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を負側電位ＶＢＢにリセットするためのｎチャネルトランジスタＮＴ４９を含んでいる。以下、ｎチャネルトランジスタＮＴ３９およびＮＴ４９は、それぞれ、リセットトランジスタＮＴ３９およびＮＴ４９と称する。   Here, in the first embodiment, the first circuit portion 54a of the fourth-stage shift register circuit portion 54 includes an n-channel transistor NT39 for resetting the potential of the node ND2 that outputs the shift signal SR4 to the negative potential VBB. Is included. The first circuit portion 55a of the fifth-stage shift register circuit portion 55 includes an n-channel transistor NT49 for resetting the potential of the node ND2 that outputs the shift signal SR5 to the negative potential VBB. Hereinafter, n-channel transistors NT39 and NT49 are referred to as reset transistors NT39 and NT49, respectively.

また、リセットトランジスタＮＴ３９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５４の第１回路部５４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。なお、スタート信号ＳＴＶは、本発明の「所定の駆動信号」の一例であり、スタート信号線（ＳＴＶ）は、本発明の「第１駆動信号線」の一例である。これにより、Ｈレベルのスタート信号ＳＴＶに応答してリセットトランジスタＮＴ３９がオンすると、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが供給されることにより、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になるように構成されている。そして、第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）になると、第２回路部５４ｂのトランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して負側電位ＶＢＢが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５４ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。   Further, the positive potential VDD is supplied to the drain of the reset transistor NT39, and the source is connected to the node ND1 that is the output node of the first circuit portion 54a of the fourth-stage shift register circuit portion 54. . A start signal line (STV) for supplying a start signal STV is connected to the gate of the reset transistor NT39. The start signal STV is an example of the “predetermined drive signal” in the present invention, and the start signal line (STV) is an example of the “first drive signal line” in the present invention. As a result, when the reset transistor NT39 is turned on in response to the H level start signal STV, the positive potential VDD is supplied via the reset transistor NT39, so that the potential of the node ND1 of the first circuit portion 54a becomes positive. It is configured to be at the potential VDD (H level). When the potential of the node ND1 of the first circuit portion 54a becomes the positive potential VDD (H level), the transistor NT36 of the second circuit portion 54b is turned on, so that the negative potential VBB is supplied via the transistor NT36. Thus, the node ND2 of the second circuit portion 54b that outputs the shift signal SR4 is reset to the negative potential VBB.

また、リセットトランジスタＮＴ４９のドレインには、正側電位ＶＤＤが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５５の第１回路部５５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＮＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５５では、上記した４段目のシフトレジスタ回路部５４と同様にして、シフト信号ＳＲ５を出力する第２回路部５５ｂのノードＮＤ２が負側電位ＶＢＢにリセットされるように構成されている。   The drain of the reset transistor NT49 is supplied with the positive potential VDD, and the source is connected to the node ND1 that is the output node of the first circuit unit 55a of the fifth-stage shift register circuit unit 55. . A start signal line (STV) for supplying a start signal STV is connected to the gate of the reset transistor NT49. Accordingly, in the fifth-stage shift register circuit unit 55, the node ND2 of the second circuit unit 55b that outputs the shift signal SR5 is set to the negative potential VBB in the same manner as the fourth-stage shift register circuit unit 54 described above. It is configured to be reset.

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２およびＮＴ１７と、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２およびＮＴ３７とは、クロック信号線（ＣＫＶ２）に接続されている。また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２およびＮＴ２７と、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２およびＮＴ４７とは、クロック信号線（ＣＫＶ１）に接続されている。すなわち、クロック信号線（ＣＫＶ１）とクロック信号線（ＣＫＶ２）とが１段毎に交互に接続されている。   The transistors NT12 and NT17 of the second-stage shift register circuit section 52 and the transistors NT32 and NT37 of the fourth-stage shift register circuit section 54 are connected to the clock signal line (CKV2). The transistors NT22 and NT27 of the third-stage shift register circuit unit 53 and the transistors NT42 and NT47 of the fifth-stage shift register circuit unit 55 are connected to the clock signal line (CKV1). That is, the clock signal line (CKV1) and the clock signal line (CKV2) are alternately connected for each stage.

また、第１実施形態では、３段目以降のシフトレジスタ回路部５３〜５５に、イネーブル信号線（ＥＮＢ１）とイネーブル信号線（ＥＮＢ２）とが１つずつ交互に接続されている。このイネーブル信号線（ＥＮＢ１）を介して、所定のタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ１が供給されるとともに、イネーブル信号線（ＥＮＢ２）を介して、イネーブル信号ＥＮＢ１と異なるタイミングで電位がＬレベルからＨレベルに切り替わるイネーブル信号ＥＮＢ２が供給されるように構成されている。そして、３段目のシフトレジスタ回路部５３および５段目のシフトレジスタ回路部５５では、それぞれ、トランジスタＮＴ２４およびＮＴ４４のドレインにイネーブル信号線（ＥＮＢ１）が接続されている。また、４段目のシフトレジスタ回路部５４では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ２）が接続されている。 In the first embodiment, the enable signal lines (ENB1) and the enable signal lines (ENB2) are alternately connected to the shift register circuit units 53 to 55 in the third and subsequent stages one by one . Through this enable signal line (ENB1), together with the enable signal ENB1 potential at a predetermined timing is switched from L level to H level is supplied, via the enable signal line (ENB2), timing different from the enable signal ENB1 Thus, the enable signal ENB2 for switching the potential from the L level to the H level is supplied. In the third-stage shift register circuit section 53 and the fifth-stage shift register circuit section 55, the enable signal line (ENB1) is connected to the drains of the transistors NT24 and NT44, respectively. In the fourth-stage shift register circuit portion 54, an enable signal line (ENB2) is connected to the drain of the transistor NT34.

また、走査方向切替回路部６０は、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０を含む。以下、ｎチャネルトランジスタＮＴ５１〜ＮＴ６０は、それぞれ、トランジスタＮＴ５１〜ＮＴ６０と称する。このトランジスタＮＴ５１〜ＮＴ６０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。   Scanning direction switching circuit unit 60 includes n-channel transistors NT51 to NT60. Hereinafter, n-channel transistors NT51 to NT60 are referred to as transistors NT51 to NT60, respectively. The transistors NT51 to NT60 are all composed of TFTs made of n-type MOS transistors.

また、トランジスタＮＴ５１〜ＮＴ５５は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。また、トランジスタＮＴ５１、ＮＴ５３およびＮＴ５５のゲートには、走査方向切替信号線（ＣＳＶ）が接続されているとともに、トランジスタＮＴ５２およびＮＴ５４のゲートには、反転走査方向切替信号線（ＸＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５１〜ＮＴ５５のゲートには、それぞれ、走査方向切替信号線（ＣＳＶ）と反転走査方向切替信号線（ＸＣＳＶ）とが交互に接続されている。   In the transistors NT51 to NT55, one of the source / drain and the other of the source / drain are connected to each other in this order. The gates of the transistors NT51, NT53 and NT55 are connected to the scanning direction switching signal line (CSV), and the gates of the transistors NT52 and NT54 are connected to the inverted scanning direction switching signal line (XCSV). Yes. That is, the scanning direction switching signal line (CSV) and the inverted scanning direction switching signal line (XCSV) are alternately connected to the gates of the transistors NT51 to NT55, respectively.

また、トランジスタＮＴ５６は、後述する回路部９１のノードＮＤ６に接続されている。また、トランジスタＮＴ５７〜ＮＴ６０は、この順番でソース／ドレインの一方とソース／ドレインの他方とが互いに接続されている。トランジスタＮＴ５６、ＮＴ５８およびＮＴ６０のゲートには、反転走査方向切替信号線（ＸＣＳＶ）が接続されているとともに、トランジスタＮＴ５７およびＮＴ５９のゲートには、走査方向切替信号線（ＣＳＶ）が接続されている。すなわち、トランジスタＮＴ５６〜ＮＴ６０のゲートには、それぞれ、反転走査方向切替信号線（ＸＣＳＶ）と走査方向切替信号線（ＣＳＶ）とが交互に接続されている。   The transistor NT56 is connected to a node ND6 of the circuit unit 91 described later. In the transistors NT57 to NT60, one of the source / drain and the other of the source / drain are connected to each other in this order. An inverted scanning direction switching signal line (XCSV) is connected to the gates of the transistors NT56, NT58 and NT60, and a scanning direction switching signal line (CSV) is connected to the gates of the transistors NT57 and NT59. That is, the inverted scanning direction switching signal line (XCSV) and the scanning direction switching signal line (CSV) are alternately connected to the gates of the transistors NT56 to NT60, respectively.

なお、走査方向が順方向の場合には、走査方向切替信号ＣＳＶがＨレベル（ＶＤＤ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＬレベル（ＶＢＢ）になるように制御される。このため、走査方向が順方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオン状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオフ状態になるように制御される。また、走査方向が逆方向の場合には、走査方向切替信号ＣＳＶがＬレベル（ＶＢＢ）になるように、かつ、反転走査方向切替信号ＸＣＳＶがＨレベル（ＶＤＤ）になるように制御される。このため、走査方向が逆方向の場合には、トランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７およびＮＴ５９がオフ状態になるように、かつ、トランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８およびＮＴ６０がオン状態になるように制御される。   When the scanning direction is the forward direction, the scanning direction switching signal CSV is controlled to be H level (VDD), and the inverted scanning direction switching signal XCSV is controlled to be L level (VBB). Therefore, when the scanning direction is the forward direction, transistors NT51, NT53, NT55, NT57 and NT59 are turned on, and transistors NT52, NT54, NT56, NT58 and NT60 are turned off. Be controlled. When the scanning direction is the reverse direction, the scanning direction switching signal CSV is controlled to be L level (VBB) and the inverted scanning direction switching signal XCSV is controlled to be H level (VDD). Therefore, when the scanning direction is the reverse direction, transistors NT51, NT53, NT55, NT57 and NT59 are turned off, and transistors NT52, NT54, NT56, NT58 and NT60 are turned on. Be controlled.

また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）に接続されているとともに、１段目のシフトレジスタ回路部５１のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの一方に接続されている。   In addition, the gate of the transistor NT1 of the first-stage shift register circuit unit 51 is connected to the other of the source / drain of the transistor NT51 of the scanning direction switching circuit unit 60 (one of the source / drain of the transistor NT52), The node ND3 of the first-stage shift register circuit unit 51 is connected to one of the source / drain of the transistor NT57 of the scanning direction switching circuit unit 60.

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５７のソース／ドレインの他方（トランジスタＮＴ５８のソース／ドレインの一方）に接続されているとともに、２段目のシフトレジスタ回路部５２のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５２のソース／ドレインの他方（トランジスタＮＴ５３のソース／ドレインの一方）に接続されている。   The gate of the transistor NT11 of the second-stage shift register circuit unit 52 is connected to the other of the source / drain of the transistor NT57 of the scanning direction switching circuit unit 60 (one of the source / drain of the transistor NT58), The node ND3 of the second-stage shift register circuit unit 52 is connected to the other of the source / drain of the transistor NT52 (one of the source / drain of the transistor NT53) of the scanning direction switching circuit unit 60.

また、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５３のソース／ドレインの他方（トランジスタＮＴ５４のソース／ドレインの一方）に接続されているとともに、３段目のシフトレジスタ回路部５３のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５８のソース／ドレインの他方（トランジスタＮＴ５９のソース／ドレインの一方）に接続されている。   The gate of the transistor NT21 of the third-stage shift register circuit unit 53 is connected to the other of the source / drain of the transistor NT53 of the scanning direction switching circuit unit 60 (one of the source / drain of the transistor NT54), The node ND3 of the third-stage shift register circuit unit 53 is connected to the other of the source / drain of the transistor NT58 (one of the source / drain of the transistor NT59) of the scanning direction switching circuit unit 60.

また、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５９のソース／ドレインの他方（トランジスタＮＴ６０のソース／ドレインの一方）に接続されているとともに、４段目のシフトレジスタ回路部５４のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ５４のソース／ドレインの他方（トランジスタＮＴ５５のソース／ドレインの一方）に接続されている。   The gate of the transistor NT31 of the fourth-stage shift register circuit unit 54 is connected to the other of the source / drain of the transistor NT59 (one of the source / drain of the transistor NT60) of the scanning direction switching circuit unit 60, and The node ND3 of the fourth-stage shift register circuit unit 54 is connected to the other of the source / drain of the transistor NT54 (one of the source / drain of the transistor NT55) of the scanning direction switching circuit unit 60.

また、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートが、走査方向切替回路部６０のトランジスタＮＴ５５のソース／ドレインの他方に接続されているとともに、５段目のシフトレジスタ回路部５５のノードＮＤ３が、走査方向切替回路部６０のトランジスタＮＴ６０のソース／ドレインの他方に接続されている。   In addition, the gate of the transistor NT41 of the fifth-stage shift register circuit unit 55 is connected to the other of the source / drain of the transistor NT55 of the scanning direction switching circuit unit 60 and the fifth-stage shift register circuit unit 55 The node ND3 is connected to the other of the source / drain of the transistor NT60 of the scanning direction switching circuit unit 60.

各段のシフトレジスタ回路部５１〜５５と走査方向切替回路部６０とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して前段の出力信号（ＳＲ１１〜ＳＲ１５）が入力されるように制御される。ただし、走査方向が順方向の場合の先頭段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。   By connecting the shift register circuit units 51 to 55 and the scanning direction switching circuit unit 60 at each stage as described above, the first circuit unit of the shift register circuit unit at a predetermined stage is connected in the scanning direction according to the scanning direction. On the other hand, control is performed so that output signals (SR11 to SR15) of the previous stage are input. However, the start signal STV is input to the first circuit portion 51a of the first shift register circuit portion 51 when the scanning direction is the forward direction.

また、入力信号切替回路部７０は、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタＮＴ６１〜ＮＴ７０と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタＮＴ７１〜ＮＴ８０とを含む。以下、ｎチャネルトランジスタＮＴ６１〜ＮＴ８０は、それぞれ、トランジスタＮＴ６１〜ＮＴ８０と称する。また、入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。   The input signal switching circuit unit 70 includes n-channel transistors NT61 to NT70 whose gates are connected to the scanning direction switching signal line (CSV) and n-channel transistors whose gates are connected to the inverted scanning direction switching signal line (XCSV). Including NT71 to NT80. Hereinafter, n-channel transistors NT61 to NT80 are referred to as transistors NT61 to NT80, respectively. The transistors NT61 to NT80 constituting the input signal switching circuit unit 70 are all constituted by TFTs made of n-type MOS transistors.

また、走査方向切替信号線（ＣＳＶ）に接続されたｎチャネルトランジスタと、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたｎチャネルトランジスタとは、各段のシフトレジスタ回路部５１〜５５に対して、それぞれ２つずつ配置されている。具体的には、１段目のシフトレジスタ回路部５１に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６１およびＮＴ６２と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７１およびＮＴ７２とが配置されている。トランジスタＮＴ６１およびＮＴ７１のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに接続されている。トランジスタＮＴ６１のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７１のソース／ドレインの他方は、正側電位ＶＤＤに接続されている。また、トランジスタＮＴ６２およびＮＴ７２のソース／ドレインの一方は、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートに接続されている。トランジスタＮＴ６２のソース／ドレインの他方は、スタート信号ＳＴＶが供給される走査方向切替回路部６０のトランジスタＮＴ５１のソース／ドレインの他方（トランジスタＮＴ５２のソース／ドレインの一方）およびトランジスタＮＴ１のゲートに接続されているとともに、トランジスタＮＴ７２のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。   The n-channel transistors connected to the scanning direction switching signal line (CSV) and the n-channel transistors whose gates are connected to the inverted scanning direction switching signal line (XCSV) are shift register circuit units 51 to 55 at each stage. In contrast, two are arranged respectively. Specifically, corresponding to the first-stage shift register circuit unit 51, the transistors NT61 and NT62 whose gates are connected to the scanning direction switching signal line (CSV), and the gates which are the inverted scanning direction switching signal line (XCSV). Transistors NT71 and NT72 connected to are arranged. One of the sources / drains of the transistors NT61 and NT71 is connected to the gate of the transistor NT2 of the first-stage shift register circuit unit 51. The other of the source / drain of the transistor NT61 is connected to the node ND2 of the second-stage shift register circuit unit 52, and the other of the source / drain of the transistor NT71 is connected to the positive potential VDD. One of the sources / drains of the transistors NT62 and NT72 is connected to the gate of the transistor NT7 of the first-stage shift register circuit unit 51. The other of the source / drain of the transistor NT62 is connected to the other of the source / drain of the transistor NT51 (one of the source / drain of the transistor NT52) and the gate of the transistor NT1 of the scanning direction switching circuit unit 60 to which the start signal STV is supplied. The other of the source / drain of the transistor NT72 is connected to the node ND2 of the second-stage shift register circuit unit 52.

また、２段目のシフトレジスタ回路部５２に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６３およびＮＴ６４と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７３およびＮＴ７４とが配置されている。トランジスタＮＴ６３およびＮＴ７３のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートに接続されている。トランジスタＮＴ６３のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７３のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されている。また、トランジスタＮＴ６４およびＮＴ７４のソース／ドレインの一方は、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のゲートに接続されている。トランジスタＮＴ６４のソース／ドレインの他方は、１段目のシフトレジスタ回路部５１のノードＮＤ２に接続されているとともに、トランジスタＮＴ７４のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。   Corresponding to the second-stage shift register circuit section 52, the transistors NT63 and NT64 whose gates are connected to the scanning direction switching signal line (CSV) and the gates are connected to the inverted scanning direction switching signal line (XCSV). Transistors NT73 and NT74 are arranged. One of the sources / drains of the transistors NT63 and NT73 is connected to the gate of the transistor NT12 of the second-stage shift register circuit section 52. The other of the source / drain of the transistor NT63 is connected to the node ND2 of the third-stage shift register circuit unit 53, and the other of the source / drain of the transistor NT73 is the node of the first-stage shift register circuit unit 51. Connected to ND2. One of the sources / drains of the transistors NT64 and NT74 is connected to the gate of the transistor NT17 in the second-stage shift register circuit section 52. The other of the source / drain of the transistor NT64 is connected to the node ND2 of the first-stage shift register circuit unit 51, and the other of the source / drain of the transistor NT74 is the node of the third-stage shift register circuit unit 53. Connected to ND2.

また、３段目のシフトレジスタ回路部５３に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６５およびＮＴ６６と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７５およびＮＴ７６とが配置されている。トランジスタＮＴ６５およびＮＴ７５のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに接続されている。トランジスタＮＴ６５のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ７５のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。また、トランジスタＮＴ６６およびＮＴ７６のソース／ドレインの一方は、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートに接続されている。トランジスタＮＴ６６のソース／ドレインの他方は、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されているとともに、トランジスタＮＴ７６のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。   Corresponding to the shift register circuit unit 53 in the third stage, the transistors NT65 and NT66 whose gates are connected to the scanning direction switching signal line (CSV) and the gates are connected to the inverted scanning direction switching signal line (XCSV). Transistors NT75 and NT76 are arranged. One of the sources / drains of the transistors NT65 and NT75 is connected to the gate of the transistor NT22 of the third-stage shift register circuit portion 53. The other of the source / drain of the transistor NT65 is connected to the node ND2 of the fourth-stage shift register circuit unit 54, and the other of the source / drain of the transistor NT75 is a node of the second-stage shift register circuit unit 52. Connected to ND2. One of the sources / drains of the transistors NT66 and NT76 is connected to the gate of the transistor NT27 in the third-stage shift register circuit portion 53. The other of the source / drain of the transistor NT66 is connected to the node ND2 of the second-stage shift register circuit unit 52, and the other of the source / drain of the transistor NT76 is the node of the fourth-stage shift register circuit unit 54. Connected to ND2.

また、４段目のシフトレジスタ回路部５４に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６７およびＮＴ６８と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７７およびＮＴ７８とが配置されている。トランジスタＮＴ６７およびＮＴ７７のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに接続されている。トランジスタＮＴ６７のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されているとともに、トランジスタＮＴ７７のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されている。また、トランジスタＮＴ６８およびＮＴ７８のソース／ドレインの一方は、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３７のゲートに接続されている。トランジスタＮＴ６８のソース／ドレインの他方は、３段目のシフトレジスタ回路部５３のノードＮＤ２に接続されているとともに、トランジスタＮＴ７８のソース／ドレインの他方は、５段目のシフトレジスタ回路部５５のノードＮＤ２に接続されている。   Corresponding to the fourth-stage shift register circuit section 54, the transistors NT67 and NT68 whose gates are connected to the scanning direction switching signal line (CSV) and the gates are connected to the inverted scanning direction switching signal line (XCSV). Transistors NT77 and NT78 are arranged. One of the sources / drains of the transistors NT67 and NT77 is connected to the gate of the transistor NT32 of the fourth-stage shift register circuit portion 54. The other of the source / drain of the transistor NT67 is connected to the node ND2 of the fifth-stage shift register circuit unit 55, and the other of the source / drain of the transistor NT77 is the node of the third-stage shift register circuit unit 53. Connected to ND2. One of the sources / drains of the transistors NT68 and NT78 is connected to the gate of the transistor NT37 of the fourth-stage shift register circuit portion 54. The other of the source / drain of the transistor NT68 is connected to the node ND2 of the third-stage shift register circuit unit 53, and the other of the source / drain of the transistor NT78 is the node of the fifth-stage shift register circuit unit 55. Connected to ND2.

また、５段目のシフトレジスタ回路部５５に対応して、ゲートが走査方向切替信号線（ＣＳＶ）に接続されたトランジスタＮＴ６９およびＮＴ７０と、ゲートが反転走査方向切替信号線（ＸＣＳＶ）に接続されたトランジスタＮＴ７９およびＮＴ８０とが配置されている。トランジスタＮＴ６９およびＮＴ７９のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４２のゲートに接続されている。トランジスタＮＴ６９のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されているとともに、トランジスタＮＴ７９のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されている。また、トランジスタＮＴ７０およびＮＴ８０のソース／ドレインの一方は、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに接続されている。トランジスタＮＴ７０のソース／ドレインの他方は、４段目のシフトレジスタ回路部５４のノードＮＤ２に接続されているとともに、トランジスタＮＴ８０のソース／ドレインの他方は、図示しない６段目のシフトレジスタ回路部のノードＮＤ２に接続されている。   Corresponding to the fifth-stage shift register circuit section 55, the transistors NT69 and NT70 whose gates are connected to the scanning direction switching signal line (CSV) and the gates are connected to the inverted scanning direction switching signal line (XCSV). Transistors NT79 and NT80 are arranged. One of the sources / drains of the transistors NT69 and NT79 is connected to the gate of the transistor NT42 in the fifth-stage shift register circuit portion 55. The other of the source / drain of the transistor NT69 is connected to the node ND2 of the sixth-stage shift register circuit unit (not shown), and the other of the source / drain of the transistor NT79 is connected to the node of the fourth-stage shift register circuit unit 54. It is connected to the node ND2. One of the sources / drains of the transistors NT70 and NT80 is connected to the gate of the transistor NT47 of the fifth-stage shift register circuit portion 55. The other of the source / drain of the transistor NT70 is connected to the node ND2 of the fourth-stage shift register circuit section 54, and the other of the source / drain of the transistor NT80 is connected to the sixth-stage shift register circuit section (not shown). It is connected to the node ND2.

入力信号切替回路部７０を構成するトランジスタＮＴ６１〜ＮＴ８０を上記のように構成することによって、走査方向が順方向の場合には、トランジスタＮＴ６１〜ＮＴ７０がオン状態になるように、かつ、トランジスタＮＴ７１〜ＮＴ８０がオフ状態になるように制御される。また、各段のシフトレジスタ回路部５１〜５５と入力信号切替回路部７０とを上記のように接続することによって、走査方向に応じて、所定段のシフトレジスタ回路部の第１回路部に走査方向に対して次段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように、かつ、所定段のシフトレジスタ回路部の第２回路部に走査方向に対して前段のシフト信号（ＳＲ１〜ＳＲ５）が入力されるように制御される。ただし、初段のシフトレジスタ回路部５１の第１回路部５１ａには、スタート信号ＳＴＶが入力される。   By configuring the transistors NT61 to NT80 constituting the input signal switching circuit unit 70 as described above, when the scanning direction is the forward direction, the transistors NT61 to NT70 are turned on, and the transistors NT71 to NT70 are turned on. It is controlled so that NT80 is turned off. Further, by connecting the shift register circuit units 51 to 55 of each stage and the input signal switching circuit unit 70 as described above, the first circuit unit of the shift register circuit unit of the predetermined stage is scanned according to the scanning direction. The next-stage shift signals (SR1 to SR5) are input to the second circuit unit of the predetermined-stage shift register circuit unit with respect to the scanning direction. Is controlled to be input. However, the start signal STV is input to the first circuit unit 51 a of the first-stage shift register circuit unit 51.

また、論理合成回路部８１〜８３は、それぞれ、ダミーゲート線（Ｄｕｍｍｙ）、１段目のゲート線（Ｇａｔｅ１）および２段目のゲート線（Ｇａｔｅ２）に接続されている。なお、ダミーゲート線（Ｄｕｍｍｙ）は、表示部２に設けられた画素２０（図１参照）に接続されないゲート線である。また、論理合成回路部８１〜８３は、それぞれ、対応する所定段のシフトレジスタ回路部から出力されたシフト信号と、その所定段の次段のシフトレジスタ回路部から出力されたシフト信号とを論理合成して、各段のゲート線にシフト出力信号を出力するように構成されている。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１は、ｎチャネルトランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたｎチャネルトランジスタＮＴ８５と、容量Ｃ８１とを含む。以下、ｎチャネルトランジスタＮＴ８１〜ＮＴ８５は、それぞれ、トランジスタＮＴ８１〜ＮＴ８５と称する。 The logic synthesis circuit units 81 to 83 are connected to a dummy gate line (Dummy), a first-stage gate line (Gate1), and a second-stage gate line (Gate2), respectively. The dummy gate line (Dummy) is a gate line that is not connected to the pixel 20 (see FIG. 1) provided in the display unit 2. Each of the logic synthesis circuit units 81 to 83 logically outputs the shift signal output from the corresponding shift register circuit unit of the predetermined stage and the shift signal output from the shift register circuit unit of the next stage of the predetermined stage. The shift output signal is output to the gate line of each stage by combining. The logic composition circuit unit 81 connected to the dummy gate line (Dummy) includes n-channel transistors NT81 to NT84, a diode-connected n-channel transistor NT85, and a capacitor C81 . Below, n-channel transistor NT81～NT85 are hereinafter referred to as transistors NT81～NT85.

また、トランジスタＮＴ８３〜ＮＴ８５と、容量Ｃ８１とによって、電位固定回路部８１ａが構成されている。この電位固定回路部８１ａは、論理合成回路部８１からＬレベルのシフト出力信号がダミーゲート線（Ｄｕｍｍｙ）に出力される際、そのシフト出力信号のＬレベルの電位を固定するために設けられている。また、論理合成回路部８１を構成するトランジスタＮＴ８１〜ＮＴ８５は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＮＴ８１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、トランジスタＮＴ８２のドレインに接続されている。また、トランジスタＮＴ８２のソースは、ノードＮＤ４（ダミーゲート線）に接続されている。トランジスタＮＴ８１のゲートは、２段目のシフトレジスタ回路部５２のシフト信号ＳＲ２が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ８２のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されている。   Further, the potential fixing circuit portion 81a is configured by the transistors NT83 to NT85 and the capacitor C81. The potential fixing circuit unit 81a is provided to fix the L level potential of the shift output signal when the L level shift output signal is output from the logic synthesis circuit unit 81 to the dummy gate line (Dummy). Yes. Also, the transistors NT81 to NT85 constituting the logic synthesis circuit unit 81 are all constituted by TFTs made of n-type MOS transistors. The drain of the transistor NT81 is connected to the enable signal line (ENB), and the source is connected to the drain of the transistor NT82. The source of the transistor NT82 is connected to the node ND4 (dummy gate line). The gate of the transistor NT81 is connected to the node ND2 from which the shift signal SR2 of the second-stage shift register circuit unit 52 is output, and the gate of the transistor NT82 is the shift signal of the third-stage shift register circuit unit 53. It is connected to the node ND2 from which SR3 is output.

また、トランジスタＮＴ８３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ４（ダミーゲート線）に接続されている。このトランジスタＮＴ８３のゲートは、ノードＮＤ５に接続されている。また、トランジスタＮＴ８４のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ５に接続されている。このトランジスタＮＴ８４のゲートは、ノードＮＤ４（ダミーゲート線）に接続されている。また、容量Ｃ８１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ５に接続されている。また、ノードＮＤ５は、トランジスタＮＴ８５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。   The source of the transistor NT83 is connected to the negative potential VBB, and the drain is connected to the node ND4 (dummy gate line). The gate of this transistor NT83 is connected to the node ND5. The source of the transistor NT84 is connected to the negative potential VBB, and the drain is connected to the node ND5. The gate of the transistor NT84 is connected to the node ND4 (dummy gate line). One electrode of the capacitor C81 is connected to the negative potential VBB, and the other electrode is connected to the node ND5. The node ND5 is connected to the inverted enable signal line (XENB) via the transistor NT85.

また、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ９１〜ＮＴ９５と、容量Ｃ９１とを含む。以下、ｎチャネルトランジスタＮＴ９１〜ＮＴ９５は、それぞれ、トランジスタＮＴ９１〜ＮＴ９５と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８２ａが、トランジスタＮＴ９３〜ＮＴ９５と、容量Ｃ９１とによって構成されている。 The logic synthesis circuit unit 82 connected to the first-stage gate line (Gate1) has the same circuit configuration as the logic synthesis circuit unit 81 connected to the dummy gate line (Dummy). Specifically, the logic synthesis circuit unit 82 connected to the first-stage gate line (Gate1) includes transistors NT81 to NT85 of the logic synthesis circuit unit 81 connected to the dummy gate line (Dummy), and a capacitor C81. Includes n-channel transistors NT91 to NT95 and a capacitor C91 . Below, n-channel transistor NT91～NT95 are hereinafter referred to as transistors NT91～NT95. A potential fixing circuit portion 82a corresponding to the potential fixing circuit portion 81a of the logic synthesis circuit portion 81 connected to the dummy gate line (Dummy) is configured by transistors NT93 to NT95 and a capacitor C91.

なお、１段目のゲート線（Ｇａｔｅ１）に接続される論理合成回路部８２において、トランジスタＮＴ９１のゲートは、３段目のシフトレジスタ回路部５３のシフト信号ＳＲ３が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ９２のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ９５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。   In the logic synthesis circuit unit 82 connected to the first-stage gate line (Gate1), the gate of the transistor NT91 is connected to the node ND2 from which the shift signal SR3 of the third-stage shift register circuit unit 53 is output. In addition, the gate of the transistor NT92 is connected to the node ND2 to which the shift signal SR4 of the fourth-stage shift register circuit unit 54 is output. The node ND5 is connected to the inverted enable signal line (XENB) via the transistor NT95.

また、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１と同様の回路構成を有する。具体的には、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３は、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５と、容量Ｃ８１とに対応するｎチャネルトランジスタＮＴ１０１〜ＮＴ１０５と、容量Ｃ１０１とを含む。以下、ｎチャネルトランジスタＮＴ１０１〜ＮＴ１０５は、それぞれ、トランジスタＮＴ１０１〜ＮＴ１０５と称する。また、ダミーゲート線（Ｄｕｍｍｙ）に接続される論理合成回路部８１の電位固定回路部８１ａに対応する電位固定回路部８３ａが、トランジスタＮＴ１０３〜ＮＴ１０５と、容量Ｃ１０１とによって構成されている。 The logic synthesis circuit unit 83 connected to the second-stage gate line (Gate2) has the same circuit configuration as the logic synthesis circuit unit 81 connected to the dummy gate line (Dummy). Specifically, the logic synthesis circuit unit 83 connected to the second-stage gate line (Gate2) includes transistors NT81 to NT85 of the logic synthesis circuit unit 81 connected to the dummy gate line (Dummy), and a capacitor C81. And n-channel transistors NT101 to NT105 and a capacitor C101 . Below, n-channel transistor NT101～NT105 are hereinafter referred to as transistors NT101～NT105. Further, a potential fixing circuit portion 83a corresponding to the potential fixing circuit portion 81a of the logic synthesis circuit portion 81 connected to the dummy gate line (Dummy) is configured by transistors NT103 to NT105 and a capacitor C101.

なお、２段目のゲート線（Ｇａｔｅ２）に接続される論理合成回路部８３において、トランジスタＮＴ１０１のゲートは、４段目のシフトレジスタ回路部５４のシフト信号ＳＲ４が出力されるノードＮＤ２に接続されているとともに、トランジスタＮＴ１０２のゲートは、５段目のシフトレジスタ回路部５５のシフト信号ＳＲ５が出力されるノードＮＤ２に接続されている。また、ノードＮＤ５は、トランジスタＮＴ１０５を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。   In the logic synthesis circuit unit 83 connected to the second-stage gate line (Gate2), the gate of the transistor NT101 is connected to the node ND2 from which the shift signal SR4 of the fourth-stage shift register circuit unit 54 is output. In addition, the gate of the transistor NT102 is connected to the node ND2 to which the shift signal SR5 of the fifth-stage shift register circuit unit 55 is output. The node ND5 is connected to the inverted enable signal line (XENB) via the transistor NT105.

また、回路部９１は、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１３と、ダイオード接続されたｎチャネルトランジスタＮＴ１１４と、容量Ｃ１１１とを含む。以下、ｎチャネルトランジスタＮＴ１１１〜ＮＴ１１４は、それぞれ、トランジスタＮＴ１１１〜ＮＴ１１４と称する。また、回路部９１を構成するトランジスタＮＴ１１１〜ＮＴ１１４は、すべてｎ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。   The circuit unit 91 includes n-channel transistors NT111 to NT113, a diode-connected n-channel transistor NT114, and a capacitor C111. Hereinafter, n-channel transistors NT111 to NT114 are referred to as transistors NT111 to NT114, respectively. The transistors NT111 to NT114 constituting the circuit unit 91 are all constituted by TFTs made of n-type MOS transistors.

そして、トランジスタＮＴ１１１のドレインは、イネーブル信号線（ＥＮＢ）に接続されているとともに、ソースは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１１のゲートは、２段目のシフトレジスタ回路部５２のノードＮＤ２に接続されている。トランジスタＮＴ１１２のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ６に接続されている。このトランジスタＮＴ１１２のゲートは、ノードＮＤ７に接続されている。トランジスタＮＴ１１３のソースは、負側電位ＶＢＢに接続されているとともに、ドレインは、ノードＮＤ７に接続されている。このトランジスタＮＴ１１３のゲートは、ノードＮＤ６に接続されている。容量Ｃ１１１の一方の電極は、負側電位ＶＢＢに接続されているとともに、他方の電極は、ノードＮＤ７に接続されている。また、ノードＮＤ６は、走査方向切替回路部６０のトランジスタＮＴ５６のソース／ドレインの他方に接続されている。また、ノードＮＤ７は、トランジスタＮＴ１１４を介して、反転イネーブル信号線（ＸＥＮＢ）に接続されている。   The drain of the transistor NT111 is connected to the enable signal line (ENB), and the source is connected to the node ND6. The gate of the transistor NT111 is connected to the node ND2 of the second-stage shift register circuit unit 52. The source of the transistor NT112 is connected to the negative potential VBB, and the drain is connected to the node ND6. The gate of the transistor NT112 is connected to the node ND7. The source of the transistor NT113 is connected to the negative potential VBB, and the drain is connected to the node ND7. The gate of the transistor NT113 is connected to the node ND6. One electrode of the capacitor C111 is connected to the negative potential VBB, and the other electrode is connected to the node ND7. The node ND6 is connected to the other of the source / drain of the transistor NT56 of the scanning direction switching circuit unit 60. The node ND7 is connected to the inverted enable signal line (XENB) through the transistor NT114.

図３は、本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１〜図３を参照して、第１実施形態による液晶表示装置のＶドライバの動作について説明する。   FIG. 3 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the first embodiment of the present invention. Next, the operation of the V driver of the liquid crystal display device according to the first embodiment will be described with reference to FIGS.

まず、図２中の順方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（順方向走査の場合）について説明する。まず、電源を投入することにより、Ｖドライバ５の各段のシフトレジスタ回路部に正側電位ＶＤＤおよび負側電位ＶＢＢを供給する。そして、順方向走査の場合には、走査方向切替信号ＣＳＶがＨレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＬレベルに保持される。これにより、順方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオン状態に保持される。また、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオフ状態に保持される。そして、初期状態では、各段のシフトレジスタ回路部５１〜５５のノードＮＤ１〜ＮＤ３の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。これにより、初期状態では、各段のシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５と、出力信号ＳＲ１１〜ＳＲ１５とは、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位となっている。この状態で、図３に示すように、スタート信号ＳＴＶをＨレベルに上昇させる。   First, a description will be given of a case where a shift output signal whose timing is shifted is sequentially output to the gate lines of each stage along the forward direction in FIG. 2 (in the case of forward scanning). First, the positive potential VDD and the negative potential VBB are supplied to the shift register circuit portion of each stage of the V driver 5 by turning on the power. In the case of forward scanning, the scanning direction switching signal CSV is held at the H level, and the inverted scanning direction switching signal XCSV is held at the L level. Thereby, during forward scanning, the transistors NT51, NT53, NT55, NT57, NT59 and NT61-70 to which the scanning direction switching signal CSV is input to the gate are held in the ON state. In addition, the transistors NT52, NT54, NT56, NT58, NT60 and NT71-80, to which the inverted scanning direction switching signal XCSV is input, are held in the OFF state. In the initial state, the potentials of the nodes ND1 to ND3 of the shift register circuit portions 51 to 55 of each stage are unstable potentials between the positive side potential VDD and the negative side potential VBB. Thus, in the initial state, the shift signals SR1 to SR5 and the output signals SR11 to SR15 output from the shift register circuit units 51 to 55 in each stage are not between the positive potential VDD and the negative potential VBB. The potential is stable. In this state, as shown in FIG. 3, the start signal STV is raised to the H level.

これにより、第１実施形態では、Ｈレベルのスタート信号ＳＴＶが４段目のシフトレジスタ回路部５４の第１回路部５４ａのリセットトランジスタＮＴ３９のゲートに入力される。このため、リセットトランジスタＮＴ３９がオンするので、リセットトランジスタＮＴ３９を介して正側電位ＶＤＤが４段目のシフトレジスタ回路部５４の第１回路部５４ａのノードＮＤ１に供給される。これにより、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった第１回路部５４ａのノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされる。このため、第１回路部５４ａのノードＮＤ１に繋がる第２回路部５４ｂのトランジスタＮＴ３６およびＮＴ３５のゲートにそれぞれ正側電位ＶＤＤ（Ｈレベル）が印加される。これにより、トランジスタＮＴ３６およびＮＴ３５がオンするので、トランジスタＮＴ３６およびＮＴ３５を介して、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３にそれぞれ負側電位ＶＢＢが供給される。   Thus, in the first embodiment, the H level start signal STV is input to the gate of the reset transistor NT39 of the first circuit section 54a of the fourth-stage shift register circuit section 54. For this reason, since the reset transistor NT39 is turned on, the positive potential VDD is supplied to the node ND1 of the first circuit portion 54a of the fourth-stage shift register circuit portion 54 via the reset transistor NT39. As a result, the potential of the node ND1 of the first circuit portion 54a, which was an unstable potential between the positive side potential VDD and the negative side potential VBB in the initial state, is reset to the positive side potential VDD (H level). Therefore, the positive potential VDD (H level) is applied to the gates of the transistors NT36 and NT35 of the second circuit portion 54b connected to the node ND1 of the first circuit portion 54a. Thereby, transistors NT36 and NT35 are turned on, so that negative potential VBB is supplied to nodes ND2 and ND3 of shift register circuit portion 54 at the fourth stage through transistors NT36 and NT35, respectively.

このため、初期状態では正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位であった４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３の電位は、スタート信号ＳＴＶがＨレベルの期間において、負側電位ＶＢＢにリセットされる。これにより、４段目のシフトレジスタ回路部５４のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ４および出力信号ＳＲ１４は、共に、負側電位ＶＢＢ（Ｌレベル）にリセットされる。   For this reason, the start signal STV is at the H level as to the potentials of the nodes ND2 and ND3 of the fourth-stage shift register circuit portion 54, which is an unstable potential between the positive potential VDD and the negative potential VBB in the initial state. In this period, the negative potential VBB is reset. As a result, both the shift signal SR4 and the output signal SR14 output from the nodes ND2 and ND3 of the fourth-stage shift register circuit portion 54 are reset to the negative potential VBB (L level).

そして、Ｌレベルのシフト信号ＳＲ４は、論理合成回路部８２のトランジスタＮＴ９２のゲート、および、論理合成回路部８３のトランジスタＮＴ１０１のゲートに入力されるので、これらのトランジスタＮＴ９２およびＮＴ１０１はオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６５を介して、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２のゲートに入力される。これにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ４は、入力信号切替回路部７０のオン状態のトランジスタＮＴ７０を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４７は、オフ状態に固定される。   Since the L level shift signal SR4 is input to the gate of the transistor NT92 of the logic synthesis circuit unit 82 and the gate of the transistor NT101 of the logic synthesis circuit unit 83, these transistors NT92 and NT101 are fixed in the off state. Is done. The L-level shift signal SR4 is input to the gate of the transistor NT22 of the third-stage shift register circuit unit 53 via the ON-state transistor NT65 of the input signal switching circuit unit 70. As a result, the transistor NT22 of the third-stage shift register circuit unit 53 is fixed to the off state. The L-level shift signal SR4 is input to the gate of the transistor NT47 of the fifth-stage shift register circuit unit 55 via the ON-state transistor NT70 of the input signal switching circuit unit 70. As a result, the transistor NT47 of the fifth-stage shift register circuit portion 55 is fixed to the off state.

また、４段目のシフトレジスタ回路部５４のノードＮＤ３から出力されるＬレベルの出力信号ＳＲ１４は、走査方向切替回路部６０のオン状態のトランジスタＮＴ５５を介して、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１のゲートに入力される。これにより、５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１は、オフ状態に固定される。   The L-level output signal SR14 output from the node ND3 of the fourth-stage shift register circuit section 54 is supplied to the fifth-stage shift register circuit section via the transistor NT55 that is in the ON state of the scanning direction switching circuit section 60. It is input to the gate of 55 transistors NT41. Thereby, the transistor NT41 of the fifth-stage shift register circuit unit 55 is fixed to the off state.

また、５段目のシフトレジスタ回路部５５では、Ｈレベルのスタート信号ＳＴＶが第１回路部５５ａのリセットトランジスタＮＴ４９のゲートに入力されることにより、上記した４段目のシフトレジスタ回路部５４と同様にして、ノードＮＤ１の電位が正側電位ＶＤＤ（Ｈレベル）にリセットされるとともに、ノードＮＤ２およびＮＤ３の電位が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これに伴って、５段目のシフトレジスタ回路部５５のノードＮＤ２およびＮＤ３からそれぞれ出力されるシフト信号ＳＲ５および出力信号ＳＲ１５も負側電位ＶＢＢ（Ｌレベル）にリセットされる。そして、このＬレベルのシフト信号ＳＲ５は、論理合成回路部８３のトランジスタＮＴ１０２のゲートと、論理合成回路部８３のトランジスタＮＴ１０１に対応する論理合成回路部８３の次段の論理合成回路部のｎチャネルトランジスタのゲートとに入力される。これにより、これらのトランジスタがオフ状態に固定される。また、Ｌレベルのシフト信号ＳＲ５は、入力信号切替回路部７０のオン状態のトランジスタＮＴ６７を介して、４段目のシフトレジスタ回路部５４のトランジスタＮＴ３２のゲートに入力される。これにより、トランジスタＮＴ３２は、オフ状態に固定される。   Further, in the fifth-stage shift register circuit section 55, the H-level start signal STV is input to the gate of the reset transistor NT49 of the first circuit section 55a, whereby the above-described fourth-stage shift register circuit section 54 and Similarly, the potential of the node ND1 is reset to the positive potential VDD (H level), and the potentials of the nodes ND2 and ND3 are reset to the negative potential VBB (L level). Along with this, the shift signal SR5 and the output signal SR15 output from the nodes ND2 and ND3 of the fifth-stage shift register circuit unit 55 are also reset to the negative potential VBB (L level). The L-level shift signal SR5 is supplied to the gate of the transistor NT102 of the logic synthesis circuit unit 83 and the n channel of the logic synthesis circuit unit at the next stage of the logic synthesis circuit unit 83 corresponding to the transistor NT101 of the logic synthesis circuit unit 83. Input to the gate of the transistor. This fixes these transistors in the off state. The L-level shift signal SR5 is input to the gate of the transistor NT32 of the fourth-stage shift register circuit unit 54 via the transistor NT67 in the on state of the input signal switching circuit unit 70. Thereby, the transistor NT32 is fixed in the off state.

上記のようにして、スタート信号ＳＴＶがＨレベルになる期間には、４段目以降の全てのシフトレジスタ回路部において、ノードＮＤ１の電位と、ノードＮＤ２およびＮＤ３の電位とがそれぞれ正側電位ＶＤＤと負側電位ＶＢＢとに一括してリセットされる。そして、これに伴って、４段目以降のシフトレジスタ回路部からそれぞれ出力されるシフト信号および出力信号が負側電位ＶＢＢ（Ｌレベル）にリセットされる。これにより、そのＬレベルのシフト信号または出力信号がゲートに入力される各段のシフトレジスタ回路部のトランジスタと各段の論理合成回路部の論理合成を行うトランジスタとが、オフ状態に固定される。   As described above, during the period in which the start signal STV is at the H level, the potentials of the nodes ND1 and ND2 and ND3 are set to the positive side potential VDD in all the shift register circuit portions after the fourth stage. And the negative potential VBB are collectively reset. Along with this, the shift signal and the output signal output from the fourth and subsequent stages of the shift register circuit section are reset to the negative potential VBB (L level). As a result, the transistors of the shift register circuit units at each stage to which the L-level shift signal or output signal is input to the gate and the transistors that perform logic synthesis of the logic synthesis circuit units at each stage are fixed in the off state. .

また、Ｈレベルのスタート信号ＳＴＶは、走査方向切替回路部６０のオン状態のトランジスタＮＴ５１を介して１段目のシフトレジスタ回路部５１のトランジスタＮＴ１のゲートに入力される。このため、トランジスタＮＴ１がオン状態になる。この後、トランジスタＮＴ２のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。   The H-level start signal STV is input to the gate of the transistor NT1 of the first-stage shift register circuit unit 51 through the transistor NT51 in the scanning direction switching circuit unit 60 that is in the on state. For this reason, the transistor NT1 is turned on. Thereafter, the clock signal CKV1 input to the drain of the transistor NT2 rises to the H level.

この際、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートに、２段目のシフトレジスタ回路部５２から出力されるシフト信号ＳＲ２がオン状態のトランジスタＮＴ６１を介して入力されている。なお、このときのトランジスタＮＴ２のゲートに入力されるシフト信号ＳＲ２は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ２は、オフ状態になっている。   At this time, the shift signal SR2 output from the second-stage shift register circuit unit 52 is input to the gate of the transistor NT2 of the first-stage shift register circuit unit 51 via the on-state transistor NT61. Note that the shift signal SR2 input to the gate of the transistor NT2 at this time is an unstable potential between the positive side potential VDD and the negative side potential VBB, but to a potential that can turn off the transistor NT2. It has become. As a result, the transistor NT2 is turned off.

また、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオン状態でトランジスタＮＴ２がオフ状態であるので、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されることによりノードＮＤ１の電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１にゲートが接続されるトランジスタＮＴ５およびＮＴ６がオフ状態になる。また、Ｈレベルのスタート信号ＳＴＶは、オン状態のトランジスタＮＴ５１およびＮＴ６２を介して、１段目のシフトレジスタ回路部５１のトランジスタＮＴ７のゲートにも入力される。これにより、トランジスタＮＴ７はオン状態になっている。そして、トランジスタＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位がＨレベルに上昇する。   In addition, since the transistor NT1 of the first-stage shift register circuit unit 51 is on and the transistor NT2 is off, an L level potential is supplied from the negative potential VBB through the transistor NT1, thereby causing the node ND1 to The potential drops to the L level. Thereby, the transistors NT5 and NT6 whose gates are connected to the node ND1 of the first-stage shift register circuit unit 51 are turned off. The H level start signal STV is also input to the gate of the transistor NT7 in the first-stage shift register circuit section 51 via the transistors NT51 and NT62 in the on state. As a result, the transistor NT7 is turned on. Then, the potential of the clock signal CKV1 input to the drain of the transistor NT7 rises to the H level.

この際、トランジスタＮＴ７がオン状態であっても、トランジスタＮＴ６がオフ状態であるので、トランジスタＮＴ７、ＮＴ８およびＮＴ６を介してクロック信号線（ＣＫＶ１）と、負側電位ＶＢＢとの間で貫通電流が流れることはない。また、Ｈレベルのクロック信号ＣＫＶ１がトランジスタＮＴ７と、ダイオード接続されたトランジスタＮＴ８とを介して入力されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベルに上昇する。これにより、トランジスタＮＴ４がオン状態になる。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給される。   At this time, even if the transistor NT7 is in the on state, the transistor NT6 is in the off state, so that a through current is generated between the clock signal line (CKV1) and the negative potential VBB via the transistors NT7, NT8, and NT6. There is no flow. Further, when the H level clock signal CKV1 is input via the transistor NT7 and the diode-connected transistor NT8, the potential of the node ND2 of the first-stage shift register circuit unit 51 rises to the H level. Thereby, the transistor NT4 is turned on. Then, an H level (VDD) potential is supplied from the positive potential VDD to the node ND3 through the transistor NT4.

この際、トランジスタＮＴ４がオン状態であっても、トランジスタＮＴ５がオフ状態であるので、トランジスタＮＴ４およびＮＴ５を介して、正側電位ＶＤＤと負側電位ＶＢＢとの間で貫通電流が流れることはない。そして、正側電位ＶＤＤからトランジスタＮＴ４を介してノードＮＤ３にＨレベル（ＶＤＤ）の電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位は、ＶＤＤ側に上昇する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、容量Ｃ３によってトランジスタＮＴ４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、ノードＮＤ２の電位がＶＤＤよりもトランジスタＮＴ４のしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで上昇する。その結果、１段目のシフトレジスタ回路部５１のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ１が出力される。また、同時に、１段目のシフトレジスタ回路部のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が出力される。   At this time, even if the transistor NT4 is in the on state, since the transistor NT5 is in the off state, no through current flows between the positive potential VDD and the negative potential VBB through the transistors NT4 and NT5. . Then, an H level (VDD) potential is supplied from the positive potential VDD to the node ND3 via the transistor NT4, whereby the potential of the node ND3 of the first-stage shift register circuit unit 51 rises to the VDD side. . At this time, the potential of the node ND2 of the first-stage shift register circuit unit 51 is booted as the potential of the node ND3 increases so that the gate-source voltage of the transistor NT4 is maintained by the capacitor C3. It rises by. As a result, the potential of the node ND2 rises to a potential higher than the VDD by a predetermined voltage (Vα) that is equal to or higher than the threshold voltage (Vt) of the transistor NT4. As a result, an H-level shift signal SR1 having a potential (VDD + Vα) of VDD + Vt or higher is output from the node ND2 of the first-stage shift register circuit unit 51. At the same time, an H level (VDD) output signal SR11 is output from the node ND3 of the first-stage shift register circuit portion.

そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ）の出力信号ＳＲ１１は、オン状態のトランジスタＮＴ５７を介して２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１のゲートに入力される。これにより、トランジスタＮＴ１１は、オン状態になる。そして、１段目のシフトレジスタ回路部５１のＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１は、オン状態のトランジスタＮＴ６４のドレインに入力される。この際、トランジスタＮＴ６４のゲート電圧は走査方向切替信号ＣＳＶの電位（ＶＤＤ）に等しいので、トランジスタＮＴ６４のソースに接続されるトランジスタＮＴ１７のゲート電圧は（ＶＤＤ−Ｖｔ）に充電される。これにより、トランジスタＮＴ１７は、オン状態になる。   Then, the H level (VDD) output signal SR11 of the first-stage shift register circuit unit 51 is input to the gate of the transistor NT11 of the second-stage shift register circuit unit 52 via the transistor NT57 in the on state. Thereby, the transistor NT11 is turned on. Then, the H level (VDD + Vα) shift signal SR1 of the first-stage shift register circuit section 51 is input to the drain of the transistor NT64 in the on state. At this time, since the gate voltage of the transistor NT64 is equal to the potential (VDD) of the scanning direction switching signal CSV, the gate voltage of the transistor NT17 connected to the source of the transistor NT64 is charged to (VDD−Vt). Thereby, the transistor NT17 is turned on.

また、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から出力されるシフト信号ＳＲ３がオン状態のトランジスタＮＴ６３を介して入力されている。なお、このときのトランジスタＮＴ１２のゲートに入力されるシフト信号ＳＲ３は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位ではあるが、トランジスタＮＴ１２をオフさせることが可能な電位になっている。これにより、トランジスタＮＴ１２は、オフ状態になっている。   The shift signal SR3 output from the node ND2 of the third-stage shift register circuit unit 53 is input to the gate of the transistor NT12 of the second-stage shift register circuit unit 52 via the transistor NT63 in the on state. Yes. Note that the shift signal SR3 input to the gate of the transistor NT12 at this time is an unstable potential between the positive side potential VDD and the negative side potential VBB, but is a potential that can turn off the transistor NT12. It has become. Thereby, the transistor NT12 is in an off state.

この後、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１７のドレインに入力されるクロック信号ＣＫＶ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、トランジスタＮＴ１７では、容量Ｃ１４の機能によりゲート−ソース間電圧が保持されながら、ゲート電位がＶＤＤ−ＶｔからＶＤＤとＶＢＢとの電位差分上昇する。このため、２段目のシフトレジスタ回路部５２のノードＮＤ２の電位は、トランジスタＮＴ１７のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。この後、上記した１段目のシフトレジスタ回路部５１の動作と同様にして、２段目のシフトレジスタ回路部５２のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖα）を有するＨレベルのシフト信号ＳＲ２が出力される。また、同時に、２段目のシフトレジスタ回路部５２のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が出力される。   Thereafter, the potential of the clock signal CKV2 input to the drain of the transistor NT17 in the second-stage shift register circuit unit 52 rises from the L level (VBB) to the H level (VDD). Thereby, in the transistor NT17, the gate potential increases from VDD-Vt to VDD and VBB while the gate-source voltage is held by the function of the capacitor C14. For this reason, the potential of the node ND2 of the second-stage shift register circuit portion 52 rises to the H level (VDD) potential without decreasing by the threshold voltage (Vt) of the transistor NT17. Thereafter, in the same manner as the operation of the first-stage shift register circuit unit 51, an H-level shift signal SR2 having a potential (VDD + Vα) of VDD + Vt or higher is output from the node ND2 of the second-stage shift register circuit unit 52. Is output. At the same time, an H level (VDD) output signal SR12 is output from the node ND3 of the second-stage shift register circuit section 52.

そして、２段目のシフトレジスタ回路部５２のＨレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１のゲートに入力される。また、Ｈレベル（ＶＤＤ＋Ｖα＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ２は、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６１およびＮＴ６６のドレインに入力される。これにより、トランジスタＮＴ６１およびＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）になるので、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２のゲートと、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のゲートとには、（ＶＤＤ−Ｖｔ）の電位が入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１２は、オン状態のトランジスタＮＴ５３を介して３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１のゲートに入力される。   Then, the H level (VDD + Vα> VDD + Vt) shift signal SR2 of the second-stage shift register circuit unit 52 is input to the gate of the transistor NT81 of the logic composition circuit unit 81 connected to the dummy gate line. Further, the shift signal SR2 at H level (VDD + Vα> VDD + Vt) is input to the drains of the transistors NT61 and NT66 which are turned on when the VDD scanning direction switching signal CSV is input to the gate. As a result, the source potentials of the transistors NT61 and NT66 become (VDD−Vt), so that the gate of the transistor NT2 of the first-stage shift register circuit unit 51 and the transistor NT27 of the third-stage shift register circuit unit 53 A potential of (VDD−Vt) is input to the gate. Further, the H level (VDD) output signal SR12 is input to the gate of the transistor NT21 of the third-stage shift register circuit portion 53 through the transistor NT53 in the on state.

そして、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８１は、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がゲートに入力されることにより、オン状態になる。この際、トランジスタＮＴ８３は、オン状態に保持されているので、トランジスタＮＴ８３を介してノードＮＤ４に負側電位ＶＢＢが供給される。また、この際、トランジスタＮＴ８２のゲートには、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が入力されている。これにより、トランジスタＮＴ８２は、意図しないオン状態になる場合がある。   Then, the transistor NT81 of the logic composition circuit portion 81 connected to the dummy gate line is turned on when the shift signal SR2 of H level (VDD + Vα) is input to the gate. At this time, since the transistor NT83 is kept on, the negative potential VBB is supplied to the node ND4 via the transistor NT83. At this time, a shift signal SR3 having an unstable potential between the positive potential VDD and the negative potential VBB is input from the node ND2 of the third-stage shift register circuit portion 53 to the gate of the transistor NT82. Yes. As a result, the transistor NT82 may be turned on unintentionally.

トランジスタＮＴ８２が意図しないオン状態になる場合には、トランジスタＮＴ８１およびＮＴ８２を介して供給されるイネーブル信号ＥＮＢにより、ノードＮＤ４の電位がＶＢＢよりも高い電位に上昇する。これにより、論理合成回路部８１のノードＮＤ４から、意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙがダミーゲート線に出力される場合がある。なお、このように意図しないタイミングでＶＢＢよりも高い電位のシフト出力信号Ｄｕｍｍｙがダミーゲート線に出力されたとしても、ダミーゲート線は画素２０（図１参照）に接続されていないので、映像の表示に影響を及ぼすことはない。   When transistor NT82 is turned on unintentionally, enable signal ENB supplied via transistors NT81 and NT82 raises the potential of node ND4 to a potential higher than VBB. As a result, the shift output signal Dummy having a potential higher than VBB may be output to the dummy gate line from the node ND4 of the logic synthesis circuit unit 81 at an unintended timing. Even when the shift output signal Dummy having a potential higher than VBB is output to the dummy gate line at such an unintended timing, the dummy gate line is not connected to the pixel 20 (see FIG. 1), so Does not affect the display.

また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６１からゲートに入力されることにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ２は、オン状態になる。そして、トランジスタＮＴ２およびＮＴ７のドレインに入力されるクロック信号ＣＫＶ１の電位はＬレベルに低下する。この際、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持される。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。   Further, when the potential of (VDD−Vt) is input from the transistor NT61 to the gate, the transistor NT2 of the first-stage shift register circuit unit 51 is turned on. Then, the potential of the clock signal CKV1 input to the drains of the transistors NT2 and NT7 falls to the L level. At this time, the potential of the node ND1 of the first-stage shift register circuit unit 51 is held at the L level. Thereby, the transistors NT5 and NT6 of the first-stage shift register circuit unit 51 are held in the off state.

また、クロック信号ＣＫＶ１がＬレベルに低下することにより、トランジスタＮＴ８のゲート電圧はＬレベルに低下するので、トランジスタＮＴ８はオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるので、１段目のシフトレジスタ回路部５１からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１が続けて出力される。また、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位がＨレベル（ＶＤＤ＋Ｖα）に保持されることにより、トランジスタＮＴ４はオン状態に保持されるので、１段目のシフトレジスタ回路部５１のノードＮＤ３からＨレベル（ＶＤＤ）の出力信号ＳＲ１１が続けて出力される。   Further, when the clock signal CKV1 is lowered to the L level, the gate voltage of the transistor NT8 is lowered to the L level, so that the transistor NT8 is turned off. As a result, the potential of the node ND2 of the first-stage shift register circuit unit 51 is held at the H level (VDD + Vα). It is output continuously. Further, since the potential of the node ND2 of the first-stage shift register circuit unit 51 is held at the H level (VDD + Vα), the transistor NT4 is held in an on state. Output signal SR11 of H level (VDD) is continuously output from node ND3.

また、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ６６からゲートに入力されることにより、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７は、オン状態になる。また、トランジスタＮＴ２１は、ゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力されることによりオン状態になる。このとき、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２２は、オフ状態に固定されている。そして、トランジスタＮＴ２１がオンすることによりトランジスタＮＴ２１を介して負側電位ＶＢＢが供給されることによって、３段目のシフトレジスタ回路部５３のノードＮＤ１の電位は、負側電位ＶＢＢ（Ｌレベル）に固定される。これにより、トランジスタＮＴ２５およびＮＴ２６はオフ状態になる。   Further, when the potential of (VDD−Vt) is input from the transistor NT66 to the gate, the transistor NT27 of the third-stage shift register circuit unit 53 is turned on. The transistor NT21 is turned on when an H level (VDD) output signal SR12 is input to the gate. At this time, the transistor NT22 of the third-stage shift register circuit unit 53 is fixed in the off state. When the transistor NT21 is turned on and the negative potential VBB is supplied via the transistor NT21, the potential of the node ND1 of the third-stage shift register circuit unit 53 becomes the negative potential VBB (L level). Fixed. Thereby, transistors NT25 and NT26 are turned off.

このとき、クロック信号線（ＣＫＶ１）からオン状態のトランジスタＮＴ２７を介してトランジスタＮＴ２８のゲートに供給されるクロック信号ＣＫＶ１がＨレベル（ＶＤＤ）からＬレベル（ＶＢＢ）に低下するので、トランジスタＮＴ２８はオフ状態になる。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持される。このため、３段目のシフトレジスタ回路部５３のノードＮＤ２から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位のシフト信号ＳＲ３が続けて出力される。また、このとき、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位も正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位に保持されることにより、３段目のシフトレジスタ回路部５３のノードＮＤ３から正側電位ＶＤＤと負側電位ＶＢＢとの間の不安定な電位の出力信号ＳＲ１３が続けて出力される。   At this time, the clock signal CKV1 supplied from the clock signal line (CKV1) to the gate of the transistor NT28 through the transistor NT27 in the on state decreases from the H level (VDD) to the L level (VBB), so the transistor NT28 is turned off. It becomes a state. Thus, the potential of the node ND2 of the third-stage shift register circuit unit 53 is held at an unstable potential between the positive side potential VDD and the negative side potential VBB. Therefore, the shift signal SR3 having an unstable potential between the positive potential VDD and the negative potential VBB is continuously output from the node ND2 of the third-stage shift register circuit portion 53. At this time, the potential of the node ND3 of the third-stage shift register circuit unit 53 is also held at an unstable potential between the positive-side potential VDD and the negative-side potential VBB. An output signal SR13 having an unstable potential between the positive potential VDD and the negative potential VBB is continuously output from the node ND3 of the circuit portion 53.

そして、スタート信号ＳＴＶの電位がＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１のトランジスタＮＴ１がオフ状態になる。このため、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位は、Ｌレベルに保持されるので、トランジスタＮＴ５およびＮＴ６は、オフ状態に保持される。また、スタート信号ＳＴＶの電位がＬレベルに低下することにより、スタート信号ＳＴＶがトランジスタＮＴ５１およびＮＴ６２を介してゲートに入力されるトランジスタＮＴ７もオフ状態になる。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持されるとともに、ノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。このため、１段目のシフトレジスタ回路部５１から、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ１と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１１とが続けて出力される。   Then, the potential of the start signal STV is lowered to the L level. As a result, the transistor NT1 of the first-stage shift register circuit unit 51 is turned off. Therefore, the potential of the node ND1 of the first-stage shift register circuit unit 51 is held at the L level, so that the transistors NT5 and NT6 are held in the off state. Further, when the potential of the start signal STV is lowered to the L level, the transistor NT7 to which the start signal STV is input to the gate via the transistors NT51 and NT62 is also turned off. Thus, the potential of the node ND2 of the first-stage shift register circuit unit 51 is held at the H level (VDD + Vα), and the potential of the node ND3 is held at the H level (VDD). For this reason, the shift signal SR1 of H level (VDD + Vα) and the output signal SR11 of H level (VDD) are continuously output from the first-stage shift register circuit unit 51.

また、Ｌレベルに低下したスタート信号ＳＴＶは、４段目のシフトレジスタ回路部５４のリセットトランジスタＮＴ３９、５段目のシフトレジスタ回路部５５のリセットトランジスタＮＴ４９、および、図示しない６段目以降のシフトレジスタ回路部の上記のリセットトランジスタＮＴ３９およびＮＴ４９に対応するｎチャネルトランジスタのゲートにも入力されるので、これらのトランジスタはオフする。これにより、４段目以降のシフトレジスタ回路部において、ノードＮＤ１は、Ｈレベルの電位を保持しながらフローティング状態になるとともに、ノードＮＤ２およびＮＤ３の電位はＬレベルに保持される。このため、４段目以降のシフトレジスタ回路部のノードＮＤ２から出力されるシフト信号とノードＮＤ３から出力される出力信号とは、共に、Ｌレベルに保持される。   Further, the start signal STV that has been lowered to the L level includes the reset transistor NT39 of the fourth-stage shift register circuit unit 54, the reset transistor NT49 of the fifth-stage shift register circuit unit 55, and the shifts of the sixth and subsequent stages (not shown). Since it is also input to the gates of the n-channel transistors corresponding to the reset transistors NT39 and NT49 in the register circuit section, these transistors are turned off. Thus, in the fourth and subsequent stages of the shift register circuit portion, the node ND1 is in the floating state while holding the H level potential, and the potentials of the nodes ND2 and ND3 are held at the L level. For this reason, both the shift signal output from the node ND2 and the output signal output from the node ND3 in the fourth and subsequent stages of the shift register circuit unit are held at the L level.

この後、３段目のシフトレジスタ回路部５３のトランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位はＨレベル（ＶＤＤ）に上昇するので、シフト信号ＳＲ３の電位はＨレベルに上昇する。また、３段目のシフトレジスタ回路部５３のノードＮＤ２にゲートが接続されたトランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢ１が供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。   Thereafter, the clock signal CKV1 input to the drain of the transistor NT27 of the third-stage shift register circuit unit 53 rises to the H level. As a result, the potential of the node ND2 of the third-stage shift register circuit portion 53 rises to the H level (VDD), so that the potential of the shift signal SR3 rises to the H level. Further, the transistor NT24 whose gate is connected to the node ND2 of the third-stage shift register circuit unit 53 is turned on. At this time, since the L level enable signal ENB1 is supplied to the drain of the transistor NT24, the source potential of the transistor NT24 (the potential of the node ND3) is held at the L level.

この後、第１実施形態では、イネーブル信号ＥＮＢ１の電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ３の電位がＨレベル（ＶＤＤ）に上昇するので、出力信号ＳＲ１３の電位もＨレベル（ＶＤＤ）に上昇する。なお、この際、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、容量Ｃ２３によりトランジスタＮＴ２４のゲート−ソース間電圧が維持されるようにノードＮＤ３の電位の上昇に伴ってブートされることによって、ＶＤＤからさらに上昇する。これにより、３段目のシフトレジスタ回路部５３のノードＮＤ２の電位は、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、上記した１段目のシフトレジスタ回路部５１および２段目のシフトレジスタ回路部５２において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。   Thereafter, in the first embodiment, the potential of the enable signal ENB1 rises from the L level to the H level. As a result, the potential of the node ND3 of the third-stage shift register circuit unit 53 rises to the H level (VDD), so that the potential of the output signal SR13 also rises to the H level (VDD). At this time, the potential of the node ND2 of the third-stage shift register circuit unit 53 is booted as the potential of the node ND3 rises so that the gate-source voltage of the transistor NT24 is maintained by the capacitor C23. As a result, the voltage further rises from VDD. As a result, the potential of the node ND2 of the third-stage shift register circuit unit 53 rises to a potential (VDD + Vβ> VDD + Vt) higher than the VDD by a predetermined voltage (Vβ) that is equal to or higher than the threshold voltage (Vt). Note that the potential (VDD + Vβ) of the node ND2 at this time is higher than the potential (VDD + Vα) of the node ND2 after rising in the first-stage shift register circuit unit 51 and the second-stage shift register circuit unit 52. Further, the potential becomes higher. Then, an H level shift signal SR3 having a potential (VDD + Vβ) of VDD + Vt or higher is output from the node ND2 of the third-stage shift register circuit portion 53.

そして、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、ダミーゲート線に繋がる論理合成回路部８１のトランジスタＮＴ８２のゲートと、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１のゲートとに入力される。また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、オン状態のトランジスタＮＴ６３のドレインに入力されるとともに、オン状態のトランジスタＮＴ６８のドレインに入力される。また、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１３は、オン状態のトランジスタＮＴ５９を介して４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１のゲートに入力される。   The shift signal SR3 at H level (VDD + Vβ> VDD + Vt) is supplied from the gate of the transistor NT82 of the logic synthesis circuit unit 81 connected to the dummy gate line and the gate of the transistor NT91 of the logic synthesis circuit unit 82 connected to the first-stage gate line. And input. The shift signal SR3 of H level (VDD + Vβ> VDD + Vt) is input to the drain of the transistor NT63 in the on state and to the drain of the transistor NT68 in the on state. Further, the H level (VDD) output signal SR13 is input to the gate of the transistor NT31 of the fourth-stage shift register circuit portion 54 through the transistor NT59 in the on state.

この際、第１実施形態では、ダミーゲート線に繋がる論理合成回路部８１において、トランジスタＮＴ８１およびＮＴ８２のゲートにそれぞれ入力されるシフト信号ＳＲ２とシフト信号ＳＲ３とが両方ともＨレベルになるので、トランジスタＮＴ８１およびトランジスタＮＴ８２が両方ともオン状態になる。これにより、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ８１およびＮＴ８２を介してノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ１およびＳＲ２が両方ともＨレベルになった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位がＬレベルからＨレベルに上昇するので、論理合成回路部８１からダミーゲート線にＨレベルのシフト出力信号Ｄｕｍｍｙが出力される。すなわち、イネーブル信号ＥＮＢがＬレベルの間は、シフト出力信号Ｄｕｍｍｙの電位は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、Ｈレベルに上昇される。   At this time, in the first embodiment, in the logic composition circuit unit 81 connected to the dummy gate line, both the shift signal SR2 and the shift signal SR3 input to the gates of the transistors NT81 and NT82 are at the H level. Both NT81 and transistor NT82 are turned on. As a result, the enable signal ENB is supplied from the enable signal line (ENB) to the node ND4 via the transistors NT81 and NT82. The enable signal ENB is at the L level when both the shift signals SR1 and SR2 are at the H level, and the potential is switched from the L level to the H level after a short period thereafter. As a result, the potential of the node ND4 of the logic synthesis circuit unit 81 connected to the dummy gate line rises from the L level to the H level, so that the H level shift output signal Dummy is output from the logic synthesis circuit unit 81 to the dummy gate line. . That is, while the enable signal ENB is at the L level, the potential of the shift output signal Dummy is forcibly held at the L level, and as the potential of the enable signal ENB rises from the L level to the H level, Raised to H level.

なお、この際、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位（シフト出力信号Ｄｕｍｍｙの電位）がＨレベルに上昇するのに伴って、ノードＮＤ４にゲートが接続されたトランジスタＮＴ８４がオン状態になる。これにより、トランジスタＮＴ８４を介して負側電位ＶＢＢからＬレベルの電位がトランジスタＮＴ８３のゲートに供給されるので、トランジスタＮＴ８３は、オフ状態になる。このため、トランジスタＮＴ８１およびＮＴ８２が両方ともオン状態になった場合にも、トランジスタＮＴ８３がオフ状態になるので、トランジスタＮＴ８１、ＮＴ８２およびＮＴ８３を介して、イネーブル信号線（ＥＮＢ）と負側電位ＶＢＢとの間で貫通電流が流れるのが抑制される。   At this time, as the potential of the node ND4 (the potential of the shift output signal Dummy) of the logic composition circuit unit 81 connected to the dummy gate line rises to the H level, the transistor NT84 whose gate is connected to the node ND4 Turns on. As a result, an L level potential is supplied from the negative potential VBB to the gate of the transistor NT83 via the transistor NT84, so that the transistor NT83 is turned off. Therefore, even when both of the transistors NT81 and NT82 are turned on, the transistor NT83 is turned off, so that the enable signal line (ENB) and the negative potential VBB are connected via the transistors NT81, NT82 and NT83. Through current is suppressed from flowing between.

また、第１実施形態では、トランジスタＮＴ８１およびＮＴ８２のゲートに、ＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（ＶαまたはＶβ）分高い電位（ＶＤＤ＋ＶαまたはＶＤＤ＋Ｖβ）のＨレベルのシフト信号ＳＲ２およびＳＲ３がそれぞれ入力される。これにより、トランジスタＮＴ８１のドレインにＶＤＤの電位を有するＨレベルのイネーブル信号ＥＮＢが供給された場合に、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４に現れる電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位がＨレベルから低下するのが抑制される。   In the first embodiment, the gates of the transistors NT81 and NT82 have an H level shift signal SR2 having a potential (VDD + Vα or VDD + Vβ) higher than the VDD by a predetermined voltage (Vα or Vβ) higher than the threshold voltage (Vt). And SR3 are respectively input. As a result, when the H level enable signal ENB having the potential of VDD is supplied to the drain of the transistor NT81, the potential appearing at the node ND4 of the logic composition circuit portion 81 connected to the dummy gate line is changed from VDD to the transistors NT81 and NT82. Is reduced by the threshold voltage (Vt). For this reason, the potential of the shift output signal Dummy output from the logic synthesis circuit unit 81 to the dummy gate line is suppressed from decreasing from the H level.

また、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートに３段目のシフトレジスタ回路部５３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されることにより、トランジスタＮＴ９１はオンする。このとき、トランジスタＮＴ９２がオフ状態に固定されているので、イネーブル信号線（ＥＮＢ）からトランジスタＮＴ９１およびＮＴ９２を介してノードＮＤ４にイネーブル信号ＥＮＢは供給されない。   Further, in the logic synthesis circuit unit 82 connected to the first-stage gate line, the H-level (VDD + Vβ) shift signal SR3 of the third-stage shift register circuit unit 53 is input to the gate of the transistor NT91, whereby the transistor NT91. Turns on. At this time, since the transistor NT92 is fixed in the off state, the enable signal ENB is not supplied from the enable signal line (ENB) to the node ND4 via the transistors NT91 and NT92.

なお、この時点より前の反転イネーブル信号ＸＥＮＢがＨレベルの期間において、反転イネーブル信号線（ＸＥＮＢ）にゲートが接続されたトランジスタＮＴ９５がオンする。これにより、トランジスタＮＴ９５を介して論理合成回路部８２のノードＮＤ５にＨレベルの反転イネーブル信号ＸＥＮＢが供給される。このため、ノードＮＤ５にゲートが接続されたトランジスタＮＴ９３がオンするとともに、容量Ｃ９１が充電される。これにより、トランジスタＮＴ９３を介して負側電位ＶＢＢ（Ｌレベル）が論理合成回路部８２のノードＮＤ４に供給される。このため、論理合成回路部８２から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。なお、この際、論理合成回路部８２のノードＮＤ４の電位がＬレベルになることにより、そのノードＮＤ４にゲートが接続されるトランジスタＮＴ９４はオフ状態になる。これにより、論理合成回路部８２のノードＮＤ５の電位はＨレベルに保持される。   Note that the transistor NT95 whose gate is connected to the inversion enable signal line (XENB) is turned on during a period in which the inversion enable signal XENB is at the H level before this time. As a result, the H level inversion enable signal XENB is supplied to the node ND5 of the logic synthesis circuit section 82 via the transistor NT95. Therefore, the transistor NT93 whose gate is connected to the node ND5 is turned on, and the capacitor C91 is charged. As a result, the negative potential VBB (L level) is supplied to the node ND4 of the logic synthesis circuit unit 82 via the transistor NT93. Therefore, the L-level shift output signal Gate1 is output from the logic synthesis circuit unit 82 to the first-stage gate line. At this time, when the potential of the node ND4 of the logic composition circuit unit 82 becomes L level, the transistor NT94 whose gate is connected to the node ND4 is turned off. As a result, the potential of the node ND5 of the logic synthesis circuit unit 82 is held at the H level.

そして、反転イネーブル信号ＸＥＮＢの電位がＨレベルからＬレベルに切り替わる際には、トランジスタＮＴ９５はオフするので、トランジスタＮＴ９５を介してノードＮＤ５に、Ｌレベルの反転イネーブル信号ＸＥＮＢは供給されない。これにより、トランジスタＮＴ９３はオン状態に保持されるので、トランジスタＮＴ９３を介して、ノードＮＤ４に負側電位ＶＢＢが続けて供給される。このため、反転イネーブル信号ＸＥＮＢがＨレベルの期間に加えてＬレベルの期間にも、論理合成回路部８２のノードＮＤ４から１段目のゲート線にＬレベルのシフト出力信号Ｇａｔｅ１が出力される。   When the potential of the inversion enable signal XENB switches from the H level to the L level, the transistor NT95 is turned off, so that the L level inversion enable signal XENB is not supplied to the node ND5 via the transistor NT95. As a result, the transistor NT93 is held in the on state, so that the negative potential VBB is continuously supplied to the node ND4 via the transistor NT93. For this reason, the L-level shift output signal Gate1 is output from the node ND4 of the logic synthesis circuit section 82 to the first-stage gate line not only during the period when the inverted enable signal XENB is at the H level but also at the L level.

また、Ｈレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３が、ゲートにＶＤＤの走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３のドレインに入力されることにより、トランジスタＮＴ６３のソース電位は、（ＶＤＤ−Ｖｔ）になる。これにより、２段目のシフトレジスタ回路部５２のトランジスタＮＴ１２のゲートには、（ＶＤＤ−Ｖｔ）の電位が入力される。このため、トランジスタＮＴ１２がオン状態になる。この際、クロック信号ＣＫＶ２の電位がＬレベルである。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ１の電位はＬレベルに保持されるので、トランジスタＮＴ１５およびＮＴ１６はオフ状態に保持される。また、この際、トランジスタＮＴ１８のゲート電位はクロック信号ＣＫＶ２によりＬレベルになるので、トランジスタＮＴ１８はオフしている。したがって、ノードＮＤ２の電位は、Ｈレベル（ＶＤＤ＋Ｖα）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２が続けて出力される。また、トランジスタＮＴ１５がオフ状態に保持されることにより、２段目のシフトレジスタ回路部５２のノードＮＤ３の電位は、Ｈレベル（ＶＤＤ）に保持される。これにより、２段目のシフトレジスタ回路部５２からＨレベル（ＶＤＤ）の出力信号ＳＲ１２が続けて出力される。   Further, when the shift signal SR3 of H level (VDD + Vβ> VDD + Vt) is input to the drain of the transistor NT63 which is turned on by inputting the VDD scanning direction switching signal CSV to the gate, the source potential of the transistor NT63 Becomes (VDD-Vt). As a result, the potential of (VDD−Vt) is input to the gate of the transistor NT12 of the second-stage shift register circuit unit 52. For this reason, the transistor NT12 is turned on. At this time, the potential of the clock signal CKV2 is at the L level. As a result, the potential of the node ND1 of the second-stage shift register circuit unit 52 is held at the L level, so that the transistors NT15 and NT16 are held in the off state. At this time, since the gate potential of the transistor NT18 becomes L level by the clock signal CKV2, the transistor NT18 is turned off. Therefore, the potential of the node ND2 is held at the H level (VDD + Vα). As a result, the H-level (VDD + Vα) shift signal SR2 is continuously output from the second-stage shift register circuit section 52. Further, since the transistor NT15 is held in the off state, the potential of the node ND3 of the second-stage shift register circuit unit 52 is held at the H level (VDD). As a result, the H-level (VDD) output signal SR12 is continuously output from the second-stage shift register circuit section 52.

また、１段目のシフトレジスタ回路部５１では、Ｈレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がドレインに入力されるトランジスタＮＴ６１から続けて（ＶＤＤ−Ｖｔ）の電位がゲートに入力されることにより、トランジスタＮＴ２がオン状態に保持される。この状態で、クロック信号ＣＫＶ１がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がるので、トランジスタＮＴ２のソース電位が上昇する。この際、トランジスタＮＴ２では、容量Ｃ２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位（トランジスタＮＴ２のソース電位）は、トランジスタＮＴ２のしきい値電圧（Ｖｔ）分低下することなく、Ｈレベル（ＶＤＤ）の電位に上昇する。   Further, in the first-stage shift register circuit unit 51, the (VDD−Vt) potential is input to the gate continuously from the transistor NT61 to which the H level (VDD + Vα) shift signal SR2 is input to the drain, whereby the transistor NT2 is kept on. In this state, since the clock signal CKV1 rises from the L level (VBB) to the H level (VDD), the source potential of the transistor NT2 rises. At this time, in the transistor NT2, the gate potential increases from (VDD−Vt) to the potential difference between VDD and VBB while the gate-source voltage is held by the capacitor C2. Accordingly, the potential of the node ND1 (source potential of the transistor NT2) of the first-stage shift register circuit unit 51 is set to the H level (VDD) potential without decreasing by the threshold voltage (Vt) of the transistor NT2. To rise.

そして、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇することにより、トランジスタＮＴ５およびＮＴ６がオン状態になる。この際、トランジスタＮＴ７がオフ状態であるので、トランジスタＮＴ６を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ２の電位はＬレベルに低下する。これにより、１段目のシフトレジスタ回路部５１から出力されるシフト信号ＳＲ１の電位は、Ｌレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ４はオフ状態になる。これにより、トランジスタＮＴ５を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のシフトレジスタ回路部５１のノードＮＤ３の電位はＬレベルに低下する。このため、１段目のシフトレジスタ回路部５１から出力される出力信号ＳＲ１１の電位は、Ｌレベルに低下する。また、１段目のシフトレジスタ回路部５１のノードＮＤ１の電位がＨレベルに上昇した際、容量Ｃ１が充電される。これにより、次にトランジスタＮＴ１がオン状態になって、トランジスタＮＴ１を介して負側電位ＶＢＢからＬレベルの電位が供給されるまで、ノードＮＤ１の電位がＨレベルに保持される。このため、次にトランジスタＮＴ１がオン状態になるまで、トランジスタＮＴ５およびＮＴ６がオン状態に保持されるので、シフト信号ＳＲ１および出力信号ＳＲ１１の電位はＬレベルに保持される。   Then, when the potential of the node ND1 of the first-stage shift register circuit unit 51 rises to the H level, the transistors NT5 and NT6 are turned on. At this time, since the transistor NT7 is in an off state, an L level potential is supplied from the negative potential VBB via the transistor NT6, whereby the potential of the node ND2 of the first-stage shift register circuit unit 51 is at the L level. To drop. As a result, the potential of the shift signal SR1 output from the first-stage shift register circuit unit 51 is lowered to the L level. Further, when the potential of the node ND2 is lowered to the L level, the transistor NT4 is turned off. As a result, an L level potential is supplied from the negative potential VBB via the transistor NT5, whereby the potential of the node ND3 of the first-stage shift register circuit unit 51 is lowered to the L level. Therefore, the potential of the output signal SR11 output from the first-stage shift register circuit unit 51 is lowered to the L level. Further, when the potential of the node ND1 of the first-stage shift register circuit unit 51 rises to H level, the capacitor C1 is charged. As a result, the transistor NT1 is turned on next time, and the potential of the node ND1 is held at the H level until the L level potential is supplied from the negative potential VBB via the transistor NT1. Therefore, transistors NT5 and NT6 are held in the on state until the next time transistor NT1 is turned on, so that the potentials of shift signal SR1 and output signal SR11 are held at the L level.

そして、イネーブル信号ＥＮＢの電位がＨレベルからＬレベルに低下する。これにより、ダミーゲート線に繋がる論理合成回路部８１では、トランジスタＮＴ８１およびＮＴ８２を介して、Ｌレベルの電位が供給されることにより、ノードＮＤ４の電位がＬレベルに低下する。このため、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに低下する。また、イネーブル信号ＥＮＢがＨレベルからＬレベルに低下するのと同時に、反転イネーブル信号ＸＥＮＢがＬレベルからＨレベルに上昇する。これにより、Ｈレベルの反転イネーブル信号ＸＥＮＢが、ダミーゲート線に繋がる論理合成回路部８１のダイオード接続されたトランジスタＮＴ８５を介してトランジスタＮＴ８３のゲートに入力される。これにより、トランジスタＮＴ８３は、オン状態になる。このため、トランジスタＮＴ８３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、ダミーゲート線に繋がる論理合成回路部８１のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位は、Ｌレベルに固定される。   Then, the potential of the enable signal ENB decreases from the H level to the L level. Thereby, in the logic composition circuit unit 81 connected to the dummy gate line, the potential of the node ND4 is lowered to the L level by supplying the L level potential via the transistors NT81 and NT82. For this reason, the potential of the shift output signal Dummy output from the logic synthesis circuit unit 81 to the dummy gate line falls to the L level. At the same time as the enable signal ENB falls from the H level to the L level, the inverted enable signal XENB rises from the L level to the H level. As a result, the H level inversion enable signal XENB is input to the gate of the transistor NT83 via the diode-connected transistor NT85 of the logic composition circuit unit 81 connected to the dummy gate line. As a result, the transistor NT83 is turned on. For this reason, when the L level potential is supplied from the negative potential VBB via the transistor NT83, the potential of the node ND4 of the logic composition circuit portion 81 connected to the dummy gate line is fixed to the L level. As a result, the potential of the shift output signal Dummy output from the logic synthesis circuit unit 81 to the dummy gate line is fixed at the L level.

また、Ｈレベルの反転イネーブル信号ＸＥＮＢがトランジスタＮＴ８３のゲートに入力された際、容量Ｃ８１が充電される。これにより、次に、トランジスタＮＴ８４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ８４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ８３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ８４がオン状態になるまで、トランジスタＮＴ８３はオン状態に保持されるので、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位はＬレベルに固定された状態で保持される。   Further, when the H level inversion enable signal XENB is input to the gate of the transistor NT83, the capacitor C81 is charged. As a result, the potential of the node ND5 (the gate potential of the transistor NT83) remains at the H level until the transistor NT84 is turned on and the L level potential is supplied from the negative potential VBB via the transistor NT84. Retained. Therefore, the transistor NT83 is kept on until the transistor NT84 is turned on next time, so that the potential of the shift output signal Dummy output from the logic synthesis circuit unit 81 to the dummy gate line is fixed at the L level. It is held in the state.

また、クロック信号ＣＫＶ２がＨレベルに上昇することにより、２段目のシフトレジスタ回路部５２において、オン状態のトランジスタＮＴ１２を介してＨレベルのクロック信号ＣＫＶ２がノードＮＤ１に供給される。これにより、ノードＮＤ１にゲートが接続されるトランジスタＮＴ１５およびＮＴ１６はオン状態になる。このため、トランジスタＮＴ１６を介して負側電位ＶＢＢからノードＮＤ２にＬレベルの電位が供給される。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ２から出力されるシフト信号ＳＲ２の電位はＬレベルに低下する。また、ノードＮＤ２の電位がＬレベルに低下することにより、トランジスタＮＴ１４がオフする。これにより、トランジスタＮＴ１５を介して負側電位ＶＢＢからＬレベルの電位が供給されることによって、ノードＮＤ３の電位はＬレベルに低下する。これにより、２段目のシフトレジスタ回路部５２のノードＮＤ３から出力される出力信号ＳＲ１２の電位は、Ｌレベルに低下する。   Further, when the clock signal CKV2 rises to the H level, the H-level clock signal CKV2 is supplied to the node ND1 via the transistor NT12 that is in the on state in the second-stage shift register circuit unit 52. Thereby, transistors NT15 and NT16 whose gates are connected to node ND1 are turned on. For this reason, an L level potential is supplied from the negative potential VBB to the node ND2 via the transistor NT16. As a result, the potential of the shift signal SR2 output from the node ND2 of the second-stage shift register circuit unit 52 falls to the L level. Further, when the potential of the node ND2 is lowered to the L level, the transistor NT14 is turned off. As a result, the L level potential is supplied from the negative potential VBB via the transistor NT15, so that the potential of the node ND3 is lowered to the L level. As a result, the potential of the output signal SR12 output from the node ND3 of the second-stage shift register circuit unit 52 falls to the L level.

また、４段目のシフトレジスタ回路部５４では、Ｈレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３がドレインに入力されるトランジスタＮＴ６８から、（ＶＤＤ−Ｖｔ）の電位がトランジスタＮＴ３７のゲートに入力される。また、トランジスタＮＴ３１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１３が入力される。また、トランジスタＮＴ３２はオフ状態に固定されている。この状態で、トランジスタＮＴ３７のドレインに入力されるクロック信号ＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇した後、トランジスタＮＴ３４のドレインに入力されるイネーブル信号ＥＮＢ２の電位がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇する。これにより、上記した３段目のシフトレジスタ回路部５３の動作と同様にして、４段目のシフトレジスタ回路部５４からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４と、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１４とが出力される。   In the fourth-stage shift register circuit portion 54, the potential of (VDD−Vt) is input to the gate of the transistor NT37 from the transistor NT68 to which the shift signal SR3 of H level (VDD + Vβ) is input to the drain. Further, the output signal SR13 of H level (VDD) is input to the gate of the transistor NT31. The transistor NT32 is fixed in the off state. In this state, after the potential of the clock signal CKV2 input to the drain of the transistor NT37 rises to H level (VDD), the potential of the enable signal ENB2 input to the drain of the transistor NT34 changes from L level (VBB) to H level. Rises to (VDD). Thus, in the same manner as the operation of the third-stage shift register circuit unit 53 described above, the H-level shift signal SR4 having a potential (VDD + Vβ) equal to or higher than VDD + Vt from the fourth-stage shift register circuit unit 54, and the H level The output signal SR14 of (VDD) is output.

そして、１段目のゲート線に繋がる論理合成回路部８２では、トランジスタＮＴ９１のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３が入力されるととともに、トランジスタＮＴ９２のゲートにＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ９１とトランジスタＮＴ９２とが両方ともオン状態になるので、イネーブル信号線からトランジスタＮＴ９１およびＮＴ９２を介してノードＮＤ４にイネーブル信号ＥＮＢが供給される。このイネーブル信号ＥＮＢは、シフト信号ＳＲ３およびＳＲ４が両方ともＨレベルになることによりトランジスタＮＴ９１およびＮＴ９２が両方ともオン状態になった時点では、Ｌレベルであり、その後わずかな期間後にＬレベルからＨレベルに電位が切り替わる。これにより、１段目のゲート線に繋がる論理合成回路部８２のノードＮＤ４の電位がＨレベルに上昇するので、論理合成回路部８２から１段目のゲート線にＨレベルのシフト出力信号Ｇａｔｅ１が出力される。   In the logic composition circuit unit 82 connected to the first-stage gate line, the H level (VDD + Vβ) shift signal SR3 is input to the gate of the transistor NT91 and the H level (VDD + Vβ) shift is input to the gate of the transistor NT92. Signal SR4 is input. As a result, both the transistor NT91 and the transistor NT92 are turned on, so that the enable signal ENB is supplied from the enable signal line to the node ND4 via the transistors NT91 and NT92. The enable signal ENB is at the L level when both of the transistors NT91 and NT92 are turned on by the shift signals SR3 and SR4 both being at the H level, and after a short period of time, the L level to the H level. The potential switches to. As a result, the potential of the node ND4 of the logic synthesis circuit unit 82 connected to the first-stage gate line rises to the H level, so that the H-level shift output signal Gate1 is output from the logic synthesis circuit unit 82 to the first-stage gate line. Is output.

すなわち、シフト出力信号Ｇａｔｅ１の電位は、イネーブル信号ＥＮＢがＬレベルの間は、強制的にＬレベルに保持されるとともに、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇するのに伴って、ＬレベルからＨレベルに上昇される。したがって、イネーブル信号ＥＮＢがＬレベルの際、論理合成回路部８１からダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙも強制的にＬレベルに保持されているので、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なるのが抑制される。これにより、シフト出力信号ＤｕｍｍｙがＨレベルからＬレベルに立ち下がるタイミングと、シフト出力信号Ｇａｔｅ１がＬレベルからＨレベルに立ち上がるタイミングとが重なることに起因して、ノイズが発生するのが抑制される。   That is, the potential of the shift output signal Gate1 is forcibly held at the L level while the enable signal ENB is at the L level, and as the potential of the enable signal ENB rises from the L level to the H level, Raised from L level to H level. Therefore, when the enable signal ENB is at the L level, the shift output signal Dummy output from the logic synthesis circuit unit 81 to the dummy gate line is also forcibly held at the L level. It is suppressed that the timing when the level falls and the timing when the shift output signal Gate1 rises from the L level to the H level are overlapped. As a result, the occurrence of noise due to the overlap of the timing at which the shift output signal Dummy falls from the H level to the L level and the timing at which the shift output signal Gate1 rises from the L level to the H level is suppressed. .

この後、上記した３段目のシフトレジスタ回路部５３と同様の動作が、４段目以降のシフトレジスタ回路部５４および５５において順次行われる。また、上記したダミーゲート線に繋がる論理合成回路部８１と同様の動作が、１段目以降のダミーゲート線に繋がる論理合成回路部８２および８３において行われる。そして、各段のシフトレジスタ回路部からＨレベルのシフト信号と、Ｈレベルの出力信号とが出力されるタイミングがシフトする。これに伴って、前段のシフト信号と次段のシフト信号とが両方ともＨレベルになるタイミングも後段に進むにつれてシフトする。これにより、前段のＨレベルのシフト信号と、次段のＨレベルのシフト信号とが重なる期間において、イネーブル信号ＥＮＢがＨレベルに上昇することにより、各段の論理合成回路部から対応するゲート線にＨレベルのシフト出力信号が出力されるタイミングも後段に進むにつれてシフトする。そして、このタイミングのシフトしたＨレベルのシフト出力信号により、各段のゲート線が順次駆動される。   Thereafter, operations similar to those of the third-stage shift register circuit unit 53 are sequentially performed in the fourth and subsequent shift register circuit units 54 and 55. The same operation as that of the logic synthesis circuit unit 81 connected to the dummy gate line described above is performed in the logic synthesis circuit units 82 and 83 connected to the first and subsequent dummy gate lines. Then, the timing at which the H level shift signal and the H level output signal are output from the shift register circuit portion of each stage is shifted. Along with this, the timing at which both the preceding stage shift signal and the next stage shift signal become H level also shifts as the stage proceeds. As a result, the enable signal ENB rises to the H level in a period in which the H level shift signal at the previous stage and the H level shift signal at the next stage overlap, whereby the corresponding gate line from the logic synthesis circuit unit at each stage. Also, the timing at which the H level shift output signal is output shifts as it proceeds to the subsequent stage. Then, the gate lines of each stage are sequentially driven by the H level shift output signal shifted in timing.

上記のようにして、第１実施形態による液晶表示装置の各段のゲート線が、順次、駆動（走査）される。そして、上記の動作が最後のゲート線の走査が終了されるまで繰り返される。その後、再度、１段目のシフトレジスタ回路部５１から上記の動作が繰り返し行われる。   As described above, the gate lines of each stage of the liquid crystal display device according to the first embodiment are sequentially driven (scanned). Then, the above operation is repeated until the last gate line scan is completed. Thereafter, the above operation is repeated from the first-stage shift register circuit unit 51 again.

次に、図２中の逆方向に沿って、各段のゲート線にタイミングのシフトしたシフト出力信号が順次出力される場合（逆方向走査の場合）には、走査方向切替信号ＣＳＶがＬレベルに保持されるとともに、反転走査方向切替信号ＸＣＳＶがＨレベルに保持される。これにより、逆方向走査時には、走査方向切替信号ＣＳＶがゲートに入力されるトランジスタＮＴ５１、ＮＴ５３、ＮＴ５５、ＮＴ５７、ＮＴ５９およびＮＴ６１〜７０がオフ状態に保持されるとともに、反転走査方向切替信号ＸＣＳＶがゲートに入力されるトランジスタＮＴ５２、ＮＴ５４、ＮＴ５６、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０がオン状態に保持される。そして、逆方向走査時には、上記した順方向走査時と同様の動作が、図２中の逆方向に沿って各段のシフトレジスタ回路部と、各段のゲート線に繋がる論理合成回路部とにおいて行われる。この際、前段のシフトレジスタ回路部から次段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合や、次段のシフトレジスタ回路部から前段のシフトレジスタ回路部にシフト信号および出力信号が入力される場合には、上記したＨレベルの反転走査方向切替信号ＸＳＣＶによってオン状態にされたトランジスタＮＴ５２、ＮＴ５４、ＮＴ５８、ＮＴ６０およびＮＴ７１〜８０を介してそれぞれ入力される。   Next, when a shift output signal whose timing is shifted is sequentially output to the gate lines of each stage along the reverse direction in FIG. 2 (in the case of reverse scanning), the scanning direction switching signal CSV is L level. And the inverted scanning direction switching signal XCSV is held at the H level. Thus, during reverse scanning, the transistors NT51, NT53, NT55, NT57, NT59, and NT61-70 to which the scanning direction switching signal CSV is input to the gate are held off, and the inverted scanning direction switching signal XCSV is gated. Transistors NT52, NT54, NT56, NT58, NT60, and NT71-80 that are input to are kept on. Then, during backward scanning, the same operation as during forward scanning described above is performed in the shift register circuit section at each stage along the reverse direction in FIG. 2 and the logic composition circuit section connected to the gate line at each stage. Done. At this time, when the shift signal and the output signal are input from the previous shift register circuit unit to the next shift register circuit unit, or the shift signal and the output signal are input from the next shift register circuit unit to the previous shift register circuit unit. Is input via the transistors NT52, NT54, NT58, NT60 and NT71-80 which are turned on by the H-level inverted scanning direction switching signal XSCV.

第１実施形態では、上記のように、シフトレジスタ回路部５４に、シフト信号ＳＲ４が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ３６のゲートが接続される第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ３９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ３９により第１回路部５４ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ３６がオンするので、トランジスタＮＴ３６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ４を負側電位ＶＢＢに固定することができる。また、シフトレジスタ回路部５５に、シフト信号ＳＲ５が出力されるノードＮＤ２と負側電位ＶＢＢとの間に接続されたトランジスタＮＴ４６のゲートが接続される第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットするためのリセットトランジスタＮＴ４９を設けることによって、Ｖドライバ５への正側電位ＶＤＤおよび負側電位ＶＢＢの供給後、Ｈレベルのスタート信号ＳＴＶを入力してリセットトランジスタＮＴ４９により第１回路部５５ａのノードＮＤ１を正側電位ＶＤＤにリセットすれば、トランジスタＮＴ４６がオンするので、トランジスタＮＴ４６を介して、ノードＮＤ２に負側電位ＶＢＢを供給することができる。これにより、シフト信号ＳＲ５を負側電位ＶＢＢに固定することができる。これにより、論理合成回路部８３のトランジスタＮＴ１０１およびＮＴ１０２を両方ともオフ状態に保持することができる。このため、論理合成回路部８３のトランジスタＮＴ１０１およびＮＴ１０２を介してシフト出力信号Ｇａｔｅ２は出力されないので、ゲート線に意図しないタイミングでシフト出力信号Ｇａｔｅ２が出力されるのを抑制することができる。   In the first embodiment, as described above, the first circuit in which the gate of the transistor NT36 connected between the node ND2 from which the shift signal SR4 is output and the negative potential VBB is connected to the shift register circuit unit 54. By providing a reset transistor NT39 for resetting the node ND1 of the unit 54a to the positive side potential VDD, an H level start signal STV is inputted after the supply of the positive side potential VDD and the negative side potential VBB to the V driver 5. When the reset transistor NT39 resets the node ND1 of the first circuit portion 54a to the positive potential VDD, the transistor NT36 is turned on, so that the negative potential VBB can be supplied to the node ND2 through the transistor NT36. Thereby, shift signal SR4 can be fixed to negative potential VBB. Further, the node ND1 of the first circuit portion 55a to which the gate of the transistor NT46 connected between the node ND2 from which the shift signal SR5 is output and the negative potential VBB is connected is connected to the shift register circuit portion 55 at the positive potential. By providing the reset transistor NT49 for resetting to VDD, after supplying the positive side potential VDD and the negative side potential VBB to the V driver 5, an H level start signal STV is input and the reset transistor NT49 causes the first circuit portion to be supplied. If the node ND1 of 55a is reset to the positive potential VDD, the transistor NT46 is turned on, so that the negative potential VBB can be supplied to the node ND2 through the transistor NT46. Thereby, shift signal SR5 can be fixed to negative potential VBB. Thereby, both the transistors NT101 and NT102 of the logic synthesis circuit unit 83 can be held in the off state. For this reason, since the shift output signal Gate2 is not output via the transistors NT101 and NT102 of the logic synthesis circuit unit 83, it is possible to suppress the shift output signal Gate2 from being output to the gate line at an unintended timing.

また、第１実施形態では、シフトレジスタ回路部５３〜５５のトランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、たとえば、３段目のシフトレジスタ回路部５３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＮＴ２４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＮＴ３４のソース電位がＶＢＢからＶＤＤに上昇するので、その電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＜ＶＤＤ＋Ｖｔ）をより高くすることができるので、容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、容易に、１段目のゲート線に繋がる論理合成回路部８２のトランジスタＮＴ９１およびＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、トランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分だけ低下するのを抑制することができる。   In the first embodiment, the clock signals CKV1 and CKV2 are alternately supplied to the gates of the transistors NT24, NT34 and NT44 of the shift register circuit units 53 to 55, and the enable signals ENB1 and ENB2 having different timings are alternately supplied to the drains. For example, in the third-stage shift register circuit unit 53, after the transistor NT24 is turned on by the clock signal CKV1, the source potential of the transistor NT24 is raised from VBB to VDD by the enable signal ENB1. The gate potential of the transistor NT24 can be increased by the increase in potential (Vβ). In the fourth-stage shift register circuit portion 54, after the transistor NT34 is turned on by the clock signal CKV2, the source potential of the transistor NT34 is increased from VBB to VDD by the enable signal ENB2, so that the increase in the potential is increased. The gate potential of the transistor NT34 can be raised by (Vβ). As a result, the potentials of shift signals SR3 and SR4 (VDD + Vβ <VDD + Vt) can be made higher than when the drains of transistors NT24 and NT34 are connected to fixed positive potential VDD. Thus, the potentials of shift signals SR3 and SR4 can be higher than VDD by a threshold voltage (Vt) or more. Therefore, shift signals SR3 and SR4 having a potential (VDD + Vβ) equal to or higher than VDD + Vt can be easily supplied to the gates of transistors NT91 and NT92 of logic synthesis circuit unit 82 connected to the first-stage gate line, respectively. As a result, the potential of the shift output signal Gate1 output to the first-stage gate line via the transistors NT91 and NT92 of the logic composition circuit unit 82 is lowered by the threshold voltage (Vt) of the transistors NT91 and NT92. Can be suppressed.

また、第１実施形態では、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートにＨレベルのスタート信号ＳＴＶを入力することによって、リセットトランジスタＮＴ３９およびＮＴ４９を用いてノードＮＤ２の電位を負側電位ＶＢＢにリセットする際に、リセットトランジスタＮＴ３９およびＮＴ４９のゲートに入力する駆動信号を生成するために信号生成回路を別途形成する必要がないので、Ｖドライバ５を含む液晶表示装置の回路構成が複雑化するのを抑制することができる。   In the first embodiment, when resetting the potential of the node ND2 to the negative potential VBB using the reset transistors NT39 and NT49, an H level start signal STV is input to the gates of the reset transistors NT39 and NT49. When resetting the potential of the node ND2 to the negative potential VBB using the reset transistors NT39 and NT49, it is necessary to separately form a signal generation circuit for generating a drive signal to be input to the gates of the reset transistors NT39 and NT49. Therefore, the circuit configuration of the liquid crystal display device including the V driver 5 can be prevented from becoming complicated.

（第２実施形態）
図４は、本発明の第２実施形態による液晶表示装置を示した平面図である。図５は、図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。図４および図５を参照して、この第２実施形態では、上記第１実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。 (Second Embodiment)
FIG. 4 is a plan view illustrating a liquid crystal display device according to a second embodiment of the present invention. FIG. 5 is a circuit diagram inside the V driver of the liquid crystal display device according to the second embodiment shown in FIG. With reference to FIGS. 4 and 5, in the second embodiment, a case will be described in which the V driver of the first embodiment is configured by a p-channel transistor.

まず、図４を参照して、この第２実施形態では、基板１ａ上に、表示部２ａが設けられている。この表示部２ａには、画素２０ａがマトリクス状に配置されている。なお、図４では、図面の簡略化のため、１つの画素２０ａのみを図示している。各々の画素２０ａは、ｐチャネルランジスタ２１ａ（以下、トランジスタ２１ａという）、画素電極２２ａ、画素電極２２ａに対向配置された各画素２０ａに共通の対向電極２３ａ、画素電極２２ａと対向電極２３ａとの間に挟持された液晶２４ａ、および、補助容量２５ａによって構成されている。そして、トランジスタ２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極２２ａおよび補助容量２５ａに接続されている。このトランジスタ２１ａのゲートはゲート線に接続されている。   First, referring to FIG. 4, in the second embodiment, a display unit 2a is provided on a substrate 1a. In the display unit 2a, pixels 20a are arranged in a matrix. Note that in FIG. 4, only one pixel 20 a is illustrated for simplification of the drawing. Each pixel 20a includes a p-channel transistor 21a (hereinafter referred to as a transistor 21a), a pixel electrode 22a, a counter electrode 23a common to each pixel 20a arranged to face the pixel electrode 22a, and a space between the pixel electrode 22a and the counter electrode 23a. The liquid crystal 24a is sandwiched between the liquid crystal 24a and the auxiliary capacitor 25a. The source of the transistor 21a is connected to the drain line, and the drain is connected to the pixel electrode 22a and the auxiliary capacitor 25a. The gate of the transistor 21a is connected to the gate line.

また、表示部２ａの一辺に沿うように、基板１ａ上に、表示部２ａのドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）３ａおよびＨドライバ４ａが設けられている。また、表示部２ａの他の辺に沿うように、基板１ａ上に、表示部２ａのゲート線を駆動（走査）するためのＶドライバ５ａが設けられている。なお、図４の水平スイッチ３ａには、２つのスイッチのみを図示しているが、実際は画素数に応じた数のスイッチが配置されている。また、図４のＨドライバ４ａおよびＶドライバ５ａには、それぞれ、シフトレジスタ回路部を２つのみ図示しているが、実際は画素数に応じた数のシフトレジスタ回路部が配置されている。また、基板１ａの外部には、上記第１実施形態と同様、信号発生回路１１および電源回路１２を含む駆動ＩＣ１０が設置されている。   A horizontal switch (HSW) 3a and an H driver 4a for driving (scanning) the drain line of the display unit 2a are provided on the substrate 1a along one side of the display unit 2a. A V driver 5a for driving (scanning) the gate line of the display unit 2a is provided on the substrate 1a along the other side of the display unit 2a. Note that only two switches are shown in the horizontal switch 3a in FIG. 4, but in actuality, the number of switches corresponding to the number of pixels is arranged. Further, each of the H driver 4a and the V driver 5a of FIG. 4 shows only two shift register circuit portions, but actually, the number of shift register circuit portions corresponding to the number of pixels is arranged. In addition, a drive IC 10 including a signal generation circuit 11 and a power supply circuit 12 is installed outside the substrate 1a as in the first embodiment.

また、図５に示すように、第２実施形態では、Ｖドライバ５ａの内部に、複数段のシフトレジスタ回路部５０１〜５０５と、走査方向切替回路部６００と、入力信号切替回路部７００と、複数段の論理合成回路部８０１〜８０３とが設けられている。なお、シフトレジスタ回路部５０２〜５０５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図５では、図面の簡略化のため、５段分のシフトレジスタ回路部５０１〜５０５および３段分の論理合成回路部８０１〜８０３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   As shown in FIG. 5, in the second embodiment, a plurality of stages of shift register circuit units 501 to 505, a scanning direction switching circuit unit 600, an input signal switching circuit unit 700, A plurality of stages of logic synthesis circuit units 801 to 803 are provided. The shift register circuit portions 502 to 505 are examples of the “first shift register circuit portion” and the “second shift register circuit portion” in the present invention. In FIG. 5, only the shift register circuit units 501 to 505 for five stages and the logic synthesis circuit units 801 to 803 for three stages are illustrated for simplification of the drawing. A number of shift register circuit sections and logic synthesis circuit sections are provided.

１段目のシフトレジスタ回路部５０１は、第１回路部５０１ａと第２回路部５０１ｂとによって構成されている。第１回路部５０１ａは、ｐチャネルトランジスタＰＴ１およびＰＴ２と、ダイオード接続されたｐチャネルトランジスタＰＴ３と、容量Ｃ１およびＣ２とを含む。また、第２回路部５０１ｂは、ｐチャネルトランジスタＰＴ４〜ＰＴ７と、ダイオード接続されたｐチャネルトランジスタＰＴ８と、容量Ｃ３およびＣ４とを含む。以下、ｐチャネルトランジスタＰＴ１〜ＰＴ８は、それぞれ、トランジスタＰＴ１〜ＰＴ８と称する。   The first-stage shift register circuit portion 501 includes a first circuit portion 501a and a second circuit portion 501b. First circuit portion 501a includes p-channel transistors PT1 and PT2, a diode-connected p-channel transistor PT3, and capacitors C1 and C2. Second circuit portion 501b includes p-channel transistors PT4 to PT7, a diode-connected p-channel transistor PT8, and capacitors C3 and C4. Hereinafter, the p-channel transistors PT1 to PT8 are referred to as transistors PT1 to PT8, respectively.

また、１段目のシフトレジスタ回路部５０１を構成するトランジスタＰＴ１〜ＰＴ８は、それぞれ、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１のトランジスタＮＴ１〜ＮＴ８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ５およびＰＴ６のソースは、正側電位ＶＤＤに接続されている。   Further, the transistors PT1 to PT8 constituting the first-stage shift register circuit unit 501 are positions corresponding to the transistors NT1 to NT8 of the first-stage shift register circuit unit 51 of the first embodiment shown in FIG. It is connected to the. However, unlike the first embodiment, the source of the transistor PT1 is connected to the positive potential VDD, and the drain of the transistor PT4 is connected to the negative potential VBB. The sources of the transistors PT5 and PT6 are connected to the positive potential VDD.

２段目のシフトレジスタ回路部５０２は、第１回路部５０２ａと第２回路部５０２ｂとによって構成されている。第１回路部５０２ａは、ｐチャネルトランジスタＰＴ１１およびＰＴ１２と、ダイオード接続されたｐチャネルトランジスタＰＴ１３と、容量Ｃ１１およびＣ１２とを含む。また、第２回路部５０２ｂは、ｐチャネルトランジスタＰＴ１４〜ＰＴ１７と、ダイオード接続されたｐチャネルトランジスタＰＴ１８と、容量Ｃ１３およびＣ１４とを含む。以下、ｐチャネルトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、トランジスタＰＴ１１〜ＰＴ１８と称する。 The second-stage shift register circuit unit 502 includes a first circuit unit 502a and a second circuit unit 502b. First circuit portion 502a includes p-channel transistors PT11 and PT12, a diode-connected p-channel transistor PT13, and capacitors C11 and C12. Second circuit portion 502b includes p-channel transistors PT14 to PT17, a diode-connected p-channel transistor PT18, and capacitors C13 and C14 . Below, p-channel transistor PT11～PT18 are hereinafter referred to as transistors PT11～PT18.

また、２段目のシフトレジスタ回路部５０２を構成するトランジスタＰＴ１１〜ＰＴ１８は、それぞれ、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２のトランジスタＮＴ１１〜ＮＴ１８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ１１のソースは、正側電位ＶＤＤに接続されているとともに、トランジスタＰＴ１４のドレインは、負側電位ＶＢＢに接続されている。また、トランジスタＰＴ１５およびＰＴ１６のソースは、正側電位ＶＤＤに接続されている。   Further, the transistors PT11 to PT18 constituting the second-stage shift register circuit unit 502 are positions corresponding to the transistors NT11 to NT18 of the second-stage shift register circuit unit 52 of the first embodiment shown in FIG. It is connected to the. However, unlike the first embodiment, the source of the transistor PT11 is connected to the positive potential VDD, and the drain of the transistor PT14 is connected to the negative potential VBB. The sources of the transistors PT15 and PT16 are connected to the positive potential VDD.

３段目のシフトレジスタ回路部５０３は、第１回路部５０３ａと第２回路部５０３ｂとによって構成されている。第１回路部５０３ａは、ｐチャネルトランジスタＰＴ２１およびＰＴ２２と、ダイオード接続されたｐチャネルトランジスタＰＴ２３と、容量Ｃ２１およびＣ２２とを含む。また、第２回路部５０３ｂは、ｐチャネルトランジスタＰＴ２４〜ＰＴ２７と、ダイオード接続されたｐチャネルトランジスタＰＴ２８と、容量Ｃ２３およびＣ２４とを含む。以下、ｐチャネルトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、トランジスタＰＴ２１〜ＰＴ２８と称する。 The third-stage shift register circuit portion 503 includes a first circuit portion 503a and a second circuit portion 503b. First circuit portion 503a includes p-channel transistors PT21 and PT22, a diode-connected p-channel transistor PT23, and capacitors C21 and C22. Second circuit portion 503b includes p-channel transistors PT24 to PT27, a diode-connected p-channel transistor PT28, and capacitors C23 and C24 . Below, p-channel transistor PT21～PT28 are hereinafter referred to as transistors PT21～PT28.

また、３段目のシフトレジスタ回路部５０３を構成するトランジスタＰＴ２１〜ＰＴ２８は、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３のトランジスタＮＴ２１〜ＮＴ２８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ２１、ＰＴ２５およびＰＴ２６のソースは、それぞれ、正側電位ＶＤＤに接続されている。   The transistors PT21 to PT28 constituting the third-stage shift register circuit unit 503 are positions corresponding to the transistors NT21 to NT28 of the third-stage shift register circuit unit 53 of the first embodiment shown in FIG. It is connected to the. However, unlike the first embodiment, the sources of the transistors PT21, PT25, and PT26 are each connected to the positive potential VDD.

４段目のシフトレジスタ回路部５０４は、第１回路部５０４ａと第２回路部５０４ｂとによって構成されている。第１回路部５０４ａは、ｐチャネルトランジスタＰＴ３１およびＰＴ３２と、ダイオード接続されたｐチャネルトランジスタＰＴ３３と、容量Ｃ３１およびＣ３２とを含む。また、第２回路部５０４ｂは、ｐチャネルトランジスタＰＴ３４〜ＰＴ３７と、ダイオード接続されたｐチャネルトランジスタＰＴ３８と、容量Ｃ３３およびＣ３４とを含む。以下、ｐチャネルトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、トランジスタＰＴ３１〜ＰＴ３８と称する。 The fourth-stage shift register circuit unit 504 includes a first circuit unit 504a and a second circuit unit 504b. First circuit portion 504a includes p-channel transistors PT31 and PT32, a diode-connected p-channel transistor PT33, and capacitors C31 and C32. Second circuit portion 504b includes p-channel transistors PT34 to PT37, a diode-connected p-channel transistor PT38, and capacitors C33 and C34 . Below, p-channel transistor PT31～PT38 are hereinafter referred to as transistors PT31～PT38.

また、４段目のシフトレジスタ回路部５０４を構成するトランジスタＰＴ３１〜ＰＴ３８は、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４のトランジスタＮＴ３１〜ＮＴ３８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ３１、ＰＴ３５およびＰＴ３６のソースは、それぞれ、正側電位ＶＤＤに接続されている。   Further, the transistors PT31 to PT38 constituting the fourth stage shift register circuit unit 504 are positions corresponding to the transistors NT31 to NT38 of the fourth stage shift register circuit unit 54 of the first embodiment shown in FIG. It is connected to the. However, unlike the first embodiment, the sources of the transistors PT31, PT35, and PT36 are connected to the positive potential VDD.

５段目のシフトレジスタ回路部５０５は、第１回路部５０５ａと第２回路部５０５ｂとによって構成されている。第１回路部５０５ａは、ｐチャネルトランジスタＰＴ４１およびＰＴ４２と、ダイオード接続されたｐチャネルトランジスタＰＴ４３と、容量Ｃ４１およびＣ４２とを含む。また、第２回路部５０５ｂは、ｐチャネルトランジスタＰＴ４４〜ＰＴ４７と、ダイオード接続されたｐチャネルトランジスタＰＴ４８と、容量Ｃ４３およびＣ４４とを含む。以下、ｐチャネルトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、トランジスタＰＴ４１〜ＰＴ４８と称する。 The fifth-stage shift register circuit unit 505 includes a first circuit unit 505a and a second circuit unit 505b. First circuit portion 505a includes p-channel transistors PT41 and PT42, a diode-connected p-channel transistor PT43, and capacitors C41 and C42. Second circuit portion 505b includes p-channel transistors PT44 to PT47, a diode-connected p-channel transistor PT48, and capacitors C43 and C44 . Below, p-channel transistor PT41～PT48 are hereinafter referred to as transistors PT41～PT48.

また、５段目のシフトレジスタ回路部５０５を構成するトランジスタＰＴ４１〜ＰＴ４８は、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５のトランジスタＮＴ４１〜ＰＴ４８に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ４１、ＰＴ４５およびＰＴ４６のソースは、それぞれ、正側電位ＶＤＤに接続されている。   Further, the transistors PT41 to PT48 constituting the fifth stage shift register circuit unit 505 are respectively positions corresponding to the transistors NT41 to PT48 of the fifth stage shift register circuit unit 55 of the first embodiment shown in FIG. It is connected to the. However, unlike the first embodiment, the sources of the transistors PT41, PT45, and PT46 are each connected to the positive potential VDD.

ここで、第２実施形態では、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａは、シフト信号ＳＲ４を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ３９を含んでいる。また、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａは、シフト信号ＳＲ５を出力するノードＮＤ２の電位を正側電位ＶＤＤにリセットするためのｐチャネルトランジスタＰＴ４９を含んでいる。以下、ｐチャネルトランジスタＰＴ３９およびＰＴ４９は、それぞれ、リセットトランジスタＰＴ３９およびＰＴ４９と称する。   Here, in the second embodiment, the first circuit portion 504a of the fourth-stage shift register circuit portion 504 has a p-channel transistor PT39 for resetting the potential of the node ND2 that outputs the shift signal SR4 to the positive potential VDD. Is included. The first circuit portion 505a of the fifth-stage shift register circuit portion 505 includes a p-channel transistor PT49 for resetting the potential of the node ND2 that outputs the shift signal SR5 to the positive side potential VDD. Hereinafter, p-channel transistors PT39 and PT49 are referred to as reset transistors PT39 and PT49, respectively.

また、リセットトランジスタＰＴ３９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、４段目のシフトレジスタ回路部５０４の第１回路部５０４ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ３９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、Ｌレベルのスタート信号ＳＴＶに応答してリセットトランジスタＰＴ３９がオンすると、リセットトランジスタＰＴ３９を介して負側電位ＶＢＢが供給されることにより、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になるように構成されている。そして、第１回路部５０４ａのノードＮＤ１の電位が負側電位ＶＢＢ（Ｌレベル）になると、第２回路部５０４ｂのトランジスタＰＴ３６がオンするので、トランジスタＰＴ３６を介して正側電位ＶＤＤが供給されることにより、シフト信号ＳＲ４を出力する第２回路部５０４ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。   Further, the negative potential VBB is supplied to the drain of the reset transistor PT39, and the source is connected to the node ND1 that is the output node of the first circuit unit 504a of the fourth-stage shift register circuit unit 504. . A start signal line (STV) for supplying a start signal STV is connected to the gate of the reset transistor PT39. As a result, when the reset transistor PT39 is turned on in response to the start signal STV at the L level, the negative potential VBB is supplied through the reset transistor PT39, so that the potential of the node ND1 of the first circuit portion 504a is negative. It is configured to have the potential VBB (L level). When the potential of the node ND1 of the first circuit portion 504a becomes the negative side potential VBB (L level), the transistor PT36 of the second circuit portion 504b is turned on, so that the positive side potential VDD is supplied via the transistor PT36. Thus, the node ND2 of the second circuit unit 504b that outputs the shift signal SR4 is reset to the positive potential VDD.

また、リセットトランジスタＰＴ４９のドレインには、負側電位ＶＢＢが供給されるとともに、ソースは、５段目のシフトレジスタ回路部５０５の第１回路部５０５ａの出力ノードであるノードＮＤ１に接続されている。また、リセットトランジスタＰＴ４９のゲートには、スタート信号ＳＴＶを供給するためのスタート信号線（ＳＴＶ）が接続されている。これにより、５段目のシフトレジスタ回路部５０５では、上記した４段目のシフトレジスタ回路部５０４と同様にして、シフト信号ＳＲ５を出力する第２回路部５０５ｂのノードＮＤ２が正側電位ＶＤＤにリセットされるように構成されている。   Further, the negative potential VBB is supplied to the drain of the reset transistor PT49, and the source is connected to the node ND1 that is the output node of the first circuit unit 505a of the fifth-stage shift register circuit unit 505. . A start signal line (STV) for supplying a start signal STV is connected to the gate of the reset transistor PT49. Thereby, in the fifth-stage shift register circuit unit 505, the node ND2 of the second circuit unit 505b that outputs the shift signal SR5 is set to the positive potential VDD in the same manner as the fourth-stage shift register circuit unit 504 described above. It is configured to be reset.

また、上記した各段のシフトレジスタ回路部５０１〜５０５に設けられたトランジスタＰＴ１〜ＰＴ８、ＰＴ１１〜ＰＴ１８、ＰＴ２１〜ＰＴ２８、ＰＴ３１〜ＰＴ３８およびＰＴ４１〜ＰＴ４８と、リセットトランジスタＰＴ３９およびＰＴ４９とは、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。また、トランジスタＰＴ１、ＰＴ２、ＰＴ６、ＰＴ７、ＰＴ８、ＰＴ１１、ＰＴ１２、ＰＴ１６、ＰＴ１７、ＰＴ１８、ＰＴ２１、ＰＴ２２、ＰＴ２６、ＰＴ２７、ＰＴ２８、ＰＴ３１、ＰＴ３２、ＰＴ３６、ＰＴ３７、ＰＴ３８、ＰＴ４１、ＰＴ４２、ＰＴ４６、ＰＴ４７およびＰＴ４８は、それぞれ、互いに電気的に接続された２つのゲート電極を有する。   Further, the transistors PT1 to PT8, PT11 to PT18, PT21 to PT28, PT31 to PT38, and PT41 to PT48, and the reset transistors PT39 and PT49 provided in the shift register circuit units 501 to 505 described above are all The TFT is composed of a p-type MOS transistor. Transistors PT1, PT2, PT6, PT7, PT8, PT11, PT12, PT16, PT17, PT18, PT21, PT22, PT26, PT27, PT28, PT31, PT32, PT36, PT37, PT38, PT41, PT42, PT46, PT47 Each of PT48 has two gate electrodes electrically connected to each other.

また、走査方向切替回路部６００は、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０を含む。以下、ｐチャネルトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、トランジスタＰＴ５１〜ＰＴ６０と称する。このトランジスタＰＴ５１〜ＰＴ６０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、走査方向切替回路部６００を構成するトランジスタＰＴ５１〜ＰＴ６０は、それぞれ、図２に示した第１実施形態の走査方向切替回路部６０のトランジスタＮＴ５１〜ＮＴ６０に対応した位置に接続されている。   Scanning direction switching circuit unit 600 includes p-channel transistors PT51 to PT60. Hereinafter, p-channel transistors PT51 to PT60 are referred to as transistors PT51 to PT60, respectively. The transistors PT51 to PT60 are all constituted by TFTs composed of p-type MOS transistors. The transistors PT51 to PT60 constituting the scanning direction switching circuit unit 600 are connected to positions corresponding to the transistors NT51 to NT60 of the scanning direction switching circuit unit 60 of the first embodiment shown in FIG.

また、入力信号切替回路部７００は、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０を含む。以下、ｐチャネルトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、トランジスタＰＴ６１〜ＰＴ８０と称する。このトランジスタＰＴ６１〜ＰＴ８０は、すべてｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。そして、入力信号切替回路部７００を構成するトランジスタＰＴ６１〜ＰＴ８０は、それぞれ、図２に示した第１実施形態の入力信号切替回路部７０のトランジスタＮＴ６１〜ＮＴ８０に対応した位置に接続されている。ただし、上記第１実施形態と異なり、トランジスタＰＴ７１のソース／ドレインの他方は、負側電位ＶＢＢに接続されている。   Input signal switching circuit unit 700 includes p-channel transistors PT61 to PT80. Hereinafter, p-channel transistors PT61 to PT80 are referred to as transistors PT61 to PT80, respectively. The transistors PT61 to PT80 are all constituted by TFTs composed of p-type MOS transistors. The transistors PT61 to PT80 constituting the input signal switching circuit unit 700 are respectively connected to positions corresponding to the transistors NT61 to NT80 of the input signal switching circuit unit 70 of the first embodiment shown in FIG. However, unlike the first embodiment, the other of the source / drain of the transistor PT71 is connected to the negative potential VBB.

また、論理合成回路部８０１〜８０３は、それぞれ、ダミーゲート線、１段目のゲート線および２段目のゲート線に接続されている。ダミーゲート線に接続される論理合成回路部８０１は、ｐチャネルトランジスタＰＴ８１〜ＰＴ８４と、ダイオード接続されたｐチャネルトランジスタＰＴ８５と、容量Ｃ８１とを含む。以下、ｐチャネルトランジスタＰＴ８１〜ＰＴ８５は、それぞれ、トランジスタＰＴ８１〜ＰＴ８５と称する。また、トランジスタＰＴ８３〜ＰＴ８５と、容量Ｃ８１とによって、電位固定回路部８０１ａが構成されている。そして、ダミーゲート線に接続される論理合成回路部８０１を構成するトランジスタＰＴ８１〜ＰＴ８５は、それぞれ、図２に示した第１実施形態のダミーゲート線に接続される論理合成回路部８１のトランジスタＮＴ８１〜ＮＴ８５に対応した位置に接続されている。ただし、トランジスタＰＴ８３のソースは、正側電位ＶＤＤに接続されている。 The logic synthesis circuit units 801 to 803 are connected to a dummy gate line, a first-stage gate line, and a second-stage gate line, respectively. The logic composition circuit portion 801 connected to the dummy gate line includes p-channel transistors PT81 to PT84, a diode-connected p-channel transistor PT85, and a capacitor C81 . Below, p-channel transistor PT81～PT85 are hereinafter referred to as transistors PT81～PT85. The potential fixing circuit portion 801a is configured by the transistors PT83 to PT85 and the capacitor C81. The transistors PT81 to PT85 constituting the logic synthesis circuit unit 801 connected to the dummy gate line are the transistors NT81 of the logic synthesis circuit unit 81 connected to the dummy gate line of the first embodiment shown in FIG. -It is connected to a position corresponding to NT85. However, the source of the transistor PT83 is connected to the positive potential VDD.

また、１段目のゲート線に接続される論理合成回路部８０２は、ｐチャネルトランジスタＰＴ９１〜ＰＴ９４と、ダイオード接続されたｐチャネルトランジスタＰＴ９５と、容量Ｃ９１とを含む。以下、ｐチャネルトランジスタＰＴ９１〜ＰＴ９５は、それぞれ、トランジスタＰＴ９１〜ＰＴ９５と称する。また、トランジスタＰＴ９３〜ＰＴ９５と、容量Ｃ９１とによって、電位固定回路部８０２ａが構成されている。そして、１段目のゲート線に接続される論理合成回路部８０２を構成するトランジスタＰＴ９１〜ＰＴ９５は、それぞれ、図２に示した第１実施形態の１段目のゲート線に接続される論理合成回路部８２のトランジスタＮＴ９１〜ＮＴ９５に対応した位置に接続されている。ただし、トランジスタＰＴ９３のソースは、正側電位ＶＤＤに接続されている。 The logic composition circuit portion 802 connected to the first-stage gate line includes p-channel transistors PT91 to PT94, a diode-connected p-channel transistor PT95, and a capacitor C91 . Below, p-channel transistor PT91～PT95 are hereinafter referred to as transistors PT91～PT95. Further, the potential fixing circuit portion 802a is configured by the transistors PT93 to PT95 and the capacitor C91. The transistors PT91 to PT95 constituting the logic synthesis circuit unit 802 connected to the first-stage gate line are respectively connected to the first-stage gate line of the first embodiment shown in FIG. The circuit unit 82 is connected to a position corresponding to the transistors NT91 to NT95. However, the source of the transistor PT93 is connected to the positive potential VDD.

また、２段目のゲート線に接続される論理合成回路部８０３は、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０４と、ダイオード接続されたｐチャネルトランジスタＰＴ１０５と、容量Ｃ１０１とを含む。以下、ｐチャネルトランジスタＰＴ１０１〜ＰＴ１０５は、それぞれ、トランジスタＰＴ１０１〜ＰＴ１０５と称する。また、トランジスタＰＴ１０３〜ＰＴ１０５と、容量Ｃ１０１とによって、電位固定回路部８０３ａが構成されている。そして、２段目のゲート線に接続される論理合成回路部８０３を構成するトランジスタＰＴ１０１〜ＰＴ１０５は、それぞれ、図２に示した第１実施形態の２段目のゲート線に接続される論理合成回路部８３のトランジスタＮＴ１０１〜ＮＴ１０５に対応した位置に接続されている。ただし、トランジスタＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。なお、上記の論理合成回路部８０１〜８０３に設けられたトランジスタＰＴ８１〜ＰＴ８５、ＰＴ９１〜ＰＴ９５およびＰＴ１０１〜ＰＴ１０５は、全て、ｐ型のＭＯＳトランジスタからなるＴＦＴにより構成されている。
The logic composition circuit portion 803 connected to the second-stage gate line includes p-channel transistors PT101 to PT104, a diode-connected p-channel transistor PT105, and a capacitor C101 . Below, p-channel transistor PT101～PT105 are hereinafter referred to as transistors PT101～PT105. Further, the potential fixing circuit portion 803a is configured by the transistors PT103 to PT105 and the capacitor C101. The transistors PT101 to PT105 constituting the logic synthesis circuit unit 803 connected to the second-stage gate line are respectively connected to the second-stage gate line of the first embodiment shown in FIG. The circuit unit 83 is connected to a position corresponding to the transistors NT101 to NT105. However, the source of the transistor PT103 is connected to the positive potential VDD. The transistors PT81 to PT85, PT91 to PT95, and PT101 to PT105 provided in the logic synthesis circuit units 801 to 803 are all configured by TFTs formed of p-type MOS transistors.

また、回路部９０１は、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１３と、ダイオード接続されたｐチャネルトランジスタＰＴ１１４と、容量Ｃ１１１とを含んでいる。以下、ｐチャネルトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、トランジスタＰＴ１１１〜ＰＴ１１４と称する。そして、回路部９０１を構成するトランジスタＰＴ１１１〜ＰＴ１１４は、それぞれ、図２に示した第１実施形態の回路部９１のトランジスタＮＴ１１１〜ＮＴ１１４に対応した位置に接続されている。ただし、トランジスタＰＴ１１２のソースは、正側電位ＶＤＤに接続されている。   The circuit unit 901 includes p-channel transistors PT111 to PT113, a diode-connected p-channel transistor PT114, and a capacitor C111. Hereinafter, p-channel transistors PT111 to PT114 are referred to as transistors PT111 to PT114, respectively. The transistors PT111 to PT114 constituting the circuit unit 901 are respectively connected to positions corresponding to the transistors NT111 to NT114 of the circuit unit 91 of the first embodiment shown in FIG. However, the source of the transistor PT112 is connected to the positive potential VDD.

図６は、本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図５および図６を参照して、第２実施形態によるＶドライバ５ａの動作を説明する。この第２実施形態によるＶドライバ５ａでは、図３に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢ、ＥＮＢ１、ＥＮＢ２および反転イネーブル信号ＸＥＮＢとして入力する。これにより、第２実施形態によるシフトレジスタ回路部５０１〜５０５からは、図２に示した第１実施形態によるシフトレジスタ回路部５１〜５５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。また、第２実施形態による論理合成回路部８０１〜８０３からは、図２に示した第１実施形態による論理合成回路部８１〜８３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第２実施形態によるＶドライバの上記以外の動作は、図２に示した上記第１実施形態によるＶドライバの動作と同様である。   FIG. 6 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the second embodiment of the present invention. Next, the operation of the V driver 5a according to the second embodiment will be described with reference to FIGS. In the V driver 5a according to the second embodiment, the start signal STV, the clock signals CKV1, CKV2, the enable signals ENB, ENB1, ENB2, and the inverted enable signal XENB of the fifth embodiment shown in FIG. Are input as start signal STV, clock signals CKV1, CKV2, enable signals ENB, ENB1, ENB2, and inverted enable signal XENB, respectively. Accordingly, the shift register circuit units 501 to 505 according to the second embodiment shift the shift signals SR1 to SR5 and the output signals SR11 to SR15 output from the shift register circuit units 51 to 55 according to the first embodiment shown in FIG. A signal having a waveform obtained by inverting the H level and the L level is output. Further, the logic synthesis circuit units 801 to 803 according to the second embodiment have the H level of the shift output signals Dummy, Gate1 and Gate2 output from the logic synthesis circuit units 81 to 83 according to the first embodiment shown in FIG. A signal having a waveform obtained by inverting the L level is output. Other operations of the V driver according to the second embodiment are the same as those of the V driver according to the first embodiment shown in FIG.

なお、第２実施形態では、シフトレジスタ回路部５０３〜５０５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１およびＣＫＶ２を交互に供給するとともに、ドレインにタイミングの異なるイネーブル信号ＥＮＢ１およびＥＮＢ２を交互に供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５０３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢ１によりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５０４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢ２によりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８０２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８０２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。   In the second embodiment, the clock signals CKV1 and CKV2 are alternately supplied to the gates of the transistors PT24, PT34, and PT44 of the shift register circuit units 503 to 505, and the enable signals ENB1 and ENB2 having different timings are alternately supplied to the drains. By supplying, the following operation is performed. For example, in the shift register circuit portion 503 at the third stage, after the transistor PT24 is turned on by the clock signal CKV1, the source potential of the transistor PT24 is decreased from VDD to VBB by the enable signal ENB1, so that the decrease in the potential is reduced. The gate potential of the transistor PT24 is lowered by (Vβ). Further, in the fourth-stage shift register circuit portion 504, after the transistor PT34 is turned on by the clock signal CKV2, the source potential of the transistor PT34 is decreased from VDD to VBB by the enable signal ENB2, so that the decrease in the potential is reduced. The gate potential of the transistor PT34 decreases by (Vβ). As a result, the potentials of shift signals SR3 and SR4 (VBB−Vβ <VBB−Vt) can be made lower than when the drains of transistors PT24 and PT34 are connected to fixed negative side potential VBB. Therefore, the potentials of shift signals SR3 and SR4 can be more easily made lower than the threshold voltage (Vt) by VBB. Therefore, shift signals SR3 and SR4 having a potential (VBB-Vβ) equal to or lower than VBB-Vt are supplied to the gates of transistors PT91 and PT92 of logic synthesis circuit portion 802 connected to the first-stage gate line, respectively. can do. As a result, the potential of the shift output signal Gate1 output to the first-stage gate line via the transistors PT91 and PT92 of the logic synthesis circuit unit 802 is further suppressed from rising by the threshold voltage (Vt). be able to.

また、第２実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、Ｖドライバを含む液晶表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。   In the second embodiment, as described above, the reset transistors PT39 and PT49 are provided, and the transistors PT39 and PT49 are turned on in response to the start signal STV. It is possible to obtain the same effect as that of the first embodiment, such as being able to suppress the output of the shift output signal at an unintended timing.

（第３実施形態）
図７は、本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。図７を参照して、この第３実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部においても、１段目および２段目のシフトレジスタ回路部と同様に、出力信号が出力されるノードに接続されたトランジスタのドレインに正側電位を供給するとともに、シフトレジスタ回路部の出力信号を用いて論理合成回路部から出力するシフト出力信号をＬレベルに固定した状態で保持する場合について説明する。 (Third embodiment)
FIG. 7 is a circuit diagram inside the V driver of the liquid crystal display device according to the third embodiment of the present invention. Referring to FIG. 7, in the third embodiment, in the configuration of the first embodiment, the third and subsequent stages of shift register circuit units are similar to the first and second stage shift register circuit units. The positive potential is supplied to the drain of the transistor connected to the node from which the output signal is output, and the shift output signal output from the logic synthesis circuit unit is fixed to the L level using the output signal of the shift register circuit unit. A case of holding in a state will be described.

すなわち、この第３実施形態によるＶドライバでは、図７に示すように、複数段のシフトレジスタ回路部５１１〜５１５と、走査方向切替回路部６１０と、入力信号切替回路部７１０と、複数段の論理合成回路部８１１〜８１３とが設けられている。なお、シフトレジスタ回路部５１２〜５１５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図７では、図面の簡略化のため、５段分のシフトレジスタ回路部５１１〜５１５および３段分の論理合成回路部８１１〜８１３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   That is, in the V driver according to the third embodiment, as shown in FIG. 7, a plurality of stages of shift register circuit units 511 to 515, a scanning direction switching circuit unit 610, an input signal switching circuit unit 710, and a plurality of stages Logic synthesis circuit units 811 to 813 are provided. The shift register circuit portions 512 to 515 are examples of the “first shift register circuit portion” and the “second shift register circuit portion” in the present invention. In FIG. 7, for simplification of the drawing, only five stages of shift register circuit units 511 to 515 and three stages of logic synthesis circuit units 811 to 813 are shown. A number of shift register circuit sections and logic synthesis circuit sections are provided.

そして、１段目のシフトレジスタ回路部５１１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５１１ａおよび第２回路部５１１ｂによって構成されている。また、２段目のシフトレジスタ回路部５１２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５１２ａおよび第２回路部５１２ｂによって構成されている。   The first-stage shift register circuit unit 511 has the same circuit configuration as the first circuit unit 51a and the second circuit unit 51b of the first-stage shift register circuit unit 51 of the first embodiment shown in FIG. The first circuit portion 511a and the second circuit portion 511b are provided. The second-stage shift register circuit section 512 has the same circuit configuration as the first circuit section 52a and the second circuit section 52b of the second-stage shift register circuit section 52 of the first embodiment shown in FIG. The first circuit portion 512a and the second circuit portion 512b are provided.

ここで、第３実施形態では、３段目のシフトレジスタ回路部５１３は、出力信号ＳＲ１３を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ２４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する第１回路部５１３ａおよび第２回路部５１３ｂを有している。また、４段目のシフトレジスタ回路部５１４は、出力信号ＳＲ１４を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ３４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する第１回路部５１４ａおよび第２回路部５１４ｂを有している。また、５段目のシフトレジスタ回路部５１５は、出力信号ＳＲ１５を出力するノードＮＤ３にソースが接続されたトランジスタＮＴ４４のドレインに正側電位ＶＤＤが供給されること以外は、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する第１回路部５１５ａおよび第２回路部５１５ｂを有している。   Here, in the third embodiment, the shift register circuit unit 513 in the third stage has the exception that the positive potential VDD is supplied to the drain of the transistor NT24 whose source is connected to the node ND3 that outputs the output signal SR13. The first circuit unit 513a and the second circuit unit 513b having the same circuit configuration as the first circuit unit 53a and the second circuit unit 53b of the third-stage shift register circuit unit 53 of the first embodiment shown in FIG. have. The fourth-stage shift register circuit portion 514 is the same as that shown in FIG. 2 except that the positive potential VDD is supplied to the drain of the transistor NT34 whose source is connected to the node ND3 that outputs the output signal SR14. The first circuit unit 514a and the second circuit unit 514b have the same circuit configuration as the first circuit unit 54a and the second circuit unit 54b of the fourth-stage shift register circuit unit 54 of the first embodiment. The fifth-stage shift register circuit portion 515 is the same as that shown in FIG. 2 except that the positive potential VDD is supplied to the drain of the transistor NT44 whose source is connected to the node ND3 that outputs the output signal SR15. The first circuit unit 515a and the second circuit unit 515b have the same circuit configuration as the first circuit unit 55a and the second circuit unit 55b of the fifth-stage shift register circuit unit 55 of the first embodiment.

また、走査方向切替回路部６１０は、図２に示した第１実施形態の走査方向切替回路部６０と同様の回路構成を有する。ただし、第３実施形態では、トランジスタＮＴ５６のソース／ドレインの他方と、トランジスタＮＴ５７のソース／ドレインの一方とが接続されている。また、第３実施形態の入力信号切替回路部７１０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。   Further, the scanning direction switching circuit unit 610 has the same circuit configuration as the scanning direction switching circuit unit 60 of the first embodiment shown in FIG. However, in the third embodiment, the other of the source / drain of the transistor NT56 and one of the source / drain of the transistor NT57 are connected. The input signal switching circuit unit 710 of the third embodiment has the same circuit configuration as the input signal switching circuit unit 70 of the first embodiment shown in FIG.

また、ダミーゲート線に接続される論理合成回路部８１１は、トランジスタＮＴ８１〜ＮＴ８４と、ダイオード接続されたトランジスタＮＴ８５およびＮＴ８６と、容量Ｃ８１とを含む。すなわち、第３実施形態の論理合成回路部８１１は、図２に示した第１実施形態の論理合成回路部８１の回路構成において、ダイオード接続されたトランジスタＮＴ８６を加えた回路構成を有する。また、トランジスタＮＴ８３〜ＮＴ８６と、容量Ｃ８１とによって、電位固定回路部８１１ａが構成されている。また、第３実施形態では、トランジスタＮＴ８５のソースは、１段目のシフトレジスタ回路部５１１の出力信号ＳＲ１１が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ８６のソースは、４段目のシフトレジスタ回路部５１４の出力信号ＳＲ１４が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１１のノードＮＤ５に接続されている。   The logic composition circuit portion 811 connected to the dummy gate line includes transistors NT81 to NT84, diode-connected transistors NT85 and NT86, and a capacitor C81. That is, the logic synthesis circuit unit 811 of the third embodiment has a circuit configuration in which a diode-connected transistor NT86 is added to the circuit configuration of the logic synthesis circuit unit 81 of the first embodiment shown in FIG. Further, the potential fixing circuit portion 811a is configured by the transistors NT83 to NT86 and the capacitor C81. In the third embodiment, the source of the transistor NT85 is connected to the node ND3 to which the output signal SR11 of the first-stage shift register circuit unit 511 is output. The source of the transistor NT86 is connected to the node ND3 from which the output signal SR14 of the fourth-stage shift register circuit unit 514 is output, and the drain is connected to the node ND5 of the logic synthesis circuit unit 811. .

また、１段目のゲート線に接続される論理合成回路部８１２は、トランジスタＮＴ９１〜ＮＴ９４と、ダイオード接続されたトランジスタＮＴ９５およびＮＴ９６と、容量Ｃ９１とを含む。すなわち、第３実施形態の論理合成回路部８１２は、図２に示した第１実施形態の論理合成回路部８２の回路構成において、ダイオード接続されたトランジスタＮＴ９６を加えた回路構成を有する。また、トランジスタＮＴ９３〜ＮＴ９６と、容量Ｃ９１とによって、電位固定回路部８１２ａが構成されている。また、第３実施形態では、トランジスタＮＴ９５のソースは、２段目のシフトレジスタ回路部５１２の出力信号ＳＲ１２が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ９６のソースは、５段目のシフトレジスタ回路部５１５の出力信号ＳＲ１５が出力されるノードＮＤ３に接続されているとともに、ドレインは、論理合成回路部８１２のノードＮＤ５に接続されている。   Logic synthesis circuit portion 812 connected to the first-stage gate line includes transistors NT91 to NT94, diode-connected transistors NT95 and NT96, and a capacitor C91. That is, the logic synthesis circuit unit 812 of the third embodiment has a circuit configuration in which a diode-connected transistor NT96 is added to the circuit configuration of the logic synthesis circuit unit 82 of the first embodiment shown in FIG. Further, the potential fixing circuit portion 812a is configured by the transistors NT93 to NT96 and the capacitor C91. In the third embodiment, the source of the transistor NT95 is connected to the node ND3 from which the output signal SR12 of the second-stage shift register circuit unit 512 is output. The source of the transistor NT96 is connected to the node ND3 from which the output signal SR15 of the fifth-stage shift register circuit unit 515 is output, and the drain is connected to the node ND5 of the logic synthesis circuit unit 812. .

また、２段目のゲート線に接続される論理合成回路部８１３は、トランジスタＮＴ１０１〜ＮＴ１０４と、ダイオード接続されたトランジスタＮＴ１０５およびＮＴ１０６と、容量Ｃ１０１とを含む。すなわち、第３実施形態の論理合成回路部８１３は、図２に示した第１実施形態の論理合成回路部８３の回路構成において、ダイオード接続されたトランジスタＮＴ１０６を加えた回路構成を有する。また、トランジスタＮＴ１０３〜ＮＴ１０６と、容量Ｃ１０１とによって、電位固定回路部８１３ａが構成されている。また、第３実施形態では、トランジスタＮＴ１０５のソースは、３段目のシフトレジスタ回路部５１３の出力信号ＳＲ１３が出力されるノードＮＤ３に接続されている。また、トランジスタＮＴ１０６のソースは、図示しない６段目のシフトレジスタ回路部のシフト信号が出力されるノードに接続されているとともに、ドレインは、論理合成回路部８１３のノードＮＤ５に接続されている。   The logic composition circuit portion 813 connected to the second-stage gate line includes transistors NT101 to NT104, diode-connected transistors NT105 and NT106, and a capacitor C101. That is, the logic synthesis circuit unit 813 of the third embodiment has a circuit configuration in which a diode-connected transistor NT106 is added to the circuit configuration of the logic synthesis circuit unit 83 of the first embodiment shown in FIG. Further, a potential fixing circuit portion 813a is configured by the transistors NT103 to NT106 and the capacitor C101. In the third embodiment, the source of the transistor NT105 is connected to the node ND3 from which the output signal SR13 of the third-stage shift register circuit unit 513 is output. The source of the transistor NT106 is connected to a node from which a shift signal of a sixth-stage shift register circuit unit (not shown) is output, and the drain is connected to the node ND5 of the logic synthesis circuit unit 813.

図８は、本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図７および図８を参照して、第３実施形態によるＶドライバの動作について説明する。   FIG. 8 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the third embodiment of the present invention. Next, the operation of the V driver according to the third embodiment will be described with reference to FIGS.

この第３実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第３実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５１３〜５１５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、正側電位ＶＤＤを供給する。すなわち、第３実施形態では、３段目以降のシフトレジスタ回路部５１３〜５１５において、上記した第１実施形態による１段目および２段目のシフトレジスタ回路部と同様の動作が行われる。   The operation of the V driver according to the third embodiment is basically the same as the operation of the V driver according to the first embodiment. However, in the V driver according to the third embodiment, unlike the first embodiment, the transistor NT24 connected to the node ND3 to which the output signals SR13 to SR15 of the third and subsequent stages of the shift register circuit units 513 to 515 are output. The positive potential VDD is supplied to the drains of .about.NT44. That is, in the third embodiment, operations similar to those in the first and second stage shift register circuit units according to the first embodiment are performed in the third and subsequent stage shift register circuit units 513 to 515.

また、第３実施形態では、論理合成回路部８１１〜８１３から各段のゲート線に出力するシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２の電位をＬレベルに固定する際、シフトレジスタ回路部からの出力信号を用いて電位を固定する。たとえば、１段目のゲート線に繋がる論理合成回路部８１２において、共にオン状態になっているトランジスタＮＴ９１およびＮＴ９２を介してＨレベルのイネーブル信号ＥＮＢが供給されることにより、１段目のゲート線に出力するシフト出力信号Ｇａｔｅ１がＨレベルになっている。この後、イネーブル信号ＥＮＢの電位がＬレベルに低下する。これにより、Ｌレベルのイネーブル信号ＥＮＢがトランジスタＮＴ９１およびＮＴ９２を介して供給されることにより、１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位がＬレベルに低下する。   In the third embodiment, when the potentials of the shift output signals Dummy, Gate1, and Gate2 output from the logic synthesis circuit units 811 to 813 to the gate lines of the respective stages are fixed to the L level, the output signals from the shift register circuit unit Use to fix the potential. For example, in the logic synthesis circuit unit 812 connected to the first-stage gate line, the H-level enable signal ENB is supplied via the transistors NT91 and NT92 which are both turned on, thereby the first-stage gate line. The shift output signal Gate1 to be output to is at the H level. Thereafter, the potential of the enable signal ENB falls to the L level. Thus, the L level enable signal ENB is supplied via the transistors NT91 and NT92, whereby the potential of the shift output signal Gate1 output to the first-stage gate line is lowered to the L level.

この後、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５が、１段目のゲート線に繋がる論理合成回路部８１２のトランジスタＮＴ９３のゲートにダイオード接続されたトランジスタＮＴ９６を介して入力される。これにより、トランジスタＮＴ９３は、オン状態になる。このため、トランジスタＮＴ９３を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、１段目のゲート線に繋がる論理合成回路部８１２のノードＮＤ４の電位は、Ｌレベルに固定される。これにより、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位は、Ｌレべルに固定される。また、第３実施形態では、Ｈレベル（ＶＤＤ）の出力信号ＳＲ１５がトランジスタＮＴ９３のゲートに入力された際、容量Ｃ９１が充電される。これにより、次に、トランジスタＮＴ９４がオン状態になって負側電位ＶＢＢからトランジスタＮＴ９４を介してＬレベルの電位が供給されるまで、ノードＮＤ５の電位（トランジスタＮＴ９３のゲート電位）は、Ｈレベルに保持される。このため、次にトランジスタＮＴ９４がオン状態になるまで、トランジスタＮＴ９３はオン状態に保持されるので、論理合成回路部８１２から１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位はＬレベルに固定された状態で保持される。   Thereafter, in the third embodiment, the H level (VDD) output signal SR15 is inputted via the transistor NT96 that is diode-connected to the gate of the transistor NT93 of the logic composition circuit unit 812 connected to the first-stage gate line. The Thereby, the transistor NT93 is turned on. Therefore, by supplying an L level potential from the negative potential VBB via the transistor NT93, the potential of the node ND4 of the logic composition circuit portion 812 connected to the first-stage gate line is fixed to the L level. . As a result, the potential of the shift output signal Gate1 output from the logic synthesis circuit unit 812 to the first-stage gate line is fixed to the L level. In the third embodiment, when the output signal SR15 of H level (VDD) is input to the gate of the transistor NT93, the capacitor C91 is charged. As a result, the potential of node ND5 (the gate potential of transistor NT93) remains at the H level until transistor NT94 is turned on and the L level potential is supplied from negative side potential VBB via transistor NT94. Retained. For this reason, since the transistor NT93 is held in the on state until the transistor NT94 is next turned on, the potential of the shift output signal Gate1 output from the logic synthesis circuit unit 812 to the first-stage gate line is at the L level. It is held in a fixed state.

そして、各段の論理合成回路部において、上記した１段目のゲート線に繋がる論理合成回路部８１２の動作と同様の動作により、シフトレジスタ回路部の出力信号を用いてシフト出力信号の電位がＬレベルに固定される。第３実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。   Then, in the logic synthesis circuit portion of each stage, the potential of the shift output signal is changed using the output signal of the shift register circuit portion by the same operation as the operation of the logic synthesis circuit portion 812 connected to the first-stage gate line. Fixed to L level. Other operations of the V driver according to the third embodiment are the same as those of the V driver according to the first embodiment.

なお、第３実施形態では、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４およびＮＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３およびＣ４３を接続するとともに、トランジスタＮＴ４、ＮＴ１４、ＮＴ２４、ＮＴ３４およびＮＴ４４のドレインに正側電位ＶＤＤを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５１２において、クロック信号ＣＫＶ２に応答してトランジスタＮＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＮＴ１４のゲート−ソース間電圧を維持するように、トランジスタＮＴ１４のソース電位の上昇に伴ってトランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）が上昇する。また、３段目のシフトレジスタ回路部５１３において、クロック信号ＣＫＶ１に応答してトランジスタＮＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＮＴ２４のゲート−ソース間電圧を維持するように、トランジスタＮＴ２４のソース電位の上昇に伴ってトランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）が上昇する。上記のようにして、トランジスタＮＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＮＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分高い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部８１１のトランジスタＮＴ８１およびトランジスタＮＴ８２のゲートに、それぞれ、ＶＤＤ＋Ｖｔよりも高い電位（ＶＤＤ＋Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８１１のトランジスタＮＴ８１およびＮＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＤＤからトランジスタＮＴ８１およびＮＴ８２のしきい値電圧（Ｖｔ）分だけ低下するのが抑制される。   In the third embodiment, capacitors C3, C13, C23, C33, and C43 are connected between the gates and sources of the transistors NT4, NT14, NT24, NT34, and NT44, respectively, and the transistors NT4, NT14, NT24 are connected. By supplying the positive potential VDD to the drains of NT34 and NT44, the following operation is performed. For example, in the second-stage shift register circuit unit 512, when the transistor NT14 is turned on in response to the clock signal CKV2, the transistor NT14 is maintained so that the gate-source voltage of the transistor NT14 to which the capacitor C13 is connected is maintained. As the source potential rises, the gate potential of transistor NT14 (the potential of shift signal SR2) rises. In the third-stage shift register circuit portion 513, when the transistor NT24 is turned on in response to the clock signal CKV1, the transistor NT24 is maintained so that the gate-source voltage of the transistor NT24 to which the capacitor C23 is connected is maintained. As the source potential of the transistor NT24 increases, the gate potential of the transistor NT24 (the potential of the shift signal SR3) increases. As described above, a predetermined voltage (Vα) in which the gate potential of the transistor NT14 (potential of the shift signal SR2) and the gate potential of the transistor NT24 (potential of the shift signal SR3) are equal to or higher than the threshold voltage (Vt) than VDD. ), The shift signals SR2 and SR3 having a potential (VDD + Vα) higher than VDD + Vt are supplied to the gates of the transistors NT81 and NT82 of the logic composition circuit portion 811 connected to the dummy gate line, respectively. . As a result, the potential of the shift output signal Dummy output to the dummy gate line via the transistors NT81 and NT82 of the logic composition circuit portion 811 decreases from VDD by the threshold voltage (Vt) of the transistors NT81 and NT82. Is suppressed.

また、第３実施形態では、上記のように、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。   In the third embodiment, as described above, the reset transistors NT39 and NT49 are provided, and the transistors NT39 and NT49 are turned on in response to the start signal STV. The same effects as in the first embodiment, such as being able to suppress output, can be obtained.

（第４実施形態）
図９は、本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。図９を参照して、この第４実施形態では、上記第３実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。 (Fourth embodiment)
FIG. 9 is a circuit diagram inside the V driver of the liquid crystal display device according to the fourth embodiment of the present invention. With reference to FIG. 9, in the fourth embodiment, a case where the V driver of the third embodiment is configured by a p-channel transistor will be described.

この第４実施形態によるＶドライバでは、図９に示すように、複数段のシフトレジスタ回路部５２１〜５２５と、走査方向切替回路部６２０と、入力信号切替回路部７２０と、複数段の論理合成回路部８２１〜８２３とが設けられている。なお、シフトレジスタ回路部５２１〜５２５は、本発明の「第１シフトレジスタ回路部」および「第２シフトレジスタ回路部」の一例である。なお、図９では、図面の簡略化のため、５段分のシフトレジスタ回路部５２１〜５２５および３段分の論理合成回路部８２１〜８２３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   In the V driver according to the fourth embodiment, as shown in FIG. 9, a plurality of stages of shift register circuit units 521 to 525, a scanning direction switching circuit unit 620, an input signal switching circuit unit 720, and a plurality of stages of logic synthesis. Circuit portions 821 to 823 are provided. The shift register circuit units 521 to 525 are examples of the “first shift register circuit unit” and the “second shift register circuit unit” in the present invention. In FIG. 9, for simplification of the drawing, only five stages of shift register circuit units 521 to 525 and three stages of logic synthesis circuit units 821 to 823 are shown. A number of shift register circuit sections and logic synthesis circuit sections are provided.

そして、１段目のシフトレジスタ回路部５２１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５２１ａおよび第２回路部５２１ｂによって構成されている。また、２段目のシフトレジスタ回路部５２２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５２２ａおよび第２回路部５２２ｂによって構成されている。   The first-stage shift register circuit unit 521 has the same circuit configuration as the first circuit unit 501a and the second circuit unit 501b of the first-stage shift register circuit unit 501 of the second embodiment shown in FIG. The first circuit portion 521a and the second circuit portion 521b are provided. The second-stage shift register circuit unit 522 has the same circuit configuration as the first circuit unit 502a and the second circuit unit 502b of the second-stage shift register circuit unit 502 of the second embodiment shown in FIG. The first circuit portion 522a and the second circuit portion 522b are provided.

ここで、第４実施形態では、３段目以降のシフトレジスタ回路部５２３〜５２５の出力信号ＳＲ１３〜ＳＲ１５を出力するノードＮＤ３にソースが接続されたトランジスタＰＴ２４〜ＰＴ４４のドレインには、それぞれ、負側電位ＶＢＢが供給されている。すなわち、第４実施形態では、３段目以降のシフトレジスタ回路部５２３〜５２５は、全て同じ回路構成を有している。具体的には、３段目〜５段目のシフトレジスタ回路部は、第２実施形態によるシフトレジスタ回路部の第１回路部および第２回路部と同様の回路構成を有する第１回路部および第２回路部を有している。   Here, in the fourth embodiment, the drains of the transistors PT24 to PT44 whose sources are connected to the nodes ND3 that output the output signals SR13 to SR15 of the shift register circuit units 523 to 525 of the third and subsequent stages are respectively negative. A side potential VBB is supplied. That is, in the fourth embodiment, the shift register circuit units 523 to 525 in the third and subsequent stages all have the same circuit configuration. Specifically, the third to fifth stage shift register circuit units include a first circuit unit having the same circuit configuration as the first circuit unit and the second circuit unit of the shift register circuit unit according to the second embodiment, and A second circuit unit is included.

また、走査方向切替回路部６２０は、基本的には、図５に示した第２実施形態による走査方向切替回路部６００と同様の回路構成を有している。ただし、第４実施形態による走査方向切替回路部６２０では、トランジスタＰＴ５６のソース／ドレインの他方と、トランジスタＰＴ５７のソース／ドレインの一方とが接続されている。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。   Further, the scanning direction switching circuit unit 620 basically has a circuit configuration similar to that of the scanning direction switching circuit unit 600 according to the second embodiment shown in FIG. However, in the scanning direction switching circuit unit 620 according to the fourth embodiment, the other of the source / drain of the transistor PT56 and one of the source / drain of the transistor PT57 are connected. Further, the input signal switching circuit unit 720 has the same circuit configuration as the input signal switching circuit unit 700 of the second embodiment shown in FIG.

また、論理合成回路部８２１〜８２３は、図７に示した第３実施形態の論理合成回路部８１１〜８１３を構成するｎチャネルトランジスタをｐチャネルトランジスタで置き換えた構成を有している。具体的には、第４実施形態によるダミーゲート線に繋がる論理合成回路部８２１は、図７に示した第３実施形態の論理合成回路部８１１のトランジスタＮＴ８１〜ＮＴ８６をそれぞれトランジスタＰＴ８１〜ＰＴ８６で置き換えた回路構成を有している。また、第４実施形態による１段目のゲート線に繋がる論理合成回路部８２２は、図７に示した第３実施形態の論理合成回路部８１２のトランジスタＮＴ９１〜ＮＴ９６をそれぞれトランジスタＰＴ９１〜ＰＴ９６で置き換えた回路構成を有している。また、第４実施形態による２段目のゲート線に繋がる論理合成回路部８２３は、図７に示した第３実施形態の論理合成回路部８１３のトランジスタＮＴ１０１〜ＮＴ１０６をそれぞれトランジスタＰＴ１０１〜ＰＴ１０６で置き換えた回路構成を有している。また、第４実施形態では、論理合成回路部８２１〜８２３のトランジスタＰＴ８３、ＰＴ９３およびＰＴ１０３のソースは、正側電位ＶＤＤに接続されている。   The logic synthesis circuit units 821 to 823 have a configuration in which the n-channel transistors constituting the logic synthesis circuit units 811 to 813 of the third embodiment shown in FIG. 7 are replaced with p-channel transistors. Specifically, the logic synthesis circuit unit 821 connected to the dummy gate line according to the fourth embodiment replaces the transistors NT81 to NT86 of the logic synthesis circuit unit 811 of the third embodiment shown in FIG. 7 with transistors PT81 to PT86, respectively. Circuit configuration. The logic synthesis circuit unit 822 connected to the first-stage gate line according to the fourth embodiment replaces the transistors NT91 to NT96 of the logic synthesis circuit unit 812 of the third embodiment shown in FIG. 7 with transistors PT91 to PT96, respectively. Circuit configuration. The logic synthesis circuit unit 823 connected to the second-stage gate line according to the fourth embodiment replaces the transistors NT101 to NT106 of the logic synthesis circuit unit 813 of the third embodiment shown in FIG. 7 with transistors PT101 to PT106, respectively. Circuit configuration. In the fourth embodiment, the sources of the transistors PT83, PT93, and PT103 of the logic synthesis circuit units 821 to 823 are connected to the positive potential VDD.

図１０は、本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図９および図１０を参照して、第４実施形態によるＶドライバの動作を説明する。この第４実施形態によるＶドライバでは、図８に示した第３実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２およびイネーブル信号ＥＮＢとして入力する。これにより、第３実施形態によるシフトレジスタ回路部５２１〜５２５からは、図７に示した第３実施形態によるシフトレジスタ回路部５１１〜５１５から出力されるシフト信号ＳＲ１〜ＳＲ５および出力信号ＳＲ１１〜ＳＲ１５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第４実施形態による論理合成回路部８２１〜８２３からは、図７に示した第３実施形態による論理合成回路部８１１〜８１３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第４実施形態によるＶドライバの上記以外の動作は、図７に示した上記第３実施形態によるＶドライバの動作と同様である。   FIG. 10 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the fourth embodiment of the present invention. Next, the operation of the V driver according to the fourth embodiment will be described with reference to FIGS. In the V driver according to the fourth embodiment, signals having waveforms obtained by inverting the H level and the L level of the start signal STV, the clock signals CKV1 and CKV2, and the enable signal ENB of the third embodiment shown in FIG. , The start signal STV, the clock signals CKV1 and CKV2, and the enable signal ENB. Accordingly, the shift register circuit units 521 to 525 according to the third embodiment cause the shift signals SR1 to SR5 and the output signals SR11 to SR15 output from the shift register circuit units 511 to 515 according to the third embodiment shown in FIG. Signals having waveforms obtained by inverting the H level and the L level are respectively output. Further, the logic synthesis circuit units 821 to 823 according to the fourth embodiment have the H level of the shift output signals Dummy, Gate1 and Gate2 output from the logic synthesis circuit units 811 to 813 according to the third embodiment shown in FIG. A signal having a waveform obtained by inverting the L level is output. Other operations of the V driver according to the fourth embodiment are the same as those of the V driver according to the third embodiment shown in FIG.

なお、第４実施形態では、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のゲートとソースとの間に、それぞれ、容量Ｃ３、Ｃ１３、Ｃ２３、Ｃ３３およびＣ４３を接続するとともに、トランジスタＰＴ４、ＰＴ１４、ＰＴ２４、ＰＴ３４およびＰＴ４４のドレインに負側電位ＶＢＢを供給することによって、以下のような動作が行われる。たとえば、２段目のシフトレジスタ回路部５２２において、クロック信号ＣＫＶ２に応答してトランジスタＰＴ１４がオンする際に、容量Ｃ１３が接続されたトランジスタＰＴ１４のゲート−ソース間電圧を維持するように、トランジスタＰＴ１４のソース電位の低下に伴ってトランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）が低下する。また、３段目のシフトレジスタ回路部５２３において、クロック信号ＣＫＶ１に応答してトランジスタＰＴ２４がオンする際に、容量Ｃ２３が接続されたトランジスタＰＴ２４のゲート−ソース間電圧を維持するように、トランジスタＰＴ２４のソース電位の低下に伴ってトランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）が低下する。上記のようにして、トランジスタＰＴ１４のゲート電位（シフト信号ＳＲ２の電位）と、トランジスタＰＴ２４のゲート電位（シフト信号ＳＲ３の電位）とがＶＢＢよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖα）分低い電位まで低下するので、ダミーゲート線に繋がる論理合成回路部８２１のトランジスタＰＴ８１およびトランジスタＰＴ８２のゲートに、それぞれ、ＶＢＢ−Ｖｔよりも低い電位（ＶＢＢ−Ｖα）を有するシフト信号ＳＲ２およびＳＲ３が供給される。これにより、論理合成回路部８２１のトランジスタＰＴ８１およびＰＴ８２を介してダミーゲート線に出力されるシフト出力信号Ｄｕｍｍｙの電位が、ＶＢＢからトランジスタＰＴ８１およびＰＴ８２のしきい値電圧（Ｖｔ）分だけ上昇するのが抑制される。   In the fourth embodiment, capacitors C3, C13, C23, C33, and C43 are connected between the gates and sources of the transistors PT4, PT14, PT24, PT34, and PT44, respectively, and the transistors PT4, PT14, PT24 are connected. By supplying the negative potential VBB to the drains of PT34 and PT44, the following operation is performed. For example, in the second-stage shift register circuit portion 522, when the transistor PT14 is turned on in response to the clock signal CKV2, the transistor PT14 is maintained so that the gate-source voltage of the transistor PT14 to which the capacitor C13 is connected is maintained. As the source potential decreases, the gate potential of the transistor PT14 (the potential of the shift signal SR2) decreases. In the third-stage shift register circuit portion 523, when the transistor PT24 is turned on in response to the clock signal CKV1, the transistor PT24 is maintained so that the gate-source voltage of the transistor PT24 to which the capacitor C23 is connected is maintained. As the source potential decreases, the gate potential of the transistor PT24 (the potential of the shift signal SR3) decreases. As described above, a predetermined voltage (Vα) in which the gate potential of the transistor PT14 (the potential of the shift signal SR2) and the gate potential of the transistor PT24 (the potential of the shift signal SR3) are equal to or higher than the threshold voltage (Vt) than VBB. ) To the lower potential, shift signals SR2 and SR3 having potentials (VBB-Vα) lower than VBB-Vt at the gates of the transistors PT81 and PT82 of the logic composition circuit portion 821 connected to the dummy gate line, respectively. Is supplied. As a result, the potential of the shift output signal Dummy output to the dummy gate line via the transistors PT81 and PT82 of the logic synthesis circuit unit 821 rises from VBB by the threshold voltage (Vt) of the transistors PT81 and PT82. Is suppressed.

また、第４実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第３実施形態と同様の効果を得ることができる。   In the fourth embodiment, as described above, the reset transistors PT39 and PT49 are provided, and the transistors PT39 and PT49 are turned on in response to the start signal STV, so that the shift output signal is sent to the gate line at an unintended timing. Effects similar to those of the third embodiment, such as being able to suppress output, can be obtained.

（第５実施形態）
図１１は、本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。図１１を参照して、この第５実施形態では、上記第１実施形態の構成において、３段目以降のシフトレジスタ回路部の出力信号が出力されるノードに接続されたトランジスタのドレインに共通のイネーブル信号を供給する場合について説明する。 (Fifth embodiment)
FIG. 11 is a circuit diagram inside the V driver of the liquid crystal display device according to the fifth embodiment of the present invention. Referring to FIG. 11, in the fifth embodiment, common to the drains of the transistors connected to the node from which the output signal of the third and subsequent stages of the shift register circuit section is output in the configuration of the first embodiment. A case where an enable signal is supplied will be described.

すなわち、この第５実施形態によるＶドライバでは、図１１に示すように、複数段のシフトレジスタ回路部５３１〜５３５と、走査方向切替回路部６３０と、入力信号切替回路部７３０と、複数段の論理合成回路部８３１〜８３３と、回路部９１１とが設けられている。なお、図１１では、図面の簡略化のため、５段分のシフトレジスタ回路部５３１〜５３５および３段分の論理合成回路部８３１〜８３３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   That is, in the V driver according to the fifth embodiment, as shown in FIG. 11, a plurality of stages of shift register circuit units 531 to 535, a scanning direction switching circuit unit 630, an input signal switching circuit unit 730, and a plurality of stages Logic synthesis circuit units 831 to 833 and a circuit unit 911 are provided. In FIG. 11, for simplification of the drawing, only five stages of shift register circuit units 531 to 535 and three stages of logic synthesis circuit units 831 to 833 are illustrated. A number of shift register circuit sections and logic synthesis circuit sections are provided.

そして、１段目のシフトレジスタ回路部５３１は、図２に示した第１実施形態の１段目のシフトレジスタ回路部５１の第１回路部５１ａおよび第２回路部５１ｂと同様の回路構成を有する第１回路部５３１ａおよび第２回路部５３１ｂによって構成されている。また、２段目のシフトレジスタ回路部５３２は、図２に示した第１実施形態の２段目のシフトレジスタ回路部５２の第１回路部５２ａおよび第２回路部５２ｂと同様の回路構成を有する第１回路部５３２ａおよび第２回路部５３２ｂによって構成されている。   The first-stage shift register circuit unit 531 has the same circuit configuration as the first circuit unit 51a and the second circuit unit 51b of the first-stage shift register circuit unit 51 of the first embodiment shown in FIG. The first circuit portion 531a and the second circuit portion 531b are provided. The second-stage shift register circuit section 532 has the same circuit configuration as the first circuit section 52a and the second circuit section 52b of the second-stage shift register circuit section 52 of the first embodiment shown in FIG. The first circuit portion 532a and the second circuit portion 532b are provided.

ここで、第５実施形態では、３段目のシフトレジスタ回路部５３３、４段目のシフトレジスタ回路部５３４および５段目のシフトレジスタ回路部５３５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５３３は、第１回路部５３３ａと第２回路部５３３ｂとによって構成されている。第１回路部５３３ａおよび第２回路部５３３ｂは、それぞれ、図２に示した第１実施形態の３段目のシフトレジスタ回路部５３の第１回路部５３ａおよび第２回路部５３ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。   In the fifth embodiment, an enable signal line (ENB) is connected to each of the third-stage shift register circuit section 533, the fourth-stage shift register circuit section 534, and the fifth-stage shift register circuit section 535. Has been. Specifically, the third-stage shift register circuit portion 533 includes a first circuit portion 533a and a second circuit portion 533b. The first circuit unit 533a and the second circuit unit 533b are respectively the same circuits as the first circuit unit 53a and the second circuit unit 53b of the third-stage shift register circuit unit 53 of the first embodiment shown in FIG. It has a configuration. In the fifth embodiment, an enable signal line (ENB) is connected to the drain of the transistor NT24.

また、４段目のシフトレジスタ回路部５３４は、第１回路部５３４ａと第２回路部５３４ｂとによって構成されている。第１回路部５３４ａおよび第２回路部５３４ｂは、それぞれ、図２に示した第１実施形態の４段目のシフトレジスタ回路部５４の第１回路部５４ａおよび第２回路部５４ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５３５は、第１回路部５３５ａと第２回路部５３５ｂとによって構成されている。第１回路部５３５ａおよび第２回路部５３５ｂは、それぞれ、図２に示した第１実施形態の５段目のシフトレジスタ回路部５５の第１回路部５５ａおよび第２回路部５５ｂと同様の回路構成を有する。そして、この第５実施形態では、トランジスタＮＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。   The fourth-stage shift register circuit portion 534 includes a first circuit portion 534a and a second circuit portion 534b. The first circuit unit 534a and the second circuit unit 534b are respectively the same circuits as the first circuit unit 54a and the second circuit unit 54b of the fourth-stage shift register circuit unit 54 of the first embodiment shown in FIG. It has a configuration. In the fifth embodiment, an enable signal line (ENB) is connected to the drain of the transistor NT34. The fifth-stage shift register circuit portion 535 includes a first circuit portion 535a and a second circuit portion 535b. The first circuit unit 535a and the second circuit unit 535b are respectively the same circuits as the first circuit unit 55a and the second circuit unit 55b of the fifth-stage shift register circuit unit 55 of the first embodiment shown in FIG. It has a configuration. In the fifth embodiment, an enable signal line (ENB) is connected to the drain of the transistor NT44.

また、走査方向切替回路部６３０は、図２に示した第１実施形態の走査方向切替回路部６０と同様の回路構成を有する。また、第５実施形態の入力信号切替回路部７３０は、図２に示した第１実施形態の入力信号切替回路部７０と同様の回路構成を有する。 また、第５実施形態の論理合成回路部８３１〜８３３は、図２に示した第１実施形態の論理合成回路部８１〜８３と同様の回路構成を有する。また、論理合成回路部８３１〜８３３は、それぞれ、図２に示した第１実施形態の電位固定回路部８１ａ〜８３ａと同様の回路構成を有する電位固定回路部８３１ａ〜８３３ａを備えている。また、回路部９１１は、図２に示した第１実施形態の回路部９１と同様の回路構成を有する。   The scanning direction switching circuit unit 630 has a circuit configuration similar to that of the scanning direction switching circuit unit 60 of the first embodiment shown in FIG. Further, the input signal switching circuit unit 730 of the fifth embodiment has the same circuit configuration as the input signal switching circuit unit 70 of the first embodiment shown in FIG. The logic synthesis circuit units 831 to 833 of the fifth embodiment have the same circuit configuration as the logic synthesis circuit units 81 to 83 of the first embodiment shown in FIG. The logic synthesis circuit units 831 to 833 include potential fixing circuit units 831a to 833a each having the same circuit configuration as the potential fixing circuit units 81a to 83a of the first embodiment illustrated in FIG. The circuit unit 911 has the same circuit configuration as the circuit unit 91 of the first embodiment shown in FIG.

図１２は、本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１１および図１２を参照して、第５実施形態によるＶドライバの動作について説明する。   FIG. 12 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the fifth embodiment of the present invention. Next, the operation of the V driver according to the fifth embodiment will be described with reference to FIGS.

この第５実施形態によるＶドライバの動作は、基本的には、上記第１実施形態によるＶドライバの動作と同様である。ただし、この第５実施形態によるＶドライバでは、上記第１実施形態と異なり、３段目以降のシフトレジスタ回路部５３３〜５３５の出力信号ＳＲ１３〜ＳＲ１５が出力されるノードＮＤ３に接続されたトランジスタＮＴ２４〜ＮＴ４４のドレインに、共通のイネーブル信号ＥＮＢを供給する。   The operation of the V driver according to the fifth embodiment is basically the same as the operation of the V driver according to the first embodiment. However, in the V driver according to the fifth embodiment, unlike the first embodiment, the transistor NT24 connected to the node ND3 to which the output signals SR13 to SR15 of the shift register circuit units 533 to 535 in the third and subsequent stages are output. A common enable signal ENB is supplied to the drains of .about.NT44.

具体的には、１段目および２段目のシフトレジスタ回路部５３１および５３２（図１１参照）における動作は、図２に示した第１実施形による１段目および２段目のシフトレジスタ回路部５１および５２における動作と同様である。そして、２段目のシフトレジスタ回路部５３２からＨレベル（ＶＤＤ＋Ｖα）のシフト信号ＳＲ２がトランジスタＮＴ６６のドレインに入力される。これにより、ゲートにＶＤＤの電位の走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６６のソース電位は、（ＶＤＤ−Ｖｔ）の電位になる。このため、３段目のシフトレジスタ回路部５３３のトランジスタＮＴ２７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力される。   Specifically, the operations in the first-stage and second-stage shift register circuit units 531 and 532 (see FIG. 11) are the same as the first-stage and second-stage shift register circuits according to the first embodiment shown in FIG. The operation in the units 51 and 52 is the same. Then, an H level (VDD + Vα) shift signal SR2 is input from the second-stage shift register circuit portion 532 to the drain of the transistor NT66. As a result, the source potential of the transistor NT66 which is turned on when the scan direction switching signal CSV having the potential of VDD is input to the gate becomes the potential of (VDD−Vt). Therefore, the potential of (VDD−Vt) is input to the gate of the transistor NT27 of the third-stage shift register circuit portion 533.

また、トランジスタＮＴ２１のゲートにＨレベル（ＶＤＤ）の出力信号ＳＲ１２が入力される。また、トランジスタＮＴ２２のゲートには、４段目のシフトレジスタ回路部５３４からＬレベルのシフト信号ＳＲ４が入力される。これにより、トランジスタＮＴ２１およびＮＴ２７は、オン状態になるとともに、トランジスタＮＴ２２はオフ状態になる。このため、トランジスタＮＴ２１を介して負側電位ＶＢＢからＬレベルの電位が供給されることにより、３段目のシフトレジスタ回路部５３３のノードＮＤ１の電位はＬレベルに低下する。これにより、トランジスタＮＴ２５およびＮＴ２６は、オフ状態になる。この状態で、トランジスタＮＴ２７のドレインに入力されるクロック信号ＣＫＶ１がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位はＨレベルに上昇するので、トランジスタＮＴ２４はオン状態になる。このとき、トランジスタＮＴ２４のドレインにＬレベルのイネーブル信号ＥＮＢが供給されているので、トランジスタＮＴ２４のソース電位（ノードＮＤ３の電位）はＬレベルに保持される。   Further, the output signal SR12 of H level (VDD) is input to the gate of the transistor NT21. The L-level shift signal SR4 is input from the fourth-stage shift register circuit unit 534 to the gate of the transistor NT22. Thereby, transistors NT21 and NT27 are turned on, and transistor NT22 is turned off. Therefore, the L level potential is supplied from the negative potential VBB via the transistor NT21, so that the potential of the node ND1 of the third-stage shift register circuit portion 533 is lowered to the L level. Thereby, transistors NT25 and NT26 are turned off. In this state, the clock signal CKV1 input to the drain of the transistor NT27 rises from the L level to the H level. As a result, the potential of the node ND2 of the third-stage shift register circuit portion 533 rises to the H level, so that the transistor NT24 is turned on. At this time, since the L level enable signal ENB is supplied to the drain of the transistor NT24, the source potential of the transistor NT24 (the potential of the node ND3) is held at the L level.

この後、第５実施形態では、イネーブル信号ＥＮＢの電位がＬレベルからＨレベルに上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ３の電位がＨレベルに上昇する。この際、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位は、容量Ｃ２３によってトランジスタＮＴ２４のゲート−ソース間電圧が維持されるように、ノードＮＤ３の電位の上昇に伴ってブートされることにより上昇する。これにより、３段目のシフトレジスタ回路部５３３のノードＮＤ２の電位がＶＤＤよりもしきい値電圧（Ｖｔ）以上の所定の電圧（Ｖβ）分高い電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）まで上昇する。なお、このときのノードＮＤ２の電位（ＶＤＤ＋Ｖβ）は、１段目および２段目のシフトレジスタ回路部５１１および５１２において、上昇した後のノードＮＤ２の電位（ＶＤＤ＋Ｖα）よりもさらに高い電位となる。そして、３段目のシフトレジスタ回路部５３３のノードＮＤ２からＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ３が出力される。そして、４段目以降のシフトレジスタ回路部５３４および５３５においても、上記した３段目のシフトレジスタ回路部５３３と同様の動作により、上記第１実施形態によるシフトレジスタ回路部から出力されるＨレベル（ＶＤＤ＋Ｖα）のシフト信号よりもさらに高いＶＤＤ＋Ｖｔ以上の電位（ＶＤＤ＋Ｖβ）を有するＨレベルのシフト信号ＳＲ４およびＳＲ５が出力される。   Thereafter, in the fifth embodiment, the potential of the enable signal ENB rises from the L level to the H level. As a result, the potential of the node ND3 of the third-stage shift register circuit portion 533 rises to H level. At this time, the potential of the node ND2 of the third-stage shift register circuit portion 533 is booted as the potential of the node ND3 increases so that the gate-source voltage of the transistor NT24 is maintained by the capacitor C23. Will rise. As a result, the potential of the node ND2 of the third-stage shift register circuit portion 533 rises to a potential (VDD + Vβ> VDD + Vt) that is higher by a predetermined voltage (Vβ) than the threshold voltage (Vt). Note that the potential (VDD + Vβ) of the node ND2 at this time is higher than the potential (VDD + Vα) of the node ND2 after the rise in the first-stage and second-stage shift register circuit portions 511 and 512. Then, an H-level shift signal SR3 having a potential (VDD + Vβ) of VDD + Vt or higher is output from the node ND2 of the third-stage shift register circuit portion 533. The shift register circuit units 534 and 535 in the fourth and subsequent stages also operate at the H level output from the shift register circuit unit according to the first embodiment by the same operation as the above-described third shift register circuit unit 533. H-level shift signals SR4 and SR5 having a potential (VDD + Vβ) higher than VDD + Vt that is higher than the shift signal of (VDD + Vα) are output.

そして、３段目のシフトレジスタ回路部５１３のＨレベル（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）のシフト信号ＳＲ３は、トランジスタＮＴ６３およびＮＴ６８のドレインにそれぞれ入力される。これにより、ゲートにＶＤＤの電位の走査方向切替信号ＣＳＶが入力されることによりオンしているトランジスタＮＴ６３およびＮＴ６８のソース電位は、共に、（ＶＤＤ−Ｖｔ）の電位になる。このため、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２のゲートと、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートとに（ＶＤＤ−Ｖｔ）の電位が入力される。この状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、２段目のシフトレジスタ回路部５３２のトランジスタＮＴ１２では、容量Ｃ１２によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ１２のノードＮＤ１側に発生する電位がＶＤＤからトランジスタＮＴ１２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、２段目のシフトレジスタ回路部５３２のノードＮＤ１に生じるＨレベルの電位が低下するのが抑制される。また、４段目のシフトレジスタ回路部５３４のトランジスタＮＴ３７のゲートに（ＶＤＤ−Ｖｔ）の電位が入力された状態で、クロック信号ＣＫＶ２がＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に立ち上がることにより、トランジスタＮＴ３７では、容量Ｃ３４によりゲート−ソース間電圧が保持されながら、ゲート電位が（ＶＤＤ−Ｖｔ）からＶＤＤとＶＢＢとの電位差分上昇する。これにより、トランジスタＮＴ３７のノードＮＤ２側に発生する電位がＶＤＤからトランジスタＮＴ３７のしきい値電圧（Ｖｔ）分低下するのが抑制される。このため、４段目のシフトレジスタ回路部５３４のノードＮＤ２に生じるＨレベルの電位が低下するのが抑制される。上記のようにして、各段のシフトレジスタ回路部において、クロック信号ＣＫＶ１またはＣＫＶ２の電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ１またはＮＤ２の電位が上昇する場合に、ノードＮＤ１およびＮＤ２に生じるＨレベルの電位が低下するのが抑制される。   Then, the shift signal SR3 of H level (VDD + Vβ> VDD + Vt) of the third-stage shift register circuit portion 513 is input to the drains of the transistors NT63 and NT68, respectively. Accordingly, the source potentials of the transistors NT63 and NT68 which are turned on when the scan direction switching signal CSV having the VDD potential is input to the gates are both set to the potential of (VDD−Vt). Therefore, a potential of (VDD−Vt) is input to the gate of the transistor NT12 of the second-stage shift register circuit portion 532 and the gate of the transistor NT37 of the fourth-stage shift register circuit portion 534. In this state, when the clock signal CKV2 rises from the L level (VBB) to the H level (VDD), in the transistor NT12 of the second-stage shift register circuit unit 532, the gate-source voltage is held by the capacitor C12. The gate potential increases from (VDD−Vt) to the potential difference between VDD and VBB. As a result, the potential generated on the node ND1 side of the transistor NT12 is prevented from decreasing from VDD by the threshold voltage (Vt) of the transistor NT12. For this reason, the H-level potential generated at the node ND1 of the second-stage shift register circuit portion 532 is suppressed from decreasing. Further, the clock signal CKV2 rises from the L level (VBB) to the H level (VDD) in a state where the potential of (VDD−Vt) is input to the gate of the transistor NT37 of the fourth-stage shift register circuit portion 534. In the transistor NT37, the gate potential increases from (VDD−Vt) to the potential difference between VDD and VBB while the gate-source voltage is held by the capacitor C34. This suppresses the potential generated on the node ND2 side of the transistor NT37 from dropping from VDD by the threshold voltage (Vt) of the transistor NT37. For this reason, it is possible to suppress a decrease in the H level potential generated at the node ND2 of the fourth-stage shift register circuit portion 534. As described above, when the potential of the node ND1 or ND2 rises as the potential of the clock signal CKV1 or CKV2 rises to the H level (VDD) in the shift register circuit portion of each stage, the node ND1 In addition, a decrease in the H level potential generated in ND2 is suppressed.

また、３段目のシフトレジスタ回路部５３３のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ３は、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートにも入力される。また、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９２のゲートには、４段目のシフトレジスタ回路部のＨレベル（ＶＤＤ＋Ｖβ）のシフト信号ＳＲ４が入力される。これにより、１段目のゲート線に繋がる論理合成回路部８３２において、トランジスタＮＴ９１のドレインに入力されるイネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）の電位に上昇した場合に、ノードＮＤ４に発生する電位がＶＤＤからトランジスタＮＴ９１およびＮＴ９２のしきい値電圧（Ｖｔ）分低下するのが抑制される。このようにして、２段目以降のゲート線に繋がる論理合成回路部においても同様に、イネーブル信号ＥＮＢの電位がＨレベル（ＶＤＤ）に上昇するのに伴って、ノードＮＤ４の電位が上昇する場合に、ノードＮＤ４に生じるＨレベルの電位が低下するのが抑制される。これにより、各段のゲート線に出力されるシフト出力信号Ｇａｔｅ１およびＧａｔｅ２のＨレベルの電位が低下するのが抑制される。   Further, the H level (VDD + Vβ) shift signal SR3 of the third-stage shift register circuit portion 533 is also input to the gate of the transistor NT91 of the logic composition circuit portion 832 connected to the first-stage gate line. Further, the H level (VDD + Vβ) shift signal SR4 of the fourth-stage shift register circuit section is input to the gate of the transistor NT92 of the logic composition circuit section 832 connected to the first-stage gate line. As a result, in the logic composition circuit unit 832 connected to the first-stage gate line, when the potential of the enable signal ENB input to the drain of the transistor NT91 rises to the H level (VDD) potential, this occurs at the node ND4. The potential is suppressed from dropping from VDD by the threshold voltage (Vt) of transistors NT91 and NT92. Similarly, in the logic synthesis circuit unit connected to the second and subsequent gate lines, the potential of the node ND4 rises as the potential of the enable signal ENB rises to the H level (VDD). Further, the H level potential generated at the node ND4 is suppressed from decreasing. As a result, the H level potential of the shift output signals Gate1 and Gate2 output to the gate line of each stage is suppressed from decreasing.

第５実施形態によるＶドライバの上記以外の動作は、上記第１実施形態によるＶドライバの動作と同様である。   Other operations of the V driver according to the fifth embodiment are the same as those of the V driver according to the first embodiment.

第５実施形態では、上記のように、シフトレジスタ回路部５３３〜５３５において、トランジスタＮＴ２４、ＮＴ３４およびＮＴ４４のドレインにイネーブル信号線を接続するとともに、ゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給し、イネーブル信号ＥＮＢは、クロック信号ＣＫＶ１（ＣＫＶ２）がＬレベルからＨレベルに上昇した後に、ＬレベルからＨレベルに切り替わるように構成することによって、たとえば、３段目のシフトレジスタ回路部５３３において、クロック信号ＣＫＶ１によりトランジスタＮＴ２４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ２４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ２４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ２４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ２４のゲート電位を上昇させることができる。また、４段目のシフトレジスタ回路部５３４において、クロック信号ＣＫＶ２によりトランジスタＮＴ３４のゲート電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させるのに伴って、トランジスタＮＴ３４をオン状態にさせた後、イネーブル信号ＥＮＢによりトランジスタＮＴ３４のソース電位をＬレベル（ＶＢＢ）からＨレベル（ＶＤＤ）に上昇させることができる。これにより、その際のトランジスタＮＴ３４のソース電位の上昇分（Ｖβ）だけトランジスタＮＴ３４のゲート電位を上昇させることができる。これにより、トランジスタＮＴ２４およびＮＴ３４のドレインが固定的な正側電位ＶＤＤに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＤＤ＋Ｖβ＞ＶＤＤ＋Ｖｔ）をより高くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＤＤよりもしきい値電圧（Ｖｔ）以上高い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８３２のトランジスタＮＴ９１のゲートおよびトランジスタＮＴ９２のゲートに、それぞれ、ＶＤＤ＋Ｖｔ以上の電位を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８３２のトランジスタＮＴ９１およびＮＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ低下するのをより抑制することができる。   In the fifth embodiment, as described above, in the shift register circuit units 533 to 535, the enable signal line is connected to the drains of the transistors NT24, NT34, and NT44, and the clock signal CKV1 (CKV2) is supplied to the gate to enable it. The signal ENB is configured such that the clock signal CKV1 (CKV2) is switched from the L level to the H level after the clock signal CKV1 (CKV2) rises from the L level to the H level, for example, in the third stage shift register circuit unit 533. As the gate potential of the transistor NT24 is increased from the L level (VBB) to the H level (VDD) by CKV1, the transistor NT24 is turned on, and then the source potential of the transistor NT24 is set to the L level (enable signal ENB). VB ) From can be raised to the H level (VDD). As a result, the gate potential of the transistor NT24 can be increased by the increase (Vβ) of the source potential of the transistor NT24 at that time. In the fourth-stage shift register circuit portion 534, the transistor NT34 is turned on as the gate potential of the transistor NT34 is increased from the L level (VBB) to the H level (VDD) by the clock signal CKV2. Thereafter, the source potential of the transistor NT34 can be raised from the L level (VBB) to the H level (VDD) by the enable signal ENB. As a result, the gate potential of the transistor NT34 can be increased by the increase (Vβ) of the source potential of the transistor NT34 at that time. As a result, the potentials of the shift signals SR3 and SR4 (VDD + Vβ> VDD + Vt) can be made higher than in the case where the drains of the transistors NT24 and NT34 are connected to the fixed positive side potential VDD. In addition, the potentials of the shift signals SR3 and SR4 can be higher than the threshold voltage (Vt) by VDD. Therefore, shift signals SR3 and SR4 having a potential equal to or higher than VDD + Vt can be supplied to the gates of the transistors NT91 and NT92 of the logic composition circuit portion 832 connected to the first-stage gate line, respectively. . As a result, the potential of the shift output signal Gate1 output to the first-stage gate line via the transistors NT91 and NT92 of the logic synthesis circuit portion 832 is further suppressed from decreasing by the threshold voltage (Vt). be able to.

第５実施形態では、上記の効果以外にも、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。   In the fifth embodiment, in addition to the above effects, reset transistors NT39 and NT49 are provided, and by turning on the transistors NT39 and NT49 in response to the start signal STV, a shift output signal is sent to the gate line at an unintended timing. The same effects as in the first embodiment, such as being able to suppress output, can be obtained.

（第６実施形態）
図１３は、本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。図１３を参照して、この第６実施形態では、上記第５実施形態のＶドライバをｐチャネルトランジスタで構成する場合について説明する。 (Sixth embodiment)
FIG. 13 is a circuit diagram inside the V driver of the liquid crystal display device according to the sixth embodiment of the present invention. With reference to FIG. 13, in the sixth embodiment, a case will be described in which the V driver of the fifth embodiment is composed of p-channel transistors.

すなわち、この第６実施形態によるＶドライバでは、図１３に示すように、複数段のシフトレジスタ回路部５４１〜５４５と、走査方向切替回路部６４０と、入力信号切替回路部７４０と、複数段の論理合成回路部８４１〜８４３と、回路部９２１とが設けられている。なお、図１３では、図面の簡略化のため、５段分のシフトレジスタ回路部５４１〜５４５および３段分の論理合成回路部８４１〜８４３のみを図示しているが、実際は画素数に応じた数のシフトレジスタ回路部および論理合成回路部が設けられている。   That is, in the V driver according to the sixth embodiment, as shown in FIG. 13, a plurality of stages of shift register circuit units 541 to 545, a scanning direction switching circuit unit 640, an input signal switching circuit unit 740, and a plurality of stages Logic synthesis circuit portions 841 to 843 and a circuit portion 921 are provided. In FIG. 13, only the shift register circuit units 541 to 545 for five stages and the logic synthesis circuit parts 841 to 843 for three stages are illustrated for simplification of the drawing. A number of shift register circuit sections and logic synthesis circuit sections are provided.

そして、１段目のシフトレジスタ回路部５４１は、図５に示した第２実施形態の１段目のシフトレジスタ回路部５０１の第１回路部５０１ａおよび第２回路部５０１ｂと同様の回路構成を有する第１回路部５４１ａおよび第２回路部５４１ｂによって構成されている。また、２段目のシフトレジスタ回路部５４２は、図５に示した第２実施形態の２段目のシフトレジスタ回路部５０２の第１回路部５０２ａおよび第２回路部５０２ｂと同様の回路構成を有する第１回路部５４２ａおよび第２回路部５４２ｂによって構成されている。   The first-stage shift register circuit unit 541 has the same circuit configuration as the first circuit unit 501a and the second circuit unit 501b of the first-stage shift register circuit unit 501 of the second embodiment shown in FIG. The first circuit portion 541a and the second circuit portion 541b are provided. The second-stage shift register circuit unit 542 has the same circuit configuration as the first circuit unit 502a and the second circuit unit 502b of the second-stage shift register circuit unit 502 of the second embodiment shown in FIG. The first circuit portion 542a and the second circuit portion 542b are provided.

ここで、第６実施形態では、３段目のシフトレジスタ回路部５４３、４段目のシフトレジスタ回路部５４４および５段目のシフトレジスタ回路部５４５のそれぞれに、イネーブル信号線（ＥＮＢ）が接続されている。具体的には、３段目のシフトレジスタ回路部５４３は、第１回路部５４３ａと第２回路部５４３ｂとによって構成されている。第１回路部５４３ａおよび第２回路部５４３ｂは、それぞれ、図５に示した第２実施形態の３段目のシフトレジスタ回路部５０３の第１回路部５０３ａおよび第２回路部５０３ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ２４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。   Here, in the sixth embodiment, an enable signal line (ENB) is connected to each of the third-stage shift register circuit section 543, the fourth-stage shift register circuit section 544, and the fifth-stage shift register circuit section 545. Has been. Specifically, the third-stage shift register circuit portion 543 includes a first circuit portion 543a and a second circuit portion 543b. The first circuit unit 543a and the second circuit unit 543b are respectively the same circuits as the first circuit unit 503a and the second circuit unit 503b of the third-stage shift register circuit unit 503 of the second embodiment shown in FIG. It has a configuration. In the sixth embodiment, an enable signal line (ENB) is connected to the drain of the transistor PT24.

また、４段目のシフトレジスタ回路部５４４は、第１回路部５４４ａと第２回路部５４４ｂとによって構成されている。第１回路部５４４ａおよび第２回路部５４４ｂは、それぞれ、図５に示した第２実施形態の４段目のシフトレジスタ回路部５０４の第１回路部５０４ａおよび第２回路部５０４ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ３４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。また、５段目のシフトレジスタ回路部５４５は、第１回路部５４５ａと第２回路部５４５ｂとによって構成されている。第１回路部５４５ａおよび第２回路部５４５ｂは、それぞれ、図５に示した第２実施形態の５段目のシフトレジスタ回路部５０５の第１回路部５０５ａおよび第２回路部５０５ｂと同様の回路構成を有する。そして、この第６実施形態では、トランジスタＰＴ４４のドレインに、イネーブル信号線（ＥＮＢ）が接続されている。   The fourth-stage shift register circuit portion 544 includes a first circuit portion 544a and a second circuit portion 544b. The first circuit unit 544a and the second circuit unit 544b are respectively the same circuits as the first circuit unit 504a and the second circuit unit 504b of the fourth-stage shift register circuit unit 504 of the second embodiment shown in FIG. It has a configuration. In the sixth embodiment, an enable signal line (ENB) is connected to the drain of the transistor PT34. The fifth-stage shift register circuit portion 545 includes a first circuit portion 545a and a second circuit portion 545b. The first circuit unit 545a and the second circuit unit 545b are respectively the same circuits as the first circuit unit 505a and the second circuit unit 505b of the fifth-stage shift register circuit unit 505 of the second embodiment shown in FIG. It has a configuration. In the sixth embodiment, an enable signal line (ENB) is connected to the drain of the transistor PT44.

また、走査方向切替回路部６４０は、図５に示した第２実施形態の走査方向切替回路部６００と同様の回路構成を有する。また、入力信号切替回路部７２０は、図５に示した第２実施形態の入力信号切替回路部７００と同様の回路構成を有する。また、論理合成回路部８４１〜８４３は、それぞれ、図５に示した第２実施形態の論理合成回路部８０１〜８０３と同様の回路構成を有する。また、論路合成回路部８０１〜８０３は、それぞれ、図５に示した第２実施形態の電位固定回路部８１ａ〜８３ａと同様の回路構成を有する電位固定回路部８０１ａ〜８０３ａを備えている。また、回路部９２０は、図５に示した第２実施形態の回路部９０１と同様の回路構成を有する。   The scanning direction switching circuit unit 640 has the same circuit configuration as the scanning direction switching circuit unit 600 of the second embodiment shown in FIG. Further, the input signal switching circuit unit 720 has the same circuit configuration as the input signal switching circuit unit 700 of the second embodiment shown in FIG. The logic synthesis circuit units 841 to 843 have the same circuit configuration as the logic synthesis circuit units 801 to 803 of the second embodiment shown in FIG. Further, each of the logic synthesis circuit units 801 to 803 includes potential fixing circuit units 801a to 803a having a circuit configuration similar to that of the potential fixing circuit units 81a to 83a of the second embodiment illustrated in FIG. The circuit unit 920 has a circuit configuration similar to that of the circuit unit 901 of the second embodiment illustrated in FIG.

図１４は、本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。次に、図１３および図１４を参照して、第６実施形態によるＶドライバの動作を説明する。この第６実施形態によるＶドライバでは、図１２に示した第５実施形態のスタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢのＨレベルとＬレベルとを反転させた波形の信号を、それぞれ、スタート信号ＳＴＶ、クロック信号ＣＫＶ１、ＣＫＶ２、イネーブル信号ＥＮＢおよび反転イネーブル信号ＸＥＮＢとして入力する。これにより、第６実施形態によるシフトレジスタ回路部５４１〜５４５からは、図１１に示した第５実施形態によるシフトレジスタ回路部５３１〜５３５から出力されるシフト信号ＳＲ１〜ＳＲ５のＨレベルとＬレベルとを反転させた波形を有する信号がそれぞれ出力される。また、第６実施形態による論理合成回路部８４１〜８４３からは、図１１に示した第５実施形態による論理合成回路部８３１〜８３３から出力されるシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２のＨレベルとＬレベルとを反転させた波形を有する信号が出力される。この第６実施形態によるＶドライバの上記以外の動作は、図１１に示した上記第５実施形態によるＶドライバの動作と同様である。   FIG. 14 is a voltage waveform diagram for explaining the operation of the V driver of the liquid crystal display device according to the sixth embodiment of the present invention. Next, the operation of the V driver according to the sixth embodiment will be described with reference to FIGS. In the V driver according to the sixth embodiment, a waveform obtained by inverting the H level and the L level of the start signal STV, the clock signals CKV1 and CKV2, the enable signal ENB, and the inverted enable signal XENB of the fifth embodiment shown in FIG. Are input as a start signal STV, clock signals CKV1, CKV2, an enable signal ENB, and an inverted enable signal XENB, respectively. Accordingly, the shift register circuit units 541 to 545 according to the sixth embodiment cause the shift signals SR1 to SR5 output from the shift register circuit units 531 to 535 according to the fifth embodiment shown in FIG. And a signal having a waveform obtained by inverting. Further, the logic synthesis circuit units 841 to 843 according to the sixth embodiment have the H level of the shift output signals Dummy, Gate1 and Gate2 output from the logic synthesis circuit units 831 to 833 according to the fifth embodiment shown in FIG. A signal having a waveform obtained by inverting the L level is output. The other operations of the V driver according to the sixth embodiment are the same as the operations of the V driver according to the fifth embodiment shown in FIG.

第６実施形態では、上記のように、リセットトランジスタＰＴ３９およびＰＴ４９を設けるとともに、スタート信号ＳＴＶに応答してトランジスタＰＴ３９およびＰＴ４９をオンさせることによって、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第５実施形態と同様の効果を得ることができる。   In the sixth embodiment, as described above, the reset transistors PT39 and PT49 are provided, and the transistors PT39 and PT49 are turned on in response to the start signal STV, whereby a shift output signal is output to the gate line at an unintended timing. It is possible to obtain the same effects as in the fifth embodiment, such as being able to suppress

なお、第６実施形態では、シフトレジスタ回路部５４３〜５４５のトランジスタＰＴ２４、ＰＴ３４およびＰＴ４４のゲートにクロック信号ＣＫＶ１（ＣＫＶ２）を供給するとともに、ドレインにＨレベル（ＶＤＤ）とＬレベル（ＶＢＢ）とに切り替わるイネーブル信号ＥＮＢを供給することによって、以下のような動作が行われる。たとえば、３段目のシフトレジスタ回路部５４３において、クロック信号ＣＫＶ１によりトランジスタＰＴ２４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ２４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ２４のゲート電位が低下する。また、４段目のシフトレジスタ回路部５４４において、クロック信号ＣＫＶ２によりトランジスタＰＴ３４がオン状態になった後、イネーブル信号ＥＮＢによりトランジスタＰＴ３４のソース電位がＶＤＤからＶＢＢに低下するので、その電位の低下分（Ｖβ）だけトランジスタＰＴ３４のゲート電位が低下する。これにより、トランジスタＰＴ２４およびＰＴ３４のドレインが固定的な負側電位ＶＢＢに接続されている場合に比べて、シフト信号ＳＲ３およびＳＲ４の電位（ＶＢＢ−Ｖβ＜ＶＢＢ−Ｖｔ）をより低くすることができるので、より容易に、シフト信号ＳＲ３およびＳＲ４の電位を、ＶＢＢよりもしきい値電圧（Ｖｔ）以上低い電位にすることができる。したがって、より容易に、１段目のゲート線に繋がる論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２のゲートに、それぞれ、ＶＢＢ−Ｖｔ以下の電位（ＶＢＢ−Ｖβ）を有するシフト信号ＳＲ３およびＳＲ４を供給することができる。これにより、論理合成回路部８４２のトランジスタＰＴ９１およびＰＴ９２を介して１段目のゲート線に出力されるシフト出力信号Ｇａｔｅ１の電位が、しきい値電圧（Ｖｔ）分だけ上昇するのをより抑制することができる。   In the sixth embodiment, the clock signals CKV1 (CKV2) are supplied to the gates of the transistors PT24, PT34 and PT44 of the shift register circuit units 543 to 545, and the H level (VDD) and the L level (VBB) are supplied to the drain. The following operation is performed by supplying the enable signal ENB for switching to. For example, in the third-stage shift register circuit portion 543, after the transistor PT24 is turned on by the clock signal CKV1, the source potential of the transistor PT24 is decreased from VDD to VBB by the enable signal ENB. The gate potential of the transistor PT24 is lowered by (Vβ). In the fourth-stage shift register circuit portion 544, after the transistor PT34 is turned on by the clock signal CKV2, the source potential of the transistor PT34 is lowered from VDD to VBB by the enable signal ENB. The gate potential of the transistor PT34 decreases by (Vβ). As a result, the potentials of shift signals SR3 and SR4 (VBB−Vβ <VBB−Vt) can be made lower than when the drains of transistors PT24 and PT34 are connected to fixed negative side potential VBB. Therefore, the potentials of shift signals SR3 and SR4 can be more easily made lower than the threshold voltage (Vt) by VBB. Therefore, shift signals SR3 and SR4 having a potential (VBB-Vβ) equal to or lower than VBB-Vt are supplied to the gates of transistors PT91 and PT92 of logic synthesis circuit portion 842 connected to the first-stage gate line, respectively. can do. As a result, the potential of the shift output signal Gate1 output to the first-stage gate line via the transistors PT91 and PT92 of the logic synthesis circuit unit 842 is further suppressed from rising by the threshold voltage (Vt). be able to.

（第７実施形態）
図１５は、本発明の第７実施形態による液晶表示装置の水平スイッチおよびＨドライバの内部の回路図である。図１５を参照して、この第７実施形態では、図１に示した第１実施形態の液晶表示装置において、ドレイン線を駆動（走査）するためのＨドライバに本発明を適用する場合について説明する。 (Seventh embodiment)
FIG. 15 is an internal circuit diagram of the horizontal switch and H driver of the liquid crystal display device according to the seventh embodiment of the present invention. Referring to FIG. 15, in the seventh embodiment, a case where the present invention is applied to an H driver for driving (scanning) a drain line in the liquid crystal display device of the first embodiment shown in FIG. To do.

この第７実施形態による液晶表示装置のＨドライバ４の内部には、図１５に示すように、図２に示した第１実施形態のＶドライバ５と同様、複数段のシフトレジスタ回路部５１〜５５と、走査方向切替回路部６０と、入力信号切替回路部７０と、複数段の論理合成回路部８１〜８３とが設けられている。なお、図１５では、図面の簡略化のため、５段分のシフトレジスタ回路部５１〜５５および３段分の論理合成回路部８１〜８３のみを図示しているが、実際は画素数に応じた段数分のシフトレジスタ回路部および論理合成回路部が設けられている。そして、この第７実施形態では、論理合成回路部８１〜８３と水平スイッチ３とが接続されている。具体的には、水平スイッチ３は、論理合成回路部８１〜８３の段数に応じた数のｎチャネルトランジスタＮＴ１２１〜１２３を含む。以下、ｎチャネルトランジスタＮＴ１２１〜ＮＴ１２３は、それぞれ、トランジスタＮＴ１２１〜ＮＴ１２３と称する。   As shown in FIG. 15, the H driver 4 of the liquid crystal display device according to the seventh embodiment has a plurality of stages of shift register circuit units 51 to 51, as in the V driver 5 of the first embodiment shown in FIG. 55, a scanning direction switching circuit section 60, an input signal switching circuit section 70, and a plurality of stages of logic synthesis circuit sections 81 to 83 are provided. In FIG. 15, for simplification of the drawing, only the five-stage shift register circuit sections 51 to 55 and the three-stage logic synthesis circuit sections 81 to 83 are shown. There are provided as many shift register circuit portions and logic synthesis circuit portions as the number of stages. In the seventh embodiment, the logic synthesis circuit units 81 to 83 and the horizontal switch 3 are connected. Specifically, the horizontal switch 3 includes a number of n-channel transistors NT121 to NT123 corresponding to the number of stages of the logic synthesis circuit units 81 to 83. Hereinafter, n-channel transistors NT121 to NT123 are referred to as transistors NT121 to NT123, respectively.

そして、トランジスタＮＴ１２１のソースは、ダミードレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２１のゲートは、論理合成回路部８１のノードＮＤ４に接続されている。また、トランジスタＮＴ１２２のソースは、１段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２２のゲートは、論理合成回路部８２のノードＮＤ４に接続されている。また、トランジスタＮＴ１２３のソースは、２段目のドレイン線に接続されているとともに、ドレインは、ビデオ信号線（Ｖｉｄｅｏ）に接続されている。このトランジスタＮＴ１２３のゲートは、論理合成回路部８３のノードＮＤ４に接続されている。また、第７実施形態によるＨドライバ４では、図２に示した第１実施形態によるＶドライバ５において供給されるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の替わりに、スタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２が供給される。なお、これらのスタート信号ＳＴＨ、走査方向切替信号ＣＳＨ、反転走査方向切替信号ＸＣＳＨ、クロック信号ＣＫＨ１およびＣＫＨ２の波形は、それぞれ、上記第１実施形態によるスタート信号ＳＴＶ、走査方向切替信号ＣＳＶ、反転走査方向切替信号ＸＣＳＶ、クロック信号ＣＫＶ１およびＣＫＶ２の波形と同様である。   The source of the transistor NT121 is connected to the dummy drain line, and the drain is connected to the video signal line (Video). The gate of the transistor NT121 is connected to the node ND4 of the logic synthesis circuit unit 81. The source of the transistor NT122 is connected to the first-stage drain line, and the drain is connected to the video signal line (Video). The gate of the transistor NT122 is connected to the node ND4 of the logic synthesis circuit unit 82. The source of the transistor NT123 is connected to the second-stage drain line, and the drain is connected to the video signal line (Video). The gate of the transistor NT123 is connected to the node ND4 of the logic synthesis circuit unit 83. In the H driver 4 according to the seventh embodiment, the start signal STV, the scanning direction switching signal CSV, the inverted scanning direction switching signal XCSV, the clock signal CKV1, and the clock signal CKV1 supplied from the V driver 5 according to the first embodiment shown in FIG. Instead of CKV2, a start signal STH, a scanning direction switching signal CSH, an inverted scanning direction switching signal XCSH, and clock signals CKH1 and CKH2 are supplied. The waveforms of the start signal STH, the scanning direction switching signal CSH, the inverted scanning direction switching signal XCSH, and the clock signals CKH1 and CKH2 are respectively the start signal STV, the scanning direction switching signal CSV, and the inverted scanning according to the first embodiment. The waveforms are the same as those of the direction switching signal XCSV and the clock signals CKV1 and CKV2.

次に、図１５を参照して、第７実施形態によるＨドライバのシフトレジスタ回路の動作を説明する。この第７実施形態によるＨドライバ４では、各段の論理合成回路部８１〜８３から、上記第１実施形態のシフト出力信号Ｄｕｍｍｙ、Ｇａｔｅ１およびＧａｔｅ２に対応するＨレベルのシフト出力信号Ｄｕｍｍｙ、Ｄｒａｉｎ１およびＤｒａｉｎ２が順次出力される。そして、このシフト出力信号Ｄｕｍｍｙ、Ｄｒａｉｎ１およびＤｒａｉｎ２は、対応する水平スイッチ３のトランジスタＮＴ１２１〜ＮＴ１２３のゲートにそれぞれ入力される。これにより、水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３が順次オン状態になる。このため、ビデオ信号線（Ｖｉｄｅｏ）から映像信号が水平スイッチ３の各段のトランジスタＮＴ１２１〜ＮＴ１２３を介して、順次各段のドレイン線に出力される。この第７実施形態によるＨドライバ４の上記以外の動作は、図２に示した上記第１実施形態によるＶドライバ５の動作と同様である。   Next, the operation of the shift register circuit of the H driver according to the seventh embodiment will be described with reference to FIG. In the H driver 4 according to the seventh embodiment, the H level shift output signals Dummy, Drain1, and the shift output signals Dummy, Gate1, and Gate2 of the first embodiment are output from the logic synthesis circuit units 81 to 83 of each stage. Drain2 is sequentially output. The shift output signals Dummy, Drain1, and Drain2 are input to the gates of the transistors NT121 to NT123 of the corresponding horizontal switch 3, respectively. Thereby, the transistors NT121 to NT123 in each stage of the horizontal switch 3 are sequentially turned on. Therefore, a video signal is sequentially output from the video signal line (Video) to the drain line of each stage via the transistors NT121 to NT123 of each stage of the horizontal switch 3. Other operations of the H driver 4 according to the seventh embodiment are the same as those of the V driver 5 according to the first embodiment shown in FIG.

第７実施形態では、上記のように、リセットトランジスタＮＴ３９およびＮＴ４９を設けるとともに、スタート信号ＳＴＨに応答してトランジスタＮＴ３９およびＮＴ４９をオンさせることによって、ドレイン線に意図しないタイミングで映像信号が出力されるのを抑制することができるなどの上記第１実施形態と同様の効果を得ることができる。 In the seventh embodiment, as described above, is provided with the reset transistor NT39 and NT49, by turning on the transistors NT39 and NT49 in response to a start signal ST H, the video signal is output at an unintended timing to the drain line It is possible to obtain the same effects as in the first embodiment, such as being able to suppress

（第８実施形態）
図１６は、本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。図１６を参照して、この第８実施形態では、本発明を、ｎチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。 (Eighth embodiment)
FIG. 16 is a plan view showing an organic EL display device according to an eighth embodiment of the present invention. Referring to FIG. 16, in the eighth embodiment, a case where the present invention is applied to an organic EL display device including a pixel having an n-channel transistor will be described.

すなわち、この第８実施形態では、図１６に示すように、基板１ｂ上に、表示部１０２が形成されている。この表示部１０２には、ｎチャネルトランジスタ１２１および１２２（以下、トランジスタ１２１および１２２という）と、補助容量１２３と、陽極１２４と、陰極１２５と、陽極１２４と陰極１２５との間に挟持された有機ＥＬ素子１２６とを含む画素１２０がマトリクス状に配置されている。なお、図１６の表示部１０２には、１画素分の構成を示している。そして、トランジスタ１２１のソースは、トランジスタ１２２のゲートと補助容量１２３の一方の電極とに接続されているとともに、ドレインは、ドレイン線に接続されている。このトランジスタ１２１のゲートは、ゲート線に接続されている。また、トランジスタ１２２のソースは、陽極１２４に接続されているとともに、ドレインは、電流供給線（図示せず）に接続されている。   That is, in the eighth embodiment, as shown in FIG. 16, the display unit 102 is formed on the substrate 1b. The display unit 102 includes n-channel transistors 121 and 122 (hereinafter referred to as transistors 121 and 122), an auxiliary capacitor 123, an anode 124, a cathode 125, and an organic material sandwiched between the anode 124 and the cathode 125. Pixels 120 including EL elements 126 are arranged in a matrix. Note that the display unit 102 in FIG. 16 shows a configuration for one pixel. The source of the transistor 121 is connected to the gate of the transistor 122 and one electrode of the auxiliary capacitor 123, and the drain is connected to the drain line. The gate of the transistor 121 is connected to the gate line. The source of the transistor 122 is connected to the anode 124, and the drain is connected to a current supply line (not shown).

また、Ｈドライバ４内部の回路構成は、図１５に示した第７実施形態のＨドライバ４の回路構成と同様である。また、Ｖドライバ５内部の回路構成は、図２に示した第１実施形態のＶドライバ５の回路構成と同様である。第８実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図１に示した第１実施形態による液晶表示装置と同様である。   The circuit configuration inside the H driver 4 is the same as the circuit configuration of the H driver 4 of the seventh embodiment shown in FIG. The circuit configuration inside the V driver 5 is the same as the circuit configuration of the V driver 5 of the first embodiment shown in FIG. The structure of the other parts of the organic EL display device according to the eighth embodiment is the same as that of the liquid crystal display device according to the first embodiment shown in FIG.

第８実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ゲート線に意図しないタイミングで映像信号が出力されるのを抑制することができるとともに、ドレイン線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第１および第７実施形態と同様の効果を得ることができる。   In the eighth embodiment, with the configuration as described above, in the organic EL display device, it is possible to suppress the output of a video signal at an unintended timing to the gate line, and at an unintended timing to the drain line. The same effects as those of the first and seventh embodiments can be obtained, such as the ability to suppress the output of the shift output signal.

（第９実施形態）
図１７は、本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。図１７を参照して、この第９実施形態では、本発明を、ｐチャネルトランジスタを有する画素を含む有機ＥＬ表示装置に適用する場合について説明する。 (Ninth embodiment)
FIG. 17 is a plan view showing an organic EL display device according to the ninth embodiment of the present invention. Referring to FIG. 17, in the ninth embodiment, a case where the present invention is applied to an organic EL display device including a pixel having a p-channel transistor will be described.

すなわち、この第９実施形態では、図１７に示すように、基板１ｃ上に、表示部１０２ａが形成されている。この表示部１０２ａには、ｐチャネルトランジスタ１２１ａおよび１２２ａ（以下、トランジスタ１２１ａおよび１２２ａという）と、補助容量１２３ａと、陽極１２４ａと、陰極１２５ａと、陽極１２４ａと陰極１２５ａとの間に挟持された有機ＥＬ素子１２６ａとを含む画素１２０ａがマトリクス状に配置されている。なお、図１７の表示部１０２ａには、１画素分の構成を示している。そして、トランジスタ１２１ａのソースは、ドレイン線に接続されているとともに、ドレインは、トランジスタ１２２ａのゲートと補助容量１２３ａの一方の電極とに接続されている。このトランジスタ１２１ａのゲートは、ゲート線に接続されている。また、トランジスタ１２２ａのソースは、電流供給線（図示せず）に接続されているとともに、ドレインは、陽極１２４ａに接続されている。   That is, in the ninth embodiment, as shown in FIG. 17, the display portion 102a is formed on the substrate 1c. The display portion 102a includes p-channel transistors 121a and 122a (hereinafter referred to as transistors 121a and 122a), an auxiliary capacitor 123a, an anode 124a, a cathode 125a, and an organic material sandwiched between the anode 124a and the cathode 125a. Pixels 120a including EL elements 126a are arranged in a matrix. Note that the structure of one pixel is shown in the display portion 102a in FIG. The source of the transistor 121a is connected to the drain line, and the drain is connected to the gate of the transistor 122a and one electrode of the auxiliary capacitor 123a. The gate of the transistor 121a is connected to the gate line. The transistor 122a has a source connected to a current supply line (not shown) and a drain connected to the anode 124a.

また、Ｖドライバ５ａ内部の回路構成は、図５に示した第２実施形態のＶドライバ５ａの回路構成と同様である。第９実施形態による有機ＥＬ表示装置のこれら以外の部分の構成は、図４に示した第２実施形態による液晶表示装置と同様である。   The circuit configuration inside the V driver 5a is the same as the circuit configuration of the V driver 5a of the second embodiment shown in FIG. The structure of the other parts of the organic EL display device according to the ninth embodiment is the same as that of the liquid crystal display device according to the second embodiment shown in FIG.

第９実施形態では、上記のように構成することによって、有機ＥＬ表示装置において、ゲート線に意図しないタイミングでシフト出力信号が出力されるのを抑制することができるなどの上記第２実施形態と同様の効果を得ることができる。   According to the ninth embodiment, with the configuration as described above, in the organic EL display device, the shift output signal can be prevented from being output at an unintended timing to the gate line. Similar effects can be obtained.

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記第１〜第９実施形態では、本発明を液晶表示装置または有機ＥＬ表示装置に適用した例を示したが、本発明はこれに限らず、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。   For example, in the first to ninth embodiments, an example in which the present invention is applied to a liquid crystal display device or an organic EL display device has been described. However, the present invention is not limited to this, and other than the liquid crystal display device and the organic EL display device. It can also be applied to a display device.

また、上記第１〜第７実施形態では、ＶドライバまたはＨドライバのいずれか一方にのみ本発明を適用する例を説明したが、本発明はこれに限らず、ＶドライバおよびＨドライバの両方に、本発明を適用するようにしてもよい。   In the first to seventh embodiments, the example in which the present invention is applied to only one of the V driver and the H driver has been described. However, the present invention is not limited to this and is applied to both the V driver and the H driver. The present invention may be applied.

また、上記第７実施形態では、本発明によるＨドライバに用いるトランジスタを全てｎチャネルトランジスタで構成した例について示したが、本発明はこれに限らず、本発明によるＨドライバに用いるトランジスタを全てｐチャネルトランジスタで構成してもよい。   In the seventh embodiment, the example in which all the transistors used in the H driver according to the present invention are n-channel transistors has been shown. However, the present invention is not limited to this, and all the transistors used in the H driver according to the present invention are p. You may comprise a channel transistor.

また、ｎチャネルトランジスタを用いた第１、第３、第５、第７および第８実施形態において、全ての容量をｎチャネルトランジスタにより構成してもよい。また、ｐチャネルトランジスタを用いた第２、第４、第６および第９実施形態において、全ての容量をｐチャネルトランジスタにより構成してもよい。   In the first, third, fifth, seventh, and eighth embodiments using n-channel transistors, all the capacitors may be configured by n-channel transistors. In the second, fourth, sixth, and ninth embodiments using p-channel transistors, all the capacitors may be configured by p-channel transistors.

本発明の第１実施形態による液晶表示装置を示した平面図である。1 is a plan view showing a liquid crystal display device according to a first embodiment of the present invention. 図１に示した第１実施形態による液晶表示装置のＶドライバ内部の回路図である。FIG. 2 is a circuit diagram inside a V driver of the liquid crystal display device according to the first embodiment shown in FIG. 1. 本発明の第１実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of V driver of the liquid crystal display device by 1st Embodiment of this invention. 本発明の第２実施形態による液晶表示装置を示した平面図である。It is the top view which showed the liquid crystal display device by 2nd Embodiment of this invention. 図４に示した第２実施形態による液晶表示装置のＶドライバ内部の回路図である。FIG. 5 is a circuit diagram inside a V driver of the liquid crystal display device according to the second embodiment shown in FIG. 4. 本発明の第２実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of V driver of the liquid crystal display device by 2nd Embodiment of this invention. 本発明の第３実施形態による液晶表示装置のＶドライバ内部の回路図である。It is a circuit diagram inside the V driver of the liquid crystal display device by 3rd Embodiment of this invention. 本発明の第３実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of V driver of the liquid crystal display device by 3rd Embodiment of this invention. 本発明の第４実施形態による液晶表示装置のＶドライバ内部の回路図である。It is a circuit diagram inside the V driver of the liquid crystal display device by 4th Embodiment of this invention. 本発明の第４実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of V driver of the liquid crystal display device by 4th Embodiment of this invention. 本発明の第５実施形態による液晶表示装置のＶドライバ内部の回路図である。It is a circuit diagram inside the V driver of the liquid crystal display device by 5th Embodiment of this invention. 本発明の第５実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of V driver of the liquid crystal display device by 5th Embodiment of this invention. 本発明の第６実施形態による液晶表示装置のＶドライバ内部の回路図である。It is a circuit diagram inside the V driver of the liquid crystal display device by 6th Embodiment of this invention. 本発明の第６実施形態による液晶表示装置のＶドライバの動作を説明するための電圧波形図である。It is a voltage waveform diagram for demonstrating operation | movement of the V driver of the liquid crystal display device by 6th Embodiment of this invention. 本発明の第７実施形態による液晶表示装置のＨドライバ内部の回路図である。It is a circuit diagram inside the H driver of the liquid crystal display device by 7th Embodiment of this invention. 本発明の第８実施形態による有機ＥＬ表示装置を示した平面図である。It is the top view which showed the organic electroluminescence display by 8th Embodiment of this invention. 本発明の第９実施形態による有機ＥＬ表示装置を示した平面図である。It is the top view which showed the organic electroluminescence display by 9th Embodiment of this invention. 従来の一例による表示装置のドレイン線を駆動させるシフトレジスタ回路の回路構成を説明するための回路図である。It is a circuit diagram for demonstrating the circuit structure of the shift register circuit which drives the drain line of the display apparatus by a prior art example.

符号の説明Explanation of symbols

５２、５３、５４、５５、５０２、５０３、５０４、５０５、５１２、５１３、５１４、５１５、５２２、５２３、５２４、５２５、５３２、５３３、５３４、５３５、５４２、５４３、５４４、５４５ シフトレジスタ回路部（第１シフトレジスタ回路部、第２シフトレジスタ回路部）
５２ａ、５３ａ、５４ａ、５５ａ、５０２ａ、５０３ａ、５０４ａ、５０５ａ、５１２ａ、５１３ａ、５１４ａ、５１５ａ、５２２ａ、５２３ａ、５２４ａ、５２５ａ、５３２ａ、５３３ａ、５３４ａ、５３５ａ、５４２ａ、５４３ａ、５４４ａ、５４５ａ 第１回路部
５２ｂ、５３ｂ、５４ｂ、５５ｂ、５０２ｂ、５０３ｂ、５０４ｂ、５０５ｂ、５１２ｂ、５１３ｂ、５１４ｂ、５１５ｂ、５２２ｂ、５２３ｂ、５２４ｂ、５２５ｂ、５３２ｂ、５３３ｂ、５３４ｂ、５３５ｂ、５４２ｂ、５４３ｂ、５４４ｂ、５４５ｂ 第２回路部
８１、８２、８３、８０１、８０２、８０３、８１１、８１２、８１３、８２１、８２２、８２３、８３１、８３２、８３３、８４１、８４２、８４３ 論理合成回路部
８１ａ、８２ａ、８３ａ、８０１ａ、８０２ａ、８０３ａ、８１１ａ、８１２ａ、８１３ａ、８２１ａ、８２２ａ、８２３ａ、８３１ａ、８３２ａ、８３３ａ、８４１ａ、８４２ａ、８４３ａ 電位固定回路部
ＮＴ１４、ＮＴ２４、ＮＴ３４、ＮＴ４４ ｎチャネルトランジスタ（第４トランジスタ、第５トランジスタ）
ＮＴ１６、ＮＴ２６、ＮＴ３６、ＮＴ４６ ｎチャネルトランジスタ（第１トランジスタ）
ＮＴ３９、ＮＴ４９、ＰＴ３９、ＰＴ４９ リセットトランジスタ
ＮＴ８１、ＮＴ９１、ＮＴ１０１ ｎチャネルトランジスタ（第２トランジスタ）
ＮＴ８２、ＮＴ９２、ＮＴ１０２ ｎチャネルトランジスタ（第３トランジスタ）
ＰＴ１４、ＰＴ２４、ＰＴ３４、ＰＴ４４ ｐチャネルトランジスタ（第４トランジスタ、第５トランジスタ）
ＰＴ１６、ＰＴ２６、ＰＴ３６、ＰＴ４６ ｎチャネルトランジスタ（第１トランジスタ）
ＰＴ８１、ＰＴ９１、ＰＴ１０１ ｐチャネルトランジスタ（第２トランジスタ）
ＰＴ８２、ＰＴ９２、ＰＴ１０２ ｐチャネルトランジスタ（第３トランジスタ）
Ｃ１３、Ｃ２３、Ｃ３３、Ｃ４３ 容量（第１容量、第２容量） 52, 53, 54, 55, 502, 503, 504, 505, 512, 513, 514, 515, 522, 523, 524, 525, 532, 533, 534, 535, 542, 543, 544, 545 Shift register circuit Part (first shift register circuit part, second shift register circuit part)
52a, 53a, 54a, 55a, 502a, 503a, 504a, 505a, 512a, 513a, 514a, 515a, 522a, 523a, 524a, 525a, 532a, 533a, 534a, 535a, 542a, 543a, 544a, 545a First circuit Part 52b, 53b, 54b, 55b, 502b, 503b, 504b, 505b, 512b, 513b, 514b, 515b, 522b, 523b, 524b, 525b, 532b, 533b, 534b, 535b, 542b, 543b, 544b, 545b Circuit unit 81, 82, 83, 801, 802, 803, 811, 812, 813, 821, 822, 823, 831, 832, 833, 841, 842, 843 Logic synthesis circuit unit 81a, 82a, 83a, 801a 802a, 803a, 811a, 812a, 813a, 821a, 822a, 823a, 831a, 832a, 833a, 841a, 842a, 843a potential fixing circuit portion NT14, NT24, NT34, NT44 n-channel transistor (fourth transistor, the fifth transistor)
NT16, NT26, NT36, NT46 n-channel transistor (first transistor)
NT39, NT49, PT39, PT49 Reset transistor NT81, NT91, NT101 n-channel transistor (second transistor)
NT82, NT92, NT102 n-channel transistor (third transistor)
PT14, PT24, PT34, PT44 p-channel transistors (fourth transistor, fifth transistor)
PT16, PT26, PT36, PT46 n-channel transistor (first transistor)
PT81, PT91, PT101 p-channel transistors (second transistors)
PT82, PT92, PT102 p-channel transistor (third transistor)
C13, C23, C33, C43 capacity (first capacity, second capacity)

Claims (4)

第１電位でオンし、第２電位でオフする第１導電型のトランジスタで構成され、ドレインにクロック信号が供給され、ソースに第１シフト信号が出力される第１ノードが接続され、ゲートに次段の出力シフト信号が供給される第１トランジスタと、前記第１トランジスタのゲート−ソース間に接続される第１容量と、ドレインに前記第１ノードが接続され、ソースに前記第２電位が供給され、ゲートに前段の出力シフト信号が供給される第２トランジスタと、を有し、前記第１トランジスタがオフ状態、前記第２トランジスタがオン状態のとき、前記第１ノードは前記第２電位になり、前記第１トランジスタがオン状態で前記クロック信号により前記第１ノードの電位が前記第１電位に上昇する第１シフトレジスタ回路部と、
前記第１導電型のトランジスタで構成され、前記クロック信号に応じたタイミングで前記第２電位から前記第１電位に遷移する信号がドレインに供給され、ゲートに第２シフト信号が出力される第２ノードが接続される第３トランジスタと、前記第３トランジスタのゲート−ソース間に接続される第２容量と、ドレインに前記第２ノードが接続され、ソースに前記第２電位が供給され、ゲートに前記第１ノードが接続される第４トランジスタと、ドレインにクロック信号が供給され、ソースに前記第２ノードが接続され、ゲートに前段の第２シフト信号が供給される第７トランジスタと、前記第７トランジスタのゲート−ソース間に接続される第３容量と、を有し、前記第１ノードが前記第２電位にあり、前記第７トランジスタおよび前記第３トランジスタがオン状態となるとき、前記第２ノードは前記第１電位に上昇し、前記第１ノードが前記第１電位にあるとき、前記第２ノードが前記第２電位になる第２シフトレジスタ回路部と、
前記第１導電型のトランジスタによって構成され、前記第１電位と前記第２電位とに切り替わる第１信号を対応する画素回路に供給する第１信号線がソースまたはドレインの一方に接続されるとともに、ゲートに前段の第２ノードが接続される第５トランジスタと、前記第５トランジスタのソースまたはドレインの他方にソースまたはドレインの一方が接続されるとともに、ゲートに前記第２ノードが接続される第６トランジスタと、を有し、前記前段の第２シフト信号と、前記第２シフト信号とが前記第１電位のときに前記第５トランジスタおよび前記第６トランジスタがともにオン状態となり、イネーブル信号線から前記第１電位の信号が供給されることにより、前記第５トランジスタと前記第６トランジスタを介して前記第１電位のシフト出力信号を前記画素回路に出力する論理合成回路部と、
を備え、
前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部は、ドレインに前記第１電位が供給され、ソースが前記第４トランジスタのゲートに接続され、ゲートに前記第１電位のスタート信号が供給され、オン状態となって前記第１ノードを前記第１電位にするとともに、前記第４トランジスタをオン状態とし、前記第２ノードの電位を前記第２電位にリセットする前記第１導電型のリセットトランジスタを含む、
表示装置。 A first conductivity type transistor that is turned on at a first potential and turned off at a second potential, a clock signal is supplied to a drain, a first node that outputs a first shift signal is connected to a source, and a gate is connected. A first transistor to which an output shift signal of the next stage is supplied; a first capacitor connected between a gate and a source of the first transistor; the first node connected to a drain; and the second potential applied to a source. And a second transistor to which the output shift signal of the previous stage is supplied to the gate. When the first transistor is in an off state and the second transistor is in an on state, the first node is at the second potential. A first shift register circuit portion in which the potential of the first node is raised to the first potential by the clock signal when the first transistor is on;
Consists of the first conductivity type transistor, the signal transitions to the first potential from said second potential at a timing corresponding to the clock signal is subjected fed to the drain, the second shift signal is outputted to the gate A third transistor connected to two nodes; a second capacitor connected between the gate and source of the third transistor; the second node connected to the drain; the second potential supplied to the source; A fourth transistor to which the first node is connected, a seventh transistor to which a clock signal is supplied to the drain, the second node is connected to the source, and a second shift signal of the previous stage is supplied to the gate; A third capacitor connected between the gate and source of the seventh transistor, wherein the first node is at the second potential, and the seventh transistor and the A second shift register circuit in which the second node rises to the first potential when the transistor is turned on, and the second node becomes the second potential when the first node is at the first potential. And
A first signal line configured by the first conductivity type transistor and supplying a first signal that switches between the first potential and the second potential to a corresponding pixel circuit is connected to one of a source and a drain; A fifth transistor having the gate connected to the second node in the previous stage; and a sixth transistor having one of the source and drain connected to the other of the source and drain of the fifth transistor and the second node connected to the gate. And when the second shift signal and the second shift signal in the previous stage are at the first potential, both the fifth transistor and the sixth transistor are turned on, and the enable signal line When the signal of the first potential is supplied, the first potential is switched through the fifth transistor and the sixth transistor. A logic composition circuit portion for outputting a preparative output signal to the pixel circuit,
With
In the first shift register circuit portion and the second shift register circuit portion, the first potential is supplied to the drain, the source is connected to the gate of the fourth transistor, and the start signal of the first potential is supplied to the gate. are, together with the said first node to said first potential becomes on-state, the fourth transistor is turned on, the first conductivity type for resetting the potential of said second node to said second potential Including reset transistor,
Display device. 前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部は、前記画素回路のドレイン線を駆動するためのシフトレジスタ回路に適用され、該画素回路のドレイン線を駆動するためのシフトレジスタ回路に供給されるスタート信号により前記論理合成回路部に供給されるシフト信号が出力されるノードの電位を第２電位にリセットする、請求項１に記載の表示装置。  The first shift register circuit unit and the second shift register circuit unit are applied to a shift register circuit for driving a drain line of the pixel circuit, and are used as a shift register circuit for driving the drain line of the pixel circuit. The display device according to claim 1, wherein a potential of a node to which a shift signal supplied to the logic synthesis circuit unit is output by a supplied start signal is reset to a second potential. 前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部は、前記画素回路のゲート線を駆動するためのシフトレジスタ回路、および、前記画素回路のドレイン線を駆動するためのシフトレジスタ回路に適用され、該画素回路のゲート線を駆動するためのシフトレジスタ回路に供給されるスタート信号、および、該画素回路のドレイン線を駆動するためのシフトレジスタ回路に供給されるスタート信号により前記論理合成回路部に供給されるシフト信号が出力されるノードの電位を第２電位にリセットする、請求項１に記載の表示装置。  The first shift register circuit unit and the second shift register circuit unit are applied to a shift register circuit for driving a gate line of the pixel circuit and a shift register circuit for driving a drain line of the pixel circuit. The logic synthesis circuit based on the start signal supplied to the shift register circuit for driving the gate line of the pixel circuit and the start signal supplied to the shift register circuit for driving the drain line of the pixel circuit The display device according to claim 1, wherein a potential of a node to which a shift signal supplied to the unit is output is reset to a second potential. 前記第１シフトレジスタ回路部および前記第２シフトレジスタ回路部は、前記画素回路のゲート線を駆動するためのシフトレジスタ回路に適用され、該画素回路のゲート線を駆動するためのシフトレジスタ回路に供給されるスタート信号により前記論理合成回路部に供給されるシフト信号が出力されるノードの電位を第２電位にリセットする、請求項１に記載の表示装置。  The first shift register circuit unit and the second shift register circuit unit are applied to a shift register circuit for driving a gate line of the pixel circuit, and are used as a shift register circuit for driving the gate line of the pixel circuit. The display device according to claim 1, wherein a potential of a node to which a shift signal supplied to the logic synthesis circuit unit is output by a supplied start signal is reset to a second potential.
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